DE4132864C2 - Integrierte Halbleiterspeichereinrichtung - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf eine inte­ grierte Halbleiterspeichereinrichtung.

Fig. 7 ist eine Darstellung, die das Layout eines herkömm­ lichen Halbleiterspeicherchips zeigt. Ein Ein-/Ausgangspuffer­ gebiet 7 ist im Randbereich eines Halbleiterchips 1 gebildet, und ein Chipsteuerschaltungsgebiet 8 ist im zentralen Teil des Halbleiterchips 1 gebildet. Auf dem Halbleiterchip 1 sind vier Speicherzellen-Array-Blöcke 9 gebildet.

Das Ein-/Ausgangspuffergebiet 7 enthält eine Anschlußfläche zur Eingabe eines extern angelegten Signals und zur Ausgabe eines Signals nach außerhalb des Chips, einen Puffer zur Ein-/Ausgabe von Signalen, die ein Adreßsignal enthalten, und dazwischen einige periphere Schaltungen und Signalverbindungen.

Ein Chipsteuerschaltungsgebiet 8 enthält eine Steuerschaltung zum Steuern jeder Schaltung im Chip 1 und eine Adreßsignal­ erzeugungsschaltung wie einen Vordekoder.

Jeder Speicherzellen-Array-Block 9 enthält ein Speicherzellen- Array mit einer Kapazität von 1/4 der Speicherkapazität des ge­ samten Chips, einen Dekoder, einen Leseverstärker, ein Ein- /Ausgangs-Latch und einige Steuerschaltungen zur Ansteuerung dieser Schaltungen.

Fig. 8 ist ein Funktions-Blockschaltbild, das die genaue Anordnung des Halbleiterspeichers nach Fig. 7 zeigt. Der Chip 1 enthält Anschlußflächen (im folgenden als Anschlüsse bezeichnet) P1-P7, eine Ein-/Ausgangspufferschaltung 70, eine Chipsteuerschaltung 80 und vier Speicherzell-Array-Blöcke 90. Die Anschlüsse P1-P7 und die Ein-/Ausgangspufferschaltung 70 sind im Ein-/Ausgangspuffergebiet 7 nach Fig. 7 gebildet. Die Chipsteuerschaltung 80 ist im Chipsteuerschaltungsgebiet 8 der Fig. 7 gebildet. Jeder Speicherzell-Array-Block 90 entspricht einem Speicherzell-Array-Block 9 der Fig. 7.

Die Ein-/Ausgangspufferschaltung 70 enthält einen Datenaus­ gangspuffer 801 in der Endstufe und einen Dateneingangspuffer 802, Adreßpuffer 803 und 804, einen Zeilenadreßabtastpuffer 805, einen Spaltenadreßabtastpuffer 806 und einen Schreibfrei­ gabepuffer 807, die alle in der ersten Stufe angeordnet sind.

Der Datenausgabepuffer 801 gibt Daten Dout aus, die von der Chipsteuerschaltung 80 an den Anschluß P1 angelegt werden. Der Dateneingangspuffer 801 gibt über den Anschluß P2 an die Chip­ steuerschaltung 80 angelegte externe Daten Din ein. Die Adreß­ puffer 803 und 804 geben über die Anschlüsse P3 und P4 in die Chipsteuerschaltung 80 externe Adreßsignale A0-An ein. Der Zeilenadreßabtastpuffer 805, der Spaltenadreßabtastpuffer 806 und der Schreibfreigabepuffer 807 geben ein externes Zeilen­ adreßabtastsignal , Spaltenadreßabtastsignal und Schreibfreigabesignal , die über die Anschlüsse P5, P6 bzw. P7 angelegt werden, in die Chipsteuerschaltung 80 ein.

Die Chipsteuerschaltung 80 enthält einen Datenein-/ausgangs­ puffer und Auswahleinrichtung 808, eine Blockauswahlschaltung 809, einen Adreßpuffer und Vordekoder 810 und einen Taktgenera­ tor 811.

Der Taktgenerator 811 steuert den Datenein-/ausgabepuffer und die Wahleinrichtung 808, die Blockauswahlschaltung 809 und den Adreßpuffer und Vordekoder 810 in Reaktion auf das Zeilenadreß­ abtastsignal , das Spaltenadreßabtastsignal und das Schreibfreigabesignal . Der Adreßpuffer und Vordekoder 810 dekodiert die Adreßsignale A0-An vor und legt die vordekodier­ ten Signale an die Speicherzell-Array-Blöcke 90 und die Block­ auswahlschaltung 809 an. Die Blockauswahlschaltung 809 wählt einen der vier Speicherzell-Array-Blöcke 90 aus und aktiviert diesen. Die Datenein-/ausgabepuffer- und Auswahleinrichtung 808 legt die vom ausgewählten Speicherzell-Array-Block 90 angelegten Daten an die Datenausgangspuffer 801 in einem Aus­ lesevorgang an. Die Datenein-/ausgabepuffer- und -auswahlein­ richtung 808 legt ebenfalls Daten, die vom Dateneingangspuffer 802 angelegt wurden, an den ausgewählten Speicherzell-Array- Block 90 in einem Einschreibvorgang an.

Jeder Speicherzell-Array-Block 90 enthält ein Speicherzell- Array 901, einen Speicherzell-Array-Blockgenerator 902, einen Spaltendekoder 903, einen Zeilendekoder 904, ein Ein-/Aus­ gangs-Latch 905 und einen Leseverstärker 906.

Der Speicherzell-Array-Block-Taktgenerator 902 steuert jede Schaltung im Speicherzell-Array-Block 90. Der Spaltendekoder 903 und der Zeilendekoder 904 bestimmen eine Adresse einer Speicherzelle im Speicherzellen-Array 901 in Reaktion auf das vordekodierte Signal. In einem Auslesevorgang werden die vom Speicherzell-Array 901 ausgelesenen Daten durch den Lesever­ stärker 906 verstärkt und an die Datenein-/ausgabepuffer- und -auswahleinrichtung 808 über die Ein-/Ausgangs-Latch 905 angelegt. In einem Einschreibvorgang werden die von der Datenein- /ausgangspuffer- und -auswahleinrichtung 808 angelegten Daten über das Ein-/Ausgangs-Latch 905 an das Speicherzell-Array 901 angelegt.

Der Betrieb des Halbleiterspeichers wird schematisch unter Bezugnahme auf die Fig. 7 beschrieben. Daten, Adreßsignale und Steuersignale, die über die Anschlüsse einem Ein-/Ausgangspuf­ fergebiet 7 zugeführt werden, werden durch die Ein-/Ausgangs­ puffer im Ein-/Ausgangspuffergebiet 7 verstärkt und zum Chipsteuerschaltungsgebiet 8, das im Zentrum des Chips 1 ange­ ordnet ist, übertragen. Im Chipsteuerschaltungsgebiet 8 wählt ein Adreßsignal einen der vier Speicherzell-Array-Blöcke 9 aus. Im ausgewählten Speicherzell-Array-Block 9 wird ein Einschreibe- oder Auslesevorgang ausgeführt.

In einem Auslesevorgang werden aus dem ausgewählten Speicher­ zell-Array-Block 9 ausgelesene Daten zum Chipsteuerschaltungs­ gebiet 8 im Zentrum des Chips 1 übertragen, wo die Daten ver­ stärkt werden. Die verstärkten Daten werden zum Ein-/Ausgangs­ puffergebiet 7 übertragen und über den Ausgangspuffer und den Anschluß nach außerhalb des Chips übertragen.

Auf diese Weise steuert ein Steuersignal oder ein Adreßsignal, das in dem im Zentrum des Chips 1 angeordneten Chipsteuerschal­ tungsgebiet 8 erzeugt wird, die außerhalb des Chipsteuerschal­ tungsgebiet 8 angeordneten Speicherzell-Array-Blöcke 9 an. Im Ergebnis ist die Länge der Verbindung zwischen dem Chipsteu­ erschaltungsgebiet 8 und jedem Speicherzell-Array-Block 9 etwa halb so lang wie die längere Seite des Chips 1, was zu einer Signalverzögerung in der Verbindung führt.

Um eine solche Signalverzögerung zu vermeiden, wird die Größe eines Transistors zum Ansteuern der Signale erhöht, wodurch die Stromsteuerfähigkeit verbessert wird.

Die Anzahl der im Chipsteuerschaltungsgebiet 8 erzeugten Signale beträgt das Mehrfache der Anzahl der von oder nach außerhalb des Chips eingegebenen oder ausgegebenen Signale. Daher sind in jedem Speicherzell-Array-Block 9 Schaltungen zum Erzeugen eines Teils der Signale zur Ansteuerung des Speicher­ zell-Arrays angeordnet. Im Ergebnis dessen wird die Anzahl der vom Chipsteuerschaltungsgebiet 8 an jeden Speicherzell-Array- Block 9 übertragenen Signale verringert, um die Belastung der Schaltungen zur Erzeugung der Signale zur Ansteuerung des Speicherzell-Arrays zu vermindern, wodurch eine Hochgeschwin­ digkeitsoperation und eine Verringerung des Leistungsver­ brauches erreicht werden.

Das Chipsteuerschaltungsgebiet 8, das im zentralen Bereich des Chips 1 angeordnet ist, erhöht jedoch die Länge der Signalver­ bindung zwischen den Steuerschaltungen (um einen etwa der Länge der kurzen Seiten des Chips 1 entsprechenden Betrag).

Wie oben beschrieben, wird die Länge der Signalverbindung zum Chipsteuerschaltungsgebiet 8 in jedem Speicher­ zell-Array-Block 9 erhöht. Zusätzlich wird eine Signalverbin­ dung in einem Gebiet vergrößert, das eine große Anzahl von Signalverbindungen enthält, wie das Chipsteuerschaltungsgebiet 8. Damit wird jeweils die Lastkapazität erhöht, was zu einer Vergrößerung der Signalverzögerung in folge der Verbindungen führt.

Die Erhöhung der Stromsteuerfähigkeit einer Signalerzeugungs­ schaltung zur Verringerung einer solchen Verzögerung führt zu einem Anwachsen der Chipfläche und des Leistungsverbrauches.

Aus der US 4,660,174 ist die Struktur einer Halbleiterspeicher­ vorrichtung bekannt, bei der die Halbleiterspeichervorrichtung auf einem Chip aus zwei Schaltungsbereichen besteht, die jeweils vier Speicherzellenfelder mit Speicherzellen aufweisen. Auf dem Chip ist zentral ein Peripheriebereich 2 vorgesehen, und für jedes der Speicherzellenfelder sind Decoder- und Leseverstärker­ bereiche vorgesehen.

Aus der GB 2,152,752 A ist das Layout eines DRAM bekannt, bei dem sich auf dem Chip zwei voneinander getrennte Bereiche befinden, die wiederum jeweils zwei Speicherzellenfelder umfassen. Sowohl für die Speicherzellenbereiche als auch jeweils für die Speicher­ zellenfelder sind Decoderbereiche vorgesehen.

Schließlich ist aus der GB 2,184,311 A der Aufbau einer integrier­ ten Speichervorrichtung bekannt, bei dem auf dem Chip Paare von Speicherzellenfeldern vorgesehen sind, die jeweils durch einen Leseverstärkerbereich voneinander getrennt werden. Mehrere Paare werden durch "horizontale Bänder", die Zeilendecoder und Wort­ leitungstreiber aufnehmen, voneinander getrennt.

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine inte­ grierte Halbleiterspeichereinrichtung zu schaffen, deren Be­ triebsgeschwindigkeit durch Reduzierung einer Signalverzögerung auf Verbindungsleitungen erhöht ist und die eine verminderte Leistungsaufnahme aufweist.

Die Aufgabe wird durch die integrierte Halbleiterspeichereinrich­ tung nach dem Patentanspruch 1 gelöst.

Vorteilhafte Weiterbildungen sind in den Unteransprüchen be­ schrieben.

Bei dieser integrierten Halbleiterschaltungseinrichtung ist der Chip in eine Mehrzahl von Subchips aufgeteilt, die jeweils die zweite Steuerschaltung enthalten, die darin so angeordnet ist, daß für jeden Subchip ein getrennter Betrieb erlaubt ist. Des­ weiteren ist jeder Subchip in eine Mehrzahl von Zell-Array- Blöcken aufgeteilt, die jeweils die dritte Steuerschaltung ent­ halten, die darin angeordnet ist, um einen getrennten Betrieb jedes Zell-Array-Blocks zu erlauben.

Im Ergebnis dessen kann eine solche integrierte Halbleiter­ schaltungseinrichtung erhalten werden, die bei hoher Geschwin­ digkeit arbeitet und einen verringerten Leistungsverbrauch mit verringerter Signalverzögerung infolge von Verbindungen ver­ bindet, ohne daß die Chipfläche vergrößert wird.

Es folgt die Erläuterung von Ausführungsbeispielen anhand der Figuren.

Von den Figuren zeigen:

Fig. 1 eine Darstellung, die ein Layout nach einer Aus­ führungsform auf einem Halbleiterspeicherchip zeigt,

Fig. 2 eine Darstellung, die eine Anordnung eines Spei­ cherzell-Array-Blockes zeigt, der im Halbleiter­ speicher nach Fig. 1 enthalten ist,

Fig. 3 ein Funktions-Blockschaltbild, das ein Beispiel der genauen Anordnung des in Fig. 1 gezeigten Halbleiterspeichers zeigt,

Fig. 4 ein Funktions-Blockschaltbild, das ein weiteres Beispiel für eine genaue Anordnung des in Fig. 1 gezeigten Halbleiterspeichers zeigt,

Fig. 5 eine Darstellung, die ein weiteres Beispiel der An­ ordnung eines Speicherzell-Array-Blockes zeigt,

Fig. 6 eine Darstellung, die ein Layout auf einem Halblei­ terspeicherchip nach einer weiteren Ausführungsform zeigt,

Fig. 7 eine Darstellung, die ein Layout eines herkömmli­ chen Halbleiterspeicherchips zeigt, und

Fig. 8 ein Funktions-Blockschaltbild, das die genaue An­ ordnung des Halbleiterspeichers nach Fig. 7 zeigt.

Nach Fig. 1, die eine Ausführungsform zeigt, sind auf einem Chip 1 vier Subchips 2 gebildet, und ein Ein- /Ausgangspuffergebiet 3 ist im Randabschnitt des Chips gebildet. Das Ein-/Ausgangspuffergebiet 3 enthält eine Anschlußfläche zur Eingabe eines extern angelegten Signals oder zur Ausgabe eines Signals nach außerhalb des Chips, einen Puffer in einer ersten Stufe zur Eingabe von Signalen einschließlich eines Adreßsignals, einen Puffer in einer End­ stufe zur Ausgabe von Signalen, einige periphere Schaltungen und Signalverbindungen dazwischen.

Jeder Subchip 2 enthält ein Subchip-Steuerschaltungsgebiet 4 und 16 Speicherzell-Array-Blöcke 5. Das Subchip-Steuerschal­ tungsgebiet 4 ist im Zentrum des Subchips 2 angeordnet, wobei 8 Speicherzell-Array-Blöcke 5 jeweils an dessen gegenüberlie­ genden Seiten angeordnet sind.

Jede Subchip-Steuerschaltung 4 enthält eine Steuerschaltung zum Steuern des Subchips 2 und eine Adreßsignalerzeugungsschaltung, die jeweils einem Subchip 2 entspricht, als Vordekoder. Jeder Subchip 2 hat eine eigene Schaltungsanordnung.

Jeder Speicherzell-Array-Block 5 enthält ein Speicherzell- Array, das eine Speicherkapazität von 1/64 der Gesamtspeicher­ kapazität des Chips hat, einen Dekoder, einen Leseverstärker, eine Ein-/Ausgangs-Latch und einige Steuerschaltungen zum An­ steuern dieser Elemente.

Fig. 2 zeigt ein Beispiel einer Anordnung eines Speicherzell- Array-Blockes 5. Der Speicherzell-Array-Block 5 enthält zwei Speicherzell-Array-Gebiete 5a, ein Leseverstärkergebiet 5b, ein Zeilendekoder- und Steuerschaltungsgebiet 5c und Ein-/Ausgangs- Latch-Gebiet 5d.

Fig. 3 ist ein Funktions-Blockschaltbild, das ein Beispiel der genauen Anordnung des in Fig. 1 gezeigten Halbleiterspeichers zeigt. Der Chip 1 enthält Anschlußflächen P1-P7, vier Subchips 20 und eine Chipsteuerschaltung 30. Die Anschlüsse P1-P7 und die Chipsteuerschaltung 30 sind im Ein-/Ausgangspuf­ fergebiet 3 der Fig. 1 enthalten. Der Subchip 20 entspricht dem Subchip 2 nach Fig. 1.

Jeder Subchip 20 enthält eine Subchipsteuerschaltung 40 und 16 Speicherzell-Array-Blöcke 50. Die Subchipsteuerschaltung 40 ist im Subchip-Steuerschaltungsgebiet 4 der Fig. 1 enthalten. Jeder Speicherzell-Array-Block 50 entspricht jeweils einem Speicherzell-Array-Block 5 der Fig. 1.

Die Chipsteuerschaltung 30 enthält einen Datenausgangspuffer 301 in einer Endstufe und einen Dateneingangspuffer 302, Adreß­ puffer 303 und 304, einen Zeilenadreßabtastpuffer 305, einen Spaltenadreßabtastpuffer 306 und einen Schreibfreigabepuffer 307, alle in der ersten Stufe.

Der Datenausgangspuffer 301 gibt Daten Dout aus, die von einem der Subchips 20 an den Anschluß P1 angelegt werden. Der Daten­ eingangspuffer 302 legt externe Daten Din, die über den An­ schluß P2 geliefert wurden, an die vier Subchips 20 an. Die Adreßpuffer 303 und 304 legen externe Adreßsignale A0-A4, die über die Anschlüsse P3 und P4 geliefert wurden, an die vier Subchips 20 an. Der Zeilenadreßabtastpuffer 305, der Spalten­ adreßabtastpuffer 306 und der Schreibfreigabepuffer 307 legen ein externes Zeilenadreßabtastsignal , Spaltenadreßabtast­ signal und Schreibfreigabesignal , die jeweils über die Anschlüsse P5, P6 und P7 geliefert werden, an die vier Sub­ chips 20 an. Das Schreibfreigabesignal wird ebenfalls an den Dateneingangspuffer 302 angelegt.

Die Subchipsteuerschaltung 40 enthält eine Datenein-/ausgangs­ puffer- und -auswahleinrichtung 401, eine Blockauswahlschaltung 402, einen Adreßpuffer und Vordekoder 403, einen Subchip-Takt­ generator 404 und einen Spaltendekoder 405.

Der Subchip-Taktgenerator 404 steuert den Adreßpuffer und Vor­ dekoder 403, die Blockauswahlschaltung 402 und die Datenein- /Ausgangspuffer- und -auswahleinrichtung 401 in Reaktion auf das Zeilenadreßabtastsignal , das Spaltenadreßabtastsignal und das Schreibfreigabesignal . Der Adreßpuffer und Vor­ dekoder 403 dekodiert die Adreßsignale A0-An vor und legt die vordekodierten Signale an den Spaltendekoder 405 und die 16 Speicherzell-Array-Blöcke 50 an. Der Adreßpuffer und Vordekoder 403 steuert die Blockauswahlschaltung 402. Durch Auswahl eines Subchips 20 durch die Adreßsignale A0-An wählt die Blockaus­ wahlschaltung 402 einen der 16 Speicherzell-Array-Blöcke 50 und aktiviert diesen. Die Datenein-/ausgabepuffer- und -auswahl­ einrichtung 401 legt die vom ausgewählten Speicherzell-Array- Block 50 ausgelesenen Daten in einem Auslesevorgang an den Datenausgangspuffer 301 an. Die Datenein-/ausgangspuffer- und -aus­ wahleinrichtung 401 legt die vom Dateneingangspuffer 302 ge­ lieferten Daten in einem Einschreibvorgang an den ausgewählten Speicherzell-Array-Block 50 an.

Jeder Speicherzell-Array-Block 50 enthält ein Speicherzell- Array 501, einen Speicherzell-Array-Block-Taktgenerator 502, einen Zeilendekoder 503, eine Ein-/Ausgangs-Latch 504 und einen Leseverstärker 505.

Der Speicherzell-Array-Block-Taktgenerator 502 steuert den Zeilendekoder 503, die Ein-/Ausgangs-Latch 504 und den Lesever­ stärker 505. Der Zeilendekoder 503 und der Spaltendekoder 405 in der Subchip-Steuerschaltung 40 bestimmen in Reaktion auf ein vordekodiertes Signal eine Adresse einer Speicherzelle im Spei­ cherzell-Array 501. Die vom Speicherzell-Array 501 ausgelesenen Daten werden durch den Leseverstärker 505 verstärkt und an die Datenein-/ausgangspuffer- und -auswahleinrichtung 401 in einem Auslesevorgang über die Ein-/Ausgangs-Latch 504 angelegt. Die von der Datenein-/ausgangspuffer- und -auswahleinrichtung 401 angelegten Daten werden in einem Einschreibvorgang über die Ein-/Ausgangs-Latch 504 in das Speicherzell-Array 501 einge­ schrieben.

Fig. 4 ist ein Funktions-Blockschaltbild, das ein anderes Beispiel der genauen Anordnung des in Fig. 1 gezeigten Halbleiterspeichers zeigt. Die in Fig. 4 gezeigte Anordnung unterscheidet sich von der der Fig. 3 dadurch, daß die Chipsteuerschaltung 30 weiter eine Subchipdaten-Ein-/ausgangs­ puffer- und -auswahleinrichtung 308, eine Subchip-Auswahl und -Steuerschaltung 309, einen Adreßpuffer und Vordekoder (in einer ersten Stufe) 310 und einen Taktgenerator 311 enthält.

Der Taktgenerator 311 steuert die Subchip-Datenein-/ausgabepuf­ fer- und -auswahleinrichtung 308, die Subchip-Auswahl- und -Steuerschaltung 309 und den Adreßpuffer und Vordekoder 310 in Reaktion auf ein Zeilenadreßabtastsignal , ein Spaltenadreßabtastsignal und ein Schreibfreigabesignal , die jeweils vom Zeilenadreßabtastpuffer 305, dem Spaltenadreßabtastpuffer 306 und dem Schreibfreigabepuffer 307 angelegt werden. Der Adreßpuffer und Vordekoder 310 dekodiert die Adreßsignale A0-An, die von den Adreßpuffern 303 und 304 angelegt wurden, vor und legt die vordekodierten Signale an die vier Subchips 20 an. Der Adreßpuffer und Vordekoder 310 steuert auch die Subchip-Auswahl- und -Steuerschaltung 309. Die Subchip-Auswahl- und -Steuerschaltung 309 wählt einen der vier Subchips 20 aus und aktiviert diesen. Die Subchip-Datenein- /ausgabepuffer- und -auswahleinrichtung 308 legt die vom ausgewählten Subchip 20 gelieferten Daten in einem Auslesevorgang an den Datenausgangspuffer 301 an. Die Subchip- Datenein-/ausgangspuffer- und -auswahleinrichtung 308 legt in einem Einschreibevorgang die vom Dateneingangspuffer 302 gelieferten Daten an den ausgewählten Subchip 20 an.

Die Subchipsteuerschaltung 40 enthält eine Array-Block- Datenein-/ausgangspuffer- und -auswahleinrichtung 411, eine Array-Block-Auswahl- und -Steuerschaltung 412, einen Adreß­ puffer und Vordekoder (in einer zweiten Stufe) 413 und einen Spaltendekoder 405.

Die Array-Blockauswahl- und -Steuerschaltung 412 steuert die Array-Block-Datenein-/ausgangspuffer- und -auswahleinrichtung 411 und den Adreßpuffer und Vordekoder 413. Der Adreßpuffer und Vordekoder 413 dekodiert weiter die vom Adreßpuffer und Vorde­ koder 310 gelieferten vordekodierten Signale vor und legt das Signal an den Spaltendekoder 405 und die 16 Speicherzell-Array- Blöcke 50 an. Die Array-Block-Auswahl- und -Steuerschaltung 412 wählt einen der 16 Speicherzell-Array-Blöcke 50 aus und aktiviert diesen. Die Array-Block-Datenein-/ausgangspuffer- und -auswahleinrichtung 411 legt die vom ausgewählten Speicherzell- Array-Block 50 ausgelesenen Daten an die Subchip-Datenein-/aus­ gangspuffer- und -auswahleinrichtung 308 in einem Auslesevorgang an. Die Array-Block-Datenein-/ausgangspuffer- und -auswahleinrichtung 411 legt in einem Einschreibevorgang die von der Subchip-Datenein-/ausgangspuffer- und -auswahlein­ richtung 308 gelieferten Daten an den ausgewählten Speicherzell-Array-Block 50 an.

Die Anordnung jedes Speicherzell-Array-Blockes 50 ist dieselbe wie die des in Fig. 3 gezeigten Speicherzell-Array-Blockes 50.

Im folgenden wird unter Bezugnahme auf Fig. 1 der Betrieb des Halbleiterspeichers beschrieben. Daten, Adreßsignale und Steuersignale, die über eine Anschlußfläche dem Ein-/Ausgangs­ puffergebiet 3 zugeführt werden, werden durch einen Eingangs­ puffer in einer ersten Stufe im Ein-/Ausgangspuffergebiet 3 verstärkt und dann an die Subchip-Steuerschaltung 4, die im Zentrum des Subchips 2, der durch ein Adreßsignal ausgewählt wurde, angeordnet ist, übergeben. Im Subchipsteuerschaltungs­ gebiet 4 wählt das Adreßsignal einen der Speicherzell-Array- Blöcke 5 aus. Ein Einschreib- oder Auslesevorgang wird im aus­ gewählten Speicherzellen-Array-Block 5 ausgeführt.

Bei einem Auslesevorgang werden die vom ausgewählten Speicher­ zell-Array-Block 5 ausgelesenen Daten an das im Zentrum des Subchips gelegene Subchip-Steuerschaltungsgebiet 4 übergeben. Die Daten werden durch das Subchip-Steuerschaltungsgebiet 4 verstärkt, und die verstärkten Daten werden über den Datenaus­ gangspuffer und die Anschlußfläche im Ein-/Ausgangspufferge­ biet 3 nach außerhalb des Chips ausgegeben.

Auf diese Weise steuern die Steuersignale und die Adreßsignale, die im Subchip-Steuerschaltungsgebiet 4, das im Zentrum jedes Subchips 2 angeordnet ist, erzeugt werden, eine Mehrzahl von Speicherzell-Array-Blöcken 5 an, die auf einander gegenüberlie­ genden Seiten des Chipsteuerschaltungsgebietes 4 angeordnet sind. In diesem Falle ist die Verbindungslänge zwischen jedem Subchipsteuerschaltungsgebiet 4 und jedem Speicherzell-Array- Block 5 etwa gleich der Hälfte der kürzeren Seite des Chips 1. Daher kann die Signalverzögerung infolge der Verbindungen be­ trächtlich vermindert werden.

Außerdem ist die Anzahl von vom Vordekoder ausgegebenen Signalen auf die in jedem Subchip 1 notwendige Anzahl begrenzt. Daher wird die Belastung jeder Schaltung im Subchipsteuerschal­ tungsgebiet 4 ebenso wie die Anzahl der erforderlichen Schal­ tungen verringert. Im Ergebnis dessen wird die Gesamtfläche des Gebietes für die Steuerschaltung nicht größer als bei einem herkömmlichen Halbleiterspeicher.

Jedoch ist die Anzahl der in jedem Subchip-Steuerschaltungsge­ biet 4 erzeugten Signale noch ein Mehrfaches der Anzahl der von oder nach außerhalb des Chips eingegebenen bzw. ausgegebenen Signale. Aus diesem Grunde wird ein Teil der Signale zum Ansteuern des Speicherzell-Arrays im Speicherzell-Array-Block 5 angeordnet. Außerdem arbeitet nur ein ausgewähltes Speicherzell-Array.

Im Ergebnis dessen wird sowohl die Anzahl der von jedem Subchip-Steuerschaltungsgebiet 4 auf jedem Speicherzell-Array- Block 5 übertragenen Signale als auch die Belastung der Schal­ tung zur Erzeugung eines Signales zur Ansteuerung des Spei­ cherzell-Arrays verringert. Im Ergebnis dessen wird die Be­ triebsgeschwindigkeit erhöht und der Leistungsverbrauch ver­ mindert.

Indem ein Subchip-Steuerschaltungsgebiet 4 für jeden Subchip 2 vorgesehen ist, ist die Signalverbindung zwischen den Steuer­ schaltungen kürzer als bei einem herkömmlichen Halbleiterspei­ cher. Eine Signaleingabe oder -ausgabe über eine Anschlußfläche kommt über nur einen Puffer einer ersten Stufe oder einer End­ stufe zu oder von einem Subchip-Steuerschaltungsgebiet 4 jedes Subchips 2. Die Anzahl der Signale wird daher gegenüber einem herkömmlichen Halbleiterspeicher nicht erhöht. Weiterhin ist nur eine Steuerschaltung in einem Subchip 2 im Betrieb, der durch ein Adreßsignal ausgewählt wurde, was zu einer Verringe­ rung des Leistungsverbrauches führt.

Gemäß den in Fig. 3 und 4 gezeigten Beispielen ist ein Spal­ tendecoder 405 jeweils in eine Subchip-Steuerschaltung 40 inte­ griert. Dementsprechend enthält das Leseverstärkergebiet 5b in Fig. 2 nur Leseverstärker 505. Ein Spaltendekoder 405 kann je­ weils in einem Speicherzell-Array-Block 50 vorgesehen sein. In diesem Falle ist der Spaltendekoder 405 in das Leseverstärker- und Spaltendekodergebiet 5e, wie in Fig. 5 gezeigt, eingeschlossen.

Fig. 6 zeigt ein Layout eines Halbleiterspeicherchips ent­ sprechend einer weiteren Ausführungsform.

In Fig. 6 sind auf einem Chip 1 8 Subchips 2 und um die Sub­ chips 2 herum ein Ein-/Ausgangspuffergebiet 3 gebildet.

Das Ein-/Ausgangspuffergebiet 3 enthält eine Anschlußfläche zur Eingabe eines extern angelegten Signals oder zur Ausgabe eines Signals nach außerhalb des Chips, einen Puffer in einer ersten Stufe zur Eingabe von Signalen einschließlich eines Adreß­ signals, einen Ausgangspuffer in einer Endstufe, einige periphere Schaltungen und Signalverbindungen dazwischen.

Jeder Subchip 2 enthält ein Subchip-Steuerschaltungsgebiet 4 und 8 Speicherzell-Array-Blöcke 5. Jedes Subchip-Steuerschal­ tungsgebiet 4 ist im Zentrum eines Subchips 2 angeordnet. 8 Speicherzell-/Array-Blöcke 5 sind jeweils an den gegenüberlie­ genden Seiten des Subchips-Steuerschaltungsgebiet 4 angeordnet. Jedes Subchip-Steuerschaltungsgebiet 4 enthält eine Steuer­ schaltung zur Steuerung des Subchips 2 und eine Adreßsignal- Erzeugungsschaltung, die dem Subchip 2 als Vordekoder zugeord­ net ist.

Jeder Speicherzell-Array-Block 5 enthält ein Zell-Array mit einer Speicherkapazität von 1/64 der Gesamtspeicherkapazität des Chips 1, einen Dekoder, einen Leseverstärker, ein Ein-/Aus­ gangs-Latch und einige Steuerschaltungen zur Ansteuerung dieser Elemente.

Jeder Subchip 2 weist eine eigene Schaltungsanordnung auf. Der Betrieb des Halbleiterspeichers nach Fig. 6 ist derselbe wie der des in Fig. 1 gezeigten Halbleiterspeichers.

Claims (10)

1. Integrierte Halbleiterspeichereinrichtung, gebildet auf einem Chip (1), aufweisend:
eine Mehrzahl von Subchips (2; 20) und
eine erste Steuereinrichtung (3; 30) zur Steuerung des Betriebes der Mehrzahl von Subchips (2; 20), wobei jeder der Mehrzahl von Subchips (2; 20) enthält:
eine Mehrzahl von Zell-Array-Blöcken (5; 50) und
eine zweite Steuereinrichtung (4; 40), die im Zentrum der Mehrzahl von Zell-Array-Blöcken (5; 50) angeordnet ist, zur Steuerung des Betriebes der Mehrzahl von Zell-Array-Blöcken (5; 50), wobei jedes der Mehrzahl von Zell-Array-Blöcken (5; 50) enthält:
mindestens ein Zell-Array (5a; 501) und
eine dritte Steuereinrichtung (5c; 502-505) zur Steuerung des Betriebes der Zell-Arrays (5a; 501) mit
einer Eingabe- und Ausgabeeinrichtung (503-505) zum Eingeben eines von der entsprechenden zweiten Steuereinrichtung (40) ge­ lieferten Signals in das Zell-Array (501) oder zum Anlegen eines vom Zell-Array (501) ausgegebenen Signals an die entspre­ chende zweite Steuereinrichtung (40) und
einer zweiten Steuersignalerzeugungseinrichtung (502), die in Reaktion auf das von der entsprechenden zweiten Steuereinrich­ tung (40) gelieferte Signal die Eingabe- und Ausgabeeinrichtung (503-505) steuert.

2. Integrierte Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß Ein-/Ausgabeanschlüsse auf dem Chip vorhanden sind und daß die erste Steuereinrichtung (3; 30) um die Ein-/Ausgangsanschlüsse (P1-P7) angeordnet ist.

3. Integrierte Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die erste Steuereinrichtung (30) eine Anschlußfläche (P1-P7) und eine erste Puffereinrichtung (301-307) zum Anlegen eines Signales von der Anschlußfläche (P2-P7) an die Mehrzahl von Subchips (20) oder zum Anlegen eines Signales von der Mehrzahl von Subchips (20) an die An­ schlußfläche (P1) enthält.

4. Integrierte Halbleiterspeichereinrichtung nach Anspruch 3, dadurch gekennzeichnet, daß die zweite Steuereinrichtung (40) aufweist:
eine zweite Puffereinrichtung (401, 403) zum Anlegen eines von der ersten Steuereinrichtung (30) gelieferten Signales an die Mehrzahl von Zell-Array-Blöcken (50) oder zum Anlegen eines von der Mehrzahl von Zell-Array-Blöcken (50) gelieferten Signales an die erste Steuereinrichtung (30),
eine erste Auswahleinrichtung (402, 403), die in Reaktion auf ein von der ersten Steuereinrichtung (30) angelegtes Signal einen aus der Mehrzahl von Zell-Array-Blöcken (50) auswählt und diesen aktiviert,
eine erste Steuersignalerzeugungseinrichtung (404), die in Reaktion auf das von der ersten Steuereinrichtung (30) gelieferte Signal ein Steuersignal zur Steuerung der zweiten Puffereinrichtung (401, 403) und der ersten Auswahleinrichtung (402, 403) erzeugt.

5. Integrierte Halbleiterspeichereinrichtung nach einem der Ansprüche 3 bis 4, dadurch gekennzeichnet, daß die Anschlüsse (P1-P7) enthalten:
einen ersten Anschluß (P1, P2) zur Eingabe eines extern ange­ legten Datensignals oder zur Ausgabe eines Datensignals,
einen zweiten Anschluß (P3, P4) zur Aufnahme eines extern ange­ legten Adreßsignals und
einen dritten Anschluß (PS-P7) zur Aufnahme eines extern angelegten Steuersignals,
und daß die erste Puffereinrichtung (301-307) aufweist:
einen ersten Datenein-/ausgabepuffer (301-302) zum Anlegen des Datensignals des ersten Anschlusses (P2) an die Mehrzahl von Subchips (20) oder zum Anlegen des von der Mehrzahl von Subchips (20) gelieferten Datensignals an den ersten Anschluß (P1),
einen ersten Adreßpuffer (303, 304) zum Anlegen des Adreßsi­ gnals des zweiten Anschlusses (P3, P4) an die Mehrzahl von Subchips (20),
einen Steuersignalpuffer (305-307) zum Anlegen des Steuer­ signals des dritten Anschlusses (P5-P7) an die Mehrzahl von Subchips (20).

6. Integrierte Halbleiterspeichereinrichtung nach Anspruch 5, dadurch gekennzeichnet, daß die zweite Puffereinrichtung auf­ weist:
einen zweiten Ein-/Ausgangspuffer (401; 411) zum Anlegen des vom ersten Datenein-/ausgangspuffer (301, 302) gelieferten Signals an die Mehrzahl von Zell-Array-Blöcken (50) oder zum Anlegen des von der Mehrzahl von Zell-Array-Blöcken (50) gelieferten Datensignals an den ersten Datenein-/ausgangspuffer (301, 302) und
einen zweiten Adreßpuffer (403; 413) zur Aufnahme des vom ersten Adreßpuffer (303, 304) gelieferten Adreßsignals, und daß die erste Auswahleinrichtung aufweist:
eine Vordekodereinrichtung (403; 413) zum Vordekodieren des vom zweiten Adreßpuffer (403) gelieferten Adreßsignals und
eine Blockauswahleinrichtung (402; 412), die in Reaktion auf das Adreßsignal einen aus der Mehrzahl von Zell-Array-Blöcken (50) auswählt und diesen aktiviert.

7. Integrierte Halbleiterspeichereinrichtung nach Anspruch 6, dadurch gekennzeichnet, daß die Eingabe- und Ausgabeeinrichtung (503-505) aufweist:
eine Dekodereinrichtung (503) zum weiteren Dekodieren eines vordekodierten Signals, das von der entsprechenden Vordekodier­ einrichtung (403) geliefert wird, zum Bestimmen einer Adresse des Speicherzellen-Arrays (501) und
eine Ein-/Ausgangsschaltungseinrichtung (504, 505) zum Ausgeben eines aus dem Speicherzell-Array (501) ausgelesenen Datensignals auf einen entsprechenden zweiten Datenein-/aus­ gangspuffer (401) oder zum Eingeben eines vom entsprechen­ den zweiten Datenein-/ausgangspuffer (401) gelieferten Daten­ signals an die Zell-Arrays (501),
und daß die zweite Steuersignalerzeugungseinrichtung aufweist:
eine zweite Steuersignalserzeugungsschaltung (502), die in Reaktion auf eine Ausgabe der Blockauswahleinrichtung (402) ein Steuersignal zur Steuerung der Dekodereinrichtung (503) und der Ein-/Ausgabeschaltungseinrichtung (504, 505) erzeugt.

8. Integrierte Halbleiterspeichereinrichtung nach einem der Ansprüche 3-7, dadurch gekennzeichnet, daß die erste Steuereinrichtung (30) weiter aufweist:
eine zweite Auswahleinrichtung (308, 309, 310), die in Reaktion auf das von der ersten Puffereinrichtung (303, 304) gelieferte Signal einen aus der Mehrzahl von Subchips (20) auswählt und diesen aktiviert und
eine dritte Steuersignalerzeugungseinrichtung (311), die in Reaktion auf das von der ersten Puffereinrichtung (305-307) gelieferte Signal ein Steuersignal zur Steuerung der ersten Auswahleinrichtung (308, 309, 310) erzeugt.

9. Integrierte Halbleiterspeichereinrichtung nach Anspruch 8, dadurch gekennzeichnet, daß
die zweite Auswahleinrichtung aufweist:
eine erste Vordekodereinrichtung (310) zum Vordekodieren des vom ersten Adreßpuffer (303, 304, 310) gelieferten Adreßsignals und
eine Subchip-Auswahleinrichtung (309), die in Reaktion auf das Adreßsignal einen aus der Mehrzahl von Subchips (20) auswählt und diesen aktiviert.

10. Integrierte Halbleiterspeichereinrichtung nach einem der Ansprüche 7-9, dadurch gekennzeichnet,
daß die erste Steuersignalerzeugungseinrichtung aufweist:
eine erste Steuersignalerzeugungsschaltung (404), die in Reak­ tion auf das vom Steuersignalpuffer (305-307) gelieferte Steuersignal ein Steuersignal zur Steuerung der zweiten Puffer­ einrichtung (401, 403; 411, 413) und der Auswahleinrichtung (402, 403; 412, 413) erzeugt.