DE4133598C2 - Anordnung mit einem auf einem Substrat oberflächenmontierten Chip mit einer integrierten Schaltung und Verfahren zu seiner Herstellung - Google Patents

Anordnung mit einem auf einem Substrat oberflächenmontierten Chip mit einer integrierten Schaltung und Verfahren zu seiner Herstellung

Info

Publication number
DE4133598C2
DE4133598C2 DE4133598A DE4133598A DE4133598C2 DE 4133598 C2 DE4133598 C2 DE 4133598C2 DE 4133598 A DE4133598 A DE 4133598A DE 4133598 A DE4133598 A DE 4133598A DE 4133598 C2 DE4133598 C2 DE 4133598C2
Authority
DE
Germany
Prior art keywords
chip
substrate
conductor tracks
contact
mask
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE4133598A
Other languages
English (en)
Other versions
DE4133598A1 (de
Inventor
Man K Lam
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Atmel Corp
Original Assignee
Atmel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Atmel Corp filed Critical Atmel Corp
Publication of DE4133598A1 publication Critical patent/DE4133598A1/de
Application granted granted Critical
Publication of DE4133598C2 publication Critical patent/DE4133598C2/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24226—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the item being planar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01042—Molybdenum [Mo]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y10T29/49144—Assembling to base an electrical component, e.g., capacitor, etc. by metal fusion

Description

Die vorliegende Erfindung bezieht sich auf eine Anordnung mit mindestens einem auf einem Substrat oberflächenmontierten Chip mit einer integrierten Schaltung sowie ein Verfahren zu dessen Herstellung gemäß dem Oberbegriff des Patentanspruches 1 bzw. 5.
Die Verkapselung von IC-Chips wird von den Herstellern elektronischer Bauelemente in zunehmendem Maße mit Aufmerksamkeit bedacht. Die Gehäusekonstrukteure sehen sich mit zunehmenden Herausforderungen konfrontiert, da die Integrationsdichte einer integrierten Schaltung stetig wächst. Die Integrationsdichte eines bestimmten Chips bestimmt in der Regel die Anzahl der Ein-/Ausgangssignale, die beim Betrieb des Chip vorliegen. Eine steigende Anzahl der Ein-/Ausgangssignale beeinflußt eine Reihe von Faktoren, die von den Gehäusekonstrukteuren zu beachten sind.
Erstens setzt eine große Anzahl von Ein-/Ausgangssignalen eine entsprechend hohe Leitungsdichte voraus, sowohl innerhalb des Gehäuses als auch bezüglich der elektrischen Anschlüsse zwischen dem eingekapselten Chip und den außerhalb des Chips vorhandenen Bauelementen. Eine hohe Leitungsdichte unterliegt jedoch einer erhöhten Kurzschlußgefahr.
Ein zweiter zu berücksichtigender Faktor folgt aus dem ersten. Ein IC-Chip mit hoher Leistungsdichte ist in der Regel nur mit einer verhältnismäßig niedrigen Ausbeute herstellbar. Daher ist eine Gehäusekonstruktion, die den Funktionstest auf der Chip-Ebene gestattet, sehr erwünscht.
Ein dritter zu berücksichtigender Faktor betrifft die Wärmeentwicklung. Eine hoch integrierte Schaltung benötigt in der Regel ein größeres Gehäuse, so daß dieses mehr Wärme als ein Gehäuse für weniger hoch integrierte Schaltungen abführen kann. Ein stetes Ziel der elektronischen Industrie besteht in einer ständig zunehmenden Miniaturisierung. Daher versuchen Gehäusekonstrukteure Gehäuse zu entwerfen, die auf der gedruckten Schaltung nur ein Minimum an Fläche beanspruchen.
Einen weiteren wichtigen Faktor stellen die Kosten dar. Obwohl die Gehäusekosten einen bedeutsamen Anteil an den Gesamtkosten eines eingekapselten IC-Chips darstellen, sollten diese nicht den Hauptanteil an den Kosten einnehmen.
Zu den gebräuchlichsten Gehäusen zählen die Dual-in-line- Gehäuse (DIP), die Chipträger ohne oder mit Anschlußleitungen sowie die Rasterstecker (pin-grids). Die Anschlüsse zu den Chipkontaktanschlußflächen können mittels Miniaturwickeldrähten oder mittels Flip-Chip-Lötverbindungen an Lötperlen auf den Kontaktflächen bewerkstelligt werden. In jedem Fall ist es schwierig, die Anschlüsse an eine Prüfvorrichtung vor der Fertigstellung des Gehäuses herzustellen. Das Gehäuse selbst besteht in der Regel aus einem Keramik- oder Kunststoffmaterial. Gehäuse dieser Art sind in den US-PSen 4 423 468, 4 493 145, 4 697 204 und 4 682 207 beschrieben.
Eine andere Anschlußart, die als "Filmbonden" bezeichnet wird, ist in der US-PS 4 899 207 beschrieben. Dieses Verfahren benutzt eine Vielzahl von leitfähigen Fingern mit innenliegenden Leitungen, die in einem Muster angeordnet sind, das dem der Ein-/Ausgangsanschlußflächen des jeweiligen IC- Chips entspricht. Die innenliegenden Leitungen werden mit den Ein-/Ausgangsanschlüssen verbunden, während die radial außenliegenden Leitungen mit der gedruckten Schaltung oder dergleichen verbunden werden. Ein Vorteil des Filmbondens besteht darin, daß der IC-Chip vor dem Anschließen der Chipaußenleitungen an eine gedruckte Schaltung in einfacher Weise einem Funktionstest unterworfen werden kann.
Aus dem US-Patent 4 249 299 ist ein Verfahren zum Herstellen von Leiterbahnen um die Kanten eines Chips bekannt, das aber aufwendig ist und bei dem die Funktionstests nicht erleichtert werden.
Aufgabe der vorliegenden Erfindung ist es, eine Lösung für Anschluß- und Gehäuseprobleme bei IC-Chips zu schaffen, die einen Funktionstest auf der Chipebene ermöglicht, die Miniaturisierung vorantreibt und hohe Ausbeuten unter geringen Kosten bei der Herstellung ermöglicht.
Diese Aufgabe wird durch die Merkmale der Ansprüche 1 bzw. 5 gelöst.
Vorteilhafte Ausgestaltungen der Erfindung sind Gegenstand von Unteransprüchen.
Die erfindungsgemäße Anordnung ermöglicht es, auf einen Chipträger vor dem Verbinden des Chips mit einem Substrat zu verzichten. Ein IC-Chip umfaßt eine aktive Oberfläche mit einer Gruppe von Ein-/ Ausgangskontaktanschlüssen zum Verbinden des Chips mit den übrigen Schaltkreisen. Bei der vorliegenden Erfindung weist der Chip eine zur normalen Lage (bei der die aktive Chipoberfläche der Substratfläche zugewandt ist, auf die der Chip montiert wird) umgekehrte Orientierung auf.
Eine elektrisch isolierende Materialschicht wird auf dem umgedrehten Chip aufgebracht, so daß die elektrisch isolierende Materialschicht eine passive, der aktiven Oberfläche gegenüberliegende Oberfläche und die Seitenflächen des Chips bedeckt, die aktive Oberfläche hingegen freiläßt. Anschließend wird eine Maske hergestellt, die die noch offene aktive Oberfläche und die Seitenflächen abdeckt. Die Maske enthält Schlitze, die sich von den Ein-/Ausgangskontaktflächen des Chips zu den Kanten der aktiven Oberfläche und dann weiter entlang des elektrisch isolierenden Materials auf den Seitenflächen erstrecken. Durch die Maskenschlitze wird Metall durch Sputtern abgeschieden. Das abgeschiedene Metall bildet Leiterbahnen, deren erste Enden an den Ein-/­ Ausgangskontaktflächen anliegen und deren zweite Enden den Beginn der der aktiven Oberfläche gegenüberliegenden passiven Oberfläche erreichen. Nach Entfernen der Maske verbleiben Leerbahnen, die entlang der Seitenflächen und entlang der aktiven Oberfläche des Chips eine L-Form ausbilden. Diese L- förmigen Leiterbahnen können auch mittels anderer Verfahren abgeschieden werden. Bespielsweise können die Leiterbahnen auf dem Isoliermaterial mittels Fotolithografie oder durch eine Sputter- und Ätztechnik gemäß dem Stand der Technik auf gebracht werden.
Der immer noch umgedrehte Chip wird auf ein Substrat, das mit den zweiten Enden der Leiterbahn übereinstimmende Kontaktanschlußflächen aufweist, aufgebracht. Die Substratkontaktflächen werden mit den zweiten Enden der Leiterbahnen verlötet, um die elektrische Verbindung mit den anderen Schaltkreisen auf dem Substrat und dem IC-Chip herzustellen. Das Substrat kann eine gedruckte Schaltung oder ein Multi-Chip-Träger sein, der wahlweise hermetisch versiegelt und auf eine gedruckte Schaltung aufgebracht sein kann.
Ein Vorteil der vorliegenden Erfindung besteht darin, daß die Anordnung einen Funktionstest auf der IC-Chip-Ebene ermöglicht. Bei Multi-Chip-Modulen ist eine Vielzahl von Chips aufmontiert und in funktionaler Weise miteinander verbunden. Multi-Chip-Module erhöhen die Integrationsdichte sowie die Betriebsgeschwindigkeit, aber aufgrund der höheren Chipanzahl ist die Fehlerwahrscheinlichkeit bei einem Multi-Chip-Modul höher als bei einer Einzel-Chip-Anordnung. Da die vorliegende Erfindung zu Chips mit jeweils freiliegenden Leiterbahnen führt, kann der Funktionstest am jeweiligen Chip vor der Verbindung zu einem Multi-Chip-Modul durchgeführt werden.
Ein weiterer Vorteil besteht darin, daß der IC-Chip mit den Leiterbahnen nur eine kleine "Aufstandsfläche" aufweist, d. h. die Kontaktanschlußfläche auf einem Substrat, auf dem der Chip aufgebracht werden soll, benötigt nur eine relativ kleine Fläche, so daß ein größerer Anteil der Substratfläche für andere Bauteile freibleibt.
Ein weitere Vorteil liegt in den niedrigeren Herstellungskosten. Typisch für den Stand der Technik ist ein zweistufiges Montageverfahren, bei dem im ersten Schritt das Kontaktieren eines Chips mit einem Chipträger und im zweiten Schritt das Kontaktieren des Chipträgers mit einer Grundplatine erfolgt. Die vorliegende Erfindung macht den ersten Schritt überflüssig, wodurch Arbeitszeit und Materialkosten eingespart werden können.
Die Erfindung wird nachstehend anhand der Zeichnung näher erläutert. Es zeigen:
Fig. 1 eine Perspektivansicht eines IC-Chips und einer oberhalb des Chips positionierten Maske für den Chip- Verkapselungsschritt;
Fig. 2 ein Teilseitenaufriß des Chips nach Fig. 1 entlang der Linie 2-2;
Fig. 3 eine Perspektivansicht der Maske und des Chips gemäß Fig. 1 nach dem Sputtern des Metalls durch die Schlitze der Maske; und
Fig. 4 eine Perspektivansicht des Chips gemäß Fig. 3 nach dem Verbinden mit einem Substrat.
Wie aus den Fig. 1 und 2 ersichtlich, umfaßt ein IC-Chip 10 eine Vielzahl von Ein-/Ausgangskontaktanschlußflächen 12, 14, 16 und 18 zum Herstellen einer elektrischen Verbindung zwischen dem Schaltkreis des IC-Chips 10 und den Schaltkreisen außerhalb desselben. In der Regel umfaßt der Chip 10 eine größere Anzahl von Kontaktflächen 12, 14, 16 und 18. In der Praxis können es mehrere hundert Kontaktflächen sein. Jedoch ist die Kontaktflächenanzahl für die vorliegende Erfindung ohne Bedeutung, weshalb aus Gründen der Klarheit nur eine beschränkte Anzahl dargestellt ist.
Im ersten Schritt wird der IC-Chip 10 umgedreht, so daß die aktive Fläche 20 mit den Kontaktflächen 12, 14, 16, 18 nach unten weist. Ein Isoliermaterial 22, z. B. ein Oxid, wird sodann auf der passiven Oberfläche 21 und den Seitenflächen 26 des Chips 10 abgeschieden. Die Isolierschicht 22 dient dazu, den Chip 10 von einem Substrat 52, auf dem der Chip 10 aufgebracht wird, zu isolieren. Weiterhin trägt die Isolierschicht 22 Leiterbahnen 40, 42, 44, 46, die von den Ein-/Ausgangskontaktflächen 12, 14, 16, 18 ausgehen, wie unten ausführlicher erklärt wird.
Eine Maske 24 ist bezüglich des IC-Chips 10 ausgerichtet, wie aus Fig. 1 ersichtlich. Die Maske 24 ist ist derart ausgelegt, daß sie gleitend auf den Chip 10 paßt, so daß sie die aktive Oberfläche 20 und die Seitenflächen 26 des Chips 10 bedeckt. Zur Herstellung der Maske 24 wird eine flache Metallbahn, vorzugsweise aus Molybdän, an den Ecken mit Aussparungen versehen, so daß die Außenkanten der Metallbahn später nach unten abgekantet werden können, um der Maske 24 die in Fig. 1 gezeigte Gestalt zu verleihen. Vor dem Abkanten wird eine Vielzahl von Schlitzen 28, 30, 32, 34 mittels Lasertechnik in die Metallbahn geschnitten. Die Schlitze 28, 30, 32, 34 werden in einem Muster angebracht, das dem der Ein-/­ Ausgangskontaktflächen 12, 14, 16, 18 entspricht. Die innenliegenden Schlitzenden erstrecken sich bis zu den Kontaktflächen 12, 14, 16, 18. Die Kanten der Metallbahn werden sodann nach unten gefalzt, um die Maske 24 mit einer Oberseite 36 und vier Seitenflächen 38 zu bilden, wie aus Fig. 1 ersichtlich. Nach dem Beschichten der passiven Fläche 21 und der Seitenflächen 26 des IC-Chips 10 und nach Herstellung der Maske 24 wird dieselbe über den Chip 10 gesetzt.
Wie aus Fig. 3 ersichtlich, liegen die innenliegenden Endabschnitte der Schlitze 28, 30, 32, 34 über den Ein-/­ Ausganganschlußflächen 12, 14, 16, 18 des Chips 10. Die Maske 24 und der Chip 10 werden sodann in eine Sputteranlage gebracht, um örtlich begrenzte Metalleiterbahnen auszubilden. Bei einer bevorzugten Ausführungsform sind die Leiterbahnen aus einer Kombination der drei Metalle Titan, Platin und Gold aufgebaut. Die Metallmaske 24 wird sodann vom Chip 10 entfernt, um einen Chip 10 zu erhalten, der auf der passiven Oberfläche 21 und den Seitenflächen 26 mit einer Isolierschicht 22 sowie mit Leiterbahnen 40, 42, 44 und 46 versehen ist, wie am einfachsten aus Fig. 4 ersichtlich ist.
Die Leiterbahnen 40, 42, 44, 46 stellen L-förmige Elemente dar, die sich von den Ein-/Ausgangskontaktflächen 12, 14, 16, 18 des Chips 10 wegerstrecken und die aktive Oberfläche 20 sowie die Seitenflächen 26 des Chips 10 berühren. Die Leiterbahnen 40, 42, 44, 46 erstrecken sich bis zu den Unterkanten der Seitenflächen 26. Von Bedeutung hingegen ist, daß die Leiterbahnen 40, 42, 44, 46 in einfacher Weise mit Substratkontaktflächen 48 und 50 auf einem Substrat 52 verlötet werden können. Die Verbindung der Leiterbahnen 40, 42, 44, 46 mit den Substratkontaktflächen 48 und 50 erfolgt mittels Lötens. Beispielsweise kann die Auflöttechnik (Surface-mount-Technik) eingesetzt werden. Aus dem Substrat 52 aufgebrachtes Lötzinn kann durch Erhitzen zum Schmelzen gebracht werden, wodurch das Lötzinn nach dem Erkalten eine gute Verbindung der Leiterbahnen 40, 42, 44, 46 mit den Substratkontaktflächen 48 und 50 bewirkt.
Die Substratkontaktflächen 48 und 50 sind mittels nichtgezeigter Leiterbahnen mit anderen Schaltkreisen auf dem Substrat 52 verbunden. Auf diese Weise ermöglichen die L- förmigen Leiterbahnen 40, 42, 44, 46 die elektrische Verbindung zwischen dem IC-Chip 10 und den außerhalb desselben befindlichen Schaltkreisen. Das Substrat 52 kann eine gedruckte Schaltung oder ein Substrat innerhalb eines Multi- Chip-Moduls sein, bei dem das Substrat auch noch andere IC- Chips umfaßt. Weiterhin kann es wahlweise eine Verkapselung umfassen, um die Chips hermetisch zu versiegeln.
Während die vorliegende Erfindung an einem Ausführungsbeispiel erläutert wurde, bei dem die Maske 24 zum Abscheiden von L- förmigen Leiterbahnen 40, 42, 44, 46 benutzt wird, können auch andere Verfahren zur Herstellung der Leiterbahnen 40, 42, 44, 46 eingesetzt werden. Beispielsweise kann auf der Isolierschicht 22 Metall abgeschieden werden, das anschließend derart geätzt wird, daß die L-förmigen Leiterbahnen 40, 42, 44, 46 entstehen.
Ein Vorteil der vorliegenden Erfindung besteht darin, daß nach dem Abscheiden der L-förmigen Leiterbahnen 40, 42, 44, 46 der IC-Chip 10 einem gründlichen Funktionstest und einem Einbrennprozeß unterzogen werden kann. Die Leiterbahnen 40, 42, 44, 46 stellen Kontakte dar, die leichter als die bloßen Ein-/Ausgangskontaktflächen 12, 14, 16, 18 des Chips 10 zugänglich sind. Daher kann für den Funktionstest ein Elastomerstecker eingesetzt werden. Solch ein Stecker kann für den Funktionstest gegen die Seitenflächen 26 des Chips 10 gepreßt werden. Der Funktionstest auf der Chipebene stellt sicher, daß nur ordnungsgemäß funktionierende IC-Chips zu Multi-Chip-Modulen verbunden werden. Weitere Vorteile liegen in der Ersparnis von Arbeitszeit und Material beim direkten Verbinden des Chips 10 mit dem Substrat 52.

Claims (13)

1. Anordnung mit mindestens einem auf einem Substrat oberflächenmontierten Chip mit einer integrierten Schaltung (IC) mit
  • 1. wenigstens einen IC-Chip (10), der jeweils eine sich gegenüberliegende aktive und passive Oberfläche (20, 21) und eine Vielzahl von Seitenflächen (26) aufweist, wobei die aktive Oberfläche (20) eine Gruppe von Kontaktflächen (12, 14, 16, 18) aufweist, mit einer elektrisch isolierenden Materialschicht (22) auf der passiven Oberfläche (21) und auf den Seitenflächen (26) des Chips (10), wobei die aktive Oberfläche (20) hiervon freibleibt, und mit einer Vielzahl von nichtabgedeckten L-förmigen Leiterbahnen (40, 42, 44, 46), deren erste Abschnitte mit der Gruppe von Kontaktflächen (12, 14, 16, 18) auf der aktiven Oberfläche (20) des Chips (10) verbunden sind und deren zweite Abschnitte sich von den ersten Abschnitten im wesentlichen senkrecht zur passiven Oberfläche (21) erstrecken und an der auf den Seitenflächen (26) befindlichen Isolierschicht (22) befestigt sind, wobei die Enden der zweiten Abschnitte der Leiterbahnen (40, 42, 44, 46) im wesentlichen koplanar zu dem auf der passiven Oberfläche (21) des Chips befindlichen Isolierschicht (22) sind und wobei die Enden der zweiten Abschnitte der Leiterbahnen (40, 42, 44, 46) an den Kanten der passiven Oberfläche (21) des Chips (10) Verlötungsstellen ausbilden und
  • 2. einem Substrat (52) mit einer Gruppe von Kontaktflächen (48, 50) darauf, wobei der wenigstens eine Chip (10) auf dem Substrat (52) so befestigt ist, daß die Isolierschicht (22) auf seiner passiven Oberfläche (21) in Kontakt mit dem Substrat (52) steht wobei die Verlötungsstellen an den Kanten der passiven Oberfläche (21) so ausgebildet sind, daß die Enden der zweiten Abschnitte der Leiterbahnen (40, 42, 44, 46) mit den Positionen der Gruppe von Kontaktflächen (48, 50) auf dem Substrat (52) zusammenfallen und wobei die Enden der Leiterbahnen (40, 42, 44, 46) an die Kontaktflächen (48, 50) auf dem Substrat (52) angelötet sind.
2. Anordnung mit mindestens einem auf einem Substrat oberflächenmontierten Chip mit einer integrierten Schaltung (IC) nach Anspruch 1, bei der die Kontaktflächen (12, 14, 16, 18) des Chips (10) Ein-/Ausgangsanschlüsse darstellen.
3. Anordnung mit mindestens einem auf einem Substrat oberflächenmontierten Chip mit einer integrierten Schaltung (IC) nach Anspruch 1 oder 2, wobei die Leiterbahnen (40, 42, 44, 46) aus Metallen bestehen und Gold einschließen.
4. Anordnung mit mindestens einem auf einem Substrat oberflächenmontierten Chip mit einer integrierten Schaltung (IC) nach einem der Ansprüche 1 bis 3, wobei das Substrat eine Platine mit einer gedruckten Schaltung ist.
5. Verfahren zur Herstellung einer Anordnung mit einem auf einem Substrat oberflächenmontierten Chip mit einer integrierten Schaltung mit den Schritten,
  • 1. daß zumindestens ein IC-Chip (10) mit jeweils einer sich einander gegenüberliegenden aktiven und passiven Oberfläche (20, 21) und einer Vielzahl von Seitenflächen (26) vorgesehen wird, wobei die aktive Oberfläche (20) eine Gruppe von Kontaktflächen (12, 14, 16, 18) aufweist;
  • 2. daß eine elektrisch isolierende Materialschicht (22) auf der passiven Oberfläche (21) und auf den Seitenflächen (26) des Chips (10) ausgebildet wird, wobei die aktive Oberfläche (20) davon frei bleibt
  • 3. daß auf der aktiven Oberfläche (20) und den Seitenflächen (26) L-förmige Leiterbahnen (40, 42, 44, 46) aus einem metallischen Material derart ausgebildet werden, daß jede Leiterbahn (40, 42, 44, 46) sich von einer Kontaktfläche (12, 14, 16, 18) auf der aktiven Oberfläche (20) wegerstreckt, auf der Isolierschicht (22) der betreffenden Seitenfläche (26) aufliegt und im wesentlichen koplanar zu der auf der passiven Oberfläche (21) des Chips (10) ausgebildeten Isolierschicht (22) ist, wobei die Enden der Leiterbahnen (40, 42, 44, 46) Verlötungsstellen an den Kanten der passiven Oberfläche (21) des Chips (10) ausbilden, an denen die Bahnen (40, 42, 44, 46) mit einem Substrat verbunden werden können, und
  • 4. daß der zumindestens eine Chip (10) auf dem eine Gruppe von Kontaktflächen (48, 50) aufweisenden Substrat (52) so befestigt wird, daß die Isolierschicht (22) auf der passiven Oberfläche (21) des Chips (10) in Kontakt mit dem Substrat (52) gebracht wird und daß die an den Kanten der passiven Oberfläche (21) ausgebildeten Enden der Leiterbahnen (40, 42, 44, 46) mit den Positionen der Gruppe von Kontaktflächen (48, 50) auf dem Substrat (52) zusammenfallen, wobei der Schritt des Befestigens das Anlöten der Enden der Leiterbahnen (40, 42, 44, 46) an die Kontaktflächen (48, 50) des Substrats (52) umfaßt.
6. Verfahren nach Anspruch 5, wobei der Schritt der Aufbringung der Leiterbahnen (40, 42, 44, 46) mittels eines Sputterverfahrens erfolgt, um örtlich begrenzte Leiterbahnen vorzusehen.
7. Verfahren nach Anspruch 5 oder 6, wobei die örtlich begrenzten Leiterbahnen (40, 42, 44, 46) mittels einer Maske (24) erzeugt werden, deren Schlitze (28, 30, 32, 34) der gewünschten Anordnung der Leiterbahnen (40, 42, 44, 46) entsprechen.
8. Verfahren nach einem der Ansprüche 5, 6 oder 7, bei dem als weiterer Schritt die Plazierung der Maske (24) über der aktiven Oberfläche (20) und über der Isolierschicht (22) auf den Seitenflächen (26) erfolgt, wobei die Maske (24) Schlitze (28, 30, 32, 34) aufweist, die sich von den Kontaktflächen (12, 14, 16, 18) über die Kanten der aktiven Oberfläche (20) hinaus parallel zu den Seitenflächen (26) des Chips (10) erstrecken.
9. Verfahren nach einem der Ansprüche 5 bis 8, bei dem bei einem weiteren Schritt Metall durch die Schlitze (28, 30, 32, 34) der Maske (24) abgeschieden wird, um die Leiterbahnen (40, 42, 44, 46) zu erzeugen, wobei die Maske (24) nach dem Abscheiden des Metalls entfernt wird.
10. Verfahren nach einem der Ansprüche 5 bis 9, wobei der Schritt der Ausbildung der Leiterbahnen (40, 42, 44, 46) das Abscheiden von goldhaltigem Metall einschließt.
11. Verfahren nach einem der Ansprüche 5 bis 9, wobei für die Leiterbahnen (40, 42, 44, 46) eine Kombination der Metalle Titan, Platin und Gold eingesetzt wird.
12. Verfahren nach einem der Ansprüche 5 bis 11, wobei die Maske (24) aus Molybdän hergestellt wird.
13. Verfahren nach einem der Ansprüche 5 bis 12, wobei als Isolierschicht (22) ein Oxid verwendet wird.
DE4133598A 1990-10-12 1991-10-10 Anordnung mit einem auf einem Substrat oberflächenmontierten Chip mit einer integrierten Schaltung und Verfahren zu seiner Herstellung Expired - Fee Related DE4133598C2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US07/596,690 US5079835A (en) 1990-10-12 1990-10-12 Method of forming a carrierless surface mounted integrated circuit die

Publications (2)

Publication Number Publication Date
DE4133598A1 DE4133598A1 (de) 1992-04-16
DE4133598C2 true DE4133598C2 (de) 2000-06-21

Family

ID=24388292

Family Applications (1)

Application Number Title Priority Date Filing Date
DE4133598A Expired - Fee Related DE4133598C2 (de) 1990-10-12 1991-10-10 Anordnung mit einem auf einem Substrat oberflächenmontierten Chip mit einer integrierten Schaltung und Verfahren zu seiner Herstellung

Country Status (7)

Country Link
US (1) US5079835A (de)
JP (1) JP3113005B2 (de)
KR (1) KR100204950B1 (de)
DE (1) DE4133598C2 (de)
FR (1) FR2667983B1 (de)
GB (1) GB2248721B (de)
TW (1) TW243533B (de)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5574629A (en) * 1989-06-09 1996-11-12 Sullivan; Kenneth W. Solderless printed wiring devices
DE4438449A1 (de) * 1994-10-28 1996-07-04 Sibet Gmbh Sican Forschungs Un Verfahren zur direkten Kontaktierung elektronischer Bauelemente mit einem Träger und direkt kontaktierbare Bauelemente hierzu
US6293456B1 (en) * 1997-05-27 2001-09-25 Spheretek, Llc Methods for forming solder balls on substrates
US7654432B2 (en) * 1997-05-27 2010-02-02 Wstp, Llc Forming solder balls on substrates
US7288471B2 (en) * 1997-05-27 2007-10-30 Mackay John Bumping electronic components using transfer substrates
US6609652B2 (en) 1997-05-27 2003-08-26 Spheretek, Llc Ball bumping substrates, particuarly wafers
US7819301B2 (en) * 1997-05-27 2010-10-26 Wstp, Llc Bumping electronic components using transfer substrates
US7007833B2 (en) * 1997-05-27 2006-03-07 Mackay John Forming solder balls on substrates
US7842599B2 (en) * 1997-05-27 2010-11-30 Wstp, Llc Bumping electronic components using transfer substrates
US6335225B1 (en) 1998-02-20 2002-01-01 Micron Technology, Inc. High density direct connect LOC assembly
JP2004222486A (ja) * 2002-12-27 2004-08-05 Murata Mfg Co Ltd スイッチング電源モジュール
JP2005129552A (ja) * 2003-10-21 2005-05-19 Rohm Co Ltd 回路基板
KR100877551B1 (ko) * 2008-05-30 2009-01-07 윤점채 전자파 차폐 기능을 갖는 반도체 패키지, 그 제조방법 및 지그
JP4881351B2 (ja) * 2008-07-30 2012-02-22 アオイ電子株式会社 半導体装置およびその製造方法
JP5261553B2 (ja) * 2011-09-15 2013-08-14 アオイ電子株式会社 半導体装置およびその製造方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4249299A (en) * 1979-03-05 1981-02-10 Hughes Aircraft Company Edge-around leads for backside connections to silicon circuit die
US4423468A (en) * 1980-10-01 1983-12-27 Motorola, Inc. Dual electronic component assembly
US4493145A (en) * 1978-11-08 1985-01-15 Fujitsu Limited Integrated circuit device having easily cleaned region between mother board and chip carriers mounted thereon
US4670770A (en) * 1984-02-21 1987-06-02 American Telephone And Telegraph Company Integrated circuit chip-and-substrate assembly
US4682207A (en) * 1982-03-17 1987-07-21 Fujitsu Limited Semiconductor device including leadless packages and a base plate for mounting the leadless packages
US4697204A (en) * 1982-07-27 1987-09-29 Fuji Xerox Co., Ltd. Leadless chip carrier and process for fabrication of same
JPS62263666A (ja) * 1986-05-10 1987-11-16 Matsushita Electronics Corp 樹脂封止型半導体パツケ−ジ
US4899207A (en) * 1986-08-27 1990-02-06 Digital Equipment Corporation Outer lead tape automated bonding

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3398232A (en) * 1965-10-19 1968-08-20 Amp Inc Circuit board with interconnected signal conductors and interconnected shielding conductors
US3483308A (en) * 1968-10-24 1969-12-09 Texas Instruments Inc Modular packages for semiconductor devices
GB1250248A (de) * 1969-06-12 1971-10-20
US4288841A (en) * 1979-09-20 1981-09-08 Bell Telephone Laboratories, Incorporated Double cavity semiconductor chip carrier
US4538346A (en) * 1981-09-14 1985-09-03 Sfe Technologies, Inc. Method for manufacture of selectively coated carrier plate
FR2515428A1 (fr) * 1981-10-27 1983-04-29 Thomson Csf Boitier comportant au moins deux circuits integres
US4551747A (en) * 1982-10-05 1985-11-05 Mayo Foundation Leadless chip carrier apparatus providing for a transmission line environment and improved heat dissipation
US4572757A (en) * 1984-01-23 1986-02-25 The Jade Corporation Method of making a microcircuit substrate
JPH0770558B2 (ja) * 1986-05-13 1995-07-31 三菱電機株式会社 半導体装置
US4860443A (en) * 1987-01-21 1989-08-29 Hughes Aircraft Company Method for connecting leadless chip package
US4821007A (en) * 1987-02-06 1989-04-11 Tektronix, Inc. Strip line circuit component and method of manufacture

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4493145A (en) * 1978-11-08 1985-01-15 Fujitsu Limited Integrated circuit device having easily cleaned region between mother board and chip carriers mounted thereon
US4249299A (en) * 1979-03-05 1981-02-10 Hughes Aircraft Company Edge-around leads for backside connections to silicon circuit die
US4423468A (en) * 1980-10-01 1983-12-27 Motorola, Inc. Dual electronic component assembly
US4682207A (en) * 1982-03-17 1987-07-21 Fujitsu Limited Semiconductor device including leadless packages and a base plate for mounting the leadless packages
US4697204A (en) * 1982-07-27 1987-09-29 Fuji Xerox Co., Ltd. Leadless chip carrier and process for fabrication of same
US4670770A (en) * 1984-02-21 1987-06-02 American Telephone And Telegraph Company Integrated circuit chip-and-substrate assembly
JPS62263666A (ja) * 1986-05-10 1987-11-16 Matsushita Electronics Corp 樹脂封止型半導体パツケ−ジ
US4899207A (en) * 1986-08-27 1990-02-06 Digital Equipment Corporation Outer lead tape automated bonding

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
JP 1-189946A2, In: Patent Abstracts of Japan, E-838, 31.10.1989, Vol.13, No.481 *
Jp 63-182845A2, In: Patent Abstracts of Japan, E-688, 30.11.1988, Vol.12, No.457 *
Top Mounted Pads in Integrated Circuit Components In: LBM TDB, Vol.28, No.6, Nov.1985, pp.2327-28 *

Also Published As

Publication number Publication date
KR100204950B1 (ko) 1999-06-15
FR2667983A1 (fr) 1992-04-17
GB2248721B (en) 1994-07-06
US5079835A (en) 1992-01-14
KR920008899A (ko) 1992-05-28
DE4133598A1 (de) 1992-04-16
TW243533B (de) 1995-03-21
JP3113005B2 (ja) 2000-11-27
GB9121255D0 (en) 1991-11-20
JPH0613436A (ja) 1994-01-21
FR2667983B1 (fr) 1994-01-28
GB2248721A (en) 1992-04-15

Similar Documents

Publication Publication Date Title
DE4133598C2 (de) Anordnung mit einem auf einem Substrat oberflächenmontierten Chip mit einer integrierten Schaltung und Verfahren zu seiner Herstellung
DE60026331T2 (de) Leiterplatte, halbleiter und herstellung, test und gehäusung desselben und systemplatte und elektronikgerät
DE19521712B4 (de) Vorrichtung zum Erfassen einer physikalischen Größe
DE2554965C2 (de)
DE19827237B4 (de) Leiterplattensubstrat für Halbleiterbauelementgehäuse und ein dasselbe verwendende Halbleiterbauelementgehäuse sowie Herstellungsverfahren für diese
DE10301512A1 (de) Verkleinertes Chippaket und Verfahren zu seiner Herstellung
DE10151125A1 (de) Anschlussstruktur und zugehöriges Herstellungsverfahren sowie die Anschlussstruktur verwendende Prüfanschlussanordnung
EP0351581A1 (de) Hochintegrierte Schaltung sowie Verfahren zu deren Herstellung
DE10031543A1 (de) Verfahren zur Erzeugung einer Anschlußstruktur
DE10020713A1 (de) Anschlußstruktur
DE10392306T5 (de) Kontaktstruktur mit Siliziumtastkontaktgeber
DE10015744A1 (de) Ummantelte elektrische Verbindung für eine Anschlußstruktur
DE10145147A1 (de) Anschlußstruktur und zugehöriges Herstellungsverfahren sowie die Anschlußstruktur verwendende Prüfanschlußanordnung
DE10002852A1 (de) Abschirmeinrichtung und elektrisches Bauteil mit einer Abschirmeinrichtung
DE69737320T2 (de) Halbleitervorrichtung
DE69723801T2 (de) Herstellungsverfahren einer Kontaktgitter-Halbleiterpackung
DE112007003208T5 (de) Ein Halbleitergehäuse
DE10017746B4 (de) Verfahren zur Herstellung eines elektronischen Bauteils mit mikroskopisch kleinen Kontaktflächen
EP0009610A1 (de) Verfahren zur Herstellung prüfbarer Halbleiter-Miniaturgehäuse in Bandform
DE10302022B4 (de) Verfahren zur Herstellung eines verkleinerten Chippakets
DE3614087C2 (de) Halbleitervorrichtungs-Baueinheit und Verfahren zum elektrischen Verbinden eines IC-Chips
DE4113034A1 (de) System und verfahren zum automatisierten bandbonden, die die reparatur erleichtern
DE4213250C2 (de) Doppelseitig SMD-bestückte Leiterplatte mit besonderen Maßnahmen zur Verminderung von Temperaturwechselspannungen
DE10084657B4 (de) Modulkarte und Herstellverfahren für diese
DE2443245A1 (de) Verfahren zum herstellen einer multichip-verdrahtung

Legal Events

Date Code Title Description
8110 Request for examination paragraph 44
D2 Grant after examination
8364 No opposition during term of opposition
8328 Change in the person/name/address of the agent

Representative=s name: FIENER, J., PAT.-ANW., 87719 MINDELHEIM

8339 Ceased/non-payment of the annual fee