DE4201004A1 - Verfahren zur bildung eines kondensators - Google Patents

Verfahren zur bildung eines kondensators

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    • H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments

Description

Die vorliegende Erfindung befaßt sich mit dreidimen­ sionalen Stapelkondensatoren sowie deren Herstellung und betrifft ein Verfahren zur Bildung eines Kondensa­ tors.
Da bei dynamischen Schreib-Lesespeichern, die auch als DRAMs (Dynamic Random Access Memories) bezeichnet werden, die Speicherzellendichte höher wird, besteht eine kontinuierliche Herausforderung in der Erhaltung einer ausreichend hohen Speicherkapazität trotz sich vermindernder Zellenfläche. Ein grundsätzlicher Weg zur Erhöhung der Zellendichte besteht durch ent­ sprechende Zellenstrukturtechniken. Derartige Techniken beinhalten dreidimensionale Zellen­ kondensatoren, wie z. B. mit grabenartigen Einrich­ tungen versehene Kondensatoren oder stapelartig ausge­ bildete Kondensatoren bzw. Stapelkondensatoren.
Bei einem herkömmlichen Stapelkondensator wird der Kondensator unmittelbar oberhalb der aktiven Vorrich­ tungsfläche des zugehörigen MOS-Transistors der Speicherzelle ausgebildet und mit dieser Fläche elek­ trisch verbunden. Typischerweise wird nur die obere Oberfläche des aus polykristallinem Silizium (im fol­ genden auch kurz "Polysilizium" bezeichnet) gebildeten unteren Speicherverbindungspunkts des Kondensators zur Erzielung von Kapazität verwendet. Man hat jedoch einige Versuche zur Schaffung von Konstruktionen unternommen, mit denen sich die Rückseite eines Kondensatoranschlusses zum Speichern von Ladung ver­ wenden läßt. Eine derartige Konstruktion wird z. B. gezeigt von T. Ema et al. "3-Dimensional Stacked Capacitor Cell For 16M And 64M DRAMs" (Dreidimen­ sionale Stapelkondensatorzelle für 16M- und 64M-DRAMs) im IEDM Tech. Digest, Seiten 592 bis 595, 1988 sowie von S. Inoue et al. "A Spread Stacked Capacitor (SSC) Cell For 64MBIT DRAMs" (Gespreizte Stapelkonden­ satorzelle (SSC-Zelle) für 64MBIT DRAMs) im IEDM Tech. Digest, Seiten 31 bis 34, 1989.
Der Artikel von Ema et al. offenbart eine Konstruktion für 16- und 64-Megabit-DRAMs. Die Fig. 1 und 11 dieses Artikels zeigen eine sich vertikal erhebende Konden­ satorkonstruktion mit einer Mehrzahl horizontaler Rippen, von denen beide Seiten zum Speichern von Kapazität verwendet werden. Der Artikel von Inoue et al. verwendet eine Spreizung der horizontalen Fläche für eine dreidimensionale Stapelkondensatorkonstruk­ tion. Bei beiden dieser Verfahren werden im Vergleich zu herkömmlichen Techniken zur Schaffung dreidimensio­ naler Stapelzellen-Kondensatoren in beträchtlichem Ausmaß Verarbeitungsschritte hinzugefügt, und außerdem müssen dabei bei der Kontaktausrichtung enge Toleran­ zen eingehalten werden. Zusätzlich dazu entstehen bei der von Inoue et al. offenbarten Verarbeitung Schwie­ rigkeiten bei der Erzielung einer angebrachten Be­ deckung des aufgebrachten Materials (wie z. B. der Kondensator-Dielektrikumschicht) innerhalb des Bereichs unterhalb der horizontalen Rippen.
Es wäre daher wünschenswert, diese und andere Verfah­ ren dahingehend zu verbessern, daß man dreidimensio­ nale Stapelkondensatoren schafft, bei denen die Kapa­ zität maximiert ist.
Gemäß einem Gesichtspunkt schafft die vorliegende Erfindung ein Verfahren zur Bildung eines Kondensators auf einem Halbleiter-Wafer, das folgende Schritte umfaßt:
selektives Bearbeiten des Wafers zur Bildung nach oben hin freiliegender aktiver Bereiche zur elektri­ schen Verbindung mit einer unteren Kondensatorplatte;
Aufbringen einer ersten elektrisch leitfähigen Schicht dem Wafer, wobei die erste elektrisch leit­ fähige Schicht die freiliegenden aktiven Bereiche überdeckt und diese berührt;
Aufbringen einer ersten dielektrischen Schicht aus einem ersten dielektrischen Material auf dem Wafer über der ersten leitfähigen Schicht, wobei das erste dielektrische Material eine erste Ätzrate besitzt;
selektive Mustergebung der ersten dielektrischen Schicht und der ersten leitfähigen Schicht zum Defi­ nieren eines Umrisses für eine untere Kondensator­ platte;
Aufbringen einer zweiten dielektrischen Schicht aus einem zweiten dielektrischen Material auf dem Wafer über der in ein Muster gebrachten ersten dielektri­ schen Schicht, wobei das zweite dielektrische Material eine zweite Ätzrate besitzt, die langsamer ist als die erste Ätzrate;
Ätzen der zweiten dielektrischen Schicht;
Ätzen der ersten dielektrischen Schicht hinab bis zu der ersten leitfähigen Schicht zur Bildung nach oben wegragender Wände aus dem zweiten dielektrischen Material, die den Umriß der unteren Kondensatorplatte umgeben;
Aufbringen einer zweiten elektrisch leitfähigen Schicht auf dem Wafer;
anisotropes Ätzen der zweiten leitfähigen Schicht zur Schaffung einer ersten elektrisch leitfähigen Wand, die sich von der ersten leitfähigen Schicht nach oben erstreckt;
Aufbringen einer dritten dielektrischen Schicht auf dem Wafer, wobei die dritte dielektrische Schicht ein dielektrisches Material mit einer Ätzrate umfaßt, die schneller ist als die zweite Ätzrate;
anisotropes Ätzen der dritten dielektrischen Schicht zur Bildung einer ersten dielektrischen Wand, die sich angrenzend an die erste leitfähige Wand von der ersten leitfähigen Schicht nach oben erstreckt;
Aufbringen einer dritten elektrisch leitfähigen Schicht auf dem Wafer über der ersten leitfähigen Wand und der ersten dielektrischen Wand;
anisotropes Ätzen der dritten leitfähigen Schicht zur Schaffung einer zweiten elektrisch leitfähigen Wand, die sich angrenzend an die erste dielektrische Wand von der ersten leitfähigen Schicht nach oben erstreckt, wobei die erste dielektrische Wand sand­ wichartig zwischen der ersten und der zweiten leit­ fähigen Wand angeordnet ist;
Wegätzen der ersten dielektrischen Wand von dem Wafer;
Aufbringen einer Kondensator-Dielektrikumschicht auf dem Wafer über der ersten und der zweiten leit­ fähigen Wand und der freiliegenden ersten leitfähigen Schicht; und
Aufbringen einer vierten elektrisch leitfähigen Schicht auf dem Wafer über der Kondensator-Dielektri­ kumschicht zur Bildung einer oberen Kondensatorplatte.
Bevorzugte Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.
Die Erfindung und Weiterbildungen der Erfindung werden im folgenden anhand der zeichnerischen Darstellungen eines bevorzugten Ausführungsbeispiels noch näher erläutert. In den Zeichnungen zeigen:
Fig. 1 eine Draufsicht auf einen Bereich eines Halbleiterchips, der in einem erfindungsge­ mäßen Verfahren hergestellt wurde;
Fig. 2 bis 18 jeweils Querschnittsansichten eines Bereichs eines erfindungsgemäß hergestellten Halblei­ ter-Wafers an einem bestimmten Punkt des erfindungsgemäßen Verfahrens, und zwar gesehen entlang der Querschnittslinien 2-2 in Fig. 1.
Genauer gesagt zeigen
Fig. 2 eine schematische Schnittansicht der vorste­ hend genannten Art bei einem Arbeitsschritt eines erfindungsgemäßen Verfahrens;
Fig. 3 eine schematische Schnittansicht des Sub­ strat-Wafers bei einem Arbeitsschritt an­ schließend an den in Fig. 2 gezeigten Schritt;
Fig. 4 eine schematische Schnittansicht des Sub­ strat-Wafers bei einem Arbeitsschritt an­ schließend an den in Fig. 3 gezeigten Schritt;
Fig. 5 eine schematische Schnittansicht des Sub­ strat-Wafers bei einem Arbeitsschritt an­ schließend an den in Fig. 4 gezeigten Schritt;
Fig. 6 eine schematische Schnittansicht des Sub­ strat-Wafers bei einem Arbeitsschritt an­ schließend an den in Fig. 5 gezeigten Schritt;
Fig. 7 eine schematische Schnittansicht des Sub­ strat-Wafers bei einem Arbeitsschritt an­ schließend an den in Fig. 6 gezeigten Schritt;
Fig. 8 eine schematische Schnittansicht des Sub­ strat-Wafers bei einem Arbeitsschritt an­ schließend an den in Fig. 7 gezeigten Schritt;
Fig. 9 eine schematische Schnittansicht des Sub­ strat-Wafers bei einem Arbeitsschritt an­ schließend an den in Fig. 8 gezeigten Schritt;
Fig. 10 eine schematische Schnittansicht des Sub­ strat-Wafers bei einem Arbeitsschritt an­ schließend an den in Fig. 9 gezeigten Schritt;
Fig. 11 eine schematische Schnittansicht des Sub­ strat-Wafers bei einem Arbeitsschritt an­ schließend an den in Fig. 10 gezeigten Schritt;
Fig. 12 eine schematische Schnittansicht des Sub­ strat-Wafers bei einem Arbeitsschritt an­ schließend an den in Fig. 11 gezeigten Schritt;
Fig. 13 eine schematische Schnittansicht des Sub­ strat-Wafers bei einem Arbeitsschritt an­ schließend an den in Fig. 12 gezeigten Schritt;
Fig. 14 eine schematische Schnittansicht des Sub­ strat-Wafers bei einem Arbeitsschritt an­ schließend an den in Fig. 13 gezeigten Schritt;
Fig. 15 eine schematische Schnittansicht des Sub­ strat-Wafers bei einem Arbeitsschritt an­ schließend an den in Fig. 14 gezeigten Schritt;
Fig. 16 eine Draufsicht auf einen isolierten Bereich des Halbleiter-Wafers bei dem in Fig. 15 gezeigten Arbeitsschritt;
Fig. 17 eine schematische Schnittansicht eines Sub­ strat-Wafers bei einem Arbeitsschritt an­ schließend an den in Fig. 15 gezeigten Schritt;
Fig. 18 eine schematische Schnittansicht eines Sub­ strat-Wafers bei einem Arbeitsschritt an­ schließend an den in Fig. 17 gezeigten Schritt; und
Fig. 19 eine schematische Schnittansicht eines Sub­ strat-Wafers entlang der Linie 2-2 der Fig. 1, bei dem das erfindungsgemäße Arbeitsverfahren anschließend an den Arbeitsschritt der Fig. 17 jedoch einen alternativen Verfahrensschritt verwendet.
Es wird nun ausführlicher auf die Zeichnungen Bezug genommen. Dabei zeigt Fig. 1 eine Draufsicht auf einen Bereich einer DRAM-Anordnung. Dargestellt ist ein Wafer-Fragment 10, bestehend aus einer Reihe von Bitleitungen bzw. Ziffernleitungen 12a, 12b, 12c und Wortleitungen 14a, 14b, 14c und 14d. Der im großen und ganzen Z-förmig umschlossene Bereich 16 bezeichnet den gemeinsamen aktiven Drain-Bereich zwischen einem Paar Transistoren, der mit der Bitleitung 12b durch einen vergrabenen Kontakt 18 verbunden ist. Außerdem besitzt das Wafer-Fragment 10 Kondensatoren, die in Form von unteren Kondensatorplattenumrissen 20 dargestellt sind und die mit dem aktiven Bereich 16 über vergrabene Kontakte 22 elektrisch verbunden sind.
Die Beschreibung zur Herstellung einer derartigen Konstruktion erfolgt nun zuerst unter Bezugnahme auf Fig. 2. Nach der Bildung der aktiven Bereiche und der Wortleitungen werden die elektrisch leitfähigen Zwi­ schenverbindungs-Bitleitungen bzw. -Ziffernleitungen 12a, 12b und 12c gebildet. Wie in der Zeichnung zu sehen ist, besitzen die Leitungen 12a, 12b und 12c eine herkömmliche Sandwich-Konstruktion bzw. Schicht­ konstruktion mit jeweils einem leitfähig dotierten Polysiliziumbereich 24 und einem darüber liegenden Bereich 26, der aus einem Material mit höherer Leit­ fähigkeit als dotiertes Polysilizium, wie z. B. WSix, gebildet ist. Die Oberseite des eine höhere Leit­ fähigkeit aufweisenden Bereichs 26 wird mit einer elektrisch isolierenden Schicht 28 aus Oxid überdeckt.
Um die Seiten der Ziffernleitungen 12a, 12b und 12c können isolierende Abstandshalter 30 aus Oxid herum­ geformt werden. Bei der Ausbildung der Ziffernlei­ tungen 12a, 12b und 12c kann eine beliebige herkömm­ liche Technik verwendet werden, die keinen Bestandteil der vorliegenden Erfindung bildet.
Eine isolierende dielektrische Schicht 32 wird zur isolierenden Trennung der freiliegenden aktiven Bereiche auf den Wafer 10 aufgebracht. Die Schicht 32 besitzt typischerweise eine Dicke von ca. 50 bis 150 nm. Unter Verwendung photolithographischer oder anderer Techniken erfolgt die Musterfestlegung und Ätzung von Kontaktöffnungen 22, um Zugang zu den aktiven Bereichen 16 zu schaffen, wie dies in Fig. 3 gezeigt ist. Auf diese Weise ist der Wafer selektiv bearbeitet worden, um durch die Kontaktöffnungen 22 nach oben hin freiliegende aktive Bereiche zur elek­ trischen Verbindung mit einer unteren Kondensator­ platte zu definieren, wie dies aus der nachfolgenden Beschreibung noch deutlicher wird.
Wie in Fig. 4 zu sehen ist, wird eine erste elektrisch leitfähige Schicht 34 auf den Wafer aufgebracht, wobei die Schicht 34 die freiliegenden aktiven Bereiche 16 durch die Kontaktöffnungen 22 überdeckt und an diesen angreift. Die Schicht 34 umfaßt vorzugsweise leitfähig dotiertes Polysilizium, das in einer Dicke von 100 nm bis 400 nm aufgebracht wird. Danach wird eine erste dielektrische Schicht 36 aus einem ersten dielektri­ schen Material über der ersten leitfähigen Schicht 34 auf den Wafer aufgebracht. Aus Gründen, die nachfol­ gend noch verdeutlicht werden, sollte das erste dielektrische Material eine bekannte, ausgewählte Ätzgeschwindigkeit bzw. Ätzrate besitzen. Ein Beispiel für ein geeignetes Material für die erste dielektri­ sche Schicht ist Si3N4. Dieses Material kann durch bekannte, mit niedrigem Druck ablaufende chemische Aufdampftechniken (Low Pressure Vapor Deposition Techniques oder LPCVD) aufgebracht werden, wobei die Aufbringung vorzugsweise in einer Dicke von 200 bis 400 nm erfolgt. Die Schichten 34 und 36 werden gemein­ sam selektiv in Muster gebracht, um die Umrisse 20 für die unteren Kondensatorplatten zu definieren, wie dies in Fig. 5 im Querschnitt dargestellt ist.
Wie in Fig. 6 gezeigt ist, wird eine zweite dielektri­ sche Schicht 38 aus einem zweiten dielektrischen Material über der in ein Muster gebrachten ersten dielektrischen Schicht 36 auf den Wafer aufgebracht.
Das zweite dielektrische Material sollte eine zweite Ätzgeschwindigkeit besitzen, die langsamer ist als die erste Ätzgeschwindigkeit des ersten dielektrischen Materials. Ein Beispiel für ein geeignetes dielektri­ sches Material wäre Tetraethylorthosilikat (TEOS), eine Form von Siliziumdioxid, das sich durch bekannte Techniken bei 650°C bis 750°C in einem mit niedrigem Druck ablaufenden chemischen Aufdampfverfahren durch Zersetzung von Tetrathoxsilan, Si(OC2H5)4, aufbringen läßt. Die Schicht 38 wird vorzugsweise auf eine Dicke von 200 nm bis 500 nm aufgebracht. Das aufgebrachte Tetraethylorthosilikat sollte verdichtet werden, wie z. B. durch Erwärmung bei 900°C für eine Zeitdauer von ca. 5 Minuten, um dadurch eine Tetraethylortholilikat- Schicht zu schaffen, die eine Ätzgeschwindigkeit besitzt, die beträchtlich langsamer ist als die Ätzge­ schwindigkeit der ersten dielektrischen Schicht.
Wie in Fig. 7 zu sehen ist, wird die Schicht 38 unter Verwendung bekannter Techniken in einem Ausmaß planar gemacht oder trockengeätzt, bis die in ein Muster ge­ brachte erste dielektrische Schicht 36 oben freiliegt.
Wie in Fig. 8 gezeigt ist, wird die erste dielektri­ sche Schicht 36 unter Verwendung einer beliebigen von mehreren bekannten Techniken hinab bis zu der ersten leitfähigen Schicht 34 isotrop geätzt. Bei einem be­ vorzugten Naßätzverfahren wird Phosphorsäure bei einer Temperatur von 150°C für eine Zeitdauer von ca. 20 bis 30 Minuten verwendet, wobei die Schicht 36 dabei aus Si3N4 besteht. Dadurch entstehen nach oben ragende Wände 40, die bei dem bevorzugten Ausführungsbeispiel in Form von Ringen aus dem zweiten dielektrischen Material vorliegen, die die jeweiligen unteren Konden­ satorplattenumrisse 20 umgeben. Der Grund für die unterschiedlichen Ätzraten der ersten und der zweiten Schicht 36 bzw. 38 ist nun offensichtlich. Bei diesem Schritt in dem Verfahrensablauf besteht das Ziel in der Erzeugung der wegstehenden Wände 40 in einer der­ artigen Weise, daß sich diese über die leitfähige Schicht 34 hinaus nach oben erheben. Um dieses Ziel einfacher zu erreichen, müssen die Materialien 36 und 38 unterschiedliche Ätzraten aufweisen, so daß die Schicht 38 im wesentlichen intakt bleiben kann, wäh­ rend die Ätzung des Materials der Schicht 36 erfolgt. Die Schicht 36 wird in erster Linie zur Schaffung einer Materialerhöhung aufgebracht, die dann zur Schaffung des Volumens für die Bildung der Wände 40 geätzt werden kann (siehe Fig. 5).
Wie in Fig. 9 gezeigt ist, wird eine zweite elektrisch leitfähige Schicht 42 über den nach oben ragenden Wänden aus dem Material 38 und der ersten leitfähigen Schicht 34 auf den Wafer aufgebracht. Die zweite elektrisch leitfähige Schicht 42 besteht vorzugsweise aus leitfähig dotiertem Polysilizium, das in einer Dicke von 50 nm bis 200 nm aufgebracht wird. Die zweite leitfähige Schicht 42 wird dann durch irgend­ eine bekannte Technik, wie z. B. durch trockene Plasma­ ätzung, anisotrop geätzt, um die in Fig. 10 darge­ stellte Struktur zu schaffen. Nach dem anisotropen Ätzen bildet der verbleibende Bereich der Schicht 42 einen ersten elektrisch leitfähigen Ring, der sich unmittelbar innerhalb von dem Rand der Umrisse 20 der unteren Kondensatorplatten von der ersten elektrisch leitfähigen Schicht 34 nach oben erstreckt.
Wie in Fig. 11 gezeigt ist, wird eine dritte dielek­ trische Schicht 44 auf den Wafer aufgebracht. Die dielektrische Schicht 44 umfaßt ein dielektrisches Material mit einer Ätzgeschwindigkeit, die schneller ist als die zweite Ätzgeschwindigkeit des Materials der Schicht 38, wobei es sich bei der dielektrischen Schicht 44 vorzugsweise um dasselbe Si3N4-Material wie bei der ersten dielektrischen Schicht 36 handelt. Die Schicht 44 wird vorzugsweise in einer Dicke von 50 bis 200 nm aufgebracht. Die dritte dielektrische Schicht 44 wird dann unter Verwendung einer beliebigen geeig­ neten Technik anisotrop geätzt, um die in Fig. 12 dargestellte Konstruktion zu schaffen. Der verblei­ bende Bereich der Schicht 44 bildet dabei einen ersten dielektrischen Ring, der sich innerhalb von dem durch das verbleibende Material 42 der zweiten leitfähigen Schicht gebildeten ersten leitfähigen Ring von der ersten leitfähigen Schicht 34 nach oben erstreckt.
Wie in Fig. 13 gezeigt ist, wird eine dritte elek­ trisch leitfähige Schicht 46 über dem durch das Material 42 gebildeten ersten leitfähigen Ring und dem durch das Material 44 gebildeten ersten dielektrischen Ring auf den Wafer aufgebracht. Bei der dritten leit­ fähigen Schicht 46 handelt es sich vorzugsweise um leitfähig dotiertes Polysilizium, das in einer Dicke von 50 bis 200 nm aufgebracht wird. Die Schicht 46 wird dann zur Schaffung der Struktur der Fig. 14 anisotrop geätzt. Der nach der anisotropen Ätzung verbleibende Bereich der Schicht 46 schafft einen zweiten elektrisch leitfähigen Ring, der sich innen angrenzend an den durch die verbleibenden Bereiche der dielektrischen Schicht 44 gebildetem ersten dielektri­ schen Ring von der ersten leitfähigen Schicht 34 nach oben erstreckt. Wie in Fig. 14 zu sehen ist, ist der erste dielektrische Ring aus dem verbleibenden Mate­ rial 44 sandwichartig zwischen dem ersten und dem zweiten elektrisch leitfähigen Ring angeordnet, welche durch das verbleibende Material der Schichten 42 bzw. 46 gebildet sind.
Wie in Fig. 15 gezeigt ist, wird der durch das ver­ bleibende Material der dielektrischen Schicht 44 ge­ bildete erste dielektrische Ring dann zur Schaffung der dargestellten Struktur von dem Wafer isotrop weggeätzt. Fig. 16 zeigt eine isolierte Draufsicht auf einen Umriß 20 einer unteren Kondensatorplatte unter Darstellung der Entfernung des Materials 44 sowie des durch das Material 42 und das Material 46 gebildeten ersten bzw. zweiten leitfähigen Rings. Die zweite dielektrische Schicht 38 kann dann z. B. durch Naßät­ zung von dem Wafer isotrop weggeätzt werden, um die in Fig. 17 dargestellte Struktur zu schaffen. Die frei­ liegenden Bereiche der Schicht 34 und der Ringe 42 und 46 könnten dann durch einschlägig bekannte Techni­ ken texturiert werden, um eine weitere Oberflächen­ maximierung der Bereiche zu schaffen, bei denen es sich um die unteren Platten der Kondensatoren handelt, die gebildet werden.
Wie in Fig. 18 gezeigt ist, wird dann eine Kondensa­ tor-Dielektriumschicht 48 über dem ersten und dem zweiten leitfähigen Ring 42 bzw. 46 und der freilie­ genden ersten leitfähigen Schicht 34 auf den Wafer aufgebracht. Die Schicht 48 besitzt typischerweise eine Dicke von 10 nm und besteht aus Si3N4. Danach wird eine vierte elektrisch leitfähige Schicht 50 über der Kondensator-Dielektrikumschicht 48 auf den Wafer aufgebracht, um eine obere Kondensatorplatte zu bil­ den. Bei der Schicht 50 handelt es sich vorzugsweise um dotiertes Polysilizium, das in einer Dicke von 200 bis 300 nm aufgebracht wird.
Fig. 19 zeigt eine alternative Ausführungsform, bei der die zweite dielektrische Schicht 38 vor der Auf­ bringung der Kondensator-Dielektrikumschicht 48 und der oberen Polysilizium-Plattenschicht 50 nicht ent­ fernt wird. Die Entfernung der Schicht 38 ist jedoch zur weiteren Maximierung des freiliegenden Bereichs zur Erzielung von Kapazität durch Verwendung der Außenseiten der Ringe 42 bevorzugt.

Claims (22)

1. Verfahren zur Bildung eines Kondensators auf einem Halbleiter-Wafer, gekennzeichnet durch folgende Schritte:
selektives Bearbeiten des Wafers zur Bildung nach oben hin freiliegender aktiver Bereiche zur elektri­ schen Verbindung mit einer unteren Kondensatorplatte;
Aufbringen einer ersten elektrisch leitfähigen Schicht auf dem Wafer, wobei die erste elektrisch leitfähige Schicht die freiliegenden aktiven Bereiche überdeckt und an diesen angreift;
Aufbringen einer ersten dielektrischen Schicht aus einem ersten dielektrischen Material auf dem Wafer über der ersten leitfähigen Schicht, wobei das erste dielektrische Material eine erste Ätzrate besitzt;
selektive Mustergebung der ersten dielektrischen Schicht und der ersten leitfähigen Schicht zur Bildung eines Umrisses für eine untere Kondensatorplatte;
Aufbringen einer zweiten dielektrischen Schicht aus einem zweiten dielektrischen Material auf dem Wafer über der in ein Muster gebrachten ersten dielektri­ schen Schicht, wobei das zweite dielektrische Material eine zweite Ätzrate besitzt, die langsamer ist als die erste Ätzrate;
Ätzen der zweiten dielektrischen Schicht;
Ätzen der ersten dielektrischen Schicht hinab bis zu der ersten leitfähigen Schicht zur Bildung nach oben wegragender Wände aus dem zweiten dielektrischen Material, die den Umriß der unteren Kondensatorplatte umgeben;
Aufbringen einer zweiten elektrisch leitfähigen Schicht auf dem Wafer über den nach oben wegragenden Wänden und der ersten leitfähigen Schicht;
anisotropes Ätzen der zweiten leitfähigen Schicht zur Schaffung eines sich von der ersten leitfähigen Schicht nach oben erstreckenden ersten elektrisch leitfähigen Rings;
Aufbringen einer dritten dielektrischen Schicht auf den Wafer, wobei die dritte dielektrische Schicht ein dielektrisches Material mit einer Ätzrate umfaßt, die schneller ist als die zweite Ätzrate;
anisotropes Ätzen der dritten dielektrischen Schicht zur Schaffung eines ersten dielektrischen Rings, der sich an den ersten leitfähigen Ring innen angrenzend von der ersten leitfähigen Schicht nach oben erstreckt;
Aufbringen einer dritten elektrisch leitfähigen Schicht auf dem Wafer über dem ersten leitfähigen Ring und dem ersten dielektrischen Ring;
anisotropes Ätzen der dritten leitfähigen Schicht zur Schaffung eines zweiten elektrisch leitfähigen Rings, der sich an den ersten dielektrischen Ring innen angrenzend von der ersten leitfähigen Schicht nach oben erstreckt, wobei der erste dielektrische Ring sandwichartig zwischen dem ersten und dem zweiten elektrisch leitfähigen Ring angeordnet ist;
Wegätzen des ersten dielektrischen Rings von dem Wafer;
Aufbringen einer Kondensator-Dielektrikumschicht auf dem Wafer über dem ersten und dem zweiten leit­ fähigen Ring und der freiliegenden ersten leitfähigen Schicht; und
Aufbringen einer vierten elektrisch leitfähigen Schicht auf dem Wafer über der Kondensator-Dielektri­ kumschicht zur Bildung einer oberen Kondensatorplatte.
2. Verfahren zur Bildung eines Kondensators nach Anspruch 1, dadurch gekennzeichnet, daß vor der Auf­ bringung der Kondensator-Dielektrikumschicht die Wände aus dem zweiten dielektrischen Material von dem Wafer weggeätzt werden.
3. Verfahren zur Bildung eines Kondensators nach Anspruch 1, dadurch gekennzeichnet, daß das erste dielektrische Material im wesentlichen aus Si3N4 besteht.
4. Verfahren zur Bildung eines Kondensators nach Anspruch 1, dadurch gekennzeichnet, daß das zweite dielektrische Material im wesentlichen aus verdichte­ tem Tetraethylorthosilikat besteht.
5. Verfahren zur Bildung eines Kondensators nach Anspruch 1, dadurch gekennzeichnet, daß die dritte dielektrische Schicht im wesentlichen aus Si3N4 besteht.
6. Verfahren zur Bildung eines Kondensators nach Anspruch 1, dadurch gekennzeichnet, daß das erste dielektrische Material und die dritte dielektrische Schicht im wesentlichen aus Si3N4 bestehen.
7. Verfahren zur Bildung eines Kondensators nach Anspruch 1, dadurch gekennzeichnet, daß das erste dielektrische Material und die dritte dielektrische Schicht im wesentlichen aus Si3N4 bestehen und das zweite dielektrische Material im wesentlichen aus verdichtetem Tetraethylorthosilikat besteht.
8. Verfahren zur Bildung eines Kondensators nach Anspruch 1, dadurch gekennzeichnet, daß das erste dielektrische Material und die dritte dielektrische Schicht im wesentlichen aus Si3N4 bestehen, daß das zweite dielektrische Material im wesentlichen aus verdichtetem Tetraethylorthosilikat besteht, daß es sich bei dem elektrisch leitfähigen Material durchweg um leitfähig dotiertes Polysilizium handelt, und daß vor der Aufbringung der Kondensator-Dielektrikum­ schicht die Wände aus dem zweiten dielektrischen Material von dem Wafer weggeätzt werden.
9. Verfahren zur Bildung eines Kondensators nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß es sich bei dem elektrisch leitfähigen Material durchweg um leitfähig dotiertes Polysilizium handelt.
10. Verfahren zur Bildung eines Kondensators nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß die zweite und die dritte leitfähige Schicht je in einer Dicke von 50 nm bis 200 nm aufgebracht werden.
11. Verfahren zur Bildung eines Kondensators auf einem Halbleiter-Wafer, gekennzeichnet durch folgende Schritte;
selektives Bearbeiten des Wafers zur Bildung nach oben hin freiliegender aktiver Bereiche zur elektri­ schen Verbindung mit einer unteren Kondensatorplatte;
Aufbringen einer ersten elektrisch leitfähigen Schicht dem Wafer, wobei die erste elektrisch leit­ fähige Schicht die freiliegenden aktiven Bereiche überdeckt und an diesen angreift;
Aufbringen einer ersten dielektrischen Schicht aus einem ersten dielektrischen Material auf dem Wafer über der ersten leitfähigen Schicht, wobei das erste dielektrische Material eine erste Ätzrate besitzt;
selektive Mustergebung der ersten dielektrischen Schicht und der ersten leitfähigen Schicht zum Defi­ nieren eines Umrisses für eine untere Kondensator­ platte;
Aufbringen einer zweiten dielektrischen Schicht aus einem zweiten dielektrischen Material auf dem Wafer über der in ein Muster gebrachten ersten dielektri­ schen Schicht, wobei das zweite dielektrische Material eine zweite Ätzrate besitzt, die langsamer ist als die erste Ätzrate;
Ätzen der zweiten dielektrischen Schicht;
Ätzen der ersten dielektrischen Schicht hinab bis zu der ersten leitfähigen Schicht zur Bildung nach oben wegragender Wände aus dem zweiten dielektrischen Material, die den Umriß der unteren Kondensatorplatte umgeben;
Aufbringen einer zweiten elektrisch leitfähigen Schicht auf dem Wafer;
anisotropes Ätzen der zweiten leitfähigen Schicht zur Schaffung einer ersten elektrisch leitfähigen Wand, die sich von der ersten leitfähigen Schicht nach oben erstreckt;
Aufbringen einer dritten dielektrischen Schicht auf dem Wafer, wobei die dritte dielektrische Schicht ein dielektrisches Material mit einer Ätzrate umfaßt, die schneller ist als die zweite Ätzrate;
anisotropes Ätzen der dritten dielektrischen Schicht zur Bildung einer ersten dielektrischen Wand, die sich angrenzend an die erste leitfähige Wand von der ersten leitfähigen Schicht nach oben erstreckt;
Aufbringen einer dritten elektrisch leitfähigen Schicht auf dem Wafer über der ersten leitfähigen Wand und der ersten dielektrischen Wand;
anisotropes Ätzen der dritten leitfähigen Schicht zur Schaffung einer zweiten elektrisch leitfähigen Wand, die sich angrenzend an die erste dielektrische Wand von der ersten leitfähigen Schicht nach oben erstreckt, wobei die erste dielektrische Wand sand­ wichartig zwischen der ersten und der zweiten leit­ fähigen Wand angeordnet ist;
Wegätzen der ersten dielektrischen Wand von dem Wafer;
Aufbringen einer Kondensator-Dielektrikumschicht auf dem Wafer über der ersten und der zweiten leit­ fähigen Wand und der freiliegenden ersten leitfähigen Schicht; und
Aufbringen einer vierten elektrisch leitfähigen Schicht auf dem Wafer über der Kondensator-Dielektri­ kumschicht zur Bildung einer oberen Kondensatorplatte.
12. Verfahren zur Bildung eines Kondensators nach Anspruch 11, dadurch gekennzeichnet, daß vor der Auf­ bringung der Kondensator-Dielektrikumschicht die Wände aus dem zweiten dielektrischen Material von dem Wafer weggeätzt werden.
13. Verfahren zur Bildung eines Kondensators nach Anspruch 11, dadurch gekennzeichnet, daß das erste dielektrische Material im wesentlichen aus Si3N4 besteht.
14. Verfahren zur Bildung eines Kondensators nach Anspruch 11, dadurch gekennzeichnet, daß das zweite dielektrische Material im wesentlichen aus verdichte­ tem Tetraethylorthosilikat besteht.
15. Verfahren zur Bildung eines Kondensators nach Anspruch 11, dadurch gekennzeichnet, daß die dritte dielektrische Schicht im wesentlichen aus Si3N4 besteht.
16. Verfahren zur Bildung eines Kondensators nach Anspruch 11, dadurch gekennzeichnet, daß das erste dielektrische Material und die dritte dielektrische Schicht im wesentlichen aus Si3N4 bestehen.
17. Verfahren zur Bildung eines Kondensators nach Anspruch 11, dadurch gekennzeichnet, daß das erste dielektrische Material und die dritte dielektrische Schicht im wesentlichen aus Si3N4 bestehen und das zweite dielektrische Material im wesentlichen aus verdichtetem Tetraethylorthosilikat besteht.
18. Verfahren zur Bildung eines Kondensators nach Anspruch 11, dadurch gekennzeichnet, daß das erste dielektrische Material und die dritte dielektrische Schicht im wesentlichen aus Si3N4 bestehen, daß das zweite dielektrische Material im wesentlichen aus verdichtetem Tetraethylorthosilikat besteht, daß es sich bei dem elektrisch leitfähigen Material durchweg um leitfähig dotiertes Polysilizium handelt, und daß vor der Aufbringung der Kondensator-Dielektrikum­ schicht die Wände aus dem zweiten dielektrischen Material von dem Wafer weggeätzt werden.
19. Verfahren zur Bildung eines Kondensators nach Anspruch 11, dadurch gekennzeichnet, daß es sich bei dem elektrisch leitfähigen Material durchweg um leit­ fähig dotiertes Polysilizium handelt.
20. Verfahren zur Bildung eines Kondensators nach Anspruch 11, dadurch gekennzeichnet, daß die zweite und die dritte leitfähige Schicht je in einer Dicke von 50 nm bis 200 nm aufgebracht werden.
21. Verfahren zur Bildung eines Stapelzellen- Speicherkondensators auf einem Halbleiter-Wafer mit einer Anordnung von RAM-Zellen, gekennzeichnet durch die Abfolge der folgenden Schritte:
selektives Bearbeiten des Wafers zur Bildung von Ziffernleitungen und Wortleitungen sowie zum Festlegen von nach oben hin freiliegenden aktiven Bereichen zur elektrischen Verbindung mit einer unteren Kondensator­ platte;
Aufbringen einer ersten leitfähig dotierten Poly­ siliziumschicht auf dem Wafer, wobei die erste Polysi­ liziumschicht die freiliegenden aktiven Bereiche bedeckt und an diesen angreift;
Aufbringen einer ersten dielektrischen Schicht aus Si3N4 auf dem Wafer über der ersten Polysilizium­ schicht;
selektive Mustergebung der ersten dielektrischen Si3N4-Schicht und der ersten Polysiliziumschicht zur Festlegung eines Umrisses für eine untere Kondensator­ platte;
Aufbringen einer zweiten dielektrischen Schicht aus Tetraethylorthosilikat auf dem Wafer über der in ein Muster gebrachten ersten dielektrischen Si3N4-Schicht, wobei die Schicht aus Tetraethylorthosilikat eine Ätzrate besitzt, die langsamer ist als die Ätzrate des Si3N4;
Ätzen der zweiten dielektrischen Schicht hinab bis zu der ersten dielektrischen Schicht;
Ätzen der ersten dielektrischen Schicht hinab bis zu der ersten Polysiliziumschicht zur Bildung nach oben wegragender Wände aus Tetraethylorthosilikat, die den Umriß der unteren Kondensatorplatte umgeben;
Aufbringen einer zweiten leitfähig dotierten Poly­ siliziumschicht auf dem Wafer über den nach oben wegragenden Wänden und der ersten Schicht aus Polysi­ lizium in einer Dicke von 50 nm bis 200 nm;
anisotropes Ätzen der zweiten Polysilisiumschicht zur Bildung eines ersten Polysiliziumrings, der sich von der ersten Polysiliziumschicht nach oben weger­ streckt;
Aufbringen einer dritten dielektrischen Schicht aus Si3N4 auf dem Wafer;
anisotropes Ätzen der dritten dielektrischen Schicht zur Bildung eines Rings aus Si3N4, der sich innen an den ersten Polysiliziumring angrenzend von der ersten Polysiliziumschicht nach oben erstreckt;
Aufbringen einer dritten leitfähig dotierten Poly­ siliziumschicht auf dem Wafer über dem ersten Polysi­ liziumring und dem Si3N4-Ring in einer Dicke von 50 nm bis 200 nm;
anisotropes Ätzen der dritten Polysiliziumschicht zur Schaffung eines zweiten Polysiliziumrings, der sich innen an den Si3N4-Ring angrenzend von der ersten Polysiliziumschicht nach oben erstreckt;
Wegätzen des Si3N4-Rings von dem Wafer;
Aufbringen einer Kondensator-Dielektriumschicht aus Si3N4 auf dem Wafer über dem ersten und dem zweiten Polysiliziumring und der freiliegenden ersten Polysi­ liziumschicht; und
Aufbringen einer vierten leitfähig dotierten Poly­ siliziumschicht auf dem Wafer über der Kondensator- Dielektrikumschicht aus Si3N4 zur Bildung einer oberen Kondensatorplatte.
22. Verfahren zur Bildung eines Stapelzellen- Speicherkondensators nach Anspruch 21, dadurch gekenn­ zeichnet, daß vor der Aufbringung der Kondensator- Dielektrikumschicht aus Si3N4 die Wände aus dem zweiten dielektrischen Material aus Tetraethylorthosi­ likat von dem Wafer weggeätzt werden.
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