DE4203822A1 - Verfahren zum texturieren von polykristallinem silizium - Google Patents

Verfahren zum texturieren von polykristallinem silizium

Info

Publication number
DE4203822A1
DE4203822A1 DE4203822A DE4203822A DE4203822A1 DE 4203822 A1 DE4203822 A1 DE 4203822A1 DE 4203822 A DE4203822 A DE 4203822A DE 4203822 A DE4203822 A DE 4203822A DE 4203822 A1 DE4203822 A1 DE 4203822A1
Authority
DE
Germany
Prior art keywords
wafer surface
particles
poly
deposited
silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE4203822A
Other languages
English (en)
Inventor
Mark E Tuttle
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of DE4203822A1 publication Critical patent/DE4203822A1/de
Withdrawn legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • H10B12/01Manufacture or treatment
    • H10B12/02Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03Making the capacitor or connections thereto
    • H10B12/033Making the capacitor or connections thereto the capacitor extending over the transistor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32055Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40Capacitors
    • H01L28/60Electrodes
    • H01L28/82Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/84Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00Semiconductor device manufacturing: process
    • Y10S438/964Roughened surface

Description

Die Erfindung betrifft die Halbleiterherstellung und befaßt sich mit einem Verfahren, mit dem einer polykristallinen Siliziumschicht eine texturierte Oberfläche verliehen wird.
Ein Verfahren zum Texturieren von polykristallinem Silizium (nachfolgend auch "Polysilizium" oder "Poly" genannt) wird diskutiert in einem Artikel mit dem Titel "Rugged Surface Poly-Si Electrode and Low Temperature Deposited Si3N4 for 64 Mb and Bey­ ond STC DRAM Cell", verfaßt von M. Yoshimaru et al, Oki Electric Industry Co., Ltd., VLSI R & D Labora­ tory 550-1, Higashiasakawa, Hachioji, Tokyo 193, Japan. Gemäß diesem Artikel bewirkt die Verwendung einer Temperatur von 570°C für das Niederschlagen von Poly, daß die Poly-Schicht zerklüftet (oder texturiert) wird. In diesem Artikel (3. Ansatz auf Seite 1) wird ausgeführt, daß das Anwenden dieser Technik auf die Bildung einer Speicherknotenzellen­ platte eines Speicherstapelkondensators eines dyna­ mischen Speichers mit Lese- und Schreibzugriff (DRAM) zu einer Vergrößerung der Zellenplattenober­ fläche bis auf eine Fläche führt, die bis zu 2,5 mal so groß ist wie die einer standardmäßigen Stapelkondensatorzelle (STC).
Dieses Verfahren hat zwei Nachteile:
  • 1) Die Temperatur muß während des Niederschlagens zur Bildung der zerklüfteten Poly-Oberfläche präzise gesteuert werden (innerhalb +/-3°C von 500°C).
  • 2) Wird das zerklüftete Poly in nachfolgenden Verfahrensschritten Temperaturen oberhalb 570°C ausgesetzt, bewirkt dies, daß die zer­ klüftete Oberfläche wieder eingeebnet wird.
Mit der vorliegenden Erfindung wird eine stabile und gleichmäßige texturierte Poly-Oberfläche er­ zeugt, die ihre texturierte Oberfläche über den Einsatz herkömmlicher DRAM-Herstellungsverfahren beibehält.
Bei der vorliegenden Erfindung handelt es sich um ein Verfahren zum Texturieren einer Schicht aus polykristallinem Silizium (Polysilizium oder Poly), die verwendet werden soll als eine Speicherknoten­ zellenplatte eines Kondensators in Halbleitervor­ richtungen wie Speichervorrichtungen und insbeson­ dere dynamische Speicher mit Schreib- und Lesezu­ griff oder DRAMs. Die folgende Erläuterung konzen­ triert sich auf die Verwendung des erfindungsge­ mäßen Verfahrens während des Herstellungsprozesses eines herkömmlichen Stapelkondensator-DRAM. Dies dient aber lediglich als Beispiel. Die Erfindung ist in für den Fachmann selbstverständlicher Weise bei einer Vielzahl von Halbleitervorrichtungen verwendbar, bei denen Polysilizium verwendet wird und bei denen der Wunsch besteht, daß das Polysili­ zium eine texturierte Oberfläche annimmt.
Es wird ein Halbleiterwafer hergestellt, bevor eine Poly-Schicht niedergeschlagen wird, die als eine Speicherknotenzellenplatte eines Kondensators in einer DRAM-Anordnung dienen soll. Bei diesem Sei­ spiel ist eine Öffnung für einen verdeckten oder vergrabenen Ziffernleitungskontakt vorbereitet worden für einen nachfolgenden Niederschlag von Polysilizium, das Kontakt zu dem aktiven Bereich einer Zugriffsvorrichtung herstellen soll und das später in Musterform gebracht und dotiert wird, um als Speicherknotenzellenplatte eines Stapelkonden­ sators zu dienen.
Das Polysilizium wird texturiert, indem die Wafer­ oberfläche vor dem Poly-Niederschlag vorbereitet wird durch Bedecken der Oberfläche mit extrem kleinen Partikeln (3-30 nm im Durchmesser), wie Siliziumdioxid (SiO2) oder Silizium (Si). Die Wa­ feroberfläche würde auch vorbereitet dadurch, daß man sie Verunreinigungen wie H2O oder verschiedenen Kohlenwasserstoffverbindungen aussetzt. Das Vorhan­ densein dieser kleinen Partikel oder der absicht­ lich eingebrachten Verunreinigungen bewirkt bei nachfolgend niedergeschlagenem Poly, daß es dort vorzugsweise zur Kristallisationskeimbildung kommt, wodurch auf der Waferoberfläche Poly-Knötchen gebildet werden. Während das Niederschlagen weiter­ läuft, fährt das Poly fort, die Poly-Knötchen zu bedecken, was zu einer texturierten Polysilizium- Oberfläche führt.
Polysilizium, das mit dem erfindungsgemäßen Verfah­ ren texturiert worden ist, kann in einer Vielzahl Anwendungen benutzt werden und speziell zur Ver­ größerung der DRAM-Zellenkapazität.
Erfindungsgemäße Verfahren sind in den nebengeord­ neten Ansprüchen angegeben. Weiterbildungen sind den Unteransprüchen entnehmbar.
Die Erfindung wird nun anhand eines Ausführungsbei­ spiels näher erläutert. In den Zeichnungen zeigen:
Fig. 1 eine Querschnittsansicht eines Wafer­ teils, der sich aus dem erfindungsgemäßen Verfahren ergibt;
Fig. 2 eine Querschnittsansicht eines Teils eines Siliziumwafers, der bis zu dem Verfahrensschritt vor der Bildung einer Speicherknotenzellenplatte aus Poly für eine DRAM-Anordnung erzeugt worden ist;
Fig. 3 eine Querschnittsansicht des in Fig. 2 gezeigten Bereichs des Siliziumwafers nach einer Vorbehandlung der Silizium­ wafer-Oberfläche; und
Fig. 1 ist eine Querschnittsansicht des in Fig. 3 gezeigten Bereichs des Siliziumwafers nach einem konformen Niederschlag von Polysilizium.
Eine bevorzugte Ausführungsform des erfindungs­ gemäßen Texturier-Verfahrens in Anwendung bei einer DRAM-Speicheranordnung umfaßt Verfahrensschritte, die in der Reihenfolge der Fig. 2, 3 und 1 beschrieben werden.
Bei dem in Fig. 2 gezeigten Verfahrensstand ist ein Siliziumwafer 10 bis zu einem Verfahrensschritt hergestellt worden, der vor der Erzeugung einer Poly-Speicherknotenzellenplatte in einer Speicher­ anordnung liegt. Mit dem herkömmlichen Herstel­ lungsverfahren zur Erzeugung einer standardmäßigen Stapelkondensatorzelle ist ein Feld-Oxid 12 gebil­ det worden, das Ziffernleitungen 13 von einem Siliziumsubstrat 10 trennt. Die Ziffernleitungen 13 sind getrennt mittels vertikaler dielektrischer Abstandselemente 14, einer dielektrischen Schicht 18 und einer konformen dielektrischen Schicht 15. Eine vergrabene Kontaktstelle 16 ist geöffnet worden, um Zutritt zu einem aktiven Bereich 17 für eine in folgenden Schritten herzustellende Speicherknoten-Kondensatorzellenplatte zu erzeugen.
Gemäß Fig. 3 sind Partikel 21 (vorzugsweise etwa 10 nm in Durchmesser) gleichförmig auf freiliegende Oberflächen des Dielektrikums 15, der vertikalen Abstandselemente 14, der dielektrischen Schicht 18 und des aktiven Bereichs 17 aufgebracht. Beispielsweise können diese Partikel Silizium (Si) oder Siliziumdioxid (SiO2) sein, die auf die frei­ liegende Waferoberfläche mittels eines Zerstäubers gleichmäßig fein aufgesprüht werden. Als zweite Alternative wird die Waferoberfläche Wasser oder verschiedenen Kohlenwasserstoffen oder irgendeiner chemischen Substanz ausgesetzt, die Verunreinigun­ gen einbringt, die auf der Oberfläche verbleiben. Als dritte Alternative werden SiO2- oder Si-Parti­ kel gemischt in einer Flüssigkeitslösung, wie einem Lösungsmittel auf Alkoholbasis, und durch Zentrifu­ gierschleudern auf die Waferoberfläche aufgebracht, unter Verwendung herkömmlicher Methoden zum Auf­ schleudern von Flüssigkeit durch Zentrifugieren, wie der Methode, wie sie zum Aufschleudern von Photoresist verwendet wird. Nachdem die mit den Partikeln versetzte Flüssigkeit durch Zentrifugie­ ren aufgeschleudert worden ist, wird der Wafer getrocknet, wodurch die Lösung verdampft und nur die an der Waferoberfläche haftenden Partikel übrigbleiben. Als eine vierte Alternative wird ein Wafer in einen Flüssigkeitsbehälter getaucht, der eine kolloide Suspension der Partikel enthält. Der Wafer wird aus dem Behälter entfernt und getrock­ net, was die an der Waferoberfläche haftenden Par­ tikel zurückläßt. Das Vorhandensein solcher erwähn­ ter Partikel beeinflußt die Anfangsstufen des Poly- Niederschlages, indem die Partikel beschichtet werden, um Poly-Knötchen zu bilden, was als nächstes erläutert werden wird.
Gemäß Fig. 1 wird eine Schicht aus Polysilizium 31 mittels chemischer Dampfphasenabscheidung nieder­ geschlagen. In den Frühstadien des Niederschlages des Polysiliziums 31 bewirkt das Vorhandensein der Partikel 21 oder anderer absichtlich aufgebrachter chemischer Verunreinigungen eine Kristallkeimbil­ dung des Poly 31, wodurch Poly-Knötchen 32 gebildet werden. Mit fortschreitendem Niederschlag werden die Poly-Knötchen 32 wiederholt bedeckt, um eine texturierte Oberfläche des Poly 31 zu erzeugen.
Von diesem Verfahrensstand aus wird der Stapelkon­ densator fertiggestellt unter Verwendung herkömm­ licher Herstellungsmethoden von Stapelkondensatoren für DRAMs.
Die bevorzugte Ausführungsform richtet sich zwar auf die Anwendung des erfindungsgemäßen Verfahrens während des Herstellungsprozesses eines herkömm­ lichen Stapelkondensator-DRAM. Für den Fachmann ist jedoch klar, daß die erfindungsgemäße Methode bei verschiedenen Halbleiterherstellungsprozessen angewendet werden kann, bei den Polysilizium verwendet wird und es erwünscht ist, daß das Poly­ silizium eine texturierte Oberfläche annimmt.

Claims (10)

1. Verfahren zum Texturieren von polykristallinem Silizium, das auf einer existierenden Siliziumwafer-Oberfläche niedergeschlagen wird, gekennzeichnet durch folgende Schritte:
  • a) Die Waferoberfläche wird mit Partikeln (21) vorbehandelt, die einen Durchmesser von 3-30 nm aufweisen und über die Waferoberfläche verteilt werden, wobei im Rahmen dieser Vorbehandlung die in eine Flüssigkeitslösung gemischten Partikel (21) mittels eines Zentrifugieraufschleu­ derns von Flüssigkeit gleichmäßig ver­ teilt werden und der Wafer getrocknet wird, um die Flüssigkeit zu verdampfen, wodurch die Partikel (21) an der Wafer­ oberfläche haften und zurückbleiben;
  • b) es wird eine anfängliche Schicht des polykristallinen Siliziums (31) auf der Waferoberfläche niedergeschlagen, wobei das Vorhandensein der Partikel (21) dazu führt, daß die anfängliche Schicht (31) aus polykristallinem Silizium die Parti­ kel (21) beschichtet und dadurch Poly- Knötchen (32) bildet;
  • c) es werden nachfolgende konforme poly­ kristalline Siliziumschichten (31) über der Waferoberfläche niedergeschlagen, wodurch die Poly-Knötchen (32) beschich­ tet werden und bewirkt wird, daß das Polysilizium eine texturierte Struktur annimmt.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Flüssigkeitslösung ein Lösungsmittel auf Alkoholbasis ist.
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Flüssigkeitslösung eine kolloidale Suspension der Partikel ist.
4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Flüssigkeitslösung ein Brei ist.
5. Verfahren zum Texturieren von polykristallinem Silizium, das auf einer existierenden Siliziumwafer-Oberfläche niedergeschlagen wird, gekennzeichnet durch folgende Schritte:
  • a) Die Waferoberfläche wird mit Partikeln (21) vorbehandelt, die einen Durchmesser von 3-30 nm aufweisen und über die Waferoberfläche verteilt sind, wobei im Rahmen der Vorbehandlung der Wafer in einen Flüssigkeitsbehälter getaucht wird, der eine kolloide Suspension der Partikel enthält, und der Wafer getrocknet wird, wodurch die Partikel (21) an der Wafer­ oberfläche haftend übrigbleiben;
  • b) es wird eine anfängliche Schicht des polykristallinen Siliziums (31) auf der Waferoberfläche niedergeschlagen, wobei die Anwesenheit der Partikel (21) bewirkt, daß die anfängliche polykristal­ line Siliziumschicht (31) die Partikel (21) bedeckt und dadurch Poly-Knötchen (32) entstehen;
  • c) es werden nachfolgende konforme poly­ kristalline Siliziumschichten (31) über der Waferoberfläche niedergeschlagen, wodurch die Poly-Knötchen (32) beschich­ tet werden und bewirkt wird, daß das Polysilizium eine texturierte Struktur annimmt.
6. Verfahren zum Texturieren von polykristallinem Silizium, das auf der Oberfläche eines existierenden Siliziumwafers niedergeschlagen wird, gekennzeichnet durch folgende Schritte:
  • a) Die Waferoberfläche wird mit Partikeln (21) vorbehandelt, die einen Durchmesser von 3-30 nm aufweisen und über die Waferoberfläche verteilt werden, wobei im Rahmen der Vorbehandlung die Waferober­ fläche Wasser ausgesetzt wird;
  • b) es wird eine anfängliche Schicht des polykristallinen Siliziums (31) auf der Waferoberfläche niedergeschlagen, wobei die Anwesenheit der Partikel (21) bewirkt, daß die anfängliche polykristal­ line Siliziumschicht (31) die Partikel (21) bedeckt und dadurch Poly-Knötchen bildet (32);
  • c) es werden nachfolgende konforme poly­ kristalline Siliziumschichten (31) über der Waferoberfläche niederschlagen, wodurch die Poly-Knötchen (32) beschich­ tet werden und bewirkt wird, daß das Polysilizium eine texturierte Struktur annimmt.
7. Verfahren zum Texturieren von polykristallinem Silizium, das auf einer Siliziumwafer-Ober­ fläche niedergeschlagen wird, gekennzeichnet durch folgende Schritte:
  • a) Die Waferoberfläche wird mit Partikeln (21) vorbehandelt, die einen Durchmesser von 3-30 nm aufweisen und über der Waferoberfläche verteilt werden, wobei im Rahmen der Vorbehandlung die Waferober­ fläche Kohlenwasserstoff ausgesetzt wird;
  • b) es wird eine anfängliche Schicht des polykristallinen Siliziums (31) auf der Waferoberfläche niedergeschlagen, wobei die Anwesenheit der Partikel (21) bewirkt, daß die anfängliche polykristal­ line Siliziumschicht (31) die Partikel (21) bedeckt und dadurch Poly-Knötchen (2) bildet;
  • c) es werden nachfolgende konforme poly­ kristalline Siliziumschichten (31) über der Waferoberfläche niedergeschlagen, wodurch die Poly-Knötchen (32) beschich­ tet werden und das Polysilizium eine texturierte Struktur annimmt.
8. Verfahren nach einem der Ansprüche 1, 5, 6 und 7, dadurch gekennzeichnet, daß es sich bei den Partikeln (21) um Si handelt.
9. Verfahren nach einem der Ansprüche 1, 5, 6 und 7, dadurch gekennzeichnet, daß es sich bei den Partikeln (21) um SiO2 handelt.
10. Verfahren nach einem der Ansprüche 1, 5, 6 und 7, dadurch gekennzeichnet, daß mit der Polysilizium-Struktur eine Konden­ satorzellen-Speicherknotenplatte in einer dynamischen Speichervorrichtung mit Schreib- und Lesezugriff hergestellt wird.
DE4203822A 1991-02-11 1992-02-10 Verfahren zum texturieren von polykristallinem silizium Withdrawn DE4203822A1 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US07/653,839 US5102832A (en) 1991-02-11 1991-02-11 Methods for texturizing polysilicon

Publications (1)

Publication Number Publication Date
DE4203822A1 true DE4203822A1 (de) 1992-08-13

Family

ID=24622483

Family Applications (1)

Application Number Title Priority Date Filing Date
DE4203822A Withdrawn DE4203822A1 (de) 1991-02-11 1992-02-10 Verfahren zum texturieren von polykristallinem silizium

Country Status (3)

Country Link
US (1) US5102832A (de)
JP (1) JPH0590528A (de)
DE (1) DE4203822A1 (de)

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5244842A (en) * 1991-12-17 1993-09-14 Micron Technology, Inc. Method of increasing capacitance by surface roughening in semiconductor wafer processing
USRE35420E (en) * 1991-02-11 1997-01-07 Micron Technology, Inc. Method of increasing capacitance by surface roughening in semiconductor wafer processing
KR960002097B1 (ko) * 1992-02-28 1996-02-10 삼성전자주식회사 반도체장치의 커패시터 제조방법
JPH0620958A (ja) * 1992-04-10 1994-01-28 Internatl Business Mach Corp <Ibm> 粗いシリコン表面の形成およびその応用
JP3156878B2 (ja) * 1992-04-30 2001-04-16 株式会社東芝 半導体装置およびその製造方法
JP3024721B2 (ja) * 1992-10-14 2000-03-21 新日本製鐵株式会社 半導体記憶装置の製造方法
EP0895293B1 (de) 1993-11-02 2006-06-14 Matsushita Electric Industrial Co., Ltd. Halbleiterbauelement mit Aggregat von Mikro-Nadeln aus Halbleitermaterial
US6734451B2 (en) 1993-11-02 2004-05-11 Matsushita Electric Industrial Co., Ltd. Aggregate of semiconductor micro-needles and method of manufacturing the same, and semiconductor apparatus and method of manufacturing the same
US5466626A (en) * 1993-12-16 1995-11-14 International Business Machines Corporation Micro mask comprising agglomerated material
US5429972A (en) * 1994-05-09 1995-07-04 Advanced Micro Devices, Inc. Method of fabricating a capacitor with a textured polysilicon interface and an enhanced dielectric
JPH08250677A (ja) * 1994-12-28 1996-09-27 Nippon Steel Corp 半導体記憶装置及びその製造方法
KR0165496B1 (ko) * 1995-03-22 1998-12-15 윤종용 고집적 반도체장치의 캐패시터 제조방법
US5856007A (en) * 1995-07-18 1999-01-05 Sharan; Sujit Method and apparatus for forming features in holes, trenches and other voids in the manufacturing of microelectronic devices
US5885882A (en) * 1995-07-18 1999-03-23 Micron Technology, Inc. Method for making polysilicon electrode with increased surface area making same
US5612558A (en) * 1995-11-15 1997-03-18 Micron Technology, Inc. Hemispherical grained silicon on refractory metal nitride
US5801413A (en) * 1995-12-19 1998-09-01 Micron Technology, Inc. Container-shaped bottom electrode for integrated circuit capacitor with partially rugged surface
US6015986A (en) * 1995-12-22 2000-01-18 Micron Technology, Inc. Rugged metal electrodes for metal-insulator-metal capacitors
US5830793A (en) * 1995-12-28 1998-11-03 Micron Technology, Inc. Method of selective texfturing for patterned polysilicon electrodes
US5937310A (en) * 1996-04-29 1999-08-10 Advanced Micro Devices, Inc. Reduced bird's beak field oxidation process using nitrogen implanted into active region
US6027970A (en) * 1996-05-17 2000-02-22 Micron Technology, Inc. Method of increasing capacitance of memory cells incorporating hemispherical grained silicon
US5849624A (en) * 1996-07-30 1998-12-15 Mircon Technology, Inc. Method of fabricating a bottom electrode with rounded corners for an integrated memory cell capacitor
US5882993A (en) 1996-08-19 1999-03-16 Advanced Micro Devices, Inc. Integrated circuit with differing gate oxide thickness and process for making same
US6033943A (en) * 1996-08-23 2000-03-07 Advanced Micro Devices, Inc. Dual gate oxide thickness integrated circuit and process for making same
US6069052A (en) * 1996-10-07 2000-05-30 Mosel Vitelic, Inc. Process and structure for increasing capacitance of stack capacitor
US5849628A (en) * 1996-12-09 1998-12-15 Micron Technology, Inc. Method of producing rough polysilicon by the use of pulsed plasma chemical vapor deposition and products produced by same
US5872376A (en) * 1997-03-06 1999-02-16 Advanced Micro Devices, Inc. Oxide formation technique using thin film silicon deposition
US6048763A (en) * 1997-08-21 2000-04-11 Micron Technology, Inc. Integrated capacitor bottom electrode with etch stop layer
US5920763A (en) * 1997-08-21 1999-07-06 Micron Technology, Inc. Method and apparatus for improving the structural integrity of stacked capacitors
US6010935A (en) * 1997-08-21 2000-01-04 Micron Technology, Inc. Self aligned contacts
US5962914A (en) * 1998-01-14 1999-10-05 Advanced Micro Devices, Inc. Reduced bird's beak field oxidation process using nitrogen implanted into active region
US6531364B1 (en) 1998-08-05 2003-03-11 Advanced Micro Devices, Inc. Advanced fabrication technique to form ultra thin gate dielectric using a sacrificial polysilicon seed layer
US6207584B1 (en) * 2000-01-05 2001-03-27 International Business Machines Corp. High dielectric constant material deposition to achieve high capacitance
US6559007B1 (en) * 2000-04-06 2003-05-06 Micron Technology, Inc. Method for forming flash memory device having a tunnel dielectric comprising nitrided oxide
US6455372B1 (en) * 2000-08-14 2002-09-24 Micron Technology, Inc. Nucleation for improved flash erase characteristics
US6544908B1 (en) * 2000-08-30 2003-04-08 Micron Technology, Inc. Ammonia gas passivation on nitride encapsulated devices
US6620675B2 (en) 2001-09-26 2003-09-16 International Business Machines Corporation Increased capacitance trench capacitor
US6653199B2 (en) 2001-10-09 2003-11-25 Micron Technology, Inc. Method of forming inside rough and outside smooth HSG electrodes and capacitor structure
US6794704B2 (en) * 2002-01-16 2004-09-21 Micron Technology, Inc. Method for enhancing electrode surface area in DRAM cell capacitors

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59123279A (ja) * 1982-12-28 1984-07-17 Semiconductor Energy Lab Co Ltd 光電変換装置作製方法
JPS63239937A (ja) * 1987-03-27 1988-10-05 Canon Inc 半導体多結晶膜の形成方法

Also Published As

Publication number Publication date
US5102832A (en) 1992-04-07
JPH0590528A (ja) 1993-04-09

Similar Documents

Publication Publication Date Title
DE4203822A1 (de) Verfahren zum texturieren von polykristallinem silizium
DE19518044C2 (de) Verfahren zur Herstellung und Anordnung von Speicherkondensatoren unter Verwendung von Materialien mit hoher Dielektrizitätskonstante
DE4201004C2 (de) Verfahren zur Bildung eines Kondensators
DE4402216C2 (de) Halbleiterbauelement mit Kondensatoren und zu seiner Herstellung geeignetes Verfahren
DE19519159C2 (de) DRAM-Zellenanordnung und Verfahren zu deren Herstellung
DE19860829B4 (de) Verfahren zur Herstellung eines Halbleiterbausteins
DE4206848A1 (de) Verfahren zur texturierung von polykristallinem silizium
EP0744771A1 (de) DRAM-Speicherzelle mit vertikalem Transistor
DE19543539C1 (de) Verfahren zur Herstellung einer Speicherzellenanordnung
DE4029256C2 (de) Halbleiterspeichervorrichtung mit wenigstens einer DRAM-Speicherzelle und Verfahren zu deren Herstellung
EP0740348B1 (de) Halbleiter-Speichervorrichtung unter Verwendung eines ferroelektrischen Dielektrikums und Verfahren zur Herstellung
DE4227227B4 (de) Verfahren zur Herstellung eines Lochkondensators für DRAM-Zellen
DE102015017252B3 (de) Halbleiterstruktur, die Kondensatoren mit verschiedenen Kondensatordielektrika umfasst, und Verfahren zu ihrer Herstellung
DE4131078A1 (de) Kondensatorstrukturen fuer dram-zellen
DE4408565A1 (de) Halbleiterspeichereinrichtung und Verfahren zu ihrer Herstellung
DE4442432A1 (de) Verfahren zum Herstellen von Kondensatoren in Halbleiterspeichervorrichtungen
EP0779656A2 (de) Verfahren zur Herstellung von Kondensatoren in einer Halbleiteranordnung
DE4328510A1 (de) Verfahren zur Herstellung eines Halbleiterspeicherbauelementes mit einem Kondensator und damit herstellbares Halbleiterspeicherbauelement
DE10236217A1 (de) Bildung einer vergrabenen Brücke ohne TTO-Abscheidung
DE19632835C1 (de) Verfahren zur Herstellung eines Kondensators in einer Halbeiteranordnung
DE4238404A1 (en) Semiconductor memory mfr. with increased cell storage capacity - forming dynamic random-access memory with metallisation lines on borophosphosilicate glass or oxide film coated structure
DE19801854A1 (de) Verfahren zur Herstellung einer dynamischen Speichereinrichtung mit wahlfreiem Zugriff
EP0862207A1 (de) Verfahren zur Herstellung eines DRAM-Grabenkondensators
DE4333989B4 (de) Verfahren zur Herstellung eines Kondensators in einem Halbleiterspeicherbauelement
DE102020201684A1 (de) Ferroelektrische mehrfachniveau-speicherzelle

Legal Events

Date Code Title Description
8139 Disposal/non-payment of the annual fee