DE4207934C2

DE4207934C2 - Nichtflüchtige Halbleiterspeichervorrichtung und Programmierverfahren für eine nichtflüchtige Halbleiterspeichervorrichtung

Info

Publication number: DE4207934C2
Application number: DE4207934A
Authority: DE
Inventors: Tetsuo Endoh; Riichiro Shirota; Kazunori Ohuchi; Ryouhei Kirisawa; Seiichi Aritome; Tomoharu Tanaka; Yoshiyuki Tanaka
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1991-03-12
Filing date: 1992-03-12
Publication date: 1997-03-13
Anticipated expiration: 2012-03-13
Also published as: KR920018767A; US5469444A; US5386422A; DE4207934A1; KR960002006B1; US5321699A

Description

Die vorliegende Erfindung bezieht sich auf eine nichtflüchtige Halbleiterspeichervorrichtung und auf ein Programmierverfahren für eine nichtflüchtige Halbleiterspeichervorrichtung gemäß dem Oberbegriff des Anspruches 1 bzw. 6.

Eine derartige Vorrichtung und ein derartiges Verfahren sind bekannt aus Design & Elektronik, Ausgabe 9, 26. 4. 1988, Seiten 34, 37 und 38.

Aufgrund des zunehmenden Bedarfs an digitalen Computersystemen hoher Leistung und hoher Zuverlässigkeit wird es immer dringender, einen nichtflüchtigen Halbleiterspeicher großer Kapazität zu entwickeln, der eine Alternative zu den bekannten äußeren Dataspeichermedien, wie beispielsweise der magnetischen Diskette, der Festplatteneinheit (die auch als "Harddisc-Einheit" bezeichnet wird), oder dergleichen, bieten kann.

Kürzlich ist zur Befriedigung dieses Bedarfs ein spezieller elektrisch löschbarer, programmierbarer, nichtflüchtiger Festwertspeicher (EEPROM) entwickelt worden, bei dem die Integrationsdichte der Speicherzellen durch Verringerung der Anzahl der zur Bildung eines Zellenfeldes auf einem Chipsubstrat beschränkter Größe erforderlichen Anzahl von Transistoren erheblich gesteigert wurde. Der EEPROM dieses Typs wird allgemein als "NAND-Zellen-EEPROM" oder "NAND-EEPROM" bezeichnet, wobei eine Vielzahl von Metall-Oxid-Halbleiter-Transistoren (FATMOS) mit Tunneleffekt und schwebendem Gate, bei denen jeder Transistor als 1-Bit-Speicherzelle dient, so angeordnet sind, daß jede dieser Schaltungen über einen Schalttransistor an eine entsprechende Bitleitung angeschlossen wird. Der Schalttransistor wird leitend gemacht, wenn er designiert bzw. bezeichnet wird, wodurch er eine Serienschaltung von Speicherzellentransistoren an eine entsprechende, ihnen zugeordnete Bitleitung anschließt, so daß er auch "Auswahltransistor" genannt wird. Die Zellentransistor-Serienschaltungen mit Auswahltransistor werden meistens "NAND-Zelleneinheiten" genannt.

Jede NAND-Zelleneinheit kann vier, acht oder sechzehn Speicherzellentransistoren aufweisen, von denen jeder ein Steuergate, das an eine entsprechende Wortleitung angeschlossen ist, und ein schwebendes Gate, das selektiv mit Ladungsträgern geladen werden kann, besitzt. Da jede "Speicherzelle" nur einen einzelnen Transistor umfaßt, kann die Integrationsdichte des EEPROMs verbessert werden, wodurch die gesamte Speicherkapazität desselben verbessert wird.

Bei den derzeit verfügbaren NAND-EEPROMs dienen die nichtgewählten Speicherzellentransistoren in jeder NAND-Zelleneinheit als "Transfergates" zum Übertragen eines Datenbits an eine Zielzelle, die bei einer Schreiboperation angesteuert bzw. gewählt wird. Betrachtet man einmal eine bestimmte NAND-Zelleneinheit, so wird ein Auswahltransistor eingeschaltet und verursacht das Anschließen dieser Zelleneinheit an eine entsprechende, ihr zugeordnete Bitleitung. Wenn ein gegebener Zellentransistor gewählt wird, werden diejenigen nichtgewählten Speicherzellentransistoren, die zwischen dem Auswahltransistor und dem gewählten Zellentransistor liegen, leitend gemacht (eingeschaltet). Falls ein einzuschreibendes 1-Bit-Datum einen spezifischen logischen Pegel besitzt ("1" oder "0", typischerweise "1"), wird eine von der Bitleitung angelegte Datenspannung durch die nichtgewählten Zellentransistoren an den gewählten Zellentransistor angelegt. Durch den gewählten Zellentransistor werden Ladungsträger vom Drain in das schwebende Gate injiziert, wodurch das schwebende Gate aufgeladen wird. Die entstehende Schwellenspannung des gewählten Zellentransistors ändert sich, was die Einprogrammierung der Schreibdaten in den gewählten Zellentransistor bewirkt.

Um die Betriebszuverlässigkeit zu verbessern, werden die nichtgewählten Zellentransistoren, die als "Datentransfergates" während einer Schreib-(Programmier-) oder Leseoperation dienen, gezwungen, der nachfolgenden spezifischen Forderung zu entsprechen. Die Änderung ihrer Schwellenspannung ist begrenzt. Die Schwellenspannungen der Zellentransistoren sollen sich nicht derart ändern, daß sie einen vorbestimmten Bereich (zulässiger Variationsbereich) überschreiten. Andernfalls ändert sich das Potential der in den gewählten Zellentransistor einzuprogrammierenden Schreibdaten, sogar von einer NAND-Zelleneinheit zur anderen, mit der Folge, daß die Programmierzuverlässigkeit abnimmt.

Bei der gegenwärtig verfügbaren Programmiertechnik für NAND-EEPROMs ist es nicht leicht, die genannte Forderung zu erfüllen. Dies mag auf der Tatsache beruhen, daß eine Anzahl von Speicherzellentransistoren auf einem Chipsubstrat dahin tendiert, untereinander Unterschiede aufzuweisen, die auf inhärenten Abweichungen entweder des Herstellungsverfahrens, oder der physikalischen Bedingungen, oder auf beidem beruhen. Derartige Veränderungen der Schwellenspannung ermöglichen unerwünschterweise das gleichzeitige Bestehen leicht zu beschreibender Zellen und schwer zu beschreibender Zellen auf dem gleichen Chipsubstrat, wodurch es bei einer Zugriffsoperation schwierig wird, bei allen Zellentransistoren die erforderliche Konsistenz und Uniformität zu halten. Daher kann die sich ergebende Betriebszuverlässigkeit nicht mehr ausgezeichnet sein, wie es gefordert wird.

Ein ähnliches Problem liegt bei einer Löschoperation vor. Die sich bei einem einmal-gelöschten Zellentransistor, d. h. einem Zellentransistor, in den eine logische "0" eingeschrieben wurde, ergebende Schwellenspannung sollte potentiell größer als ein vorbestimmter negativer Pegel sein. Andernfalls kann keine ausreichende Löschleistung erzielt werden. Im schlimmsten Falle kann dies zur Entstehung eines Löschfehlers führen. Die Schwellenspannung des gelöschten Zellentransistors beeinflußt die aktuelle Größe eines Stromes (Auslesestrom), der während einer Leseperiode im Transistor fließen kann, wobei diese Größe in starker Beziehung zur Datenzugriffsgeschwindigkeit der EEPROMs steht. In dieser Hinsicht ist die Schwellenwertsteuerung sehr wichtig. Falls nach der Löschoperation eine genügend gelöschte Speicherzelle übrig bleibt, nimmt ihre resultierende Schwellenspannung über die Obergrenze des zulässigen Variationsbereiches hinaus zu, wenn eine logische "1" während einer nachfolgenden Programmierperiode in die Zelle eingeschrieben wird. Ein solcher Überschuß der Schwellenspannung hat zur Folge, daß das Überschußschreiberzeugungsverhältnis unerwünscht zunimmt. Da die Integrationsdichte der NAND-EEPROMs zunimmt, wird die Architektur der Schwellenspannungssteuerung bei Speicherzellen während der Schreib-/Löschoperationen immer wichtiger und problematischer.

Aus IEEEE Journal of Solid State Circuits, Band 25, No. 2. April 1990, Seiten 417 bis 424 ist ein im Blockpage-Modus programmierbarer, hoch integrierter EEPROM bekannt, worin eine Verifizierungseinrichtung vorgesehen ist, um zu verifizieren, ob eine Vielzahl von einmal geschriebenen Speicherzellen erfolgreich in den programmierten Zustand gebracht worden sind. Falls eine nicht ausreichend programmierte Zelle gefunden wird, werden alle Zellen einschließlich dieser fehlerhaften Zelle einem neuen Einschreibzyklus im sogenannten Blockpage-Modus unterzogen.

Aus IBM Technical Disclosure Bulletin, Band 29, No. 9, Februar 1987, Seiten 4145, 4146 ist eine EPROM- Programmiervorrichtung bekannt, bei welcher nach der Programmierung gelesen, verglichen und ggfs. die Programmierung wiederholt wird.

Aufgabe der vorliegenden Erfindung ist es, eine nichtflüchtige Halbleiterspeichervorrichtung anzugeben, welche mit hoher Zuverlässigkeit programmiert werden kann, und ein zuverlässiges Programmierverfahren.

Diese Aufgabe wird erfindungsgemäß gelöst wie in den Ansprüchen 1 bzw. 6 angegeben ist.

Gemäß den genannten Zielen betrifft die vorliegende Erfindung ein spezifisches, nichtflüchtiges Halbleiterspeichersystem, das ein Feld von Zeilen und Spalten von Speicherzellen umfaßt, die elektrisch lösch- und programmierbare Speicherzellentransistoren und ein im Feld verbundene Lade-/Entladesteuereinheit aufweisen, um ein aus dem Feld ausgewähltes Teilfeld von Speicherzellentransistoren zur Änderung ihrer Schwellenspannung durch Ändern der Menge der darin geladenen elektrischen Träger zu veranlassen. Das System umfaßt weiter eine Prüfeinheit zum Nachweisen des resultierenden elektrischen Zustandes der gewählten Speicherzellentransistoren durch Testen ihrer Schwellenspannungen auf Änderungen unter Verwendung einer ersten Bezugsspannung und einer zweiten Bezugsspannung, die potentialmäßig größer als die erste Spannung ist, und zum Durchführen im Falle, daß unter den Transistoren ein regelwidriger Zellentransistor mit ungenügender Schwellenspannung verbleibt, die potentialmäßig einen spezifischen, von der ersten und zweiten Spannung definierten Bereich überschreitet, einer zusätzlichen Ladungsmengenänderungsoperation während einer vorbestimmten Zeitdauer, um die Annäherung des elektrischen Zustandes des Transistors an den genügenden Zustand zu erleichtern.

Diese und weitere Ziele, Merkmale und Vorteile der Erfindung gehen aus der nachfolgenden, detaillierten Beschreibung von bevorzugten Ausführungsformen der Erfindung hervor, wie sie in den beigefügten Zeichnungen dargestellt sind.

Nachfolgend wird der wesentliche Gegenstand der Figuren kurz beschrieben.

Fig. 1 stellt ein Blockdiagramm zur Veranschaulichung der inneren Schaltungsstruktur eines elektrisch lösch- und programmierbaren Festwertspeichers vom NAND-Typ gemäß einer bevorzugten Ausführungsform der Erfindung dar;

Fig. 2 stellt ein Schaltbild zur Veranschaulichung der Schaltungsstruktur eines Speicherzellenfeldabschnittes des EEPROMs der Fig. 1 dar;

Fig. 3 ist ein Diagramm, das die Draufsicht auf eine der NAND-Zelleneinheiten der Fig. 1 wiedergibt;

Fig. 4 ist ein Diagramm, das die vergrößerte Querschnittsansicht eines der Speicherzellentransistoren der NAND-Zelleneinheit darstellt, geschnitten entlang der Linie IV-IV der Fig. 3;

Fig. 5 ist ein Schaltbild zur Darstellung einer anderen vergrößerten Schnittansicht des Speicherzellentransistors geschnitten entlang der Linie V-V der Fig. 3;

Fig. 6 stellt ein Schaltbild zur Veranschaulichung der Schaltungsstruktur eines Leseverstärkers, einer Datenpufferschaltung, eines Komparators und eines Dateneingangs-/Ausgangspuffers gemäß Fig. 1 dar;

Fig. 7 stellt ein Schaltbild zur Veranschaulichung der inneren Schaltungsstruktur eines Wortleitungseinstellers der Fig. 1 dar;

Fig. 8 stellt ein Schaltbild zur Veranschaulichung des inneren Aufbaus einer den in Fig. 7 dargestellten Prüfspannungsversorgungsschaltungen zugeordneten Prüfspannungserzeugungsschaltung dar;

Fig. 9 ist ein Schaltbild, das den Schaltungsaufbau zum Ansteuern der ersten und zweiten Wahlgateleitungen der Fig. 2 wiedergibt;

Fig. 10 ist ein Schaltbild, das den inneren Aufbau eines Prüfzeitgabeeinstellers der Fig. 1 wiedergibt;

Fig. 11 stellt ein Diagramm zur Veranschaulichung der Wellenformen der in den Hauptabschnitten des in den Fig. 1 bis 9 wiedergegebenen EEPROMs erzeugt werden;

Fig. 12 bis 16 stellen Flußdiagramme für fünf, beim EEPROM anzuwendenden größeren Schreib-Prüfoperationen dar;

Fig. 17 stellt ein Schaltungsdiagramm zur Veranschaulichung der Matrixstruktur eines Feldes von Speicherzellen eines NOR-Zellen-EEPROMs dar, bei dem die vorliegende Erfindung ebenfalls angewandt werden kann;

Fig. 18 stellt ein Diagramm dar, das die Schwellenspannungscharakteristik des NAND-EPROMs mit dem in den Fig. 1 bis 5 wiedergegebenen Speicherzellenfeld zeigt; und

Fig. 19 stellt ein Diagramm dar, das die Schwellenspannungscharakteristik des NOR-EPROMs mit dem in Fig. 17 wiedergegebenen Speicherzellenfeld zeigt.

Nunmehr werden die bevorzugten Ausführungsformen der Erfindung im einzelnen beschrieben.

Bezugnehmend auf Fig. 1 wird ein NAND-Zellen-EPROM 10 entsprechend einer bevorzugten Ausführungsform der Erfindung allgemein mit dem Bezugszeichen "10" bezeichnet. Der NAND-EEPROM 10 umfaßt einen Speicherzellenfeldabschnitt 12, der ein Feld von in Zeilen und Spalten, unter Bildung einer Matrixstruktur angeordneten Speicherzellen aufweist. Der Zellenfeldabschnitt 12 ist einer Zeilendekodierschaltung und einer Spaltendekodierschaltung zugeordnet, die an sich bekannt und in Fig. 1 nicht dargestellt sind.

Zwei Einstellerschaltungen 14 und 16 sind an den Zellenfeldabschnitt 12 angeschlossen. Der erste Einsteller 14 ist an eine Vielzahl von parallelen Adreßsteuerleitungen (Wortleitungen) des Zellenfeldabschnittes 12 angeschlossen, um im Lösch-Schreib-(Programmier-) und Lesemodus Steuerspannungssignale an die Wortleitungen zu liefern. Die Schaltung wird "Wortleitungseinsteller" genannt. Der zweite Einsteller 16 ist an eine Vielzahl von parallelen Datentransferleitungen (Bitleitungen) des Zellenfeldabschnittes 12 angeschlossen, um im Lösch-, Programmier- und Lesemodus Steuerspannungssignale an die Bitleitungen zu liefern. Diese Schaltung wird "Bitleitungseinsteller" genannt.

Der Wortleitungseinsteller 14 ist an einen Hochspannungsgenerator 18 angeschlossen, der den Einsteller 14 mit einer spezifischen Spannung mit vorbestimmtem Potentialpegel als Hochspannung Vpp versorgt. Die Hochspannung Vpp ist eine verstärkte Spannung, die potentialmäßig größer als die Leistungsversorgungsspannung Vcc des EPROMs 10 ist. Typischerweise beträgt die Spannung Vpp 20 V, wenn die Leistungsversorgungsspannung 5 V beträgt. Der Wortleitungseinsteller 14 und der Bitleitungseinsteller 16 sind an einen Mittelpegelspannungsgenerator 20 angeschlossen, der eine Zwischenpegel- bzw. Mittelpegelspannung Vm erzeugt. Die Mittelpegelspannung Vm ist potentialmäßig niedriger als die Hochspannung Vp, aber größer als das Erdpotential (ein Substratpotential Vs). Die Mittelpegelspannung Vm kann 10 V betragen.

Der Wortleitungseinsteller 14 und der Bitleitungseinsteller 16 sind an eine innere Adressenerzeugungsschaltung 22 angeschlossen, die die Steller mit einem internen Adressensignal versorgt, das eine im Speicherplatz des Feldabschnittes 12 befindliche Zellenadresse bezeichnet. Die Einsteller 14, 16 sprechen auf den Adressengenerator 22 an, um in jedem Betriebsmodus des EPROMs 10 zusammenzuarbeiten. Der Adressengenerator 22 arbeitet als Antwort auf das Ausgangssignal einer Prüfspannungserzeugungsschaltung 24, die von einer Prüf-Zeitgabeeinstellerschaltung 26 gesteuert wird. Die Funktionen dieser Schaltungen werden später beschrieben.

Wie Fig. 1 zeigt, ist der Zellenfeldabschnitt 12 über die Bitleitungen auch einer Leseverstärkerschaltung 28 zugeordnet. Der Leseverstärker 28 liest und verstärkt eine Datenspannung, die von einer der Bitleitungen gelesen wird, die gerade während einer Leseperiode des EPROMs 10 gewählt ist. Der Leseverstärker 28 spricht auf den Bitleitungseinsteller 16 an. Der Ausgang des Leseverstärkers 28 ist an einen bekannten Eingabe-Ausgabe-Puffer 30 (E/A) angeschlossen.

Der Ausgang des Leseverstärkers 28 ist an den ersten Eingang einer Komparatorschaltung 32 angeschlossen. Der Komparator 32 besitzt einen zweiten Eingang, an den eine Dateneingabepufferschaltung 34 über eine Datenpufferschaltung 36 angeschlossen ist. Der Puffer 34 fragt Datenspannungen ab. Diese Datenspannungen können eine Schreib-Datenspannung umfassen, die einer gewählten Leitung der Bitleitungen des Zellenfeldes 12 erteilt worden sind, sowie eine Daten-Löschspannung, die an die Wortleitungen und an ein p-leitendes Substrat (vergleiche Fig. 3) angelegt ist. Die Pufferschaltung 36 speichert vorübergehend die Ausgangsspannung des Puffers 34. Insbesondere fängt die Pufferspannung 36 eine Spannung auf, die ein erneut zu schreibendes (wiederzuschreibendes) Datum entsprechend einer Spaltenadresse kennzeichnet, die während der Schreib-Prüfperiode vom inneren Adressengenerator 22 geliefert wurde, was später beschrieben wird.

Der Komparator 32 vergleicht ein in der Pufferschaltung 36 zwischengespeichertes Datum mit einem von der Leseverstärkerschaltung 28 während einer Prüfperiode gelieferten Lesedatum, um festzustellen, ob diese Daten potentialmäßig miteinander übereinstimmen, oder nicht. Der Vergleich einer solchen Potentialkoinzidenz wird in bezug auf jede Spaltenadresse wiederholt. Jedes Vergleichsergebnis kann vorübergehend im Komparator 32 gespeichert und gehalten werden. Der Ausgang des Komparators 32 ist an einen weiteren Speicher 38 angeschlossen. Dieser Speicher kann als "Dateneingangs-/Datenausgangspuffer" bezeichnet werden. Der Datenpuffer 38 ist ebenfalls dem oben erwähnten E/A-Puffer 30 zugeordnet. Der Ausgang des E/A-Puffers 30 ist an die Pufferschaltung 36 gelegt.

Wie Fig. 1 zeigt, ist der Vergleichsausgang des Komparators 32 über den Datenpuffer 38 an eine Prüf-Beendigungserfassungsschaltung 40 angeschlossen. Dieser Detektor 40 bestimmt den spezifischen Zeitpunkt zur Beendigung der Prüfoperation, als Antwort auf das Vergleichsergebnissignal des Komparators 32, und erzeugt ein Beendigungssignal. Dieses Signal wird an eine Zellenblockverwaltungsschaltung 42 geliefert. Wenn die Schreib-Prüfoperation in einem gewählten Zellenblock des Zellenfeldes 12 beendet ist, wählt der Zellenblockmanager 42 einen anderen Zellenblock als anschließend zu programmierenden Zielblock und erzeugt ein Blockauswahlsignal, das dann an den Prüf-Zeitgabeeinsteller 26 geliefert wird. Alternativ zwingt der Zellenblockmanager 42, wenn der gewählte Zellenblock bei der Schreib-Prüfoperation versagt, die zugriffsseitige Eliminierung des betreffenden Zellenblocks als "nicht verwendbarer Block" aus der Zellenblocknutzung aus, wodurch dieser Block "geschützt" wird. Der Bereich eines Prüfschaltungsabschnittes mit den Schaltungseinheiten 26, 28, 32, 38, 40, 42 wird später im einzelnen beschrieben.

Der innere Aufbau des Zellenfeldabschnittes 12 ist folgender. Wie Fig. 2 zeigt, besitzt der NAND-EEPROM 10 im Speicherabschnitt 12 parallele Bitleitungen BL und parallele Wortleitungen WL. Die Wortleitungen WL kreuzen sich isolierend mit den Bitleitungen BL, die isolierend auf einem Chipsubstrat 44 angeordnet sind (vgl. Fig. 3). Steuerspannungssignale Vcg1, Vcg2, . . . Vcg8 werden jeweils durch den Einsteller 14 der Fig. 1 an die Wortleitungen WL angelegt. Die Bitleitungen BL sind an den Einsteller 16 der Fig. 1 angeschlossen.

Jede Bitleitung BLi (i = 1, 2, . . . n) ist an eine Serienschaltung MU einer vorbestimmten Anzahl von Metall-Oxid-Halbleiter-Feldeffekttransistoren (FATMOS) mit Tunneleffekt und schwebendem Gate angeschlossen. Bei dieser Ausführungsform weist jede Serienschaltung MUi acht FATMOS-Transistoren Mi1, Mi2, . . . Mi8 (i = 1, 2, . . . n) auf. Beispielsweise umfaßt eine Serienschaltung MU1 die FATMOS-Transistoren M11, M12, . . . M18. Jeder Transistor Mÿ (i = 1, 2, . . . n; j = 1, 2, . . . 8) funktioniert als ein 1-Bitdatenspeicherelement bzw. als "Zelle". Die Serienschaltung von acht Zellen wird im folgenden als "NAND-Zelleneinheit" bezeichnet, während die Transistoren M als "Speicherzellentransistoren" oder, in einigen Fällen, einfach als "Speicherzellen" bezeichnet werden. Die Struktur der oberen Hälfte der in Fig. 2 dargestellten Speicherzellenmatrix entspricht der vorerwähnten Struktur. Die NAND-Zelleneinheiten MU der Fig. 2 bilden einen "Zellenblock" auf dem Substrat 44.

Aus Fig. 2 geht klar hervor, daß die Speicherzellentransistoren Mi1, Mi2, . . . Mi8 elektrisch mit ihren Steuergateelektroden jeweils an Wortleitungen WL1, WL2, . . . WL8 in jeder NAND-Zelleneinheit MUi angeschlossen sind. Jede NAND-Zelleneinheit MUi ist über einen ersten Schalttransistor Qi1, der ein Metall-Oxid-Halbleiter-Feldeffekttransistor (MOSFET) sein kann, an eine entsprechende Bitleitung BLi angeschlossen. Beispielsweise ist die NAND-Zelleneinheit MU1 über den MOSFET Q11 mit der Bitleitung BL1 verbunden. Die MOSFETs Q1 (= Q11, Q21, . . . Qn1) sind gemeinsam mit den isolierten Gateelektroden derselben an eine Wahlgateleitung SG1 angeschlossen. Jeder MOSFET Qi1 wird selektiv als Antwort auf ein Spannungssignal Vsg1 leitend gemacht, das an die Wahlgateleitung SG1 geliefert wird, was den elektrischen Anschluß einer dieser Leitung zugeordneten NAND-Zelleneinheit MUi verursacht. Der schaltende MOSFET Qi1 wird als ein "erster Auswahltransistor" bezeichnet.

Gemäß Fig. 2 sind die NAND-Zelleneinheiten MU1, MU2, MUn jeweils über zweite Schalttransistoren (MOSFETs Q2) (Q12, Q22, . . . Qn2) an eine gemeinsame Sourceleitung CS angeschlossen (gemeinsame Sourcespannung Vs). Die Sourcespannung Vs entspricht potentialmäßig dem Erdpotential, das bei dieser Ausführungsform 0 Volt beträgt. Betrachtet man einmal eine NAND-Zelleneinheit MU1 lediglich zum Zwecke der Erläuterung, so ist der zweite MOSFET Q12 zwischen die Sourceelektrode eines Endstufen-Speicherzellentransistors M18 in der NAND-Zelleneinheit MU1, und die gemeinsame Sourcespannung Vs geschaltet. Die zweiten MOSFETs Q2 sind gemeinsam mit ihren Gates an eine zweite Wahlgateleitung SG2 angeschlossen. Jeder MOSFET Qi2 löst eine Schaltoperation als Antwort auf ein Schaltsignal Vsg2 aus, das an die zweite Wahlgateleitung SG2 geliefert wird. Wenn der Transistor einschaltet, wird eine ihm zugeordnete entsprechende NAND-Zelleneinheit MUi an die gemeinsame Sourcespannung Vs angeschlossen. Der schaltende MOSFET Qi2 wird im folgenden als "zweiter Auswahltransistor" bezeichnet.

Die Draufsicht auf die acht Speicherzellentransistoren M11 bis M18 der NAND-Zelleneinheit MU1 ist in Fig. 3 dargestellt, wobei die elektrischen Zwischenschichten auf oder über einem leicht dotierten, P-leitenden Substrat 44 (P-Typ) aus Darstellungsgründen fortgelassen sind. Jeder Speicherzellentransistor M1j (j = 1, 2, . . . oder 8) besitzt ein schwebendes Gate 46, das isolierend über dem Substrat 44 vom Typ P liegt. Das schwebende Gate wirkt als Ladungsspeicherschicht. Jeder Speicherzellentransistor Mÿ besitzt weiter eine Steuergateelektrode 48, die isolierend über dem schwebendem Gate 46 liegt. Die Steuergateelektroden 48 verlaufen linear gestreckt, um als Wortleitungen W1 zu dienen. Man beachte in Fig. 3, daß das überdeckte, schwebende Gate 46 nur im Interesse der Darstellung etwas breiter als die Steuergateelektrode 48 dargestellt ist; daß aber im konkreten Gerät die Breite desselben im wesentlichen derjenigen der darüberliegenden Steuergateelektrode 48 entspricht. Der erste und der zweite Auswahltransistor Q11 und Q12 sind an beiden Endabschnitten der Serienschaltung der Speicherzellentransistoren M11 bis M18 angeordnet. Die Auswahltransistoren Q11, Q12 besitzen jeweils isolierte Gateelektroden 46, 48, die im folgenden als "Auswahlgateelektroden" bezeichnet werden.

Die Bitleitung BL1 besteht aus einer länglichen Metallschicht 50, die eine Aluminiumschicht sein kann. Die Schicht verläuft so, daß sie isolierend die Steuergateelektroden 48, die erste Auswahlgateelektrode 52 und die zweite Auswahlgateelektrode 54 kreuzt. In Fig. 3 ist zur Vereinfachung der Darstellung die Schicht 50 teilweise weggeschnitten, um eine darunter liegende stark dotierte Halbleiterdiffusionsschicht 56 vom N-Typ (N +) sichtbar zu machen, die in der Oberfläche des Substrats gebildet ist. Die Schicht 56 liegt an der Quellenspannung Vs. Der erste Auswahltransistor Q11 ist elektrisch über ein Kontaktloch 58 in der Schicht 50 an die Drainschicht 50 (Bitleitung BL1) angeschlossen. Der zweite Auswahltransistor Q12 ist mit seiner Source an die Quellenspannung Vs gelegt. Die Schnittstruktur eines der Speicherzellentransistoren M (Speicherzellen M11 beispielsweise) in der NAND-Zelleneinheit MU1 ist im einzelnen in Fig. 4 dargestellt. Ein dünner dielektrischer Film 60 ist auf der oberen Oberfläche des Substrates 44 aufgebracht. Der dielektrische Film 60 ist in einem Elementenbildungsgebiet positioniert, das durch eine dielektrische Elemententrennschicht 62 definiert ist. Die dielektrischen Schichten 60, 62 können aus Oxidfilmen bestehen, die durch eine bekannte chemische Aufdampftechnik (CVD) hergestellt werden. Der dielektrische Film 60 dient als Gateisolierfilm des Transistors M11. Das schwebende Gate 46 ist über einen Gateisolierfilm 60 geschichtet. Die Länge desselben ist so bemessen, daß der Film teilweise die Elemententrennschicht 62 an beiden Endabschnitten überdeckt, wie Fig. 4 zeigt. Das schwebende Gate 46 ist mit einem weiteren dielektrischen Film 64 bedeckt. Die Steuergateelektrode 48 ist auf dem dielektrischen Film 64 angebracht. Das schwebende Gate 46 definiert eine vorgewählte Kapazität zwischen sich und dem Substrat 44. Das schwebende Gate 46 definiert ferner eine weitere Kapazität zwischen sich und der Steuergateelektrode 48. Das Steuergate 48 (Wortleitung WL1) ist mit einer dielektrischen Schicht 66 bedeckt, auf der eine Metallverdrahtungsschicht 50 (Bitleitung BL1) gebildet ist.

Die Längsschnittstruktur der NAND-Zelleneinheit MU1 ist in Fig. 5 dargestellt. Eine Vielzahl von Halbleiterdiffusionsschichten 68, 70, 72, 74, 76, . . . 78, 80, 56 vom Typ N+ sind in der Substratoberfläche mit vorbestimmten Zwischenabständen in Längsrichtung der Bitleitung BL1 angeordnet. Die Schicht 68 vom Typ N+ dient als Drain des ersten Auswahltransistors Q11. Wie aus Fig. 5 hervorgeht, ist diese Schicht 68 mit der metallischen Bitleitungsschicht 50 durch das Kontaktloch 58 verbunden. Die Schicht 70 vom Typ N+ dient als Source des ersten Auswahltransistors Q11. Diese Schicht 70 vom Typ N+ dient ebenfalls als Drain des benachbarten Speicherzellentransistors M11. In gleicher Weise wirkt die Schicht 72 vom Typ N+ als Source und Drain der benachbarten Speicherzellentransistoren M11, M12. Die Schicht 56 vom Typ N+ funktioniert als Source des zweiten Auswahltransistors Q12, wobei die Schicht ebenfalls an die gemeinsame Sourcespannung Vs angeschlossen ist.

Die Leseverstärkerschaltung 28, der Komparator 32, der Datenpufferspeicher 36, und der Dateneingangs-/Ausgangspuffer 38 der Fig. 1 können in der in Fig. 6 dargestellten Weise angeordnet werden, wobei der Leseverstärker 28 und der Zwischenspeicher 36 einer Vielzahl von Bitleitungen BL zugeordnet sind. Der Leseverstärker 28 liest und verstärkt eine bestimmte Spannung, die auf einer Bitleitung BLi entsprechend einer spezifischen Adresse i auftritt, welche durch eine logische Behandlung eines Lesesteuersignals SENSE und eines der Adressenbits a0, a1, . . . an gewählt wird. Die Pufferschaltung 36 speichert in einem entsprechenden Zwischenspeicherabschnitt LAi vorübergehend eine Datenspannung, die der durch eine logische Bearbeitung eines Speichersteuersignals LATCH und der gewählten Adresse ai spezifizierten Adresse entspricht.

Der Ausgang des Leseverstärkers 28 und der Ausgang des Pufferspeichers 36 sind durch Verdrahtungsleitungen 82, 84 an den Komparator 32 angeschlossen. Der Komparator 32 umfaßt einen Inverter 86 mit einem an die Leitung 82 angeschlossenen Eingang; ein NAND-Gate 88 mit Doppeleingang, wobei die Eingänge an die Leitung 84 und den Ausgang des Inverters 86 angeschlossen sind; einen weiteren Inverter 90, dessen Eingang an den Ausgang des NAND-Gates 88 angeschlossen ist; und eine Zwischenspeichereinheit 92, die im wesentlichen aus zwei Transistoren und zwei miteinander verbundenen Invertern besteht, wie Fig. 6 zeigt. Der Komparator 32 vergleicht eine Ausgangsspannung, die im Puffer 36 zwischengespeichert ist, mit der Ausgangsspannung des Leseverstärkers 28, um ein 1-Bit-Vergleichsresultatsignal zu erzeugen. Das Vergleichsergebnis wird als Antwort auf Zwischenspeichersignale LATCHV, (nachfolgend in der Form "LATCHV (Balken)" geschrieben) im Pufferspeicher 92 gehalten. Der Dateneingangs-/Ausgangspuffer 38 umfaßt zwei Inverter 94, 96 sowie eine aus zwei Transistoren gebildete Pufferschaltung 98. Die Puffereinheit 98 ist mit ihrer einen Klemme an eine Verdrahtungsleitung 100 angeschlossen, die mit dem Pufferspeicher 36 verbunden ist. Ein zwischen dem Inverter 96 und der Puffereinheit 98 vorhandener Schaltungsknoten 101 ist an den Prüfbeendigungsdetektor 40 angeschlossen, der in Fig. 1 dargestellt ist.

Die innere Schaltungsstruktur des Wortleitungseinstellers 14 der Fig. 1 ist in den Fig. 7 und 8 dargestellt, wobei nur eine einzige, einer Wortleitung WLj zugeordnete Einstellerschaltungskomponente dargestellt ist, da die den übrigen Wortleitungen zugeordneten Komponenten den Schaltungen der Fig. 7 und 8 entsprechen. Wie Fig. 7 zeigt, umfaßt der Einsteller 14 fünf spannungserzeugende Schaltungen, die an die Wortleitung WLj angeschlossen sind: eine Hochspannungsversorgungsschaltung 102, eine mittelpegelige Versorgungsspannungsschaltung 104, eine erste Prüfspannungsversorgungsschaltung 106, eine zweite Prüfspannungsversorgungsschaltung 108 und eine Lösch-/Lese-Steuerschaltung 110.

Die Hochspannungsversorgungsschaltung 102 empfängt eine verstärkte Spannung Vpp, die vom Hochspannungsgenerator 18 der Fig. 1 geliefert wird, und versorgt bei Bedarf die Wortleitung WLj mit der Spannung Vpp. Die mittelpegelige Spannungsversorgungsschaltung 104 empfängt eine zwischen- oder mittelpegelige Spannung Vm, die vom Spannungsgenerator 20 der Fig. 1 geliefert wird, und legt diese Spannung an die Wortleitung WLj an, wenn die der Schaltung 104 zugeordnete Wortleitung WLj während eines Programmiermodus des EEPROMs 10 als nichtgewählt gehalten wird. Die erste Prüfspannungsversorgungsschaltung 106 versorgt selektiv die Wortleitung WLj mit einer ersten Prüfspannung Vver1 als Antwort auf ein Schreib-Prüfsteuersignal W-PRÜF1. Die zweite Prüfspannungsversorgungsschaltung 108 versorgt selektiv die Wortleitung WLj mit einer zweiten Prüfspannung Vver2 als Antwort auf ein Schreib-Prüfsteuersignal W-PRÜF2. Die funktionelle "Zuteilung" auf die erste und die zweite Prüfschaltung 106 und 108 geschieht wie nachfolgend beschrieben. Die Aufgabe der ersten Schaltung 106 besteht darin, einen zum Programmieren gewählten Zellentransistor, der gerade einer Daten-Schreiboperation unterzogen wird, zu prüfen, um festzustellen, ob der resultierende Schreibzustand potentialmäßig ungenügend ist (ungenügendes Schreiben); die Aufgabe der zweiten Schaltung 108 besteht darin, den gleichen Zellentransistor zu prüfen, um festzustellen, ob der resultierende Schreibzustand potentialmäßig übermäßig ist (übermäßiges Schreiben). Die Lösch-/Lesesteuerschaltung 110 spricht auf ein Lese-Steuersignal READ, ein Lösch-Steuersignal LÖSCHEN und ein Lösch-Prüf-Steuersignal E-PRÜF an und bewirkt, daß sich die Wortleitung WLj, wie erforderlich, auf dem passenden Potential befindet.

Wie Fig. 7 zeigt, weist die Hochspannungsversorgungsschaltung 102 eine Serienschaltung, bestehend aus MOS-Feldeffekttransistoren (FETs) Qd1, Qd2 des Verarmungstyps (Typ D) mit N-Kanal, einem MOSFET Qp1 mit P-Kanal und einem MOSFET Qe1 des Anreicherungstyps (E-Typ) mit N-Kanal auf. Die FETs Qp1, Qe1 besitzen isolierte Gates, die an den Ausgang eines NOR-Gates G1 angeschlossen sind, das einen ersten Eingang für ein Adressenbit ai, und einen zweiten Eingang für ein Schreib-Steuersignal SCHREIBEN besitzt. Die Hochspannungsschaltung 102 weist weiter eine Serienschaltung von MOSFETs Qd3, Qd4 des Typs D mit N-Kanal sowie einen puffernden MOSFED Qp2 mit P-Kanal auf. Die Gateelektroden der FETs Qd1, Qd3, Qd4 sind miteinander an einen Schaltungsknoten N1 angeschlossen. Die isolierte Gateelektrode des FETs Qp2 ist an den Ausgang des NAND-Gates G1 angeschlossen. Die hochpegelige Schaltung 102 ist mit der Wortleitung WLj am Schaltungsknoten N2 verbunden. Es ist zu beachten, daß die FETs Qd1-Qd4 als Potentialschützer der FETs Qp1, Qp2 dienen können. Insbesondere verhindert der FET Qd4 den Drainübergangsabschnitt des FETs Qp2 daran, in Vorwärtsrichtung vorgespannt zu werden, wenn eine positive Spannung von außen an die Wortleitung WLj geliefert wird.

Die mittelpegelige Spannungsversorgungsschaltung 104 entspricht in der Anordnung der Schaltung 102, wobei das NAND-Gate G1 durch ein NAND-Gate G2 ersetzt ist, während die FETs Qd1-Qd4, Qp1-Qp2, Qe1 jeweils durch die FETs Qd5-Qd8, Qp3-Qp4, Qe2 ersetzt sind. Das NAND-Gate G2 empfängt ein Adressenbit (im folgenden als "ai (Balken)" geschrieben). Die Schaltung 104 ist an einem Knoten N3 mit der Wortleitung WLj verbunden.

Wie Fig. 7 zeigt, umfaßt die erste Prüfspannungsversorgungsschaltung 106 eine Serienschaltung bestehend aus einem MOSFET Qd11 vom Typ D mit N-Kanal, und einen MOSFET Qe4 vom Typ E mit P-Kanal auf. Der FET Qd11 besitzt seine eigene Gateelektrode, an die die Leistungsversorgungsspannung Vcc geliefert wird. Der FET Qe4 besitzt Source- und Drainelektroden, von denen eine die erste Prüfspannung Vver1 empfängt, und eine Gateelektrode, an deren Ausgang ein NAND-Gate G4 über einen Inverter I1 angeschlossen ist. Das NAND-Gate G4 besitzt einen ersten Eingang zum Empfangen eines Adressenbits ai, und einen zweiten Eingang zum Empfangen des Schreib-Prüf-Steuersignals W-PRÜF1. Die Schaltung 106 ist am Knoten N2 mit der Wortleitung WLj verbunden.

Die zweite Prüfspannungsversorgungsschaltung 108 entspricht der Schaltung 106, wobei die Komponenten G4, I1, Qd11, Qe4 durch die entsprechenden Komponenten G5, I2, Qd12, Qe5, und wobei die Signale ai, W-PRÜF1 jeweils durch ai, W-PRÜF2 ersetzt sind, wie Fig. 7 zeigt. Die Schaltung 108 ist über den Schaltungsknoten N4 an die Wortleitung WLj angeschlossen.

Die Lösch-/Lesesteuerschaltung 110 weist zwei größere Einheiten 110A, 110B auf. Die Schaltungseinheit 110A umfaßt eine Serienschaltung bestehend aus einem MOSFET Qp5 mit P-Kanal und einem MOSFET Qd9 vom Typ D, wobei diese Schaltung am Schaltungsknoten N5 mit der Wortleitung WLj verbunden ist. Der FET Qp5 besitzt eine Source und einen Drain, von denen einer an die Leistungsversorgungsspannung Vcc angeschlossen ist, sowie ein Gate, mit dem ein NAND-Gate G3 direkt verbunden ist. Das NAND-Gate G3 besitzt einen ersten Eingang zum Empfangen der Adresse ai(Balken), und einen zweiten Eingang für das Lesesteuersignal LESEN. Die zweite Einheit 110B umfaßt eine Serienschaltung bestehend aus einem MOSFET Qd10 vom Typ B, und einem MOSFET Qe3 vom Typ E. Das Gate des FETs Qd10 ist an die Spannung Vcc angeschlossen. Das Gate des FETs Qe3 ist drei logischen Gates zugeordnet: einem NOR-Gate G5 und den NAND-Gates G6, G7, wie Fig. 7 zeigt. Gemäß Fig. 8 kann eine Spannungserzeugungsschaltungsstruktur zur Versorgung der Schaltungen 106, 108 mit den genannten beiden Prüfspannungen Vver1, Vver2 eingerichtet werden, wobei die Schaltungsstruktur allgemein mit dem Bezugszeichen "120" gekennzeichnet ist. Der Spannungsgenerator 120 weist ein Paar über Kreuz gekoppelter MOSFETs Qp6, Qp7 mit P-Kanal auf, deren jeweiliges Gate mit dem Drain der zugeordneten anderen FETs verbunden ist. Die Sourceelektroden der FETs Qp6, Qp7 sind an die Leistungsversorgungseingänge für die Spannung Vcc angeschlossen. Die Drainelektroden sind jeweils mit MOSFETs Qe8, Qe9 vom Typ E, mit N-Kanal, an Erdpotential gelegt. Das Gate des FETs Qe8 ist über einen Inverter I3 mit dem Gate des FETs Qe9 verbunden. Der Eingang des Inverters 13 ist an die Spannungseingangsklemmen 122, 124 angeschlossen, an die jeweils die Schreib-Prüfsteuersignale W-PRÜF1, W-PRÜF2 geliefert wird.

Die FETs Qp7, Qe9 sind zusammen an einen Schaltungsknoten N6 angeschlossen, der mit einer Spannungsteilerschaltung 126 verbunden ist, die eine Reihenschaltung bestehend aus vier Widerständen R1-R4, und eine Reihenschaltung aus MOSFETs Qe6, Qe7 vom Typ E, mit N-Kanal sowie einen MOSFET Q1 intrinsischen Typs (I-Typ), mit N-Kanal aufweist, wobei die FETs mit ihren Gates an Widerstände R angeschlossen sind, wie Fig. 8 zeigt. Die Serienschaltung bestehend aus den FETs Qe6, Qe7, Q1 besitzt einen ersten Anschluß, der mit der Leistungsversorgungsspannung Vcc verbunden ist, und einen zweiten Anschluß, der an Erde liegt. Ein Verbindungspunkt zwischen den FETs Qe7, Q1 schafft einen Knoten N7, der als Ausgang zur Erzeugung der ersten Prüfspannung Vver1 dient. Ein Verbindungspunkt zwischen den FETs Qe6, Qe7 schafft einen Ausgangsknoten N8 zur Erzeugung der zweiten Prüfspannung Vver2. Die FETs Qp6, Qp7, Qe8, Qe9 und der Inverter I3 bilden eine Schaltung zum Schalten des Spannungsteilers 126. Wenn eines der Steuersignale W-PRÜF1, W-PRÜF2 an das Gate des FETs Qe8 und an den Eingang des Inverters I3 angelegt wird, erzeugt der Spannungsteiler 126 eine entsprechende Spannung Vver1 oder Vver2, die potentialmäßig zwischen der Leistungsversorgungsspannung Vcc und dem Erdpotential liegt, und die an eine entsprechende Schaltung der Schaltungen 106, 108 der Fig. 7 geliefert wird. Die Schalterschaltung ist insofern wichtig, als sie einen unerwünschten Durchflußstrom im Spannungsteiler 126 verhindern kann.

Wenn das Schreib-Prüf-Steuersignal W-PRFÜY1 hochpegelig wird, schalten sich die FETs Qe8, Qp7 ein, während sich der FET Qe9 abschaltet, wodurch die Spannungsversorgungsschaltung Vcc am Knoten N6 auftreten kann. Die Spannung Vcc wird dann an den Widerstand R1 des Spannungsteilers 126 geliefert. Die FETs Qe6, Qe7, Qi werden in einen spezifischen Leitungszustand versetzt, so daß die erste Spannung Vver1 mit einem spezifischen Potential erzeugt werden kann, das durch das Spannungsteilungsverhältnis des Teilers 126 bestimmt wird. Wenn das Signal W-PRÜF2 hochpegelig wird, wird die gleiche Operation durchgeführt. Wenn andererseits beide Signale W-PRÜF1, W-PRÜF2 niederpegelig gehalten werden, schaltet sich der FET Qe9 ein und legt den Knoten N6 auf Erdpotential. Somit sind die Knoten N7, N8 elektrisch "schwebend" gemacht. Dabei schaltet sich der FET Qp7 ab, so daß keine Ströme fließen. Eine typische Steuerschaltungsstruktur für die beiden Wahlgateleitungen SG1, SG2 der Fig. 2 ist in Fig. 9 dargestellt, wobei der Ausgang des Zeilendekodierers 130 über ein NAND-Gate G11 mit Doppeleingängen und einen Invertierer III an die erste Wahlgateleitung SG1 angeschlossen ist. Der Ausgang des Dekodierers ist ebenfalls mit der zweiten Wahlgateleitung SG2 über ein NAND-Gate G12 mit Doppeleingang und einen Inverter I12 verbunden. Eine Treiberschaltung 132 ist an die NAND-Gates G11, G12 angeschlossen. Der Treiber 132 umfaßt zwei NOR-Gates G13 mit Doppeleingang. Das NOR-Gate G13 besitzt einen ersten Eingang, an den das Schreib-Steuersignal SCHREIBEN geliefert wird, sowie einen zweiten Eingang, der an das NAND-Gate G12 angeschlossen ist. Der Ausgang des NAND-Gates G13 ist über einen Inverter I13 an das NAND-Gate G11 angeschlossen. Der Treiber 132 weist ebenfalls ein NOR-Gate G14 auf, das über einen Inverter I14 mit dem zweiten Eingang des NOR-Gates G13 verbunden ist. Das NOR-Gate G14 besitzt vier Eingänge: nämlich einen an die Zeitgeberschaltung 134 angeschlossenen Eingang, einen Eingang zum Empfangen des Steuersignals LESEN, einen Eingang zum Empfangen des Steuersignals LÖSCHEN und einen Eingang, der mit einem AND-Gate G16 mit zwei Eingängen verbunden ist, an die jeweils die erste und die zweite Prüfspannung Vver1, Vver2 geliefert wird. Der Zeitgeber 134 umfaßt eine Verzögerungsschaltung DL, die Inverter I15, I16 und ein NAND-Gate G15, wie Fig. 9 zeigt. Ein Eingang des NAND-Gates G15 und der Eingang der Verzögerungsschaltung DL sind miteinander verbunden und werden mit dem Lösch-Prüfsteuersignal E-PRÜF versorgt.

Wenn das Schreibsignal SCHREIBEN hochpegelig wird, erscheint am Ausgang des Inverters I13 eine hochpegelige Spannung, die dann an das NAND-Gate G11 geliefert wird, womit die erste Wahlgateleitung SG1 gewählt ist. In diesem Zeitpunkt befindet sich die zweite Wahlgateleitung G2 in nichtgewähltem Zustand. Wenn ein beliebiges Signal LÖSCHEN, Signal LESEN, Schreib-Prüfsignal W-PRÜF1 bzw. W-PRÜF2 und ein Lösch-Prüfsignal E-PRÜF hochpegelig wird, wird die hochpegelige Spannung in das NOR-Gate G13 eingegeben und verursacht die gleichzeitige Wahl sowohl der ersten, als auch der zweiten Wahlgateleitung SG1, SG2.

Es ist zu beachten, daß, weil das Lösch-Prüfsignal E-PRÜF ebenfalls durch den Zeitgeber 134 an das NAND-Gate G15 geliefert werden kann, die Übertragung des Signals E-PRÜF an das NOR-Gate G14 nur während einer konstanten Verzögerungszeitperiode τ stattfinden kann, die durch die Verzögerungsschaltung DL bestimmt wird. Genauer gesagt wird die hochpegelige Spannung in das NOR-Gate G14 eingegeben, wenn das Lösch-Prüfsignal E-PRÜF hochpegelig wird, was zur gleichzeitigen Wahl der ersten und der zweiten Wahlleitungen SG1, SG2 führt. Während dieser Wahloperation wird ein Eingang des NAND-Gates G15 daran gehindert, ein hochpegeliges Potential anzunehmen, solange nicht die Verzögerungszeit τ abgelaufen ist. Nur nach Ablauf der Verzögerungszeitperiode τ werden die Eingänge des NAND-Gates G15 hochpegelig. Der erste Eingang des NOR-Gates G14 kehrt vom hohen auf niedriges Potential zurück. Es sei darauf hingewiesen, daß die Verzögerungsschaltung DL in einer bekannten analogen Weise unter Verwendung einer Kombination, bestehend aus einem Widerstandselement und einem kapazitiven Element, aufgebaut werden kann. Alternativ kann sie in einer bekannten digitalen Weise unter Verwendung einer Kombination, bestehend aus einem Ringoszillator und einem Zähler, aufgebaut werden. Wenn letzteres der Fall ist, wird die Oszillatorausgabe vom Zähler gezählt; und wenn der Zählwert ein voreingestelltes Niveau erreicht, wird das ursprüngliche Potential des Lösch-Prüfsignals E-PRÜF an den Inverter I16 geliefert.

Der innere Schaltungsaufbau des Prüf-Zeitgebereinstellers 26 der Fig. 1 ist in Fig. 10 dargestellt, wobei der Einsteller 26 eine Flipflopschaltung bestehend aus einem Paar über Kreuz gekoppelter NOR-Gates G17, G18 mit Doppeleingang besteht, die einen gemeinsamen Ausgangsknoten N9 besitzen. Der Einsteller 26 weist weiter ein NAND-Gate G19 mit Doppeleingang und einen Inverter I17 auf. Das NAND-Gate G19 ist mit einem Eingang an den Knoten N9 angeschlossen.

Nachfolgend wird die Betriebsweise des NAND-EEPROMs 10 beschrieben. Der Zellenblockmanager 42 der Fig. 1 wählt unter den Zellenblöcken, von denen jeder die NAND-Zelleneinheiten MU der Fig. 2 umfaßt, einen Zellenblock aus. Bevor eine Programmieroperation in bezug auf den gewählten Zellenblock durchgeführt wird, werden alle in diesem Block enthaltenen Speicherzellentransistoren M zuerst einer gleichzeitigen Löschoperation unterzogen. Wie bereits erwähnt wurde, ist das "Löschen" definiert als das Einschreiben einer logischen "0" in die Speicherzellentransistoren.

Während der gleichzeitigen Löschperiode, wird durch den Wortleitungseinsteller 14 der Fig. 1 eine Nullspannung an alle Steuergateleitungen (Wortleitungen) WL der Fig. 2 angelegt. Das Löschsignal LÖSCHEN wird an die Lösch-/Lese-Steuereinheit 110 des in Fig. 7 dargestellten Einstellers 14 geliefert. Der FET Qe3 schaltet sich ein und setzt das Potential aller Bitleitungen WL auf 0 Volt. In diesem Zeitpunkt wird die Hochspannung Vpp an die erste und die zweite Wahlgateleitung SG1, SG2, die Bitleitungen BL und das Substrat 44, Typ P, angelegt (alternativ kann ein im Substrat angeordneter Muldenbereich, Typ P, verwendet werden, falls das betreffende Substrat vom N-leitenden Typ ist). Die Spannung Vpp wird auch an nichtgewählte Zellenblöcke des EPROMs 10 angelegt. Indem die Aufrechterhaltung eines derartigen Vorspannzustandes während einer vorbestimmten Zeitperiode erzwungen wird (typischerweise 10 Millisekunden), lösen sich Elektronen von den schwebenden Gates aller Zellentransistoren M des gewählten Blockes ab und bewirken die Änderung oder Verschiebung des Potentials der Schwellenwertspannungen dieser Zellentransistoren zur negativen Polarität hin. Die Folge ist, daß diese Zellentransistoren in den "0"-Schreibzustand versetzt werden.

Anschließend wird eine Lösch-Prüfoperation durchgeführt, die zur Überprüfung der entstandenen Schwellenwertspannungen der einmal-gelöschten Zellentransistoren dient, um zu entscheiden, ob die Schwellenwertspannungen, wie erforderlich, eine "tief" negative Polarität angenommen haben oder nicht. Die detaillierte Lösch-Prüfoperation wird nachfolgend beschrieben.

Bezugnehmend auf die in Fig. 7 dargestellte interne Schaltungsstruktur des Einstellers 14 wird der FET Qe3 eingeschaltet, wenn das Lösch-Prüfsignal E-LÖSCHEN an die Lösch-/Lese-Steuereinheit 110 angelegt wird. Im gewählten Zellenblock befinden sich alle Wortleitungen WL auf 0 Volt, unabhängig von jeder gerade angelegten Adresse. Zur gleichen Zeit kommt das Lösch-Prüfsignal E-PRÜF an der Schaltung der Fig. 9 an. Als Antwort auf diesen Vorgang werden die erste und die zweite Wahlgateleitung SG1, SG2 auf ein Potential von 5 Volt gebracht, das so hoch gewählt wurde, um das Einschalten der Transistoren Q11, Q12, . . . Qn2 der Fig. 2 zu verursachen. Die Bitleitungen BL werden beispielsweise an ein Potential von 1.5 Volt gelegt. Das Einschalten der Wahltransistoren Q12, Q22, . . . Qn2 ermöglicht den Sourceelektroden der NAND-Zelleneinheiten MU1, MU2, . . . MUn den Anschluß an die gemeinsame Sourceleitung CS der Fig. 2. Die Sourceelektroden liegen auf Erdpotential Vs. Die Länge der Zeitperiode, die das Halten der ersten und zweiten Wahlgateleitungen GSG1, GSG2 auf einem Potential von 5 Volt erzwingt, ist so gewählt, daß sie lang genug ist, um das Auftreten eines logischen "0"-Datums auf einer entsprechenden Bitleitung BLi unter der wünschenswerten Bedingung zu bewirken, daß die aktuellen Schwellenspannungen der gelöschten Zellentransistoren einen ausgeprägt tiefen negativen Pegel aufweisen. Die Maßnahmen zur Erzielung einer solchen Zeitdauer werden von der Zeitgeberschaltung 134 durchgeführt, welche die in Fig. 9 dargestellte Verzögerungsschaltung D1 umfaßt. Typischerweise dauert eine solche Zeitperiode 150 Nanosekunden. Es sei darauf hingewiesen, daß dieser Wert unter der Annahme gewählt wurde, daß der nach dem Löschen bestehende tiefe negative Pegel potentialmäßig kleiner als die Schwellenspannung in dem Falle ist, daß die notwendige Auslesezeit 200 Nanosekunden beträgt, wenn ein Strom von 10 Mikroampere in den Speicherzellentransistoren, bei einem Potential von 1.5 Volt als Bitleitungsspannung, fließt. Nach der Lösch-Prüfperiode wird eine entsprechende Simultanlöschoperation wiederholt, falls die logische "0" nicht von einer der Bitleitungen BL gelesen werden kann. Eine solche Wiederholung der Löschoperation (Neulöschen) wird solange ausgeführt, bis die Löschprüfung Erfolg hat.

Anschließend wird der EPROM 10 in einen selektiven Programmieroperationsmodus versetzt, wobei eine bestimmte NAND-Zelleneinheit MUi (i = 0, 1, . . ., oder n) aus der Vielzahl der NAND-Zelleneinheiten MU im gewählten Zellenblock ausgewählt und dann einer Schreib(Programmier)operation unterzogen wird, derart, daß ein 1-Bit-Datum, das heißt eine logische "1" oder "0", die durch eine entsprechende Bitleitung BLi übertragen werden muß, sequentiell in die Zellentransistoren Mi1, Mi8 in der gewählten NAND-Zelleneinheit eingeschrieben wird. Das sequentielle Einschreiben der Zellentransistoren Mi1-Mi8 erfolgt typischerweise umgekehrt wie diese Zellentransistoren in der NAND-Zelleneinheit numeriert sind. Genauer gesagt wird unter der Annahme, daß die NAND-Zelleneinheit MU1 gewählt ist, der letzte Zellentransistor M18 zuerst programmiert, während der erste Zellentransistor M11 als letzter programmiert wird.

Die Erläuterung der Programmieroperation wird nunmehr unter der Annahme fortgesetzt, daß die NAND-Zelleneinheit MU1 gewählt wird. Zuallererst können acht Einschreibdatenwörter durch den Dateneingangs-/Ausgangspuffer 34 der Fig. 1 an die Datenpufferschaltung 36 geliefert und darin vorübergehend gespeichert werden. Die Spannung auf der Bitleitung BL1 wird in Übereinstimmung mit den aktuellen zwischengespeicherten Datenspannungen gesteuert. Während des sequentiellen Einschreibens wird Hochspannung Vpp an eine Wortleitung WLj angelegt, die mit dem Steuergate eines gewählten Speicherzellentransistors M1j (j = 1, 2, . . ., oder 8) verbunden ist. Die Mittelpegelspannung Vm wird an Wortleitungen angelegt, die denjenigen verbleibenden nichtgewählten Zellentransistoren zugeordnet sind, die zwischen dem ersten Wahltransistor Q11 und dem gewählten Zellentransistor M1j liegen, das heißt, an die Wortleitungen WL1, WL2, . . ., WL(j-1), die den nichtgewählten Transistoren M11, M12, . . . M1(j-1) zugeordnet sind. Wenn der Zellentransistor M18 in Fig. 2 zum Einschreiben gewählt wird, wird die Mittelpegelspannung Vm an die Wortleitungen WL1 bis WL7 angelegt, wodurch die nichtgewählten Zellentransistoren M11 bis M17 gezwungen werden, sich einzuschalten. Falls der Zellentransistor M13 gewählt ist, wird die Mittelpegelspannung Vm an die Wortleitungen WL1 und WL2 angelegt und veranlaßt die nichtgewählten Zellentransistoren M11, M12, sich einzuschalten. Die Ergänzung dieser an die gewählte Wortleitung und die nichtgewählten Wortleitungen angelegten Spannungen kann durch Aktivieren entweder der Hochspannungsversorgungsschaltung 102, oder der Mittelpegelspannungsversorgungsschaltung 104 der Fig. 7 erreicht werden, die durch eine logische Operation zwischen dem Schreibsignal SCHREIBEN und den Adressen ai, ai(Balken) gewählt wird.

Die der gewählten NAND-Zelleneinheit MU1 zugeordnete Bitleitung BL1 wird an ein passendes Potential gelegt, das dem logischen Wert eines einzuschreibenden Datums (Einschreibedatum) entspricht.

Wenn beispielsweise eine logische "1" geschrieben werden soll, wird eine niederpegelige Spannung (Null Volt) benutzt; wenn das Einschreibedatum eine logische "0" ist, wird die mittelpegelige Spannung Vm an die Bitleitung BL1 angelegt. Der vorerwähnte Schreib-Vorspannzustand wird während einer geeigneten Zeitperiode aufrechterhalten. Bei dieser Ausführungsform beträgt die Periode etwa 1/100 der bei konventionellen NAND-EEPROMs erforderlichen Periode, d. h. 10 Mikrosekunden. Das Bitleitungspotential (Schreib-Datenspannung) wird an die Drainelektrode (N+ -Schicht 78 der Fig. 5) des gewählten Speicherzellentransistors M18 übertragen, und zwar über die nichtgewählten Zellentransistoren M11, M12, . . ., M17. Wenn das Einschreibedatum die logische "1" ist, wird das elektrische Feld innen zwischen dem Substrat 44 und der Steuergateelektrode des gewählten Zellentransistors M18 erzeugt, was die Elektronen vom Substrat 44 zum schwebenden Gate des Zellentransistors M18 tunneln läßt, wodurch das schwebende Gate geladen wird (Akkumulation von Ladungsträgern). Die Schwellenspannung des Zellentransistors M18 ändert oder verschiebt sich also in Richtung zur positiven Polarität. Alternativ findet, wenn das Einschreibedatum die logische "0" ist, das erwähnte Tunnelphänomen der Elektronen nicht statt, mit der Folge, daß die Schwellenspannung des gewählten Zellentransistors M18 die negative Polarität beibehält. Eine entsprechende Programmieroperation wird in bezug auf die verbleibenden Zellentransistoren M17, M16, . . . M11 durchgeführt, die nacheinander in der genannten Reihenfolge gewählt werden.

Der EEPROM 10 wird dann in den Schreib-Prüfbetriebsmodus versetzt, der zur Überprüfung der mit der logischen "1" beschriebenen Speicherzellentransistoren dient, um zu entscheiden, ob die aktuellen Schwellenspannungen in einen früher beschriebenen zulässigen Variationsbereich fallen, oder nicht (Bezugsschwellenspannungsbereich), und zwar unter Verwendung der ersten und der zweiten Schreib-Prüfspannung Vver1, Vver2. Die erste Prüfspannung Vver1 definiert die untere Grenze des Potentialpegels des Bezugsschwellenspannungsbereiches, während die zweite Prüfspannung Vver2 die Obergrenze des Potentialpegels des Bezugsbereiches definiert. Wenn daher die resultierende Schwellenspannung eines programmierten Zellentransistors potentialmäßig größer als die erste Prüfspannung Vver1, aber dennoch kleiner als die zweite Prüfspannung Vver2 ist, kann dieser Zellentransistor als korrekt programmiert angesehen werden. Wenn die resultierende Schwellenspannung des Zellentransistors potentiell offensichtlich kleiner als die erste Prüfspannung Vver1 ist, sollte entschieden werden, daß der betreffende Zellentransistor in bezug auf seinen Schreibzustand als ungenügend zu betrachten ist (ungenügender Schreibzustand). Falls auf der anderen Seite die resultierende Schwellenspannung größer als die zweite Prüfspannung Vver2 ist, wird der Zellentransistor als elektrisch "überbeschrieben" oder als im "Übermaßschreibzustand" befindlich beurteilt. Der genannte Bezugsschwellenspannungsbereich muß durch Experiment richtig bestimmt werden, wobei der physikalischen Datenspeichercharakteristik der hergestellten NAND-EEPROMs und dem Potentialpegel der darin verwendeten Leistungsversorgungsspannung sorgfältig Rechnung getragen werden muß; so liegt beispielsweise bei der vorliegenden Ausführungsform die Spannung zwischen 1.5 bis 3.5 Volt. Wenngleich in dieser Beschreibung das detaillierte Schreib-Prüfverfahren erst später behandelt wird, kann es in vielen Fällen empfehlenswert sein, daß der Schritt der Untergrenzenprüfung (Prüfung der ungenügend beschriebenen Zelle) vor dem Schritt der Obergrenzenprüfung (Prüfung der übermäßig beschriebenen Zelle) durchgeführt wird.

Wie Fig. 11 zeigt, geht im Zeitpunkt t1 das an die Leseverstärkerschaltung 28 der Fig. 6 gelieferte Lesesteuersignal auf hohen Pegel und aktiviert damit den Leseverstärker. Dies kann für die im Bereich der Halbleiterspeichertechnik tätigen Fachleute als "Freigeben" bezeichnet werden. Wenn vom Adressengenerator 22 der Fig. 1 eine Spaltenadresse ai erzeugt wird, wird ein auf die Dateneingangsleitung 82 der Fig. 6 ausgelesenes Datum extern erzeugt (vgl. "Daus" in Fig. 11). Gleichzeitig erscheinen zwischengespeicherte Daten Daus(LATCH) in der Datenpufferschaltung 36 der Fig. 6 auf der Verdrahtungsleitung 84. Bei diesem Schreib-Prüfzyklus werden die erste und die zweite Prüfspannung Vver1, Vver2 von der Spannungsteilerschaltung 126 der Fig. 8 gleichzeitig an die Steuerschaltungseinheit 106, 108 der Fig. 7 geliefert. Durch Ausführen einer logischen Operation zwischen diesen Spannungen und der Adresse ai, ai(Balken) wird die erste Prüfspannung Vver1 (1.5 Volt) von der Einheit 106 an die gewählte Wortleitung WLj geliefert. Die verbleibenden, nichtgewählten Wortleitungen WL1, WL2, WL(j-1), WL(j+1), . . . WL8 werden an die Leistungsversorgungsspannung Vcc gelegt, was die nichtgewählten Zellentransistoren zum Einschalten veranlaßt. Das Anlegen der Spannung Vcc erfolgt, sobald das Ergebnis am Ausgang des NAND-Gates G3 der Lösch-/Lese-Steuereinheit 110 der Fig. 7 auf niederpegeliges Potential geht. Während der Schreib-Prüfoperation liegen die erste und die zweite Wahlgateleitung SG1, SG2 an der Spannung Vcc, was das Einschalten der ersten und zweiten Wahltransistoren Q11, Q12 verursacht. Wenn eine Spannung von 1.5 Volt an die Wahlbitleitung BL1 angelegt wird, kann diese Spannung über den Wahltransistor Q11 an die gewählte NAND-Zelleneinheit MU1 übertragen werden, wobei sich auch die acht Speicherzellentransistoren M18 mit ihrer Sourceelektrode an die gemeinsame Quellenspannung Vs (Erde) anschließen können.

Unter der Bedingung anliegender Spannung kann, falls die resultierende Schwellenspannung des programmierten Speicherzellentransistors M1j potentialmäßig gleich oder größer als 1.5 Volt ist, dieser Zellentransistor nichtleitend gemacht werden (Abschalten). Deshalb fließt kein Lesestrom in der entsprechenden Bitleitung. Dieser Zustand entspricht dem Datenauslesen einer logischen "1". Andererseits wird der Zellentransistor leitend gemacht (Eingeschalten), falls die Zellenschwellenspannung potentialmäßig kleiner 1.5 Volt ist. Es beginnt dann ein Lesestrom in der entsprechenden Bitleitung zu fließen, wodurch eine logische "0" gelesen wird. Das gelesene Datum wird dann an den Komparator 32 der Fig. 6 geliefert und mit dem ursprünglichen Potential des Schreibdatums verglichen (ursprünglich zu schreibendes Datum). Das Vergleichsergebnis wird in der Zwischenpuffereinheit 22 der Fig. 6 gespeichert, wenn das Puffersignal LATCHV im Zeitpunkt t2 der Fig. 11 hochpegelig wird. Wenn das vom Leseverstärker 28 empfangene Lesedatum eine logische "1" ist, wird dieses Datum vom Inverter 86 im Komparator 32 invertiert und dann, zusammen mit dem Pufferdatum "1" der Datenpufferschaltung 36 an das NAND-Gate 88 geliefert. Das Datum "1" wird vom Inverter 90 invertiert und in der Zwischenspeicherschaltung 92 abgelegt. Während das ursprüngliche im gewählten Zellentransistor zu programmierende Schreibdatum die logische "1" ist, wird im Falle, daß das tatsächlich ausgelesene Datum die logische "0" ist, eine logische "1" in der Zwischenspeicherschaltung 92 abgelegt. Falls das ursprüngliche Schreibdatum die logische "0" ist, wird eine logische "0" in der Zwischenspeicherschaltung 92 gespeichert, unabhängig vom tatsächlichen logischen Wert des Lesedatums. Die im Komparator 32 durchgeführte Zwischenspeicheroperation ist in der nachfolgenden TABELLE 1 zusammengefaßt.

TABELLE 1

Wie aus TABELLE 1 hervorgeht, erscheint, falls das Schreibdatum eine logische "1" ist, das heißt, falls "1" in der Pufferschaltung 36 zwischengespeichert wird, am Ausgang des Komparators 32 eine logische "1" nur dann, wenn vom Leseverstärker 28 eine "0" ausgelesen wird. In den anderen Fällen erscheint eine "0" am Ausgang des Komparators 32. Mit anderen Worten wird der Komparatorausgang nur dann eine "1", wenn das während der Prüfoperation, die auf die Schreiboperation der logischen "1" folgt, von einem entsprechenden Zellentransistor tatsächlich gelesene Datum identisch mit dem ursprünglichen Schreibdatum ist. Wenn im Falle des Einschreibens einer logischen "1" das gelesene Datum "0" ist, oder wenn das Schreibdatum selber die logische "0" ist, wird der Komparatorausgang zur logischen "0", unabhängig vom aktuellen logischen Wert des gelesenen Datums.

Während der Ausgang des Komparators 32 (das durch den Prüfprozeß tatsächlich gelesene Datum) auf der logischen "1" liegt, erzeugt der Prüfbeendigungsdetektor 40 keinerlei Prüfbeendigungssignal. Genauer gesagt wird, wenn die logische "1" am Ausgang des Komparators 32 erscheint, nachdem die aus den NOR-Gates G17, G18 der Fig. 10 bestehende Flipflopschaltung als Antwort auf das Schreib-Prüfsignal W-VERIFY1 initialisiert ist, wurde die Flipflopschaltung auf die logische "0" gesetzt. Dieser Zustand bleibt solange erhalten, bis der Datenvergleich beendet ist. Das Prüfbeendigungssignal wird also auf "0" gehalten. Dies zeigt, daß der Schreib-Prüfprozeß unbeendet bleibt. Ein Vergleichsbeendigungssignal wird zur logischen "1", nachdem die Schreib-Prüf-Vergleichsoperationen bezüglich aller im gewählten Zellenblock befindlichen NAND-Zelleneinheiten beendet sind. Solange aber der Schreib-Prüfprozeß noch nicht erfolgreich beendet ist, wird das Ausgangssignal DausV auf hohem Potential gehalten (vgl. die in Fig. 11 dargestellte Periode T1 zwischen den Zeitpunkten t3 und t4, die Periode T2 zwischen den Zeitpunkten t5 und t6, und die Periode T3 zwischen den Zeitpunkten t7 und t8). Daher wird die Ausgabe des Komparators 32 durch den Datenpuffer 38 und den E/A-Puffer 30 in den Pufferspeicher 36 zurückgespeist, wie Fig. 1 zeigt, und dort als neues Datum festgehalten.

Wie aus der weiter oben dargestellten TABELLE 1 hervorgeht, wird die logische "1" im Komparator 32 nur für eine Adresse der Zelle zwischengespeichert, deren elektrischer Schreibzustand als "ungenügend" nachgewiesen ist. Das Halten der "1" zwingt das Prüfbeendigungssignal, den logischen Wert "0" anzunehmen; so daß der Prüfprozeß weiterläuft. Dies bedeutet, daß jetzt eine erneute Einschreibeoperation (Neuprogrammieren) in bezug auf die Zellenadresse durchgeführt wird. Die Wiedereinschreibeoperation wird solange wiederholt, bis der Ausgang des Komparators 32 logisch "1" wird. Wenn die logische "1" nicht am Ausgang des jeder der Adressen zugeordneten Komparators 32 erscheint, während die Flipflopschaltung kontinuierlich auf "0" gehalten wird, ändert sich das Vergleichsbeendigungssignal in "1", so daß das Prüfbeendigungssignal auf logische "1" geht. Dies zeigt an, daß die aktuellen Schwellenspannungen aller programmierten Speicherzellentransistoren prüfungsgemäß, daß sie potentialmäßig größer als der untere Grenzpegel des Bezugsbereiches sind (zulässiger Variationsbereich). Damit ist die erste Schreibüberprüfung beendet.

Anschließend beginnt die zweite Schreib-Prüfoperation bei der gleichen NAND-Zelleneinheit. Ziel dieser Operation ist es, die programmierten Speicherzelltransistoren zu überprüfen, um festzustellen, ob ihre aktuellen Schwellenspannungen unter der Obergrenze (3.5 Volt) des Bezugsbereiches bleiben, und zwar unter Verwendung der zweiten Schreib-Prüfspannung Vver2. Die zweite Schreib-Prüfoperation unterscheidet sich von der ersten Schreib-Prüfoperation dadurch, daß nach dem Anlegen der Spannung von 5 Volt an den (die) nicht gewählte(n) Speicherzellentransistor(en) während der ersten Schreib-Leseoperation eine Spannung an den (die) nicht gewählten Zellentransistor(en) angelegt wird, die der bei einer normalen Leseperiode angelegten Spannung entspricht.

Falls die tatsächliche Schwellenspannung eines Speicherzellentransistors, der unter den Transistoren Mi1 bis Mi8 der NAND-Zelleneinheit MUi gewählt wurde, größer als die zweite Prüfspannung Vver2 ist, wird der Zellentransistor als sich im Exzessivschreibzustand befindlich beurteilt. In diesem Falle fließen keine Leseströme vom Zellentransistor in die entsprechende Bitleitung BLi. Dies zeigt definitionsgemäß, daß das Lesedatum eine logische "1" ist. Dementsprechend sollte im Falle, daß alle Zellentransistoren in der NAND-Zelleneinheit MUi sequentiell gelesen werden und eine "1" auf der Bitleitung BLi auftritt, bestimmt werden, daß ein Exzessiv-Schreib-Zellentransistor unter den Transistoren vorhanden sein muß. Mit anderen Worten kann ein Exzessiv-Schreib-Zellentransistor durch Überwachung der Erzeugung einer "1" auf der Bitleitung BLi erfaßt werden. Falls die "1" nicht auf der Bitleitung BLi erscheint, wird von allen Zellentransistoren angenommen, daß sie die Untergrenze des Prüftestes überschreiten, wobei ihre Schwellenspannungen potentialmäßig kleiner als die Obergrenze des Bezugsbereiches bleiben. In diesem Zeitpunkt zeugt der Prüf-Beendigungsdetektor 40 das Prüf-Beendigungssignal durch die logische "1" als Antwort auf die Ausgabe des Komparators 32. Damit ist die zweite Schreib-Prüfprozedur für die gewählte NAND-Zelleneinheit MUi beendet. Nun werden die Schwellenspannungen aller Zellentransistoren der NAND-Zelleneinheit MUi daraufhin überprüft, ob sie erfolgreich in den Bezugsbereich fallen.

Die vorerwähnte Kombination des ersten und zweiten Schreib-Prüfverfahrens wird in gleicher Weise auf die übrigen NAND-Zelleneinheiten MU2, . . . MUn im gewählten Zellenblock des EPROMs 10 angewandt. Sie wird solange wiederholt, bis alle NAND-Zelleneinheiten im gewählten Block erfolgreich daraufhin überprüft worden sind, daß sie im erwähnten Bezugsschwellenspannungsbereich liegen. Das Schema zum Anlegen der Hauptspannungen an die Hauptkomponenten des EPROMs 10 während der Wiederholung der Schreib-Prüfoperationen ist in der nachfolgenden TABELLE 2 dargestellt.

TABELLE 2

Die Markierung "-" wird zur Anzeige eines elektrisch "schwebenden" Zustandes verwendet. Es sei bemerkt, daß die Angabe "0V" der Spannung Vsg1 während der Löschperiode (mit "*" markiert) auf 20V eingestellt werden kann, falls in einem N-leitenden Substrat, statt dem P-leitenden Substrat 44, ein P-leitender Muldenbereich angeordnet ist. Dasselbe gilt für die später dargestellten Tabellen.

Der Ausführungsbefehl für die zweite Schreib-Prüfoperation kann leicht so geändert werden, daß die zweite Schreib-Prüfoperation dann durchgeführt wird, nachdem die Schreib(Programmier)operationen sowie die zugehörigen ersten Schreib-Prüfoperationen in bezug auf alle NAND-Zelleneinheiten MU durchgeführt worden sind, die im gewählten Zellenblock enthalten sind. Die bei den Hauptkomponenten des EPROMs 10 während mehrerer Betriebsweisen erzeugten Hauptspannungen sind in der nachfolgenden TABELLE 3 dargestellt.

TABELLE 3

Es sei darauf hingewiesen, daß im Falle der TABELLE 3 die Schaltungsstruktur der Fig. 7 leicht so geändert werden sollte, daß (1) das NAND-Gate G5 mit Doppeleingang entfernt wird, mit der Folge, daß das Schreib-Prüfsignal W-PRÜF2 direkt an den Inverter I2 geliefert wird; und daß (2) das NAND-Gate G3 mit Doppeleingang durch ein NAND-Gate mit dreifachem Eingang ersetzt wird, wobei der dritte Eingang zum Empfangen des Schreib-Prüfsignals W-PRÜF2 dient, zusätzlich zu den beiden Eingängen für das Signal LESEN und die Adresse ai(Balken).

Es kann möglicherweise dazu kommen, daß selbst nach der Wiederholung der ersten und zweiten Schreib-Prüfoperation, die eine vorbestimmte Anzahl von Wiederholungen umfaßt, eine einzelne oder mehrere Speicherzellentransistoren (ungenügend beschriebene oder übermäßig beschriebene Zellentransistoren) nach wie vor mit ihren resultierenden Schwellenspannungen außerhalb des Bezugsbereiches liegen, das heißt, daß der Prüfprozeß nicht erfolgreich beendet ist. In diesem Falle wird damit begonnen, den gewählten Zellenblock vom Zugriff auf irgendeine Weise auszuschließen. Dieses Zugangsverbot wird in der Halbleiterspeichertechnik allgemein als "Schutzverfahren" bezeichnet. Die Leseoperation des EPROMs 10 entspricht im wesentlichen derjenigen der herkömmlichen EEPROMs des gleichen Typs.

Praktisch können mehrere Wege zur Ausführung der Kombination der ersten und zweiten Schreib-Prüfoperationen bestehen. Einige typische Beispiele davon werden nachfolgend durch die Darstellung fünf größerer Prozeßabläufe erörtert. Der erste Ablauf ist im Flußdiagramm der Fig. 12 dargestellt, wobei die erste und die zweite Schreib-Prüfoperation in bezug auf jede der Wortleitungen WL in dem als Einheit angesehenen gewählten Zellenblock durchgeführt werden.

Genauer gesagt wird in Schritt 140 der Fig. 12 ein bestimmter Zellenblock im EEPROM 10 gewählt. Es sei angenommen, daß der k-te Zellenblock ausgewählt wird. Wenn der Parameter I der NAND-Zelleneinheit in Schritt 142 als 1 spezifiziert ist, wird in Schritt 144 eine entsprechende NAND-Zelleneinheit MU1 gewählt. Wenn in Schritt 146 die Wortleitungsnummer J als 1 spezifiziert wird, wird anschließend in Schritt 148 eine entsprechende Wortleitung W11 gewählt. Dann wird eine entsprechende Einzelseite bezeichnet. In Schritt 150 werden Speicherzellentransistoren M11, M21, . . . , Mn1, die mit der gewählten Wortleitung WL zur Bildung der Einzelseite verbunden sind, programmiert oder mit Datenbits beschrieben, die von den ihnen zugeordneten Bitleitungen BL geliefert werden.

Anschließend wird in Schritt 152 der Fig. 12 die erste Schreib-Prüfoperation in bezug auf die gewählte Seite durchgeführt. Genauer gesagt wird eine Leseoperation zur ersten Schreib-Prüfung (Prüfen auf ungenügendes Schreiben) durch Anlegen der ersten Prüfspannung Vver1 an die gewählte Wortleitung WL1 in der zuvor beschriebenen Weise durchgeführt. Danach wird in Schritt 154 die zweite Prüfspannung Vver2 an die Wortleitung WL1 angelegt und eine Leseoperation für die zweite Prüfung (Prüfung auf übermäßiges Schreiben) durchgeführt. Während dieser Schritte werden die nichtgewählten Wortleitungen WL2 bis WL8 mit der Leistungsversorgungsspannung Vcc versorgt.

In Schritt 156 der Fig. 12 erfolgt eine Überprüfung mit dem Ziel zu ermitteln, ob irgendein übermäßig beschriebener Zellentransistor übrigbleibt oder nicht. Falls das Überprüfungsergebnis "NEIN" lautet, geht das Programm nach Schritt 158 über, in welchem eine weitere Prüfung durchgeführt wird um zu entscheiden, ob irgendein ungenügend beschriebener Zellentransistor übrig bleibt oder nicht. Falls in Schritt 156 das Überprüfungsergebnis "JA" lautet, kehrt das Programm nach Schritt 150 zurück. Durch erneutes Ausführen der Schritte 150, 152, 154 wird eine Wiedereinschreibungsoperation (zusätzliches Einschreiben oder erneutes Programmieren) durchgeführt. Eine entsprechende Entscheidung erfolgt in den Schritten 156, 158. Der genannte Prozeßablauf wird solange wiederholt, bis in Schritt 158 ein "NEIN" auftritt, was bedeutet, daß keinerlei ungenügend beschriebene Zellen aufgefunden werden.

Während die Schreib-Prüfoperationen wiederholt werden, kann es passieren, daß in Schritt 156 ein "JA" erhalten wird. Falls dies der Fall ist, zweigt das Programm nach Schritt 160 ab. In diesem Schritt wird die hier gewählte NAND-Zelleneinheit MU1 "geschützt" und als eine nicht mehr betriebsfähige Einheit ausgewiesen, die von da an vom Zugriff ausgeschlossen ist. Nachdem in Schritt 162 der Parameter I erhöht bzw. um eins "inkrementiert" wird, kehrt das Programm nach Schritt 144 zurück. Die NAND-Zelleneinheit MU1 wird mit anderen Worten von nun an im wesentlichen fallengelassen (virtuell aus den effektiven NAND-Zelleneinheiten ausgeschieden), und das Programm geht auf einer Schreib-Prüfstufe über, die die nächste NAND-Zelleneinheit MUi+1 (in diesem Falle = MU2) betrifft. Es sei darauf hingewiesen, daß in Schritt 160 das Schutzverfahren auf den genannten Zellenblock selbst, statt auf die NAND-Zelleneinheit MU1 erstreckt werden kann. In diesem Falle wird das Flußdiagramm wie folgt modifiziert: in Schritt 162 wird der Parameter K um eins inkrementiert, während der Parameter I unverändert bleibt. Weiter kehrt das Programm nicht nach Schritt 140, sondern nach Schritt 144 zurück. Ein solcher modifizierter Ablauf des Unterprogramms ist in Fig. 12 durch die Blöcke 160a, 162a dargestellt, die durch eine gestrichelte Linie miteinander verbunden sind. Die beiden möglichen Modifikationen können je nach den Wünschen des Endbenutzers frei angewandt werden. Das Genannte kann in gleicher Weise auf die übrigen Ausführungsformen angewandt sind, die weiter unten dargestellt werden, obgleich dort eine ähnliche Kenntlichmachung in den entsprechenden Flußdiagrammen nur aus Gründen der Anschaulichkeit weggelassen wurde.

Wenn in beiden Schritten 156 und 158 der Fig. 12 ein "NEIN" ausgegeben wird, also mit anderen Worten alle Zellentransistoren in der gewählten NAND-Zelleneinheit MU1 den ersten und zweiten Prüftest aufgrund der Tatsache bestanden haben, daß ihre tatsächlichen Schwellenspannungen korrekt in den Bezugsbereich fallen, wird in Schritt 164 überprüft, ob irgendein zu programmierendes Schreibdatum in bezug auf die gewählte NAND-Zelleneinheit übrig bleibt. Falls "JA", erfolgt in Schritt 166 eine Überprüfung mit dem Ziel festzustellen, ob der Parameter J bereits die Zahl 8 erreicht hat (diese Zahl gibt die Anzahl der in der NAND-Zelleneinheit MUi angeordneten Zellentransistoren wieder; vergleiche Fig. 2). Falls die Ausgabe des Schrittes 166 auf "NEIN" lautet, wird in Schritt 168 der Parameter J auf J = J1 gesetzt, woraufhin das Programm nach Schritt 148 zurückkehrt. Andererseits wird im Falle, daß die Ausgabe des Schrittes 166 auf "JA" lautet, eine Prüfung durchgeführt um zu ermitteln, ob der Parameter I eine Zahl n erreicht, oder nicht (diese Zahl bezeichnet die Zahl der Bitleitungen BL; vergleiche Fig. 2). Falls "NEIN" erscheint um anzuzeigen, daß I kleiner als n ist, geht das Programm nach dem Inkrementieren von I um eins nach Schritt 144 zurück, während in Schritt 172 J auf J = 1 gesetzt wird. In Schritt 170 geht das Programm im Falle, daß in "JA" erscheint, nach Schritt 174 weiter, bei dem die Blocknummer K um eins inkrementiert wird, während I = J = 1 ist. Danach kehrt das Programm nach Schritt 140 zurück. Nach der Wiederholung des geschilderten Programmablaufs wird im Falle, daß in Schritt 164 die Ausgabe ein "NEIN" ist, in Schritt 176 eine dem Schritt 174 entsprechende Operation durchgeführt. Dann ist der Prozeß beendet. Es sei darauf hingewiesen, daß in Fig. 12 die Ausführungsfolge der Schritte 156 und 158 in einigen Fällen gegeneinander vertauscht werden kann.

Der in Fig. 13 dargestellte Schreib-Prüfprozeßablauf ist dadurch gekennzeichnet, daß unter Bezugnahme auf die gewählte NAND-Zelleneinheit MUi Prüftests auf ungenügendes Schreiben als erste durchgeführt werden, und daß die Prüftests auf übermäßiges Schreiben anschließend durchgeführt werden. Der in Fig. 13 dargestellte Ablauf entspricht demjenigen der Fig. 12, was die Schritte 140 bis 150 anbetrifft. Nachdem in Schritt 150 die Datenschreiboperation auf der gewählten Seite durchgeführt worden ist, geht das Programm nach Schritt 180 weiter, bei dem eine Überprüfung durch Anlegen der ersten Prüfspannung Vver1 an die gewählte Wortleitung durchgeführt wird mit dem Ziel zu entscheiden, ob in der gewählten Seite irgendein ungenügend beschriebener Zellentransistor verblieben ist. Der Schritt 180 kann dem Schritt 158 der Fig. 12 entsprechen. Wenn sich in Schritt 180 ein "JA" ergibt, kehrt das Verfahren nach Schritt 150 zurück. Falls sich in Schritt 180 ein "NEIN" ergibt, geht der Prozeß nach Schritt 182 weiter, bei dem J um eins inkrementiert wird. In Schritt 184 erfolgt eine Überprüfung mit dem Ziel herauszufinden, ob K bereits die Zahl 8 erreicht hat. Falls K < 8 ist, ist die Ausgabe des Schrittes 184 ein "NEIN". Damit kehrt das Programm nach Schritt 148 zurück.

Nachdem die Schritte 148, 150, 180, 182 der Fig. 13 wiederholt worden sind und in Schritt 184 ein "NEIN" erscheint, oder genauer gesagt, wenn erfolgreich überprüft worden ist, daß innerhalb der gewählten Seite keinerlei ungenügend beschriebener Zellentransistor vorhanden ist, geht das Programm nach Schritt 186 weiter. In diesem Schritt wird die gleiche NAND-Zelleneinheit nunmehr in die Exzessiv-Schreibprüfstufe versetzt, um herauszufinden, ob ein übermäßig beschriebener Zellentransistor in der gewählten Seite verblieben ist. Dieser Schritt entspricht dem Schritt 156 der Fig. 12 insofern, als die zweite Prüfspannung Vver2 an die gewählte Wortleitung angelegt wird. Falls in Schritt 186 ein "JA" erzeugt wird, kehrt das Programm über die Schritte 160, 162, die durch die Schritte 160a, 162a der Fig. 12 ersetzt werden können, wie früher beschrieben, nach Schritt 144 zurück. Falls in Schritt 186 ein "NEIN" erscheint, kehrt das Programm über die Schritte 164, 170 und weiter über den Schritt 188 nach Schritt 144 zurück, um dann I um den Wert Eins zu inkrementieren (I = I + 1).

Der in Fig. 14 dargestellte Schreib-Prüfprozeßablauf ist dadurch gekennzeichnet, daß jedesmal dann, wenn bei der gewählten NAND-Zelleneinheit MUi ein Prüfprozeß auf ungenügendes Schreiben beendet ist, sofort der Prüftest auf übermäßiges Schreiben nachfolgt. Der Ablauf der Fig. 14 entspricht demjenigen der Fig. 13, was die Abwicklung der Schritte 140 bis 150 und 180 anbetrifft. In Schritt 180 wird die gewählte Seite einer entsprechenden Prüfoperation auf ungenügendes Schreiben unterzogen um zu entscheiden, ob irgendein ungenügend beschriebener Zellentransistor in der gewählten Seite übriggeblieben ist. Wenn kein solcher Zellentransistor gefunden wird, geht das Programm nach Schritt 186 über, indem eine zweite Prüfspannung Vver2 an die gleiche Wortleitung WLj angelegt wird, während im Falle der nichtgewählten Wortleitungen die Leistungsversorgungsspannung Vcc angelegt wird, um so einen Prüftest auf übermäßiges Schreiben durchzuführen. Falls ein übermäßig beschriebener Zellentransistor gefunden wird, kehrt das Programm über die Schritte 160, 162 nach Schritt 144 zurück. Wird der fragliche Zellentransistor nicht gefunden, geht das Programm nach Schritt 164 über, der bereits unter Bezugnahme auf Fig. 13 erläutert wurde. Falls in Schritt 164 ein "JA" auftritt, werden die Schritte 168, 166 in dieser Reihenfolge ausgeführt. Falls in Schritt 166 ein "NEIN" erscheint, kehrt das Programm über den Schritt 172 nach Schritt 144 zurück. Falls in Schritt 170 ein "JA" erscheint, kehrt das Programm über den Schritt 174 nach Schritt 140 zurück.

Im Grundsätzlichen entspricht der in Fig. 15 dargestellte Prozeßablauf demjenigen der Fig. 12, wobei ein Unterprogramm 190 hinzugefügt ist, in welchem nach Schritt 150 die der gewählten NAND-Zelleneinheit MUi zugeordneten Wortleitungen WL1-WL8 sequentiell angesteuert werden, wobei eine Kombination der Prüfoperationen auf ungenügendes Schreiben und übermäßiges Schreiben in bezug auf jede dieser Wortleitungen durchgeführt wird.

Im einzelnen erfolgt in Schritt 192 der Fig. 15 eine Überprüfung mit dem Ziel zu ermitteln, ob die Wortleitungsnummer J, die auch als Angabe der gewählten Seitennummer interpretiert werden kann, die Zahl 8 erreicht. Falls J < 8 ist, erfolgt in Schritt 194 eine Überprüfung mit dem Ziel zu entscheiden, ob in bezug auf die gewählte Seite noch irgendein weiteres einzuschreibendes Datum übrig bleibt oder nicht. Falls "JA", wird in Schritt 196 die Nummer J auf J + 1 gesetzt; dann kehrt das Programm nach Schritt 150 zurück. Falls in Schritt 194 die Antwort "NEIN" lautet, geht das Programm nach Schritt 198 weiter, bei dem J auf 1 initialisiert wird. Der Prozeßablauf geht also direkt zu diesem Schritt 198 weiter, wenn in Schritt 192 ein "JA" erscheint, mit anderen Worten, wenn J die Zahl 8 erreicht.

Anschließend erfolgt in Schritt 200 der Fig. 15 ein Prüftest auf ungenügendes Schreiben in bezug auf die gewählte J-te Seite. Diese Prüfung entspricht dem Schritt 152 der Fig. 12 insofern, als die erste Prüfspannung Vver1 an die J-te Wortleitung WLj angelegt wird. Dann wird in Schritt 202 die gleiche Seite einem Prüftestverfahren auf übermäßiges Schreiben unterzogen. Diese Prüfung entspricht dem Schritt 154 der Fig. 12 insofern, als die zweite Prüfspannung Vver2 an die J-te Wortleitung WLj angelegt wird. In Schritt 202 wird geprüft, ob J die Zahl 8 erreicht oder nicht. Falls "NEIN" (J < 8), wird in Schritt 206 der Parameter J auf J + 1 gesetzt, woraufhin das Programm nach Schritt 200 zurückkehrt. Falls "JA" (J - 8), geht das Programm zum oben erwähnten Schritt 156 über. Der jetzt folgende Prozeßablauf entspricht im wesentlichen dem in Fig. 12 dargestellten entsprechenden Verfahrensabschnitt. Es sei jedoch bemerkt, daß in Fig. 15 der zwischen den Schritten 164 und 170 der Fig. 12 liegende Schritt 166 nicht länger benötigt wird.

Das Verfahren der Fig. 15 kann in der in Fig. 16 dargestellten Weise abgeändert werden. Der Ablauf der Fig. 16 entspricht demjenigen der Fig. 15, wobei der Schritt 202 durch den Schritt 154 der Fig. 12 ersetzt ist, der zwischen den in Fig. 16 dargestellten Schritten 158 und 156 ausgeführt wird. Dies bedeutet, daß die Exzessiv-Schreibprüfung für die gewählte NAND-Zelleneinheit MU1 nur dann beginnen kann, nachdem die Prüfoperation auf ungenügendes Schreiben sequentiell durch aufeinanderfolgendes Wählen der der NAND-Zelleneinheit zugeordneten Wortleitungen WL (der Seiten) und Anlegen der ersten Prüfspannung Vver1 durchgeführt worden sind. Der EEPROM 10 liefert eine höhere Betriebszuverlässigkeit aufgrund des Merkmals der "Prüfkombination aus:
ungenügendes Schreiben/übermäßiges Schreiben" bei Verwendung der ersten und zweiten Prüfspannungen Vver1, Vver2. Dies legt die Annahme nahe, daß selbst wenn die nach dem Programmieren resultierende Schwellenspannungen bei den Speicherzellentransistoren M aufgrund von Abweichungen im Herstellungsprozeß der hochintegrierten NAND-EEPROMs variieren, solche physikalischen Unterschiede "absorbiert oder kompensiert" werden können, mit Erfolg eine höhere Zuverlässigkeit des Zugriffs zu bieten. Es ist somit möglich, die strengen Anforderungen abzuschwächen, die an die Halbleiterhersteller gestellt werden und die in dem Maße strenger werden, wie die Integrationsdichte zunimmt. Eine solche Mäßigung der Anforderungen führt zu einer Steigerung der Herstellungsausbeute bei den EEPROMs.

Weiter kann das obige Merkmal der "Prüfkombination:
ungenügendes Schreiben/übermäßiges Schreiben" bewirken, daß die Programmierzeit kürzer wird. Es ist daher möglich, die Speicherzellentransistoren erfolgreicher vor dem Absturz in den Exzessiv-Schreibzustand zu bewahren, der sie für eine Erholung unfähig macht. Durch die verkürzte Programmierperiode können diese Zellentransistoren, selbst wenn ungenügend beschriebene Zellentransistoren auftreten, leicht durch anschließende Wiederprogrammieroperationen bei minimiertem Risiko und maximierter Erfolgswahrscheinlichkeit "gerettet" werden. Dies kann dazu dienen, das Verbleiben der Schwellenspannungen der einmal programmierten Zellentransistoren innerhalb des erlaubten Variationsbereiches mit größerer Wahrscheinlichkeit zu erleichtern oder zu beschleunigen (wobei dieser Bereich dahin tendiert, enger bemessen zu werden, um Abweichungen im Herstellungsprozeß zu kompensieren). Aufmerksamkeit sollte auch der Tatsache gewidmet werden, daß selbst wenn übermäßig beschriebene Zellentransistoren auftreten, der EEPROM immer noch durch "Schützen" nur eines Teils des Speicherzellenfeldes einschließlich des betreffenden Zellentransistors benutzbar bleibt, wobei dieser Teil entweder eine NAND-Zelleneinheit, oder ein Zellenblock sein kann, der diese Zelleneinheit enthält, obgleich die erstere wegen der zu erwartenden höhere Leistungsfähigkeit der letzteren vorzuziehen ist. Es ist also möglich, das Risiko des Verlustes des gesamten Speicherplatzes des EEPROMs zu minimieren.

Da weiter die obige Ausführungsform der Erfindung so aufgebaut ist, daß sie die Lösch-Prüfoperation während des gleichzeitigen Löschbetriebes vor dem Programmierbetrieb durchführt, können die einmal gelöschten Speicherzellentransistoren zusätzlich gezwungen werden, ihre Schwellenspannungen vor Beginn des Programmablaufs gleichmäßig auf einem unteren Pegel zu halten. Eine solche Gleichmäßigkeit der Tendenz in Richtung auf eine abgesenkte Schwellenspannung liefert die folgenden unerwarteten Ergebnisse: die Lesegeschwindigkeit von logischen "0"-Daten kann verbessert werden, und die Schwellenspannungen der Zellentransistoren können entweder unterdrückt, oder gehindert werden, zu hochpegelig zu werden (Absturz in den Exzessiv-Schreibzustand, wenn logische "1"-Daten programmiert werden).

Die vorliegende Erfindung ist nicht auf die oben beschriebenen spezifischen Ausführungsformen beschränkt, sie kann auch in anderer Weise durchgeführt oder verkörpert werden, ohne daß dabei von den wesentlichen Eigenschaften und vom Erfindungsgedanken abgewichen wird.

Die obige Beschreibung des EEPROMs 10 basierte auf der Annahme, daß die Schaltungsstruktur zur Erzielung der Funktion der "Prüfkombination: ungenügendes Schreiben/übermäßiges Schreiben" durch die interne Schaltungsstruktur verwirklicht wird, die auf einem Chipsubstrat 44 angebracht ist. Dies ist jedoch nicht für die Umsetzung der vorliegenden Erfindung in die Praxis wesentlich. Die Schaltungsstruktur kann auch in einem getrennten IC-Chip angeordnet werden. In diesem Falle kann ein einziger IC-Chip für die EPROMs als gemeinsamer Einsteller verwendet werden, wenn die Erfindung bei einem IC-Kartenmodul angewandt wird, der eine Vielzahl von NAND-EEPROMs aufweist und eine äußere Speichereinheit für ein digitales Computersystem verwendet. Dies kann die Struktur der IC-Karte vereinfachen.

Darüber hinaus kann das in der TABELLE 3 dargestellte Spannungsanlegeschema gemäß der nachfolgenden TABELLE 4 geändert werden.

TABELLE 4

Das Spannungsanlegeschema der TABELLE 4 entspricht demjenigen der TABELLE 3, wobei die beiden getrennten (ersten und zweiten) Schreib-Prüfprozesse einen einzigen "gemeinsamen" Schreib-Prüfprozeß ersetzen, und die an die nichtgewählten Wortleitungen WL2, WL4-WL8 angelegten Spannungen Vcg2, Vcg4-Vcg8 in diesem Falle 3.5 Volt, statt 5 Volt lt. TABELLE 3, betragen, während eine gewählte Wortleitung WL3 mit einer Spannung (Vcg3) von 1.5 Volt gespeist wird. In diesem Falle ist die Schaltungsstruktur der Fig. 7 geringfügig umgeordnet, indem (1) das NAND-Gate G5 mit Doppeleingang an seinem einen Eingang mit der Adresse ai(Balken) statt mit ai, und an seinem anderen Eingang mit einem gemeinsamen Schreib-Prüfsteuersignal W-PRÜF statt dem Signal W-PRÜF2 beliefert wird; (2) das erste Schreib-Prüfsignal W-PRÜF durch das gemeinsame Schreib-Prüfsignal W-PRÜF ersetzt wird; und (3) das NAND-Gate G3 mit Doppeleingang durch ein NAND-Gate mit dreifachem Eingang ersetzt wird, dessen dritter Eingang, zusätzlich zu den beiden Eingängen für das Signal LESEN und die Adresse ai(Balken) zum Empfangen des gemeinsamen Schreib-Prüfsignals W-PRÜF herangezogen wird. Bei dieser Anordnungsweise kann die Gesamtlänge der zur Beendigung der ersten und zweiten Schreib-Prüfoperationen benötigten Zeitperiode herabgesetzt werden, um so die Zugriffsgeschwindigkeit des EEPROMs 10 zu verbessern.

Die vorliegende Erfindung ist auch auf verschiedene Typen von EEPROMs anwendbar, die sich vom Typ des NAND-EEPROMs 10 03762 00070 552 001000280000000200012000285910365100040 0002004207934 00004 03643unterscheiden. Beispielsweise ist das Schreib-Prüfkonzept der Erfindung auf einen EPROM anwendbar, der ein gemäß Fig. 17 ausgebildetes Speicherzellenfeld umfaßt. Dieser EEPROM ist unter Fachleuten im Bereich der Speichertechnik als "NOR-Zellen-EEPROM" bekannt. Der jetzt folgende Teil der Beschreibung ist der Erläuterung dieser Einrichtung gewidmet.

Die typische Anordnung der Speicherzellen des NOR-EEPROMs ist in Fig. 17 dargestellt, wobei die Speicherzellen Zeilen und Spalten von Zwillings-Feldeffekttransistoren mit isoliertem Gate aufweisen, bei denen es sich um FATMOS-Transistoren M handeln kann. Bitleitungen BL sind den Spalten der Speicherzellentransistoren M zugeordnet. Die Zeilen der Transistoren M sind mit ihren Steuergateelektroden an die Steuergateleitungen (Wortleitungen) CG angeschlossen. Wahlleitungen S sind mit dem Feld der Speicherzellentransistoren M an den verbleibenden Source-Drainanschlußknoten verbunden, wie Fig. 17 zeigt.

In Fig. 18 ist die Schwellenspannungsverteilung des zuvor beschriebenen NAND-EPROMs 10 im Löschmodus durch das von einer Linie 210 umschlossene innere Gebiet dargestellt, während die Schwellenspannungsverteilung im Schreib(programmier)modus durch das von der Linie 212 umschlossene innere Gebiet dargestellt ist. Genauer gesagt, sollte gefordert werden, daß zur Erzielung einer höheren Zuverlässigkeit des Zugriffs die Schwellenspannung jedes Zellentransistors im Löschmodus in einen spezifischen Bereich im negativen Polaritätsgebiet fällt, der unter Null Volt liegt (unterer halber Bereich der Fig. 18). Im Gegensatz dazu, sollte beim Programmiermodus die Schwellenspannung jedes Zellentransistors in ein begrenztes Gebiet positiver Polarität fallen (es wird an die Tatsache erinnert, daß der zulässige Variationsbereich bei den vorhergehenden Ausführungsformen der Erfindung zwischen 1.5 und 3.5 Volt definiert ist). Andererseits wird verlangt, daß beim NOR-EEPROM der Fig. 17 die Schwellenspannungsverteilung während des Lösch- und des Programmiermodus innerhalb der verschiedenen Bereiche des positiven Polaritätsgebietes liegen, d. h. jeweils innerhalb der inneren Bereiche der Linien 214 und 216. Wenn das Konzept der "Prüfkombination: ungenügendes Schreiben/übermäßiges Schreiben" der vorliegenden Erfindung auf den NOR-EEPROM angewandt wird, erfordert der inhärente Unterschied des NOR-EEPROMs gegenüber dem NAND-EEPROM 10 hinsichtlich der Schwellenspannungscharakteristik einige geringfügige Abänderungen, die weiter unten beschrieben werden.

Der erwähnte Schreib-Prüfablauf, wie etwa die in Fig. 12 dargestellten Schritte 152, 154, der mit der ersten und zweiten Schreib-Prüfspannung Vver1, Vver2 arbeitet, wird bei der Löschprüfoperation des NOR-EEPROMs der Fig. 17 verwendet. Gleichzeitig kann, falls nötig, der Löschprüfprozeß der Erfindung als Schreib-Prüfprozeß beim NOR-EEPROM eingesetzt werden. In diesem Falle wird eine dritte Spannung als Bezugsprüfspannung verwendet. Die dritte Spannung kann typischerweise 5.5 Volt betragen, wenn die erste und zweite Prüfspannung zum "Löschen" jeweils 4.5 und 0.5 Volt beim NOR-EEPROM beträgt. Der praktische Verfahrensablauf des ersten und zweiten Löschprüfprozesses beim NOR-EEPROM kann wie bei den in den Fig. 12-16 dargestellten Beispielen aufgebaut sein. Das ihm zugrundeliegende Prinzip ist dasselbe wie das beim oben beschriebenen NAND-EEPROM 10 zum Einsatz kommende Prinzip.

Claims

1. Nichtflüchtige Halbleiterspeichervorrichtung, mit

- einem in Zeilen und Spalten angeordneten Feld (12) von Speicherzellen (M),von denen jede einen elektrisch löschbaren und programmierbaren Speicherzellentransistor aufweist,
- Auflade-/Endladesteuereinrichtungen (14, 16), die mit dem Feld verbunden sind, um zu bewirken, daß die Schwellenspannung von aus dem Feld ausgewählten Speicherzellentransistoren (M) durch Veränderung der darin geladenen Beträge von elektrischen Trägern verändert wird;
- einer Verifizierungseinrichtung (32, 38, 40, 42) zum Verifizieren eines resultierenden Speicherzustands der Speicherzellentransistoren;

dadurch gekennzeichnet, daß

- die Verifizierungseinrichtung (32, 38, 40, 42) eine Schwellenspannung der Speicherzellentransistoren überprüft, ob diese in einem von einer ersten Bezugsspannung (Vver1) und einer zweiten Bezugsspannung (Vver2), die größer als die erste Bezugsspannung ist, definierten Bereich liegt, und
- falls einer der Speicherzellentransistoren (M) eine Schwellenspanung außerhalb dieses Bereichs aufweist, während einer vorbestimmten Zeitdauer eine zusätzliche Ladungsmengen-Änderungsoperation durchgeführt wird, um die Schwellenspannung des betreffenden Speicherzellentransistors dem durch die erste und zweite Bezugsspannung definierten Spannungsbereich anzunähern.

2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Verifizierungseinrichtungen aufweisen:
Leseeinrichtungen (28) zum Auslesen von in den ausgewählten Speicherzellen-Transistoren gespeicherten Daten;
Speichermittel (36) zum Empfangen ursprünglicher, in die ausgewählten Zellen einzuschreibender Daten sowie zum Halten der ursprünglichen Daten; und
Komparatoreinrichtungen (32), die mit den Lese- und Speichereinrichtungen verbunden sind, zum Vergleichen der gelesenen Daten mit den ursprünglichen Daten sowie zum Erzeugen eines digitalen Vergleichssignals.

3. Vorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die Leseeinrichtungen (28) Spannungsversorgungseinrichtungen (106, 108) aufweisen, die den ausgewählten Speicherzellen (12) zugeordnet sind und zur Versorgung der ausgewählten Speicherzellen mit der ersten Bezugsspannung (Vver1) dienen, um die Leseeinrichtungen (28) zur Erfassung erster Lesedaten zu veranlassen, und um die ausgewählten Speicherzellen mit der zweiten Bezugsspannung (Vver2) zu versorgen, um die Leseeinrichtungen zur Erfassung zweiter Lesedaten zu veranlassen.

4. Vorrichtung nach Anspruch 3, gekennzeichnet durch Steuerungseinrichtungen (24, 26), welche dann, wenn das digitale Vergleichssignal die Koinzidenz der ersten Lesedaten mit den ursprünglichen Daten anzeigt, die Verifizierungseinrichtungen steuert, die zusätzliche Ladungsänderungsoperation zu beenden.

5. Vorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die Steuereinrichtung (26) bewirkt, daß zumindest ein Teil der ausgewählten Speicherzellen als defekt gekennzeichnet werden, wenn die zweiten Lesedaten anzeigen, daß wenigstens ein Zellentransistor der ausgewählten Zellen nicht leitend bleibt, bei einer Schwellenspannung, die oberhalb des definierten Bereiches liegt.

6. Programmierverfahren für eine nicht flüchtige Halbleiterspeichervorrichtung mit einer Vielzahl von programmierbaren und löschbaren Speicherzellentransistoren (M), die in Zeilen und Spalten auf einem Substrat (44) angeordnet sind, mit den Schritten:

- Verändern des in einem ausgewählten Speicherzellentransistor gespeicherten Ladungsbetrages, um eine Veränderung der Schwellenspannung des Speicherzellentransistors zu bewirken; und
- Verifizieren eines resultierenden elektrischen Zustandes des ausgewählten Speicherzellentransistors;

gekennzeichnet durch die Schritte:

- Prüfen, ob die Schwellenspannung des ausgewählten Speicherzellentransitors in einem von einer ersten Bezugsspannung (Vver1) und einer zweiten Bezugsspannung (Vver2), welche größer als die erste Bezugsspannung ist, definierten Bereich liegt;
- falls die Schwellenspannung außerhalb des definierten Bereiches liegt, Durchführen einer zusätzlichen Ladungsbetragsänderungsoperation während einer vorbestimmten Zeitdauer; und
- Wiederholen der Prüfung und der zusätzlichen Ladungsbetragsänderungsoperation, bis der elektrische Zustand des Speicherzellentransistors in den genannten Bereich hineinfällt.

7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß die Prüfung die folgenden Teilschritte aufweist:

- Empfangen eines ursprünglich in die ausgewählte Speicherzelle einzuschreibenden Datums und Halten des ursprünglichen Datums in einer Speichereinheit (36);
- Auslesen des Datums aus der ausgewählten Speicherzelle zur Erzeugung eines Lesedatums; und
- Vergleichen des gelesenen Datums mit dem ursprünglichen Datum zur Erzeugung eines digitalen Vergleichssignals, das einen ersten Potentialpegel annimmt, wenn das erste gelesene Datum mit dem ursprünglichen Datum übereinstimmt, und das einen zweiten Potentialpegel annimmt, wenn sich das zweite gelesene Datum vom ursprünglichen Datum potentialmäßig unterscheidet.

8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß während des Anlegens der ersten Bezugsspannung (Vver1) an der ausgewählten Speicherzelle der Wiederholungsschritt weitergeht, wenn sich das digitale Vergleichssignal auf dem zweiten Pegel befindet, während der Wiederholungsschritt beendet wird, wenn sich das digitale Vergleichssignal auf dem ersten Pegel befindet.

9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß, wenn die zweiten Lesedaten während des Anliegens der zweiten Bezugsspannung anzeigen, daß wenigstens ein Zellentransistor der ausgewählten Speicherzellen nicht leitend verbleibt, mit einer Schwellenspannung oberhalb des genannten Bereiches, zumindest ein Teil der ausgewählten Speicherzellen als defekt gekennzeichnet werden.

10. Verfahren nach Anspruch 9, gekennzeichnet durch die Schritte:

- Initialisierung der ausgewählten Speicherzellentransistoren durch Anlegen einer vorbestimmten Spannung;
- Überprüfen des resultierenden elektrischen Zustandes der Speicherzellentransistoren durch Testen ihrer Schwellenspannungen auf Änderungen, unter Benutzung einer dritten Bezugspannung, um festzustellen, ob ein nicht ordnungsgemäß initialisierter Zellentransistor vorhanden ist, der eine Schwellenspannung besitzt, die kleiner als die dritte Spannung ist;
- Durchführen eines zusätzlichen Initialierungsvorgangs während einer vorbestimmten Zeitperiode, wenn ein solcher, nicht ordnungsgemäßer Zellentransistor gefunden wird, und
- Wiederholen des Überprüfungsschrittes und des zusätzlichen Initialisierungsschrittes so lange, bis der elektrische Zustand identisch mit der dritten Spannung wird.

11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß der Initialisierungsschritt und die nachfolgenden Schritte vor dem Schreibschritt ausgeführt werden.