DE4224805A1

DE4224805A1 - Configurable logic cell for field programmable gate array - has device for performing combinational logic function coupled to device which is set to operate as D=type or toggle flip=flop

Info

Publication number: DE4224805A1
Application number: DE19924224805
Authority: DE
Inventors: Steffen Dipl Ing Becker; Doris Dipl Ing Keitel-Schulz; Doris Dr Re Schmitt-Landsiedel
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1992-07-27
Filing date: 1992-07-27
Publication date: 1994-02-03

Abstract

The logic cell (1) has inputs (4) and at least one output (5). The logic cell includes a device (2), e.g. a look-up table, whose inputs are connected to the inputs (4) of the logic cell. A second device (3), a flip-flop, has its single input connected to the output of the first device and its output coupled to the logic cell output terminal. The first device performs a desired combinational logic function. The second device stores a data value and can be set to operated either as a D-type flip-flop or as a toggle flip-flop. ADVANTAGE - Simplifies circuit for realising sequential logic, e.g. for counter or state machine.

Description

Die Erfindung betrifft eine Logikzelle mit den Merkmalen:The invention relates to a logic cell with the features:

a) the logic cell has inputs and at least one out go on,
b) the logic cell contains a first device, the on gears and an output and their inputs with are connected to the inputs of the logic cell,
c) the logic cell contains a second device, the egg has an input and an output and their on with an exit of the first facility and its Output is connected to the output logic cell
d) the first device carries an adjustable, combina toric logic function from
e) a data value is stored in the second device chert.

Eine derartige Logikzelle ist beispielsweise aus der US- Patentschrift 4 706 216 bekannt. Auf einem integrierten Halbleiterchip ist eine Vielzahl derartiger Logikzellen regelmäßig angeordnet. Die Ein- und Ausgänge der Logikzel len sind mit Leiterbahnen verbunden, die untereinander über einstellbare Schaltelemente verbindbar sind. Somit kennen zwischen den Ein- und Ausgängen verschiedener Lo gikzellen mittels der Leiterbahnen und Schaltelemente ein stellbare Signalverbindungen hergestellt werden. Jede der Logikzellen enthält eine erste Einrichtung zum Erzeugen einer kombinatorischen logischen Funktion und eine zweite Einrichtung zum Speichern eines Datenwertes. Diese Ein richtungen sind über Steuersignale, die der Logikzelle zu geführt werden, konfigurierbar. Durch das Konfigurieren der Logikzellen und der Verbindung der Logikzellen unter einander wird logische Funktion realisiert, die eine kom binatorische und eine sequentielle Teilfunktion enthalten kann.Such a logic cell is known, for example, from the US Patent 4,706,216 known. On an integrated Semiconductor chip is a large number of such logic cells arranged regularly. The inputs and outputs of the logic cell len are connected with interconnects that are interconnected are connectable via adjustable switching elements. Consequently know between the inputs and outputs of different lo gik cells by means of the conductor tracks and switching elements adjustable signal connections are established. Each of the Logic cells contain a first device for generating a combinatorial logic function and a second Device for storing a data value. This one Directions are via control signals to the logic cell managed, configurable. By configuring of the logic cells and the connection of the logic cells below logical functions are realized for each other, which a com contain binatorial and a sequential subfunction can.

Bestimmte sequentielle Schaltungen, wie z. B. Zähler und Zustandsmaschinen (Automaten) haben die Eigenschaft, daß in einem Speicherelement nur dann ein neuer Wert gespei chert wird, wenn eine Anzahl von Bedingungen erfüllt ist. Bei einem Zähler ist diese Bedingung für das n-te Bit be kanntermaßen eine zweistufige logische Verknüpfung aus ei nem ODER-Schaltglied und n ihm vorgeschaltete UND-Schalt glieder, von denen eines n Eingänge, die restlichen zwei Eingänge aufweisen. Der schaltungstechnische Aufwand zur Realisierung der Bedingung für das Umschalten einer Bit stelle des Zählers wächst mit steigender Wortbreite rela tiv stark an.Certain sequential circuits, such as. B. counters and State machines (automatons) have the property that only then can a new value be saved in a storage element is saved when a number of conditions are met. In the case of a counter, this condition is for the nth bit known to be a two-stage logical link from egg nem OR switching element and n upstream AND switching elements, one of which has n inputs, the remaining two Have inputs. The circuitry effort for Realization of the condition for switching a bit digit of the counter grows with increasing word width rela tiv strong.

Aufgabe der vorliegenden Erfindung ist es, eine Logikzelle der beschriebenen Art derart weiterzubilden, daß der schaltungstechnische Aufwand zur Realisierung von sequen tieller Logik gering bleibt.The object of the present invention is a logic cell of the type described in such a way that the circuitry expenditure for the realization of sequences logic remains low.

Diese Aufgabe wird dadurch gelöst, daß die zweite Einrich tung derart einstellbar ist, daß sie in einer ersten Ein stellung ein D-Flip-Flop und in einer zweiten Einstellung ein Toggle-Flip-Flop ist.This object is achieved in that the second device tion is adjustable so that in a first one position a D flip-flop and in a second setting is a toggle flip-flop.

Im folgenden wird die Erfindung anhand der in den Figuren dargestellten Ausführungsbeispiele näher erläutert. Sich in verschiedenen Figuren entsprechende Elemente sind mit den gleichen Bezugszeichen versehen. Es zeigenIn the following the invention with reference to the in the figures illustrated embodiments explained in more detail. Yourself corresponding elements in different figures are included provided with the same reference numerals. Show it

Fig. 1 eine erfindungsgemäße Logikzelle, Fig. 1 shows a logic cell of the invention,

Fig. 2 eine Ausführungsform der in der Logikzelle enthal tenen zweiten Einrichtung, Fig. 2 shows an embodiment of the requested contained in the second logic cell means,

Fig. 3 eine weitere Ausführungsform der zweiten Einrich tung und Fig. 3 shows a further embodiment of the second Einrich device and

Fig. 4 die Logikzelle mit weiteren Schaltungselementen. Fig. 4 shows the logic cell with further circuit elements.

Die in der Fig. 1 gezeigte Logikzelle 1 weist Eingangssi gnalanschlüsse 4 auf, die mit einer ersten Einrichtung 2 verbunden sind. Ein Ausgang 7 der Einrichtung 2 wird einer Einrichtung 3 zugeführt, deren Ausgang 8 der Ausgang 5 der Logikzelle 1 ist. Durch die Einrichtung 2 wird eine kombi natorische logische Funktion realisiert. Die Einrichtung 3 dient zum Speichern eines Datenwertes. Weiterhin werden der Logikzelle 1 Steuersignale 6 zugeführt, durch die die Einrichtungen 2, 3 konfiguriert werden kennen. Dies bedeu tet, daß aus einer Anzahl von möglichen Konfigurationen jeweils eine Konfiguration, beispielsweise durch das Vor besetzen von Speicherstellen mit einem bestimmten Datenwert oder durch das Festlegen einer Schalterstellung, ausge wählt wird, so daß die Logikzelle 1 eine gewünschte logi sche Funktion realisiert.The logic cell 1 shown in FIG. 1 has Eingangssi gnalanschlüsse 4, which are connected to a first device 2. An output 7 of the device 2 is fed to a device 3 , the output 8 of which is the output 5 of the logic cell 1 . The device 2 implements a combinatorial logic function. The device 3 serves to store a data value. Furthermore, control signals 6 are supplied to the logic cell 1 , by means of which the devices 2 , 3 are configured. This means that a configuration is selected from a number of possible configurations, for example by presetting memory locations with a certain data value or by specifying a switch position, so that logic cell 1 implements a desired logic function.

Die Einrichtung 2 kann als Look-up-table mit Hilfe eines RAM mit einer Wortbreite von einem Bit ausgeführt sein. Die Werte der kombinatorischen logischen Funktion, die die Einrichtung 2 bezüglich der an den Eingängen 4 anliegenden Eingangssignale ausführen soll, werden bei der Inbetrieb nahme der Schaltung in das RAM über die Steuereingänge 6 eingelesen. Die Einrichtung 3 zur Speicherung eines Daten wertes ist so realisiert, daß sie entweder als ein D-Flip- Flop oder als ein Toggle-Flip-Flop (im weiteren kurz T- Flip-Flop genannt) arbeitet. Das D-Flip-Flop speichert bei jedem Taktimpuls denjenigen Wert, der an seinem Datenein gang anliegt. Das T-Flip-Flop schaltet bei jedem Taktim puls auf den komplementären Speicherzustand um, wenn dies an seinem Eingang durch einen bestimmten Datenwert (z. B. logisch Eins) ermöglicht wird, und behält den Speicherzu stand bei, wenn der komplementäre Datenwert (z. B. logisch Null) an seinem Eingang vorliegt.The device 2 can be designed as a look-up table using a RAM with a word length of one bit. The values of the combinatorial logic function that the device 2 is to perform with respect to the input signals present at the inputs 4 are read into the RAM via the control inputs 6 when the circuit is started up. The device 3 for storing a data value is implemented so that it works either as a D flip-flop or as a toggle flip-flop (hereinafter referred to as T flip-flop). With each clock pulse, the D flip-flop stores the value that is present at its data input. The T flip-flop switches to the complementary memory state at every clock pulse if this is enabled at its input by a certain data value (e.g. logic one), and maintains the memory state when the complementary data value (e.g. E.g. logic zero) is present at its input.

Zum Aufbau eines Zählers wird für jedes Bit eine Logik zelle verwendet, bei der die Einrichtung 3 als T-Flip-Flop konfiguriert ist. Bei einem Vorwärtszähler ist die Bedin gung zum Schalten des n-ten T-Flip-Flops, daß die Ausgänge der n-1 niedriger wertigen T-Flip-Flops logisch Eins sind. Dies wird durch eine UND-Verknüpfung erreicht, deren Ein gänge jeweils der Eingang und der Ausgang des n-1-ten T- Flip-Flops sind. Diese UND-Verknüpfung wird durch die ent sprechende Konfiguration der Einrichtung 2 realisiert. Für jede Bitstelle wird folglich nur eine UND-Verknüpfung be nötigt. Durch die erfindungsgemäße Logikzelle 1 kann somit vorteilhafterweise ein Zählen mit relativ geringem Aufwand zur Berechnung der Schaltbedeutung jeder Bitstelle aufge baut werden.To build a counter, a logic cell is used for each bit, in which the device 3 is configured as a T flip-flop. In the case of an up counter, the condition for switching the nth T-flip-flop is that the outputs of the n-1 lower-order T-flip-flops are logic one. This is achieved by an AND operation, the inputs of which are the input and the output of the n-1-th T flip-flop. This AND link is realized by the corresponding configuration of the device 2 . Consequently, only one AND operation is required for each bit position. By means of the logic cell 1 according to the invention, counting can thus advantageously be built up with relatively little effort for calculating the switching meaning of each bit position.

In der Fig. 2 ist eine Ausführungsform für die Einrich tung 3 der Logikzelle 1 nach Fig. 1 gezeigt. Die Einrich tung 3 enthält ein D-Flip-Flop 10, dem eine weitere Ein richtung 11 vorgeschaltet ist. Die Einrichtung 11 wird mittels eines an ihrem Steuereingang 14 anliegenden Steu ersignals so gesteuert, daß entweder das am Eingang 7 der Einrichtung 3 anliegende Signal auf den Eingang des D- Flip-Flops geschaltet wird oder daß negierte Ausgangssi gnal des D-Flip-Flops auf seinen Eingang rückgekoppelt wird. Somit kann die Einrichtung 3 so eingestellt werden, daß sie in einer ersten Einstellung als D-Flip-Flop und in einer zweiten Einstellung als T-Flip-Flop arbeitet. In Fig. 2, an embodiment for the Einrich device 3 of the logic cell 1 of FIG. 1 is shown. The Einrich device 3 contains a D flip-flop 10 , which another device 11 is connected upstream. The device 11 is controlled by means of a control signal applied to its control input 14 so that either the signal present at the input 7 of the device 3 is switched to the input of the D flip-flop or that negated output signal of the D flip-flop is switched on its input is fed back. Thus, the device 3 can be set so that it works as a D flip-flop in a first setting and as a T flip-flop in a second setting.

Die weitere Einrichtung 11 enthält gemäß Fig. 2 einen Multiplexer 12, dessen Ausgang mit dem Eingang des D-Flip- Flops verbunden ist. Der erste Dateneingang des Multi plexers 12 ist mit dem Eingang 7 der Einrichtung 3 verbun den. Der zweite Eingang des Multiplexers 12 ist über einen Inverter 13 mit dem Ausgang des D-Flip-Flops 10 verbunden. Der Multiplexer wird von dem an dem Steuersignal 14 anlie genden Signal gesteuert. In der ersten Einstellung des Multiplexers 12 wird sein erster Eingang ausgewählt, in der zweiten Einstellung sein zweiter Eingang.According to FIG. 2, the further device 11 contains a multiplexer 12 , the output of which is connected to the input of the D flip-flop. The first data input of the multi plexer 12 is connected to the input 7 of the device 3 . The second input of the multiplexer 12 is connected via an inverter 13 to the output of the D flip-flop 10 . The multiplexer is controlled by the signal lying on the control signal 14 . In the first setting of the multiplexer 12 , its first input is selected, in the second setting its second input.

In der Fig. 3 ist eine weitere Ausführungsform der Ein richtung 3 gezeigt. Sie enthält das D-Flip-Flop 10 und die Einrichtung 11 zur Steuerung der dem D-Flip-Flop zugeführ ten Signale. Die Einrichtung 11 weist ein Exklusiv-ODER- Schaltglied 20 auf, dessen Ausgang mit dem Eingang des T- Flip-Flops verbunden ist. Der erste Eingang des Schalt gliedes 20 ist mit dem Eingang 7 der Einrichtung 3 verbun den. Der zweite Eingang des Schaltgliedes 20 ist mit einem Multiplexer 21 verbunden. Dem Multiplexer 21 wird am er sten Eingang der Ausgang des D-Flip-Flops 10 und am zwei ten Eingang eine logische Null zugeführt. Der Multiplexer wird von dem am Steuereingang 14 anliegenden Signal ge steuert.In Fig. 3, a further embodiment of the device 3 is shown. It contains the D flip-flop 10 and the device 11 for controlling the signals supplied to the D flip-flop. The device 11 has an exclusive OR switching element 20 , the output of which is connected to the input of the T flip-flop. The first input of the switching element 20 is connected to the input 7 of the device 3 . The second input of the switching element 20 is connected to a multiplexer 21 . The multiplexer 21 is fed to the first input of the output of the D flip-flop 10 and a logic zero at the second input. The multiplexer is controlled by the signal present at the control input 14 .

In der ersten Einstellung des Multiplexers 21 wird die lo gische Null ausgewählt. Am Ausgang des Exklusiv-ODER- Schaltgliedes 20 erscheinen dann die Werte des am Eingang 7 anliegenden Signals. Bei der zweiten Einstellung des Multiplexers 21 wird das Ausgangssignal des D-Flip-Flops 10 auf den zweiten Eingang des Exklusiv-ODER-Schaltgliedes 20 rückgekoppelt. Eine logische Eins am Eingang 7 bewirkt dann, daß der jeweils komplementäre Wert des am Ausgang des D-Flip-Flops 10 anliegenden Signals an den Eingang des D-Flip-Flops 10 gelegt wird. Das D-Flip-Flop 10 speichert eine alternierende Folge von Schaltzuständen. Eine logi sche Null am Eingang 7 bewirkt, daß der Pegel am Ausgang des D-Flip-Flops 10 unverändert auf seinen Eingang rückge koppelt wird und der Schaltzustand bestehen bleibt. In der zweiten Einstellung des Multiplexers 21, wenn also der Ausgang des D-Flip-Flops 10 rückgekoppelt wird, arbeitet die Einrichtung 3 als T-Flip-Flop, d. h., daß bei einer logischen Eins 1 am Eingang 7 der gespeicherte Wert alter niert und bei einer logischen Null der gespeicherte Wert beibehalten wird.In the first setting of the multiplexer 21 , the logic zero is selected. The values of the signal present at input 7 then appear at the output of exclusive OR switching element 20 . In the second setting of the multiplexer 21 , the output signal of the D flip-flop 10 is fed back to the second input of the exclusive OR switching element 20 . A logical one at the input 7 then causes the complementary value of the signal present at the output of the D flip-flop 10 to be applied to the input of the D flip-flop 10 . The D flip-flop 10 stores an alternating sequence of switching states. A logical zero at the input 7 causes the level at the output of the D flip-flop 10 to be fed back unchanged to its input and the switching state remains. In the second setting of the multiplexer 21 , that is, when the output of the D flip-flop 10 is fed back, the device 3 operates as a T flip-flop, that is to say that with a logical one 1 at the input 7 the stored value alternates and with a logical zero the stored value is retained.

In der Fig. 4 ist eine weitere Ausführungsform der Logik zelle 1 gezeigt. In ihr sind weitere vorteilhafte Ausge staltungen der erfindungsgemäßen Logikzelle dargestellt. Der bereits in der Fig. 3 dargestellten Ausführungsform der Einrichtung 3 ist an ihrem Eingang die Einrichtung 2 vorgeschaltet. Zwischen dem Ausgang 7 der Einrichtung 2 und dem Eingang der Einrichtung 3 ist ein Multiplexer 30 angeordnet, mit dem wahlweise zwischen der Einrichtung 2 und einem der Eingangssignalanschlüsse 4 der Logikzelle 1 umschaltet werden kann. Mittels diesem Eingangssignalan schluß kann unter Umgehung der Einrichtung 2 in das D- Flip-Flop direkt ein Wert eingelesen werden. Dies ist bei spielsweise für ein Testen gemäß der Scan-Path-Methode vorteilhaft, bei der die Speicherelemente der gesamten zu testenden Schaltung zu einem Schieberegister verkettet werden. Zwischen dem Ausgang 8 der Einrichtung 3 und dem Ausgang 5 der Logikzelle 1 ist ein weiterer Multiplexer 32 angeordnet. Einer der Signaleingänge des Multiplexers 32 ist mit dem Ausgang 7 der Einrichtung 2 verbunden. Dadurch kann entweder der sequentielle Teil oder der rein kombina torische Teil der Logikzelle 1 an den Ausgang 5 gelegt werden. Auf die Einrichtung 2 ist neben den Eingangssi gnalanschlüssen 4 der Logikzelle 1 auch der Ausgang des D- Flip-Flops 10 rückkoppelbar. Zum wahlweisen Abschalten der Rückkopplung ist ein UND-Schaltglied 31 vorgesehen. Ein weiterer Ausgang 36 der Logikzelle 1 wird vom Ausgang des D-Flip-Flops 10 gebildet, wobei der Ausgang 36 im Gegen satz zum Ausgang 5 vor dem Multiplexer 32 abgegriffen wird. Dadurch können bei entsprechender Einstellung des Multiplexers 32 sowohl der Ausgang der Einrichtung 2 als auch der Ausgang der Einrichtung 3 aus der Logikzelle 1 herausgeführt werden. Unmittelbar vor den Ausgängen 5, 36 der Logikzelle 1 ist jeweils eine Ausgangstreiberstufe 38 bzw. 39 vorgesehen. Die Ausgangstreiberleistung jeder Aus gangstreiberstufe 38, 39 ist einstellbar. Dadurch kann die Ausgangstreiberleistung eines jeden Ausgangs an die kapa zitive Last, die mit dem Ausgang verbunden ist, angepaßt werden. Die kapazitive Last setzt sich aus der Kapazität der Verbindungsleitung zusammen, durch die der Ausgang mit mindestens einem Eingang mindestens einer weiteren Logik zelle verbunden ist, und der Eingangskapazität dieses Ein gangs. Ihr Wert hängt von der Länge der Verbindungsleitung und der Anzahl der angeschlossenen Eingänge ab. Er ist von der zu realisierenden logischen Funktion abhängig und dem nach im allgemeinen für jeden Ausgang verschieden. Die Elemente 21, 30, 31, 32, 38, 39 weisen jeweils einen Steu ereingang 14, 40, . . ., 44 auf, der mit einem der Steuerein gänge 6 der Logikzelle 1 verbunden ist. Durch Steuersi gnale, die an die Steuereingänge 6 angelegt werden, wird jeweils eine der vorgesehenen Einstellungen der betreffen den Elemente eingestellt, so daß die Logikzelle gemäß der beabsichtigten logischen Funktion konfiguriert ist.In FIG. 4 a further embodiment is shown of the logic cell. 1 In it further advantageous On the events of the logic cell according to the invention are shown. The embodiment of the device 3 shown already in Fig. 3 is preceded at its input, the device 2. A multiplexer 30 is arranged between the output 7 of the device 2 and the input of the device 3 , and can be used to switch between the device 2 and one of the input signal connections 4 of the logic cell 1 . By means of this input signal connection, a value can be read directly bypassing the device 2 into the D flip-flop. This is advantageous, for example, for testing according to the scan path method, in which the memory elements of the entire circuit to be tested are concatenated to form a shift register. A further multiplexer 32 is arranged between the output 8 of the device 3 and the output 5 of the logic cell 1 . One of the signal inputs of the multiplexer 32 is connected to the output 7 of the device 2 . As a result, either the sequential part or the purely combinatorial part of the logic cell 1 can be connected to the output 5 . On the device 2 , in addition to the input signal connections 4 of the logic cell 1 , the output of the D flip-flop 10 can also be fed back. An AND switching element 31 is provided for optionally switching off the feedback. Another output 36 of the logic cell 1 is formed by the output of the D flip-flop 10 , the output 36 being tapped against the output 5 in front of the multiplexer 32 . With a corresponding setting of the multiplexer 32, both the output of the device 2 and the output of the device 3 can thereby be led out of the logic cell 1 . An output driver stage 38 or 39 is provided directly in front of the outputs 5 , 36 of the logic cell 1 . The output driver power of each output driver stage 38 , 39 is adjustable. This allows the output driver power of each output to be matched to the capacitive load associated with the output. The capacitive load is composed of the capacitance of the connecting line through which the output is connected to at least one input of at least one further logic cell, and the input capacitance of this input. Their value depends on the length of the connecting line and the number of connected inputs. It depends on the logic function to be implemented and is therefore generally different for each output. The elements 21 , 30 , 31 , 32 , 38 , 39 each have a control input 14 , 40 ,. . ., 44 on, which is connected to one of the control inputs 6 of the logic cell 1 . By Steueri signals, which are applied to the control inputs 6 , one of the intended settings of the relevant elements is set so that the logic cell is configured according to the intended logic function.

Claims

1. Logic cell with the features:

a) the logic cell ( 1 ) has inputs ( 4 ) and at least one output ( 5 ),
b) the logic cell ( 1 ) contains a first device ( 2 ) which has inputs and an output and whose inputs are connected to the inputs ( 4 ) of the logic cell,
c) the logic cell ( 1 ) contains a second device ( 3 ) which has an input and an output and whose input is connected to an output ( 7 ) of the first device and whose output is connected to the output ( 5 ) logic cell,
d) the first device ( 2 ) carries out an adjustable, combinational logic function,
e) a data value is stored in the second device ( 3 ), characterized in that the second device ( 3 ) can be set such that it has a D flip-flop in a first setting and a toggle flip in a second setting -Flop is.

2. Logic cell according to claim 1, characterized in that said second means (3) a D-type flip-flop (10) and contains a white tere means (11) and that the further Einrich device (11) is adjustable such that the Input of the D flip-flop ( 10 ) is connected in a first setting to the output of the first device ( 2 ) and in a second setting the output of the D flip-flop ( 10 ) is connected to the input of the D flip-flop Flops is inverted.

3. Logic cell according to claim 2, characterized in that the further device ( 11 ) contains an exclusive OR switching element ( 20 ) and a multiplexer ( 21 ) that the input of the D flip-flop ( 10 ) with the output of the Exclusive-OR switching element ( 20 ) is connected that the first input of the exclusive-OR switching element ( 20 ) with the input of the second device ( 3 ) and the second input of the exclusive-OR switching element ( 20 ) with the output of the multiple xers ( 21 ) is connected that the first input of the multiplexer ( 21 ) is connected to the output of the D flip-flop ( 10 ) and that the second input of the multiplexer ( 21 ) is at a fixed potential.

4. Logic cell according to claim 2, characterized in that the further device ( 11 ) contains a multiplexer ( 12 ) and an inverter ( 13 ), and that the output of the multiple xers ( 12 ) with the input of the D flip-flop ( 10 ) is connected, the first input of the multiplexer ( 12 ) to the input of the second device ( 3 ) and the second input of the multiplexer ( 12 ) via the inverter ( 13 ) to the output of the D flip-flop ( 10 ).

5. Logic cell according to one of claims 1 to 4, characterized in that an output of the second device ( 3 ) can be fed back to one of the inputs of the first device ( 2 ).

6. Logic cell according to one of claims 1 to 5, characterized in that between the output's of the second device ( 3 ) and the output ( 5 ) of the logic cell, a multiplexer ( 32 ) is connected, and that the first input of the multiplexer ( 32 ) is connected to the output of the second device ( 3 ), the second input of the multiplexer ( 32 ) to the output of the first device ( 2 ).

7. Logic cell according to one of claims 1 to 6, characterized in that a multiplexer ( 30 ) is connected between the output of the first device ( 2 ) and the input of the second device ( 3 ), that the first input of the multiplexer ( 30 ) is connected to the output of the first device ( 2 ), the second input of the multiplexer ( 30 ) to one of the inputs ( 4 ) of the logic cell.

8. Logic cell according to claim 5, characterized in that the feedback output of the second device ( 3 ) is a further output ( 36 ) of the logic cell.

9. Logic cell according to claim 8, characterized in that the outputs ( 5 , 36 ) of the logic cell output driver stages ( 38 , 39 ) are connected upstream, the driver power is adjustable.

10. Use of at least two logic cells according to one of claims 1 to 9 for the construction of a counter, the first device ( 2 ) of each logic cell being set as an AND switching element and the second device ( 3 ) of each logic cell being set as a toggle flip-flop.