DE4232025A1

DE4232025A1 - Elektrisch loeschbarer und programmierbarer nichtfluechtiger halbleiterspeicher mit automatischem schreibpruefungs-controller

Info

Publication number: DE4232025A1
Application number: DE4232025A
Authority: DE
Inventors: Tomoharu Tanaka; Yoshiyuki Tanaka; Hiroshi Nakamura; Hideko Odaira
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1991-09-24
Filing date: 1992-09-24
Publication date: 1993-04-08
Anticipated expiration: 2012-09-25
Also published as: US5357462A; US20020145913A1; US5768190A; US20010048615A1; DE4232025C2; US6574147B2; US5627782A; US5566105A; US6477087B2; US6285591B1; US6026025A

Description

Die vorliegende Erfindung betrifft allgemein elektrisch löschbare und programmierbare, nichtflüchtige Halbleiter- Speichereinrichtungen und insbesondere einen elektrisch löschbaren und programmierbaren Festwertspeicher bzw. Nur- Lese-Speicher mit einer Matrix aus Speicherzellen, von denen jede im wesentlichen aus einem Transistor besteht.

Vor kurzem wurden als eine von hochintegrierten elektrisch lösch- und programmierbaren Festwertspeichereinrichtungen (EEPROM) EEPROMs des NAND-Zelltyps entwickelt. Bei einem derartigen EEPROM-Typ ist eine Matrix aus Zeilen und Spalten von Speicherzellen in eine Vielzahl von Zellabschnitten unterteilt, die mit parallelen Bitleitungen gekoppelt sind. Jeder Zellabschnitt umfaßt eine vorgegebene Anzahl von Speicherzellentransistoren, die untereinander in Reihe ge schaltet sind, wobei jede der aktiven Zwischenschichten als Source bzw. Drain des benachbarten Speicherzellentransistors wirkt. Jeder Speicherzellentransistor kann ein schwebender Gate-Metalloxid-Halbleiter-Feldeffekttransistor (MOSFET) sein, der eine Isolierschicht (schwebendes Gate) für die Aufnahme elektrischer Ladungsträger und ein an eine ent sprechende Wortleitung gekoppeltes Steuergate besitzt.

Die NAND-Zellmatrix ist entweder in einem p-Siliziumsubstrat oder in einer p-Wanne, die in ein n-Siliziumsubstrat einge formt ist, angeordnet. Ein am ersten Ende jedes NAND-Zellen abschnitts angeordneter Speicherzellentransistor hat einen an eine entsprechende Bitleitung über einen ersten Auswahl transistor gekoppeltes Drain (Senke). Die Source (Quelle) eines am gegenüberliegenden Ende des NAND-Zellenabschnitts befindlichen Speicherzellentransistors ist über einen zweiten Auswahltransistor an eine gemeinsame Versorgungs spannung (eine Referenzspannungsleitung) gekoppelt. Die Steuergate-Elektroden der NAND-Speicherzellentransistoren sind untereinander in Zeilenrichtung verbunden, um Wort leitungen auf dem Substrat zu bilden.

Die Funktionsweise eines herkömmlichen EEPROM des NAND- Zellentyps mit dem obenbeschriebenen Schaltungsaufbau ist wie folgt. Ein Einschreiben von Daten in einen ausgewählten Zellenabschnitt erfolgt in der Weise, daß die darin ent haltenen Speicherzellentransistoren nacheinander Schreib operationen unterworfen werden, wobei als Anfangszellen transistor derjenige Speicherzellentransistor dient, der am weitesten von dem über den ersten Auswahltransistor an einer entsprechenden zu diesem gehörenden Bitleitung gekoppelten Speicherzellentransistor entfernt ist. Eine hohe Booster- Spannung Vpp (z. B. 20 V) wird an das Steuergate eines aktuell zu beschreibenden Speicherzellentransistors ange legt. Eine mittlere Spannung VppM (z. B. 10 V) wird an das Auswahlgate und an das (die) Steuergate(s) eines oder der jenigen Speicherzellentransistoren angelegt, die zwischen dem angewählten Zellentransistor und dem Auswahltransistor angeordnet sind, wodurch diese Transistoren leitend werden. An die entsprechende Bitleitung wird in Übereinstimmung mit dem logischen Wert der einzuschreibenden Daten eine Null- Volt-Spannung oder die mittlere Spannung VppM angelegt.

Bei Anlegen der Null-Volt-Spannung an die Bitleitung wird ein daraus resultierendes Potential an das Drain des aktuell angewählten Speicherzellentransistors über die in den lei tenden Zustand versetzten Transistoren übertragen. Damit werden Elektronen vom Drain in das schwebende Gate des angewählten Zellentransistors injiziert. Auf diese Weise wird die Schwellenspannung in positiver Richtung verschoben. Diese positive Versatzbedingung ist als ein Speicherzustand logisch "1" definiert. Wenn dagegen die mittlere Spannung VppM an die Bitleitung angelegt wird, findet die Injektion von Elektronen nicht statt, so daß der angewählte Zellen transistor seine Schwellenspannung unverändert beibehält. Diese Bedingung ist als Speicherzustand logisch "0" defi niert.

Eine Datenlöschung wird so ausgeführt, daß sämtliche der im EEPROM des NAND-Zellentyps enthaltenen Speicherzellentran sistoren gleichzeitig gelöscht werden. Dies bedeutet im ein zelnen, daß bei auf Null Volt liegenden Steuergates sowie ersten und zweiten Auswahlgates (1) die Bitleitungen und die gemeinsame Versorgungsleitung elektrisch getrennt werden und daß (2) die hohe Spannung Vpp an das p-Substrat (oder sowohl an die p-Wanne als an das n-Substrat) angelegt wird. Als Ergebnis werden die in den schwebenden Gates gespeicherten Elektronen an das p-Substrat (oder die p-Wanne) aller Spei cherzellentransistoren entladen, wodurch deren Schwellen spannungen negativ verschoben werden.

Das Lesen von Daten erfolgt, indem geprüft wird, ob in einem angewählten Speicherzellentransistor ein Strom fließt oder nicht, wobei das Steuergate auf Null Volt gelegt wird und eine Versorgungsspannung Vcc (z. B. 5 V) an die Steuergates der übrigen Speicherzellentransistoren und die Auswahlgates angelegt wird.

Wie aus der obigen Erläuterung ersichtlich ist, fungieren bei den derzeit verfügbaren EEPROMs des NAND-Zellentyps die nicht angewählten Speicherzellentransistoren als "Übertra gungsgates", die während der Schreib- und Leseperioden eine Übertragung der Schreib- bzw. Programmierdaten zum und vom angesteuerten Speicherzellentransistor erlauben. Unter diesem Gesichtspunkt ergibt sich für die Einstellung eines zulässigen Bereichs der Schwellenspannung des einmal pro grammierten Speicherzellentransistors die folgende unver meidliche Einschränkung: Die Schwellenspannung eines Spei cherzellentransistors, der mit logisch "1" beschrieben ist, sollte zwischen 0,5 und 3,5 V liegen. Unter Berücksichtigung der alterungsbedingten Beeinträchtigung der Schwellenspan nung nach Abschluß der Programmierung, möglicher Schwankun gen der Fertigungsparameter der Speicherzellentransistoren, einer Potentialschwankung der Versorgungsspannung Vcc und dergl. ist es in praktischen Anwendungen erforderlich, den zulässigen Schwankungsbereich enger als den obengenannten Bereich auszulegen.

Bei einem herkömmlichen Programmierschema mit festem Schreibpotential und fester Schreibdauer bezüglich aller Speicherzellentransistoren zur Verwirklichung der Program mierung unter identischen Bedingungen ist es nicht leicht, die Schwellenspannungsschwankung nach dem Programmieren mit logisch "1" so zu beeinflussen, daß sie in den eingeschränk ten zulässigen Bereich fällt. So können z. B. die physikali schen Eigenschaften der Speicherzellentransistoren aufgrund einiger im Zuge des Fertigungsprozesses eventuell aufgetre tener Schwankungen voneinander abweichen. Hinsichtlich der Schreibcharakteristik führt dies dazu, daß im NAND-Zellen abschnitt sowohl leicht als auch schwer zu beschreibende Zellen vorhanden sind. Um eine erfolgreiche Programmierung solcher Zellen mit verschiedener Schreibcharakteristik zu verwirklichen, ist eine spezifische Programmierarchitektur mit "variabler Schreibdauer/Prüfung" vorgeschlagen worden, die einen Prozeß zur Anpassung bzw. Einstellung der Schreib dauer für jede Speicherzelle entsprechend deren inhärenten Schreibcharakteristik sowie einen Prozeß zur Prüfung der Gültigkeit der einmal in jede Zelle eingeschriebenen Daten beinhaltet. Leider kann das herkömmliche NAND-Zellen-EEPROM die Vorteile der höheren Programmarchitektur nicht maximal nutzen, obwohl es eine bisher nicht erreichte Integrations dichte aufweist. Die Hauptursache hierfür ist, daß bei einem herkömmlichen EEPROM zwei zusätzliche Flip-Flop-Schaltungen erforderlich sind, die an den beiden Enden jeder Bitleitung eine Datenzwischenspeicherungsoperation und eine Lesever stärkungsoperation ausführen. Die zusätzliche Anzahl weite rer Schaltungen bewirkt eine unerwünschte Zunahme des Platz bedarfs der internen Beschaltung des EEPROM, wodurch seine Integrationsdichte abnimmt.

Die Aufgabe der vorliegenden Erfindung besteht deshalb darin, eine neue und verbesserte, elektrisch lösch- und programmierbare Halbleitereinrichtung bereitzustellen, bei der eine höhere Integrationsdichte sowie größere Zuver lässigkeit verwirklicht sind und die es außerdem ermöglicht, daß die Schwellenspannungsschwankung einer einmal program mierten Speicherzelle innerhalb eines begrenzten zulässigen Bereichs liegt, während eine höhere Integrationsdichte der Speicherzellen beibehalten wird.

Diese Aufgabe wird bei einer Halbleitereinrichtung nach dem Oberbegriff des Patentanspruchs 1 erfindungsgemäß durch die in dessen kennzeichnendem Teil enthaltenen Merkmale gelöst.

Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.

Die vorliegende Erfindung sieht also eine spezielle, elek trisch löschbare und programmierbare nichtflüchtige Halb leiterspeichereinrichtung vor, die ein Halbleitersubstrat, eine Vielzahl von Bitleitungen auf dem Substrat sowie eine Matrix aus Zeilen und Spalten von Speicherzellen vor, die mit den Bitleitungen auf dem Substrat verbunden sind. Jede der Speicherzellen besteht aus einem Transistor mit einer isolierten Trägerspeicherschicht und einer über der Träger speicherschicht isoliert angeordneten Steuergateelektrode, in dem elektrische Ladungsträger aufgrund des Tunneleffekts zur Programmierung in die Trägerspeicherschicht oder von dieser weg wandern. Eine Lese/Pufferspeicherschaltung ist an die Bitleitungen gekoppelt, um eine selektive Lese- und Zwischenspeicherung der Programmierdaten durchzuführen. Ein Programm-Controller dient zum Einschreiben der Programmier daten in eine angesteuerte Speicherzelle oder Zellen der jenigen Speicherzellen, die während einer vorgegebenen Zeitdauer in einem bestimmten Bereich enthalten sind, zum Lesen des Inhalts der angesteuerten Speicherzelle oder Zellen, um zu prüfen, ob die jeweils resultierende Schwel lenspannung innerhalb eines vorgegebenen Bereichs liegt oder nicht und, falls ein unzureichend beschriebener Speicher zellentransistor festgestellt wird, zum erneuten Einschrei ben der Programmierdaten in den unzureichend beschriebenen Speicherzellentransistor. Eine Informationsverwaltung (Data Setter) ist zur Durchführung einer logischen Operation hin sichtlich des Lesens des Inhalts der angesteuerten Speicher zelle bzw. Zellen sowie der in der Lese/Pufferspeicher schaltungseinrichtung zwischengespeicherten Programmierdaten und zur automatischen Aktualisierung der in der Lese/Puffer speicherschaltungseinrichtung zwischengespeicherten rück geschriebenen Daten bezogen auf jede Bitleitung gemäß dem tatsächlichen derzeit abgeprüften Programmierstatus vor gesehen. Die Lese/Pufferspeicherschaltung enthält eine Flip- Flop-Schaltung, die zu Beginn der Abprüfoperation als Auf fangspeicherschaltung und nach dem Rücksetzen als Lese verstärkerschaltung fungiert.

Die vorliegende Erfindung wird anhand der folgenden detail lierten Beschreibung in Zusammenhang mit den beiliegenden Zeichnungen näher erläutert; es zeigen:

Fig. 1 ein Diagramm mit dem schematischen Gesamtaufbau eines elektrisch löschbaren und programmierbaren Festwertspeichers (EEPROM) des NAND-Zelltyps gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung;

Fig. 2A eine Draufsicht eines NAND-Zellenabschnitts innerhalb einer Speicherzellenmatrix gemäß Fig. 1 und

Fig. 2B ein Diagramm der zugehörigen Beschaltung des NAND- Zellenabschnitts gemäß der vorigen Figur;

Fig. 3A und 3B zwei Querschnitte des NAND-Zellenabschnitts gemäß der Fig. 2A bzw. 2B entlang der Schnitt linien A-A bzw. B-B;

Fig. 4 ein Diagramm der Gesamtkonfiguration der internen Speicherzellen der Zellmatrix gemäß Fig. 1;

Fig. 5 ein Diagramm der internen Anordnung einer Bitlei tungssteuerschaltung gemäß Fig. 1;

Fig. 6 ein Ablaufdiagramm mit den Potentialänderungen an den Hauptkomponenten während einer Leseoperation für die geradzahligen Spalten der Ausführungsform;

Fig. 7 ein Ablaufdiagramm mit den Potentialänderungen an den Hauptkomponenten während einer Leseoperation für die ungeradzahligen Spalten der Ausführungs form;

Fig. 8 ein Ablaufdiagramm mit den Potentialänderungen an den Hauptschaltungskomponenten während der Schreib- und Prüf-Leseoperationen der Ausführungs form;

Fig. 9 ein Ablaufdiagramm mit den Potentialänderungen an den Hauptschaltungskomponenten während der Über schreib- und Prüf-Leseoperationen der Ausführungs form;

Fig. 10 ein Diagramm der Schaltungskonfiguration einer Modifikation der Bitleitungssteuerschaltung, die in einer zweiten Ausführungsform der Erfindung vorgesehen ist;

Fig. 11 ein Ablaufdiagramm mit den Potentialänderungen an den Hauptschaltungskomponenten der zweiten Aus führungsform;

Fig. 12 ein Ablaufdiagramm mit den Potentialänderungen an den Hauptkomponenten während der Schreib- und Prüfoperationen;

Fig. 13 ein Diagramm mit dem schematischen Gesamtaufbau eines EEPROM des NAND-Zelltyps gemäß einer dritten Ausführungsform der vorliegenden Erfindung;

Fig. 14 ein Diagramm einer internen Schaltungskonfigura tion einer Bitleitungssteuerschaltung gemäß Fig. 13;

Fig. 15 ein Ablaufdiagramm mit den Potentialänderungen an den Hauptschaltungskomponenten der dritten Aus führungsform während einer Leseoperation für die Spalten eines ersten Speicherzellenblocks der Aus führungsform;

Fig. 16 ein Ablaufdiagramm mit den Potentialänderungen an den Hauptkomponenten während der Leseoperation für die Spalten eines zweiten Speicherzellenblocks der Ausführungsform;

Fig. 17 ein Ablaufdiagramm mit den Potentialänderungen an den Hauptkomponenten während der Schreiboperation;

Fig. 18 ein Ablaufdiagramm der Potentialänderungen während einer Prüfoperation der ditten Ausführungsform;

Fig. 19 ein Diagramm mit der Anordnung eines Speicherzel lenmatrixabschnitts eines EEPROM des NOR-Typs gemäß einer vierten Ausführungsform der Erfindung;

Fig. 20 ein Diagramm der internen Anordnung einer Bitlei tungssteuerschaltung für das EEPROM des NOR-Typs gemäß Fig. 19;

Fig. 21 ein Ablaufdiagramm mit den Potentialänderungen an den Hauptschaltungskomponenten der vierten Aus führungsform während der Schreib- und Prüfopera tionen;

Fig. 22 bis 24 Diagramme mit drei möglichen Schaltungs konfigurationen, die bevorzugt in den obengenann ten EEPROMs des NAND-Zelltyps verwendet werden;

Fig. 25A ein Diagramm mit einer beispielhaften Schaltungs konfiguration einer Treiberschaltung zur Erhöhung der Signalspannungen, die bevorzugt in dem Fall angewendet wird, bei dem das Konzept der vor liegenden Erfindung bei einem EEPROM verwirklicht wird, das unter einer verringerten Versorgungs spannung arbeitet;

Fig. 25B ein Ablaufdiagramm der Ausführungsform gemäß der vorigen Figur;

Fig. 26A ein Diagramm mit einer weiteren beispielhaften Schaltungskonfiguration der Treiberschaltung zur Erhöhung der Signalspannungen;

Fig. 26B und 26C zugehörige Ablaufdiagramme;

Fig. 27 ein Ablaufdiagramm mit den Potentialänderungen an den Hauptschaltungskomponenten des EEPROM mit der Treiberschaltung gemäß Fig. 25A bzw. 25B während der Leseoperation für die Spalten eines ersten Speicherzellenblocks;

Fig. 28 ein Ablaufdiagramm mit den Potentialänderungen an den Komponenten während einer Leseoperation für die Spalten eines zweiten Speicherzellenblocks des EEPROM;

Fig. 29 ein Ablaufdiagramm der Potentialänderungen an den Komponenten während einer Schreiboperation;

Fig. 30 und 31 Ablaufdiagramme mit zwei möglichen Potential änderungen an den Komponenten während einer Schreiboperation;

Fig. 32A bis 32H Diagramme verschiedener Anordnungen einer Bitleitungssteuerschaltung, die möglicherweise in den obigen NAND-Zellen-EEPROMs verwendet wird;

Fig. 33A bis 33H Diagramme mit verschiedenen Anordnungen einer Bitleitungssteuerschaltung, die in den obigen NOR-Zellen-EEPROMs verwendbar ist;

Fig. 34A und 34B Flußdiagramme der in den EEPROMS ablau fenden Schreib- und Schreib-Prüfoperationen.

Bezug nehmend auf die Fig. 1 umfaßt ein elektrisch löschbarer und programmierbarer Festwertspeicher (EEPROM) des NAND- Zelltyps gemäß einer bevorzugten Ausführungsform der vor liegenden Erfindung ein Feld bzw. eine Matrix 1 mit in Zeilen und Spalten angeordneten Speicherzellen. Die Spei cherzellenmatrix 1 ist in einem p-Siliziumsubstrat ("11" in den Fig. 3A und 3B) ausgebildet. Wahlweise kann die Spei cherzellenmatrix 1 auch in einem p-Wannenbereich in einem n- Siliziumsubstrat ausgebildet sein.

Die Speicherzellenmatrix 1 ist mit einer Bitleitungssteuer schaltung 2 verbunden, die eine Leseverstärkerschaltung sowie eine Datenpufferspeicherschaltung beinhaltet, und die für die Speicherzellenmatrix 1 eine Schreib-, Lese-, Über schreib- und Prüfoperation durchführt. Die Bitleitungs steuerschaltung 2 ist an einen Spalten-Decoder 3 angeschlos sen. Der Spalten-Decoder 3 ist mit einem Adreßpuffer 4 ge koppelt. Der Adreßpuffer 4 legt ein Adreßsignal an den Spalten-Decoder 3 an. Außerdem ist der Adreßpuffer 4 an einen Zeilen-Decoder 5 angeschlossen, der seinerseits mit der Speicherzellenmatrix 1 gekoppelt ist. Der Zeilen-Decoder 5 steuert die Potentiale der Steuer- und Auswahlgates der Speicherzellenmatrix 1.

Die Bitleitungssteuerschaltung 2 ist an einen Dateneingangs/ Ausgangspuffer (I/O) 6 angeschlossen und empfängt den Aus gang des Spalten-Decoders 3, der von einem vom Adreßpuffer 4 gelieferten Signal abhängt. Die Speicherzellenmatrix 1 ist an eine Substratpotentialsteuerschaltung 7 gekoppelt, die das Potential des p-Siliziumsubstrats (bzw. des p-Wannenbe reichs im n-Siliziumsubstrat) steuert.

Die Bitleitungssteuerschaltung 2 besteht im wesentlichen aus einer Flip-Flop-Schaltung auf Basis der Komplementär-Metall oxid-Halbleitertechnik (CMOS). Die Bitleitungssteuerschal tung 2 ist diejenige Schaltung, die folgendes durchführt: eine Zwischenspeicherung des Potentials eines logischen Datenelements, das in eine aktuell angesteuerte Speicher zelle einzutragen ist, eine Leseoperation zum Erfassen eines Bitleitungspotentials zum Lesen von Daten, eine Leseopera tion für ein Prüflesen nach der Schreiboperation und eine Zwischenspeicherung des Potentials eines rückzuschreibenden Datenelements (Rückschreibdaten), falls "unzureichend pro grammiert bzw. eingeschrieben" festgestellt wird.

Die Speicherzellenmatrix 1 gemäß Fig. 1 ist in eine Vielzahl von Zellenabschnitten unterteilt, von denen jeder eine vor gegebene Anzahl von Feldeffekttransistoren in Metalloxid- Halbleiteraufbau nach dem Tunnelprinzip M (FATMOS) enthält, die jeweils eine "Zelle" bilden. Bei dieser Ausführungsform wird für Erläuterungszwecke angenommen, daß es sich bei diesen "Speicherzellentransistoren" um acht FATMOS-Transi storen M1, M2, M3, . . ., M8 handelt. Wie die Fig. 2B zeigt, sind die Speicherzellentransistoren M untereinander in Reihe geschaltet, so daß ein aktiver Zwischenbereich sowohl als Drain (Senke) eines Zellentransistors als auch als Source (Quelle) eines anderen, benachbarten Zellentransistors dient, wodurch eine "NAND-Zellen"-Struktur geschaffen wird. Im folgenden wird der Zellabschnitt gemäß Fig. 2B als "NAND- Zellenabschnitt" bezeichnet. Die zwei unterschiedlichen Strukturen des NAND-Zellenabschnitts werden im Querschnitt in den Fig. 3A bzw. 3B dargestellt.

Gemäß Fig. 3A ist die Reihenschaltung der Speicherzellen transistoren M1 bis M8 in der Oberfläche des p-Substrats 11 (bzw. des nicht dargestellten p-Wannenbereichs) ausgebildet, das von einem Elementtrennoxidfilm 12 umgeben ist. Die Spei cherzellentransistoren M1-M8 haben schwebende Gateelektroden 14-1, 14-2, . . ., 14-8, die gegenüber dem Substrat 11 mittels eines dielektrischen Films (Gateisolierfilm) 13 elektrisch getrennt sind, sowie Steuergateelektroden 16-1, 16-2, . . ., 16-8, die mittels eines weiteren dielektrischen Films 15 isoliert sind. Im Substrat 11 sind stark dotierte n- (n+)- Diffusionsschichten 19 als die Sources bzw. Drains der Spei cherzellentransistoren M ausgebildet. Jede der Zwischen diffusionsschichten, ausgenommen der beiden seitlichen, dient als Source und Drain des jeweils benachbarten Spei cherzellentransistors.

Auf der Drainseite der Reihenanordnung von NAND-Zellen ist ein erster Auswahltransistor S1 angeordnet, der zwei vertikal übereinanderliegende Gateschichten 14-9, 16-9 aufweist, die miteinander elektrisch gekoppelt sind. Ein zweiter Auswahltransistor S2 ist an der Sourceseite ange ordnet, so daß seine Gateschichten 14-10, 16-10 miteinander elektrisch gekoppelt sind. Die Speicherzellentransistoren M sowie der erste und zweite Auswahltransistor S1, S2 sind mit einem dielektrischen CVD-Film 17 beschichtet, auf dem eine metallische Verdrahtungsschicht 18 so angebracht wird, daß eine Bitleitung BLi (i=0, 1, 2, . . .) gebildet wird. Wie aus der Fig. 3A ersichtlich, ist die Bitleitungsschicht 18 durch ein im dielektrischen CVD-Film 17 ausgebildetes Kontaktloch mit einer Diffusionsschicht 19 gekoppelt, die als eine der stromführenden Elektroden des ersten Auswahltransistors S1 fungiert.

Die Steuergateelektroden 16 jeder Submatrix aus Speicher zellentransistoren M entlang der Spaltenrichtung sind so miteinander verbunden, daß sie eine längliche Steuergate verdrahtungsschicht CGj (j1, 2, . . ., 8) gemäß Fig. 3B bilden. Die resultierenden parallelen Steuergateverdrahtungsschich ten CG1, CG2, . . ., CG8 stellen Wortleitungen des EEPROM dar. Analog bilden die gegenseitig verbundenen Auswahlgates 14-9, 16-9 des ersten Auswahltransistors S1 ein sich in Zeilen richtung erstreckende Auswahlgateleitung; die gegenseitig verbundenen Auswahlgates 14-10, 16-10 des zweiten Auswahl transistors S2 bilden eine weitere sich in Zeilenrichtung erstreckende Auswahlgateleitung. Die Gesamtanordnung des Speicherzellenmatrixabschnitts 1 mit einer Vielzahl ähnli cher NAND-Zellenabschnitte ist in der Fig. 4 dargestellt, wobei mit "Vs" eine gemeinsame Versorgungsspannung des EEPROM gekennzeichnet ist.

Die detaillierte interne Schaltungskonfiguration des Bit leitungs-Controllers 2 gemäß Fig. 1 ist in der Fig. 2 dar gestellt, wobei der Bitleitungs-Controller 2 eine Flip-Flop- Schaltung FF beinhaltet, die so ausgelegt ist, daß jeweils eine Flip-Flop-Schaltung den zwei benachbarten (BL2i und BL2i+1) parallelen Bitleitungen BL zugeordnet ist. Die Flip- Flop-Schaltung FF führt eine Datenzwischenspeicherungsfunk tion sowie eine Datenleseverstärkungsfunktion aus. Eine solche Zwischenspeicherungs/Leseverstärkungs-Schaltung kann in Abhängigkeit von den Steuersignalen Vsn, Vsp verschiedene Funktionen ausführen, so daß sie während einer bestimmten Zeitspanne als eine Datenzwischenspeicherungsschaltung und während einer anderen Zeitspanne wahlweise als eine Lese verstärkerschaltung fungiert.

Bei der Flip-Flop-Schaltung FF handelt es sich um eine Schaltung auf Basis der Komplementär-Metalloxid-Halbleiter technik (CMOS), die aus Anreicherungs-p-Kanal-Metalloxid- Halbleiter-Feldeffekttransistoren (E-Typ) (MOSFETs) Qp1, Qp2 sowie E-Typ-n-Kanal-MOSFETs Qn5, Qn6 bestehen, die wie in der Fig. 5 dargestellt mit den MOSFETs Qp1, Qp2 vernetzt sind. Die Flip-Flop-Schaltung FF hat zwei Schaltungsknoten N1, N2, die über die E-Typ-n-Kanal-MOSFETs Qn7 bzw. Qn8 an die Bitleitungen BL2i (i=0, 1, 2, . . .), BL2i+1 gekoppelt sind. Die n-Kanal-MOSFETs Qp1, Qp2 führen in Abhängigkeit von den Steuersignalen ΦA bzw. ΦB Schaltoperationen aus, wodurch die CMOS-Flip-Flop-Schaltung FF selektiv an die entsprechenden Bitleitungen angeschlossen oder davon ge trennt wird.

Wie aus der Fig. 5 ersichtlich, sind die Bitleitungen BL2i, BL2i+1 jeweils mit Transistorschaltungen versehen.

Eine Reihenschaltung der E-Typ-n-Kanal-MOS-Transistoren Qn9, Qn10 ist zwischen die Bitleitung und die Versorgungsspannung Vcc geschaltet. Eine Reihenschaltung der E-Typ-n-Kanal-MOS- Transistoren Qn11, Qn12 ist zwischen die Bitleitung BL2i+2 und die Versorgungsspannung Vcc geschaltet. Die Gateelektro de des MOS-Transistors Qn10 wird durch das Potential an einem (N1) der Knoten N1, N2 der CMOS-Flip-Flop-Schaltung FF gesteuert, das Gate des MOS-Transistors Qn11 wird durch das Potential am anderen Knoten (N2) gesteuert. An die Gates der übrigen MOS-Transistoren Qn9, Qn12 werden Prüflesesignale ΦAV, ΦBV angelegt, die während einer Prüfleseperiode auf High gehen. Entweder die Bitleitung BL2i oder die Bitleitung BL2i+2 kann durch eine entsprechende zugeordnete Transistor schaltung auf ein Potential gelegt werden, wobei der Span nungspegel unterhalb der Differenz aus der Versorgungsspan nung Vcc und der Schwellenspannung Vth eines entsprechenden E-Typ-n-Kanal-Transistors liegen sollte, d. h. Vcc-Vth. Die Bitleitungen BL2i, BL2i+1 sind ebenfalls mit E-Typ-n-Kanal- MOS-Transistoren Qn13 bzw. Qn14 bestückt. Diese Transistoren sind Vorspannungstransistoren, die auf die Vorspannungs steuersignale ΦPB bzw. ΦPA ansprechen.

Die E-Typ-n-Kanal-MOS-Transistoren Qn3, Qn4 dienen zum Aus gleichen der beiden Knoten N1, N2 der CMOS-Flip-Flop-Schal tung FF als Reaktion auf ein Ausgleichssteuersignal ΦE. Die E-Typ-n-Kanal-MOS-Transistoren Qn1, Qn2 sind zwischen die CMOS-Flip-Flop-Schaltung FF und ein Paar von Eingangs/Aus gangsleitungen I/O, geschaltet. Die Transistoren Qn1, Qn2 dienen als Übertragungsgates, die auf ein Spaltenaus wahlsignal CSLi ansprechen und veranlassen, daß das Flip- Flop FF selektiv an das I/O-Leitungspaar gekoppelt wird, um eine Dateneingangs/-ausgangsoperation auszuführen.

Eine Spannung Vsw (siehe Fig. 5) ist das an einem n-Wannen bereich liegende Potential, in den die p-Kanal-MOS-Transi storen Qp1, Qp2 der CMOS-Flip-Flop-Schaltung FF eingeformt sind. Die Spannung Vsw ist normalerweise gleich der Versor gungsspannung Vcc; während einer Schreibdauer liegt die Spannung Vsw auf einem mittleren Spannungswert Vm (z. B. 10 V). Eine an den gemeinsamen Source-Knoten der p-Kanal- MOS-Transistoren Qp1, Qp2 anzulegende Spannung Vsp bleibt auf dem Potentialpegel der Versorgungsspannung Vcc. Die Spannung Vsp fällt während der Schreibdauer auf eine mitt lere Spannung Vm ab und wechselt während einer Leseperiode vorübergehend auf einen anderen Potentialpegel gleich der Hälfte der Versorgungsspannung, d. h. Vcc/2 (= 2,5 V). Eine an den gemeinsamen Source-Knoten der n-Kanal-MOS-Transisto ren Qn5, Qn6 anzulegende Spannung Vsn beträgt Null Volt. Die gemeinsame Source-Spannung Vsn steigt vorübergehend auf den Wert Vcc/2 an. Die Potentiale der Vorspannungssignale Vsa, Vsb sind wie folgt: Wenn während einer Leseperiode die Bitleitung BL2i angesteuert ist, so beträgt die Spannung Vsa etwa 3 V, während die Spannung Vsb Vcc/2 beträgt. Ist wäh rend der Leseperiode die Bitleitung BL2i+1 angesteuert, so beträgt die Spannung Vsa Vcc/2 und die Spannung Vsb 3 V. Während einer Schreibperiode liegen die Spannungen Vsa, Vsb auf dem mittleren Potential Vm. Diese Spannungen betragen Null Volt, wenn die Bitleitungen nach Abschluß der Program mier- und Löschoperationen rückgesetzt sind.

Die Funktionsweise des obenbeschriebenen EEPROM ist wie folgt. Wenn das EEPROM in den Lesemodus gesetzt ist, liegen die Signale ΦA, ΦB auf dem Pegel LO ("L"), wie in der Fig. 6 dargestellt, wodurch die CMOS-Flip-Flop-Schaltung FF elek trisch von den Bitleitungen BL getrennt wird. Die Vorspan nungssignale ΦPA, ΦPB gehen nach HI (Pegel "H"), so daß die Bitleitungen mit einer Vorspannung beaufschlagt werden. Es ist zu beachten, daß bei der vorliegenden Ausführungsform die geradzahligen Bitleitungen BL2i der Bitleitungen BL wäh rend der ersten Hälfte der Leseperiode, wie in der Fig. 6 dargestellt, als erste angesteuert werden, wohingegen die ungeradzahligen Bitleitungen BL2i+1 danach während der zweiten Hälfte der Leseperiode, wie in der Fig. 7 darge stellt, angesteuert werden.

Durch Anlegen der Vorspannungssignale ΦPA, ΦPB wird jede der geradzahligen Bitleitungen BL2i mit einer Vorspannung bis zu 3 V beaufschlagt. Nach dem Aufbau dieser Vorspannung fällt die Signalspannung ΦPA auf den Pegel "L", wodurch die gerad zahlige Bitleitung BL2i elektrisch getrennt wird. Danach er zeugt der Zeilen-Decoder 5 eine gewünschte Spannung, die an die Auswahlgates und die Steuergates des Speicherzellen matrixabschnitts 1 angelegt wird. Zum Zwecke der Erläuterung sei angenommen, daß das zweite Steuergate CG2 aus den Steu ergates CG der Fig. 4 ausgewählt ist. Bei einer solchen Be dingung liegt das ausgewählte Steuergate CG2 auf Null Volt, die übrigen Steuergates CG1, CG3 bis CG8 liegen auf der Spannung Vcc, wobei das erste und zweite Auswahlgate SG1, SG2 auf Vcc gesetzt sind. Wenn die im angesteuerten Spei cherzellentransistor M2 gespeicherten Daten "1" sind, so ist dessen Schwellenspannung positiv, d. h., es fließt kein Strom. Das an der Bitleitung BL2i liegende Potential bleibt auf 3 Volt. Wenn umgekehrt "0" in der Speicherzelle abgelegt ist, so beginnt ein Zellenstrom zu fließen, wodurch das Potential an der Bitleitung BL2i auf 2,5 V oder weniger abfällt.

Danach werden sämtliche Steuergates CG und die Auswahlgates SG1, SG2 auf Null Volt rückgesetzt. Die Spannung Vsb beträgt Vcc/2 (= 2,5 V), wodurch die Bitleitung BL2i+1 mit 2,5 V beaufschlagt wird. Die CMOS-Flip-Flop-Schaltung FF wird unter folgenden Bedingungen ausgeglichen bzw. gesetzt: (1) ein an die Gates der MOS-Transistoren Qp3, Qp4 gemäß Fig. 5 angelegtes Signal ΦE wechselt nach Pegel "H" und (2) die Signale Vsp, Vsn liegen auf 2,5 Volt. Danach gehen die Signale ΦA, ΦB nach "High", wodurch die CMOS-Flip-Flop- Schaltung FF mit den Bitleitungen BL2i, BL2i+1 verbunden wird. Wenn Vsp gleich Vcc und wenn Vsn gleich Null Volt, dann werden die Spannungen der Bitleitungen hinsichtlich ihrer Differenzen verglichen, um eine Lesedatenspannung zu erhalten, die extern gelesen und kontinuierlich zwischenge speichert wird.

Wenn das Spaltenauswahlsignal CSLi nach "High" geht, werden die Lesedaten an die I/O-Leitungen ausgegeben, an den Daten Eingangs/Ausgangs-(I/O)-Puffer 6 übertragen und dann extern aus diesem entnommen. Hierbei ist zu beachten, daß die Ope rationen im Fall der Ansteuerung der ungeradzahligen Bitlei tung BKL2i+1 analog den obenbeschriebenen Operationen ablau fen, wobei anstelle der Potentialänderungen der Spannungen ΦA, ΦB und Vsa die Spannungen ΦB, ΦPB bzw. Vsb geändert wer den.

Eine Programmier- bzw. Schreiboperation wird wie folgt abge wickelt. Die Ablaufdiagramme der Fig. 8 und 9 sind Impuls folgen an den Hauptkomponenten der Ausführungsform während der Schreib-, Prüflese-, Überschreib- und Prüfleseoperatio nen, ausschließlich einer Ladeoperation der Programmierdaten vom Daten-I/O-Puffer 6 in den Bitleitungs-Controller 2, wo bei angenommen sei, daß die geradzahligen Bitleitungen BL2i angesteuert sind. Vor der Abwicklung einer Programmieropera tion werden sämtliche Speicherzellentransistoren M in der Weise gleichzeitig gelöscht (Blocklöschoperation), daß eine Spannung von Null Volt an die Steuergates aller Speicher zellentransistoren M gelegt wird, während das p-Substrat (oder das n-Substrat und der darin ausgebildete p-Wannen bereich) auf der hohen Booster-Spannung Vpp liegen (z. B. 20 V). Nachdem die Programmierdaten vom Daten-Eingangs/Aus gangs-Puffer 6 über die I/O-Leitungen an die CMOS-Flip-Flop- Schaltung FF übergeben und darin zwischengespeichert sind, werden die Vorspannungssignale ΦPA, ΦPB auf das mittlere Potential Vm gelegt; daraufhin liegen die Spannungen Vsa, Vsb, Vsp, Vsw auf Vm. Sämtliche Bitleitungen BL liegen auf Vm-Vth. Die beiden Knoten N1, N2 der CMOS-Flip-Flop-Schal tung FF liegen in Abhängigkeit vom logischen Wert der Pro grammierdaten entweder auf Null Volt oder auf Vm.

Wenn das Signal ΦA auf das mittlere Potential Vm geändert wird, ändert sich das Potential der Bitleitung BL2i gemäß dem logischen Wert der Programmierdaten: Das Potential der Bitleitung entspricht bei dem Datenelement "0" Vm; bei dem Datenelement "1" beträgt das Potential der Bitleitung Null Volt. Es sei angenommen, daß das Steuergate CG2 durch den Zeilen-Decoder 5 aus den in der Fig. 4 dargestellten Steuer gates CG ausgewählt ist. Das ausgewählte Steuergate CG2 wird auf Vpp, die übrigen Steuergates CG1, CG3 bis CG8 werden auf Vm gesetzt. Zu diesem Zeitpunkt liegt das erste Auswahlgate SG1 auf Vm, während das zweite Auswahlgate SG2 auf Null Volt liegt.

Nach Ablauf der vorgegebenen Zeitspanne werden die Steuer gates CG1 bis CG8 sowie das Auswahlgate SG1 auf Null Volt rückgesetzt. Das Signal ΦA beträgt dann Null Volt, wodurch die geradzahlige Bitleitung BL2i von der CMOS-Flip-Flop- Schaltung FF getrennt wird. Wenn die Signale Vsa, Vsm auf Null Volt abfallen, und wenn die Signale ΦPA, ΦPB auf Vcc liegen, werden sämtliche Bitleitungen auf Null Volt rückge setzt. Die Spannungen Vsp, Vsw entsprechen Vcc.

Nach der Programmieroperation wird eine Leseoperation zur Überprüfung der Programmierdaten (Prüflesen) durchgeführt. Die Prüfleseoperation entspricht im wesentlichen einer nor malen Leseoperation, bei der anstelle der an einem ausge wählten Steuergate anliegenden Spannung von Null Volt eine Spannung von 0,5 V angelegt wird und bei der ein Prüfsignal ΦAV verwendet wird. Zunächst wird das Vorspannungssignal ΦPA auf 5 V geändert, wodurch die Bitleitung BL2i mit 3 V beauf schlagt wird. Wenn das Vorspannungssignal ΦPA auf dem Pegel "L" liegt, wird die Bitleitung BL2i elektrisch getrennt. Die Steuergates und die Auswahlgates werden selektiv durch den Zeilen-Decoder 5 aktiviert, so daß das Steuergate CG2 als das derzeit ausgewählte Gate z. B. auf 0,5 V liegt und das erste Auswahlgate SG1 sowie die übrigen Steuergates CG1, CG3 bis CG8 auf Vcc liegen. Während "1" korrekt gelesen werden kann, wenn die Schwellenspannung der Speicherzellentransi storen im normalen Lesemodus höher ist als Null Volt, kann es im Prüflesemodus eventuell vorkommen, daß "1" nur dann gelesen werden kann, wenn die Schwellenspannung 0,5 V oder mehr beträgt.

Die Spannung Vsb beträgt danach 2,5 V (=Vcc/2), und dement sprechend ändert sich die Spannung der ungeradzahligen Bit leitung BL2i+1 nach 2,5 V. Die geradzahlige Bitleitung BL2i wird als Reaktion auf das Prüfsignal ΦAV mit der Spannung Vcc-Vth beaufschlagt, falls logisch "0" eingetragen wurde. Das Ausgleichssignal ΦE geht nach "High". Die Spannungen Vsp, Vsn betragen 2,5 V, wodurch die CMOS-Flip-Flop-Schal tung FF rückgesetzt wird. Mit diesem Rücksetzen kann sich die CMOS-Flip-Flop-Schaltung FF, die bisher als eine Daten zwischenspeicherungsschaltung fungiert hat, in einen Lese verstärker "verwandeln". (Die erforderliche Datenzwischen speicherung kann durch eine parasitäre oder Streukapazität, die in einer mit der Bitleitung gekoppelten Verdrahtungs leitung inhärent vorhanden ist, erfolgen). Danach liegen die Signale ΦA, ΦB auf dem Pegel "H", wodurch die Knoten N1, N2 mit den Bitleitungen BL2i bzw. BL2i+1 verbunden werden. Die Spannung Vsp ändert sich nach Vcc, die Spannung Vsn beträgt Null Volt. Ein Datenelement auf der Bitleitung BL2i wird ausgelesen. Das ausgelesene Datenelement wird dann zwischen gespeichert. Die zwischengespeicherten Daten werden später als "Rückschreib"-Daten verwendet. Die Rückschreibdaten (Daten, die an einen eventuell unzureichend beschriebenen Speicherzellentransistor zu übergeben sind) werden dann anhand eines während der Prüflesedauer erhaltenen Speicher zellen-Datenelements auf Basis der zuvor verwendeten Pro grammierdaten gebildet. Eine Konvertierungstabelle für die Rückschreibdaten ist nachstehend angegeben.

Tabelle 1

Die Schreiboperation, einschließlich der Prüflese- und Überschreibprozesse, wird, nachdem eine Kombination aus Prüflesen und Rückschreiben eine bestimmte Anzahl von Malen wiederholt wurde, beendet. Der Wiederholungswert kann bei spielsweise einhundert sein. Wird bei einem derartigen Prüf lese/Rückschreibschema nach Eintragen von "1" aus demselben Speicherzellentransistor im aktuellen Fall "0" ausgelesen, sollte davon ausgegangen werden, daß der Zellentransistor eine unzureichend beschriebene Zelle ist, die mit dem Wert "1" überschrieben wird. Anders ausgedrückt, erfolgt immer dann, wenn die Schwellenspannung eines einmal beschriebenen Zellentransistors nicht höher als 0,5 V ist, für diesen eine zusätzliche Schreiboperation, um die Schwellenspannung zu erhöhen. Nach Abwicklung dieses zusätzlichen Schreibens oder Rückschreibens des Datenelements "1" wird "0" rückgeschrie ben, wenn das Speicherzellen-Datenelement "1" beträgt. Dies bedeutet, daß bei einem Speicherzellentransistor, für den eine Schwellenspannung über 0,5 V festgestellt wird, während der Rückschreibdauer ein "0"-Schreiben bezüglich dieses Zellentransistors erfolgt, um damit jeden weiteren Anstieg seiner Schwellenspannung zu unterbinden. Dem "0"-Schreiben folgt ein "0"-Rückschreiben, d. h. ein Rückschreiben von "0" wird automatisch bei jedem der Speicherzellentransistoren durchgeführt, die mit "0" beschrieben worden sind. Um dies noch weiter auszuführen, nur bei einer Schwellenspannung eines mit "1" beschriebenen Zellentransistors von weniger als 0,5 V wird erneut "1" in diesen eingetragen, womit es möglich wird, alle mit "1" beschriebenen Zellentransistoren zu sperren bzw. zu verhindern, daß deren Schwellenspannung unerwünscht weiter ansteigt.

Die Impulsfolgen der Steuergates CG1 bis CG8 sowie der Aus wahlgates SG1, SG2 während der Lösch-, Schreib-, Püflese- und Leseoperationen sind der nachstehenden Tabelle 2 zu ent nehmen. Dabei ist zu beachten, daß für die Tabelle angenom men ist, daß das Steuergate CG2 ausgewählt und die gerad zahlige Bitleitung BL2i angesteuert ist. Des weiteren ist zu beachten, daß mit "FLT" der schwebende Zustand gekennzeich net ist.

Tabelle 2

Bei einem wie oben beschriebenen EEPROM wird nachdem ein Datenelement einmal in jeden der Speicherzellentransistoren M1 bis M8 innerhalb des ausgewählten NAND-Zellenabschnitts eingetragen ist, die resultierende Schwellenspannung jedes Zellentransistors kontrolliert oder geprüft, indem der Bit leitungs-Controller 2 veranlaßt, daß an den Zellentransistor die Prüfspannung mit einem vorgegebenen Potentialpegel ange legt wird (z. B. eine mittlere Spannung zwischen der Versor gungsspannung Vcc und dem Erdungspotential). Ergibt eine solche Kontrolle, daß ein Zellentransistor bzw. Transistoren unzureichend beschrieben ist bzw. sind, d. h., wird einer oder mehrere Speicherzellentransistoren innerhalb des NAND- Zellenabschnitts festgestellt, dessen bzw. deren Schwellen spannung selbst nach der Schreiboperation nicht in den zu lässigen Bereich eines Zielwertes gebracht werden kann, so wird ein solcher "unzureichend beschriebener" Zellentran sistor mit demselben Datenelement erneut beschrieben (bzw. überschrieben). Danach wird die Prüfoperation erneut durch geführt, um zu kontrollieren, ob die resultierende Schwel lenspannung auf dem Zielpegel liegt oder nicht. Der Prüf prozeß wird so oft wiederholt, bis die gewünschten Ergeb nisse erreicht sind, d. h., bis die Schwellenspannungen aller Speicherzellentransistoren des NAND-Zellenabschnitts inner halb des zulässigen Bereichs liegen.

Mit dem Schreibprüf/Rückschreibschema wird es durch Wieder holung der Schreibprüf- und Rückschreiboperationen mit einer zur erfolgreichen Datenprogrammierung verkürzten Zeitspanne möglich, die Speicherzellentransistoren dahingehend zu be einflussen, daß beim Programmieren die Streuung der Schwel lenspannung so weit eingeschränkt wird, daß sämtliche resul tierenden Schwellenspannungen innerhalb des zulässigen Be reichs zu liegen kommen, der gemäß dem logischen Wert der Programmierdaten festgelegt wird. Das EEPROM läßt sich damit hinsichtlich seiner Leistungsfähigkeit und Zuverlässigkeit der Schreiboperation maximieren.

Des weiteren besteht gemäß der Ausführungsform der Bitlei tungs-Controller 2 aus einer speziellen Schaltung, die ihre Funktion selektiv oder wahlweise zwischen der Datenzwischen speicherung und der Leseverstärkung in Abhängigkeit von den Steuersignalen Vsn, Vsp wechselt. Die Schaltung fungiert gleichermaßen als eine Datenzwischenspeicherungsschaltung und zu einem anderen Zeitpunkt als ein Leseverstärker. Die Datenzwischenspeicherungs/Leseverstärkerschaltung beinhaltet die CMOS-Flip-Flop-Schaltung FF, die zur gemeinsamen Benut zung durch jeweils benachbarte BL2i, BL2i+1 der parallelen Bitleitungen BL angeordnet ist. Durch die Verwendung einer solchen Flip-Flop-Schaltungsanordnung kann für das NAND- Zellen-EEPROM die Anzahl zusätzlicher Schaltungskomponenten minimiert werden, die zur Verwirklichung der Schreibprüf/ Rückschreibfunktion erforderlich sind. In anderen Worten, die Ausführungsform kann erfolgreiche Schreibprüf/Rück schreiboperationen durchführen, wobei der Beschaltungs aufwand verringert ist, so daß im wesentlichen die gleiche Chipfläche belegt wird wie von einem dem Stand der Technik entsprechenden EEPROM, das nicht über eine Schreibprüf funktion verfügt. Das EEPROM kann deshalb eine höhere Inte grationsdichte erreichen.

Für die praktische Anwendung kann der Bitleitungs-Controller 2 gemäß der Fig. 5 wie in der Fig. 10 dargestellt modifi ziert werden, wobei die CMOS-Flip-Flop-Schaltung FF, die die Datenzwischenspeicherungs/Leseverstärkerschaltung der vor liegenden Erfindung bildet, so aufgebaut ist, daß sie ein signalsynchrones CMOS-NICHT-Glied aus den E-Typ-p-Kanal- MOSFETs Qp3, Qp4 und den E-Typ-n-Kanal-MOSFETs Qn17, Qn18 sowie ein weiteres signalsynchrones CMOS-NICHT-Glied bzw. CMOS-Inverter aus den E-Typ-p-Kanal-MOS-Transistoren Qp5, Qp6 und den n-Kanal-MOS-Transistoren Qn19, Qn29 enthält. Ein n-Kanal-MOS-Transistor Qn21 ist zwischen einen Ausgangskno ten der CMOS-Flip-Flop-Schaltung FF und der Bitleitung BLi geschaltet. Der Transistor Qn21 führt eine Schaltoperation als Reaktion auf ein Steuersignal ΦF durch, das an seine Gate elektrode gelegt wird, wodurch das CMOS-Flip-Flop FF und die Bitleitung BLi selektiv miteinander verbunden werden.

Eine Reihenschaltung aus einem E-Typ-n-Kanal-MOS-Transistor Qn22 und einem E-Typ-n-Kanal-MOS-Transistor Qn23 ist zwi schen die Bitleitung BLi und die Versorgungsspannung Vcc gekoppelt. Der Transistor Qn22 spricht auf den Ausgangs knoten der CMOS-Flip-Flop-Schaltung FF an; der Transistor Qn23 spricht auf ein Steuersignal ΦV an. Diese Transistoren haben die Aufgabe, die Bitleitung BLi mit einer Vorspannung zur Spannung Vcc-Vth gemäß einem im CMOS-Flip-Flop FF wäh rend einer Prüfleseperiode gehaltenen Datenelements zu be aufschlagen.

Ein E-Typ-p-Kanal-MOS-Transistor Qp7 und ein n-Kanal-MOS- Transistor des Verarmungstyps (D-Typ) Qd1 sind miteinander in Reihe geschaltet, um eine Vorspannschaltung zur Beauf schlagung der Bitleitung LBi mit der Versorgungsspannung Vcc zu verwirklichen. Innerhalb dieser Vorspannschaltung ist der Transistor Qd1 dazu vorgesehen, das Anlegen eines uner wünscht hohen Potentials während der Löschoperation und einer Schreiboperation an den Transistor Qp7 zu verhindern. Ein E-Typ-n-Kanal-MOS-Transistor Qn24 ist mit der Bitleitung BLi an ihrer stromführenden Elektrode verbunden. Dieser Transistor dient als ein Rücksetztransistor zum Rücksetzen der Bitleitung BLi auf Null Volt. Die beiden Knoten der CMOS-Flip-Flop-Schaltung FF werden über die E-Typ-n-Kanal- MOS-Transistoren Qn15 bzw. Qn16 mit den I/O-Leitungen ge koppelt. Diese Transistoren Qn15, Qn16 sind Übertragungs gates, die auf das Spaltenauswahlsignal CSLi ansprechen.

Der in der Fig. 10 dargestellte Bitleitungs-Controller arbeitet wie folgt. Die Impulsfolgen des Bitleitungs- Controllers sind in der Fig. 11 dargestellt. Wenn das Signal ΦF auf den Pegel "L" abfällt, wird die Bitleitung BLi elek trisch von der CMOS-Flip-Flop-Schaltung FF getrennt. Die Bitleitung BLi wird auf die Versorgungsspannung Vcc gelegt, wenn die Vorspannungssignale ΦP bzw. ΦP auf Pegel "H" bzw. Pegel "L" liegen. Danach aktiviert der Zeilen-Decoder 5 das erste und zweite Auswahlgate SG1 und SG2 sowie die Steuer gates CG1 bis CG8. Unter der Annahme, daß das Steuergate CG2 ausgewählt ist, wird dieses auf Null Volt gelegt, und die Auswahlgates SG1, SG2 sowie die übrigen Steuergates CG1, CG3 bis CG8 werden mit der Versorgungsspannung Vcc beaufschlagt. Ist das Speicherzellendatenelement logisch "0", so liegt die Bitleitung BLi auf dem Pegel "L". Ist das Datenelement "1", bleibt die Bitleitung BLi auf dem Pegel "H".

Nach dem Rücksetzen der Auswahlgates SG und der Steuergates CG steigen die Signale ΦSP, ΦSN auf den Pegel "H", während die Signale ΦSN, ΦRN auf den Pegel "L" abfallen und damit die CMOS-Flip-Flop-Schaltung FF deaktivieren. Das Signal ΦF liegt dann auf "H", so daß die resultierende Spannung auf der Bitleitung BLi an die Ausgangsleitung des CMOS-Flip-Flop FF übertragen wird. Wenn ΦSP auf "L" und ΦSN auf "H" liegt, wird das Potential auf der Bitleitung BLi gelesen. Das er faßte Potential wird zwischengespeichert, wenn ΦRP auf "L" und ΦRN auf "H" liegt. Das zwischengespeicherte Datenelement wird an die I/O-Leitungen übergeben, wenn das Potential des Spaltenauswahlsignals CSLi nach "High" geht.

Anschließend wird eine Schreib/Schreibprüfoperation durch geführt. Die Impulsfolgen während dieser Zeitspanne sind in der Fig. 12 dargestellt. Nach der Zwischenspeicherung der über die I/O-Leitungen übertragenen Programmierdaten in der CMOS-Flip-Flop-Schaltung FF liegt das Vorspannungssignal ΦP auf Pegel "H", das Vorspannungssignal auf Pegel "L". Eine an den p-Kanal-MOS-Transistoren Qp3, Qp5 gemäß Fig. 10 an liegende Spannung Vmb wird bezüglich ihres Potentials von der Versorgungsspannung Vcc zur mittleren Spannung Vm (= 10 V) geändert. Das Signal ΦF liegt auf Vm. Das an der Bitleitung BLi liegende Potential wechselt entsprechend dem logischen Wert des zwischengespeicherten Datenelements ent weder auf Null Volt oder auf Vm. Im Falle des Eintrags von logisch "1" liegt die Bitleitung BLi auf Null Volt; im Falle des Eintrags von logisch "0" liegt die Bitleitung BLi auf Vm. Zu diesem Zeitpunkt liegt das erste Auswahlgate SG1 auf Vm, während das zweite Auswahlgate SG2 auf Null Volt liegt. An den Steuergates CG liegen folgende Potentiale an: Bei Auswahl des Steuergate CG2 liegt das Steuergate CG1 auf Vm, das ausgewählte Steuergate CG2 liegt auf der hohen Spannung Vpp (= 20 V) und die restlichen Steuergates CG3 bis CG8 liegen auf Vm.

Wenn die Auswahlgates SG1, SG2 sowie die Steuergates CG1-CG8 auf Null Volt rückgesetzt sind, fällt das Signal ΦF auf den Pegel "L" ab, das Signal ΦR geht nach "H", wodurch die Bit leitung BLi auf Null Volt rückgesetzt wird. Dies bedeutet, daß das EEPROM im Wartezustand für die Auslösung einer Schreibprüfoperation ist.

Die folgende Schreibprüfoperation entspricht im wesentlichen einer normalen in einem EEPROM des NAND-Zellentyps ablaufen den Leseoperation. Zunächst wechselt das Vorspannungssignal ΦP nach Pegel "H", das Vorspannungssignal liegt auf dem Pegel "L", so daß die Bitleitung BLi mit einer Vorspannung in Höhe etwa der Versorgungsspannung Vcc beaufschlagt wird. Die Auswahlgates SG und die Steuergates CG werden dann, wie später beschrieben wird, vom Zeilen-Decoder 5 gesteuert. Nach dem Rücksetzen dieser Gates SG, CG geht das Prüfsignal ΦV nach "High", so daß die Spannung Vcc-Vth an nur einer der Bitleitungen BL erscheint, die mit logisch "0" beschrieben ist.

Danach liegen die Signale ΦSp, ΦRP auf dem Pegel "H". Die Signale ΦSN, ΦRN liegen auf dem Pegel "L". Das Signal ΦF liegt auf dem Pegel "H". Wenn das Signal ΦSP auf "L" und das Signal ΦSN auf "H" liegt, wird das Potential der Bitleitung abgefragt. Danach geht das Signal ΦRP nach "L" und das Signal ΦRN nach "H", wodurch die Rückschreibdaten zwischen gespeichert werden. Die Beziehung zwischen den Programmier daten, den Zellendaten und den Rückschreibdaten entspricht der weiter oben wiedergegebenen Tabelle 1.

Der Schreib/Schreibprüfmodus ist nach der - beispielsweise hundertmaligen - Wiederholung der obigen Schreib/Schreib prüfoperationen abgeschlossen. Die Potentialänderungen an der Bitleitung BLi, den Auswahlgates SG und den Steuergates CG während der Lösch-, Schreib-, Lese- und Schreibprüfperio den sind in der nachstehenden Tabelle 3 zusammengestellt. Hierbei ist zu beachten, daß für Tabelle 3 davon ausgegangen wird, daß das Steuergate CG2 ausgewählt ist.

Tabelle 3

Hierbei ist die Tatsache zu beachten, daß die Schwellenspan nungs-Prüfoperation zwar eine 0,5 V Spannung als Referenz spannung in den obigen Ausführungsformen verwendet, diese Referenzspannung jedoch gemäß einer möglichen Schwellen spannungsverteilung in der praktischen Verwirklichung modi fiziert werden kann. Des weiteren kann die Zeitdauer, die der Abwicklung einer Schreiboperation zugeteilt wird, wie folgt geändert werden. Besteht jedoch die Forderung, daß die resultierende Verteilung der endgültig erhaltenen Schwellen spannungen einer Anzahl von Speicherzellentransistoren innerhalb eines engen Bereichs exakt eingehalten wird, soll te die Länge jeder Schreibperiodeverkürzt werden, um die Wiederholungsanzahl der Schreibprüfoperationen bei kürzeren Abwicklungsperioden zu erhöhen. Während die obigen Ausfüh rungsformen auf EEPROMs des NAND-Zellentyps, die den Tunnel injektionseffekt nutzen, gerichtet sind, kann die vorliegen de Erfindung außerdem auf andere Typen von NAND-Zellen- EEPROMs angewendet werden, z. B. ein NAND-Zellen-EEPROM mit heißer bzw. "Hot-Electron"-Injektion. Die Ausführungsform der Fig. 5 ist besonders wirksam, wenn der Speicherzellen matrixabschnitt 1 der Fig. 1 so modifiziert ist, daß er eine sog. "offene Bitleitungs"-Konfiguration aufweist.

Ein NAND-Zellen-EEPROM gemäß einer dritten Ausführungsform der vorliegenden Erfindung, das in der Fig. 13 dargestellt ist, entspricht demjenigen gemäß Fig. 1 und weist einen in zwei getrennte Zellenblöcke 1A, 1B geteilten Speicherzellen abschnitt auf. Der Bitleitungs-Controller 2 ist eine gemein same Schaltung für die beiden Zellenblöcke 1A, 1B.

Der Bitleitungs-Controller 2 ist gemäß Fig. 14 aufgebaut. Diese Schaltungskonfiguration entspricht im wesentlichen derjenigen der Fig. 5 mit Ausnahme der folgenden Modifika tionen. Die Knoten N1, N2 der CMOS-Flip-Flop-Schaltung, die die Datenzwischenspeicherungs/Leseverstärkerschaltung bildet, sind über die Übertragungsgate-MOS-Transistoren Qn7, Qn8 an die Bitleitungen BLa des Zellenblocks 1A sowie jene des Zellenblocks 1B gekoppelt. In der Fig. 14 ist eine der Bitleitungen BLa im Zellenblock 1A mit "BLai" (i=0, 1, 2, . . .) nur zur Verdeutlichung gekennzeichnet. Dies gilt analog für die Bitleitung BLbi (i=0, 1, 2, . . .).

Bei der Schaltung gemäß Fig. 14 ist im Gegensatz zu der von Fig. 5 ein n-Kanal-MOS-Transistor Qn25 als ein Aktivierungs transistor am gemeinsamen Versorgungsknoten der MOS-Transi storen Qn5, Qn6 an der NMOS-Seite der CMOS-Flip-Flop-Schal tung FF angeordnet. Dieser Transistor Qn25 spricht auf ein Taktsignal ΦF an, das an dessen Gate angelegt wird. Auf der PMOS-Seite der CMOS-Flip-Flop-Schaltung FF ist ein p-Kanal- MOS-Transistor Qp8 am gemeinsamen Versorgungsknoten der Transistoren Qp1, Qp2 als ein weiterer Aktivierungstransi stor angeordnet.

Die Funktionsweise des EEPROM wird anhand der Fig. 15 bis 18 beschrieben, wobei die Fig. 15 und 16 die Impulsfolgen wäh rend einer Leseperiode und die Fig. 17 und 18 die Impuls folgen während einer Schreib/Schreibprüfperiode darstellen.

Während einer Leseperiode fallen die Signale ΦA, ΦB auf den Pegel "L", wodurch die Bitleitungen BLai, BLbi elektrisch von CMOS-Flip-Flop-Schaltung FF getrennt werden. Wenn die Vorspannungssignale ΦPA, ΦPB nach High gehen, werden die Bitleitungen mit einer Vorspannung beaufschlagt werden. Das Beispiel in den Fig. 15 und 16 geht davon aus, daß zuerst die Bitleitung BLai des ersten Zellenblocks 1A angesteuert wird, und daß die Bitleitung BLbi des zweiten Zellenblocks 1B in einem nächsten Lesezyklus angesteuert wird. Der erste Lesezyklus für die Bitleitung BLai wird nachstehend be schrieben.

Wie in der Fig. 15 dargestellt, wird als Reaktion auf die Vorspannungssignale ΦPA, ΦPB die angesteuerte Bitleitung BLai mit einer Vorspannung von 3 V beaufschlagt und die nicht angesteuerte Bitleitung BLbi mit 2 V. Nach dem Aufbau dieser Vorspannung gehen die Signale ΦPA, ΦPB auf den Pegel "L". Dadurch werden die Bitleitungen BLai, BLbi elektrisch getrennt. Danach erzeugt der Zeilen-Decoder 5 geeignete Spannungen, die an die Auswahlgates SG und die Steuergates CG angelegt werden. Zum Zwecke der Erläuterung sei angenom men, daß das Steuergate CG2 aktuell ausgewählt ist. ln diesem Fall liefert der Zeilen-Decoder 5 eine Null Volt- Spannung an das Steuergate CG2 und legt die Versorgungs spannung Vcc an das erste und zweite Auswahlgate SG1, SG2 sowie an die restlichen Steuergates CG1 und CG3 bis CG8.

Wenn in einem zum Steuergate CG2 gehörigen Speicherzellen transistor logisch "1" eingetragen ist, so fließt kein Strom, da die Schwellenspannung des so angesteuerten Speicherzellentransistors positiv ist. Das an der Bit leitung BLai liegende Potential bleibt somit auf 3 Volt. Wenn umgekehrt logisch "0" abgespeichert ist, so fließt ein entsprechender Zellenstrom, wodurch das Potential an der Bitleitung BLai auf 2 V oder weniger abfällt.

Anschließend steigt das Signal ΦP auf den Pegel "H", das Signal ΦN liegt auf dem Pegel "L". Das Signal ΦE liegt auf dem Pegel "H". Damit ist die CMOS-Flip-Flop-Schaltung FF ge setzt bzw. ausgeglichen. Nach dem Setzen des Flip-Flop FF liegen die Signale ΦA, ΦB auf dem Pegel "H", wodurch die Bitleitungen BLai, BLbi elektrisch mit dem Flip-Flop FF ver bunden werden. Wenn das Signal ΦP auf dem Pegel "L" und das Signal ΦN auf dem Pegel "H" liegt, werden die Potentiale der Bitleitungen hinsichtlich ihrer Differenzen verglichen, um Lesedaten zu erhalten, die extern gelesen und kontinuierlich zwischengespeichert werden. Wenn das Spaltenauswahlsignal CSLi nach "High" geht, werden die Lesedaten an die I/O- Leitungen ausgegeben, an den Daten-Eingangs/Ausgangspuffer 6 übertragen und dann extern aus diesem entnommen.

Danach wird die Bitleitung BLbi des zweiten Zellenblocks 1B zum Lesen angesteuert. Die Leseoperation ist vergleichbar der zuvor beschriebenen, wobei die Signale ΦPB, ΦP sowie die Signale ΦSA, ΦSB jeweils gegeneinander ausgetauscht sind.

Wenn das EEPROM in einen Schreib- bzw. Programmiermodus gesetzt ist, werden eine Schreib- und eine Schreiblese operation gemäß den Fig. 17 und 18 abgewickelt, in denen das Laden der Schreibdaten des Bitleitungs-Controllers 2 aus dem Eingabe/Ausgabepuffer 6 nicht dargestellt ist. Es ist zu be achten, daß die in den Fig. 17 und 18 dargestellten Impuls folgen resultieren, wenn die Bitleitung BLai des ersten Zel lenblocks 1A angesteuert ist. Vor der Abwicklung einer Pro grammieroperation werden sämtliche Speicherzellen in der Weise gleichzeitig gelöscht (blockweises Löschen), daß eine Spannung von Null Volt an die Steuergates aller Speicher zellentransistoren M gelegt wird, während das p-Substrat (oder das n-Substrat und der darin ausgebildete p-Wannen bereich) auf der hohen Booster-Spannung Vpp liegen (z. B. 20 V). Nachdem die Programmierdaten vom Daten-Eingangs/Aus gangs-Puffer 6 über die I/O-Leitungen an die CMOS-Flip-Flop- Schaltung FF übergeben und darin zwischengespeichert sind, werden die Vorspannungssignale ΦPA, ΦPB auf den Pegel "H", wodurch alle Bitleitungen rückgesetzt werden.

Wenn die Signale ΦA, Vsw auf das mittlere Potential Vm (= 10 V) geändert werden, ändert sich das Potential der Bitleitung BLai gemäß dem logischen Wert der Programmier daten. Bei dem Datenelement logisch "0" entspricht die Span nung der Bitleitung Vm; bei dem Datenelement logisch "1" beträgt die Spannung der Bitleitung Null Volt. Unter der Annahme, daß das Steuergate CG2 ausgewählt ist, ist dieses Steuergate CG2 auf Null Volt gelegt, während die Auswahl gates SG und die übrigen Steuergates CG1, CG3 bis CG8 auf Vm liegen.

Nach Ablauf der vorgegebenen Zeitspanne (z. B. 40 Mikrosekun den) werden die Auswahlgates SG1, SG2 und die Steuergates CG1 bis CG8 rückgesetzt, so daß das Signal ΦA dann Null Volt beträgt. Dadurch wird die Bitleitung BLai von der CMOS-Flip- Flop-Schaltung FF getrennt. Wenn das Signal ΦPA auf dem Pegel "H" liegt, werden sämtliche Bitleitungen rückgesetzt. Das Signal Vsw nimmt die Versorgungsspannung Vcc an.

Danach wird eine Leseoperation zur Überprüfung der Program mierdaten (Schreibprüf-Leseoperation) durchgeführt. Wie in der obenbeschriebenen Ausführungsform wird anstelle der am ausgewählten Steuergate anliegenden Spannung von Null Volt eine Spannung von 0,5 V angelegt und das Prüfsignal ΦAV erzeugt. Die Bitleitung BLai wird mit einer Vorspannung von 3 V, die Bitleitung mit 2 V beaufschlagt. Danach fallen die Vorspannungssignale ΦPA, ΦPB auf dem Pegel "L", wodurch die Bitleitungen BLai, BLbi elektrisch getrennt werden. Die Aus wahlgates und die Steuergates werden selektiv durch den Zeilen-Decoder 5 aktiviert, so daß das ausgewählte Steuer gate CG2 auf 0,5 V liegt, während die Auswahlgates SG1, SG2 sowie die übrigen Steuergates CG1, CG3 bis CG8 auf der Ver sorgungsspannung Vcc liegen. Während "1" korrekt gelesen werden kann, wenn die Schwellenspannung der Speicherzellen transistoren im normalen Lesemodus höher ist als Null Volt, kann es im Prüflesemodus eventuell vorkommen, daß "1" nur dann gelesen werden kann, wenn die Schwellenspannung 0,5 V oder mehr beträgt.

Anschließend wird die Bitleitung BLai als Reaktion auf das Prüfsignal ΦAV mit der Spannung Vcc-Vth beaufschlagt, wenn ein Datenelement logisch "0" eingetragen ist. Der Potential pegel der durch das Prüfsignal in diesem Fall angelegten Spannung kann höher sein als der der angesteuerten Bitlei tung. Nach dem Rücksetzen des CMOS-Flip-Flop FF als Reaktion auf das Ausgleichssignal ΦE steigen die Signale ΦA, ΦB auf den Pegel "H", wodurch die Knoten N1, N2 mit den Bitleitun gen BLai bzw. BLbi gekoppelt werden. Die Signalspannung von ΦP wechselt nach Pegel "L", während das Signal ΦN nach "H" geht. Damit wird eine Datenspannung an der Bitleitung BLai ausgelesen. Die ausgelesenen Daten werden zwischengespei chert. Diese zwischengespeicherten Daten werden als Rück schreibdaten verwendet. Diese Ausführungsform entspricht hinsichtlich des Datenkonvertierungsschemas der vorigen Aus führungsform, bei der die Rückschreibdaten auf Basis der während der Prüfleseperiode erhaltenen Speicherzellendaten gemäß den Programmierdaten in Tabelle 1 gebildet werden.

Die Schreiboperation wird, nachdem eine Kombination aus Prüflesen und Rückschreiben eine bestimmte Anzahl von Malen, z. B. einhundert, wiederholt wurde, beendet. Bei einem solchen Prüflese/Rückschreibschema der vorliegenden Ausfüh rungsform ist es möglich, alle mit "1" beschriebenen Speicherzellentransistoren zu sperren bzw. zu verhindern, daß deren Schwellenspannung unerwünscht weiter ansteigt.

Die Potentialänderungen an den Steuergates CG1 bis CG8 sowie den Auswahlgates SG1, SG2 während der Lösch-, Schreib-, Prüflese- und Leseoperationen sind der nachstehenden Tabelle 4 zu entnehmen. Dabei ist zu beachten, daß für die Tabelle angenommen ist, daß das Steuergate CG2 ausgewählt und die Bitleitung BLai angesteuert ist. Mit "FLT" ist der schwe bende Zustand gekennzeichnet.

Tabelle 4

Die vorliegende Erfindung kann weiterhin auf EEPROMs des NOR-Zellentyps angewandt werden, wovon eine bevorzugte Aus führungsform nachstehend beschrieben ist.

Ein EEPROM des NOR-Zellentyps gemäß der Fig. 19 umfaßt eine Matrix aus Speicherzellen, die jeweils aus einem Doppelgate- MOS-Transistor M mit einem schwebenden Gate und einem Steuergate bestehen. Diese Speicherzellentransistoren sind in Zeilen und Spalten angeordnet und bilden so eine Matrix form. Die Zeilen der Zellentransistoren M sind an den Steuergates mit den Wortleitungen WLi, WLi+1, WLi+2, . . . gekoppelt. Die Spalten der Zellentransistoren M sind an den Drainelektroden mit den Bitleitungen BL0, BL1, . . ., BLm gekoppelt. Um die Schwellenspannung eines Zellentransistors zu senken, so daß logisch "1" darin eingetragen wird, wird die negative Polarität (z. B. -12 V) an das Steuergate des betreffenden Transistors angelegt, während die Versorgungs spannung Vcc an dessen Drain angelegt wird. Zu diesem Zeit punkt wird an die Drains der nicht angesteuerten Zellen transistoren, deren Steuergates gemeinsam mit dem Steuergate des angesteuerten Zellentransistors gekoppelt sind, eine Spannung von Null Volt angelegt, so daß die Schwellenspan nung dieser nicht angesteuerten Zellentransistoren unver ändert bleibt.

Wie in der Fig. 20 dargestellt, ist ein Bitleitungs- Controller 2 mit der Datenzwischenspeicherungs/Lesever stärkerschaltung an die Bitleitungen BLai, BLbi angeschlos sen, die dem ersten und zweiten NOR-Zellenblock 1A, 1B mit jeweils der Speicherzellenmatrix gemäß der Fig. 19 zugeordnet sind. Der Bitleitungs-Controller 2 puffert darin ein Daten element, das bestimmt, ob die Schwellenspannung eines ange steuerten Zellentransistors zu ändern ist oder nicht. Die Datenzwischenspeicherungs/Leseverstärkerschaltung beinhaltet ein CMOS-Flip-Flop FF, das demjenigen gemäß Fig. 5 ent spricht. Die E-Typ-n-Kanal-MOS-Transistoren Qn31, Qn32, Qn34, Qn35 sind Prüfleseeinrichtungen. Die E-Typ-n-Kanal- MOS-Transistoren Qn33, Qn36 sind zur Spannungsbeaufschlagung und zum Rücksetzen der Bitleitungen vorgesehen.

Nachdem bei dieser Ausführungsform eine Senkung der Schwel lenspannung bezüglich eines bestimmten Zellentransistors er folgt ist, wird eine resultierende Schwellenspannung mittels einer Prüfspannung mit vorgegebenem Potentialpegel über prüft, die an das Steuergate desjenigen Zellentransistors an gelegt wird, dessen Schwellenspannung gesenkt worden ist. Ergibt die Prüfoperation, daß die resultierende Schwellen spannung nicht auf einen Zielpegel geändert wurde, so wird die gleiche Schreiboperation für denselben Zellentransistor durchgeführt, womit eine weitere Senkung der Schwellen spannung erzwungen wird. Der Prüfprozeß wird so oft wieder holt, bis sichergestellt ist, daß die Schwellenspannung des Zellentransistors zuverlässig innerhalb eines zulässigen Bereichs zu liegen kommt.

Die Schreib- bzw. Programmier- und Prüfoperationen des NOR- Zellen-EEPROM werden im folgenden anhand der Fig. 21 be schrieben. Vor der Durchführung der Programmieroperation erfolgt eine Löschoperation in der Weise, daß die zu jeder Wortleitung gehörigen Zellentransistoren gleichzeitig ge löscht werden. Ein solches wortweises Löschen wird durch Anlegen einer hohen Booster-Spannung (z. B. 20 V) an jede mit den Steuergates einer entsprechenden Zeile von Zellentran sistoren gekoppelten Wortleitung WLi sowie durch Anlegen einer Null Volt-Spannung an die Bitleitungen BL bewirkt. Unter dieser Spannungsbeaufschlagung werden Elektronen in die schwebenden Gates dieser Zellentransistoren injiziert, so daß die Schwellenspannung die Versorgungsspannung Vcc übersteigt.

Die Schreiboperation erfolgt für die eine Seite bildenden Speicherzellentransistoren (seitenblockweises Löschen). Zuerst fällt ein Vorspannungssignal ΦPA auf den Pegel "L" ab, wodurch die Bitleitung BLai elektrisch getrennt wird. Eine Wortleitung WLaj (siehe Fig. 20) liegt dann auf -12 V. Wenn ΦA auf dem Pegel "H" liegt, ändert sich das Potential an der Bitleitung BLai gemäß dem logischen Pegel eines einzutragenden Datenelements: Wird logisch "1" eingetragen (wodurch Elektronen aus dem schwebenden Gate freigesetzt werden), liegt die Bitleitung BLai auf der Versorgungs spannung Vcc; wird logisch "0" eingetragen (wodurch ein Freisetzen der Elektronen aus dem schwebenden Gate verhin dert wird), liegt die Bitleitung BLai auf Null Volt. Nach dem Rücksetzen der Wortleitung geht das Signal ΦPA nach "High", um die Bitleitung rückzusetzen. Damit ist die Schreiboperation abgeschlossen.

Danach wird eine Prüfoperation durchgeführt. Die an die in der Fig. 20 dargestellten Vorspannungs/Rücksetztransistoren Qn33, Qn 36 angelegten Signale Va, Vb werden auf etwa 3 V bzw. 5 V geändert, wodurch die Bitleitung BLai mit 3 V und die Bitleitung BLbi mit 2 V beaufschlagt wird. Die Bitlei tungen BLai, BLbi werden elektrisch getrennt, wenn die Signale ΦPA, ΦPB auf den Pegel "L" zurückgehen. Das Potential der Wortleitung entspricht der Prüfspannung von 3,5 V, so daß ein Datenelement ausgelesen wird. Wenn logisch "0" in einen zum Datenlesen ausgewählten Speicherzellentransistor eingetragen ist, bleibt die Bitleitung BLai auf 3 V. Ist logisch "1" in einen Speicherzellentransistor eingetragen, dessen Schwellenspannung unter 3,5 V liegt, so sinkt das Potential der Bitleitung BLai.

Wenn die Wortleitung auf Null Volt liegt, wechselt ΦAV nach "H". Ist logisch "0" zwischengespeichert, um "0" in einen angesteuerten Zellentransistor einzutragen, oder wenn es nicht mehr erforderlich ist, "1" in einen Zellentransistor einzuschreiben, in den bereits "1" eingetragen ist, werden die beiden in der Fig. 20 dargestellten Transistoren Qn31, Qn32 durchgesteuert, so daß das Potential der Bitleitung BLai unter das Potential einer entsprechenden Blind-Bit leitung absinkt, die praktisch auf Null Volt liegt. In einem Fall, in dem logisch "1" in den angesteuerten Zellentransi stor eingetragen ist, ändert sich das Potential der Bitlei tung BLai nicht, da der Transistor in den nichtleitenden Zustand versetzt ist.

Anschließend werden die Signale ΦP, ΦN nach Vcc/2 geändert. Das Signal ΦE geht nach "High". Damit ist das CMOS-Flip-Flop FF gesetzt bzw. ausgeglichen. Wenn ΦP auf der Versorgungs spannung Vcc und wenn ΦN auf Null Volt liegt, wird ein Bit leitungspotential ausgelesen, das als später zu verwendendes Rückschreibdatenelement zwischengespeichert wird. Die Bezie hung zwischen Schreibdaten, Lesedaten und Rückschreibdaten entspricht derjenigen der zuvor anhand von Tabelle 1 be schriebenen Ausführungsform.

Hierbei ist zu beachten, daß bei der obigen Ausführungsform die Speicherzellenmatrix in einem p-Wannenbereich ausgebil det sein kann, an den eine negative Spannung, z. B. -12 V, angelegt wird, während die Versorgungsspannung Vcc an einer angesteuerten Wortleitung liegt und die negative Spannung (-12 V) außerdem an die nicht angesteuerten Wortleitungen gelegt wird. Falls gefordert wird, die Definitionen von "Schreiben" und "Löschen" gegeneinander auszutauschen, können die n-Kanal-MOS-Transistoren gemäß Fig. 20 entfernt werden, um die Schwellenspannungsverteilung der Speicher zellentransistoren auf die gleiche Weise wie bei der zuvor beschriebenen Ausführungsform einzuengen.

Die interne Schaltungskonfiguration des in der Fig. 1 oder der Fig. 13 dargestellten Zeilen-Decoders 5 kann gemäß Fig. 22 aufgebaut sein, in der der Zeilen-Decoder eine aus den E- Typ-n-Kanal-MOS-Transistoren Qn41, Qn42 und den E-Typ-p- Kanal-MOS-Transistoren Qp11, Qp12 bestehende Freigabeschal tung sowie eine aus den E-Typ-n-Kanal-MOS-Transistoren Qn43, Qn44 und den E-Typ-p-Kanal-MOS-Transistoren Qp13, Qp14 be stehende Übertragungsschaltung umfaßt. Der Zeilen-Decoder wird durch ein Adreßsignal ai und ein Decoder-Freigabesignal RDENB aktiviert, um einen der in den Fig. 13, 14 oder 20 dargestellten Zellenblöcke 1A, 1B anzusteuern. Der Zeilen- Decoder arbeitet, wenn ein Signal ΦER nach "High" geht und an das gemeinsame Gate der Transistoren Qp11, Qn42 gemäß der Fig. 22 angelegt wird. Ein an den Transistoren Qp13, Pq14 liegende Spannung VppRW liegt während einer Leseperiode auf der Versorgungsspannung Vcc; die Spannung VppRW steigt wäh rend einer Lösch- und Schreibperiode auf die hohe Booster- Spannung Vpp.

Die E-Typ-n-Kanal-MOS-Transistoren Qn50 bis Qn69 sowie die E-Typ-p-Kanal-MOS-Transistoren Qp20 bis Qp29 sind so ange ordnet, daß sie eine Vielzahl von Übertragungsgates bilden, die in Abhängigkeit von einem Ausgangssignal des Zeilen- Decoders selektiv "öffnen" können, wodurch ermöglicht wird, daß (1) die Potentiale der Auswahlgates SG1D, SG2D, (2) die Potentiale der Steuergates CG1D bis CG8D und (3) das Poten tial am nicht angesteuerten Auswahlgate Vuss durch diese übertragen werden. Die Signale Vuss, SG1D, SG2D, CG1D bis CG8D sind für jeden Zeilen-Decoder gleich.

Die Potentialänderungen an den Auswahlgates SG1, SG2, den Steuergates CG1 bis CG8, den Bitleitungen sowie der Signale SG1D, SG2D, CG1D-CG8D, Vuss, VppRW während der Lese-, Lösch-, Schreib- und Püfleseoperationen sind der nachstehen den Tabelle 5 zu entnehmen. Für die Tabelle ist angenommen, daß das Steuergate CG2 und die Bitleitung BLai angesteuert sind. Mit "FLT" ist der schwebende bzw. elektrisch getrennte Zustand gekennzeichnet.

Tabelle 5

Der obige Zeilen-Decoder kann wahlweise entsprechend der Darstellung der Fig. 33 modifiziert werden. Die Potential änderungen an seinen Hauptkomponenten sind in der nachste henden Tabelle 6 zusammengefaßt, wobei CG1D bis CG8D auf Null Volt anstelle der 20 V während einer Löschperiode liegen.

Tabelle 6

Die Fig. 24 zeigt eine weitere Modifikation des Zeilen- Decoders 5. Dieser Zeilen-Decoder ist ähnlich demjenigen der Fig. 23, wobei die E-Typ-p-Kanal-MOS-Transistoren Qp30 bis Qp39 zusätzlich vorgesehen sind. Obwohl die Potentiale an den nicht ausgewählten Steuergates klein sind wie auch Vcc-Vh1 in der Anordnung gemäß Fig. 23, ist die Ausführung des Zeilen-Decoders gemäß Fig. 23 evtl. günstiger als die jenige gemäß der Fig. 24, da die erstgenannte Ausführung einen geringeren Beschaltungsbedarf hat als die zweite, wenn das Potential Vh1 in dem Rahmen kleiner gehalten wird, innerhalb dessen die Speicherungseigenschaften der Speicher zellentransistoren praktisch nicht beeinträchtigt werden.

Die in den Fig. 5, 10 oder 14 dargestellte Bitleitungs schaltung 2 arbeitet mit der Versorgungsspannung Vcc von 5 V. Der Bitleitungs-Controller wird in einem leistungs armen EEPROM mit niedriger Versorgungsspannung von 3 V oder weniger verwendet, die beispielsweise durch zwei Trocken batterien eines Kleincomputers geliefert wird. Wenn diese Bedingungen zutreffen, kann der Controller wie nachstehend beschrieben angeordnet werden.

Zunächst sei angenommen, daß die Schwellenspannung der n- Kanal-MOS-Transistoren Qn10, Qn11 niedriger ist als die der anderen E-Typ-n-Kanal-MOS-Transistoren. Diese Definition wird eingeführt, weil der Übertragungswirkungsgrad des Spannungspotentials sinkt, wenn die Schwellenspannung höher gehalten wird. Die für einen höheren Spannungsübertragungs wirkungsgrad empfohlene Schwellenspannung erfüllt folgende Bedingung:

Vcc - Vth(V_RH) < V_RH;
Vth(V_RL) < -V_RL;

während einer Leseperiode und "V_RL" eine Bitleitungsspannung auf dem Pegel "L" während der Leseperiode bezeichnet. Es sei angenommen, daß Vcc = 3 V, V_RH = 1,4 V und V_RL = 1,2 V. Vth(1,4) < 1,6 V und Vth(1,2) < -1,2, wobei der in Klammern angegebene Wert, z. B. 1,4 bzw. 1,2, die Rückwärtsregelspan nung angibt. Die obigen anderen E-Typ-n-Kanal-MOS-Transisto ren erfahren bei sinkender Schwellenspannung einen Anstieg des Leckstroms; aus diesem Grund wird Vth in der praktischen An wendung nicht geändert. Unter Berücksichtigung dieser Tat sachen werden die Schaltungen der Fig. 25 und 26 als Trei berschaltung für die Signale ΦPA, ΦPB, ΦAV, ΦBV, ΦA, ΦB, ΦE herangezogen.

Bei der Schaltung gemäß Fig. 25A kann der Pegel "H" jedes Signals höher als die Versorgungsspannung Vcc gelegt werden. Dies bedeutet speziell, daß wie in der Fig. 25B dargestellt, das Gate eines D-Typ-n-Kanal-MOS-Transistors Qd2, der zwi schen Eingangs- und Ausgangsspannung Vin, Vout gekoppelt ist, nach Ablauf einer Verzögerungszeit τ1 ab einem Zeit punkt, in dem das Eingangssignal Vin gleich ist Vcc, in sei nem Potential nach Null Volt wechselt. Nach Ablauf einer Verzögerungszeit τ2 wird die Ausgangsspannung Vout auf einen Potentialpegel über Vcc verstärkt.

Eine in der Fig. 26A dargestellte Schaltung entspricht der jenigen gemäß Fig. 25A, enthält jedoch eine zusätzliche Schaltung 10 zum Schalten einer hohen Spannung. Bei dieser hohen Spannung kann es sich um die mittlere Spannung Vm (= 10 V) oder um die hohe Spannung Vpp (= 20 V) handeln. In diesem Fall wechselten, wie in der Fig. 26B dargestellt, die Eingangssignale Vin3, Vin2 nach Ablauf einer Verzögerungs zeit τ1 nach Vcc, und das Gate des D-Typ-n-Kanal-MOS-Tran sistors Qd3 wird auf Null Volt gesetzt. Nach Ablauf einer weiteren Verzögerungszeit τ2 wird die Ausgangsspannung Vcc auf einen Pegel über Vcc verstärkt. Eine Ausgabeoperation bei einer derart hohen Spannung verläuft wie folgt. Wie in der Fig. 26C dargestellt, wird nach einer Eingangsspannung Vin3 von Vcc ein Signal Vin1 auf Null Volt gelegt, wodurch das Gate des Transistors Qd3 auf Null Volt abfällt. Wenn danach ein an die die hohe Spannung schaltende Schaltung 10 gelegtes Eingangssignal Vin4 auf Vcc gesetzt wird, so er zeugt diese Schaltung eine hohe Spannung, die hinsichtlich ihres Potentials entweder der mittleren Spannung Vm oder der Versorgungsspannung Vcc entspricht.

Die Impulsfolgen der obenbeschriebenen Bitleitungs-Steuer schaltung sind in den Fig. 27 bis 30 dargestellt und ent sprechen denjenigen der Fig. 15 bis 18, wobei jedoch jedes Signal wie erforderlich verstärkt ist.

Eine weitere Ausführungsform einer Vcc-Reduzierung für leistungsarme EEPROMs wird auf Basis der in der Fig. 14 dargestellten Bitleitungs-Steuerschaltung beschrieben, bei der die Transistoren Qn10, Qn11 normal ausgeführte E-Typ-n- Kanal-MOS-Transistoren sind. Die Spannung Vsw für die CMOS- Flip-Flop-Schaltung FF mit den Transistoren Qn5, Qn6, Qn25, Qp1, Qp2, Qp8 wird während einer Prüfleseperiode bis auf einen erhöhten Potentialpegel verstärkt. Die Impulsfolgen dieser Ausführungsform sind in der Fig. 31 dargestellt, die mit Ausnahme der verstärkten Spannung Vsw der Fig. 30 ent spricht.

Die Fig. 32A bis 32H zeigen verschiedene mögliche Modifi kationen der Bitleitungs-Steuerschaltung 2 der zuvor be schriebenen EEPROMs des NAND-Zellentyps. Jede dieser Figuren stellt die Schaltung dar, wie sie mit den Transistoren Qn9, Qn10 gemäß Fig. 4, den Transistoren Qn22, Qn23, den Transi storen Qn9, Qn10 oder Qn11, Qn12 gemäß Fig. 14, dem CMOS- Flip-Flop FF und einer angesteuerten zugehörigen Bitleitung verbunden ist. Die Darstellung lehrt, daß selbst bei einem Austausch der n-Kanal-MOS-Transistoren gegen p-Kanal-MOS- Transistoren die gleiche Schaltfunktion verwirklicht werden kann, sofern die entsprechenden Schaltungsverbindungen mit den Transistoren modifiziert werden.

Die Bitleitungs-Steuerschaltung 2 gemäß der Fig. 20, die im NOR-Zellen-EEPROM gemäß Fig. 19 verwendet wird, kann auf verschiedene Weise modifiziert werden, wie die Fig. 33A bis 33H zeigen, wobei jeweils die Verbindung zwischen den Tran sistoren Qn31, Qn32 oder Qn34, Qn35 der Fig. 20, der Flip- Flop-Schaltung FF und einer zugehörigen angesteuerten Bit leitung dargestellt ist. Auch in diesem Fall kann bei einem Austausch der n-Kanal-MOS-Transistoren gegen p-Kanal-MOS- Transistoren die gleiche Schaltfunktion verwirklicht werden, indem die zugehörigen Anschlüsse zwischen den Transistoren modifiziert werden.

Es ist zu beachten, daß auch bei einer Kopplung des Drain des MOS-Transistors Qn9 an die Versorgungsspannung Vcc bei der Ausführungsform gemäß der Fig. 5, eine solche Gatespan nung auf einen anderen Potentialpegel gelegt werden kann, der höher ist als das "H"-Pegelpotential der Bitleitung während einer Leseperiode. Analog kann die Source des Tran sistors Qn32 der Fig. 20, die an das Massepotential gekop pelt ist, auf ein anderes Potential gelegt werden, das niedriger ist als der Pegel "L" der Bitleitung während einer Leseperiode.

Bei einer derartigen Anordnung kann die Schreib/Schreibprüf operation eines solchen EEPROM gemäß der Darstellung des Flußdiagramms der Fig. 34A bzw. 34B erfolgen. Flußdiagramm der Fig. 34A wird ein einzutragendes Datenelement in einem Seitenmodus eingegeben. Nach der Dateneingabe erfolgt die Programmierung. Für jeden Speicherzellentransistor, in dem das Datenelement eingetragen ist, erfolgt eine Schreibprü fung, bei der der tatsächliche Speicherinhalt des Zellen transistors gelesen wird. Bei einer Ausgabe auf logisch "1", d. h. bei einem "unzureichend beschriebenen" Zellentransi stor, wird für diesen eine Rückschreiboperation durchge führt. Die Prozesse des Lesens zur Programmierprüfung und des Rückschreibens werden so oft wiederholt, bis die Ausgabe jedes Zellentransistors logisch "1" ist.

Bei der Ausführungsform gemäß Fig. 34B erfolgt die Bestim mung, ob der Ausgang logisch "1" ist für alle Speicher zellentransistoren, die gleichzeitig programmiert werden, nachdem die Schreib/Schreibprüfprozesse eine vorgegebene Anzahl von Malen (z. B. zehnmal) wiederholt abgewickelt worden sind. Die zur Schreibprüfung gelesenen Daten werden nicht jedesmal ausgegeben. Dies ist in dem Fall vorteilhaft, bei dem die Gesamtzahl der Wiederholzyklen der Schreib- und Prüfleseprozesse höher ist, da die Programmabwicklung auf grund einer Verringerung der Gesamtdauer der Schreibperiode beschleunigt werden kann.

Claims

1. Elektrisch löschbare und programmierbare nichtflüchtige Halbleitereinrichtung, die ein Halbleitersubstrat (11), eine Vielzahl von Bitleitungen (BL) auf dem Substrat sowie eine Matrix aus Zeilen und Spalten von Speicher zellen enthält, die mit den Bitleitungen auf dem Sub strat verbunden sind, wobei jede dieser Speicherzellen aus einem Transistor mit einer isolierten Trägerspei cherschicht und einer über der Trägerspeicherschicht isoliert angeordneten Steuergateelektrode besteht und wobei dieser Transistor es elektrischen Ladungsträgern erlaubt, aufgrund des Tunneleffekts zur Programmierung in die Trägerspeicherschicht oder von dieser weg wan dern, dadurch gekennzeichnet, daß diese Einrichtung weiterhin umfaßt: eine mit diesen Bitleitungen ge koppelte Lese/Pufferspeicherschaltung (FF), um die Programmierdaten selektiv einer Lese- und einer Zwischenspeicherungsoperation zu unterwerfen; ein Programm-Controllergerät (2, 3, 4) zum Eintragen der Programmierdaten in eine angesteuerte Speicherzelle oder Zellen derjenigen Speicherzellen, die während einer vorgegebenen Zeitdauer in einem bestimmten Be reich enthalten sind, zum Lesen des Inhalts der an gesteuerten Speicherzelle oder Zellen, um zu prüfen, ob die jeweils resultierende Schwellenspannung innerhalb eines vorgegebenen Bereichs liegt oder nicht und, falls ein unzureichend beschriebener Speicherzellentransistor festgestellt wird, zum erneuten Einschreiben der Pro grammierdaten in den unzureichend beschriebenen Spei cherzellentransistor; und ein Informationsverwaltungs gerät (Data Setter) (Qn9, Qn10) zur Durchführung einer logischen Operation hinsichtlich des Lesens des Inhalts der angesteuerten Speicherzelle bzw. Zellen sowie der in der Lese/Pufferspeicherschaltungseinrichtung (FF) zwischengespeicherten Programmierdaten und zur auto matischen Aktualisierung der in der Lese/ Pufferspei cherschaltungseinrichtung (FF) zwischengespeicherten rückgeschriebenen Daten bezogen auf jede Bitleitung gemäß dem tatsächlichen derzeit abgeprüften Program mierstatus sowie dadurch gekennzeichnet, daß die Lese/Pufferspeicherschaltung (FF) eine Flip-Flop- Schaltung (FF) enthält, die zu Beginn der Abprüfope ration als Auffangspeicherschaltung und nach dem Rücksetzen als Leseverstärkerschaltung fungiert.

2. Einrichtung gemäß Anspruch 1, dadurch gekennzeichnet, daß die Flip-Flop-Schaltung (FF) in Komplementär- Metalloxid-Halbleitertechnik (CMOS) ausgeführt ist, wobei die Flip-Flop-Schaltung (FF) einen Knoten (N1, N2) hat, der über ein Übertragungsgate (Qn7, Qn8) an eine Bitleitung (BL2i) gekoppelt ist.

3. Einrichtung gemäß Anspruch 2, dadurch gekennzeichnet, daß die CMOS-Flip-Flop-Schaltung (FF) jeweils zwei benachbarten Bitleitungen (BL) zugeordnet ist.

4. Einrichtung gemäß Anspruch 2, dadurch gekennzeichnet, daß die CMOS-Flip-Flop-Schaltung (FF) erste MOS-Tran sistoren (Qp1, Qp2) einer ersten Art von Leitfähigkeit und zweite MOS-Transistoren (Qn5, Qn6) einer zweiten Art von Leitfähigkeit beinhaltet, wobei die ersten MOS- Transistoren und die zweiten MOS-Transistoren mit ein ander kreuzgekoppelt sind.

5. Einrichtung gemäß Anspruch 1, dadurch gekennzeichnet, daß die Flip-Flop-Schaltung (FF) mit einer entspre chenden Bitleitung (BL) verbunden ist und eine Inver terschaltung bzw. NICHT-Glied auf Basis der Komplemen tär-Metalloxid-Halbleitertechnik (CMOS) mit den ersten MOS-Transistoren (Qp5, Qp6) und den zweiten MOS-Transi storen (Qn19, Qn20) enthält, die einander entgegenge setzte Leitfähigkeit aufweisen.

6. Einrichtung gemäß Anspruch 2, dadurch gekennzeichnet, daß die Informationsverwaltungseinrichtung (Data Setter) Vorspannungsgeräte enthält, die die selektive Spannungsbeaufschlagung einer Bitleitung (BLi) gemäß einem aktuell in der CMOS-Flip-Flop-Schaltung (FF) zwischengespeicherten Datenelement vornehmen.

7. Einrichtung gemäß Anspruch 6, dadurch gekennzeichnet, daß die Informationsverwaltungseinrichtung einen ersten CMOS-Transistor (Qn10) enthält, der folgendes umfaßt: eine Gateelektrode, die mit dem Knoten (N1) der CMOS- Flip-Flop-Schaltung (FF) gekoppelt ist, eine erste stromführende Elektrode, die an eine entsprechende Bitleitung gekoppelt ist und eine zweite stromführende Elektrode; sowie einen zweiten MOS-Transistor (Qn9), der zwischen die zweite stromführende Elektrode und eine Versorgungsspannung (Vcc) geschaltet ist, wobei der zweite MOS-Transistor auf ein Prüftaktsignal (ΦAV) anspricht.

8. Einrichtung gemäß Anspruch 1, dadurch gekennzeichnet, daß die Matrix aus Zeilen und Spalten von Speicher zellen in eine Vielzahl von Untermatrixabschnitten (1A, 1B) auf dem Substrat unterteilt ist.