DE4235175A1 - Halbleitervorrichtung - Google Patents

Halbleitervorrichtung

Info

Publication number
DE4235175A1
DE4235175A1 DE4235175A DE4235175A DE4235175A1 DE 4235175 A1 DE4235175 A1 DE 4235175A1 DE 4235175 A DE4235175 A DE 4235175A DE 4235175 A DE4235175 A DE 4235175A DE 4235175 A1 DE4235175 A1 DE 4235175A1
Authority
DE
Germany
Prior art keywords
region
electrode
semiconductor substrate
conductivity type
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE4235175A
Other languages
English (en)
Other versions
DE4235175C2 (de
Inventor
Fumiaki Kirihata
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Publication of DE4235175A1 publication Critical patent/DE4235175A1/de
Application granted granted Critical
Publication of DE4235175C2 publication Critical patent/DE4235175C2/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs

Description

Die vorliegende Erfindung bezieht sich auf eine Halblei­ tervorrichtung mit einem Isoliergate-Bipolartransistor (hiernach als IGBT bezeichnet) des Spannungstreibertyps zur Verwendung in einem Leistungswandler, wie etwa in einem In­ verter.
Eine Diode, die auf eine solche Weise antiparallel zu einem gerichteten Halbleiterelement geschaltet ist, daß der Hauptstrom darin in umgekehrter Richtung fließt, ist als Freilaufdiode (hiernach als FWD (freewheeling diode) be­ zeichnet) bekannt.
Fig. 3 zeigt eine solche FWD und einen IGBT. In einem IGBT-Chip 10 ist eine p-Wanne 2 auf einer Oberfläche einer n-Schicht 1 geformt, und n-Emitterschichten 3 sind ebenfalls in der Oberfläche der p-Wanne 2 geformt. Ein Gateoxydfilm 5 ist auf einem Kanalbereich 4 geformt, der sich in der Ober­ fläche des p-Wanne 2 befindet und zwischen dem freiliegenden Teil der n-Schicht 1 und der n-Emitterschicht 3 liegt, und ein Gateanschluß G ist mit einer Gateelektrode auf dem Ga­ teoxydfilm 5 verbunden. Eine Emitterelektrode 7 wird durch Al-Vakuumverdampfung hergestellt und mit den Oberflächen der p-Wanne 2 und den n-Emitterschichten 3 in Verbindung ge­ bracht. Eine Kollektorelektrode 9 wird so geformt, daß sie in Verbindung mit einer p-Emitterschicht 8 gebracht wird, die auf der anderen Oberfläche der n-Schicht 1 geformt ist. Eine p-Wanne 11, in der die n-Emitterschicht 3 nicht enthal­ ten ist, ist ebenfalls auf der n-Schicht 1 geformt, und ein Anschlußbereich 12 ist auf der p-Wanne 11 geformt. Außerdem sind p-Typ-Schutzringe 13 auf dem Randbereich des IGBT-Chips 10, in diesem Fall in zwei Stufen, geformt, um die Span­ nungssperreigenschaft zu verbessern.
Auf der anderen Seite ist in einem FWD-Chip 20 ein p+- Anodenbereich 22 auf einer Oberfläche einer n-Schicht 21 ge­ formt, und eine Anodenelektrode 23 ist durch Al-Vakuumver­ dampfung so geformt, daß sie in Kontakt mit einem n+-Bereich 24 gebracht wird, der auf der anderen Oberfläche der n- Schicht 21 geformt ist. Ähnlich wie im Falle des IGBT-Chips 10 sind p-Typ-Schutzringe 26 auf dem Randbereich der n- Schicht 21 angeordnet. Die Kathodenelektrode 25 des FWD- Chips 20 ebenso wie die Kollektorelektrode 9 des IGBT-Chips sind mit einer Metallplatte in einer Verpackung für die Chips verlötet und mit einem gemeinsamen Kollektoranschluß C verbunden. Auf der anderen Seite sind der Anschlußbereich 12 des IGBT-Chips 10 und die Anodenelektrode 23 des FWD-Chips 20 jeweils über Al-Drähte 27 mit einem Emitteranschluß E verbunden.
In dem Fall in dem sowohl der IGBT-Chip 10 als auch der FWD-Chip 20 wie sie in Fig. 3 gezeigt sind, in einer Ver­ packung angeordnet sind, muß eine Lücke zwischen beiden Chips vorgesehen sein, um nicht nur einen Isolierabstand für eine Spannungssperrung sondern auch um Raum zum Ermöglichen einer Bewegung der Chips beim Löten und zum Einpassen von Lötfüllungen entlang der Chipseiten bereitzustellen. Dar­ überhinaus ist Raum erforderlich zum Anordnen der Al-Drähte 27, die den Anschlußbereich 12 und die Anodenelektrode 23 mit dem Emitteranschluß E verbinden. Daher ist es schwierig, den IGBT-Chip 10 und den FWD-Chip 20 mit hoher Packungs­ dichte in einer Verpackung anzuordnen, um eine hohe Lei­ stungsdichte zu erhalten. Zusätzlich wird, da die Verdrah­ tung durch Bonden des Aluminiumleiters 27 durchgeführt wird, die Induktanz erhöht, und die Induktanzabweichung zwischen den Chips wird groß. Daher ist es schwierig einen sehr schnellen Betrieb und die Fähigkeit für einen hohen Aus­ schaltstrom für die Halbleitervorrichtung zu erreichen.
Es ist eine Aufgabe der vorliegenden Erfindung, die oben erwähnten Probleme zu lösen und eine Halbleitervorrichtung mit einem IGBT und einer FWD zur Verfügung zu stellen, die zu einem schnellen Betrieb mit einer niedrigen Induktanz fä­ hig ist.
Diese und weitere Aufgaben werden durch die in den bei­ gefügten Patentansprüchen definierte Halbleitervorrichtung gelöst.
Insbesondere wird die obige Aufgabe gelöst durch eine Halbleitervorrichtung, welche umfaßt: ein Halbleitersubstrat eines ersten Leitfähigkeitstyps mit einer geringen Verunrei­ nigungskonzentration; erste Bereiche eines zweiten Leitfä­ higkeitstyps, die auf einer Oberfläche des Halbleitersub­ strats geformt sind; zweite Bereiche des ersten Leitfähig­ keitstyps mit einer hohen Verunreinigungskonzentration, die auf der Oberfläche des ersten Bereichs geformt sind; einen dritten Bereich des zweiten Verunreinigungstyps mit einer hohen Verunreinigungskonzentration, der auf der einen Ober­ fläche des Halbleitersubstrats geformt ist; eine Gateelek­ trode, die über eine Gateisolierschicht auf der Oberfläche des ersten Bereichs zwischen der offenliegenden Fläche des Halbleitersubstrats und dem zweiten Bereich geformt ist; einen vierten Bereich des zweiten Leitfähigkeitstyps, der auf der anderen Oberfläche des Halbleitersubstrats gegenüber dem ersten Bereich geformt ist; einen fünften Bereich des ersten Leitfähigkeitstyps mit einer hohen Verunreinigungs­ konzentration auf der anderen Oberfläche der Halbleitervor­ richtung neben dem vierten Bereich und gegenüber dem dritten Bereich; einen erste Elektrode, die zusammen mit dem ersten und dem zweiten Bereich in Verbindung gebracht wird; eine zweite Elektrode, die mit dem dritten Bereich in Verbindung gebracht wird und mit der ersten Elektrode verbunden ist; und einen dritte Elektrode, die gemeinsam mit dem vierten und fünften Bereich in Verbindung gebracht wird. Alternativ können ein sechster Bereich des ersten Leitfähigkeitstyps mit einer hohen Verunreinigungskonzentration und ein siebter Bereich des zweiten Leitfähigkeitstyps mit einer hohen Ver­ unreinigungskonzentration jeweils auf dem vierten Bereich angeordnet werden, so daß die dritte Elektrode mit dem fünf­ ten, sechsten und siebten Bereich gemeinsam in Verbindung gebracht wird.
In der so aufgebauten Halbleitervorrichtung ist es wir­ kungsvoll, daß der zweite Bereich und die Gateelektrode nicht auf dem Abschnitt des ersten Bereichs vorgesehen sind, der am nächsten zum dritten Bereich liegt. Außerdem ist es wirkungsvoll, daß ein gewisser Abstand zwischen dem ersten und dem dritten Bereich vorgesehen ist. In diesem Fall ist es vorzuziehen, daß der dritte Bereich den ersten Bereich umgibt und daß die Schutzringbereiche des zweiten Leitfähig­ keitstyps zwischen den ersten und dritten Bereichen gebildet sind. Darüberhinaus ist es wirkungsvoll, daß der Abstand L zwischen einer Ebene senkrecht zu der Oberfläche des Halb­ leitersubstrats, die den Rand des ersten Bereichs enthält, der am nächsten zum zweiten Bereich liegt, und einer Ebene senkrecht zu der Oberfläche des Halbleitersubstrats, die den Rand des fünften Bereichs enthält, der mit dem vierten Be­ reich in Verbindung gebracht wird, in µm größer oder gleich 40 τ1/2 ist, wobei τ in µs ausgedrückt wird und die Minori­ tätsträgerlebensdauer in dem Bereich des ursprünglichen Halbleitersubstrats ist. Darüberhinaus ist es wirkungsvoll, daß die erste Elektrode mit der zweiten Elektrode über eine Leiterschicht verbunden ist, die auf dem Halbleitersubstrat über einem Isolierfilm geformt ist, und daß ein Leiter mit der zweiten Elektrode zur Verbindung mit dem Äußeren verbun­ den ist.
Ein IGBT ist aufgebaut mit dem Halbleitersubstrat, dem ersten Bereich, dem darauf geformten zweiten Bereich, einer auf dem Halbleitersubstrat über dem Gate-Isolierfilm ange­ ordneten Gateelektrode, dem vierten Bereich, der ersten Elektrode und der dritten Elektrode, und eine Diode ist auf­ gebaut mit dem Halbleitersubstrat, den darauf geformten dritten und fünften Bereichen und den zweiten und dritten Elektroden, wobei die erste Elektrode mit der zweiten Elek­ trode verbunden ist. Daher sind der IGBT und die FWD auf ei­ nem einzigen Halbleitersubstrat integriert, wodurch eine hohe Dichte für die Halbleitervorrichtung erreicht wird. Darüberhinaus wird, da ein Leiter zur Verbindung zwischen dem IGBT und dem FWD vermieden wird, die Induktivität ver­ ringert, und ein sehr schneller Betrieb wird erreicht. In dem Falle, in dem der vierte Bereich über die sechsten und siebten Bereiche mit der dritten Elektrode verbunden wird, wird die Vorrichtung eine Vorrichtung vom Kollektorkurz­ schlußtyp, was den Vorteil hat, daß die Wirksamkeit der La­ dungsträgerinjektion von dem vierten Bereich in das Substrat selbst verringert wird und daß der Schaltungsverlust verrin­ gert wird. Die Ladungsträgerinjektion von einer MOS-Struktur in einen Diodenbereich kann verhindert werden, indem keine MOS-Struktur an dem Abschnitt des ersten Bereichs, der dem dritten Bereich am nächsten ist, vorgesehen ist und indem ein gewisser Abstand zwischen den ersten und dritten Berei­ chen vorgesehen ist. Außerdem kann durch Einstellen eines Abstandes L zwischen dem ersten und fünften Bereich von 40 τ1/2 oder mehr ein Wechselwirkungseffekt durch Erzeugen ei­ nes Latch-ups im IGBT-Bereich verhindert werden, wenn die Diode eine Sperrverzögerung durchführt. Weiterhin wird durch Anbringen eines Schutzringes zwischen dem IGBT-Bereich und dem FWD-Bereich eine Verarmungsschicht von unterhalb des er­ sten Bereichs bis unterhalb des dritten Bereichs ausgedehnt, um die Fähigkeit zur Spannungssperrung sicherzustellen.
Fig. 1 ist ein Querschnitt, der einen in Sperrichtung leitenden IGBT nach einem Ausführungsbeispiel der Erfindung zeigt.
Fig. 2 ist ein Querschnitt, der einen in Sperrichtung leitenden IGBT nach einem weiteren Ausführungsbeispiel der Erfindung zeigt.
Fig. 3 ist ein Querschnitt, der einen herkömmlichen IGBT und eine FWD zeigt.
Fig. 1 zeigt einen in Sperrichtung leitenden IGBT nach einem Ausführungsbeispiel der vorliegenden Erfindung. Die mit Fig. 3 gemeinsamen Bereiche sind mit denselben Bezugs­ zeichen bezeichnet.
In Fig. 1 ist ein FWD-Bereich 20 einschließlich eines p+-Anodenbereichs 14 und eines n+-Bereichs 15 auf einem n- Typ-Siliziumsubstrat 1 geformt, das einen IGBT-Bereich 10 einschließlich einer p-Wanne 2, einer n-Emitterschicht 3 und einer p-Emitterschicht 8 in der Form eines Chips bildet. Eine Emitterelektrode 7 des IGBT-Bereichs 10, eine Anoden­ elektrode 16 des FWD-Bereichs 20 und ein Verbindungsab­ schnitt dazwischen sind integral durch Al-Vakuumverdampfung geformt. Der Verbindungsabschnitt ist von dem Siliziumsub­ strat 1 durch einen Oxydfilm isoliert. Die n+-Emitterschicht 3, ein Gateoxydfilm 5 auf der Oberfläche des Substrats 1 und eine Gateelektrode 6 auf dem Gateoxydfilm 5 sind nicht auf einem Bereich der p-Wanne 2 des IGBT-Bereichs 10 angeordnet, der sich am nächsten zum Anodenbereich 14 der Diode befin­ det, um einen Wechselwirkungseffekt mit der Diode zu verrin­ gern. Außerdem ist ein gewisser Abstand zwischen der p-Wanne 2 und dem p+-Bereich 14 des FWD-Bereichs vorgesehen.
Eine p-Emitterschicht 8 ist beim IGBT-Bereich in der ge­ genüberliegenden Oberfläche des Siliziumsubstrats 1 geformt. Außerdem sind ein p+-Bereich 17 und ein n+-Bereich 18, die Diffusionsschichten sind, die flacher als die Emitterschicht 8 sind, abwechselnd auf der anderen Oberfläche des Silizium­ substrats 1 geformt. Eine Kollektorelektrode 9 kontaktiert beide Bereiche 17 und 18 und bildet somit eine Kollektor­ kurzschlußstruktur. Das heißt, das Vorhandensein des n+-Be­ reichs 18 verringert die Löcherinjektionswirksamkeit durch den p+-Bereich 17 und die p-Emitterschicht 8, wodurch der Schaltungsverlust beim Ausschaltvorgang verringert wird. In einen Nicht-Wechselwirkungsbereich 30 zwischen IGBT-Bereich 10 und dem FWD-Bereich 20 ist auf der anderen Seite des Halbleitersubstrats bei der Kollektorseite ein p+-Bereich 19 geformt, um von dem p+-Anodenbereich 14 des FWD-Bereichs 20 injizierte Löcher aufzunehmen, wodurch die Wechselwirkungs­ effekte verringert werden.
Der n+-Bereich 15 ist auf derselben Seite des Silizium­ substrats 1 geformt wie der p+-Bereich 19 in dem FWD-Bereich 20, der als Kathode der Diode dient. Ein Zwischenraum ist als Nicht-Wechselwirkungsbereich 30 zwischen einem Quer­ schnitt B vertikal zur Hauptoberfläche des Substrates 1, der durch den Rand des n+-Bereichs 15 geht, und einem vertikalen Querschnitt A, der durch den Randbereich der p-Wanne 2 in dem IGBT-Bereich 10 geht, der dem FWD-Bereich 20 am nächsten ist, vorgesehen. Wenn der Abstand L zwischen den Querschnit­ ten A und B Null ist, stellt man einen Latch-up des IGBT bei der Sperrverzögerung der Diode fest. Entsprechend einer Si­ mulation und eines Experiments konnte herausgefunden werden, daß der Wechselwirkungseffekt nicht erzeugt wurde in dem Falle, in dem L in µm folgende Bedingung erfüllt:
L40τ1/2 . . . (1),
wobei τ die Lebensdauer der Minoritätsladungsträger der n⁻-Schicht 1 des Diodenbereichs in µs ist. In dem in Fig. 1 gezeigten Ausführungsbeispiel betrug L 90 µm. Bei Erhalt ei­ nes so aufgebauten in Sperrichtung leitenden IGBT-Chips in einer Verpackung konnte eine µm 20% oder mehr höhere Lei­ stungsdichte als bei einer herkömmlichen Vorrichtung er­ reicht werden.
Fig. 2 zeigt einen in Sperrichtung leitenden IGBT nach einem weiteren Ausführungsbeispiel der vorliegenden Erfin­ dung. In dem Fall, in dem die Lebensdauer des FWD-Bereichs 20 nicht verringert werden kann, ist es notwendig, L groß zu machen, wie aus dem Ausdruck 1 hervorgeht. In diesem Fall ist es für die Verringerung der Wechselwirkungseffekte wir­ kungsvoller, daß der p+-Anodenbereich 14 des FWD-Bereichs 20 weit von einem Rand A der p-Wanne 2 im IGBT-Bereich 10 ge­ trennt ist. Wenn jedoch der Abstand dazwischen zu groß wird, verbindet sich die Verarmungsschicht unter der p-Wanne 2 des IGBT-Bereichs 10 nicht mit der unter dem p+-Anodenbereich 14 des FWD-Bereichs 20. Dann erscheinen die Verarmungsschichten an der Oberfläche des Halbleitersubstrats zwischen der p- Wanne 2 und dem p+-Anodenbereich 14, so daß die Spannungs­ sperrfähigkeit verringert werden kann. Um dies zu verhin­ dern, sind p+-Schutzringbereiche 13 zwischen dem Rand A der Wanne 2 und dem p+-Bereich 14 vorgesehen, wie in Fig. 3 ge­ zeigt.
Wie oben beschrieben, ist, da die Anodenelektrode 16 in­ tegral mit der Emitterelektrode 7 gebildet ist, die Verbin­ dung der Anodenelektrode 16 mit dem Emitteranschluß E durch Bonden eines Al-Drahtes unter Verwendung der Anodenelektrode 16 als Anschlußbereich durchgeführt. Um eine niedrigere als durch die Verdrahtung erzeugte Induktanz zu erhalten, ist es wirkungsvoll, eine Elektrodenplatte mit der Anodenelektrode 16 durch Verschmelzungs- oder Preßverbindung zu verbinden, und außerdem ist es gleichzeitig vorteilhaft, eine Elektro­ denplatte mit dem Kollektor 9 auf der anderen Oberfläche des Halbleitersubstrats 1 zu verbinden.
Entsprechend der vorliegenden Erfindung sind ein IGBT- Chip und ein FWD-Chip auf einem einzigen Chip geformt, um einen in Sperrichtung leitenden IGBT zu erzeugen. Als Ergeb­ nis ist eine Lücke zwischen diesen beiden Chips nicht mehr notwendig. Außerdem ist es, da die Emitterelektrode des IGBT und die Hauptelektrode der FWD integral geformt sind, nicht mehr notwendig, beide Elektroden über eine Verdrahtung zu verbinden, wodurch eine nicht-wechselwirkende Induktanzver­ drahtung zwischen dem IGBT-Bereich und dem FWD-Bereich mög­ lich ist.
Weiterhin ist ein Nicht-Wechselwirkungsbereich zwischen dem IGBT-Bereich und dem FWD-Bereich vorgesehen, so daß ein Latch-up des IGBT bei Änderung des Stroms oder der Spannung bei der Sperrverzögerung der Diode verhindert wird. Demzu­ folge konnte eine Halbleitervorrichtung für eine Leistungs­ wandlervorrichtung mit einer niedrigen Induktanz und einer hohen Leistungsdichte erzeugt werden.

Claims (7)

1. Halbleitervorrichtung, dadurch gekennzeichnet, daß sie umfaßt:
ein Halbleitersubstrat (1) eines ersten Leitfähigkeits­ typs mit einer geringen Verunreinigungskonzentration;
einen ersten Bereich (2) eines zweiten Leitfähigkeits­ typs, der auf einer Oberfläche des Halbleitersubstrats ge­ formt ist;
einen zweiten Bereich (3) des ersten Leitfähigkeitstyps mit einer hohen Verunreinigungskonzentration, der auf der Oberfläche des ersten Bereichs geformt ist;
einen dritten Bereich (14) des zweiten Verunreinigungs­ typs mit einer hohen Verunreinigungskonzentration, der auf der einen Oberfläche des Halbleitersubstrats geformt ist;
eine Gateisolierschicht (5), die auf der Oberfläche des ersten Bereichs zwischen einer offenliegenden Fläche des Halbleitersubstrats und dem zweiten Bereich geformt ist;
eine Gateelektrode (5), die über der Gateisolierschicht geformt ist;
einen vierten Bereich (8) des zweiten Leitfähigkeits­ typs, der auf der anderen Oberfläche des Halbleitersubstrats gegenüber dem ersten Bereich geformt ist;
einen fünften Bereich (15) des ersten Leitfähigkeits­ typs mit einer hohen Verunreinigungskonzentration auf der anderen Oberfläche der Halbleitervorrichtung neben dem vier­ ten Bereich und gegenüber dem dritten Bereich;
eine erste Elektrode (7), die zusammen mit dem ersten und dem zweiten Bereich in Verbindung gebracht wird;
eine zweite Elektrode (16), die mit dem dritten Bereich in Verbindung gebracht wird und mit der ersten Elektrode verbunden ist; und
eine dritte Elektrode (9), die gemeinsam mit dem vierten und fünften Bereich in Verbindung gebracht ist.
2. Halbleitervorrichtung, dadurch gekennzeichnet, daß sie umfaßt:
ein Halbleitersubstrat (1) eines ersten Leitfähigkeits­ typs mit einer geringen Verunreinigungskonzentration;
einen ersten Bereich (2) eines zweiten Leitfähigkeits­ typs, der auf einer Oberfläche des Halbleitersubstrats ge­ formt ist;
einen zweiten Bereich (3) des ersten Leitfähigkeitstyps mit einer hohen Verunreinigungskonzentration, der auf der Oberfläche des ersten Bereichs geformt ist;
einen dritten Bereich (14) des zweiten Verunreinigungs­ typs mit einer hohen Verunreinigungskonzentration, der auf der einen Oberfläche des Halbleitersubstrats geformt ist;
eine Gateisolierschicht (5), die auf der Oberfläche des ersten Bereichs zwischen einer offenliegenden Fläche des Halbleitersubstrats und dem zweiten Bereich geformt ist;
eine Gateelektrode (5), die über der Gateisolierschicht geformt ist;
einen vierten Bereich (8) des zweiten Leitfähigkeits­ typs, der auf der anderen Oberfläche des Halbleitersubstrats gegenüber dem ersten Bereich geformt ist;
einen fünften Bereich (15) des ersten Leitfähigkeitstyps mit einer hohen Verunreinigungskonzentration auf der anderen Oberfläche der Halbleitervorrichtung neben dem vierten Be­ reich und gegenüber dem dritten Bereich;
einen sechsten Bereich (18) des ersten Leitfähigkeits­ typs mit einer hohen Verunreinigungskonzentration auf einer Oberfläche des vierten Bereichs;
einen siebten Bereich (17) des zweiten Leitfähigkeits­ typs mit einer hohen Verunreinigungskonzentration auf der Oberfläche des vierten Bereichs;
eine erste Elektrode (7), die zusammen mit dem ersten und dem zweiten Bereich in Verbindung gebracht wird;
eine zweite Elektrode (16), die mit dem dritten Bereich in Verbindung gebracht wird und mit der ersten Elektrode verbunden ist; und
eine dritte Elektrode (9), die gemeinsam mit dem fünf­ ten, sechsten und siebten Bereich in Verbindung gebracht ist.
3. Halbleitervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der zweite Bereich (3) und die Gateelek­ trode (6) nicht in einem Bereich des ersten Bereichs (2) vorgesehen sind, der dem dritten Bereich (14) am nächsten liegt.
4. Halbleitervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß ein Abstand zwischen den ersten und dritten Bereichen vorgesehen ist.
5. Halbleitervorrichtung nach Anspruch 4, dadurch ge­ kennzeichnet, daß sie außerdem einen Schutzringbereich (13) des zweiten Leitfähigkeitstyps zwischen den ersten und drit­ ten Bereichen aufweist, wobei der dritte Bereich den ersten Bereich umgibt.
6. Halbleitervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Abstand zwischen einer Ebene senk­ recht zu der Oberfläche des Halbleitersubstrats, die den Rand des ersten Bereichs enthält, der am nächsten zum zwei­ ten Bereich liegt, und einer Ebene senkrecht zu der Oberflä­ che des Halbleitersubstrats, die den Rand des fünften Be­ reichs enthält, der mit dem vierten Bereich in Verbindung gebracht wird, in µm größer oder gleich 40τ1/2 ist, wobei τ in µs ausgedrückt wird und die Minoritätsträgerlebensdauer im Halbleitersubstrat ist.
7. Halbleitervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die ersten und zweiten Elektroden durch eine leitende Schicht mit einer Isolierschicht zwischen dem Halbleitersubstrat und der leitenden Schicht verbunden sind und daß ein Leiter mit der zweiten Elektrode zur Verbindung nach Außen verbunden ist.
DE4235175A 1991-11-29 1992-10-19 Halbleitervorrichtung Expired - Fee Related DE4235175C2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP3315691A JPH05152574A (ja) 1991-11-29 1991-11-29 半導体装置

Publications (2)

Publication Number Publication Date
DE4235175A1 true DE4235175A1 (de) 1993-06-03
DE4235175C2 DE4235175C2 (de) 1999-02-18

Family

ID=18068399

Family Applications (1)

Application Number Title Priority Date Filing Date
DE4235175A Expired - Fee Related DE4235175C2 (de) 1991-11-29 1992-10-19 Halbleitervorrichtung

Country Status (4)

Country Link
US (1) US5360984A (de)
JP (1) JPH05152574A (de)
DE (1) DE4235175C2 (de)
GB (1) GB2261990B (de)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19507169C1 (de) * 1995-03-01 1996-06-13 Siemens Ag Integrierte Schaltungsanordnung mit mindestens einem IGBT
DE10160118B4 (de) * 2001-04-18 2008-09-25 Mitsubishi Denki K.K. Halbleiterelement
DE102015112919B4 (de) 2015-08-06 2019-12-24 Infineon Technologies Ag Halbleiterbauelemente, eine Halbleiterdiode und ein Verfahren zum Bilden eines Halbleiterbauelements

Families Citing this family (62)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3258200B2 (ja) * 1995-05-31 2002-02-18 株式会社東芝 圧接型半導体装置
DE4407279C1 (de) * 1994-03-04 1994-10-13 Siemens Ag Halbleiterbauelement für den Überspannungsschutz von MOSFET und IGBT
JP3588503B2 (ja) * 1995-06-20 2004-11-10 株式会社東芝 圧接型半導体装置
US5798538A (en) * 1995-11-17 1998-08-25 International Rectifier Corporation IGBT with integrated control
KR970054363A (ko) * 1995-12-30 1997-07-31 김광호 다이오드를 내장한 절연게이트 바이폴라 트랜지스터 및 그 제조방법
AU3220597A (en) * 1996-06-06 1998-01-05 Board Of Trustees Of The University Of Illinois, The Insulated gate bipolar transistor with reduced losses
JP4167313B2 (ja) * 1997-03-18 2008-10-15 株式会社東芝 高耐圧電力用半導体装置
US6069372A (en) * 1998-01-22 2000-05-30 Mitsubishi Denki Kabushiki Kaisha Insulated gate type semiconductor device with potential detection gate for overvoltage protection
US6104062A (en) * 1998-06-30 2000-08-15 Intersil Corporation Semiconductor device having reduced effective substrate resistivity and associated methods
US20070042549A1 (en) * 2000-04-17 2007-02-22 Fairchild Semiconductor Corporation Semiconductor device having reduced effective substrate resistivity and associated methods
JP3727827B2 (ja) * 2000-05-15 2005-12-21 株式会社東芝 半導体装置
JP4146607B2 (ja) * 2000-07-28 2008-09-10 三菱電機株式会社 パワーモジュール
JP4566470B2 (ja) * 2001-07-17 2010-10-20 三菱電機株式会社 絶縁ゲート型バイポーラトランジスタ
JP4415767B2 (ja) * 2004-06-14 2010-02-17 サンケン電気株式会社 絶縁ゲート型半導体素子、及びその製造方法
JP5011748B2 (ja) * 2006-02-24 2012-08-29 株式会社デンソー 半導体装置
JP4816214B2 (ja) * 2006-04-13 2011-11-16 株式会社デンソー 半導体装置及びその製造方法
JP5052091B2 (ja) * 2006-10-20 2012-10-17 三菱電機株式会社 半導体装置
JP4910889B2 (ja) * 2007-05-31 2012-04-04 株式会社デンソー 半導体装置
JP4605251B2 (ja) * 2007-06-14 2011-01-05 株式会社デンソー 半導体装置
EP2003694B1 (de) * 2007-06-14 2011-11-23 Denso Corporation Halbleiterbauelement
JP4506808B2 (ja) * 2007-10-15 2010-07-21 株式会社デンソー 半導体装置
JP5167741B2 (ja) * 2007-09-21 2013-03-21 株式会社デンソー 半導体装置
JP5332175B2 (ja) 2007-10-24 2013-11-06 富士電機株式会社 制御回路を備える半導体装置
JP5206541B2 (ja) * 2008-04-01 2013-06-12 株式会社デンソー 半導体装置およびその製造方法
US7932583B2 (en) * 2008-05-13 2011-04-26 Infineon Technologies Austria Ag Reduced free-charge carrier lifetime device
JP4937213B2 (ja) * 2008-08-26 2012-05-23 三菱電機株式会社 電力用半導体装置
US20100117117A1 (en) * 2008-11-10 2010-05-13 Infineon Technologies Ag Vertical IGBT Device
JP5045733B2 (ja) * 2008-12-24 2012-10-10 株式会社デンソー 半導体装置
JP2010206012A (ja) * 2009-03-04 2010-09-16 Nissan Motor Co Ltd 半導体装置
US9153674B2 (en) * 2009-04-09 2015-10-06 Infineon Technologies Austria Ag Insulated gate bipolar transistor
WO2010143288A1 (ja) * 2009-06-11 2010-12-16 トヨタ自動車株式会社 半導体装置
JP2011023527A (ja) * 2009-07-15 2011-02-03 Toshiba Corp 半導体装置
US8536659B2 (en) * 2009-07-30 2013-09-17 Polar Seminconductor, Inc. Semiconductor device with integrated channel stop and body contact
JP5925991B2 (ja) * 2010-05-26 2016-05-25 三菱電機株式会社 半導体装置
KR101679107B1 (ko) 2010-06-17 2016-11-23 에이비비 슈바이쯔 아게 전력 반도체 디바이스
JP5716749B2 (ja) * 2010-09-17 2015-05-13 富士電機株式会社 半導体装置
CN102446966B (zh) * 2010-09-30 2014-08-13 比亚迪股份有限公司 一种集成反并联二极管的igbt结构及其制造方法
JP5321669B2 (ja) * 2010-11-25 2013-10-23 株式会社デンソー 半導体装置
JP5594276B2 (ja) 2010-12-08 2014-09-24 株式会社デンソー 絶縁ゲート型半導体装置
US8482029B2 (en) * 2011-05-27 2013-07-09 Infineon Technologies Austria Ag Semiconductor device and integrated circuit including the semiconductor device
US9478646B2 (en) 2011-07-27 2016-10-25 Alpha And Omega Semiconductor Incorporated Methods for fabricating anode shorted field stop insulated gate bipolar transistor
AU2011375931B2 (en) * 2011-08-30 2014-07-24 Toyota Jidosha Kabushiki Kaisha Semiconductor device
CN102637732B (zh) * 2012-03-31 2017-06-16 上海华虹宏力半导体制造有限公司 绝缘栅双极型晶体管
JP2013214597A (ja) * 2012-04-02 2013-10-17 Sumitomo Electric Ind Ltd 半導体デバイス
JP5812929B2 (ja) * 2012-04-17 2015-11-17 三菱電機株式会社 半導体装置および半導体装置の製造方法
US20130341673A1 (en) * 2012-06-21 2013-12-26 Infineon Technologies Ag Reverse Conducting IGBT
US9362349B2 (en) 2012-06-21 2016-06-07 Infineon Technologies Ag Semiconductor device with charge carrier lifetime reduction means
US9214521B2 (en) * 2012-06-21 2015-12-15 Infineon Technologies Ag Reverse conducting IGBT
US9245984B2 (en) * 2013-01-31 2016-01-26 Infineon Technologies Ag Reverse blocking semiconductor device, semiconductor device with local emitter efficiency modification and method of manufacturing a reverse blocking semiconductor device
CN103594466B (zh) * 2013-11-27 2016-05-04 杭州士兰集成电路有限公司 集成续流二极管的功率半导体器件及其形成方法
JP6158123B2 (ja) * 2014-03-14 2017-07-05 株式会社東芝 半導体装置
CN103928507B (zh) * 2014-04-15 2016-08-31 东南大学 一种逆导型双栅绝缘栅双极型晶体管
WO2016098199A1 (ja) 2014-12-17 2016-06-23 三菱電機株式会社 半導体装置
US11342189B2 (en) 2015-09-17 2022-05-24 Semiconductor Components Industries, Llc Semiconductor packages with die including cavities and related methods
US9893058B2 (en) * 2015-09-17 2018-02-13 Semiconductor Components Industries, Llc Method of manufacturing a semiconductor device having reduced on-state resistance and structure
JP6702429B2 (ja) * 2016-11-16 2020-06-03 富士電機株式会社 半導体試験回路、半導体試験装置および半導体試験方法
JP6891560B2 (ja) 2017-03-15 2021-06-18 富士電機株式会社 半導体装置
US11393812B2 (en) * 2017-12-28 2022-07-19 Fuji Electric Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
JP6935351B2 (ja) * 2018-03-20 2021-09-15 株式会社東芝 半導体装置
JP7024626B2 (ja) * 2018-06-27 2022-02-24 三菱電機株式会社 半導体装置、半導体装置の製造方法
US10636898B2 (en) * 2018-08-15 2020-04-28 Kabushiki Kaisha Toshiba Semiconductor device
JP7352344B2 (ja) * 2018-08-15 2023-09-28 株式会社東芝 半導体装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4040993A1 (de) * 1990-02-15 1991-08-29 Mitsubishi Electric Corp Halbleiterbauelement und herstellungsverfahren dafuer
EP0492558A2 (de) * 1990-12-28 1992-07-01 Fuji Electric Co., Ltd. Halbleiteranordnung mit einem bipolaren Hochgeschwindigkeits-Schalttransistor

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CH594989A5 (de) * 1976-09-03 1978-01-31 Bbc Brown Boveri & Cie
JPS6074677A (ja) * 1983-09-30 1985-04-26 Toshiba Corp 複合型サイリスタ
DE3521079A1 (de) * 1984-06-12 1985-12-12 Kabushiki Kaisha Toshiba, Kawasaki, Kanagawa Rueckwaerts leitende vollsteuergate-thyristoranordnung
CH668505A5 (de) * 1985-03-20 1988-12-30 Bbc Brown Boveri & Cie Halbleiterbauelement.
JPH02202061A (ja) * 1989-01-31 1990-08-10 Mitsubishi Electric Corp 逆導通ゲートターンオフサイリスタ
JP3321185B2 (ja) * 1990-09-28 2002-09-03 株式会社東芝 高耐圧半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4040993A1 (de) * 1990-02-15 1991-08-29 Mitsubishi Electric Corp Halbleiterbauelement und herstellungsverfahren dafuer
EP0492558A2 (de) * 1990-12-28 1992-07-01 Fuji Electric Co., Ltd. Halbleiteranordnung mit einem bipolaren Hochgeschwindigkeits-Schalttransistor

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19507169C1 (de) * 1995-03-01 1996-06-13 Siemens Ag Integrierte Schaltungsanordnung mit mindestens einem IGBT
DE10160118B4 (de) * 2001-04-18 2008-09-25 Mitsubishi Denki K.K. Halbleiterelement
DE102015112919B4 (de) 2015-08-06 2019-12-24 Infineon Technologies Ag Halbleiterbauelemente, eine Halbleiterdiode und ein Verfahren zum Bilden eines Halbleiterbauelements

Also Published As

Publication number Publication date
JPH05152574A (ja) 1993-06-18
GB9220724D0 (en) 1992-11-11
GB2261990A (en) 1993-06-02
GB2261990B (en) 1995-10-11
DE4235175C2 (de) 1999-02-18
US5360984A (en) 1994-11-01

Similar Documents

Publication Publication Date Title
DE4235175C2 (de) Halbleitervorrichtung
DE4107909C2 (de) Feldeffekt-Halbleitervorrichtung und Herstellungsverfahren hierfür
DE102008040892B4 (de) Halbleitervorrichtung mit einer Diode und einem IGBT
DE3410427A1 (de) Hochleistungs-metalloxyd-feldeffekttransistor
DE3443854A1 (de) Halbleiteranordnung
DE19811297A1 (de) MOS-Halbleitervorrichtung mit hoher Durchbruchspannung
DE3806164C2 (de)
DE4208695A1 (de) Leitungsmodulations mosfet
DE3521079A1 (de) Rueckwaerts leitende vollsteuergate-thyristoranordnung
EP0071916B1 (de) Leistungs-MOS-Feldeffekttransistor und Verfahren zu seiner Herstellung
DE19508510C2 (de) Thyristor mit Halbleiterschalter und Halbleitergleichrichter
DE2922301C2 (de) Lichtsteuerbarer Thyristor und Verfahren zu seiner Herstellung
DE69930715T2 (de) Elektronische Halbleiterleistung mit integrierter Diode
DE19707513A1 (de) Durch Feldeffekt steuerbares Halbleiterbauelement
DE1912192A1 (de) Halbleiterschaltelement mit Gleichrichterdiodenaufbau
DE4408557A1 (de) Leistungshalbleiteranordnung
EP0430133B1 (de) Leistungs-Halbleiterbauelement mit Emitterkurzschlüssen
DE3711033A1 (de) Mosfet-halbleitervorrichtung
EP0260471A1 (de) Leistungs-Halbleiterbauelement
EP0206350B1 (de) Thyristor mit verminderter Mittelzonendicke
DE2149760A1 (de) Halbleitervorrichtung
DE112021000083T5 (de) Elektrischer schaltkreis und halbleitermodul
DE3924930A1 (de) Mos halbleitervorrichtung
DE2209518C3 (de) Zweirichtungsthyristor
DE102019128394A1 (de) Halbleiter-die, halbleitervorrichtung und igbt-modul

Legal Events

Date Code Title Description
8101 Request for examination as to novelty
8105 Search report available
8110 Request for examination paragraph 44
8125 Change of the main classification

Ipc: H01L 29/772

D2 Grant after examination
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee