DE4307564C2 - Speichersteuerung mit programmierbarer Zeitgabe und Verfahren zum Steuern des Zugriffs auf einen Speicher - Google Patents

Description

Die vorliegende Erfindung bezieht sich allgemein auf Daten­ verarbeitungssysteme und insbesondere auf eine Speicher­ steuerung mit einer programmierbaren Steuersignalzeitgabe sowie auf ein Verfahren zum Steuern des Zugriffs auf einen Speicher.

Bei einem typischen Computersystem ist ein zentraler Prozes­ sor über eine Speichersteuerung mit einem Hauptspeicher ge­ koppelt. Die Speichersteuerung empfängt eine physikalische Adresse von dem zentralen Prozessor und wandelt diese Adres­ se in eine Form um, die mit den Vorrichtungen innerhalb des Speichers kompatibel ist. Zusätzlich schafft die Speicher­ steuerung Steuersignale für den Speicher. Typische Speicher mit wahlfreiem dynamischen Zugriff (DRAMs) verwenden ein gemultiplextes Adressierungsschema, bei dem Reihenadressen und Spaltenadressen der Reihe nach in jede Speichervorrich­ tung getastet werden. Die Speichersteuerung liefert Steuer­ signale für die Multiplexbetriebsweise. Die Signale, die den Speichervorrichtungen zugeführt werden, müssen genauen Zeit­ gabeanforderungen bzw. Taktanforderungen für eine gute Be­ triebsweise genügen.

Integrierte Schaltungen für die Speichersteuerung sind häu­ fig Spezialkonstruktionen, damit sie mit einem speziellen Typ einer Speichervorrichtung arbeiten können. Unglückli­ cherweise sind die Kosten für die Entwicklung einer derar­ tigen integrierten Speichersteuerungsschaltung extrem hoch. Da die Taktgabe der Speichersignale, die durch die inte­ grierte Speichersteuerungsschaltung geschaffen werden, fest­ liegt, können derartige speziell entworfene integrierte Speichersteuerungsschaltungen lediglich zusammen mit den­ jenigen Speichervorrichtungen verwendet werden, für die sie entworfen worden sind, oder zusammen mit solchen Speicher­ vorrichtungen verwendet werden, welche identische Zeitgabe­ erfordernisse haben. Daher bestanden die Wahlmöglichkeiten eines Konstrukteurs für Speicher darin, entweder bereits be­ stehende Speichersysteme in neuen Systementwürfen zu verwen­ den, oder unter Inkaufnahme hoher Kosten eine neue spezielle integrierte Speichersteuerungsschaltung zu entwickeln.

Eine andere Begrenzung der bekannten integrierten Speicher­ steuerungsschaltung liegt darin, daß deren Zeitgabe bzw. Zeitverhalten nicht geändert werden kann, selbst wenn die gleichen DRAM-Chips verwendet werden. Daher ist es unmög­ lich, die Geschwindigkeit der Speichersignale zu erhöhen.

Die DE-A1-33 33 862 zeigt eine Speichersteuerung mit den Merk­ malen, die im Oberbegriff des Patentanspruchs 1 aufgeführt sind, sowie ein Verfahren zum Steuern des Zugriffs auf einen Speicher mit den Verfahrensschritten, die im Oberbegriff des Anspruchs 8 aufgeführt sind. Bei der bekannten Speichersteuerung werden interne Zeitgabesignale durch Abtasten eines beschreibbaren Steuerspeichers mittels zweier Zähler erzeugt, die den Systemtakt empfangen und durch ein Startsignal synchronisiert sind. Die Inhalte der Bitmuster in dem Steuerspeicher können programmiert werden, um das Zeitverhalten der internen Zeitgabesignale zu modifizieren.

Ausgehend von diesem Stand der Technik liegt der Erfindung daher die Aufgabe zugrunde, eine Speichersteuerung zu schaf­ fen, die eine ausreichende Flexibilität hat, so daß sie mit Speichervorrichtungen von unterschiedlichen Zeitgabeerfor­ dernissen betrieben werden kann.

Diese Aufgabe wird durch eine Speichersteuerung mit den Merkmalen, die im Patentanspruch 1 aufgeführt sind, sowie durch ein Verfahren zum Steuern des Zugriffs auf einen Speicher mit den Verfahrensschritten, die in Anspruch 8 aufgeführt sind, gelöst.

Die vorliegende Erfindung schafft eine Speichersteue­ rung zum Steuern des Zugriffs auf einen Speicher mit einer Einrichtung zum Erzeugen von Speichersignalen einschließlich Adress- und Steuersignalen für den Zugriff auf den Speicher in Reaktion auf eine physikalische Adresse, und einer Ein­ richtung zum Programmieren dem Zeitverhaltens der Speicher­ signale in Reaktion auf vorbestimmte Zeitgabesteuerinforma­ tionen, welche die zeitlichen Erfordernisse des Speichers festlegen, wobei die Programmiereinrichtung eine Einrichtung zum Speichern von Zeitgabesteuerdaten umfaßt; wobei die Pro­ grammiereinrichtung ferner eine Auswahleinrichtung umfaßt, welche auf die Zeitgabesteuerdaten anspricht, um einen Zeitgabesteuerparameter aus einer Mehrzahl von vorbestimmten Zeitgabesteuerparametern auszuwählen.

Die vorliegende Erfindung schafft ferner ein Verfah­ ren zum Steuern des Zugriffs auf einen Speicher, mit den Verfahrensschritten des Erzeugens von Speichersignalen einschließlich Adress- und Steuersignalen für den Zugriff auf den Speicher in Reaktion auf eine physikalische Adresse, und des Programmierens dies Zeitverhaltens der Speichersigna­ le in Reaktion auf vorbestimmte Zeitgabesteuerinformationen, die das Zeitverhalten des Speichers festlegen, wobei das Programmieren den Schritt des Speicherns von Zeitgabesteuer­ daten in einem Register umfaßt; wobei der Schritt des Pro­ grammierens des Zeitverhaltens der Speichersignale den Schritt des Auswählens eines Zeitgabesteuerparameters aus einer Gruppe von vorbestimmten Zeitgabesteuerparametern in Reaktion auf die Zeitgabesteuerdaten umfaßt.

Die Einrichtung zum Programmieren umfaßt vorzugsweise eine Einrichtung zum Speichern von einem oder mehreren Speicher­ steuerbits und eine Auswahleinrichtung, die auf die Zeit­ gabesteuerbits anspricht, um Zeitgabesteuerparameter von einer Gruppe von vorbestimmten Zeitgabesteuerparametern aus­ zuwählen. Die Einrichtung zum Programmieren umfaßt vorzugs­ weise eine Einrichtung, die auf die Zeitgabesteuerparameter anspricht und auf ausgewählte Speichersignale anspricht, um die Zeitgabesteuersignale zu erzeugen. Die Zeitgabesteuer­ signale steuern die Zeitgabe bzw. den Takt bzw. den zeitli­ chen Ablauf der Speichersignale. Die Einrichtung zum Erzeu­ gen von Zeitgabesteuersignalen umfaßt vorzugsweise eine Ein­ richtung zum Bestimmen der verstrichenen Zeitdauer nach einem vorbestimmten Ereignis innerhalb des ausgewählten Speichersignales und eine Einrichtung zum Erzeugen des Zeit­ gabesteuersignales, wenn die verstrichene Zeitdauer nach dem vorbestimmten Ereignis gleich dem Zeitgabesteuerparameter ist.

Entsprechend der Erfindung haben Speichersignale, wie bei­ spielsweise Reihenadressabtastsignale, Spaltenadressabtast­ signale, Reihenadressen und Spaltenadressen ein programmier­ bares Zeitverhalten. Ferner hat die Haltesteuerung (Latch- Steuerung) für ausgelesene Daten (welche ein internes Signal der Speichersteuerung ist) eine programmierbare Zeitgabe bzw. einen programmierbaren Zeitablauf. Das programmierbare Merkmal der Speichersteuerung ermöglicht die Verwendung der Speichersteuerung mit Speichern von unterschiedlichen Zeit­ gabeerfordernissen sowie die Verwendung zum Einstellen des Zeitverhaltens bzw. der Zeitgabe an der Speicherschnitt­ stelle. Die Zeitgabesteuerbits werden vorzugsweise in ein Steuerregister innerhalb der Speichersteuerung während der Initialisierung des Systemes geladen. Die Speichersteuer­ parameter werden von Zeitgabesteuerbits abgeleitet, die die zeitlichen Verhältnisse bzw. Zeitgaben in Vielfachen des Systemtaktzyklus festlegen.

Ein bevorzugtes Ausführungsbeispiel der Erfindung wird nach­ folgend unter Bezugnahme auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:

Fig. 1 ein Blockdiagramm eines Datenverarbeitungssystemes, das sich zur Implementierung des bevorzugten Aus­ führungsbeispieles der vorliegenden Erfindung eig­ net;

Fig. 2 ein Blockdiagramm eines Abschnittes der Speicher­ steuerung 16 gemäß Fig. 1;

Fig. 3a ein detaillierteres Blockdiagramm der SCAS-Aus­ wahlschaltung 32 gemäß Fig. 2;

Fig. 3b ein detaillierteres Blockdiagramm der ECAS-Aus­ wahlschaltung 34 gemäß Fig. 2;

Fig. 3c ein detaillierteres Blockdiagramm der SRFRSH-Aus­ wahlschaltung 36 gemäß Fig. 2;

Fig. 3d ein detaillierteres Blockdiagramm der RASPC-Aus­ wahlschaltung 38, der ERAS-Auswahlschaltung 40 und der CASPC-Auswahlschaltung 42 gemäß Fig. 2;

Fig. 4 ein Blockdiagramm von einer der Zeitgabesteuerein­ heiten gemäß Fig. 2;

Fig. 5a ein beispielhaftes Zeitgabediagramm der RAS, CAS, Adress- und Datenhaltesignale für ein Ausführungs­ beispiel mit einer schnellen Betriebsart, und

Fig. 5b ein beispielhaftes Zeitgabediagramm für die RAS, CAS, Adress- und Datenhaltesignale bei einer lang­ samen Betriebsweise.

Gemäß der vorliegenden Erfindung schafft eine Speicher­ steuerung Adress- und Steuer-Signale mit programmierbarer Zeitgabe. Die Speichersteuerung gemäß der Erfindung kann innerhalb von Systemen mit unterschiedlichen Taktfrequenzen und unterschiedlichen Speicherzeitgabeerfordernissen verwen­ det werden.

Fig. 1 ist ein Blockdiagramm eines Datenverarbeitungssyste­ mes 10, das sich zur Implementierung der vorliegenden Er­ findung eignet. Das Datenverarbeitungssystem 10 umfaßt einen Mikroprozessor 12, welcher die Aktivitäten des Datenverar­ beitungssystems steuert. Der Mikroprozessor 12 ist mit einem Übertragungsbus 14 gekoppelt, über den er mit anderen Kompo­ nenten des Datenverarbeitungssystemes 10 in Verbindung steht. Das Datenverarbeitungssystem 10 umfaßt ferner ein Speicheruntersystem mit einer Speichersteuerung 16 und einem Speicher 18. Die Speichersteuerung 16 ist mit dem Übertra­ gungsbus 14 verbunden und steuert den Zugriff auf den Spei­ cher 18. Der Speicher 18 ist ein dynamischer Speicher mit wahlfreiem Zugriff mit multiplex-gesteuerten Adressleitun­ gen. Die Speichersteuerung umfaßt Register 26, welche Sta­ tus- und Steuer-Formationen halten, sowie eine DRAM-Steuer­ einheit 24 (für einen dynamischen Speicher mit wahlfreiem Zugriff), die direkt mit den DRAM-Chips innerhalb des Spei­ chers 18 Schnittstellen bildet. Das Datenverarbeitungssystem 10 umfaßt ferner ein Eingabe/Ausgabe-Untersystem mit einer Eingabe/Ausgabe-Steuerung 20 und Eingabe/Ausgabe-Vorrich­ tungen 22. Die Eingabe/Ausgabe-Steuerung 20 ist an den Über­ tragungsbus 14 angeschlossen, um den Zugriff auf die Ein­ gabe/Ausgabe-Vorrichtungen 22 zu steuern.

Fig. 2 ist ein Blockdiagramm eines Teiles der Speicher­ steuerung 16 (Fig. 1). Insbesondere zeigt Fig. 2 ein Steuer­ register 30 der Register 26 (Fig. 1) und die DRAM-Steuer­ einheit 24 (Fig. 2). Das Steuerregister 30 und die DRAM- Steuereinheit 24 bestimmen die Zeitgabe der Adress- und Steuer-Signale, die dem Speicher 18 zugeführt werden. Das Steuerregister 30 hält Steuerbits, welche zur Konfiguration des Speicheruntersystemes verwendet werden. Das Speicherre­ gister 30 hält 32 Bits insgesamt, von denen lediglich die Bits 26 bis 31 von spezieller Relevanz bezüglich des Erfin­ dungsgegenstandes sind. Das Bit 26 ist das SCAS-Bit (kurze Spaltenadressabtastung). Das Bit 27 ist das ECAS-Bit (frühe Spaltenadressabtastung). Das Bit 28 ist das SRFRSH-Bit (Ausdehnungs-Wiederauffrischungs-Zyklus). Das Bit 29 ist das RASPC-Bit (Reihenadressabtastungs-Vorladung). Das Bit 30 ist das ERAS-Bit (frühe Reihenadressabtastung). Letztlich ist das Bit 31 das CASPC-Bit (Spaltenadressabtastungs-Vorla­ dung). Die Bedeutung dieser Bits wird nachfolgend detail­ liert erläutert. Das Steuerregister 30 wird initialisiert, wenn das System leistungsmäßig hochgefahren wird, wobei In­ formationen aus einem Festwertspeicher (nicht dargestellt) genommen werden.

Die DRAM-Steuereinheit 24 umfaßt Auswahlschaltungen 32, 34, 36, 38, 40 und 42, welche Zeitgabeparameter für die Spei­ cheradress- und Steuer-Signale aufgrund der Werte der Zeit­ gabesteuerbits 26 bis 31, die in dem Steuerregister 30 ent­ halten sind, auswählen. Eine getrennte Auswahlschaltung ist für jedes Zeitgabesteuerbit vorgesehen. Die Auswahlschal­ tungen umfassen eine SCAS-Auswahlschaltung 32, welche das SCAS-Bit von dem Steuerregister 30 als Auswahlbit zur Erzeu­ gung von vier Zeitgabeparametern auf den Leitungen 50a, 50b, 50c und 50d erzeugt. Die ECAS-Auswahlschaltung 34 verwendet das ECAS-Bit von dem Steuerregister 30 als Auswahlbit zur Erzeugung von Zeitgabeparametern auf den Leitungen 52a, 52b, 52c und 52d. In ähnlicher Weise benutzt die SRFRSH-Auswahl­ schaltung 36 das SRFRSH-Bit von dem Steuerregister 30 als Auswahlbit zum Erzeugen der Zeitgabeparameter auf den Lei­ tungen 54a, 54b, 54c und 54d. Die RASPC-Auswahlschaltung 38, die ERAS-Auswahlschaltung 40 und die CASPC Auswahlschaltung 42 verwenden das RASPC-Bit, das ERAS-Bit und das CASPC-Bit von dem Steuerregister 30 als Auswahlbits, um Zeitgabepa­ rameter an den jeweiligen Leitungen 56, 58 und 60 zu er­ zeugen.

Die Zeitgabeparameter auf den Leitungen 50a bis 50d, 52a bis 52d, 54a bis 54d, 56, 58 und 60 werden eingangsseitig den Zeitgabesteuereinheiten 33, 35, 37, 39, 41 und 43 zugeführt. Die Zeitgabesteuereinheiten wandeln die Zeitgabeparameter in Zeitgabesteuersignale um, die die Zeitgabe der Adressen steuern und die die Signale steuern, welche dem Speicher 18 zugeführt werden. Die Betriebsweise der Zeitgabesteuerein­ heiten wird nachfolgend erläutert. Die Zeitgabesteuerein­ heiten 33, 35, 37, 39, 41 und 43 schaffen Zeitgabesteuersig­ nale an eine Zustandsmaschine 46. Die Zustandsmaschine 46 empfängt gleichfalls Eingangssignale auf dem Übertragungsbus 14 und liefert Adress- und Steuer-Signale an den Speicher 18. Allgemein ist die Zustandsmaschine 46 in einer Weise konstruiert und arbeitet in einer derartigen Weise, welche bekannten Speichersteuerschaltungen ähneln, mit Ausnahme der Tatsache, daß sie programmierbare Zeitgabesteuersignale ge­ mäß der obigen Beschreibung empfängt. Als Ergebnis haben die Adress-Signale und die Steuer-Signale, die dem Speicher 18 zugeführt werden, einen programmierbaren Zeitablauf bzw. eine programmierbare Zeitgabe. Die Ausgangssignale, die dem Speicher 18 zugeführt werden, umfassen RAS-Daten (Reihenad­ ressabtastung), CAS-Daten (Spaltenadressabtastung), eine Reihenadresse, eine Spaltenadresse sowie Schreibdaten. Das intern gelesene Datenhaltesignal, welches die von dem Spei­ cher 18 gelesenen Daten in der Speichersteuerung hält, hat gleichfalls ein programmierbares Zeitverhalten.

Allgemein arbeiten die Komponenten, die in Fig. 2 darge­ stellt sind, folgendermaßen. Jedes der Bits 26 bis 31 des Steuerregisters 30 kann entweder den Wert "Null" oder den Wert "Eins" annehmen. Die Werte, die durch die Bits 26 bis 31 des Steuerregisters 30 angenommen werden, werden ein­ gangsseitig den jeweiligen Auswahlschaltungen 32, 34, 36, 38, 40 und 42 zugeführt, um geeignete Zeitgabeparameter aus­ zuwählen. Die Zeitgabeparameter werden dann eingangsseitig den jeweiligen Zeitgabesteuereinheiten 33, 35, 37, 39, 41 und 43 zugeführt. Die Zeitgabesteuereinheiten verwenden diese Zeitgabeparameter und ein ausgewähltes Speichersignal zum Erzeugen eines Zeitgabesteuersignales. Das Zeitgabe­ steuersignal veranlaßt die Bestätigung oder das Verwerfen von einem der Speichersignale, wie beispielsweise des CAS- Signales, des RAS-Signales oder des Datenhaltesignales, wie dies nachfolgend erläutert wird. Die Zustandsmaschine 46 er­ zeugt Signale für die Speichersteuerung 18 gemäß den Zeit­ gabesteuersignalen und der auf dem Bus 16 empfangenen In­ formation. Durch Auswahl der Werte der Zeitgabesteuerbits, die in die Bitposition 26 bis 31 des Steuerregisters 30 ge­ laden werden, wird das Zeitverhalten bzw. die Zeitgabe der Speichersteuerung programmiert. In jedem Fall wird die Zeitgabe in Vielfachen des Systemtaktzyklus programmiert.

Fig. 3a zeigt die SCAS-Auswahlschaltung 32 in detaillier­ terer Darstellung. Die SCAS-Auswahlschaltung 32 beinhaltet vier Multiplexer 62, 64, 66, und 68. Jeder der Multiplexer 62, 64, 66 und 68 hat zwei Eingänge. Einer der Eingänge wird ausgewählt, wenn das Auswahleingangssignal für den Multi­ plexer "Eins" ist (vergleiche die Bezeichnungen "Eins" in Fig. 3a), während der andere Eingang ausgewählt wird, wenn das Auswahleingangssignal "Null" ist (vergleiche die Be­ zeichnungen "Null" in Fig. 3a).

Der Multiplexer 62 legt die CAS-Aktivierungszeit auf zwei oder drei Taktzyklen fest. Falls das SCAS-Bit "Eins" ist, wird die CAS-Aktivierungszeit auf zwei Zyklen festgelegt. Falls das SCAS-Bit "Null" ist, wird die CAS-Aktivierungszeit auf drei Zyklen festgelegt. Der Zeitgabeparameter (d. h. zwei Zyklen oder drei Zyklen), welcher von dem Multiplexer 62 ausgewählt wird, erscheint ausgangsseitig auf der Leitung 50a und wird der Zeitgabesteuereinheit 33 zugeführt (ver­ gleiche Fig. 2).

Der Multiplexer 64 bestimmt, wie lange die Spaltenadresse nach Bestätigung des CAS-Signales gehalten wird. Wenn das SCAS-Bit "Eins" ist, wird die Spaltenadresse für einen Zyklus behalten. Wenn das SCAS-Bit "Null" ist, wird die Spaltenadresse über zwei Zyklen gehalten. Der ausgewählte Zeitgabeparameter wird ausgangsseitig auf der Leitung 50b zu der Zeitgabesteuereinheit 33 zugeführt (vergleiche Fig. 2).

Der Multiplexer 66 steuert die Zeit zwischen der anfängli­ chen Bestätigung des CAS-Signales und jeder Bestätigung des Lesedatenhaltesignales. Wenn das SCAS-Bit "Eins" zu ist, trennt ein Zyklus das CAS-Signal und das Lesedatenhalte­ signal. Wenn das SCAS-Bit "Null" ist, trennen zwei Zyklen das CAS-Signal und das Lesedatenhaltesignal. Der ausgewählte Zeitgabeparameter wird ausgangsseitig auf der Leitung 50c zu der Zeitgabesteuereinheit 33 zugeführt.

Der Multiplexer 68 steuert, wie lange die Schreibdaten nach der Bestätigung des CAS-Signales gehalten werden. Falls das SCAS-Bit "Eins" ist, werden die Schreibdaten über zwei Zyk­ len gehalten. Wenn jedoch das SCAS-Bit "Null" ist, werden die Schreibdaten über einen Zyklus gehalten. Der ausgewählte Zeitgabeparameter wird ausgangsseitig auf der Leitung 50d zu der Zeitgabesteuereinheit 33 zugeführt (vergleiche Fig. 2).

Fig. 3b zeigt die ECAS-Auswahlschaltung 34 in detaillier­ terer Darstellung. Die ECAS-Auswahlschaltung 34 umfaßt vier Multiplexer 70, 72, 74 und 76. Das ECAS-Bit in dem Steuer­ register 30 (vergleiche Fig. 2) ist das Auswahleingangs­ signal für jeden Multiplexer 70, 72, 74 und 76 (Fig. 3b). Der Multiplexer 70 wählt die Verzögerung zwischen der Be­ stätigung des RAS-Signales und der Bestätigung des CAS-Sig­ nales aus. Falls das ECAS-Bit "Eins" ist, beträgt die Verzö­ gerung drei Zyklen. Wenn hingegen das ECAS-Bit 27 "Null" ist, so beträgt die Verzögerung vier Zyklen. Die ausgewählte Verzögerung wird ausgangsseitig auf der Leitung 50a zu der Zeitgabesteuereinheit 35 (Fig. 2) zugeführt.

In dem obigen Zusammenhang sei angemerkt, daß der Begriff "Bestätigung" eines Signales technisch gleichbedeutend ist mit der Wahrnehmung eines Signales durch eine bestimmte Schaltung, an der dieses Signal angeliegt.

Der Multiplexer 72 (Fig. 3b) wählt die Anzahl der Zyklen aus, die die Bestätigung oder Wahrnehmung des RAS-Signales und das Schalten der Adressleitungen von einer Reihenadresse zu einer Spaltenadresse trennen. Falls das ECAS-Bit "Eins" beträgt, trennen zwei Zyklen die Bestätigung oder Wahrneh­ mung des RAS-Signales und das Schalten der Adressleitungen von einer Reihenadresse zu einer Spaltenadresse. Falls je­ doch das ECAS-Bit "Null" beträgt, trennen drei Zyklen diese Ereignisse. Die ausgewählte Zahl der Zyklen wird ausgangs­ seitig auf der Leitung 52b zu der Zeitgabesteuereinheit 35 (Fig. 2) zugeführt.

Der Multiplexer 74 (Fig. 3b) wählt die Trennung zwischen der Bestätigung oder Wahrnehmung des CAS-Signales, während eines Lesezyklus und der Bestätigung oder Wahrnehmung eines CAS- Signales in einem Lese-Veränderungs-Schreib-Zyklus aus. Falls das ECAS-Bit "Eins" beträgt, ist die Verzögerung sechs Zyklen. Wenn jedoch das ECAS-Bit "Null" beträgt, so ist die Verzögerung sieben Zyklen. Die ausgewählte Anzahl der Zyklen wird ausgangsseitig über die Leitung 52c zu der Zeitgabe- Steuereinheit 35 (Fig. 2) zugeführt.

Der Multiplexer 76 (Fig. 3b) wird verwendet, um die Verzö­ gerung zwischen der Bestätigung oder Wahrnehmung des CAS- Signales in einem Schreibzyklus und der Bestätigung bzw. Wahrnehmung des CAS-Signales in einem Lese-Veränderungs- Schreib-Zyklus auszuwählen. Diese Verzögerung kann entweder drei Zyklen oder vier Zyklen betragen. Der Multiplexer 76 wählt die Verzögerung als drei Zyklen, falls das ECAS-Bit den Wert "Eins" hat. Jedoch wird die Verzögerung als vier Zyklen ausgewählt, wenn das Bit einen Wert von "Null" hat. Die ausgewählte Verzögerung erscheint ausgangsseitig auf der Leitung 52d und wird der Zeitgabesteuereinheit 35 zugeführt (Fig. 2).

Fig. 3c zeigt die SRFRSH-Auswahlschaltung 36 in detaillier­ terer Darstellung. Die SRFRSH-Auswahlschaltung 36 wird ver­ wendet, um die Zeitgabeparameter für die Spaltenadressab­ tastung (CAS) vor dem Reihenadressabtastungsauffrischzyklus (RAS-Auffrischzyklus) auszuwählen. Die Spaltenadressabta­ stung (CAS) vor dem Reihenadressentastungsauffrischzyklus (RAS-Auffrischzyklus) ist der Zeitgabezyklus, innerhalb dessen die DRAM-Chips des Speichers 18 aufgefrischt werden können. Die SRFRSH-Auswahlschaltung 36 umfaßt einen Multi­ plexer 78, der die Anzahl der Zyklen bestimmt, um die das CAS-Signal dem RAS-Signal vorangeht. Falls das SRFRSH-Bit "Eins" beträgt, geht das CAS-Signal dem RAS-Aufbau um zwei Zyklen voran. Wenn jedoch das SRFRSH-Bit "Null" beträgt, so geht das CAS-Signal dem RAS-Aufbau um drei Zyklen voran. Die ausgewählte Anzahl der Zyklen erscheint ausgangsseitig auf der Leitung 54a und wird der Zeitgabesteuereinheit 37 (Fig. 2) zugeführt.

Die Auswahlschaltung 36 umfaßt ferner einen Multiplexer 80. Der Multiplexer 80 wählt die Anzahl der Zyklen aus, während der das CAS-Signal eine Vorladung vornimmt, bevor ein Auf­ frischzyklus erfolgt. Falls das SRFRSH-Bit "Eins" beträgt, bewirkt das CAS-Signal eine Vorladung über drei Zyklen. Wenn jedoch das SRFRSH-Bit "Null" beträgt, bewirkt das CAS-Signal eine Vorladung über vier Zyklen. Der ausgewählte Zeitgabe­ parameter wird ausgangsseitig auf der Leitung 54b zu der Zeitgabesteuereinheit 37 zugeführt.

Ebenfalls ist in der SRFRSH-Auswahlschaltung 36 ein Multi­ plexer 82 enthalten, der bestimmt, wie lange das CAS-Signal nach der Bestätigung bzw. Wahrnehmung des RAS-Signales ge­ halten wird. Falls das SRFRSH-Bit den Wert "Eins" hat, wird das CAS-Signal über drei Zyklen gehalten. Falls das SRFRSH- Bit den Wert "Null" hat, wird das CAS-Signal über vier Zyk­ len gehalten. Der ausgewählte Zeitgabeparameter wird aus­ gangsseitig auf der Leitung 54c zu der Zeitgabesteuereinheit 37 übertragen.

Letztlich enthält die SRFRSH-Auswahlschaltung 36 einen Mul­ tiplexer 84, der die Aktivierungszeit des RAS-Signales be­ stimmt. Falls das SRFRSH-Bit den Wert "Eins" hat, beträgt die RAS-Aktivierungszeit fünf Zyklen. Falls das SRFRSH-Bit den Wert "Null" hat, beträgt die RAS-Aktivierungszeit sieben Zyklen. Die ausgewählte Aktivierungszeit wird ausgangsseitig auf der Leitung 54d zu der Zeitgabesteuereinheit 37 (Fig. 2) übertragen.

Fig. 3d zeigt die RASPC-Auswahlschaltung 38, die ERAS-Aus­ wahlschaltung 40 sowie CASPC-Auswahlschaltung 42 in ge­ nauerer Detailliertheit. Die RASPC-Auswahlschaltung 38 um­ faßt einen Multiplexer 90, dem das RASPC-Bit als Auswahl­ eingangssignal zugeführt wird. Der Multiplexer 90 wählt die Länge der RAS-Signalvorladung aus, so daß diese entweder vier Zyklen beträgt (wenn das RASPC-Bit "Eins" beträgt), oder sechs Zyklen beträgt (wenn das RASPC-Bit "Null" ist). Die ausgewählte Zykluslänge wird ausgangsseitig auf der Leitung 56 zu der Zeitgabesteuereinheit 39 zugeführt (Fig. 2).

Die ERAS-Auswahlschaltung 40 (Fig. 3d) umfaßt einen Multi­ plexer 92, der die Verzögerung zwischen einem Zeitpunkt festlegt, zu dem die Reihenadresse auf die Adressleitung ge­ geben wird, und der Bestätigung bzw. Wahrnehmung des RAS- Signales. Das ERAS-Bit ist das Auswahleingangssignal für den Multiplexer 92. Der Ausgang ist Null, wenn das ERAS-Bit "Eins" ist, der Ausgang ist Eins, wenn das ERAS-Bit "Null" ist. Das ausgewählte Ausgangssignal wird über die Leitung 58 (Fig. 3d) zu der Zeitgabesteuereinheit 41 (Fig. 2) übertra­ gen.

Die CASPC-Auswahlschaltung 42 (Fig. 3d) umfaßt einen Multi­ plexer 94, der die Länge der Vorladung für das CAS-Signal während eines schnellen Seitenbetriebsartzugriffes festlegt. Das CASPC-Bit ist das Auswahleingangssignal für den Multi­ plexer 94 (Fig. 3). Die CAS-Vorladung kann eine Länge von entweder einem Zyklus haben, falls das CASPC-Bit "Eins" be­ trägt, oder von Null Zyklen haben, wenn das CASPC-Bit "Null" beträgt. Die ausgewählte Vorladungslänge wird ausgangsseitig auf der Leitung 60 zu der Zeitgabesteuereinheit 43 (Fig. 2) übertragen.

Ein Blockdiagramm einer beispielshaften Zeitgabesteuerein­ heit ist in Fig. 4 gezeigt. Die in Fig. 4 gezeigte Schaltung wiederholt sich für jeden Zeitgabeparameter mit geringen Ab­ wandlungen. Das Speichersteuersignal von der Zustandsmaschi­ ne 46 aktiviert einen Zähler 47. Der Zähler 47 wird durch den Systemtakt inkrementiert und ist derart angeordnet, daß er die Anzahl der Taktzyklen zählt, während der das Eingabe­ speichersignal in einem speziellen Zustand ist (welcher "Eins" oder "Null" sein kann). Beispielsweise kann das Spei­ chersignal das CAS-Signal sein und der Zähler 47 kann die Anzahl der Taktzyklen bestimmen, während der sich das CAS- Signal in einem aktiven Zustand befindet. Der Ausgang des Zählers 47 ist eine Binärzahl, die die Anzahl der Taktzyklen darstellt, über die sich das Eingangsspeichersignal in einem bestimmten Zustand befindet. Der Ausgang des Zählers 47 wird einem Eingang eines Komparators 49 zugeführt. Der Zeitgabe­ parameter für die entsprechende Auswahlschaltung (Fig. 3a bis 3d) wird einem anderen Eingang des Komparators 49 zuge­ führt. Bei dem oben beschriebenen Ausführungsbeispiel, bei dem der Zähler 47 die Aktivierungszeit des CAS-Signales er­ mittelt, wird das Ausgangssignal der Auswahlschaltung 62 (Fig. 3a) eingangsseitig dem Komparator 49 zugeführt. Der Zeitgabeparameter bestimmt, wie bereits beschrieben wurde, ob das CAS-Signal eine Aktivierungszeit von zwei Zyklen oder drei Zyklen hat. Falls der Komparator 49 ermittelt, daß das Ausgangssignal des Zählers 47 gleich dem entsprechenden Zeitgabeparameter ist, liefert er ein Zustandsänderungs­ ausgangssignal an die Zustandsmaschine. Die Zustandsmaschine ermittelt dann das CRAS-Signal bei entweder zwei oder drei Zyklen, wie dies durch den Zeitgabeparameter festgelegt ist.

Die in Fig. 4 gezeigte Schaltung wiederholt sich für jeden Zeitgabeparameter und das entsprechende Speichersignal. In bestimmten Fällen legt der Zeitgabeparameter die Zeitdauer eines vorbestimmten Signales fest. Das ausgewählte Signal wird eingangsseitig dem Zähler 47 zugeführt, wobei dessen Dauer bestimmt wird. Falls die gewünschte Zeitdauer erreicht ist, wird das ausgewählte Signal durch die Zustandsmaschine in Reaktion auf das Zustandsänderungssignal beendet. In anderen Fällen legt der Zeitgabeparameter die verstrichene Zeitdauer zwischen einem vorbestimmten Ereignis innerhalb des ersten Signales und einem vorbestimmten Ereignis inner­ halb des zweiten Signales fest. Beispielsweise kann der Zeitgabeparameter die Verzögerung zwischen dem Aktivieren oder Deaktivieren des ersten Signales und dem Aktivieren oder Deaktivieren eines zweiten Signales festlegen. In die­ sem Fall wird das erste Signal eingangsseitig dem Zähler 47 zugeführt. Der Zeitgabeparameter von der entsprechenden Aus­ wahlschaltung wird dem Komparator 49 eingangsseitig Zuge­ führt. Der Komparator 49 liefert ein Zustandsänderungssignal an die Zustandsmaschine 46, um das zweite Signal zu beginnen oder zu beenden.

Wie bereits erläutert worden ist, können durch Setzen von sechs Zeitgabesteuerbits (Bits 26 bis 31) in dem Steuerre­ gister 30 (Fig. 2) ein Hersteller oder ein Systemkonstruk­ teur die Speicherzeitgabe für ein spezielles System maß­ schneidern. Es sei beispielsweise angenommen, daß der Her­ steller eines Systemes fordert, daß die Speichersteuerung 16 derart arbeitet, daß sie auf einer Seitenbasis in einer schnellen Betriebsweise arbeitet. Fig. 5a zeigt das Zeit­ verhalten des RAS-Signales 100, des CAS-Signales 102, des Adressignales 104 und des Datenhaltesignales 106 für dieses Ausführungsbeispiel. Um diese Zeitgabe zu erzeugen, setzt der Hersteller das SCAS-Bit (Bit 26), das ECAS-Bit (Bit 27), das RASPC-Bit (Bit 29), das ERAS-Bit (Bit 30) und das CASPC-Bit (Bit 31) in dem Steuerregister 30 (Fig. 1) derart, daß jedes Bit den Wert "Eins" hat.

Um zu verstehen, wie dieses Einstellen der Steuerbits die in Fig. 5a dargestellte Zeitgabe implementiert, wird auf die in den Fig. 3a bis 3d gezeigten Auswahlschaltungen 32, 34, 36, 38, 40 und 42 Bezug genommen. Wie in Fig. 3a gezeigt ist, ist das SCAS-Bit 26 das Auswahleingangssignal für die Mul­ tiplexer 62, 64, 66 und 68 innerhalb der SCAS-Auswahlschal­ tung 32. Da das SCAS-Bit "Eins" ist, wird der erste Eingang (der mit "Eins" bezeichnet ist) eines jeden Multiplexers 62, 64, 66 und 68 ausgewählt. Daher bestimmt der Multiplexer 62, daß das CAS-Signal über zwei Zyklen aktiviert wird. In Fig. 5a ist ein Ausführungsbeispiel einer Aktivierungszeitdauer des CAS-Signales 102 als Periode 114 gezeigt.

Da das SCAS-Bit "Eins" ist, bestimmt der Multiplexer 64, daß die Spaltenadresse über einen Zyklus nach der Bestätigung bzw. Wahrnehmung des CAS-Signales gehalten wird (vergleiche die Zeitdauer 114 in Fig. 5a).

Der Wert "Eins" für das SCAS-Bit wird eingangsseitig gleich­ falls den Multiplexern 66 und 68 zugeführt (Fig. 3a). Inner­ halb des Multiplexers 66 wird die Zeitdauer, die die Bestä­ tigung oder Wahrnehmung des CAS-Signales und des Lesedaten­ haltesignales trennt, auf einen Zyklus festgesetzt. In Fig. 5a bezeichnet die Periode 120 die Trennung zwischen der Be­ stätigung oder Wahrnehmung des CAS-Signales 102 an dem Be­ ginn des Zyklus 4 und der Bestätigung oder Wahrnehmung des Datenhaltesignales 106 am Anfang des Zyklus 5. Die Trennung zwischen diesen Ereignissen beträgt einen Zyklus. Das Aus­ gangssignal des Multiplexers 68 wird nicht während der Lese­ operation verwendet, sondern wird während einer Schreib­ operation verwendet. Daher wird die Betriebsweise des Mul­ tiplexers 68 nicht für das Ausführungsbeispiel der Fig. 5a diskutiert.

Die Einstellung des ECAS-Bits auf "Eins" bewirkt die in Fig. 3b gezeigte Steuerparameterauswahl für die Multiplexer 70, 72, 74 und 76. Der Wert "Eins" des ECAS-Bit wird dem Mul­ tiplexer 70 zugeführt, wobei eine Verzögerung von drei Zyk­ len zwischen der Wahrnehmung oder Bestätigung des RAS-Sig­ nales und der Wahrnehmung oder Bestätigung des CAS-Signales ausgewählt wird. In Fig. 5a wird die Verzögerung zwischen der Bestätigung des RAS-Signales 100 am Beginn des Zyklus 1 und der Bestätigung des CAS-Signales 102 am Beginn des Zyk­ lus 4 durch die Zeitdauer 110 dargestellt.

Das ECAS-Bit wird gleichfalls eingangsseitig dem Multiplexer 72 zugeführt, um die Zeitdauer auszuwählen, die die Bestä­ tigung des RAS-Signales und das Schalten von einer Reihen­ adresse auf eine Spaltenadresse trennt. Eine Zeitdauer von zwei Zyklen wird ausgewählt. In Fig. 5a wird das RAS-Signal 100 zunächst während eines Zyklus 1 bestätigt oder wahrge­ nommen, während das Schalten der Adresse von einer Reihen­ adresse auf eine Spaltenadresse am Beginn des Zyklus 3 stattfindet. Daher beträgt die Zeitdauer 112 in Fig. 5a zwei Zyklen.

Die Wirkung des ECAS-Bit 27 und der Multiplexer 74 und 76 ist nicht wichtig für das Ausführungsbeispiel gemäß 5a. Da­ her wird die Wirkung dieser Auswahl in der vorliegenden Be­ schreibung nicht erörtert. Die Wirkung des SRFRSH-Bits auf die Multiplexer 78, 80, 82 und 84 (Fig. 3c) ist gleichfalls nicht ausschlaggebend und wird nicht für dieses Ausführungs­ beispiel diskutiert.

Bei dem in Fig. 5a gezeigten Ausführungsbeispiel haben das RASPC-Bit, das ERAS-Bit und das CASPC-Bit sämtlich einen Wert von "Eins". Wie dies in Fig. 3d gezeigt ist, wird der Wert "Eins" des RASPC-Bits eingangsseitig dem Multiplexer 90 zugeführt, der die Vorladezeit für das RAS-Signal auf eine Länge von vier Zyklen festlegt. Daher beträgt die Zeit­ dauer 118 des RAS-Signales 100 vier Zyklen. In ähnlicher Weise bewirkt das ERAS-Bit eine Auswahl von keiner zusätz­ lichen Verzögerung, die zu der Verzögerung von einem Zyklus zu addieren wäre, die eine Trennung zwischen dem Anlegen einer Reihenadresse an die Adressleitung und der Bestätigung oder Wahrnehmung des RAS-Signales bewirkt (vergleiche Zeit­ periode 121 in Fig. 5a). Der Multiplexer 92 legt das Aus­ gangssignal auf Null fest und zeigt hiermit an, daß die ty­ pische Verzögerung von einem Zyklus vorliegt. Falls das Aus­ gangssignal Eins ausgewählt ist, wird die Verzögerung um einen Zyklus auf zwei Zyklen erhöht.

Letztlich wird der Wert "Eins" für das CASPC-Bit eingangs­ seitig dem Multiplexer 94 (Fig. 3d) zugeführt, um eine CAS-Signalvorladezeit mit einer Länge von einem Zyklus fest­ zulegen. In Fig. 5a entspricht die Zeitdauer 116 der Vor­ ladezeit des CAS-Signales 102.

Fig. 5 zeigt ein Ausführungsbeispiel eines RAS-Signales 100, eines CAS-Signales 102, eines Adress-Signales 104 und eines Datenhaltesignales 106 bei dem Seitenlesen für eine langsame Betriebsweise. In diesem Fall sind sämtliche Bits, nämlich das SCAS-Bit, das ECAS-Bit, das RASPC-Bit, das ERAS-Bit und das CASPC-Bit auf "Null" gesetzt. Daher wählen alle Multi­ plexer 62, 64, 66 (Fig. 3), 70, 72 (Fig. 3b), 90, 92 und 94 (Fig. 3d) Werte aus, die von den Werten abweichen, die bei dem Ausführungsbeispiel gemäß 5a ausgewählt wurden.

Es sei angenommen, daß das SCAS-Bit "Null" beträgt. In die­ sem Fall beträgt die Aktivierungszeit des CAS-Signales drei Zyklen (vergleiche Multiplexer 62 in Fig. 3a). Die Zeitdauer 128 in Fig. 5b entspricht der Aktivierungszeit des CAS-Sig­ nales 102. Der Wert "Null" für das SCAS-Bit legt gleichfalls fest, daß die Spaltenadresse für zwei Zyklen nach der Be­ stätigung des CAS-Signales gehalten wird (vergleiche Multi­ plexer 64 in Fig. 3a). Die Zeitdauer 132 in Fig. 5b zeigt an, daß die Haltezeit der Spaltenadresse zwei Zyklen be­ trägt. Ferner legt der SCAS-Bitwert "Null" die Zeitdauer zwischen der anfänglichen Bestätigung des CAS-Signales und der Bestätigung des Lesedatenhaltens auf zwei Zyklen fest (vergleiche Multiplexer 66 in Fig. 3a). Die Zeitdauer 132 entspricht der Zeit zwischen der anfänglichen Bestätigung oder Wahrnehmung des CAS-Signales 102 und der Bestätigung oder Wahrnehmung des Lesedatenhaltesignales 106.

Da das ECAS-Bit einen Wert von "Null" hat, beträgt die Ver­ zögerung zwischen der anfänglichen Bestätigung des RAS-Sig­ nales und der anfänglichen Bestätigung des CAS-Signales vier Zyklen bezüglich der Länge (vergleiche Multiplexer 70 in Fig. 3b). In Fig. 5b ist die Verzögerung zwischen dem RAS- Signal 100 und dem CAS-Signal 102 durch die Zeitdauer 124 bezeichnet. Gleichfalls beträgt die Zeitdauer zwischen der anfänglichen Bestätigung des RAS-Signales und dem Umschalten von einer Reihenadresse zu einer Spaltenadresse drei Zyklen (vergleiche Multiplexer 72 in Fig. 3b). Die Zeitdauer 126 in Fig. 5b bezeichnet die Zeit zwischen der Bestätigung des RAS-Signales 100 und dem Zeitpunkt, zu dem das Adressignal 104 von einer Reihenadresse zu einer Spaltenadresse umge­ schaltet wird.

Da das RASPC-Bit einen Wert von "Null" bei dem Ausführungs­ beispiel gemäß Fig. Sb hat, beträgt die Vorladezeitdauer für das RAS-Signal sechs Zyklen (vergleiche Multiplexer 90 in Fig. 3d). Die Zeitdauer 134 in Fig. 5b bezeichnet die Vor­ ladezeitdauer für das RAS-Signal 100. Da das ERAS-Bit einen Wert "Null" hat, gibt es einen zusätzlichen Verzögerungs­ zyklus (Zeitdauer 122) zwischen dem Zeitpunkt, zwischen dem die Reihenadresse an die Adressleitung angelegt wird und der anfänglichen Bestätigung des RAS-Signales (vergleiche Multi­ plexer 92 in Fig. 3d). Daher wird in Fig. 5b die Reihen­ adresse anfänglich auf die Adressleitung während des Zyklus Null gelegt, während das RAS-Signal 100 zum ersten Mal wäh­ rend des Zyklus zwei bestätigt bzw. wahrgenommen wird. Da das CASPC-Bit den Wert "Null" hat, hat das CAS-Signal eine Vorladezeitdauer von zwei Zyklen (vergleiche Multiplexer 94 in Fig. 3d). Die Vorladezeitdauer des CAS-Signales 102 ist in Fig. 5b als Zeitdauer 130 angegeben.

Diese Ausführungsbeispiele zeigen, daß die Einstellung der Bits 26 bis 31 des Steuerregisters 30 (Fig. 2) es dem Her­ steller oder dem Systemkonstrukteur ermöglichen, das Zeit­ verhalten an die Speicheranforderungen des Speichers anzu­ passen, mit dem die Speichersteuerung 16 (Fig. 1) verwendet wird. Die beiden Ausführungsbeispiele gemäß Fig. 5a und 5b sind nicht erschöpfend, sondern lediglich beschreibend. Fachleute erkennen, daß viele andere Kombinationen verwendet werden können.

Die gezeigte und beschriebene programmierbare Speicher­ steuerung hat zwei auswählbare Werte für jeden Zeitgabe­ parameter. Es ist für Fachleute offenkundig, daß mehr als zwei auswählbare Zeitgabeparameter verwendet werden können. In diesem Fall haben die Auswahlschaltungen mehr als zwei Eingänge und mehr als ein einziges Steuerbit. Ferner können die Zeitgabesteuereinheiten, die in Fig. 4 gezeigt sind, eine Vielzahl von Schaltungen zum Umwandeln der Zeitgabe­ parameter in Zeitgabesteuersignale verwenden. Bei einem be­ vorzugten Ausführungsbeispiel ist die gezeigte und beschrie­ bene Speichersteuerung als LSI-Schaltung (hochintegrierte Schaltung) unter Verwendung von automatisierten Konstruk­ tionstechniken implementiert. Die Gleichungen, die die ge­ wünschten Schaltungsfunktionen beschreiben, werden ein­ gangsseitig einem Computerprogramm zugeführt, welches die Funktionen gemäß vorbestimmten Konstruktionsregeln implemen­ tiert. Daher kann die tatsächliche Schaltungsimplementierung von der gezeigten und beschriebenen Implementierung abwei­ chen.

Claims (8)

1. Speichersteuerung (16) zum Steuern des Zugriffs auf einen Speicher (18) mit
einer Einrichtung (46) zum Erzeugen von Speichersignalen einschließlich Adress- und Steuersignalen für den Zu­ griff auf den Speicher (18) in Reaktion auf eine phy­ sikalische Adresse, und
einer Einrichtung (26 bis 31, 32 bis 43) zum Programmie­ ren des Zeitverhaltens der Speichersignale in Reaktion auf vorbestimmte Zeitgabesteuerinformationen, welche die zeitlichen Erfordernisse des Speichers (18) festlegen, wobei die Programmiereinrichtung eine Einrichtung (26 bis 31) zum Speichern von Zeitgabesteuerdaten umfaßt; dadurch gekennzeichnet, daß die Programmiereinrichtung ferner eine Auswahlein­ richtung (32 bis 43) umfaßt, welche auf die Zeitgabe­ steuerdaten anspricht, um einen Zeitgabesteuerparameter aus einer Mehrzahl von vorbestimmten Zeitgabesteuerpara­ metern auszuwählen.

2. Speichersteuerung nach Anspruch 1, dadurch gekennzeich­ net, daß die Programmiereinrichtung (26 bis 31, 32 bis 43) ferner eine Einrichtung aufweist, die auf den Zeitgabe­ steuerparameter und auf ein ausgewähltes Steuersignal anspricht, um ein Zeitgabesteuersignal zu erzeugen, wobei das Zeitgabesteuersignal das Zeitverhalten von einem der Speichersignale steuert.

3. Speichersteuerung nach Anspruch 2, dadurch gekennzeich­ net, daß die Einrichtung zum Erzeugen eines Zeitgabesteuer­ signales eine Einrichtung zum Bestimmen der verstriche­ nen Zeitdauer nach einem vorbestimmten Ereignis in dem ausgewählten Speichersignal und eine Einrichtung zum Erzeugen des Zeitgabesteuersignals, sobald die verstri­ chene Zeitdauer nach dem vorbestimmten Ereignis in dem ausgewählten Speichersignal dem Zeitgabeparameter gleicht, aufweist.

4. Speichersteuerung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Programmiereinrichtung (26 bis 31, 32 bis 43) ein Register zum Speichern von Zeitgabesteuerbits der Zeitgabesteuerdaten und Auswahlschaltungen umfaßt, welche auf die Zeitgabesteuerbits ansprechen, um Zeit­ gabesteuerparameter von einer Gruppe von vorbestimmten Zeitgabesteuerparametern auszuwählen.

5. Speichersteuerung nach Anspruch 4, dadurch gekennzeich­ net, daß die Programmiereinrichtung (26 bis 31, 32 bis 43) ferner eine Einrichtung aufweist, die auf die Zeitgabe­ steuerparameter und auf ausgewählte Speichersignale anspricht, um Zeitgabesteuersignale zum Steuern des Zeitverhaltens der Speichersignale zu erzeugen.

6. Speichersteuerung nach Anspruch 5, dadurch gekennzeich­ net, daß die Einrichtung zum Erzeugen von Zeitgabesteuersig­ nalen eine Einrichtung zum Bestimmen der verstrichenen Zeitdauer nach einem vorbestimmten Ereignis in jedem der ausgewählten Speichersignale und eine Einrichtung zum Erzeugen der Zeitgabesteuersignale, wenn die verstriche­ ne Zeitdauer nach den vorbestimmten Ereignis in jedem der ausgewählten Speichersignale dem jeweiligen Zeit­ gabeparameter gleicht, aufweist.

7. Speichersteuerung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Programmiereinrichtung (26 bis 31, 32 bis 43) eine aktive Zeit des Spaltenadressabtastsignals erzeugt.

8. Verfahren zum Steuern des Zugriffs auf einen Speicher (18), mit folgenden Verfahrensschritten
Erzeugen (46) von Speichersignalen einschließlich Adress- und Steuersignalen für den Zugriff auf den Speicher (18) in Reaktion auf eine physikalische Adresse, und
Programmieren (26 bis 31, 32 bis 43) des Zeitverhaltens der Speichersignale in Reaktion auf vorbestimmte Zeit­ gabesteuerinformationen, die das Zeitverhalten des Speichers (18) festlegen, wobei das Programmieren den Schritt des Speicherns von Zeitgabesteuerdaten in einem Register umfaßt; dadurch gekennzeichnet, daß der Schritt des Programmierens des Zeitverhaltens der Speichersignale den Schritt des Auswählens eines Zeitgabesteuerparameters aus einer Gruppe von vorbe­ stimmten Zeitgabesteuerparametern in Reaktion auf die Zeitgabesteuerdaten umfaßt.