DE4341667C1 - Integrierte Schaltungsanordnung mit mindestens einem CMOS-NAND-Gatter und Verfahren zu deren Herstellung - Google Patents

Integrierte Schaltungsanordnung mit mindestens einem CMOS-NAND-Gatter und Verfahren zu deren Herstellung

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Description

In Planar-Silizium-Technologie werden Source, Kanalbereich und Drain eines MOS-Transistors lateral angeordnet. An der Oberfläche des Kanalbereichs wird ein Gatedielektrikum und eine Gateelek­ trode angeordnet. Die erreichbaren Gatelängen dieser MOS-Transi­ storen sowie die erzielbare Packungsdichte von aus einer Vielzahl von MOS-Transistoren zusammengesetzten integrierten Schaltungen sind abhängig vom Auflösungsvermögen der verwendeten Lithographie und von Toleranzen bei der Strukturierung und Justierung. In der 16 M-Generation werden typische Gatelängen von 0,6 µm, in der 64 M-Generation von 0,35 µm erreicht.
Durch Verbesserungen der optischen Lithographie sowie der Lack- und Ätztechnik wird eine weitere Reduzierung der lateralen Aus­ dehnung angestrebt. Wegen des begrenzten Auflösungsvermögens der optischen Lithographie und wegen zunehmender Probleme mit Tole­ ranzen bei der Strukturierung und Justierung erscheint es jedoch fraglich, ob sich auf diese Weise reproduzierbar Transistoren mit Kanallängen unter 100 nm herstellen lassen.
Geringere Strukturgrößen in planarer Technologie können durch Verwendung von Elektronenstrahllithographie anstelle der opti­ schen Lithographie erzielt werden. Im Labormaßstab ist es bisher gelungen, mit einem Elektronenstrahlschreiber einzelne funktions­ fähige MOS-Transistoren mit Kanallängen bis zu 50 nm herzustel­ len. Die Elektronenstrahllithographie erscheint jedoch wegen ih­ rer geringen Prozeßgeschwindigkeit für einen Einsatz in einer Halbleiterfertigung aus wirtschaftlichen Gründen als ungeeignet.
Das Problem der erhöhten Packungsdichte tritt insbesondere bei komplexen logischen Schaltungen wie logischen Gattern auf, da dort mehrere n- und p-Kanal-Transistoren zusätzlich gegeneinander isoliert und miteinander verdrahtet werden müs­ sen.
In G. Roos et al, IEEE J. Solid-State Circ., Vol. 27, No. 7, 1992, Seiten 1067 bis 1071, ist vorgeschlagen worden, zur Er­ höhung der Packungsdichte laterale MOS-Transistoren überein­ ander zu stapeln. Der jeweils obere ist dabei SOI-artig aus­ gebildet.
Aus US-PS 4 554 570 ist bekannt, in einer quadratischen An­ ordnung vier vertikale Feldeffekttransistoren übereinander zu stapeln. Die vier MOS-Transistoren werden nacheinander herge­ stellt. Dazu wird eine Gateelektrode, die rundherum mit iso­ lierendem Material umgeben ist und die eine Öffnung aufweist, in der die Oberfläche eines Siliziumsubstrates freiliegt, ge­ bildet. Durch epitaktisches Überwachsen wird die Öffnung mit einer Schichtenfolge entsprechend Source, Kanal und Drain aufgefüllt. Anschließend wird zur Herstellung des zweiten Transistors die ganze Struktur mit einer isolierenden Schicht bedeckt, auf der eine zweite Gateelektrode, die rundherum mit isolierendem Material bedeckt ist und die eine Öffnung auf­ weist, in der die Oberfläche des Schichtaufbaus des ersten Transistors freigelegt wird, gebildet. In dieser Öffnung wird wiederum durch epitaktisches Überwachsen eine Schichtenfolge entsprechend Source, Kanal und Drain für den zweiten Transi­ stor aufgewachsen. In analoger Weise werden nachfolgend ein dritter und ein vierter Transistor hergestellt.
In US-PS 4 788 158 ist ein Verfahren zur Herstellung eines vertikalen Inverters vorgeschlagen worden. Dazu wird an der Oberfläche eines n-dotierten Substrates durch epitaktisches Wachstum eine p-dotierte Schicht, eine n-dotierte Schicht, eine p-dotierte Schicht, eine n-dotierte Schicht und eine weitere p-dotierte Schicht aufgebracht. Anschließend werden zwei Gräben geätzt, die bis in das n-dotierte Substrat rei­ chen. Die Gräben dienen einerseits zur Isolation zwischen be­ nachbarten Invertern, andererseits zur Verbindung zwischen vertikalen Invertern. Die Gräben werden zunächst mit Silizi­ umdioxid aufgefüllt. Das Siliziumdioxid wird zurückgeätzt auf die Höhe der unteren n-dotierten Schicht. Auf das verbliebene Siliziumdioxid wird eine Wolframschicht aufgebracht, die die untere n-dotierte Schicht mit der mittleren p-dotierten Schicht verbindet. Auf die Wolframschicht wird eine weitere SiO₂-Schicht aufgebracht, die in der Höhe mit der oberen p-dotierten Schicht abschließt. Anschließend wird ein weiterer Graben geätzt, der die Oberfläche der epitaktischen Schich­ tenfolge freilegt und der bis in das n-dotierte Substrat hin­ einreicht. Die Oberfläche dieses Grabens wird mit einer Ga­ teoxidschicht versehen. Anschließend wird der Graben mit Wolfram aufgefüllt, das als Gateelektrode für den aus n-do­ tiertem Substrat, unterer p-dotierter Schicht und unterer n-dotierter Schicht bzw. mittlerer p-dotierter Schicht, oberer n-dotierter Schicht und oberer p-dotierter Schicht gebildeten MOS-Transistor dient. Die Gateelektroden der beiden MOS-Tran­ sistoren sind herstellungsgemäß miteinander verbunden.
In der Einleitung zur Dissertation von W. Kiunke, 1992, Universität der Bundeswehr, Fakultät für Elektrotechnik, Inst. für Physik, Seite 2 bis 3, wird ein Überblick über Einsatzmöglichkeiten der Mo­ lekularstrahlepitaxie gegeben. Bei der Molekularstrahlepita­ xie können kontrolliert homogene Schichten mit einer minima­ len Dicke um eine Atomlage hergestellt werden. Durch Zugabe von Dotierstoff ist eine Dotierung der Schichten im Bereich von 10¹⁴ cm-3 bis 10²⁰ cm-3 in situ während der Epitaxie mög­ lich. Als Anwendungsbeispiel wird über einen Vorschlag für einen vertikalen CMOS-Inverter berichtet. Der vorgeschlagene Inverter ist als Mesastruktur auf einem Substrat realisiert. Die Mesastruktur umfaßt eine npnpnp-Schichtenfolge mit senkrechten Flanken. An einer Seite sind sämtliche senk­ rechten Flanken der Schichten mit einem Gatedielektrikum und einer Gateelektrode versehen.
Der Erfindung liegt das Problem zugrunde, eine integrierte Schaltungsstruktur mit mindestens einem CMOS-NAND-Gatter an­ zugeben, in der eine erhöhte Packungsdichte erzielt wird. Insbesondere soll das NAND-Gatter MOS-Transistoren mit defi­ nierter Kanallänge im Bereich bis unter 50 nm aufweisen. Der Erfindung liegt weiterhin das Problem zugrunde, ein Herstel­ lungsverfahren für die integrierte Schaltungsstruktur anzu­ geben.
Dieses Problem wird erfindungsgemäß gelöst durch eine inte­ grierte Schaltungsstruktur nach Anspruch 1 sowie durch ein Verfahren zur Herstellung einer integrierten Schaltungsstruk­ tur nach Anspruch 5. Weitere Ausgestaltungen der Erfindung gehen aus den übrigen Ansprüchen hervor.
In der erfindungsgemäßen Schaltungsstruktur umfaßt das CMOS- NAND-Gatter einen ersten MOS-Transistor und einen zweiten MOS-Transi­ stor, die mit einem ersten komplementären MOS-Transistor und ei­ nem zweiten komplementären MOS-Transistor, die wiederum unterein­ ander parallel verschaltet sind, in Serie geschaltet sind. Die MOS-Transistoren und die komplementären MOS-Transistoren sind da­ bei jeweils als vertikale Schichtenfolge realisiert. Die verti­ kale Schichtenfolge umfaßt Schichten entsprechend Source, Kanal und Drain. Die vertikale Schichtenfolge weist eine Flanke auf, die die Schichten schneidet und an der ein Gatedielektrikum und eine Gateelektrode angeordnet sind. Die parallel verschalteten komplementären MOS-Transistoren sind dabei in einer gemeinsamen Schichtenfolge aus Source, Kanal und Drain realisiert. Die Schichtenfolgen, die die in Serie verschalteten Transistoren bilden, sind übereinander angeordnet. Diejenigen Schichten, die Source- oder Draingebiete bilden, weisen dabei insbesondere eine Dicke zwischen 50 nm und 700 nm, vorzugsweise zwischen 100 nm und 400 nm, diejenigen, die einen Kanal bilden, zwischen 10 nm und 200 nm, vorzugsweise zwischen 50 nm und 100 nm, auf.
In der erfindungsgemäßen integrierten Schaltungsstruktur ist die laterale Ausdehnung des CMOS-NAND-Gatters durch Zahl und Anord­ nung der erforderlichen Anschlüsse für die MOS-Transistoren und die komplementären MOS-Transistoren bestimmt. Durch geschickte Anordnung der Schichten, Zusammenfassen von Schichten sowie Zu­ sammenfassen von Anschlüssen werden in der integrierten Schal­ tungsstruktur hohe Packungsdichten erzielt.
Die Kanallänge der Transistoren ist bestimmt durch die Schicht­ dicke, in der die als Kanal wirkende Schicht jeweils hergestellt wird. Die Schichtenfolge wird vorzugsweise durch Epitaxie herge­ stellt. Mit Hilfe von Molekularstrahlepitaxie oder durch RTP-CVD (rapid thermal processing-chemical vapour deposition) mit SiH₂Cl₂-Gas können kontrolliert Schichtdicken bis unter 10 nm hergestellt werden.
Die erfindungsgemäße integrierte Schaltungsstruktur wird insbe­ sondere auf der Basis eines Substrats realisiert, das mindestens im Bereich der Oberfläche, auf der die Schichtenfolge erzeugt wird, Silizium umfaßt. In diesem Fall kann die erfindungsgemäße Schaltungsstruktur mit anderen, in konventioneller Silizium­ technologie realisierten Schaltelementen integriert werden. Das Substrat kann dazu sowohl ein Substrat aus monokristallinem Si­ lizium als auch ein SOI-Substrat sein.
Zur Vermeidung von Überlappkapazitäten liegt es im Rahmen der Er­ findung, die das CMOS-NAND-Gatter bildende Schichtenfolge von ei­ ner isolierenden Schicht zu umgeben.
Im folgenden wird die Erfindung anhand eines Ausführungsbeispiels und der Figuren näher erläutert.
Fig. 1 zeigt einen Schnitt durch ein erfindungsgemäßes CMOS- NAND-Gatter.
Fig. 2 zeigt ein Schaltbild des CMOS-NAND-Gatters.
Fig. 3 bis Fig. 11 zeigt die Herstellung eines CMOS-NAND-Gat­ ters, das von einer isolierenden Schicht umgeben ist.
Auf der Oberfläche eines Substrats 11 aus zum Beispiel p-dotier­ tem, monokristallinem Silizium ist ganzflächig eine erste Schicht 12 aus n⁺-dotiertem Silizium angeordnet (siehe Fig. 1). Die er­ ste Schicht 12 weist eine Dicke von zum Beispiel 200 nm und eine Dotierstoffkonzentration von 10²⁰ cm-3 auf. Auf der Oberfläche der ersten Schicht 12 ist eine zweite Schicht 13 angeordnet, die aus p-dotiertem monokristallinem Silizium besteht und die eine Dicke von zum Beispiel 100 nm und eine Dotierstoffkonzentration von zum Beispiel 10¹⁸cm-3 aufweist.
Auf der Oberfläche der zweiten Schicht 13 ist eine dritte Schicht 14 angeordnet, die aus n⁺-dotiertem Silizium besteht, die eine Dicke von 700 nm und eine Dotierstoffkonzentration von 10²⁰ cm-3 aufweist.
Auf der Oberfläche der dritten Schicht 14 ist eine vierte Schicht 15 angeordnet, die aus p-dotiertem monokristallinem Silizium be­ steht und die eine Dicke von 100 nm und eine Dotierstoffkonzen­ tration von 10¹⁸ cm-3 aufweist.
Auf der Oberfläche der vierten Schicht 15 ist eine fünfte Schicht 16 angeordnet. Die fünfte Schicht 16 besteht aus n⁺-dotiertem monokristallinem Silizium und weist eine Dicke von 200 nm und eine Dotierstoffkonzentration von 10²⁰ cm-3 auf.
Auf der Oberfläche der fünften Schicht 16 ist eine sechste Schicht 17 angeordnet, die aus p⁺-dotiertem monokristallinem Si­ lizium besteht und die eine Dicke von 200 nm und eine Dotier­ stoffkonzentration von 10²⁰ cm-3 aufweist.
Auf der Oberfläche der sechsten Schicht 17 ist eine siebte Schicht 18 angeordnet, die aus n-dotiertem einkristallinem Sili­ zium besteht und die eine Schichtdicke von 100 nm und eine Do­ tierstoffkonzentration von 10¹⁸ cm-3 aufweist.
Auf der Oberfläche der siebten Schicht 18 ist eine achte Schicht 19 angeordnet, die aus p⁺-dotiertem monokristallinem Silizium be­ steht und die eine Dicke von 200 nm und eine Dotierstoffkonzen­ tration von 10²⁰ cm-3 aufweist.
Die zweite Schicht 13, die dritte Schicht 14, die vierte Schicht 15, die fünfte Schicht 16, die sechste Schicht 17, die siebte Schicht 18 und die achte Schicht 19 sind vollständig von einer isolierenden Schicht 110 aus zum Beispiel SiO₂ umgeben. Nur die erste Schicht 12 erstreckt sich auch unter die isolierende Schicht 110. Die erste Schicht 12 kann dabei als durchgehende Schicht oder als Wanne ausgebildet sein.
Es ist eine erste Öffnung 111 vorgesehen, die am Rand des Schichtaufbaus angeordnet ist und die von der Oberfläche des Schichtaufbaus bis zur Oberfläche des Substrats 11 reicht. Die an die Oberfläche der ersten Schicht 12, der zweiten Schicht 13 und der dritten Schicht 14 angrenzende Oberfläche der ersten Öffnung 111 ist mit einem ersten Gatedielektrikum 112 versehen. Die erste Öffnung 111 ist mit einer leitfähigen Struktur 113 aufgefüllt, die gegenüber der dritten Schicht 14, der vierten Schicht 15 und der fünften Schicht 16 durch einen Teil der isolierenden Schicht 110 isoliert ist. Die erste leitfähige Struktur 113 besteht zum Beispiel aus n⁺-dotiertem Polysilizium.
In der Schichtenfolge ist eine zweite Öffnung 114 vorgesehen, die von der Oberfläche der achten Schicht 19 mindestens bis auf die Oberfläche der dritten Schicht 14 reicht. Die Oberfläche der zweiten Öffnung, die an die dritte Schicht 14, die vierte Schicht 15, die fünfte Schicht 16, die sechste Schicht 17, die siebte Schicht 18 und die achte Schicht 19 angrenzt, ist mit einem zwei­ ten Gatedielektrikum 115 versehen. Die zweite Öffnung 114 ist mit einer zweiten leitfähigen Struktur 116 aus zum Beispiel n⁺-do­ tiertem Polysilizium aufgefüllt. Zwischen der zweiten leitfähigen Struktur 116 und der dritten Schicht 14, der fünften Schicht 16, der sechsten Schicht 17 und der achten Schicht 19 wirkt das zwei­ te Gatedielektrikum 115 als Isolationsstruktur. Gegenüber den üb­ rigen Schichten und dem Substrat 11 ist die zweite leitfähige Struktur 116 isoliert.
In der Schichtenfolge ist eine dritte Öffnung 117 vorgesehen, die bis auf die Oberfläche der fünften Schicht 16 reicht. Die Ober­ fläche der dritten Öffnung 117, die an die fünfte Schicht 16, die sechste Schicht 17, die siebte Schicht 18 und die achte Schicht 19 angrenzt, ist mit einem dritten Gatedielektrikum 118 bedeckt.
Die dritten Öffnung 117 ist mit einer dritten leitfähigen Struk­ tur 119 aus n⁺-dotiertem Polysilizium aufgefüllt. Zwischen der dritten leitfähigen Struktur 119 und der fünften Schicht 16, sechsten Schicht 17 sowie achten Schicht 19 wirkt das dritte Ga­ tedielektrikum 118 als Isolationsstruktur.
In der Schichtenfolge ist eine vierte Öffnung 120 vorgesehen, die bis auf die Oberfläche der fünften Schicht 16 reicht. Die Seiten­ wände der vierten Öffnung 120 sind mit isolierenden Spacern 121 versehen. Die isolierenden Spacer 121 bedecken die Oberfläche der achten Schicht 19, der siebten Schicht 18 und der sechsten Schicht 17 vollständig. Zwischen den isolierenden Spacern 121 verbliebener Freiraum innerhalb der vierten Öffnung 120 ist mit einer vierten leitfähigen Struktur 122 aus zum Beispiel n⁺-do­ tiertem Polysilizium versehen. Die vierte leitfähige Struktur 122 kontaktiert die fünfte Schicht 16.
Seitlich der aus der zweiten Schicht 13 bis der achten Schicht 19 gebildeten Schichtenfolge ist eine fünfte Öffnung 123 vorgesehen. Die fünfte Öffnung 123 reicht mindestens bis in die erste Schicht 12 hinein. Oberhalb der ersten Schicht 12 ist die fünfte Öffnung 123 vollständig von der isolierenden Schicht 110 umgeben. Die fünfte Öffnung 123 ist mit einer fünften leitfähigen Struktur 124 aus n⁺-dotiertem Polysilizium gefüllt. Die erste leitfähige Struktur 113 und die dritte leitfähige Struktur 119 sind mit ei­ nem gemeinsamen Kontakt InA versehen. Die zweite leitfähige Struktur 116 ist mit einem Kontakt InB versehen. Die vierte leit­ fähige Struktur 122 ist mit einem Kontakt Out versehen. Die fünf­ te leitfähige Struktur 124 ist mit einem Kontakt Vss für eine er­ ste Versorgungsspannung versehen. Die achte Schicht 19 ist mit einem Kontakt Vdd für eine zweite Versorgungsspannung versehen. Die Kontakte werden zum Beispiel aus Aluminium gebildet.
Die erste Schicht 12, die zweite Schicht 13 und die dritte Schicht 14 bilden Source, Kanal und Drain eines ersten n-Kanal- Transistors N1, zu dem die erste leitfähige Struktur 113 eine Ga­ teelektrode bildet (siehe Fig. 2). Die dritte Schicht 14, die vierte Schicht 15 und die fünfte Schicht 16 bilden einen zweiten n-Kanal-Transistor N2, zu dem die zweite leitfähige Struktur 116 eine Gateelektrode bildet. Die sechste Schicht 17, die siebte Schicht 18 und die achte Schicht 19 bilden Source, Kanal und Drain sowohl für einen ersten p-Kanal-Transistor P1, zu dem die zweite leitfähige Struktur 116 eine Gateelektrode bildet, als auch für einen zweiten p-Kanal-Transistor P2, zu dem die dritte leitfähige Struktur eine Gateelektrode bildet und der mit dem er­ sten p-Kanal-Transistor P1 parallel verschaltet ist. Die fünfte Schicht 16 ist mit der sechsten Schicht 17 über einen Tunnelef­ fekt verbunden, der bei Dotierstoffkonzentrationen um 10²⁰ cm-3 auftritt. Die Kontakt InA und InB bilden die Eingänge des CMOS- NAND-Gatters und der Kontakt Out den Ausgang des CMOS-NAND-Gat­ ters.
Bei der praktischen Realisierung dieses CMOS-NAND-Gatters wird die isolierende Schicht 110 in der Regel aus mehreren isolieren­ den Schichten zusammengesetzt realisiert werden.
Zur Herstellung eines erfindungsgemäßen CMOS-NAND-Gatters wird zum Beispiel auf ein Substrat 21 aus zum Beispiel p-dotiertem monokristallinem Silizium eine erste Isolationsschicht 22 aus zum Beispiel SiO₂ aufgebracht. Die erste Isolationsschicht 22 wird zum Beispiel durch thermische Oxidation oder durch CVD-Abschei­ dung hergestellt (siehe Fig. 3). Die erste Isolationsschicht 22 wird in einer Dicke von zum Beispiel 1,5 µm aufgebracht.
In die erste Isolationsschicht 22 wird ein erstes Loch 23 geätzt. Das erste Loch 23 reicht bis auf die Oberfläche des Substrats 21. Parallel zur Oberfläche des Substrats 21 weist das erste Loch 23 einen im wesentlichen rechteckigen Querschnitt auf mit Kantenlän­ gen von 4 µm · 4 µm. Das erste Loch 23 wird mit Hilfe einer er­ sten Maske geätzt.
Mit Hilfe von Epitaxie wird auf die freiliegende Oberfläche des Substrats 21 eine erste Schicht 24, darauf eine zweite Schicht 25, darauf eine dritte Schicht 26, darauf eine vierte Schicht 27, und darauf eine fünfte Schicht 28 aufgewachsen. Die Epitaxie er­ folgt zum Beispiel durch Molekularstrahlepitaxie im Temperatur­ bereich zwischen 400 und 700°C und bei einem Druck von etwa 1 mbar oder durch selektive Epitaxie mit RTP-CVD (rapid thermal processing-chemical vapour depostion) mit SiH₂Cl₂-Gas, wobei die Schichten jeweils in situ mit einer Dotierung versehen werden. Dazu wird bei der Epitaxie entsprechender Dotierstoff zugegeben.
Die erste Schicht 24 wird in einer Dicke von 200 nm abgeschieden und mit einer Dotierstoffkonzentration von 10²⁰ cm-3 n⁺-dotiert. Die zweite Schicht 25 wird in einer Dicke von zum Beispiel 100 nm abgeschieden und mit einer Dotierstoffkonzentration von 10¹⁸ cm-3 p-dotiert. Die dritte Schicht 26 wird in einer Dicke von zum Bei­ spiel 400 nm abgeschieden und mit einer Dotierstoffkonzentration von 10²⁰ cm-3 n⁺-dotiert. Die vierte Schicht 27 wird in einer Dicke von zum Beispiel 100 nm abgeschieden und mit einer Dotier­ stoffkonzentration von 10¹⁸ cm-3 p-dotiert. Die fünfte Schicht 28 wird in einer Dicke von zum Beispiel 200 nm abgeschieden und mit einer Dotierstoffkonzentration von 10²⁰ cm-3 n⁺-dotiert.
Es wird ein erster Teil 29a einer ersten Öffnung 29 erzeugt, der einer Seitenwand des ersten Loches 23 benachbart ist und der bis auf die Oberfläche des Substrats 21 reicht (siehe Fig. 4). Der erste Teil 29a der ersten Öffnung 29 durchtrennt die Schichten­ folge bestehend aus erster Schicht 24, zweiter Schicht 25, drit­ ter Schicht 26, vierter Schicht 27 und fünfter Schicht 28 von ei­ ner Seitenwand des ersten Loches 23 bis zur gegenüberliegenden Seitenwand des ersten Loches 23. Der erste Teil der ersten Öff­ nung 29a weist parallel zur Oberfläche des Substrats 21 eine Aus­ dehnung von etwa 0,6 µm × 4 µm auf.
Durch thermische Oxidation im Temperaturbereich zwischen 700 und 800°C wird eine erste dielektrische Schicht 210 erzeugt. Durch thermische Oxidation in diesem Temperaturbereich wächst SiO₂ auf der Oberfläche von Schichten, die eine Dotierstoffkonzentration von mindestens 10¹⁹ cm-3 aufweisen, etwa um einen Faktor 5 schneller auf als auf der Oberfläche von Schichten mit geringerer Dotierstoffkonzentration. Die Oxidation wird so durchgeführt, daß die erste dielektrische Schicht 210 im Bereich der Oberfläche der zweiten Schicht 25 eine Dicke von 5 nm aufweist. In diesem Be­ reich wirkt die erste dielektrische Schicht 210 als Gatedielek­ trikum. Auf der Oberfläche der ersten Schicht 24 sowie der drit­ ten Schicht 26 dagegen wächst die dielektrische Schicht 210 mit einer um einen Faktor 5 größeren Dicke auf und wirkt hier als Isolationsstruktur.
Der erste Teil 29a der ersten Öffnung 29 wird mit zum Beispiel n⁺-dotiertem Polysilizium 211 gefüllt. Durch Rückätzen wird die Höhe des Polysiliziums 211 so eingestellt, daß sie in etwa der Mitte der zweiten Schicht 25 entspricht (siehe Fig. 5). Die Ge­ samtätzdicke beträgt dabei zum Beispiel 1,5 bis 0,5 µm.
Es wird ganzflächig eine zweite isolierende Schicht 212 abge­ schieden, die den verbleibenden Freiraum im ersten Teil 29a der ersten Öffnung 29 und im ersten Loch 23 auffüllt. Die zweite iso­ lierende Schicht 212 wird zum Beispiel aus SiO₂ gebildet und in einer Dicke von zum Beispiel 1,4 µm abgeschieden. In der zweiten isolierenden Schicht 212 wird unter Verwendung einer Photolitho­ graphie und eines anisotropen Ätzprozesses ein zweites Loch 213 erzeugt, das auf die Oberfläche der fünften Schicht 28 reicht. Das zweite Loch 213 wird so erzeugt, daß der erste Teil 29a der ersten Öffnung 29 mit der zweiten isolierenden Schicht 212 be­ deckt bleibt (siehe Fig. 6). In dem zweiten Loch 213 wird auf die Oberfläche der fünften Schicht 28 durch Epitaxie von Silizium eine sechste Schicht 214, darauf eine siebte Schicht 215 und darauf eine achte Schicht 216 aufgewachsen. Die Epitaxie erfolgt zum Beispiel als Molekularstrahlepitaxie im Temperaturbereich zwischen 400 und 700°C und bei einem Druck von etwa 1 mbar oder als selektive RTP-CVD-Epitaxie mit SiH₂Cl₂-Prozeßgas. Die Schich­ ten werden durch Zugabe von entsprechendem Dotierstoff in situ do­ tiert abgeschieden. Die sechste Schicht 214 wird p⁺-dotiert mit einer Dotierstoffkonzentration von 10²⁰ cm-3. Die sechste Schicht 214 wird in einer Dicke von etwa 200 nm abgeschieden. Die siebte Schicht 215 wird in einer Dicke von etwa 100 nm abgeschieden und mit einer Dotierstoffkonzentration von etwa 10¹⁸ cm-3 n-dotiert. Die achte Schicht 216 wird in einer Dicke von etwa 200 nm abge­ schieden und mit einer Dotierstoffkonzentration von etwa 10²⁰ cm-3 p-dotiert.
Ein zweiter Teil 29b der ersten Öffnung 29 wird so erzeugt, daß er den ersten Teil 29a der ersten Öffnung 29 teilweise überlappt und daß er sich mindestens bis an die benachbarte Seitenwand des ersten Loches 23 erstreckt (siehe Fig. 7). Dazu wird mit Hilfe einer Photolithographie ein anisotroper Ätzprozeß durchgeführt. Innerhalb des zweiten Teiles 29b der ersten Öffnung 29 wird die Oberfläche des Substrat 21 freigelegt.
Der zweite Teil 29b der ersten Öffnung 29 wird mit einer Füllung 217 aus n⁺-dotiertem Polysilizium gefüllt. Durch Rückätzen des n⁺-dotierten Polysiliziums wird die Oberfläche der achten Schicht 216 freigelegt.
Entlang einander gegenüberliegenden Seitenwänden des zweiten Lo­ ches 213 werden eine zweite Öffnung 219 und eine dritte Öffnung 218 erzeugt. Dazu wird mit einer Phototechnik zunächst im Bereich der zweiten Öffnung 219 und der dritten Öffnung 218 ein ani­ sotroper Ätzprozeß durchgeführt, der auf der Oberfläche der n⁺-dotierten fünften Schicht 25 stoppt (siehe Fig. 8). Anschließend wird mit einer weiteren Photolithographie im Bereich der dritten Öffnung 218 abgedeckt und im Bereich der zweiten Öffnung 219 die Ätzung fortgesetzt, bis die Oberfläche der dritten Schicht 26 freigelegt ist (siehe Fig. 9).
Durch thermische Oxidation im Temperaturbereich zwischen 700 und 800°C wird eine zweite dielektrische Schicht 220 erzeugt. Bedingt durch die unterschiedlichen Dotierstoffkonzentrationen in der sechsten Schicht 214, der achten Schicht 216, der fünften Schicht 28 und der dritten Schicht 26 einerseits sowie der vierten Schicht 27 und der siebten Schicht 215 andererseits wächst die zweite dielektrische Schicht 220 dabei an der Oberfläche der dritten Schicht 26, der fünften Schicht 28, der sechsten Schicht 214 und der achten Schicht 216 mit einer um den Faktor 5 größeren Dicke als auf der Oberfläche der vierten Schicht 27 und der sieb­ ten Schicht 215 auf. Auf der Oberfläche der vierten Schicht 27 und der siebten Schicht 215 wirkt die zweite dielektrische Schicht 220 als Gatedielektrikum. Auf der Oberfläche der achten Schicht 216, der sechsten Schicht 214, der fünften Schicht 28 so­ wie der dritten Schicht 26 dagegen wirkt die zweite dielektrische Schicht 220 aufgrund ihrer größeren Dicke als Isolationsstruktur.
Anschließend wird die zweite Öffnung 218 und die dritte Öffnung 219 jeweils mit einer weiteren Füllung 221 aus zum Beispiel n⁺-dotiertem Polysilizium aufgefüllt. Die Oberfläche der zweiten dielektrischen Schicht 220, die parallel zur Oberfläche des Substrats 21 auf der achten Schicht 216 angeordnet ist, bleibt dabei frei.
Anschließend wird verbleibender Freiraum in dem zweiten Teil 29b der ersten Öffnung sowie in dem zweiten Loch 213 durch Abscheiden einer dritten isolierenden Schicht 222 aus zum Beispiel SiO₂ auf­ gefüllt (siehe Fig. 9).
Zwischen der zweiten Öffnung 218 und der dritten Öffnung 219 wird mit Hilfe einer weiteren Photolithographie in einem anisotropen Ätzschritt eine vierte Öffnung 223 erzeugt, die bis auf die Ober­ fläche der fünften Schicht 28 reicht. Der dabei verwendete Ätz­ prozeß stoppt zum Beispiel auf n⁺-dotiertem Silizium (siehe Fig. 10). An den Seitenwänden der vierten Öffnung 223, an denen die Oberfläche der sechsten Schicht 214, der siebten Schicht 215 und der achten Schicht 216 freiliegt, werden isolierende Spacer 224 aus zum Beispiel SiO₂ erzeugt.
In der vierten Öffnung 223 verbliebener Freiraum wird anschlie­ ßend mit einer vierten leitfähigen Struktur 225 aus zum Beispiel n⁺-dotiertem Polysilizium aufgefüllt (siehe Fig. 11). Schließ­ lich werden Anschlüsse für das NAND-CMOS-Gatter hergestellt. Dazu werden Kontaktlöcher geöffnet und mit Kontakten InA, InB sowie Out gefüllt. Die Kontakte bestehen zum Beispiel aus Aluminium. Der Kontakt InA reicht sowohl auf die Füllung 217 aus n⁺-dotier­ tem Polysilizium in der ersten Öffnung 29 als auch auf den Teil der weiteren Füllung 221 aus n⁺-dotiertem Polysilizium in der dritten Öffnung 218. Die Füllung 217 und das n⁺-dotierte Polysi­ lizium 211 innerhalb der ersten Öffnung 29 bilden eine erste leitfähige Struktur, die als Gateelektrode für einen aus der er­ sten Schicht 24, der zweiten Schicht 25 und der dritten Schicht 26 und der ersten dielektrischen Schicht 210 gebildeten n-Kanal- Transistor. Die weitere Füllung 221 in der dritten Öffnung 218 bildet eine dritte leitfähige Struktur für einen aus der sechsten Schicht 214, siebten Schicht 215 und der achten Schicht 216 sowie der zweiten dielektrischen Schicht 220 gebildeten p-Kanal-Transi­ storen. Die erste leitfähige Struktur und die dritte leitfähige Struktur sind somit über den Kontakt InA miteinander verbunden. Der Kontakt InA stellt einen ersten Eingang des CMOS-NAND-Gatters dar.
Der Kontakt InB reicht auf den Teil der weiteren Füllung 221, der in der zweiten Öffnung 219 angeordnet ist. Dieser in der zweiten Öffnung 219 angeordnete Teil der weiteren Füllung 221 bildet eine zweite leitfähige Struktur, die eine Gateelektrode für einen zweiten n-Kanal-Transistor, der aus der dritten Schicht 26, der vierten Schicht 27, der fünften Schicht 28 und der zweiten die­ lektrischen Schicht 220 gebildet wird, sowie für einen zweiten p- Kanal-Transistor, der aus der sechsten Schicht 214, der siebten Schicht 215, der achten Schicht 216 sowie der zweiten dielektri­ schen Schicht 220 gebildet wird, darstellt. Der Kontakt Out bil­ det den Ausgang des CMOS-NAND-Gatters. Über die vierte leitfähige Struktur 225 schließt er die fünfte Schicht 28 an.
Außerhalb der gezeichneten Schnittebene werden die achte Schicht 216 sowie die erste Schicht 24 jeweils mit einem Kontakt verse­ hen, über den eine erste Versorgungsspannung Vss an die erste Schicht 24 und eine zweite Versorgungsspannung Vdd an die achte Schicht 216 angelegt werden können.

Claims (9)

1. Integrierte Schaltungsstruktur mit mindestens einem CMOS- NAND-Gatter,
  • - bei der auf einem Substrat (11) eine Schichtenfolge ange­ ordnet ist, die eine erste Schicht (12) aus von einem er­ sten Leitfähigkeitstyp dotiertem Halbleitermaterial, darauf eine zweite Schicht (13) aus von einem zweiten zum ersten entgegengesetzten Leitfähigkeitstyp dotiertem Halb­ leitermaterial, darauf eine dritte Schicht (14) aus vom er­ sten Leitfähigkeitstyp dotiertem Halbleitermaterial, darauf eine vierte Schicht (15) aus vom zweiten Leitfähigkeitstyp dotiertem Halbleitermaterial, darauf eine fünfte Schicht (16) aus vom ersten Leitfähigkeitstyp dotiertem Halbleitermaterial, darauf eine sechste Schicht (17) aus vom zweiten Leitfähigkeitstyp dotiertem Halbleitermaterial, darauf eine siebte Schicht (18) aus vom ersten Leitfähig­ keitstyp dotiertem Halbleitermaterial und darauf eine achte Schicht (19) aus vom zweiten Leitfähigkeitstyp dotiertem Halbleitermaterial umfaßt,
  • - bei der in der Schichtenfolge eine erste Öffnung (111) vor­ gesehen ist, die von der Oberfläche der Schichtenfolge mindestens bis in die erste Schicht (12) hineinreicht, de­ ren an die zweite Schicht (13) angrenzenden Oberfläche mit einem Gatedielektrikum (112) versehen ist und deren an die übrigen Schichten (12, 14) angrenzende Oberfläche mit einer ersten Isolationsstruktur (112) versehen ist und die mit einer ersten leitfähigen Struktur (113) versehen ist,
  • - bei der in der Schichtenfolge eine zweite Öffnung (114) vorgesehen ist, die von der Oberfläche der Schichtenfolge bis auf die Oberfläche der dritten Schicht (14) reicht, de­ ren an die vierte Schicht (15) und die siebte Schicht (18) angrenzende Oberfläche mit einem zweiten Gatedielektrikum (115) versehen ist und deren an die übrigen Schichten (14, 16, 17, 19) angrenzende Oberfläche mit einer zweiten Isola­ tionsstruktur (115) versehen ist und die mit einer zweiten leitfähigen Struktur (116) versehen ist,
  • - bei der in der Schichtenfolge eine dritte Öffnung (117) vorgesehen ist, die von der Oberfläche der Schichtenfolge bis in die sechste Schicht (17) hineinreicht, deren an die siebte Schicht (18) angrenzende Oberfläche mit einem drit­ ten Gatedielektrikum (118) versehen ist und deren an die übrigen Schichten (16, 17, 19) angrenzende Oberfläche mit einer dritten Isolationsstruktur (118) versehen ist und die mit einer dritten leitfähigen Struktur (119) versehen ist,
  • - bei der in der Schichtenfolge eine vierte Öffnung (120) vorgesehen ist, die von der Oberfläche der Schichtenfolge bis mindestens auf die Oberfläche der fünften Schicht (16) reicht und die mit einer vierten leitfähigen Struktur (122) versehen ist, die die fünfte Schicht (16) kontaktiert und die gegenüber den übrigen Schichten (17, 18, 19) des Schichtaufbaus isoliert ist,
  • - bei der die erste Schicht (12), die achte Schicht (19), die erste leitfähige Struktur (113), die zweite leitfähige Struktur (116), die dritte leitfähige Struktur (119) und die vierte leitfähige Struktur (122) jeweils mit Kontakten (Vss, Vdd, InA, InB, Out) versehen sind; und
  • - bei der die Kontakte zu der ersten leitfähigen Struktur (113) und zu der dritten leitfähigen Struktur (119) mitein­ ander verbunden sind.
2. Schaltungsstruktur nach Anspruch 1, bei der die erste leitfähige Struktur (113), die zweite leit­ fähige Struktur (116), die dritte leitfähige Struktur (119) und die vierte leitfähige Struktur (122) die erste Öffnung (111), die zweite Öffnung (114), die dritte Öffnung (117) bzw. die vierte Öffnung (120) jeweils im wesentlichen auffül­ len.
3. Schaltungsstruktur nach Anspruch 1 oder 2, bei der die Schichtenfolge so in einem Loch in einer isolie­ renden Schicht (110) angeordnet ist, daß mindestens die zwei­ te Schicht (13), die dritte Schicht (14), die vierte Schicht (15), die fünfte Schicht (16), die sechste Schicht (17), die siebte Schicht (18) und die achte Schicht (19) ringförmig von der isolierenden Schicht (110) umgeben sind.
4. Schaltungsstruktur nach Anspruch 3,
  • - bei der die erste Schicht (12) mindestens teilweise unter der isolierenden Schicht (110) außerhalb des Loches ange­ ordnet ist,
  • - bei der in der isolierenden Schicht (110) eine fünfte Öff­ nung (123) vorgesehen ist, die mindestens bis auf die Ober­ fläche der ersten Schicht (12) reicht und die mit einer fünften leitfähigen Struktur (124) versehen ist, die die erste Schicht (12) kontaktiert und die gegen das Substrat (11) isoliert ist.
5. Verfahren zur Herstellung einer integrierten Schaltungs­ struktur mit mindestens einem CMOS-NAND-Gatter,
  • - bei dem auf eine Hauptfläche eines Substrats (11), das min­ destens im Bereich der Hauptfläche des Substrats (11) Halbleitermaterial umfaßt, eine isolierende Schicht (110) aufgebracht wird,
  • - bei dem in der isolierenden Schicht (110) ein Loch erzeugt wird, in dem die Hauptfläche des Substrats (11) freigelegt wird,
  • - bei dem in dem Loch eine Schichtenfolge epitaktisch aufge­ wachsen wird, die eine erste Schicht (12) aus von einem ersten Leitfähigkeitstyp dotiertem Halbleitermaterial, dar­ auf eine zweite Schicht (13) aus von einem zweiten zum er­ sten entgegengesetzten Leitfähigkeitstyp dotiertem Halb­ leitermaterial, darauf eine dritte Schicht (14) aus vom ersten Leitfähigkeitstyp dotiertem Halbleitermaterial, dar­ auf eine vierte Schicht (15) aus vom zweiten Leitfähig­ keitstyp dotiertem Halbleitermaterial, darauf eine fünfte Schicht (16) aus vom ersten Leitfähigkeitstyp dotiertem Halbleitermaterial, darauf eine sechste Schicht (17) aus vom zweiten Leitfähigkeitstyp dotiertem Halbleitermaterial, darauf eine siebte Schicht (18) aus vom ersten Leitfä­ higkeitstyp dotiertem Halbleitermaterial und darauf eine achte Schicht (19) aus vom zweiten Leitfähigkeitstyp do­ tiertem Halbleitermaterial umfaßt,
  • - bei dem eine erste Öffnung (111) erzeugt wird, die von der Oberfläche der Schichtenfolge mindestens bis auf die Ober­ fläche der ersten Schicht (12) reicht, deren an die zweite Schicht (13) angrenzende Oberfläche mit einem ersten Gate­ dielektrikum (112) versehen wird, deren an die übrigen Schichten der Schichtenfolge angrenzende Oberfläche mit ei­ ner Isolationsstruktur versehen wird und die mit einer er­ sten leitfähigen Struktur (113) versehen wird,
  • - bei dem in der Schichtenfolge eine zweite Öffnung (114) er­ zeugt wird, die von der Oberfläche der Schichtenfolge bis auf die Oberfläche der dritten Schicht (14) reicht, deren an die vierte Schicht (15) und die siebte Schicht (18) an­ grenzende Oberfläche mit einem zweiten Gatedielektrikum (115) versehen wird und deren an die übrigen Schichten an­ grenzende Oberfläche mit einer zweiten Isolationsstruktur versehen ist und die mit einer zweiten leitfähigen Struktur (116) versehen wird,
  • - bei dem eine dritte Öffnung (117) erzeugt wird, die von der Oberfläche der Schichtenfolge bis in die sechste Schicht (17) hineinreicht, deren an die siebte Schicht angrenzende Oberfläche mit einem dritten Gatedielektrikum (118) verse­ hen wird und deren an die übrigen Schichten der Schichten­ folge angrenzende Oberfläche mit einer dritten Isolations­ struktur versehen wird und die mit einer dritten leitfähi­ gen Struktur (119) versehen wird,
  • - bei dem eine vierte Öffnung (120) erzeugt wird, die von der Oberfläche der Schichtenfolge mindestens bis auf die Oberf­ läche der fünften Schicht (16) reicht und die mit einer vierten leitfähigen Struktur (122) versehen wird, die die fünfte Schicht (16) kontaktiert und die gegenüber den übri­ gen Schichten der Schichtenfolge isoliert ist,
  • - bei dem eine fünfte Öffnung (123) erzeugt wird, die minde­ stens bis auf die Oberfläche der ersten Schicht (12) reicht und die so mit einer fünften leitfähigen Struktur (124) versehen wird, daß die fünfte leitfähige Struktur (124) die erste Schicht (12) kontaktiert und daß die fünfte leitfähi­ ge Struktur (124) gegenüber anderen, an die fünfte Öffnung (123) angrenzenden Schichten isoliert ist,
  • - bei dem die achte Schicht (19), die erste leitfähige Struk­ tur (113), die zweite leitfähige Struktur (116), die dritte leitfähige Struktur (119), die vierte leitfähige Struktur (122) und die fünfte leitfähige Struktur (124) jeweils mit einem Kontakt (InA, InB, Out, Vss, Vdd) versehen werden.
6. Verfahren nach Anspruch 5,
  • - bei dem die Dotierstoffkonzentration in der zweiten Schicht (13), der vierten Schicht (15) und der siebten Schicht (18) jeweils im Bereich zwischen 5·10¹⁶ und 5·10¹⁸ cm-3 einge­ stellt wird,
  • - bei dem die Dotierstoffkonzentration in der ersten Schicht (12), der dritten Schicht (14), der fünften Schicht (16), der sechsten Schicht (17) und der achten Schicht (19) auf mindestens 10¹⁹ cm-3 eingestellt wird,
  • - bei dem das erste Gatedielektrikum (112), das zweite Gate­ dielektrikum (115) und das dritte Gatedielektrikum (118) jeweils in einer thermischen Oxidation im Temperaturbereich zwischen 700 und 800°C gebildet wird, wobei sich jeweils an der freiliegenden Oberfläche dotierter Schichten mit einer Dotierstoffkonzentration von mindestens 10¹⁹ cm-3 eine Oxidschicht größerer Dicke als dem jeweiligen Gatedielek­ trikum bildet, die als Isolationsstruktur wirkt.
7. Verfahren nach Anspruch 5 oder 6,
  • - bei dem das Aufwachsen der Schichtenfolge durch selektive Molekularstrahlepitaxie von Silizium im Temperaturbereich zwischen 400° und 700°C und im Druckbereich zwischen 0,1 und 10 mbar oder durch RTP-CVD (rapid thermal processing- chemical vapour deposition)-Epitaxie mit SiH₂Cl₂-Gas er­ folgt,
  • - bei dem bei der Epitaxie jeweils entsprechender Dotierstoff zugegeben wird, so daß die einzelnen Schichten der Schich­ tenfolge in situ dotiert aufwachsen.
8. Verfahren nach einem der Ansprüche 5 bis 7,
  • - bei dem auf das Substrat (21) zunächst eine erste isolie­ rende Schicht (22) aufgebracht wird, in der ein erstes Loch (23) geöffnet wird, in dem die Oberfläche des Substrats (21) freiliegt,
  • - bei dem in dem ersten Loch (23) in der ersten isolierenden Schicht (22) die erste Schicht (24), die zweite Schicht (25), die dritte Schicht (26), die vierte Schicht (27) und die fünfte Schicht (28) aufgewachsen werden,
  • - bei dem ein erster Teil (29a) einer ersten Öffnung erzeugt wird, der einer Seitenwand des ersten Loches (23) benach­ bart ist und der bis auf die Oberfläche des Substrats (21) reicht,
  • - bei dem durch thermische Oxidation das erste Gatedielektri­ kum (210) erzeugt wird,
  • - bei dem der erste Teil (29a) der ersten Öffnung mit dotier­ tem Polysilizium (211) bis in eine Höhe gefüllt wird, die mindestens der Unterkante und höchsten der Oberkante der dritten Schicht (26) entspricht,
  • - bei dem ganzflächig eine zweite isolierende Schicht (212) abgeschieden wird, die den verbleibenden Freiraum im ersten Teil (29a) der ersten Öffnung und im ersten Loch (23) auffüllt,
  • - bei dem in der zweiten isolierenden Schicht (212) ein zwei­ tes Loch (213) erzeugt wird, das auf die Oberfläche der fünften Schicht (28) reicht, so daß der erste Teil (29a) der ersten Öffnung und der zweiten isolierenden Schicht (212) bedeckt bleibt,
  • - bei dem in dem zweiten Loch (213) auf die Oberfläche der fünften Schicht (28) die sechste Schicht (214), darauf die siebte Schicht (215) und darauf die achte Schicht (216) aufgewachsen werden,
  • - bei dem ein zweiter Teil (29b) der ersten Öffnung erzeugt wird, der den ersten Teil (29a) der ersten Öffnung teil­ weise überlappt und der sich mindestens bis an die benach­ barte Seitenwand des ersten Loches (23) erstreckt,
  • - bei dem der zweite Teil (29b) der ersten Öffnung mit do­ tiertem Polysilizium (217) gefüllt wird,
  • - bei dem entlang einander gegenüberliegenden Seitenwänden des zweiten Loches (213) die zweite Öffnung (219) und die dritte Öffnung (218) erzeugt werden, die sich jeweils min­ destens bis an die benachbarte Seitenwand des zweiten Lo­ ches (213) erstrecken, wobei die zweite Öffnung (219) bis in die dritte Schicht (26) hineinreicht und die dritte Öff­ nung (218) bis auf die Oberfläche der fünften Schicht (28) reicht,
  • - bei dem durch thermische Oxidation das zweite Gatedielek­ trikum (220) und das dritte Gatedielektrikum (220) erzeugt werden,
  • - bei dem die zweite Öffnung (219) und die dritte Öffnung (218) mit dotiertem Polysilizium (221) gefüllt werden,
  • - bei dem verbleibender Freiraum in der ersten Öffnung (29) und in dem zweiten Loch (213) durch Abscheiden einer drit­ ten isolierenden Schicht (222) aufgefüllt wird,
  • - bei dem zwischen der zweiten Öffnung (219) und der dritten Öffnung (218) die vierte Öffnung (223) erzeugt wird, die bis auf die Oberfläche der fünften Schicht (28) reicht,
  • - bei dem die Seitenwände der vierten Öffnung (223) mit iso­ lierenden Spacern (224) versehen werden und der verbliebene Freiraum in der vierten Öffnung (223) mit dotiertem Po­ lysilizium (225) aufgefüllt wird.
9. Verfahren nach Anspruch 8,
  • - bei dem in der Oberfläche des Substrats (21) vor der Ab­ scheidung der ersten isolierenden Schicht (22) ein vom er­ sten Leitfähigkeitstyp dotiertes Gebiet erzeugt wird, das in seiner lateralen Ausdehnung das erste Loch (23) in der ersten isolierenden Schicht (22) seitlich überlappt,
  • - bei dem seitlich des ersten Loches (23) eine fünfte Öffnung erzeugt wird, die bis auf die Oberfläche des dotierten Ge­ bietes reicht und die mit dotiertem Polysilizium aufgefüllt wird.
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