DE4345604B3

DE4345604B3 - Vorrichtung zur Kommunikation mit einem DRAM

Info

Publication number: DE4345604B3
Application number: DE4345604A
Authority: DE
Inventors: James Anthony Gasbarro; Mark Alan Horowitz; Richard Maurice Barth; Winston Lee; Wingyu Leung; Paul Michael Farmwald
Original assignee: Rambus Inc
Current assignee: Rambus Inc
Priority date: 1992-03-06
Filing date: 1993-03-03
Publication date: 2012-07-12
Anticipated expiration: 2013-03-04
Also published as: DE4390991T1; JP3517237B2; JP2004079157A; JP4219949B2; JPH07506920A; US5432823A; WO1993018463A1; JP2007087578A; JP4073836B2

Abstract

Vorrichtung zur Kommunikation mit einem Speicher mit wahlfreiem Zugriff (DRAM) mit einem Empfänger zum Empfangen erster Daten vom Speicher mit wahlfreiem Zugriff (DRAM) unter Verwendung eines Empfangstaktes, der sich mit den ersten Daten ausbreitet, wobei die ersten Daten gemäß einer Dualflankenübertragung bezüglich des Empfangstakes empfangen werden, so dass die ersten Daten bei der doppelten Frequenz des Empfangstaktes empfangen werden; und einem Sender zum Senden zweiter Daten an den Speicher mit wahlfreiem Zugriff (DRAM), so dass sich die zweiten Daten mit einem Sendetakt ausbreiten, wobei die zweiten Daten gemäß einer Dualflankenübertragung bezüglich des Sendetaktes gesendet werden, so dass die zweiten Daten bei der doppelten Frequenz des Sendetakes gesendet werden.

Description

GEBIET DER ERFINDUNG
Die vorliegende Erfindung betrifft synchrone Bussysteme. Insbesondere betrifft die vorliegende Erfindung ein Bussystem zum Minimieren der Takt-Daten-Schieflage (clock-data skew), um Fehler zu vermeiden, wobei die Datenübertragung in Abhängigkeit von einem passierenden Taktsignal synchronisiert wird.
HINTERGRUND DER ERFINDUNG
Computersysteme verwenden üblicherweise ein Bussystem. Verschiedene Geräte sind typischer mit einem Datenbus gekoppelt. Einige bekannte Bussysteme arbeiten synchron, d. h. verwenden ein Taktsignal, um ihre Datensignale zu validisieren. In synchronen Bussystemen kann ein Takt-Daten-Offset von Bedeutung sein, da ein solcher Offset das Takten von gültigen Daten verhindern kann. Deshalb kann ein Takt-Daten-Offset zu Datenfehlern führen. Ein Takt-Daten-Offset resultiert aus der Differenz zwischen der Datensignalausbreitungsverzögerung und der Taktsignalausbreitungsverzögerung.
Bei bestimmten bekannten synchronen Bussystemen mit hinreichend kurzem Bus und hinreichend kurzer Taktleitungslänge hat ein Takt-Daten-Offset vielleicht keine Bedeutung, da die Takt- und Datensignale nur eine kurze Entfernung zurücklegen müssen und fast instantan ankommen. In einem synchronen Bussystem mit einem langen Datenbus und einer langen Taktleitung ist ein Takt-Daten-Offset oft von Bedeutung, vor allem jedoch, wenn hohe Taktgeschwindigkeiten gewünscht werden. In vielen bekannten synchronen Bussystemen muss die Taktperiodendauer die Taktsignalausbreitungsverzögerung überschreiten. Anders gesagt, die Taktgeschwindigkeit muss im Allgemeinen verringert werden, wenn die Taktleitungslänge steigt. Diese bekannte Beziehung wird durch Ausdruck 1 wiedergegeben: Taktperiode > Einschwingzeit des Daten-zu-Takt-Signals + Haltezeit des Daten-zu-Takt-Signals + Takt-Daten-Schieflage (1)
Ein bekanntes Schema zum Verringern eines Takt-Daten-Offset-Fehlers ist in 1 gezeigt. Anstelle einer einzigen Taktquelle werden mehrere Taktquellen verwendet. D. h., viele abgestimmte Taktleitungen sind mit einem einzelnen Taktgenerator gekoppelt. Die Taktleitungen sind so abgestimmt, dass ein Taktsignal trotz langer Taktleitungslängen an jedem Gerät im Wesentlichen zu dem gleichen Zeitpunkt ankommt. Auf diese Weise muss das gezeigte Bussystem mit einer Taktperiode arbeiten, die größer oder gleich der Datenausbreitungsverzögerung des Busses plus der Takt-zu-Daten-Offset plus der Takt-zu-Daten-Haltezeit sein.
Ein Nachteil des Bussystems gemäß 1 ist jedoch die relative Komplexität des Bussystems. Für jedes getaktete Gerät wird eine Taktleitung benötigt und jede Taktleitung muss üblicherweise sorgfältig abgestimmt werden, um das gleichzeitige Takten aller Geräte sicherzustellen. Ein anderer Nachteil des Bussystems gemäß 1 ist, dass die Taktperiode durch die Ausbreitungsverzögerung des Datenbusses begrenzt wird.
2 veranschaulicht ein anderes bekanntes synchrones Bussystemschema, das einen langen Datenbus verwendet. Das Master-Gerät erzeugt zwei Taktsignale – nämlich einen Empfangstakt, RCLK, und einen Sendetakt, TCLK. In Verbindung mit geeigneten Rahmensteuersignalen wird der Empfangstakt zum Takten sowohl der Übertragung von Daten durch Slave-Geräte als auch des Empfangs von Daten durch das Master-Gerät verwendet. Das Bussystem gemäß 2 entkoppelt auf diese Weise die Taktperiode von der Ausbreitungsverzögerung des Datenbusses. Ein Nachteil des Bussystemschemas gemäß 2 ist, dass zusätzlich zu Steuersignalen zwei Taktquellen (anstelle einer einzigen Taktquelle) benötigt werden. Ein weiterer Nachteil ist, dass das Bussystem gemäß 2 nur ein Master-Gerät zulässt.
ZUSAMMENFASSENDE DARSTELLUNG UND AUFGABEN DER ERFINDUNG
Die Aufgabe der vorliegenden Erfindung ist es, eine synchrone, integrierte Speicherkomponente für ein synchrones Bussystem, in dem der Takt-Daten-Offset verringert oder beseitigt wird, zur Verfügung zu stellen. Die Aufgabe wird durch eine synchrone, integrierte Speicherschaltungskomponente gelöst, welche ein Feld dynamischer Speicherzellen zur Datenspeicherung enthält, wobei die Speicherschaltungskomponente umfasst:
Eingangsschaltkreise zum Empfangen von Schreibdaten und eines Empfangstaktes, wobei sich die Schreibdaten gleichzeitig und in der gleichen Richtung wie der Empfangstakt ausbreiten und die Schreibdaten gemäß einer Dualflankenübertragung bezüglich des Empfangstaktes empfangen werden, so dass Daten-Bits der Schreibdaten bei der doppelten Frequenz des Empfangstaktes übertragen werden; und
Sendeschaltkreise zur Übertragung von Lesedaten, so dass sich die Lesedaten gleichzeitig und in die gleiche Richtung wie ein Sendetakt ausbreiten, wobei die Lesedaten gemäß einer Dualflankenübertragung bezüglich des Sendetaktes gesendet werden, so dass Daten-Bits der Lesedaten bei der doppelten Frequenz des Sendetaktes übertragen werden.
Es wird ein Bussystem beschrieben, das eine Topologie aufweist, die den Takt-Daten-Offset minimiert. Das Bussystem enthält einen Datenbus, zwei Taktleitungen und Mittel zum Senden eines Datensignals an den Datenbus. Jede Taktleitung erstreckt sich über die gesamte Länge des Datenbusses. Die Taktleitungen sind an einem Ende des Datenbusses mit einem Umkehrelement (turnaround) verbunden. Die Geräte in dem Bussystem verwenden eine Taktleitung als Empfangstakt und die andere Taktleitung als Sendetakt. Es sind Mittel vorgesehen, die ein Datensignal derart auf den Datenbus senden, dass sich das Datensignal auf dem Datenbus mit einer konstanten Phasenrelation in Bezug auf das Taktsignal ausbreitet. Das Ergebnis der Bustopologie ist, dass ein auf den Datenbus gesendetes Datensignal sich zeitgleich in die gleiche Richtung ausbreitet wie das zum Empfang der Daten verwendete Taktsignal.
Das Bussystem verwendet eine Synchronisierschaltung, um ein Datensignal derart zu dem Datenbus zu senden, dass sich das Datensignal auf dem Datenbus mit einer konstanten Phasenbeziehung in Bezug auf das Taktsignal ausbreitet. Die Synchronisierschaltung synchronisiert Daten mit dem Sendetakt des speziellen Gerätes. Die Synchronisierschaltung enthält einen Phasenkomparator, der ein Auswahlsignal erzeugt, indem er den Empfangstakt mit dem Sendetakt vergleicht. Ein Multiplexer verwendet das Auswahlsignal, um zwischen verzögerten und unverzögerten Versionen eines Datensignals auszuwählen, das mit dem Empfangstakt ausgerichtet ist. Der Multiplexerausgang ist mit dem Eingang einer Latch-Schaltung gekoppelt, deren Freigabe-Eingang mit dem Sendetakt gekoppelt ist. Die Latch-Schaltung gibt auf diese Weise Daten aus, die mit dem Sendetakt des speziellen Gerätes synchronisiert sind.
Andere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden anhand der zugehörigen Zeichnungen und der folgenden detaillierten Beschreibung deutlich.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Die vorliegende Erfindung ist beispielhaft und nicht im Sinne einer Beschränkung in den Figuren der zugehörigen Zeichnungen dargestellt, in denen gleiche Bezugszeichen ähnliche Elemente kennzeichnen und in denen:
1 ein Blockschaltbild eines bekannten Bussystems ist.
2 ist ein Blockschaltbild eines anderen bekannten Bussystems.
3 ist ein Blockschaltbild eines Taktverteilungssystems.
4A zeigt Beispiele von Taktsignalformen für ein Gerät, das in der Nähe des Umkehrelements der Taktleitung angeordnet ist.
4B zeigt Beispiele von Taktsignalimpulsformen für ein Gerät, das in der Mitte der Taktleitung angeordnet ist.
4C zeigt Beispiele der Taktsignalimpulsformen für ein Gerät, das relativ weit entfernt von dem Umkehrelement angeordnet ist.
5 ist ein Blockschaltbild der Synchronisierschaltung.
6 ist eine schematische Darstellung der Synchronisierschaltung.
7A ist ein Zeitablaufdiagramm für eine in der Nähe des Umkehrelements angeordnete Synchronisierschaltung.
7B ist ein Zeitablaufdiagramm für eine in der Nähe der Mitte der Taktleitung angeordnete Synchronisierschaltung.
7C ist ein Zeitablaufdiagramm für eine relativ weit von dem Umkehrelement entfernt angeordnete Synchronisierschaltung.
8 ist ein Blockschaltbild eines anderen Synchronisierschemas.
DETAILLIERTE BESCHREIBUNG
3 zeigt in Form eines Blockschaltbildes ein bevorzugtes synchrones Bussystem 100. Wie im Folgenden detaillierter beschrieben wird, verringert oder beseitigt das Bussystem 100 einen Takt-Daten-Offset. Dazu verwendet das Bussystem 100 ein Taktverteilungssystem zusammen mit einer Synchronisierschaltung in jedem Gerät.
Das Taktverteilungssystem enthält zwei Taktleitungen. Eine Leitung erstreckt sich von einem Ende des Datenbusses bis zu einem Umkehrpunkt in der Nähe des zweiten Endes des Datenbusses. Die andere Leitung erstreckt sich von dem Umkehrpunkt zurück zu dem zweiten Ende des Datenbusses. Diese Topologie stellt sicher, dass von einem Gerät auf den Datenbus gesendete Datensignale zeitgleich in die gleiche Richtung laufen, wie das von einem zweiten Gerät zum Empfangen von Daten verwendete Taktsignal.
Die Synchronisierschaltung des Bussystems 100 ermöglicht auf diese Weise, dass Daten im Wesentlichen zu dem Zeitpunkt übertragen werden, zu dem der Sendetakt ankommt, so dass Takt- und Datensignale sich gemeinsam ausbreiten. In anderen Worten, die Synchronisierschaltung sendet ein spezielles Datensignal an den Datenbus, so dass sich das Datensignal auf dem Datenbus mit einer konstanten Phasenbeziehung in Bezug auf das Taktsignal ausbreitet. Dies dient zum Minimieren des Takt-Daten-Offset, was wiederum zum Verringern oder Beseitigen von durch Takt-Daten-Offsets verursachten Fehlern beiträgt.
Das synchrone Hochgeschwindigkeitsbussystem 100 enthält ein Master-Gerät 102 und Slave-Geräte 104, 106, 108 und 110. Das Master-Gerät 102 ist mit den Slave-Geräten 104, 106, 108 und 110 über den Datenbus 120 gekoppelt. Das Master-Gerät 102 ist vorzugsweise in der Nähe des Umkehrelements der Taktleitungen angeordnet.
Die Begriffe ”Master” und ”Slave” unterscheiden sich, wie sie hier verwendet werden, von ihren konventionellen Bedeutungen. In dem Bussystem 100 ist ein Master ein Gerät, das sowohl mit anderen Mastern als auch mit Slaves kommunizieren kann, und das in der Nähe des Richtungsumkehrelementes der Taktleitung angeordnet ist. Im Gegensatz dazu können Slaves nur mit anderen Mastern kommunizieren und können irgendwo entlang dem Datenbus 120 angeordnet sein.
In einer Ausführungsform ist Master 102 ein Mikroprozessor. Bei einer anderen Ausführungsform ist das Master-Gerät 102 ein Peripherie-Steuergerät.
In einer Ausführungsform sind Slave-Geräte 104, 106, 108 und 110 Hochgeschwindigkeitsspeicher. Beispielsweise können Slave-Geräte 104, 106, 108 und 110 DRAMs sein. In einer anderen Ausführungsform sind Slave-Geräte 104, 106, 108 und 110 Bus-Sende-Empfänger. In einer anderen Ausführungsform sind die Slave-Geräte 104, 106, 108 und 110 Peripheriegeräte. In einer anderen Ausführungsform arbeiten die Slave-Geräte 104, 106, 108 und 110 als Eingangs/Ausgangs-(”I/O”)Ports.
Das synchrone Bussystem 100 kann viele Slave-Geräte enthalten, auch wenn nur vier in 3 dargestellt sind. Alternativ kann das synchrone Kommunikationssystem 100 viele Master enthalten. Bei diesen mehrere Master enthaltenden Ausführungsformen sollten die Master-Geräte nahe beieinander in der Nähe des Umkehrpunktes der Taktleitung angeordnet sein, um eine schnelle Kommunikation zu erleichtern.
Master-Gerät 102 beginnt einen Datenaustausch, indem er ein Zugriffsanforderungspaket sendet. Jedes Slave-Gerät von den Geräten 104, 106, 108 und 110 dekodiert das Zugriffsanforderungspaket und bestimmt, ob es das gewählte Slave-Gerät ist, und die angeforderte Zugriffsart. Das ausgewählte Slave-Gerät antwortet dann entsprechend, indem es ein Datenpaket auf Pipelineart entweder liest oder schreibt.
Das synchrone Bussystem 100 verwendet vorzugsweise ein Protokoll fester Latenz, um Daten über den Datenbus 120 auszutauschen. Ein Protokoll mit fester Latenz erfordert, dass eine festgelegte Anzahl von Taktzyklen zwischen einer Datenanforderung durch das Master-Gerät 100 und des Takten des ersten Datenbytes durch das Master-Gerät 102 liegt, unabhängig davon, welches Slave-Gerät die Daten überträgt. Ein Protokoll mit fester Latenz verlangt, dass auch übertragene Steuerinformationen die feste Latenz verwenden.
Der Datenbus 120 stellt eine sehr schnelle zweiseitig gerichtete Verbindung zwischen dem Master-Gerät 102 und den Slave-Geräten 104, 106, 108 und 110 zur Verfügung. Der Datenbus 120 arbeitet vorzugsweise bei 250 Megahertz (”MHz”) mit Dualflankenübertragung. Mit anderen Worten, Übertragungen können ungefähr alle zwei Nanosekunden stattfinden. Die Ende-zu-Ende-Signalausbreitungsverzögerung des Datenbusses 120 ist signifikant im Vergleich zu der Taktperiode. Tatsächlich ist in einer Ausführungsform des synchronen Kommunikationssystems 100 die Ende-zu-Ende-Ausbreitungsverzögerung des Datenbusses 120 ungefähr die Hälfte der Taktperiode, die ungefähr vier Nanosekunden beträgt. Diese Datensignalausbreitungsverzögerung kann einen inakzeptablen Takt-Daten-Offset bei manchen bekannten synchronen Systemen einführen.
Die mit dem Datenbus 120 gekoppelten Geräte müssen eine Eingangsschaltung mit einer sehr niedrigen Latenz zum Empfangen von Daten und zum Empfangen von Taktsignalen enthalten. Beispielsweise stellen eine Phasenverriegelungsschleife (PLL), eine Verzögerungsverriegelungsschleife oder eine Taktkompensationsschaltung eine akzeptable niedrige Latenz zur Verfügung.
Taktverteilungssystem 130 trägt zum Beseitigen von Takt-Daten-Offsets bei, indem es die Takt- und Datensignale veranlasst, sich in die gleiche Richtung auszubreiten. Taktverteilungssystem 130 enthält einen Taktgeber 132 und eine Taktleitung 134. Der Taktgeber 132 liegt extern und ist unabhängig von den Geräten 102, 104, 106, 108 und 110. Da die Takterzeugung unabhängig ist, ist das Bussystem 100 für mehrere Master geeignet. Der Taktgeber 132 ist mit einem Ende der Taktleitung 134 derart gekoppelt, daß sich das Taktsignal nur in eine Richtung, vom Taktgeber 132 zum entgegengesetzten Ende der Taktleitung 134, ausbreitet. Die Taktleitung 134 trägt das Taktsignal zu allen Geräten in dem Bussystem 100. Die Taktleitung 134 ist lang, fast doppelt so lang wie die Länge des Datenbusses 120, und läuft zurück oder kehrt um in der Nähe eines Endes des Datenbusses. Auf diese Weise kann man sich die Taktleitung 134 als aus zwei Taktleitungssegmenten bestehend denken. Ein Segment 136 erstreckt sich von einem Ende des Datenbusses 120 zu dem Umkehrpunkt 137, der sich an dem anderen Ende des Datenbusses 120 befindet. Das andere Segment, Segment 138, erstreckt sich von dem Umkehrpunkt 137 zurück zu dem entgegengesetzten Ende des Datenbusses 120.
In dem bevorzugten Ausführungsbeispiel ist die Ausbreitungsverzögerung jedes der Taktleitungssegmente 136 und 138 im wesentlichen gleich der Ausbreitungsverzögerung des Datenbusses 120. Das Taktsignal auf dem Segment 136 läuft von dem Taktgeber 132 zu dem Master-Gerät 102. Aus diesem Grund wird das Taktsignal auf dem Segment 136 CLOCKTOMASTER (TAKTZUMMASTER) genannt. CLOCKTOMASTER läuft in der gleichen Richtung wie von den Slave-Geräten 104, 106, 108 und 110 an das Master-Gerät 102 über den Datenbus 120 gesendeten Datensignale. Die Sendetakteingänge der Slave-Geräte 104, 106, 108 und 110 sind mit CLOCKTOMASTER gekoppelt. In 3 ist dies durch die Verbindung der Slave-Geräte-Sendetakteingänge TCLK₁, TCLK₂, TCLK₃ mit dem Segment 136 gezeigt. Master-Gerät 102 verwendet das Taktsignal auf Segment 136, um Datensignale auf dem Datenbus 120 zu empfangen. Auf diese Weise ist der Empfangstakteingang, RCLK₀ des Master-Gerätes 102 mit Segment 136 gekoppelt. Der Umkehrpunkt 137 veranlaßt das Taktsignal auf Segment 138, die Richtung zu ändern und sich in Richtung des entgegengesetzten Endes des Datenbusses auszubreiten. Das ist die gleiche Richtung, in der Datensignale von dem Mastergerät 102 zu den Slave-Geräten 104, 106, 108 und 110 laufen. Aus diesem Grund verwendet das Master-Gerät 102 dieses Signal, genannt CLOCKFROMMASTER (TAKTVOMMASTER), wenn es den Takt TCLK₀ überträgt. Auf symmetrische Weise verwenden die Slave-Geräte 104, 106, 108 und 110 den CLOCKFROMMASTER als Empfangstakteingangssignale. Datensignale vom Master-Gerät laufen zu den Slave-Geräten in der gleichen Richtung wie das aktive CLOCKFROMMASTER-Signal auf Segment 138.
Es genügt jedoch nicht, die Takt- und Datensignale in die gleiche Richtung laufen zu lassen, um die Takt-Daten-Verschiebung zu beseitigen. Die Länge der Taktleitung 134 ist derart, daß aktive Taktimpulse nicht jedes Gerät 102, 104, 106, 108 und 110 gleichzeitig erreichen. Deshalb muß jedes Gerät 102, 104, 106, 108 und 110 Datensignale auf den Datenbus 120 genau in dem Moment senden, wenn sein aktives Sendetaktsignal vorbeiläuft. Das ist analog zum Surfen, wobei der Surfer sich umschaut und den Kamm der Welle erwartet, um ihn zu ergreifen und mit ihm fahren zu können. Das Synchronisierproblem, dem die Geräte 102, 104, 106, 108 und 110 gegenüberstehen, ist jedoch komplizierter als Surfen, da jedes Gerät Daten mit einem Empfangstakt empfängt und mit einem getrennten Sendetakt Daten überträgt.
In dem Taktverteilungssystem 130 haben der Sendetakt und der Empfangstakt immer die gleiche Frequenz, da nur eine Taktquelle verwendet wird. Bei einer gegebenen Position eines Gerätes in bezug auf den Umkehrpunkt 137 variiert jedoch die Phase zwischen CLOCKFROMMASTER und CLOCKTOMASTER. 4A, 4B und 4C zeigen diese Phasendifferenz zwischen CLOCKFROMMASTER und CLOCKTOMASTER für ein Ausführungsbeispiel des Bussystems 100, in welchem die Ausbreitungsverzögerung des Datenbusses 120 ungefähr gleich einer Taktperiode ist. Der genaue Betrag der Phasenverschiebung variiert natürlich, wenn die Taktperiode und die Datenbuslänge variieren.
4A zeigt den zeitlichen Verlauf der Taktsignale für ein Slave-Gerät 104, das sehr nahe dem Umkehrpunkt 137 angeordnet ist. An dieser Stelle ist die Phasendifferenz zwischen CLOCKFROMMASTER/RCLK₁ 160 und CLOCKTOMASTER/TCLK₂ 16 fast 0°.
4B zeigt den zeitlichen Verlauf des Empfangstakts RCLK₂ 160 und TCLK₂ 162 für ein Slave-Gerät 106, das ungefähr eine halbe Länge des Datenbusses 120 entfernt von dem Umkehrpunkt 137 angeordnet ist. An dieser Stelle beträgt die Phasendifferenz zwischen CLOCKFROMMASTER/RCLK₂ 160 und CLOCKTOMASTER/TCLK₂ 162 ungefähr 180°.
4C zeigt den zeitlichen Verlauf der Signale für das Slave-Gerät 110. Weit entfernt von dem Umkehrpunkt 137 beträgt die Phasendifferenz zwischen CLOCKFROMMASTER/RCLK₃ 160 und CLOCKTOMASTER/TCLK₃ ungefähr 360°.
Diese von jedem Gerät in dem Bussystem 100 erfahrene Phasendifferenz verlangt die Verwendung von identischen Geräten in dem Systembus 100. Um diesem Wunsch zu genügen, wird eine identische Schaltung benötigt, die einer variablen Phasendifferenz zwischen den Geräteempfangs- und -sendetakten Rechnung trägt.
5 zeigt in Form eines Blockschaltbildes die Synchronisierschaltung 150, die unterschiedliche Phasendifferenzen kompensiert. Die Synchronisierschaltung 150 ist in jedem Gerät 102, 104, 106, 108 und 110 enthalten. Kurz gesagt synchronisiert die Synchronisierschaltung 150 mit einem Empfangstakt ausgerichtete Datensignale mit dem Sendetakt. Synchronisierschaltung 150 stellt auf diese Weise sicher, daß von einem Gerät auf den Datenbus gesendete Datensignale zeitgleich mit dem von einem anderen Gerät zum Datenempfang verwendeten Taktsignal laufen.
Synchronisierschaltung 150 enthält einen Phasenkomparator 152, ein Verzögerungselement 154, einen Zwei-zu-Eins(2:1)-Multiplexer 156 und eine Latch-Schaltung 158. Der Phasenkomparator 152 vergleicht ein Empfangstakt-Eingangssignal RLK 160 mit einem Sendetakt-Eingangssignal TCLK 162, um die relative Phase zwischen den zwei Signalen zu bestimmen. Bei den Slave-Geräten 104, 106, 108 und 110 ist CLOCKFROMMASTER mit dem Eingang RCLK 160 und CLOCKTOMASTER mit dem Eingang TCLK 162 gekoppelt.
Das Ausgangssignal vom Phasenkomparator 152, SKIP 164, gibt die relative Phase zwischen den zwei Eingangssignalen 160 und 162 wieder. SKIP 164 ist niedrig für Slave-Geräte in der Nähe des Umkehrpunktes 137 und hoch für weit vom Umkehrpunkt 137 entfernte Slave-Geräte. In der Mitte des Datenbusses 120 ist der Pegel von SKIP 164 unbestimmt, aber das ist, wie später erläutert wird, nicht wichtig.
SKIP 164 wählt aus, welches der zwei Eingangssignale des Multiplexers 156 an die Latch-Schaltung 158 ausgegeben wird. Ein Eingangssignal des Multiplexers 156 sind unverzögerte Empfangsdaten 155. Das zweite Eingangssignal des Multiplexers 156 ist eine verzögerte Version der Empfangsdaten 155, DELAYED RECEIVED DATA 157. DELAYED RECEIVED DATA 157 wird vom Verzögerungselement 154 erzeugt. Für von dem Umkehrpunkt 137 weit entfernte Slave-Geräte wird keine Verzögerung benötigt und SKIP 164 wählt UNDELAYED RECEIVED DATA 157. An dem entgegengesetzen Ende des Systems 100, in der Nähe des Umkehrpunktes 137 wählt SKIP 164 DELAYED RECEIVED DATA 157, um die geringe Ausbreitungsverzögerung für diese Geräte zu kompensieren.
Latch-Schaltung 158 erfaßt das Ausgangssignal des Multiplexers 156 und synchronisiert die Daten mit TCLK 162.
Zusätzliche Stufen 163, die mit dem Sendetakt des Gerätes synchronisiert sind, können nach der Latch-Schaltung 158 vor dem Einkoppeln der Daten auf den Datenbus 120 eingefügt werden.
6 ist eine schematische Darstellung der Synchronisierschaltung 150. Aus Gründen der Übersichtlichkeit ist die Synchronisierschaltung für ein einzelnes Datenbit dargestellt. Die Synchronisation für ein ganzes Datenwort wird einfach durch parallele Verwendung einer Anzahl von Verzögerungselementen 154, 2:1-Multiplexern und Latch-Schaltungen 158 erzielt. Es ist nur ein Phasenkomparator 152 pro Slave-Gerät notwendig.
Die Synchronisierschaltung 150 unterscheidet sich geringfügig von der anhand von 5 beschriebenen. Dies stellt sicher, daß Empfangsdaten auf dem Übergang des Sendetakt des Gerätes zentriert sind. Anders gesagt, die Synchronisierschaltung 150 stellt sicher, daß von einem ersten Gerät an den Bus angelegte Daten ungefähr beim Übergang des Empfangstaktes eines zweiten Gerätes zentriert werden. Dazu werden Daten mit einer vorangeschrittenen Version des TCLK 162, TCLK + 90° 166 synchronisiert. TCLK + 90° 166 wird aus TCLK 162 unter Verwendung einer Phasenverriegelungschleife erzeugt, die ebenfalls in jedem Gerät 102, 104, 106, 108 und 110 enthalten ist. Die Phasenverriegelungsschleife erzeugt auch ein Komplement zu TCLK + 90° 166, TCLK + 90°B 167, wobei ”B” für Querbalken (Bar) bzw. das Komplement steht.
In der Synchronisierschaltung 150 weist Phasenkomparator 152 zwei flankengetriggerte D-Flip-Flops 168 und 170 auf. D-Flip-Flop 168 tastet TCLK 162 auf der fallenden Flanke des RCLKD 161 ab. RCLKD 161 ist eine geringfügig verzögerte Version des RCLK 160. Diese geringe Verzögerung spannt den Zeitablauf des D-Flip-Flops 168 vor, um sicherzustellen, daß sein Ausgangssignal niedrig ist für Geräte in der Nähe des Umkehrpunktes 137, d. h. wenn CLOCKTOMASTER und CLOCKFROMMASTER in Phase sind.
Das Ausgangssignal 180 des D-Flip-Flops 168 ist hoch für Geräte, die weit von dem Umkehrpunkt 137 entfernt sind und niedrig für Geräte in der Nähe des Umkehrpunktes 137. Für Geräte in der Nähe der Mitte des Datenbusses 120 ist das Ausgangssignal 180 unbestimmt und kann sogar metastabil sein. D-Flip-Flop 170 tastet das Ausgangssignal 180 ab und garantiert, daß SKIP 164 sich auf den richtigen Wert einschwingt. D-Flip-Flop 170 tastet das Ausgangssignal 180 unter Verwendung eines Signals ab, das den Start eines Paketes anzeigt, PKTSTART 182. Jedes Slave-Gerät erzeugt sein eigenes PKTSTART 182, wenn es feststellt, daß das Master-Gerät 102 Zugriffe zu diesem Slave angefordert hat. Es gibt genügend Zeit zwischen der abfallenden Flanke des PKTSTART 182 und dem Zeitpunkt, zu dem SKIP 164 üblicherweise ordentlich auf einen Wert eingeschwungen ist. Wie später erörtert wird, ist es in der Mitte des Datenbusses 120 nicht wichtig, ob SKIP 164 sich hoch oder niedrig einstellt, da der Zeitablauf am Master-Gerät 102 in beiden Fällen akzeptabel ist.
In der Synchronisierschaltung 150 entspricht Latch-Schaltung 186 dem Verzögerungselement 154. Latch-Schaltung 184 erfaßt die zu übertragenden Daten RDATA 187 unter Verwendung von RCLK 160 als Freigabe-Eingangssignal. Latch-Schaltung 186 erfaßt das Ausgangssignal der Latch-Schaltung 184, RDE 188, und verzögert es um einen halben Taktzyklus unter Verwendung von RCLKB 189. RCLKB 189 ist das Komplement von RCLK 160.
Wenn sich die Phasendifferenz zwischen RCLK 160 und TCLK 162 Null nähert, ist es schwierig, durch RCLK 160 getaktete Daten mit TCLK 162 zu synchronisieren, da beide Taktsignale simultan ihren Zustand ändern. Latch-Schaltung 186 hilft dieses Problem zu vermindern, indem das Takten der Daten von RCLK 160 auf RCLKB 189 geändert wird.
Die Eingänge des Multiplexers 156 sind mit RDO 190 und RDE 188 beaufschlagt. SKIP 164 wählt zwischen den zwei Multiplexer-Eingängen.
Latch-Schaltungen 200 und 202 entsprechen im allgemeinen der Latch-Schaltung 158. Zwei Latch-Schaltungen werden verwendet, um Daten zwischen RCLK- und TCLK-Bereichen bzw. -Domänen zu übertragen, und dabei mögliche Zeitprobleme zu vermeiden.
Das von dem Master-Gerät 102 empfangene Datensignal wird nach Ausbreitung über den Bus 120 TDATA 204 genannt. TDATA 204 ist eine zeitverzögerte Version von TDO 203. Der Betrag der Verzögerung hängt von der von zusätzlichen Stufen 163 verursachten Verzögerung und der Signalausbreitungsverzögerung zwischen dem Master-Gerät 102 und jedem Slave-Gerät ab.
7A, 7B und 7C zeigen die Arbeitsweise der Synchronisierschaltung 150 an drei verschiedenen Stellen in Bezug auf den Umkehrpunkt 137. Unabhängig von dem Daten sendenden Gerät werden die Daten an den Übergängen des Sendetaktes des sendenden Gerätes, zum Beispiel CLOCKTOMASTER für Slave-Geräte 104, 106, 108 und 110, zentriert. In anderen Worten, jeder Slave 104, 106, 108 und 110 überträgt Daten, die um Übergänge in dem Master-Empfangstaktsignal zentriert sind. Auf diese Weise taktet der Master 102 immer bei gültigen Daten.
Bestimmte Notationen und Konventionen werden in den 7A, 7B und 7C verwendet. Die Synchronisierschaltungssignale in diesen drei Geräten werden durch numerische Indizes voneinander unterschieden. Beispielsweise wird SKIP 164 bei dem Slave-Gerät 104 als SKIP₁ und bei dem Slave-Gerät 108 als SKIP₃ bezeichnet. Die Signale RCLKD₁, RCLKD₂ und RCLKD₃ sind nicht durch separate Impulssignalformen dargestellt. Die abfallenden Flanken dieser Signale sind mit gestrichelten Linien auf den Impulssignalformen des RCLK₁, RCLK₂ und RCLK₃ dargestellt. Die Impulssignalformen für RDE 188, RDO 190, TDE 201, TDO 203 und TDATA 204 geben nur an, wenn diese Signale gültig oder ungültig sind, aber nicht deren Werte. Perioden, in denen diese Signale ungültig sind, sind mit mehreren ”X” gekennzeichnet. Üblicherweise ist ein Signal ungültig, wenn eines der Signale aus dem es erzeugt wird, seinen Zustand ändert.
7A zeigt den Zeitablauf für das Slave-Gerät 104, das in der Nähe des Umkehrpunktes 137 liegt. TCLK₁ 162 ist niedrig zu der Zeit, wenn RCLKD₁ abfällt; somit ist SKIP₁ 164 niedrig. Der Multiplexer 156 antwortet auf SKIP₁ 164, indem er RDO₁ 190 mit der Latch-Schaltung 200 koppelt. Nach dem Konvertieren der Daten von dem Empfangstaktbereich auf den Sendetaktbereich gibt die Latch-Schaltung 202 TDO₁ aus. Da es virtuell keine Signalausbreitungsverzögerung zwischen dem Slave-Gerät 104 und dem Master-Gerät 102 gibt, sind die Impulssignalformen für TDO₁ 203 und TDATA₁ 204 die gleichen. Wie zu sehen ist, ist TDATA₁ 204 immer auf den Übergang von RCLK₀ 162 zentriert. Das ist für einen Fall durch die vertikale Linie 212 gekennzeichnet, die mit einem Übergang des RCLK₀ 162 ausgerichtet ist und TDATA₁ 204 schneidet.
Vor der Erörterung des Zeitverlaufs in der Nähe der Mitte des Datenbusses 120 sei der einfachere Fall des Zeitablaufs weit entfernt von dem Richtungsumkehrpunkt 137 betrachtet. Dieser Fall ist in 7C dargestellt. Am Ende des Datenbusses 120 ist TCLK₃ 162 noch hoch, wenn RCLKD₃ 161 abfällt, deshalb ist SKIP₃ 164 hoch. Der Multiplexer 156 antwortet auf SKIP₃ 164 indem er RDE₃ 188 mit der Latch-Schaltung 200 koppelt. Nach dem Konvertieren der Daten von dem Empfangstaktbereich auf den Sendetaktbereich gibt die Latch-Schaltung 202 TDO₃ 203 aus. TDATA₃ 204 ist immer auf dem RCLK₀ 162 Übergang zentriert. Dies ist für einen Fall durch die vertikale Linie 212 gezeigt, die mit einem Übergang des RCLK₀ 162 ausgerichtet ist und TDATA₃ schneidet.
7B zeigt den Zeitablauf für das Slave-Gerät 106, das sich in der Nähe der Mitte des Datenbusses 120 befindet. Wenn RCLKD₂ 161 abfällt, kann TCLK₂ 162 hoch oder niedrig sein, so daß SKIP₂ 164 hoch oder niedrig sein kann. Das ist in 7B durch zwei Linien für SKIP₂ 164, einer hohen und einer niedrigen, gezeigt. Folglich kann Multiplexer 156 der Latch-Schaltung 200 entweder RDE₂ 188 oder RDO₂ 190 ausgeben. Das Ausgangssignal der Latch-Schaltung 200, TDE₂ 201 kann seinem Eingangssignal folgen, während TCLK + 90°₂ 166 hoch ist. TDE₂ 201 ist unbestimmt für eine kurze Periode nach der ansteigenden Flanke des TCLK + 90°₂ 166. TDE₂ 201 kann für ein Bit länger unbestimmt bleiben, da eines seiner möglichen Eingangssignale RDO₂ 190 für ein Bit nach dem Öffnen der Latch-Schaltung 200 unbestimmt ist. TDE₂ 201 stellt sich jedoch ein, bevor TCLK + 90°B₂ 167 auf den hohen Pegel übergeht, unabhängig davon, welches Signal von SKIP₂ 164 gewählt ist. Als Ergebnis ist das Ausgangssignal der Latch-Schaltung 202, TDO₂ 203, nur für eine kurze Periode nach der ansteigenden Flanke von TCLK + 90°B₂ 167 unbestimmt. TD0₂ 203 wird schließlich an den Datenbus 120 angelegt und erreicht das Master-Gerät 102 als TDATA₂ 204 nach einer gewissen Ausbreitungsverzögerung. TDATA₂ 204 ist immer auf dem Übergang von RCLK_O 162 zentriert. Dies ist für einen Fall durch die vertikale Linie 212 dargestellt, die mit einem Übergang von RCLKO 162 ausgerichtet ist und TDATA₃ 204 schneidet.
Die 7A, 7B und 7C zeigen zusammen auf diese Weise, dass das Bussystem 100 den Takt-Daten-Offset verringert, indem die Takt- und Datensignale zusammenlaufen und zusammen am Master-Gerät 102 ankommen.
Bussystem 100 ist außerdem für Protokolle mit fester Latenz geeignet, weil die Daten das Master-Gerät 102 immer zu der gleichen Zeit erreichen, unabhängig von dem die Daten übertragenden Slave-Gerät. In einigen bekannten Bussystemen würde die unterschiedliche Signalausbreitungsverzögerung vom Slave zum Master die Verwendung eines Protokolls mit fester Latenz verhindern.
Der Grund, warum unterschiedliche Signalausbreitungsverzögerungen eine Gefahr für ein Protokoll mit fester Latenz darstellen, ist anhand der folgenden Gleichung 2 besser zu verstehen: Latenz = 2·(Master-zu-Slave-Signalausbreitungsverzögerung) + Slave-Zugriffsverzögerung. (2)
Von den zwei Termen in Gleichung 2 ist im Bussystem 100 nur die Signalausbreitungsverzögerung veränderlich. Die Zugriffsverzögerung ist unter der Annahme, dass sämtliche Geräte gleich sind, für alle Slave-Geräte die gleiche. Im Gegensatz dazu kann die Signalausbreitungsverzögerung im Bussystem 100 in Abhängigkeit von der Anordnung des Gerätes in Bezug auf den Umkehrpunkt und die Länge der Taktleitung unterschiedlich sein. Infolgedessen könnte die Latenz um das Doppelte der Master-zu-Slave-Ausbreitungsverzögerung variieren, wenn die Synchronisierschaltung 150 fehlen würde.
7A, 7B und 7C zeigen, daß die Synchronisierschaltung 150 dazu beiträgt, sicherzustellen, daß das erste Datenbyte bei dem Master-Gerät 102 auf der gleichen ansteigenden Flanke des RCLK₀ 162 ankommt. Das erste beim Master-Gerät 102 ankommende Datenbyte wird als ”A” von TDATA 204 bezeichnet. Der Taktimpuls von RCLK₀ 162, bei dem Byte A gültig sein sollte, wird mit ”X” bezeichnet. Die vertikale Linie 212 ist, wie anhand von 7 zu sehen ist, mit der ansteigenden Flanke des Impulses X ausgerichtet und schneidet das gültige Datenbyte A der TDATA₁, TDATA₂ und TDATA₃.
8 zeigt in Form eines Blockschaltbildes ein anderes Synchronisiersystem 200. System 200 ist für Ausbildungen geeignet, in denen die Anzahl der zu synchronisierenden Bits pro Datenwort groß ist. Eine einzige Instanz der Synchronisierschaltung 150 wird zum Wieder-Ausrichten von mehreren Bits verwendet, indem TLOAD 202 anstelle RDATA 187 mit der Synchronisierschaltung 150 gekoppelt ist. Die Synchronisierschaltung 150 erzeugt ein Steuersignal 206, welches zur Übersetzung der Daten aus dem Empfangstaktbereich in den Sendetaktbereich benötigt wird. Das Steuersignal 206 ist ein gepulstes Signal, das zwei Taktzyklen auftritt, bevor RLOAD 204 aktiv wird. Das Steuersignal 206 wird für einen Taktzyklus aktiv gehalten. Das Steuersignal 206 wird nach diesem einen Zyklus inaktiv gehalten, bis das nächste Datenwort synchronisiert werden muß.
Der Betrieb der Synchronisation wird teilweise von TLOAD 202 und RLOAD 204 gesteuert, die beide Empfangstaktbereichssignale sind. TLOAD 202 ist aktiv auf seiner positiv werdenden Flanke, die zwei Taktzyklen vor dem Aktivwerden von RLOAD 204 auftritt. Dies ermöglicht es dem System 200, der Ausbreitungsverzögerung durch die Synchronisierschaltung 150 Rechnung zu tragen. RLOAD 204 wird auf den aktiven hohen Zustand gebracht und für den ganzen ersten Taktzyklus jedes Datenwortes gehalten, das synchronisiert wird. RLOAD 204 wird inaktiv gehalten, bis das nächste Datenwort empfangen wird.
Auf diese Weise wurde ein Bussystem beschrieben, das die Takt-Daten-Offset minimiert. Das Bussystem enthält einen Datenbus, eine Taktleitung und eine Synchronisierschaltung. Die Taktleitung hat zwei Taktleitungssegmente. Jedes Taktleitungssegment erstreckt sich über die ganze Länge des Datenbusses und ist durch ein Umkehrelement an einem Ende des Datenbusses mit dem anderen Taktleitungssegment verbunden. Die Taktleitung stellt sicher, dass Takt- und Datensignale in der gleichen Richtung laufen. Die Synchronisierschaltung trägt dazu bei, sicherzustellen, dass Datensignale derart auf den Datenbus gesendet werden, dass diese Datensignale zeitgleich mit dem von einem empfangenden Gerät zum Empfangen der Daten verwendeten Taktsignale laufen.
In der vorangegangenen Beschreibung wurde die Erfindung in Bezug auf spezielle beispielhafte Ausführungsformen beschrieben. Es ist jedoch klar, dass verschiedene Modifikationen und Änderungen an diesen vorgenommen werden können, ohne sich von dem weiteren Erfindungsgedanken und Schutzbereich der in den angehängten Ansprüchen dargelegten Erfindung zu entfernen. Die Beschreibung und die Zeichnungen sind entsprechend als Veranschaulichung und nicht als Einschränkung zu verstehen.

Claims

Vorrichtung zur Kommunikation mit einem Speicher mit wahlfreiem Zugriff (DRAM) mit einem Empfänger zum Empfangen erster Daten vom Speicher mit wahlfreiem Zugriff (DRAM) unter Verwendung eines Empfangstaktes, der sich mit den ersten Daten ausbreitet, wobei die ersten Daten gemäß einer Dualflankenübertragung bezüglich des Empfangstakes empfangen werden, so dass die ersten Daten bei der doppelten Frequenz des Empfangstaktes empfangen werden; und einem Sender zum Senden zweiter Daten an den Speicher mit wahlfreiem Zugriff (DRAM), so dass sich die zweiten Daten mit einem Sendetakt ausbreiten, wobei die zweiten Daten gemäß einer Dualflankenübertragung bezüglich des Sendetaktes gesendet werden, so dass die zweiten Daten bei der doppelten Frequenz des Sendetakes gesendet werden.
Vorrichtung nach Anspruch 1, ferner umfassend: einen Empfangstakt-Eingang zum Empfangen des Empfangstaktes von einem ersten Taktleitungsabschnitt, der mit dem Speicher mit wahlfreiem Zugriff (DRAM) gekoppelt ist; und einen Sendetakt-Eingang zum Empfangen des Sendetaktes von einem zweiten Taktleitungsabschnitt, der mit dem Speicher mit wahlfreiem Zugriff (DRAM) gekoppelt ist.
Vorrichtung nach Anspruch 2, wobei im Betrieb: die ersten Daten von einer externen Datenleitung an den Empfänger zu einem Zeitpunkt übertragen werden, wenn der Empfangstakt auf dem ersten Taktleitungsabschnitt an der Vorrichtung vorbeiläuft; und die zweiten Daten von dem Sender an die externe Datenleitung zu einem Zeitpunkt übertragen werden, wenn der Sendetakt auf dem ersten Taktleitungsabschnitt an der Vorrichtung vorbeiläuft.
Vorrichtung nach Anspruch 2 oder 3, wobei der Empfangstakt eine verzögerte Version des Sendetaktes ist und aus dem Sendetakt resultiert, indem er über ein Umkehrelement läuft, welches die ersten und zweiten Taktleitungsabschnitte koppelt.
Vorrichtung nach mindestens einem der vorstehenden Ansprüche, ferner umfassend eine Phasenregelschleife (PLL) zum Erzeugen eines internen Sendetaktes, wobei der Sender den internen Sendetakt zum Senden der zweiten Daten verwendet.
Vorrichtung nach mindestens einem der Ansprüche 1, 2, 3 oder 4, ferner umfassend eine Verzögerungsregelschleife (DLL) zum Erzeugen eines internen Sendetaktes, wobei der Sender den internen Sendetakt zum Senden der zweiten Daten verwendet.
Vorrichtung nach einem der vorstehenden Ansprüche, wobei der Empfangstakt eine Frequenz von mindestens 250 MHz aufweist.
Verfahren zum Betrieb einer Vorrichtung zur Kommunikation mit einem Speicher mit wahlfreiem Zugriff (DRAM) mit folgenden Schritten: Empfangen eines Empfangstaktes; Empfangen erster Daten unter Verwendung des Empfangstaktes, wobei die ersten Daten gemäß einer Dualflankenübertragung bezüglich des Empfangstaktes empfangen werden, so dass die ersten Daten bei der doppelten Frequenz des Empfangstaktes empfangen werden, wobei sich die ersten Daten zusammen mit dem Empfangstakt so ausbreiten, dass die ersten Daten eine konstante Phasenbeziehung bezüglich des Empfangstaktes aufweisen; und Senden zweiter Daten, so dass sich die zweiten Daten zusammen mit einem Sendetakt so ausbreiten, dass die zweiten Daten eine konstante Phasenbeziehung bezüglich des Sendetaktes aufweisen, wobei die Daten gemäß einer Dualflankenübertragung bezüglich des Sendetaktes so gesendet werden, dass die Daten bei der doppelten Frequenz des Sendetaktes gesendet werden.
Verfahren nach Anspruch 8, ferner umfassend: Empfangen des Sendetaktes; und Erzeugen eines internen Taktsignals unter Verwendung des Sendetaktes, wobei das Senden der zweiten Daten ferner das Senden der zweiten Daten unter Verwendung des internen Taktsignals umfasst.
Verfahren nach Anspruch 8 oder 9, wobei das Empfangen der ersten Daten ferner das Empfangen der ersten Daten zu einem Zeitpunkt umfasst, wenn der Empfangstakt auf einem ersten Taktleitungsabschnitt an der Vorrichtung vorbeiläuft; und das Senden der zweiten Daten ferner das Senden der zweiten Daten zu einem Zeitpunkt umfasst, wenn der Sendetakt auf einem zweiten Taktleitungsabschnitt an der Vorrichtung vorbeiläuft.
Verfahren nach Anspruch 10, wobei der Empfangstakt eine verzögerte Version des Sendetaktes ist und aus dem Sendetakt resultiert, indem er über ein Umkehrelement läuft, das die ersten und zweiten Taktleitungsabschnitte koppelt.
Verfahren nach mindestens einem der Ansprüche 8, 9, 10 oder 11, ferner umfassend Erzeugen eines internen Sendetaktes unter Verwendung einer Phasenregelschleife, wobei das Senden der zweiten Daten das Senden der zweiten Daten unter Verwendung des internen Sendetaktes umfasst.
Verfahren nach mindestens einem der Ansprüche 8, 9, 10 oder 11, ferner umfassend Erzeugen eines internen Sendetakes unter Verwendung einer Verzögerungsregelschleife, wobei das Senden der zweiten Daten das Senden der zweiten Daten unter Verwendung des internen Sendetaktes umfasst.
System, umfassend: einen Datenbus; eine mit dem Datenbus gekoppelte Speichervorrichtung, die einen mit dem Datenbus gekoppelten Empfänger zum Empfangen zweiter Daten von dem Datenbus und einen mit dem Datenbus gekoppelten Sender zum Senden erster Daten auf den Datenbus umfasst, wobei die zweiten Daten gemäß einer Dualflankenübertragung bezüglich eines ersten Signals empfangen werden, so dass die zweiten Daten bei der doppelten Frequenz des zweiten Signals empfangen werden und sich die ersten Daten zusammen mit einem ersten Signal ausbreiten; eine mit dem Datenbus gekoppelte Vorrichtung zum Kommunizieren mit der Speichervorrichtung, die einen Sender zum Senden der zweiten Daten an die Speichervorrichtung und einen Empfänger zum Empfangen der ersten Daten unter Verwendung des ersten Signals umfasst, wobei die ersten Daten gemäß einer Dualflankenübertragung bezüglich des ersten Signals empfangen werden, so dass die ersten Daten bei der doppelten Frequenz des ersten Signals empfangen werden und sich die zweiten Daten zusammen mit dem zweiten Signal ausbreiten.
System nach Anspruch 14, wobei das erste Signal ein Taktsignal ist und das zweite Signal ein Taktsignal ist.
System nach Anspruch 14 oder 15, ferner umfassend: einen ersten Taktleitungsabschnitt, der mit der Speichervorrichtung und der Vorrichtung gekoppelt ist, wobei sich das erste Signal auf dem ersten Taktleitungsabschnitt ausbreitet; und ein zweiter Taktleitungsabschnitt, der mit der Speichervorrichtung und der Vorrichtung gekoppelt ist, wobei sich das zweite Signal auf dem zweiten Taktleitungsabschnitt ausbreitet.
System nach Anspruch 16, wobei in Betrieb: die zweiten Daten von dem Datenbus an den Empfänger der Speichervorrichtung zu einem Zeitpunkt übertragen werden, wenn das zweite Signal auf dem zweiten Taktleitungsabschnitt an der Speichervorrichtung vorbeiläuft; und die ersten Daten von den Sendeschaltkreisen der Vorrichtung an den Datenbus zu einem Zeitpunkt übertragen werden, wenn das erste Signal auf dem ersten Taktleitungsabschnitt an der Vorrichtung vorbeiläuft.
System nach Anspruch 17, ferner umfassend ein Umkehrelement, das den ersten Taktleitungsabschnitt mit dem zweiten Taktleitungsabschnitt koppelt, wobei das zweite Signal eine verzögerte Version des ersten Signals ist und aus dem ersten Signal resultiert, indem es über das Umkehrelement läuft.
System nach mindestens einem der Ansprüche 14, 15, 16 oder 17, wobei das zweite Signal ein Taktsignal ist, das eine Frequenz von mindestens 250 MHz aufweist.
System nach mindestens einem der Ansprüche 14 bis 17, wobei die Speichervorrichtung ferner eine Synchronisierungsschaltung zum Synchronisieren der ersten Daten mit dem ersten Signal umfasst.
System nach Anspruch 20, wobei die Synchronisationsschaltung einen Phasenvergleicher zum Feststellen einer Phasendifferenz zwischen dem ersten Signal und dem zweiten Signal umfasst.
System nach Anspruch 21, wobei die Synchronisierungsschaltung die zweiten Daten mit den ersten Daten durch wahlweises Verzögern der Übertragung der ersten Daten aufgrund der Phasendifferenz zwischen dem ersten Signal und dem zweiten Signal synchronisiert.
System nach mindestens einem der Ansprüche 14, 15, 16, 17, 18, 19, 20 oder 21, wobei: das zweite Signal und die zweiten Daten sich zusammen mit einer konstanten Phasenbeziehung ausbreiten; und das erste Signal und die ersten Daten sich zusammen mit einer konstanten Phasenbeziehung ausbreiten.