DE4421077B4 - Halbleitergehäuse und Verfahren zu dessen Herstellung - Google Patents

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Abstract

Halbleitergehäuse mit:
einer Vielzahl von signalübertragenden Chipanschlüssen (13) jeweils mit einer Oberseite zur Verbindung mit einer Unterseite eines Halbleiterchips (11) und mit einer als elektrische Verbindung nach außen dienenden Unterseite, wobei die Chipanschlüsse (13) eben sind,
einer Vielzahl von entfernbaren Kunststoffbändern (15, 25), von denen jeweils eines an der Unterseite entsprechender Chipanschlüsse (13) angebracht ist und die jeweils gleiche Breite wie die Unterseite der entsprechenden Chipanschlüsse (13) haben,
einer Vielzahl von isolierenden doppelseitigen Klebebändern (16, 26), von denen jeweils eines an der Oberseite entsprechender Chipanschlüsse (13) angebracht ist, um jeden Chip-anschluß (13) an dem Halbleiterchip (11) zu befestigen,
einer Vielzahl von leitfähigen Kontakthügeln (18, 28), die jeweils zwischen den Oberseiten der entsprechenden Chipanschlüsse (13) und der Unterseite des Halbleiterchips (11) angeordnet sind, um den entsprechenden Chipanschluß (13) mit dem Halbleiterchip (11) elektrisch zu verbinden, und
Gießharz (14), das einen vorbestimmten Bereich umhüllt, der den Halbleiterchip...

Description

  • Hintergrund der Erfindung
  • Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft ein Halbleitergehäuse und ein Verfahren zu dessen Herstellung und insbesondere ein Halbleitergehäuse aus Kunststoff und ein Verfahren zu dessen Herstellung, bei dem Kontakthügel so gestaltet sind, daß das Halbleitergehäuse leichtgewichtiger, dünner und kleiner gestaltet werden kann, so daß es auf einer gedruckten Leiterplatte mit einer größeren Packungsdichte montiert werden kann.
  • Beschreibung des Standes der Technik
  • In 1 ist ein herkömmliches Halbleitergehäuse aus Kunststoff gezeigt. Wie in der Zeichnung zu sehen ist, umfaßt das Halbleitergehäuse aus Kunststoff einen Halbleiterchip 1, einen Anschlußrahmen 2 mit einem Anschlußrahmenauflager 2a, auf dem der Halbleiterchip 1 angeordnet ist, eine Vielzahl von inneren Anschlüssen 2b, die mit dem Halbleiterchip 1 durch Draht-Bonden verbunden sind, und äußere Anschlüsse 2c, die seitlich abstehen, eine Vielzahl von Metalldrähten 3, um die inneren Anschlüsse 2b des Anschlußrahmens 2 mit dem Halbleiterchip 1 elektrisch zu verbinden, sowie ein Gießharz 4, um einen bestimmten Bereich einzuhüllen, der durch den Draht-gebondeten Halbleiterchip 1 und die inneren Anschlüsse 2b des Anschlußrahmens 2 besetzt ist, um einen Gehäusekörper zu bilden.
  • Der Halbleiterchip 1 ist auf dem Auflager 2a des Anschlußrahmens 2 durch einen Epoxidklebstoff befestigt. Der Gehäusekörper ist aus dem Gießharz 4 durch Transfer-Gießen hergestellt.
  • Ein Verfahren zur Herstellung des vorstehend beschriebenen herkömmlichen Gehäuses aus Kunststoff umfaßt einen Schritt des Anbringens des Halbleiterchips 1, der von einem Wafer abgetrennt worden ist, auf dem Auflager 2a des Anschlußrahmens 2 unter Verwendung des Epoxidklebstoffs 5, einen Schritt des Drahtbondens, um den aufgeklebten Halbleiterchip 1 mit den inneren Anschlüssen 2b des Anschlußrahmens 2 mit Hilfe von metallischen Drähten elektrisch zu verbinden, einen Schritt des Gießens, um den Gehäusekörper durch Gießen von Gießharz zu formen, wodurch ein durch den Draht-gebondeten Halbleiterchip 1 und die inneren Anschlüsse 2b besetzter Bereich umhüllt wird, und einen Schritt des Trimmens und Formens, bei dem Haltestäbe, die mit äußeren Enden des Anschlußrahmens 2 verbunden sind, zerschnitten werden, um ein getrenntes Halbleitergehäuse bereitzustellen und die äußeren Anschlüsse 2c des Halbleitergehäuses in die erforderlichen Formen gebogen werden.
  • Allerdings hat das gemäß dem vorstehend erwähnten Verfahren hergestellte Halbleitergehäuse aus Kunststoff insofern Nachteile, als die durch ein einzelnes Gehäuse wegen des Vorhandenseins der von beiden Seiten des Gießharzes 4 seitlich abstehenden äußeren Anschlüsse 2c und wegen der Metalldrähte 3 zum elektrischen Verbinden des Halbleiterchips 1 mit den inneren Anschlüssen 2b benötigte Fläche erhöht ist, so daß die Packungsdichte derartiger Gehäuse auf einer (nicht gezeigten) gedruckten Leiterplatte gering ist.
  • Da des weiteren bei den herkömmlichen äußeren Anschlüssen 2c des Anschlußrahmens 2 das Biegen und die Kontaktgabe oftmals von niedriger Qualität sind, ist die Genauigkeit bei Tests hinsichtlich der elektrischen Eigenschaften verringert. Darüber hinaus unterliegt das Gehäuse der Gefahr, daß es gebrochen wird und sich zwischen Oberflächen aufgrund unterschiedlicher thermischer Ausdehnungskoeffizienten zwischen dem Halbleiterchip 1 und dem Auflager 2a ablöst (delaminiert).
  • Weiterhin ist das herkömmliche Verfahren zur Herstellung eines Halbleitergehäuses insofern nachteilig, als Spalten zwischen den Anschlüssen aufgrund mechanischer Belastungen während des Schritts des Trimmens und Formens auftreten können, so daß Feuchtigkeit dazwischen eindringen kann, wodurch das Gehäuse verschlechtert wird. Da außerdem bei dem Verfahren mehrere komplizierte Schritte auszuführen sind, ist die Produktivität relativ gering und die Herstellungskosten relativ hoch.
  • DE 42 38 646 A1 offenbart eine Halbleiterchipanordnung, bei der ein Halbleiterelement in seinem zentralen Abschnitt eine Vielzahl von Bondieranschlussflächen aufweißt, die über Metalldrähte mit den innen liegende Enden von gekrümmt verlaufenden Chipanschlüssen über entsprechenden Kontaktstellen, sowie mit Sammelschienen für die Stromversorgung des Halbleiterchips verbunden sind. Die Halbleiterchipanordnung wird durch ein Ausformungsmaterial umhüllt, wobei die außenliegenden Enden der gekrümmt verlaufenden Chipanschlüssen sowie der Sammelschienen durch Klebebänder verdeckt werden. Durch das Entfernen der Klebebänder werden die außenliegenden Enden freigelegt und werden dadurch von außen zugänglich.
  • JP 04-44347 A offenbart eine Anordnung, bei der Kontaktstellen eines Halbleiterchips über leitfähige Kontakthügel mit Chipanschlüssen verbunden sind. Die Chipanschlüsse und der Halbleiterchip sind vergossen, wobei sich die Chipanschlüsse seitlich aus dem Gusskörper erstrecken. Eine derartige Anordnung ist auch in DE 42 30 187 A1 offenbart.
  • US-5,200,362 A offenbart ein Verfahren zum Anbringen von Leiterbahnen an einem gekapselten Halbleiterchip, wobei ein entfernbarer Film verwendet wird. Kontaktstellen des Halbleiterchips sind mit den Leiterbahnen über Drähte verbunden.
  • JP 01-179 334 A offenbart eine Anordnung, bei der Kontaktstellen eines Halbleiterchips unmittelbar mit Anschlussstücken verbunden sind. Der Halbleiterchip mit den sich von den Kontaktstellen erstreckenden Anschlussstücken ist so vergossen, dass äußere Anschlussflächen der Kontaktstücke frei liegen.
  • US 4,842,662 offenbart ein Verfahren zum Bonden von Chipanschlüssen an Kontaktstellen eines Halbleiterchips.
  • Aufgabe der Erfindung
  • Die vorliegende Erfindung hat die Aufgabe, die Nachteile des vorstehend beschriebenen Standes der Technik zu überwinden und insbesondere ein Halbleitergehäuse aus Kunststoff, das leichtgewichtiger, dünner und kleiner ist, um mit einer hohen Packungsdichte auf einer gedruckten Leiterplatte Oberflächen-montiert zu werden, und dessen elektrische Eigenschaften verbessert sind, und ein Verfahren zur Herstellung eines Halbleitergehäuses aus Kunststoff bereitzustellen, das in seinem Ablauf vereinfacht ist und das die Produktivität erhöhen und die Herstellungskosten verringern kann.
  • Zusammenfassung der Erfindung
  • Gemäß der vorliegenden Erfindung wird die obige Aufgabe durch ein Halbleitergehäuse gemäß Anspruch 1 und ein Verfahren gemäß Anspruch 7 gelöst.
  • Kurzbeschreibung der Zeichnungen
  • Diese und andere Ziele und Gesichtspunkte der Erfindung werden aus der nachfolgenden Beschreibung einer Ausführungsform unter Bezugnahme auf die beigefügten Zeichnungen deutlich, in denen:
  • 1 eine Schnittansicht eines herkömmlichen Halbleitergehäuses aus Kunststoff ist;
  • 2A und 2B Schnittansichten einer Ausführungsform eines Halbleitergehäuses aus Kunststoff gemäß der vorliegenden Erfindung zeigen; und
  • 3 eine Ansicht des in den 2A und 2B gezeigten Halbleitergehäuses aus Kunststoff von unten ist.
  • Detaillierte Beschreibung der bevorzugten Ausführungsform
  • Die vorliegende Erfindung wird nachstehend unter Bezugnahme auf die beigefügten Zeichnungen im Detail erläutert.
  • Die 2A und 2B sind Schnittansichten von Ausführungsformen eines Halbleitergehäuses aus Kunststoff gemäß der vorliegenden Erfindung und 3 ist eine Ansicht eines Halbleitergehäuses gemäß der Erfindung von unten.
  • Wie in 2A gezeigt, ist das Halbleitergehäuse gemäß der vorliegenden Erfindung wie folgt aufgebaut: Eine Vielzahl von signalübertragenden Chipanschlüssen 13, an denen ein Halbleiterchip 11 mit einer vorbestimmten Gestalt angebracht ist, sind von einer unteren Oberfläche eines Gießharzkörpers abstehend angeordnet, und der Halbleiterchip 11 und die signalübertragenden Chipanschlüsse 13 sind elektrisch miteinander durch leitfähige Kontakthügel 18 und 28 verbunden, die zwischen ihnen jeweils angeordnet sind.
  • Genauer gesagt ist die Vielzahl von signalübertragenden Chipanschlüssen 13 mit einem vorbestimmten Abstand zwischen ihnen angeordnet und mit Bändern aus Polyimid 15 und 25 mit vorbestimmten Abmessungen verbunden. Wie in 2A gezeigt, sind die Anschlüsse 13 und der Halbleiterchip 11 miteinander mit Hilfe von doppelseitigen Klebebändern 16 und 26 verbunden, die zwischen ihnen angeordnet sind, und auch elektrisch miteinander mit Hilfe der leitfähigen Kontakthügel oder Kontaktkugeln 18 und 28 verbunden, die zwischen ihnen angeordnet sind. Der darüber befestigte Halbleiterchip 11, die Bänder 16 und 26, die leitfähigen Kontakthügel 18 und 28, sowie innere Teile der Anschlüsse 13 sind durch Vergießen des Gießharzes 14 umhüllt.
  • Die signalübertragenden Chipanschlüsse 13 sind so bemessen und angeordnet, daß sie nicht über den Umriß des Halbleiterchips 11, gesehen aus der Ebene, vorstehen und sich bei dieser Ausführungsform der Erfindung um etwa 50 bis 100 μm nach unten erstrecken.
  • Die isolierenden doppelseitigen Klebebänder 16 und 26 sind aus wärmehärtbarem oder thermoplastischem Band und haben eine Dicke von 70 bis 150 μm.
  • Die leitfähigen Kontakthügel sind aus Lot oder Gold als Hauptbestandteil hergestellt und haben eine Höhe von 20 bis 50 μm.
  • In dem Halbleitergehäuse aus Kunststoff gemäß der vorliegenden Erfindung ist die Relativposition der doppelseitigen Bänder 16 und 26 zu den leitfähigen Kontakthügeln 18 und 28 alternativ in einer der beiden in den 2A und 2B gezeigten Strukturen gestaltet.
  • Andererseits umfaßt das Verfahren zur Herstellung des vorstehend erläuterten Halbleitergehäuses gemäß der vorliegenden Erfindung einen Schritt des Anbringens der leitfähigen Hügel 18 und 28 auf der jeweils einen Seite der oberen Oberflächen der signalübertragenden Chipanschlüsse 13 und das Anbringen der isolierenden Polyimidbänder 15 und 25 an den unteren Oberflächen der Anschlüsse 13, ein Schritt des Befestigens der Anschlüsse an dem Halbleiterchip 11 mit Hilfe der doppelseitigen Bänder 16 und 26, die dazwischen angeordnet sind, einen Schritt des elektrischen Verbindens des Halbleiterchips 11 mit den Anschlüssen 13 durch Wärmepressen der leitfähigen Kontakthügel 18 und 28 auf die entsprechenden Anschlüsse 13, einen Schritt des Vergießens des Gießharzes in einem vorbestimmten Bereich, der den Halbleiterchip umgibt, wobei die unteren Oberflächen der Anschlüsse 13 an der unteren Oberfläche des gegossenen Harzkörpers freiliegen, und einen Schritt des Entfernens der Polyimidbänder 15 und 25 von den unteren Oberflächen der Anschlüsse 13, Ausführen eines chemischen Reinigungsprozesses zum Entfernen von Verunreinigungen, Graten usw., sowie Anlöten der freiliegenden Oberflächen der Anschlüsse 13.
  • In diesem Verfahren wird als Technik zum Bonden der leitfähigen Kontakthügel 18 und 28 zwischen dem Halbleiterchip 11 und den Anschlüssen 13 die an sich bekannte Band-Automaten-Bond-Technik verwendet. Des weiteren wird als Befestigungs technik zum Anbringen des Halbleiterchips 11 an den Anschlüssen 13 eine LOC (Lead ON Chip) (Anschluß-auf-Chip)-Gehäusetechnik verwendet.
  • Die vorstehend erwähnte Band-Automaten-Bond-Technik ist eine Technik, bei der metallische Kontakthügel auf Bänder aufgebracht werden, auf denen metallische Muster (im wesentlichen bestehend aus Kupfer und als Anschlußrahmen und -drähte wirkend) vorgesehen sind.
  • Bei dem vorstehend beschriebenen Herstellungsverfahren wird ein Schritt des Aushärtens der isolierenden doppelseitigen Bänder 16 und 26 vor dem Gießschritt ausgeführt. Bei diesem Schritt wird der Aushärtungs-Schritt je nach Art der verwendeten doppelseitigen Bänder verändert. Das heißt, die Aushärtung erfolgt in einem Ofen, falls die Befestigung des Halbleiterchips 11 durch ein wärmehärtbares Band erfolgt, und das Band wird bei einer Temperatur von 150°C bis 450°C behandelt, falls es ein thermoplastisches Band ist.
  • Obwohl bei dem vergossenen Halbleitergehäuse gemäß der Erfindung die freiliegenden Oberflächen der Anschlüsse 13 mit einer Oberfläche des vergossenen Gehäuses bündig abschließen (z.B. eine untere Oberfläche des Gießharzes 14), stehen die freiliegenden Oberflächen der Anschlüsse 13 von der unteren Oberfläche des Gießharzes 14 um die Dicke des Lotes vor, wenn der Lötschritt ausgeführt wird.
  • Die erhaltenen vorstehenden Anschlüsse 13 des Halbleitergehäuses sind mit einem Muster ausgerichtet, das auf einer (nicht gezeigten) gedruckten Leiterplatte ausgebildet ist, und anschließend wird das Gehäuse einem Lötvorgang unterworfen, wodurch das benötigte fertige Halbleitergehäuse mit der Leiterplatte verbunden, hergestellt wird.
  • Wie aus der vorstehenden Beschreibung deutlich wird, kann das Gehäuse gemäß der Erfindung für die unterschiedlichsten Karten (z.B. SRAM-CARD, DRAM-CARD, MODULE und dgl.) verwendet werden, da das Halbleitergehäuse gemäß der Erfindung leichtgewichtiger, dünner und kleiner ist, um so mit einer größeren Packungsdichte auf der Leiterplatte Oberflächenmontiert zu werden.
  • Zusätzlich zu den strukturellen Vorteilen kann die Erfindung die elektrischen Eigenschaften verbessern und einen Bruch sowie eine Schichtablösung (Delamination) des Gehäuses vermindern.
  • Des weiteren ist die erfindungsgemäße Vorgehensweise bei der Herstellung des Halbleitergehäuses geeignet, den Herstellungsprozeß insgesamt zu vereinfachen und somit eine Verbesserung der Produktivität und eine Verringerung der Herstellungskosten zu erreichen.
  • Abwandlungen im Aufbau sind für Fachleute dieses Gebietes erkennbar und unterschiedliche Abwandlungen und Ausführungsformen können erreicht werden, ohne von dem Schutzbereich der Ansprüche abzuweichen. Die in der vorstehenden Beschreibung und den beigefügten Zeichnungen erläuterte Ausführung der Erfindung dient nur erläuternden Zwecken. Sie ist nicht dazu gedacht, die Erfindung in irgendeiner Weise zu beschränken.

Claims (9)

  1. Halbleitergehäuse mit: einer Vielzahl von signalübertragenden Chipanschlüssen (13) jeweils mit einer Oberseite zur Verbindung mit einer Unterseite eines Halbleiterchips (11) und mit einer als elektrische Verbindung nach außen dienenden Unterseite, wobei die Chipanschlüsse (13) eben sind, einer Vielzahl von entfernbaren Kunststoffbändern (15, 25), von denen jeweils eines an der Unterseite entsprechender Chipanschlüsse (13) angebracht ist und die jeweils gleiche Breite wie die Unterseite der entsprechenden Chipanschlüsse (13) haben, einer Vielzahl von isolierenden doppelseitigen Klebebändern (16, 26), von denen jeweils eines an der Oberseite entsprechender Chipanschlüsse (13) angebracht ist, um jeden Chip-anschluß (13) an dem Halbleiterchip (11) zu befestigen, einer Vielzahl von leitfähigen Kontakthügeln (18, 28), die jeweils zwischen den Oberseiten der entsprechenden Chipanschlüsse (13) und der Unterseite des Halbleiterchips (11) angeordnet sind, um den entsprechenden Chipanschluß (13) mit dem Halbleiterchip (11) elektrisch zu verbinden, und Gießharz (14), das einen vorbestimmten Bereich umhüllt, der den Halbleiterchip (11) und die Chipanschlüsse (13) umfaßt, ausgenommen die Unterseiten der Chipanschlüsse (13) und ausgenommen die entfernbaren Kunststoffbänder (15, 25).
  2. Halbleitergehäuse gemäß Anspruch 1, dadurch gekennzeichnet, daß die Chipanschlüsse (13) so bemessen und angeordnet sind, daß die Chipanschlüsse (13) in Draufsicht nicht über den Umriß des montierten Halbleiterchips (11) aus der Ebene gesehen vorstehen und um 50 μm bis 100 μm von dem Halbleitergehäuse nach unten abstehen.
  3. Halbleitergehäuse gemäß Anspruch 1, bei dem die isolierenden doppelseitigen Klebebänder (16, 26) thermisch abbindende oder thermoplastische Bänder sind.
  4. Halbleitergehäuse gemäß Anspruch 3, bei dem die isolierenden doppelseitigen Klebebänder (16, 26) eine Dicke von 70 μm bis 150 μm aufweisen.
  5. Halbleitergehäuse gemäß Anspruch 1, bei dem die leitfähigen Kontakthügel (18, 28) aus Lot oder aus Gold hergestellt sind.
  6. Halbleitergehäuse gemäß Anspruch 5, bei dem die leitfähigen Kontakthügel (18, 28) eine Höhe von 20 μm bis 50 μm aufweisen.
  7. Verfahren zur Herstellung eines Halbleitergehäuses mit den Schritten: Anbringen von leitfähigen Kontakthügeln (18, 28) auf Oberseiten von signalübertragenden, ebenen Chipanschlüssen (13) und Anbringen von entfernbaren Kunststoffbändern (15, 25) an Unterseiten der Chipanschlüsse (13), die jeweils die gleiche Breite wie die Unterseite der entsprechenden Chipanschlüsse (13) haben, Befestigen der Chipanschlüsse (13) an einer Unterseite eines Halbleiterchips (11) mit isolierenden doppelseitigen Klebebändern (16, 26), von denen jeweils eines zwischen der Oberseite der entsprechenden Chipanschlüsse (13) und der Unterseite des Halbleiterchips (11) angeordnet wird, Elektrisches Verbinden der leitfähigen Kontakthügel (18, 28) mit der Unterseite des Halbleiterchips (11) durch Wärmepressen, Vergießen von Gießharz (14) in einen vorbestimmten Bereich, der den Halbleiterchip (11) so umgibt, daß die Unterseiten der Chipanschlüsse (13) und die entfernbaren, an den Unterseiten der Chipanschlüsse (13) angebrachten Kunststoffbänder (15, 25) an einer Unterseite des vergossenen Harzkörpers freiliegen, und Entfernen der entfernbaren Kunststoffbänder (15, 25) von den Unterseiten der Chipanschlüsse (13), Ausführen eines chemischen Reinigungsvorgangs, um Verunreinigungen und Grate zu entfernen.
  8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß die isolierenden doppelseitigen Klebebänder (16, 26) wärmeaushärtende Bänder sind und nach dem Anbringen zum Abbinden in einem Ofen erwärmt werden.
  9. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß die isolierenden doppelseitigen Klebebänder (16, 26) thermoplastische Bänder sind und nach dem Anbringen bei einer Temperatur von 150°C bis 450°C ausgehärtet werden.
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Families Citing this family (174)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0468566A (ja) * 1990-07-09 1992-03-04 Fujitsu Ltd 半導体装置及びその製造方法
US5866951A (en) * 1990-10-12 1999-02-02 Robert Bosch Gmbh Hybrid circuit with an electrically conductive adhesive
US5677566A (en) * 1995-05-08 1997-10-14 Micron Technology, Inc. Semiconductor chip package
JP3565454B2 (ja) * 1995-08-02 2004-09-15 大日本印刷株式会社 樹脂封止型半導体装置
JP3467611B2 (ja) * 1995-09-29 2003-11-17 日本テキサス・インスツルメンツ株式会社 半導体装置の製造方法
JP3189703B2 (ja) * 1996-10-08 2001-07-16 富士通株式会社 半導体装置及びその製造方法
KR0179803B1 (ko) * 1995-12-29 1999-03-20 문정환 리드노출형 반도체 패키지
JPH09260538A (ja) * 1996-03-27 1997-10-03 Miyazaki Oki Electric Co Ltd 樹脂封止型半導体装置及び製造方法とその実装構造
JP3427874B2 (ja) * 1996-05-16 2003-07-22 沖電気工業株式会社 樹脂封止型半導体装置とその製造方法
KR0179925B1 (ko) * 1996-06-14 1999-03-20 문정환 리드프레임 및 그를 이용한 버텀 리드 반도체 패키지
KR100206910B1 (ko) * 1996-06-14 1999-07-01 구본준 반도체 패키지의 디플래쉬 방법
KR0179924B1 (ko) * 1996-06-14 1999-03-20 문정환 버텀리드 반도체 패키지
CN1420538A (zh) * 1996-07-12 2003-05-28 富士通株式会社 半导体装置的制造方法和半导体装置及其装配方法
US6881611B1 (en) * 1996-07-12 2005-04-19 Fujitsu Limited Method and mold for manufacturing semiconductor device, semiconductor device and method for mounting the device
JP3284262B2 (ja) * 1996-09-05 2002-05-20 セイコーエプソン株式会社 液晶表示装置及びそれを用いた電子機器
EP0844665A3 (de) * 1996-11-21 1999-10-27 Texas Instruments Incorporated Halbleiterscheibengrosse Verpackung
KR100239708B1 (ko) * 1996-11-27 2000-01-15 김영환 비엘피 패키지의 제조방법
DE19708617C2 (de) * 1997-03-03 1999-02-04 Siemens Ag Chipkartenmodul und Verfahren zu seiner Herstellung sowie diesen umfassende Chipkarte
US5777705A (en) * 1997-05-30 1998-07-07 International Business Machines Corporation Wire bond attachment of a liquid crystal display tile to a tile carrier
JP3881751B2 (ja) * 1997-08-20 2007-02-14 沖電気工業株式会社 半導体チップの実装構造および実装方法
US7247526B1 (en) 1998-06-10 2007-07-24 Asat Ltd. Process for fabricating an integrated circuit package
US6229200B1 (en) 1998-06-10 2001-05-08 Asat Limited Saw-singulated leadless plastic chip carrier
US7226811B1 (en) 1998-06-10 2007-06-05 Asat Ltd. Process for fabricating a leadless plastic chip carrier
US6989294B1 (en) 1998-06-10 2006-01-24 Asat, Ltd. Leadless plastic chip carrier with etch back pad singulation
US6933594B2 (en) * 1998-06-10 2005-08-23 Asat Ltd. Leadless plastic chip carrier with etch back pad singulation
US7271032B1 (en) 1998-06-10 2007-09-18 Asat Ltd. Leadless plastic chip carrier with etch back pad singulation
US8330270B1 (en) 1998-06-10 2012-12-11 Utac Hong Kong Limited Integrated circuit package having a plurality of spaced apart pad portions
US6872661B1 (en) 1998-06-10 2005-03-29 Asat Ltd. Leadless plastic chip carrier with etch back pad singulation and die attach pad array
US7270867B1 (en) 1998-06-10 2007-09-18 Asat Ltd. Leadless plastic chip carrier
US6635957B2 (en) * 1998-06-10 2003-10-21 Asat Ltd. Leadless plastic chip carrier with etch back pad singulation and die attach pad array
US7332375B1 (en) 1998-06-24 2008-02-19 Amkor Technology, Inc. Method of making an integrated circuit package
US6143981A (en) 1998-06-24 2000-11-07 Amkor Technology, Inc. Plastic integrated circuit package and method and leadframe for making the package
US7005326B1 (en) 1998-06-24 2006-02-28 Amkor Technology, Inc. Method of making an integrated circuit package
US7112474B1 (en) 1998-06-24 2006-09-26 Amkor Technology, Inc. Method of making an integrated circuit package
US7071541B1 (en) 1998-06-24 2006-07-04 Amkor Technology, Inc. Plastic integrated circuit package and method and leadframe for making the package
US7030474B1 (en) 1998-06-24 2006-04-18 Amkor Technology, Inc. Plastic integrated circuit package and method and leadframe for making the package
US6893900B1 (en) 1998-06-24 2005-05-17 Amkor Technology, Inc. Method of making an integrated circuit package
US6448633B1 (en) * 1998-11-20 2002-09-10 Amkor Technology, Inc. Semiconductor package and method of making using leadframe having lead locks to secure leads to encapsulant
KR100526844B1 (ko) * 1999-10-15 2005-11-08 앰코 테크놀로지 코리아 주식회사 반도체패키지 및 그 제조방법
KR100379089B1 (ko) 1999-10-15 2003-04-08 앰코 테크놀로지 코리아 주식회사 리드프레임 및 이를 이용한 반도체패키지
KR20010037247A (ko) 1999-10-15 2001-05-07 마이클 디. 오브라이언 반도체패키지
KR100403142B1 (ko) * 1999-10-15 2003-10-30 앰코 테크놀로지 코리아 주식회사 반도체패키지
US20070176287A1 (en) * 1999-11-05 2007-08-02 Crowley Sean T Thin integrated circuit device packages for improved radio frequency performance
US6580159B1 (en) 1999-11-05 2003-06-17 Amkor Technology, Inc. Integrated circuit device packages and substrates for making the packages
US6847103B1 (en) 1999-11-09 2005-01-25 Amkor Technology, Inc. Semiconductor package with exposed die pad and body-locking leadframe
DE19955537B4 (de) * 1999-11-18 2006-04-13 Orga Kartensysteme Gmbh Verfahren zur Herstellung eines Trägerelementes für einen IC-Baustein
KR100421774B1 (ko) 1999-12-16 2004-03-10 앰코 테크놀로지 코리아 주식회사 반도체패키지 및 그 제조 방법
US6639308B1 (en) * 1999-12-16 2003-10-28 Amkor Technology, Inc. Near chip size semiconductor package
KR100583494B1 (ko) * 2000-03-25 2006-05-24 앰코 테크놀로지 코리아 주식회사 반도체패키지
US7042068B2 (en) * 2000-04-27 2006-05-09 Amkor Technology, Inc. Leadframe and semiconductor package made using the leadframe
US6300674B1 (en) * 2000-06-19 2001-10-09 Harvatek Corp. Flat package for semiconductor diodes
US6840777B2 (en) * 2000-11-30 2005-01-11 Intel Corporation Solderless electronics packaging
KR20020058209A (ko) * 2000-12-29 2002-07-12 마이클 디. 오브라이언 반도체패키지
KR100731007B1 (ko) * 2001-01-15 2007-06-22 앰코 테크놀로지 코리아 주식회사 적층형 반도체 패키지
US6657132B2 (en) * 2001-03-15 2003-12-02 Micron Technology, Inc. Single sided adhesive tape for compound diversion on BOC substrates
US6545345B1 (en) 2001-03-20 2003-04-08 Amkor Technology, Inc. Mounting for a package containing a chip
US6967395B1 (en) 2001-03-20 2005-11-22 Amkor Technology, Inc. Mounting for a package containing a chip
KR100369393B1 (ko) * 2001-03-27 2003-02-05 앰코 테크놀로지 코리아 주식회사 리드프레임 및 이를 이용한 반도체패키지와 그 제조 방법
KR100393448B1 (ko) 2001-03-27 2003-08-02 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제조 방법
US7045883B1 (en) 2001-04-04 2006-05-16 Amkor Technology, Inc. Thermally enhanced chip scale lead on chip semiconductor package and method of making same
US7064009B1 (en) 2001-04-04 2006-06-20 Amkor Technology, Inc. Thermally enhanced chip scale lead on chip semiconductor package and method of making same
US6900527B1 (en) 2001-09-19 2005-05-31 Amkor Technology, Inc. Lead-frame method and assembly for interconnecting circuits within a circuit module
US7485952B1 (en) 2001-09-19 2009-02-03 Amkor Technology, Inc. Drop resistant bumpers for fully molded memory cards
US6630726B1 (en) 2001-11-07 2003-10-07 Amkor Technology, Inc. Power semiconductor package with strap
US7732914B1 (en) 2002-09-03 2010-06-08 Mclellan Neil Cavity-type integrated circuit package
US6818973B1 (en) * 2002-09-09 2004-11-16 Amkor Technology, Inc. Exposed lead QFP package fabricated through the use of a partial saw process
US7361533B1 (en) 2002-11-08 2008-04-22 Amkor Technology, Inc. Stacked embedded leadframe
US7723210B2 (en) 2002-11-08 2010-05-25 Amkor Technology, Inc. Direct-write wafer level chip scale package
US6905914B1 (en) 2002-11-08 2005-06-14 Amkor Technology, Inc. Wafer level package and fabrication method
US7190062B1 (en) 2004-06-15 2007-03-13 Amkor Technology, Inc. Embedded leadframe semiconductor package
US6798047B1 (en) 2002-12-26 2004-09-28 Amkor Technology, Inc. Pre-molded leadframe
US6847099B1 (en) 2003-02-05 2005-01-25 Amkor Technology Inc. Offset etched corner leads for semiconductor package
US6750545B1 (en) 2003-02-28 2004-06-15 Amkor Technology, Inc. Semiconductor package capable of die stacking
US6927483B1 (en) 2003-03-07 2005-08-09 Amkor Technology, Inc. Semiconductor package exhibiting efficient lead placement
US7001799B1 (en) 2003-03-13 2006-02-21 Amkor Technology, Inc. Method of making a leadframe for semiconductor devices
US6794740B1 (en) 2003-03-13 2004-09-21 Amkor Technology, Inc. Leadframe package for semiconductor devices
US6879034B1 (en) 2003-05-01 2005-04-12 Amkor Technology, Inc. Semiconductor package including low temperature co-fired ceramic substrate
US7095103B1 (en) 2003-05-01 2006-08-22 Amkor Technology, Inc. Leadframe based memory card
US7008825B1 (en) 2003-05-27 2006-03-07 Amkor Technology, Inc. Leadframe strip having enhanced testability
US6897550B1 (en) 2003-06-11 2005-05-24 Amkor Technology, Inc. Fully-molded leadframe stand-off feature
TWI233674B (en) * 2003-07-29 2005-06-01 Advanced Semiconductor Eng Multi-chip semiconductor package and manufacturing method thereof
KR100506035B1 (ko) * 2003-08-22 2005-08-03 삼성전자주식회사 반도체 패키지 및 그 제조방법
US7245007B1 (en) 2003-09-18 2007-07-17 Amkor Technology, Inc. Exposed lead interposer leadframe package
US6921967B2 (en) * 2003-09-24 2005-07-26 Amkor Technology, Inc. Reinforced die pad support structure
US7138707B1 (en) 2003-10-21 2006-11-21 Amkor Technology, Inc. Semiconductor package including leads and conductive posts for providing increased functionality
US7144517B1 (en) 2003-11-07 2006-12-05 Amkor Technology, Inc. Manufacturing method for leadframe and for semiconductor package using the leadframe
US7211879B1 (en) 2003-11-12 2007-05-01 Amkor Technology, Inc. Semiconductor package with chamfered corners and method of manufacturing the same
US7009286B1 (en) 2004-01-15 2006-03-07 Asat Ltd. Thin leadless plastic chip carrier
US7057268B1 (en) 2004-01-27 2006-06-06 Amkor Technology, Inc. Cavity case with clip/plug for use on multi-media card
US7091594B1 (en) 2004-01-28 2006-08-15 Amkor Technology, Inc. Leadframe type semiconductor package having reduced inductance and its manufacturing method
US20080003722A1 (en) * 2004-04-15 2008-01-03 Chun David D Transfer mold solution for molded multi-media card
US7091581B1 (en) 2004-06-14 2006-08-15 Asat Limited Integrated circuit package and process for fabricating the same
US7411289B1 (en) 2004-06-14 2008-08-12 Asat Ltd. Integrated circuit package with partially exposed contact pads and process for fabricating the same
US7202554B1 (en) 2004-08-19 2007-04-10 Amkor Technology, Inc. Semiconductor package and its manufacturing method
US7595225B1 (en) 2004-10-05 2009-09-29 Chun Ho Fan Leadless plastic chip carrier with contact standoff
US7217991B1 (en) 2004-10-22 2007-05-15 Amkor Technology, Inc. Fan-in leadframe semiconductor package
US7645640B2 (en) * 2004-11-15 2010-01-12 Stats Chippac Ltd. Integrated circuit package system with leadframe substrate
US7358119B2 (en) * 2005-01-12 2008-04-15 Asat Ltd. Thin array plastic package without die attach pad and process for fabricating the same
US7038321B1 (en) * 2005-04-29 2006-05-02 Delphi Technologies, Inc. Method of attaching a flip chip device and circuit assembly formed thereby
US7348663B1 (en) 2005-07-15 2008-03-25 Asat Ltd. Integrated circuit package and method for fabricating same
US7410830B1 (en) 2005-09-26 2008-08-12 Asat Ltd Leadless plastic chip carrier and method of fabricating same
US7507603B1 (en) 2005-12-02 2009-03-24 Amkor Technology, Inc. Etch singulated semiconductor package
US7572681B1 (en) 2005-12-08 2009-08-11 Amkor Technology, Inc. Embedded electronic component package
US7902660B1 (en) 2006-05-24 2011-03-08 Amkor Technology, Inc. Substrate for semiconductor device and manufacturing method thereof
US7968998B1 (en) 2006-06-21 2011-06-28 Amkor Technology, Inc. Side leaded, bottom exposed pad and bottom exposed lead fusion quad flat semiconductor package
US7687893B2 (en) 2006-12-27 2010-03-30 Amkor Technology, Inc. Semiconductor package having leadframe with exposed anchor pads
US7829990B1 (en) 2007-01-18 2010-11-09 Amkor Technology, Inc. Stackable semiconductor package including laminate interposer
US7982297B1 (en) 2007-03-06 2011-07-19 Amkor Technology, Inc. Stackable semiconductor package having partially exposed semiconductor die and method of fabricating the same
US7763980B2 (en) * 2007-06-28 2010-07-27 Sandisk Corporation Semiconductor die having a distribution layer
US7772047B2 (en) * 2007-06-28 2010-08-10 Sandisk Corporation Method of fabricating a semiconductor die having a redistribution layer
US7977774B2 (en) 2007-07-10 2011-07-12 Amkor Technology, Inc. Fusion quad flat semiconductor package
US7687899B1 (en) 2007-08-07 2010-03-30 Amkor Technology, Inc. Dual laminate package structure with embedded elements
US7777351B1 (en) 2007-10-01 2010-08-17 Amkor Technology, Inc. Thin stacked interposer package
US8089159B1 (en) 2007-10-03 2012-01-03 Amkor Technology, Inc. Semiconductor package with increased I/O density and method of making the same
EP2051294A3 (de) * 2007-10-16 2012-10-31 Honeywell International Inc. Hyperempflindlicher Sensor mit SOI Flip-Chip
JP2009099709A (ja) * 2007-10-16 2009-05-07 Nec Electronics Corp 半導体装置
US7847386B1 (en) 2007-11-05 2010-12-07 Amkor Technology, Inc. Reduced size stacked semiconductor package and method of making the same
US7956453B1 (en) 2008-01-16 2011-06-07 Amkor Technology, Inc. Semiconductor package with patterning layer and method of making same
US7723852B1 (en) 2008-01-21 2010-05-25 Amkor Technology, Inc. Stacked semiconductor package and method of making same
US8067821B1 (en) 2008-04-10 2011-11-29 Amkor Technology, Inc. Flat semiconductor package with half package molding
US7768135B1 (en) 2008-04-17 2010-08-03 Amkor Technology, Inc. Semiconductor package with fast power-up cycle and method of making same
US7808084B1 (en) 2008-05-06 2010-10-05 Amkor Technology, Inc. Semiconductor package with half-etched locking features
US8097929B2 (en) * 2008-05-23 2012-01-17 Chia-Sheng Lin Electronics device package and fabrication method thereof
US7791031B2 (en) * 2008-06-09 2010-09-07 Honeywell International Inc. Neutron detection structure
US8125064B1 (en) 2008-07-28 2012-02-28 Amkor Technology, Inc. Increased I/O semiconductor package and method of making same
US8184453B1 (en) 2008-07-31 2012-05-22 Amkor Technology, Inc. Increased capacity semiconductor package
US7847392B1 (en) 2008-09-30 2010-12-07 Amkor Technology, Inc. Semiconductor device including leadframe with increased I/O
US7989933B1 (en) 2008-10-06 2011-08-02 Amkor Technology, Inc. Increased I/O leadframe and semiconductor device including same
US8008758B1 (en) 2008-10-27 2011-08-30 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe
US8089145B1 (en) 2008-11-17 2012-01-03 Amkor Technology, Inc. Semiconductor device including increased capacity leadframe
US8072050B1 (en) 2008-11-18 2011-12-06 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe including passive device
US7875963B1 (en) 2008-11-21 2011-01-25 Amkor Technology, Inc. Semiconductor device including leadframe having power bars and increased I/O
US7982298B1 (en) 2008-12-03 2011-07-19 Amkor Technology, Inc. Package in package semiconductor device
US8487420B1 (en) 2008-12-08 2013-07-16 Amkor Technology, Inc. Package in package semiconductor device with film over wire
US7838324B2 (en) * 2008-12-19 2010-11-23 Honeywell International Inc. Neutron detection structure and method of fabricating
US20170117214A1 (en) 2009-01-05 2017-04-27 Amkor Technology, Inc. Semiconductor device with through-mold via
US8680656B1 (en) 2009-01-05 2014-03-25 Amkor Technology, Inc. Leadframe structure for concentrated photovoltaic receiver package
US8058715B1 (en) 2009-01-09 2011-11-15 Amkor Technology, Inc. Package in package device for RF transceiver module
US8153985B2 (en) * 2009-01-30 2012-04-10 Honeywell International Inc. Neutron detector cell efficiency
US8026589B1 (en) 2009-02-23 2011-09-27 Amkor Technology, Inc. Reduced profile stackable semiconductor package
US7960818B1 (en) 2009-03-04 2011-06-14 Amkor Technology, Inc. Conformal shield on punch QFN semiconductor package
US8575742B1 (en) 2009-04-06 2013-11-05 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe including power bars
US8796561B1 (en) 2009-10-05 2014-08-05 Amkor Technology, Inc. Fan out build up substrate stackable package and method
US8937381B1 (en) 2009-12-03 2015-01-20 Amkor Technology, Inc. Thin stackable package and method
US9691734B1 (en) 2009-12-07 2017-06-27 Amkor Technology, Inc. Method of forming a plurality of electronic component packages
US8324511B1 (en) 2010-04-06 2012-12-04 Amkor Technology, Inc. Through via nub reveal method and structure
US8294276B1 (en) 2010-05-27 2012-10-23 Amkor Technology, Inc. Semiconductor device and fabricating method thereof
US8440554B1 (en) 2010-08-02 2013-05-14 Amkor Technology, Inc. Through via connected backside embedded circuit features structure and method
US8487445B1 (en) 2010-10-05 2013-07-16 Amkor Technology, Inc. Semiconductor device having through electrodes protruding from dielectric layer
US8791501B1 (en) 2010-12-03 2014-07-29 Amkor Technology, Inc. Integrated passive device structure and method
US8674485B1 (en) 2010-12-08 2014-03-18 Amkor Technology, Inc. Semiconductor device including leadframe with downsets
US8390130B1 (en) 2011-01-06 2013-03-05 Amkor Technology, Inc. Through via recessed reveal structure and method
US8648450B1 (en) 2011-01-27 2014-02-11 Amkor Technology, Inc. Semiconductor device including leadframe with a combination of leads and lands
TWI557183B (zh) 2015-12-16 2016-11-11 財團法人工業技術研究院 矽氧烷組成物、以及包含其之光電裝置
TW201311069A (zh) * 2011-08-25 2013-03-01 Hon Hai Prec Ind Co Ltd 晶片封裝件及晶片封裝方法
US8552548B1 (en) 2011-11-29 2013-10-08 Amkor Technology, Inc. Conductive pad on protruding through electrode semiconductor device
US9704725B1 (en) 2012-03-06 2017-07-11 Amkor Technology, Inc. Semiconductor device with leadframe configured to facilitate reduced burr formation
US9048298B1 (en) 2012-03-29 2015-06-02 Amkor Technology, Inc. Backside warpage control structure and fabrication method
US9129943B1 (en) 2012-03-29 2015-09-08 Amkor Technology, Inc. Embedded component package and fabrication method
TWI556361B (zh) * 2012-12-11 2016-11-01 鴻海精密工業股份有限公司 鐳射晶片封裝結構
US9888283B2 (en) 2013-03-13 2018-02-06 Nagrastar Llc Systems and methods for performing transport I/O
US9647997B2 (en) 2013-03-13 2017-05-09 Nagrastar, Llc USB interface for performing transport I/O
US9041226B2 (en) * 2013-03-13 2015-05-26 Infineon Technologies Ag Chip arrangement and a method of manufacturing a chip arrangement
USD759022S1 (en) 2013-03-13 2016-06-14 Nagrastar Llc Smart card interface
USD729808S1 (en) 2013-03-13 2015-05-19 Nagrastar Llc Smart card interface
USD758372S1 (en) * 2013-03-13 2016-06-07 Nagrastar Llc Smart card interface
KR101486790B1 (ko) 2013-05-02 2015-01-28 앰코 테크놀로지 코리아 주식회사 강성보강부를 갖는 마이크로 리드프레임
KR101563911B1 (ko) 2013-10-24 2015-10-28 앰코 테크놀로지 코리아 주식회사 반도체 패키지
US9673122B2 (en) 2014-05-02 2017-06-06 Amkor Technology, Inc. Micro lead frame structure having reinforcing portions and method
TWI628723B (zh) * 2015-03-10 2018-07-01 精材科技股份有限公司 一種晶片尺寸等級的感測晶片封裝體及其製造方法
USD780763S1 (en) 2015-03-20 2017-03-07 Nagrastar Llc Smart card interface
USD864968S1 (en) 2015-04-30 2019-10-29 Echostar Technologies L.L.C. Smart card interface
JP1647727S (de) * 2018-02-01 2019-12-09
USD930000S1 (en) 2018-10-12 2021-09-07 Huawei Technologies Co., Ltd. Memory card

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01161724A (ja) * 1987-12-18 1989-06-26 Citizen Watch Co Ltd 表面実装用半導体装置の製造方法
US4842662A (en) * 1988-06-01 1989-06-27 Hewlett-Packard Company Process for bonding integrated circuit components
JPH01179334A (ja) * 1988-01-05 1989-07-17 Citizen Watch Co Ltd 半導体素子の実装方法
JPH0444347A (ja) * 1990-06-11 1992-02-14 Hitachi Ltd 半導体装置及びその製造方法
DE4230187A1 (de) * 1991-09-11 1993-03-18 Gold Star Electronics Baueinheit mit speicher-ic, sowie verfahren zum herstellen einer solchen baueinheit
US5200362A (en) * 1989-09-06 1993-04-06 Motorola, Inc. Method of attaching conductive traces to an encapsulated semiconductor die using a removable transfer film
DE4238646A1 (en) * 1991-11-14 1993-06-03 Gold Star Electronics New encapsulated semiconductor memory chip - has chips with bonding pads on central region, lead frame with leads connected to bonding parts, insulating adhesive, metal wire for electrical connection etc.

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6094744A (ja) * 1983-10-27 1985-05-27 Nippon Denso Co Ltd 混成集積回路装置
US4604644A (en) * 1985-01-28 1986-08-05 International Business Machines Corporation Solder interconnection structure for joining semiconductor devices to substrates that have improved fatigue life, and process for making
US4974057A (en) * 1986-10-31 1990-11-27 Texas Instruments Incorporated Semiconductor device package with circuit board and resin
JPS63254758A (ja) * 1987-04-13 1988-10-21 Tomoegawa Paper Co Ltd 半導体装置
JP2762792B2 (ja) * 1991-08-30 1998-06-04 日本電気株式会社 光半導体装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01161724A (ja) * 1987-12-18 1989-06-26 Citizen Watch Co Ltd 表面実装用半導体装置の製造方法
JPH01179334A (ja) * 1988-01-05 1989-07-17 Citizen Watch Co Ltd 半導体素子の実装方法
US4842662A (en) * 1988-06-01 1989-06-27 Hewlett-Packard Company Process for bonding integrated circuit components
US5200362A (en) * 1989-09-06 1993-04-06 Motorola, Inc. Method of attaching conductive traces to an encapsulated semiconductor die using a removable transfer film
JPH0444347A (ja) * 1990-06-11 1992-02-14 Hitachi Ltd 半導体装置及びその製造方法
DE4230187A1 (de) * 1991-09-11 1993-03-18 Gold Star Electronics Baueinheit mit speicher-ic, sowie verfahren zum herstellen einer solchen baueinheit
DE4238646A1 (en) * 1991-11-14 1993-06-03 Gold Star Electronics New encapsulated semiconductor memory chip - has chips with bonding pads on central region, lead frame with leads connected to bonding parts, insulating adhesive, metal wire for electrical connection etc.

Also Published As

Publication number Publication date
JP3454920B2 (ja) 2003-10-06
KR950002000A (ko) 1995-01-04
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