DE4433721A1 - Nichtflüchtige Halbleiterspeicheranordnung - Google Patents

Description

Die Erfindung betrifft eine elektrisch programmierbare nichtflüchtige Halbleiterspeicheranordnung (EEPROM) und insbesondere einen EEPROM zur Durchführung einer Mehr­ größen-Speicheroperation zum Speichern von Information aus zwei oder mehr Bits in einer Speicherzelle.

Als eine Art eines EEPROMs ist ein NAND-EEPROM bekannt, der mit hoher Dichte integriert werden kann. Bei diesem NAND-EEPROM sind eine Vielzahl von Speicherzellen als eine Einheit miteinander in Reihe geschaltet, so daß benachbarte Speicherzellen eine Source- und eine Drain­ elektrode gemeinsam belegen und diese Speicherzellen an eine Bitleitung angeschlossen sind. Eine Speicherzelle besitzt im allgemeinen eine FETMOS-Struktur, in welcher eine Ladungsaufspeicherschicht und ein Steuergate über­ einander gestapelt sind. Ein Speicherzellenarray ist integriert und in einer in einem p- oder n-Typ-Substrat vorgesehenen p-Typ-Wanne geformt. Die Drainseite einer NAND-Zelle ist über ein Wählgate an eine Bitleitung an­ geschlossen, während die Sourceseite über ein Wählgate mit einer gemeinsamen oder Sammel-Sourceleitung verbun­ den ist. Die Steuergates der Speicherzellen sind unter Bildung einer Wortleitung fortlaufend in einer Reihen- bzw. Zeilenrichtung angeordnet.

Dieser NAND-Zellen-EEPROM arbeitet wie folgt: eine Da­ teneinschreib- bzw. -einleseoperation wird fortlaufend von einer Speicherzelle in einer Position, die am wei­ testen von der Bitleitung entfernt ist, her durchge­ führt. An das Steuergate einer gewählten bzw. angesteu­ erten Speicherzelle wird eine hohe Spannung Vpp (= etwa 20 V) angelegt, während eine mittlere Spannung Vppm (= etwa 10 V) an das Steuergate und das Wählgate einer Speicherzelle angelegt wird, die näher an der Bitlei­ tung als die gewählte Speicherzelle liegt; eine Span­ nung von 0 V oder eine mittlere Spannung Vm (= etwa 8 V) wird entsprechend Daten der Bitleitung aufgeprägt. Wenn die Spannung von 0 V an der Bitleitung anliegt, während das Potential der Bitleitung zum Drain der ge­ wählten Speicherzelle getragen und Elektronen in die Ladungsaufspeicherschicht der gewählten Speicherzelle injiziert. Dabei wird die Schwellenspannung der gewähl­ ten Speicherzelle positiv, d. h. in positiver Richtung verschoben. Dieser Zustand ist durch z. B. "1" repräsen­ tiert. Wenn die Spannung Vm an der Bitleitung anliegt, werden Elektronen nicht effektiv in die Ladungsaufspei­ cherschicht der gewählten Speicherzelle injiziert, so daß die Schwellenspannung der gewählten Speicherzelle ohne Änderung negativ bleibt. Dieser Zustand ist ein Löschzustand, und er ist durch "0" repräsentiert. An Speicherzellen, die ein Steuergate gemeinsam belegen, wird eine Dateneinschreiboperation auf einmal durchge­ führt.

Eine Datenlöschoperation er folgt an allen Speicherzel­ len in einer NAND-Zelle auf einmal. Genauer gesagt: al­ le Steuergates werden auf 0 V gesetzt, und die p- (Typ-)Wanne wird auf 20 V gesetzt. Dabei werden das Wählgate, die Bitleitung und die Sourceleitung auf 20 V gesetzt. Auf diese Weise werden Elektronen aus den La­ dungsaufspeicherschichten aller Speicherzellen in die p-Wanne entladen, wobei die Schwellenspannungen der Speicherzellen negativ verschoben werden.

Eine Datenausleseoperation erfolgt wie folgt: das Steu­ ergate einer gewählten oder angesteuerten Speicherzelle wird auf 0 V gesetzt; die Steuergates und Wählgates der restlichen Speicherzellen werden auf ein Stromquellen­ potential Vcc (z. B. 5 V) gesetzt; ferner wird detek­ tiert, ob in der gewählten Speicherzelle ein Strom fließt.

Aufgrund der Einschränkung oder Erfordernisse der Le­ seoperation muß eine Schwellenspannung, die bei einer "1"-Daten-Einschreiboperation gesetzt ist, so geregelt werden, daß sie in einem Bereich von 0 V bis Vcc liegt. Aus diesem Grund wird eine Verifizier- oder Prüfopera­ tion durchgeführt, um nur eine Speicherzelle zu erfas­ sen, in welcher die Daten "1" nicht ausreichend einge­ schrieben sind; neu eingeschriebene Daten werden so ge­ setzt oder vorgegeben, daß eine Neueinschreiboperation nur für die Speicherzelle durchgeführt wird, in welche die Dateneinheit "1" nicht ausreichend eingeschrieben ist (Bit-für-Bit-Prüfoperation). Die Speicherzelle, in welche die Dateneinheit "1" nicht ausreichend einge­ schrieben ist, wird durch Durchführung einer Leseopera­ tion (Verifizier- oder Prüfleseoperation) so festge­ stellt, daß ein gewähltes Steuergate auf z. B. 0,5 V ge­ setzt wird (Verifizier- bzw. Prüfspannung).

Genauer gesagt: wenn die Schwellenspannung der Spei­ cherzelle eine Spanne in bezug auf 0 V aufweist und nicht auf 0,5 V oder mehr gesetzt ist, fließt der Strom in der gewählten Speicherzelle, wobei letztere als eine Speicherzelle festgestellt wird, in welche die Daten­ einheit "1" nicht ausreichend eingeschrieben ist. Da in einer Speicherzelle, die auf einen "0"-Daten-Ein­ schreibzustand gesetzt ist, ein Strom fließt, ist oder wird eine als Verifizier- bzw. Prüfschaltung vorgesehe­ ne Schaltung zum Kompensieren des in der Speicherzelle fließenden Stroms angeordnet, um zu verhindern, daß die Speicherzelle irrtümlich als solche erkannt wird, in welche die Dateneinheit "1" nicht ausreichend einge­ schrieben ist. Diese Verifizierschaltung führt eine Einschreibverifizieroperation mit hoher Geschwindigkeit durch. Wenn eine Dateneinschreiboperation durchgeführt wird, während einer Einschreiboperation und eine Ein­ schreibverifizieroperation wiederholt werden, wird eine Einschreibzeit für jede Speicherzelle optimal, und die Schwellenspannung jeder Speicherzelle, die bei einer "1"-Dateneinschreiboperation gesetzt (angesteuert) ist, wird so geregelt, daß sie in einem Bereich von 0 V bis Vcc fällt.

Um bei diesem NAND-Zellen-EEPROM eine Mehrgrößenspei­ cheroperation zu realisieren, wird beispielsweise be­ rücksichtigt, daß Zustände, die bei einer Einschrei­ boperation gesetzt werden, drei durch "0", "1" und "2" repräsentierte Zustände sein sollen. Ein "0"-Datenein­ schreibzustand ist als ein Zustand definiert, in wel­ chem die Schwellenspannung negativ ist; ein "1"-Daten­ einschreibzustand ist ein solcher, in welchem die Schwellenspannung von 0 V bis 1/2 Vcc reicht; ein "1"- Dateneinschreibzustand ist als ein Zustand definiert, in welchem die Schwellenspannung von 1/2 Vcc bis Vcc reicht. Bei einer herkömmlichen Verifizierschaltung kann eine auf einen "0"-Dateneinschreibzustand gesetzte Speicherzelle daran gehindert werden, daß sie irrtüm­ lich als Speicherzelle erkannt wird, in welche die Da­ ten "1" oder "2" nicht zufriedenstellend eingeschrieben sind.

Die herkömmliche Verifizierschaltung ist jedoch nicht für eine Mehrgrößenspeicheroperation ausgelegt. Wenn dabei angenommen wird, daß eine Speicherzelle, die auf einem Daten-"2"-Einschreibzustand gesetzt ist, eine Schwellenspannung aufweist, die gleich groß oder höher ist als eine Verifizierspannung für die Feststellung, ob die Dateneinheit "1" nicht ausreichend eingeschrie­ ben worden ist, und die gleich groß oder kleiner ist als 1/2 Vcc, fließt aus diesem Grund bei der Feststel­ lung, ob die Dateneinheit "1" nicht ausreichend einge­ schrieben ist, kein Strom in der Speicherzelle, und die Speicherzelle wird irrtümlich als solcher erkannt, wel­ che die Dateneinheit "2" ausreichend eingeschrieben ist.

Zur Verhinderung einer irrtümlichen Erkennung einer Speicherzelle, in welche Daten nicht ausreichend oder zufriedenstellend eingeschrieben sind, und zur Durch­ führung einer Mehrgrößen-Einschreibverifizieroperation wird darüber hinaus eine Verifiziereinschreiboperation durchgeführt, um eine Speicherzelle mit zufriedenstel­ lend eingeschriebener Dateneinheit "1" in einen "2"- Dateneinschreibzustand zu setzen, in dem detektiert oder festgestellt wird, ob die Speicherzelle eine sol­ che ist, in welche die Dateneinheit "2" nicht zufrie­ denstellend eingeschrieben ist. In diesem Fall wird je­ doch eine Speicherzelle, die in einen "2"-Datenein­ schreibzustand gesetzt ist, in einen "1"- und sodann in einen "2"-Dateneinschreibzustand gesetzt. Aus diesem Grund ist für die Einschreib- oder auch Einleseoperati­ on eine längere Zeit möglich, so daß die Einschreibope­ ration nicht mit hoher Geschwindigkeit durchführbar ist.

Wenn - wie oben beschrieben - ein herkömmlicher NAND- Zellen-EEPROM für die Durchführung einer Mehrgrößen­ speicheroperation benutzt und eine Bit-für-Bit- Verifizieroperation mittels einer herkömmlichen Verifi­ zierschaltung ausgeführt wird, wird in nachteiliger Weise eine fehlerhafte Verifizieroperation durchge­ führt.

Aufgabe der Erfindung ist die Schaffung eines EEPROMs, der mehrwertige Information bzw. Mehrgrößeninformation zu speichern und eine Einschreibverifizieroperation mit hoher Geschwindigkeit und ohne jede fehlerhafte Verifi­ zieroperation durchzuführen vermag.

Diese Aufgabe wird durch in den unabhängigen Ansprüchen gekennzeichneten Merkmale gelöst.

Gemäß einem ersten Merkmal der Erfindung ist deren Ge­ genstand eine nichtflüchtige Halbleiterspeicheranord­ nung zum Speichern von Mehrgrößendaten, die gekenn­ zeichnet ist durch ein Speicherzellenarray, in welchem Speicherzellen, die elektrisch programmierbar und von denen jede mindestens drei Speicherzustände besitzt, in einer Matrix angeordnet sind, einer Anzahl von Ein­ schreibdatenschaltungen zum Zwischenspeichern von Daten für das Kontrollieren von Einschreiboperationszuständen der mehreren Speicherzellen im Speicherzellenarray, ei­ ne Einlese- oder Einschreibeinrichtung für die gleich­ zeitige Durchführung einer Einschreiboperation an den mehreren Speicherzellen nach Maßgabe der Inhalte der Datenschaltungen, die jeweils den mehreren Speicherzel­ len entsprechen, eine Prüf- oder Verifiziereinrichtung zum gleichzeitigen Prüfen der Zustände der mehreren Speicherzellen, die bei der Einschreiboperation gesetzt oder angesteuert sind, und eine Einrichtung zum Aktua­ lisieren der Inhalte der Einschreibdatenschaltungen in der Weise, daß eine Einschreiboperation nur an einer Speicherzelle vorgenommen wird, in welche Daten nicht ausreichend oder zufriedenstellend eingeschrieben sind, und zwar auf der Grundlage der Inhalte der Datenschal­ tungen und der Zustände der in der Einschreiboperation gesetzten oder angesteuerten Speicherzellen, wobei die auf die Inhalte der Datenschaltung gestützte Ein­ schreiboperation, eine Einschreibverifizieroperation und eine Operation zum Aktualisieren der Inhalte der Einschreibdatenschaltungen wiederholt ausgeführt wer­ den, bis die mehreren Speicherzellen in vorbestimmte Einschreibzustände gesetzt sind, um damit eine Daten­ einschreiboperation elektrisch durchzuführen.

Gemäß einem anderen Merkmal der Erfindung ist der Ge­ genstand eine nichtflüchtige Halbleiterspeicheranord­ nung, umfassend:
ein Speicherzellenarray aus einer Vielzahl von Spei­ cherzellen, die in einer Matrix angeordnet und jeweils elektrisch programmierbar sind,
wobei jede Speicherzelle mindestens drei Speicherzu­ stände aufweist und willkürliche oder beliebige Daten "i" (i = 0, 1, . . . , n - 1; n 3) als Mehrgrößendaten speichert und (wobei) ein der Dateneinheit "0" entspre­ chender Speicherzustand ein Löschzustand ist,
eine Anzahl von Datenschaltungen, die jeweils als Leseverstärker dienen und eine Funktion zum Abfragen oder Abgreifen (sensing) von Daten und eine Funktion zum Speichern abgegriffener Information als Daten für die Steuerung eines Einschreiboperationszustands einer betreffenden Speicherzelle im Speicherzellenarray (1) aufweisen,
eine Einschreibeinheit zur Durchführung einer Ein­ schreiboperation an der Vielzahl von Speicherzellen nach Maßgabe der Inhalte der jeweils (jeder) der Viel­ zahl von Speicherzellen entsprechenden Datenschaltun­ gen,
eine i-te (i = 1, 2, . . . , n - 1) Einschreibverifi­ ziereinheit zum Prüfen, ob der bei oder in der Ein­ schreiboperation gesetzte Speicherzustand jeder der Vielzahl von Speicherzellen zu einem Speicherzustand der Dateneinheit "i" wird (bzw. diesem entspricht), eine i-te (i = 1, 2, . . . , n - 1) Datenschaltungsin­ halt-Simultanaktulaisiereinheit zum gleichzeitigen oder Simultan-Aktualisieren der Inhalte der Datenschaltungen entsprechend einer Speicherzelle, in welcher die Daten­ einheit "i" zu speichern ist, derart, daß eine Wieder- oder Neueinschreiboperation nur an einer Speicherzelle, in welche Daten nicht ausreichend eingeschrieben sind, auf der Grundlage der Inhalte der Datenschaltungen und der in der Einschreiboperation gesetzten Speicherzu­ stände der Speicherzellen durchgeführt wird, und
eine Datenschaltungsinhalt-Aktualisiereinheit zur Durchführung einer durch die i-te Einschreibverifi­ ziereinheit vorgenommenen Speicherprüfoperation und ei­ ner durch die i-te Datenschaltungsinhalt-Simultanak­ tualisiereinheit vorgenommenen Simultanaktualisierope­ ration von (to) Dateneinheit "1" auf Daten "n - 1" (mit einer Häufigkeit von) n - 1-mal zwecks Aktualisierung der Inhalte aller Datenschaltungen,
wobei die i-te Datenschaltungsinhalt-Simultanak­ tualisiereinheit von Bitleitungspotentialen, bei denen die in einer Einschreiboperation gesetzten Speicherzu­ stände der Speicherzellen durch die i-te Einschreibve­ rifiziereinheit ausgegeben werden, (diese) nach Maßgabe des Inhalts der Datenschaltungen korrigiert, als Wie­ der- oder Neueinschreibdaten ein Bitleitungspotential entsprechend einer Speicherzelle, in welcher Daten "i" (i 1) gespeichert werden sollen, abgreift/speichert, die Inhalte der Datenschaltungen aktualisiert, das Bit­ leitungspotential, bei dem der in der Einschreibopera­ tion gesetzte Zustand der Speicherzelle nach Maßgabe der Inhalte der Datenschaltungen ausgegeben wird, so korrigiert, daß Bitleitungspotentiale entsprechend Speicherzellen, in denen Daten, mit Ausnahme der Daten­ einheit "i", zu speichern sind, so abgegrif­ fen/gespeichert werden, daß die Inhalte der Datenschal­ tungen gehalten werden (erhalten bleiben), (ferner) die Datenspeicherzustände der Datenschaltungen hält, bis die Bitleitungspotentiale korrigiert sind, die Daten­ schaltungen als Leseverstärker betätigt, während die korrigierten Bitleitungspotentiale gehalten werden, und gleichzeitig oder simultan die Inhalte der Datenschal­ tungen entsprechend der Speicherzelle, in welcher die Dateneinheit "i" zu speichern ist, aktualisiert,
und wobei eine Einschreiboperation auf der Grundlage der Inhalte der Datenschaltungen und eine Datenschal­ tungsinhalt-Aktualisieroperation wiederholt durchge­ führt werden, bis die Vielzahl der Speicherzellen in vorbestimmte Einschreibzustände gesetzt sind, um damit eine Dateneinschreiboperation elektrisch durchzuführen.

Im folgenden sind bevorzugte Ausführungsformen der Er­ findung beschrieben.

• (1) Die Datenschaltungen steuern Einschreiboperati­ onszustände der Speicherzellen nach Maßgabe von in den Datenschaltungen abgespeicherten Daten in einer Ein­ schreiboperation zwecks Durchführung der Steuerung der­ art, daß die Zustände der Speicherzellen in vorbestimm­ te Einschreibzustände geändert werden oder die Zustände der Speicherzellen in den vor der Einschreiboperation gesetzten Zuständen gehalten werden bzw. bleiben.
• (2) Für eine Datenschaltung, die einer in einen "i"- Dateneinschreibzustand zu setzenden Speicherzelle ent­ spricht, ändert eine Simultanaktualisiereinrichtung für einen i-ten Datenschaltungsinhalt Daten der Datenschal­ tung zu Daten für die Steuerung des Zustands der Spei­ cherzelle zum Erhalten des Zustands der Speicherzelle in einem vor der Einschreiboperation gesetzten Zustand, wenn Speicherzellen entsprechend einer Datenschaltung, in welcher Daten zur Änderung einer Speicherzelle auf einen "i"-Dateneinschreibzustand gespeichert sind, ei­ nen "i"-Dateneinschreibzustand erreichen, und sie setzt Daten zum Steuern des Zustands der Speicherzelle für die Änderung ihres Zustands auf den "i"-Datenein­ schreibzustand in der Datenschaltung, wenn die Spei­ cherzelle entsprechend der Datenschaltung, in welcher Daten zur Änderung einer Speicherzelle in einem "i"- Dateneinschreibzustand gespeichert sind, diesen Zustand nicht erreicht, und sie setzt Daten zum Steuern des Zu­ stands der Speicherzelle zur Aufrechterhaltung von de­ ren Zustand, den sie vor der Einschreiboperation inne­ hatte, wenn die Datenschaltung Daten zum Steuern des Zustands der Speicherzelle speichert, um die Speicher­ zelle in dem Zustand vor der Einschreiboperation zu halten, wobei diese Aktualisiereinrichtung die, Inhalte der Datenschaltungen entsprechend den Speicherzellen, in denen Daten mit Ausnahme der Dateneinheit "i" zu speichern sind, nicht ändert.
• (3) Jede der Speicherzellen ist durch Stapeln und Ausbilden einer Ladungsaufspeicherschicht und eines Steuergates auf einer Halbleiterschicht gebildet und speichert willkürliche Daten "i" (i = 0, 1, . . . , n - 1; n 3) als mindestens drei Speicherzustände und als Mehrgrößendaten unter Heranziehung der Größen von Schwellenspannungen, wobei die i-te Einschreibverifi­ ziereinrichtung ein vorbestimmtes i-tes Verifizierpo­ tential an das Steuergate anlegt, um zu verifizieren bzw. zu prüfen, ob eine Schwellenspannung einer Spei­ cherzelle, die in den "i"-Dateneinschreibzustand ge­ setzt ist, eine gewünschte Schwellenspannung ist.
• (4) Ein Speicherzustand entsprechend der Dateneinheit "0" ist ein gelöschter Zustand; eine Differenz zwischen der Schwellenspannung entsprechend dem Datenzustand "n - 1" und der Schwellenspannung entsprechend einem Datenzustand "0" ist ein Maximum; Schwellenspannungen entsprechend Datenzuständen "1", "2", . . . , "i", . . . , "n - 2" reichen von der Schwellenspannung entsprechend dem Datenzustand "0" bis zur Schwellenspannung entspre­ chend dem Datenzustand "n - 1", und die Schwellenspan­ nungen entsprechend den Datenzuständen "1", "2", . . . , "i", . . . , "n - 2" sind von der Schwellenspannung ent­ sprechend dem Datenzustand "0" geordnet (ordered). Die nichtflüchtige Halbleiterspeicheranordnung umfaßt eine erste Bitleitungspotential-Einstellschaltung um für ei­ ne Anzahl von Bitleitungspotentialen, bei denen Zustän­ de der bei einer Einschreiboperation gesetzten oder an­ gesteuerten Speicherzellen durch die i-te Einschreibe­ verifiziereinrichtung ausgegeben werden, wenn die Daten­ schaltungen ein Bitleitungspotential entsprechend einer Datenschaltung messen oder erfassen, deren Inhalte aus Daten zum Steuern der Zustände der Speicherzellen zur Aufrechterhaltung von deren Zuständen in den vor der Einschreiboperation gesetzten Zuständen sind, das Bit­ leitungspotential auf ein erstes Korrekturbitleitungs­ potential zu setzen, das zu Daten zum Steuern der Zu­ stände der Speicherzellen für die Aufrechterhaltung von deren Zuständen in den vor der Einschreiboperation ge­ setzten Zuständen werden, sowie eine j-te Bitleitungs­ potential-Einstellschaltung, um von den Bitleitungspo­ tentialen entsprechend Speicherzellen, die auf "j"- Dateneinschreibzustände (i + 1 j) gesetzt sind, unter den Bitleitungspotentialen, bei denen Zustände von bei einer Einschreiboperation gesetzten oder angesteuerten Speicherzellen durch die i-te (1 i n - 2) Ein­ schreibverifiziereinrichtung ausgegeben werden, wenn eine Datenschaltung nur ein Bitleitungspotential ent­ sprechend einer Datenschaltung mißt oder erfaßt, deren Inhalte Daten zum Steuern der Zustände der Speicherzel­ len auf die Zustände der Speicherzellen in "j"-Daten­ einschreibzustände sind, das Bitleitungspotential auf ein zweites Korrekturbitleitungspotential zu setzen, das zu Daten zum Steuern der Zustände der Speicherzel­ len zwecks Änderung ihrer Zustände auf die "j"-Daten­ einschreibzustände werden, wobei zum Aktualisieren der Inhalte der Datenschaltungen ein Bitleitungspotential, bei dem Zustände der Speicherzellen, die bei einer Ein­ schreiboperation gesetzt sind, mittels einer i-ten Ein­ schreibverifizieroperation ausgegeben werden, durch die ersten, (i + 1)-ten, (i + 2)-ten, . . . , (n - 1)-ten-Bit­ leitungspotential-Einschreibschaltungen korrigiert wird.
• (5) Jede der Datenschaltungen besteht aus einer er­ sten Datenspeichereinheit zum Speichern von Information für die Anzeige, ob ein Zustand einer Speicherzelle in einem vor einer Dateneinschreiboperation gesetzten oder vorgegebenen Zustand erhalten wird, und einer zweiten Datenspeichereinheit, um dann, wenn die Information der ersten Datenspeichereinheit nicht die Information zum Steuern des Zustands der Speicherzelle zum Aufrechter­ halten ihres Zustands in einem vor der Einschreibopera­ tion gesetzten Zustand ist, Information zu speichern, die einen in der Speicherzelle abzuspeichernden Ein­ schreibzustand "i" (i = 1, 2, . . . , n - 1) anzeigt, wo­ bei die ersten Datenspeichereinheit eine Funktion zum Abgreifen/Speichern von Bitleitungspotentialen besitzt, die durch die ersten, (i + 1)-ten, (i + 2)-ten, . . . , (n - 1)-ten Bitleitungspotential-Einschreibschaltungen nach Maßgabe der Inhalte der Datenschaltungen korri­ giert werden, um die Datenschaltungsinhalt-Aktualisier­ operation durchzuführen, und bei denen die bei der Ein­ schreiboperation gesetzten Speicherzustände der Spei­ cherzellen mittels der oder bei der i-ten Einschreibve­ rifizieroperation ausgegeben werden.
• Die nichtflüchtige Halbleiterspeicheranordnung umfaßt eine Einschreibverhinderungs- oder -schutzbitleitungs­ spannung-Ausgabeschaltung, um dann, wenn die Informati­ on der ersten Datenspeichereinheit die Information zum Steuern des Zustands der Speicherzellen ist, um den Zu­ stand der Speicherzellen in den vor einer Einschreib­ operation gesetzten Zuständen zu halten, eine Ein­ schreibschutzbitleitungsspannung zu einer Bitleitung in der Einschreiboperation aus zugeben, sowie eine i-te (i = 1, 2, . . . , n - 1) Bitleitungsspannung-Ausgabe­ schaltung, um dann, wenn die Information der ersten Da­ tenspeichereinheit nicht Information zum Steuern der Zustände der Speicherzellen, um diese in den vor der Einschreiboperation gesetzten Zuständen zu halten, ist, eine Bitleitungsspannung in einer i-ten Einschreibope­ ration nach Maßgabe von Information aus zugeben, die ei­ nen in einer Speicherzelle der zweiten Datenspeicher­ einheit abzuspeichernden Einschreibzustand "i" anzeigt.
• (7) Die erste Bitleitungspotential-Einstellschaltung und die Einschreibschutzbitleitungsspannungs-Ausgabe­ schaltung sind gemeinsame erste Bitleitungsspannungs- Steuerschaltungen. Die Eingangsspannung jeder dieser genannten Schaltungen umfaßt eine Eingangsspannung, de­ ren Ausgabe eine Einschreibschutz-Bitleitungsspannung in einer Einschreiboperation und ein erstes Korrektur- Bitleitungspotential in einer Datenschaltungsinhalt- Aktualisieroperation sein soll. Die j-te (j = 2, 3, . . . , n - 1) Bitleitungspotential-Einstellschaltung und die j-te Einschreibbitleitungsspannungs-Ausgabeschal­ tung sind gemeinsame (common) j-te Bitleitungsspan­ nungs-Steuerschaltungen. Jede dieser Steuerschaltungen weist einen Eingang auf, dessen Ausgang oder Ausgabe eine j-te Einschreibbitleitungsspannung in der Ein­ schreiboperation und ein zweites Korrektur-Bitleitungs­ potential in einer Datenschaltungsinhalt-Aktualisier­ operation sein soll.
• (8) Jede der Speicherzellen ist durch Stapeln und Ausbilden einer Ladungsaufspeicherschicht und eines Steuergates auf einer Halbleiterschicht gebildet; die Speicherzellen sind als Einheiten, die jeweils durch eine Anzahl von Speicherzellen gebildet sind, zur Aus­ bildung von NAND-Zellenstrukturen miteinander in Reihe geschaltet.
• (9) Jede der Speicherzellen ist durch Stapeln und Ausbildung einer Ladungsaufspeicherschicht und eines Steuergates auf einer Halbleiterschicht gebildet, so daß eine NOR-Zellenstruktur geformt ist.

Ein Mehrgrößen-(n-Wert oder -Größen-)Speichertyp EEPROM gemäß den ersten und zweiten Merkmalen der Erfindung ist so ausgestaltet, daß eine Verifizierleseoperation durch n - 1 Grundoperationszyklen durchgeführt wird. Ein gelöschter Zustand bzw. Löschzustand ist durch Da­ ten "0" repräsentiert, während Mehrgrößenpegel durch "0", "1", . . . , "i", . . ., "n - 1" in einer Reihenfolge von einer kleinen Schwellenspannung aus repräsentiert sind. Dabei ist ein i-ter Zyklus ausgelegt, um zu veri­ fizieren, ob eine "i"-Dateneinschreiboperation ausrei­ chend oder zufriedenstellend durchgeführt ist bzw. wird.

Aus diesem Grund umfaßt der EEPROM eine Verifizierpoten­ tialerzeugungsschaltung zum Anlegen einer vorbestimmten Verifizierspannung mit einem Pegel i im i-ten Zyklus in der Weise, daß ein Strom in einer Speicherzelle mit ei­ nem gewählten oder angesteuerten Steuergate fließt, wenn eine "i"-Dateneinschreiboperation zufriedenstel­ lend ausgeführt ist, sowie einen Leseverstärker zum De­ tektieren oder Erfassen einer Bitleitungsspannung zwecks Bestimmung ob eine Einschreiboperation ausrei­ chend durchgeführt ist. Im i-ten Zyklus enthält die Bitleitung einer Speicherzelle, in welche Daten "0", . . . , "i - 1" eingeschrieben sind, eine erste Verifi­ zierschaltung derart, daß der Strom der Speicherzelle kompensiert wird, wenn festgestellt wird, daß die Daten ausreichend in die Speicherzelle eingeschrieben sind, und der Strom der Speicherzelle nicht kompensiert wird, wenn festgestellt wird, daß die Daten nicht ausreichend in die Speicherzelle eingeschrieben sind. Im i-ten Zy­ klus wird für die Bitleitung einer Speicherzelle, in welcher Daten "i + 1", . . . , "n - 1" eingeschrieben sind, der Strom der Speicherzelle durch die erste Veri­ fizierschaltung kompensiert, wenn festgestellt wird, daß die Daten ausreichend in die Speicherzelle im vor­ aus eingeschrieben sind, wobei eine zweite Verifizier­ schaltung zum Setzen bzw. Vorgeben einer Bitleitungs­ spannung so eingebaut ist, daß der Strom der Speicher­ zelle fließt, wenn festgestellt wird, daß die Daten nicht ausreichend in die Speicherzelle eingeschrieben sind.

Der EEPROM umfaßt eine erste Datenspeichereinheit zum Speichern von Daten zur Anzeige, ob Daten ausreichend eingeschrieben sind, und eine zweite Datenspeicherein­ heit zum Speichern (von Information), ob ein einzu­ schreibender Mehrgrößenpegel eine der Dateneinheit "1", . . . , "n - 1" ist. Die erste Datenspeichereinheit be­ sitzt auch die Funktion eines Leseverstärkers zum Fest­ stellen, ob Daten ausreichend eingeschrieben sind. Außerdem kennzeichnet sich der EEPROM durch eine Bit­ leitungseinschreibspannungs-Ausgabeschaltung zum Ausge­ ben einer Bitleitungsspannung in einer Einschreibopera­ tion nach Maßgabe eines gewünschten Einschreibzustands, so daß dann, wenn eine Speicherzelle vorhanden ist, die einen vorbestimmten Einschreibzustand nicht erreicht, eine Wieder- oder Neueinschreiboperation nur an dieser Speicherzelle durchgeführt wird.

Erfindungsgemäß wird nach Durchführung einer Mehrgrö­ ßendaten-Einschreiboperation detektiert oder festge­ stellt, ob die Einschreibzustände der Speicherzellen ihre gewünschten oder vorgesehenen Mehrgrößenpegelzu­ stände erreichen. Wenn eine Speicherzelle vorliegt, die diesen vorgesehenen Zustand nicht erreicht hat, wird eine Bitleitungsspannung in einer Einschreiboperation nach Maßgabe eines gewünschten oder vorgesehenen Ein­ schreibzustands ausgegeben, so daß eine Neueinschreib­ operation nur an dieser Speicherzelle durchgeführt wird. Die Einschreiboperation und die Verifizierle­ seoperation werden wiederholt und eine Dateneinschreib­ operation wird beendet, wenn alle Speicherzellen je­ weils ihre vorgesehenen Einschreibzustände (Soll-Ein­ schreibzustände) erreichen.

Wie oben beschrieben, wird erfindungsgemäß eine Zeit zur Durchführung eines Einschreibzyklus verkürzt, und eine Einschreiboperation wird innerhalb einer kurzen Zeit häufig wiederholt, während der Grad des Fort­ schreitens eines Einschreibzustands überprüft wird, so daß der Bereich der Schwellenspannungsverteilung einer Speicherzelle, in welcher eine Dateneinschreiboperation letztlich beendet ist oder wird, mit hoher Geschwindig­ keit verkleinert sein kann.

Gemäß dem dritten Merkmal der Erfindung wird ein Bit­ leitungspotential in einer Leseoperation gesteuert, um die Schwellenspannung einer Speicherzelle darzustellen (to exhibit). Eine gemeinsame oder Sammel-Sourceleitung wird auf 6 V gesetzt, an ein gewähltes Steuergate wird eine Spannung von 2 V angelegt, und das Potential der Sammel-Sourceleitung wird zur Bitleitung übertragen. Wenn das Bitleitungspotential eine bestimmte Größe er­ reicht, wird ein in der Speicherzelle fließender Strom abgeschaltet, und das Bitleitungspotential wird als ei­ ne Größe geliefert, die durch Subtrahieren der Schwel­ lenspannung der Speicherzelle von der Steuergatespan­ nung von 2 V erhalten wird. Wenn das Bitleitungspoten­ tial 3 V beträgt, beträgt die Schwellenspannung der Speicherzelle -1 V. Ein nicht gewähltes Steuergate und ein Wählgate werden auf 6 V gesetzt, so daß das Bitlei­ tungspotential nicht durch das Potential der nicht ge­ wählten Speicherzelle oder eines Wähltransistors be­ stimmt ist bzw. wird.

Ein Löschzustand ist durch die Dateneinheit "0" reprä­ sentiert, und Mehrgrößenpegel sind durch "0", "1", . . . , "i", . . . , "n - 1" in einer Reihenfolge von einer klei­ nen Schwellenspannung aus repräsentiert. Da in diesem Fall mit einer Verifizierleseoperation gleichzeitig ve­ rifiziert wird, ob alle Daten "i" ausreichend oder zu­ friedenstellend eingeschrieben sind, wird ein Bezugspo­ tential, das dann benutzt wird, wenn eine Bitleitungs­ spannung abgegriffen (sensed) wird, entsprechend den eingeschriebenen Daten gesetzt. Wie in der "0"-Daten­ einschreiboperation ist zusätzlich eine Verifizier­ schaltung so angeordnet, daß der Strom der Speicherzel­ le kompensiert wird, wenn festgestellt wird, daß die Daten ausreichend in die Speicherzelle eingeschrieben werden, während der Strom der Speicherzelle nicht kom­ pensiert wird, wenn festgestellt wird, daß die Daten nicht ausreichend in die Speicherzelle eingeschrieben sind.

Weiter vorgesehen sind eine erste Datenspeichereinheit zum Speichern von Daten für die Anzeige, ob Daten aus­ reichend eingeschrieben sind, und eine zweite Daten­ speichereinheit zum Speichern (von Information), ob ein einzuschreibender Mehrgrößenpegel einer der Datenein­ heiten "1", . . . , "n - 1" entspricht. Die erste Daten­ speichereinheit dient auch als Leseverstärker zum De­ tektieren oder Feststellen, ob die Daten ausreichend eingeschrieben sind. Weiterhin kennzeichnet sich ein Mehrgrößen-(n-Wert-) Speicher-NAND-Zellen-EEPROM einer nichtflüchtigen Halbleiterspeicheranordnung durch eine Bitleitungseinschreibspannungs-Ausgabeschaltung zum Ausgeben einer Bitleitungsspannung in einer Einschreib­ operation nach Maßgabe eines gewünschten oder Soll- Einschreibzustands, so daß dann, wenn eine Speicherzel­ le vorliegt, die einen vorbestimmten Einschreibzustand nicht erreicht, eine Neueinschreiboperation nur an die­ ser Speicherzelle erfolgt.

Genauer gesagt: eine nichtflüchtige Halbleiterspeicher­ anordnung gemäß dem dritten Merkmal der Erfindung um­ faßt als Grundanordnung eine nichtflüchtige Halbleiter­ speicheranordnung mit einem Speicherzellenarray, in welchem die Speicherzellen, die jeweils durch Stapeln einer Ladungsaufspeicherschicht und eines Steuergates auf einer Halbleiterschicht gebildet sind und die elek­ trisch programmierbar sind, um mindestens drei Daten als Mehrgrößendaten der Schwellenspannungen der Spei­ cherzelle zu speichern, in einer Matrix angeordnet sind, einer Schwellenspannungs-Detektoreinheit zum Auf­ laden einer mit den Speicherzellen verbundenen Bitlei­ tung in der Weise, daß die Aufladung über die Speicher­ zellen erfolgt, und zum Ausgeben der Mehrgrößendaten der Speicherzelle als Mehrgrößenpegelpotentiale zur Bitleitung sowie einem Leseverstärker zum Abgreifen oder Messen der Potentiale der durch die Schwellenspan­ nungs-Detektoreinheit aufgeladenen Bitleitung; diese nichtflüchtige Halbleiterspeicheranordnung kennzeichnet sich durch die folgenden Ausführungsformen:

• (1) Diese Speicheranordnung ist dadurch gekennzeich­ net, daß die Speicherzellen als Einheiten miteinander in Reihe geschaltet sind, die jeweils zu Speicherzellen gebildet sind, um eine Anzahl von NAND-Zellenstrukturen zu bilden, bei denen jeweils ein Anschluß über ein er­ stes Wählgate mit der Bitleitung und der andere An­ schluß über ein zweites Wählgate mit einer Sourcelei­ tung verbunden ist, die Schwellenspannungs-Detektor­ einheit eine Sourceleitungsspannung über eine entspre­ chende NAND-Zelle zur Bitleitung überträgt, um diese aufzuladen, und Spannungen vom nicht gewählten Steuer­ gate sowie erste und zweite Wählgatespannungen so ge­ steuert oder geregelt werden, daß Spannungsübertra­ gungsfähigkeiten nicht gewählter Speicherzellen sowie erster und zweiter Wähltransistoren ausreichend erhöht werden, um eine Bitleitungsspannung an einer Schwellen­ spannung einer gewählten Speicherzelle zu bestimmen.
• (2) Diese Speicheranordnung umfaßt die Anzahl von Da­ tenschaltungen, die jeweils als Leseverstärker wirken und eine Funktion zum Speichern von abgegriffener In­ formation als Daten für die Steuerung der Einschreib­ operationszustände der Speicherzellen besitzen, die Einschreibeinrichtung zur Durchführung einer Einschrei­ boperation nach Maßgabe des Inhalts der jeweiligen Da­ tenschaltungen entsprechend der Mehrzahl von Speicher­ zellen im Speicherzellenarray, die Einschreibverifi­ ziereinrichtung, welche die Schwellenspannungs-Detek­ toreinheit benutzt, um zu prüfen, ob bei der Ein­ schreiboperation gesetzte bzw. vorgegebene Zustände der mehreren Speicherzellen Speicherzustände für die ge­ wünschten Daten sind, und die Datenschaltungsinhalt- Simultanaktualisiereinrichtung zum gleichzeitigen Ak­ tualisieren der Inhalte der Datenschaltungen in der Weise, daß eine Neueinschreiboperation nur bei einer Speicherzelle erfolgt, in welche die Daten nicht aus­ reichend oder zufriedenstellend eingeschrieben sind, und zwar auf der Grundlage der Inhalte der Datenschal­ tungen sowie der Zustände der Speicherzellen nach der Einschreiboperation, wobei die genannte Simultanaktua­ lisiereinrichtung ein Bitleitungspotential korrigiert, bei dem die bei der Einschreiboperation gesetzten Spei­ cherzustände der Speicherzellen entsprechend den Inhal­ ten der Datenschaltungen ausgegeben werden, um das Bit­ leitungspotential als Neueinschreibdateneinheit abzu­ greifen/zu speichern, die Datenspeicherzustände der Da­ tenschaltungen erhält, bis das Bitleitungspotential korrigiert ist, die Datenschaltungen als Leseverstärker betreibt oder betätigt, während das korrigierte Bitlei­ tungspotential erhalten bleibt, und gleichzeitig die Inhalte der Datenschaltungen aktualisiert, wobei eine Einschreiboperation und eine Datenschaltungsinhalt- Simultanaktualisieroperation auf der Grundlage der In­ halte der Datenschaltungen wiederholt durchgeführt wer­ den, bis die Speicherzellen in vorbestimmte Einschreib­ zustände gesetzt sind, um damit eine Einschreiboperati­ on elektrisch durchzuführen.
• (3) Die Datenschaltungssteuereinschreiboperationszu­ stände der Speicherzellen entsprechen den in den Daten­ schaltungen in einer Einschreiboperation gespeicherten Daten zur Durchführung der Steuerung in der Weise, daß die Zustände der Speicherzellen zu vorbestimmten Ein­ schreibzuständen geändert oder die Zustände der Spei­ cherzellen in den vor der Einschreiboperation gesetzten bzw. vorgegebenen Zuständen gehalten werden, wobei die Datenschaltungsinhalt-Simultanaktualisiereinrichtung die Daten zum Erhalten der Zustände der Speicherzellen in den vor der Einschreiboperation gesetzten Zuständen ändert, wenn eine Speicherzelle entsprechend einer Da­ tenschaltung, in welcher Daten zum Steuern der Spei­ cherzellen für die Änderung derselben auf vorbestimmte Einschreibzustände gespeichert sind, einen vorbestimm­ ten Einschreibzustand erreicht, Daten zum Steuern der Speicherzellen zur Änderung derselben auf vorbestimmte Einschreibzustände in den Datenschaltungen setzt oder vorgibt, wenn die Speicherzelle entsprechend der Daten­ schaltung, in welcher Daten zum Steuern der Speicher­ zellen für deren Änderung auf vorbestimmte Einschreib­ zustände gespeichert sind, den vorbestimmten Ein­ schreibzustand nicht erreicht, und Daten zum Steuern der Zustände der Speicherzellen zum Aufrechterhalten von deren Zuständen in den vor der Einschreiboperation in den Datenschaltungen setzt, wenn die Daten zum Steu­ ern der Zustände der Speicherzellen für die Aufrechter­ haltung von deren Zuständen in den vor der Einschreib­ operation gesetzten Zuständen in den Datenschaltungen gespeichert sind.
• (4) Die nichtflüchtige Halbleiterspeicheranordnung umfaßt eine Bitleitungspotential-Einstellschaltung, um dann, wenn von Bitleitungspotentialen, bei denen vor der Einschreiboperation gesetzte Zustände der Speicher­ zellen durch die Schwellenspannungs-Detektoreinheit ausgegeben werden, wenn durch die Datenschaltungen nur ein Bitleitungspotential entsprechend den Datenschal­ tungen abgegriffen wird, deren Inhalte Daten zum Steu­ ern der Zustände der Speicherzellen zum Erhalten der Zustände der Speicherzellen in den von der Einschrei­ boperation gesetzten Zuständen sind, ein Bitleitungspo­ tential zu korrigieren, bei welchem Daten zum Steuern der Zustände der Speicherzellen zwecks Erhaltung ihrer vor der Einschreiboperation gesetzten Zustände erhalten wird, und wobei zur Durchführung der Datenschaltungsin­ halt-Simultanaktualisieroperation ein Bitleitungspoten­ tial, bei welchem die bei der Einschreiboperation ge­ setzten Zustände der Speicherzellen durch die Schwel­ lenspannung-Detektoreinrichtung ausgegeben werden, durch die Bitleitungspotential-Einstellschaltung nach Maßgabe der Inhalte der Datenschaltungen korrigiert wird.
• (5) Bei der nichtflüchtigen Halbleiterspeicheranord­ nung, bei welcher eine der Speicherzellen mindestens drei Speicherdaten "i" (i = 0, 1, . . . , n - 1) zur Durchführung einer Mehrgrößenspeicheroperation auf­ weist, ist ein der Dateneinheit "0" entsprechender Speicherzustand ein Löschzustand, wobei jede der Daten­ schaltungen durch eine erste Datenspeichereinheit zum Speichern von Information zur Anzeige, ob ein Zustand einer Speicherzelle in einem vor einer Einschreibopera­ tion gesetzten Zustand gehalten ist, und eine zweite Datenspeichereinheit gebildet ist, um dann, wenn die Information der ersten Datenspeichereinheit nicht In­ formation zum Steuern des Zustands der Speicherzelle zum Halten derselben in einem vor der Einschreibopera­ tion gesetzten Zustand ist, Information zu speichern, welche einen Einschreibzustand "i" (i = 1, 2, . . . , n - 1), der in der Speicherzelle gespeichert werden soll, anzuzeigen, und die erste Datenspeichereinheit eine Funktion zum Abgreifen/Speichern von Bitleitungspoten­ tialen aufweist, die durch die Bitleitungspotential- Einstellschaltungen nach Maßgabe der Inhalte der Daten­ schaltungen korrigiert werden, um die Datenschaltungs­ inhalt-Aktualisieroperation durchzuführen und bei wel­ cher die bei der Einschreiboperation gesetzten Spei­ cherzustände der Speicherzellen mit der bzw. durch die Schwellenspannungs-Detektoreinheit ausgegeben werden.
• (6) Die erste Datenspeichereinheit besitzt eine Funktion zum Speichern einer Bezugsspannung mit einer Bitleitungsspannung zum Erfassen oder Abgreifen (sense) eines Bitleitungspotentials sowie eine Funktion zum Ab­ greifen/Speichern eines Bitleitungspotentials, das durch die Bitleitungspotential-Einstellschaltung korri­ giert wird entsprechend den Inhalten der Datenschaltun­ gen unter Heranziehung der Bezugsspannung entsprechend den Inhalten der Datenschaltungen und bei dem bei der Einschreiboperation gesetzte Zustände der Speicherzel­ len durch die Schwellenspannungs-Detektoreinheit ausge­ geben werden.
• (7) Diese Speicheranordnung umfaßt eine Einschreib­ verhinderungs- bzw. -schutzbitleitungsspannungs-Aus­ gabeschaltung zum Ausgeben einer Einschreibschutzbit­ leitungsspannung zu einer Bitleitung in einer Ein­ schreiboperation, wenn die Information der ersten Da­ tenspeichereinheit eine Information zum Steuern der Zu­ stände der Speicherzellen zwecks Aufrechterhaltung der­ selben in den Zuständen vor der Einschreiboperation ist, und eine i-te Einschreibbitleitungsspannungs-Aus­ gabeschaltung zum Ausgeben einer Bitleitungsspannung in einer i-ten Einschreiboperation nach Maßgabe von Infor­ mation von der zweiten Datenspeichereinheit für die An­ zeige von Daten "i" (i = 1, 2, . . . , n - 1), die in der Speicherzelle abgespeichert werden sollen, wenn die In­ formation der ersten Datenspeichereinheit keine Infor­ mation zum Steuern der Zustände der Speicherzellen ist, um die Zustände der Speicherzellen in den vor der Ein­ schreiboperation gesetzten Zuständen zu halten.
• (8) Diese Speicheranordnung umfaßt ferner eine Daten­ invertiereinrichtung zum Invertieren von Daten der er­ sten Datenspeichereinheit für die Aktivierung der Bit­ leitungspotential-Einstellschaltung vor der Aktivierung der Bitleitungspotential-Einstellschaltung, wenn die Daten von der ersten Datenspeichereinheit zum Aktivie­ ren der genannten Einstellschaltung zu Daten der ersten Speichereinheit für das Aktivieren der Einschreib­ schutzbitleitungsspannungs-Ausgabeschaltung invertiert worden sind.

Gemäß dem dritten Merkmal der Erfindung wird nach Durchführung einer Mehrgrößendateneinschreiboperation gleichzeitig detektiert oder bestimmt, ob die Ein­ schreibzustände der Speicherzellen ihre jeweiligen Mehrgrößenpegelzustände erreichen. Wenn eine Speicher­ zelle vorhanden ist, die ihren gewünschten oder Soll- Mehrgrößenpegel nicht erreicht, wird in einer Ein­ schreiboperation eine Bitleitungsspannung entsprechend einem Soll-Einschreibzustand ausgegeben, so daß eine Neueinschreiboperation nur bei dieser Speicherzelle er­ folgt. Die Einschreiboperation und eine Verifizierle­ seoperation werden wiederholt, und eine Datenein­ schreiboperation wird beendet, wenn bestätigt ist, daß alle Speicherzellen ihre jeweiligen Soll-Einschreib­ zustände erreicht haben.

Wie vorstehend beschrieben, wird erfindungsgemäß eine Zeit für die Durchführung eines Einschreibzyklus ver­ kürzt; eine Einschreiboperation wird innerhalb einer kurzen Zeitspanne folglich wiederholt, während der Grad des Fortschreitens eines Einschreibzustands überprüft wird, so daß der Bereich der Schwellenspannungsvertei­ lung einer Speicherzelle, in welchem eine Datenein­ schreiboperation letztlich beendet wird, mit hoher Ge­ schwindigkeit verkleinert sein oder werden kann.

Im folgenden sind bevorzugte Ausführungsformen der Er­ findung anhand der Zeichnung näher erläutert. Es zei­ gen:

Fig. 1 ein Blockschaltbild zur schematischen Dar­ stellung der Anordnung eines EEPROMs gemäß erster und zweiter Ausführungsform der Erfindung,

Fig. 2 ein Schaltbild zur Darstellung der genauen Anordnung eines Speicherzellenarrays bei der ersten Ausführungsform,

Fig. 3 ein detailliertes Schaltbild der Anordnung einer Bitleitungssteuerschaltung bei der ersten Ausfüh­ rungsform,

Fig. 4 ein Zeitsteuerdiagramm einer Ausleseoperation bei der ersten Ausführungsform,

Fig. 5 ein Zeitsteuerdiagramm einer Einschreibopera­ tion bei der ersten Ausführungsform,

Fig. 6 ein Zeitsteuerdiagramm einer Verifizierle­ seoperation bei der ersten Ausführungsform,

Fig. 7A und 7B Zeitsteuerdiagramme von Dateneinga­ be/ausgabeoperationen bei erster und zweiter Ausfüh­ rungsform,

Fig. 8 eine Darstellung zur Veranschaulichung des Grundgedankens einer Seite, die als Ein­ schreibe-/Ausleseeinheit bei der ersten und zweiten Aus­ führungsform dient,

Fig. 9A und 9B Ablaufdiagramme eines Datenein­ schreibalgorithmus und eines zusätzlichen Datenein­ schreibalgorithmus bei erster bzw. zweiter Ausführungs­ form,

Fig. 10 eine graphische Darstellung der Einschreib­ charakteristika der Speicherzelle bei der ersten Aus­ führungsform,

Fig. 11 ein Schaltbild der Anordnung eines Speicher­ zellenarrays und einer Bitleitungssteuerschaltung bei der zweiten Ausführungsform,

Fig. 12 ein Zeitsteuerdiagramm einer Ausleseoperation bei der zweiten Ausführungsform,

Fig. 13 ein Zeitsteuerdiagramm einer Einschreibopera­ tion bei der zweiten Ausführungsform,

Fig. 14 ein Zeitsteuerdiagramm einer Verifizierle­ seoperation bei der zweiten Ausführungsform,

Fig. 15 eine graphische Darstellung der Einschreib­ charakteristika der Speicherzelle bei der zweiten Aus­ führungsform,

Fig. 16 ein Schaltbild einer Abwandlung der Bitlei­ tungssteuerschaltung bei der ersten Ausführungsform,

Fig. 17 ein Schaltbild einer Abwandlung der Bitlei­ tungssteuerschaltung bei der zweiten Ausführungsform,

Fig. 18 eine Darstellung einer Einheit für eine zu­ sätzliche Dateneinschreiboperation bei erster und zwei­ ter Ausführungsform,

Fig. 19A und 19B detaillierte Schaltbilder der An­ ordnung eines Inverterabschnitts gemäß Fig. 3,

Fig. 20 ein Schaltbild der Anordnung eines NAND- Zellenarrays gemäß der dritten Ausführungsform der Er­ findung,

Fig. 21A und 21B ein Schaltbild bzw. eine graphi­ sche Darstellung oder Tabelle zur Veranschaulichung der Ausleseoperation der NAND-Zelle bei der dritten Ausfüh­ rungsform,

Fig. 22 eine graphische Darstellung der Beziehung zwischen der Bitleitungsausgangsspannung in einer Aus­ leseoperation unter Schwellenspannung einer Speicher­ zelle bei der dritten Ausführungsform,

Fig. 23 eine graphische Darstellung der Beziehung zwischen einer Bitleitungsausgangsspannung und einer Ausleseoperation und einer Einschreibzeit bei der drit­ ten Ausführungsform,

Fig. 24 eine graphische Darstellung der Beziehung zwischen Daten und einer Bitleitungsausgangsspannung in einer Ausleseoperation bei Durchführung einer binären Speicheroperation an einer Speicherzelle bei der drit­ ten Ausführungsform,

Fig. 25 eine graphische Darstellung der Beziehung zwischen Daten und einer Bitleitungsausgangsspannung in einer Ausleseoperation bei Durchführung einer ternären Speicheroperation an einer Speicherzelle bei der drit­ ten Ausführungsform,

Fig. 26 ein Schaltbild der Anordnung eines NOR- Zellenarrays gemäß der vierten Ausführungsform der Er­ findung,

Fig. 27A und 27B ein Schaltbild bzw. eine graphische Darstellung zur Veranschaulichung der Ausleseoperation einer NOR-Zelle bei der vierten Ausführungsform,

Fig. 28 eine graphische Darstellung der Beziehung zwischen einer Bitleitungsausgangsspannung in einer Ausleseoperation und der Schwellenspannung einer Spei­ cherzelle bei der vierten Ausführungsform,

Fig. 29 eine graphische Darstellung der Beziehung zwischen der Bitleitungsausgangsspannung in einer Aus­ leseoperation und einer Einschreibzeit bei der vierten Ausführungsform,

Fig. 30 eine graphische Darstellung der Beziehung zwischen Daten und einer Bitleitungsausgangsspannung einer Ausleseoperation bei Durchführung einer binären Speicheroperation bei einer Speicherzelle bei der vier­ ten Ausführungsform,

Fig. 31 eine graphische Darstellung der Beziehung zwischen Daten und einer Bitleitungsausgangsspannung in einer Ausleseoperation bei Durchführung einer ternären Speicheroperation an einer Speicherzelle bei einer vierten Ausführungsform,

Fig. 32 ein Blockschaltbild der Anordnung eines EEPROMs gemäß dritter und vierter Ausführungsform,

Fig. 33 ein Schaltbild zur Darstellung der Anordnung eines Speicherzellenarrays und eine Bitleitungssteuer­ schaltung bei der dritten Ausführungsform,

Fig. 34 ein Zeitsteuerdiagramm zur Veranschaulichung einer Ausleseoperation bei der dritten Ausführungsform,

Fig. 35 ein Zeitsteuerdiagramm einer Einschreibopera­ tion bei der dritten Ausführungsform,

Fig. 36 ein Zeitsteuerdiagramm einer Prüf- oder Veri­ fizierleseoperation bei der dritten Ausführungsform,

Fig. 37 ein Schaltbild zur Darstellung der Anordnung eines Speicherzellenarrays und einer Bitleitungssteuer­ schaltung bei der vierten Ausführungsform,

Fig. 38 ein Zeitsteuerdiagramm einer Ausleseoperation bei der vierten Ausführungsform,

Fig. 39 ein Zeitsteuerdiagramm einer Einschreibopera­ tion bei der vierten Ausführungsform,

Fig. 40 ein Zeitsteuerdiagramm einer Verifizierle­ seoperation bei der vierten Ausführungsform und

Fig. 41 ein Schaltbild zur Darstellung einer Anord­ nung eines Spaltendecodierers bei dritter und vierter Ausführungsform.

Im folgenden sind Ausführungsformen der Erfindung an­ hand der Zeichnungen im einzelnen beschrieben.

Fig. 1 veranschaulicht in einem Blockschaltbild schema­ tisch die Anordnung eines NAND-Zellen-EEPROMs gemäß der ersten Ausführungsform der Erfindung.

Eine Bitleitungssteuerschaltung 2 zum Steuern einer Bitleitung in einer Auslese/Einschreiboperation und ei­ ne Wortleitungstreiberschaltung 7 zum Regeln eines Wortleitungspotentials sind für ein Speicherzellenarray 1 vorgesehen. Die Schaltungen 2 und 7 werden durch ei­ nen Spaltendecodierer 3 bzw. einen Zeilendecodierer 8 angewählt bzw. angesteuert. Die Bitleitungssteuerschal­ tung 2 dient zum Empfangen und Ausgeben von Ausle­ se/Einschreibdaten von/zu einer Eingabe/Ausgabedaten­ umwandlungsschaltung 5 über eine Dateneingabe/ausgabe­ leitung (IO-Leitung). Die genannte Umwandlungsschaltung 5 wandelt ausgelesene Mehrgrößeninformation einer Spei­ cherzelle in binäre Information um, um die Mehrgrö­ ßeninformation extern bzw. nach außen aus zugeben, und sie wandelt die binäre Information von extern eingege­ benen Einschreibdaten in die Mehrgrößeninformation ei­ ner Speicherzelle um. Die genannte Umwandlungsschaltung 5 ist mit einem Dateneingabe/ausgabepuffer(-Zwischen­ speicher) 6 zum Steuern einer Dateneingabe/ausgabeope­ ration mittels einer externen Schaltung verbunden. Eine Dateneinschreibeende-Detektorschaltung 4 detektiert, ob eine Dateneinschreiboperation beendet ist. Eine Ein­ schreibsteuersignal-Erzeugungsschaltung 9 liefert ein Einschreibsteuersignal zur Bitleitungssteuerschaltung 2 und zur Wortleitungstreiberschaltung 7. Eine Ein­ schreibverifiziersteuersignal-Erzeugungsschaltung 10 liefert ein Einschreibverifiziersteuersignal zur Bit­ leitungssteuerschaltung 2 und zur Wortleitungstreiber­ schaltung 7. Eine Datenaktualisiersteuersignal-Erzeu­ gungsschaltung 11 liefert ein Datenaktualisiersteuersi­ gnal zur Bitleitungssteuerschaltung 2.

Die Fig. 2 und 3 veranschaulichen im Detail die Anord­ nungen des Speicherzellenarrays und der Bitleitungs­ steuerschaltung 2. Speicherzellen M1 bis M8 sowie An­ steuer- oder Wähltransistoren S1 und S2 bilden eine NAND-Zelle. Ein Anschluß der NAND-Zelle ist mit einer Bitleitung BL verbunden, während der andere Anschluß an eine gemeinsame oder Sammel-Sourceleitung VS ange­ schlossen ist. Wählgates SG1 und SG2 sowie Steuergates CG1 bis CG8 sind von einer Vielzahl von NAND-Zellen ge­ meinsam belegt, und Speicherzellen, die ein Steuergate gemeinsam belegen, bilden eine Seite (page). Jede Spei­ cherzelle speichert Daten bei einer Schwellenspannung Vt derselben. Die Speicherzelle speichert Daten "0" zur Anzeige, daß die Speicherzelle Vt niedriger ist als 0 V, und sie speichert Daten "1" zur Anzeige, daß die Schwellenspannung Vt nicht niedriger ist als 0 V, aber niedriger als 1,5 V, und sie speichert Daten "2" zur Anzeige, daß die Schwellenspannung Vt nicht niedriger als 1,5 V und niedriger als eine Stromversorgungsspan­ nung ist. Eine Speicherzelle kann drei Zustände aufwei­ sen; mit zwei Speicherzellen können neun Kombinationen erhalten werden. Von diesen neun Kombinationen werden acht Kombinationen benutzt, wobei Daten von drei Bits in den beiden Speicherzellen gespeichert werden. Bei dieser Ausführungsform werden Daten von drei Bits in zwei benachbarten Speicherzellen gespeichert, die ein Steuergate gemeinsam belegen. Zusätzlich ist das Spei­ cherzellenarray 1 auf einer ausschließlich zugewiesenen p-Typ-Wanne geformt.

Bei der Bitleitungssteuerschaltung gemäß Fig. 3 bilden getaktete synchrone Inverter CI1 und CI2 sowie getakte­ te synchrone Inverter CI3 und CI4 jeweils Flipflops, welche Einschreib/Auslesedaten verriegeln. Die Flip­ flops werden auch als Leseverstärker betrieben. Das durch die getakteten synchronen Inverter CI1 und CI2 gebildete Flipflop verriegelt Einschreibdateninforma­ tion zur Anzeige, ob Daten "0" oder Daten "1" oder Daten "2" einzuschreiben sind, und es verriegelt Ausleseda­ teninformation zur Anzeige, ob eine Speicherzelle die Informationsdaten "0" oder diejenige der Daten "1" oder "2" speichert. Das durch die getakteten synchronen In­ verter CI3 und CI4 gebildete Flipflop verriegelt Ein­ schreibdateninformation zur Anzeige, ob Daten "1" oder Daten "2" einzuschreiben sind, und es verriegelt Ausle­ sedateninformation zur Anzeige, ob eine Speicherzelle die Information der Daten "2" oder die Information der Daten "0" oder "1" speichert.

Von mehreren n-Kanal-MOS-Transistoren überträgt ein n- Kanal-MOS-Transistor Qn1 eine Spannung VPR zu einer Bitleitung, wenn ein Voraufladesignal PRE auf einen (hohen) Pegel "H" übergeht. Wenn ein Bitleitungsverbin­ dungssignal BLC auf den Pegel "H" übergeht, verbindet ein n-Kanal-MOS-Transistor Qn2 die Bitleitung mit einer Hauptbitleitungs-Steuerschaltung. N-Kanal-MOS-Transi­ storen Qn3 bis Qn6 und Qn9 bis Qn12 übertragen entspre­ chend den in den obigen Flipflops verriegelten Daten selektiv Spannungen VBLH, VBLM und VBLL zur Bitleitung. Wenn Signale SAC2 und SAC1 auf den Pegel "H" übergehen, schalten n-Kanal-MOS-Transisoren Qn7 und Qn8 die jewei­ ligen Flipflops an die Bitleitung an. Ein n-Kanal-MOS- Transistor Qn13 dient zum Detektieren oder Bestimmen, ob alle in den Flipflops verriegelten Daten einer Seite identisch sind. Wenn Spaltenwählsignale CSL1 und CSL2 auf den Pegel "H" verbinden n-Kanal-MOS-Transistoren Qn14 und Qn15 selektiv ein betreffendes der Flipflops mit einer Dateneingabe/ausgabeleitung IOA oder IOB, während n-Kanal-MOS-Transistoren Qn16 und Qn17 selektiv ein betreffendes der Flipflops mit der Dateneinga­ be/ausgabeleitung IOA oder IOB verbinden.

Obgleich in Fig. 3 ein in Fig. 19a gezeigter Inverter­ abschnitt allgemein dargestellt ist, besitzt dieser In­ verterabschnitt die Schaltungsanordnung gemäß Fig. 19b.

Die Arbeitsweise des oben beschriebenen EEPROMs ist nachstehend anhand der Fig. 4 bis 6 erläutert. Fig. 4 veranschaulicht die Ausleseoperationstakte oder -zeit­ punkte, während Fig. 5 Einschreiboperationstakte und Prüf- bzw. Verifizierleseoperationstakte veranschauli­ chen. Jede der Fig. 4 bis 6 veranschaulicht einen Fall, in welchem das Steuergate CG4 gewählt ist.

Eine Ausleseoperation wird nach zwei Grundzyklen durch­ geführt. Im ersten Auslesezyklus wird die Spannung VPR zu einer Stromversorgungsspannung Vcc für das Voraufla­ den der Bitleitung und das Voraufladesignal PRE geht auf den (niedrigen) Pegel "L" über, um die Bitleitung erdfrei werden bzw. floaten zu lassen. Anschließend werden die Wählgates SG1 und SG2 sowie die Steuergates CG1 bis CG3 und CG5 bis CG8 auf die Stromversorgungs­ spannung Vcc gesetzt. Gleichzeitig wird das Steuergate CG4 auf 1,5 V gesetzt. Nur dann, wenn die Schwellen­ spannung einer gewählten Speicherzelle auf 1,5 V oder mehr gesetzt bzw. eingestellt ist, d. h. wenn Daten "2" in diese Speicherzelle eingeschrieben werden, bleibt die Bitleitung auf dem Pegel "H".

Danach gehen Lese- bzw. Abgreifaktiviersignale SEN2 und SEN2B auf den Pegel "L" bzw. "H" über, während Verrie­ gelungsaktiviersignale LAT2 und LAT2B die Pegel "L" bzw. "H" annehmen, wodurch das durch die getakteten synchronen Inverter bzw. Synchroninverter CI3 und CI4 gebildete Flipflop rückgesetzt wird. Das Signal SAC2 nimmt den Pegel "H" an, um das durch die getakteten Synchroninverter CI3 und CI4 gebildete Flipflop mit der Bitleitung zu verbinden. Nachdem die Abgreifaktiviersi­ gnale (sense activation signals) SEN2 und SEN2B den Pe­ gel "H" bzw. "L" angenommen haben, um ein Bitleitungs­ potential zu prüfen bzw. abzugreifen (to sense), gehen die Verriegelungsaktiviersignale LAT2 und LAT2B auf die Pegel "H" bzw. "L" über, wobei die Information der Da­ teneinheit "2" oder der Dateneinheit "1" oder "0" in dem durch die getakteten Synchroninverter CI3 und CI4 gebildeten Flipflop verriegelt wird.

Im zweiten Auslesezyklus wird im Gegensatz zum ersten Auslesezyklus die Spannung des Wählsteuergates CG4 nicht auf 1,5 V sondern auf 0 V gesetzt; anstelle der Signale SEN2, SEN2B, LAT2, LAT2B und SAC2 werden Signa­ le SEN1, SEN1B, LAT1, LAT1B und SAC1 ausgegeben. Im zweiten Auslesezyklus wird daher die Information der Dateneinheit "0" oder der Dateneinheit "1" oder "2" in den durch die (getakteten) Synchroninverter CI1 und CI2 gebildeten Flipflop verriegelt.

In die Speicherzellen eingeschriebene Daten werden durch die beiden beschriebenen Auslesezyklen bzw. in diesen ausgelesen.

Die Daten der Speicherzellen werden vor einer Datenein­ schreiboperation gelöscht, während die Schwellenspan­ nung Vt jeder der Speicherzellen auf weniger als 0 V gesetzt wird. Die p-Typ-Wanne, die Sammel-Sourceleitung Vs, die Wählgates SG1 und SG2 werden auf 20 V gesetzt, während die Steuergates CG1 bis CG8 auf 0 V gesetzt werden, wodurch eine Löschoperation durchgeführt wird.

In der Einschreiboperation nimmt das Voraufladesignal PRE den Pegel "L" an, um die Bitleitung floaten zu las­ sen. Das Wählgate SG1 und die Steuergates CG1 bis CG8 werden auf Vcc gesetzt. Während der Einschreiboperation wird das Wählgate SG2 auf 0 V gesetzt. Gleichzeitig werden Signale VRFY1, VRFY2, FIM und FIH auf Vcc ge­ setzt. Da in einer "0"-Dateneinschreiboperation das durch die Synchroninverter CI1 und CI2 gebildete Flip­ flop Daten so verriegelt, daß ein Ausgangssignal vom Synchroninverter CI1 und CI2 auf den Pegel "H" gesetzt wird oder ist, wird die Bitleitung durch die Spannung Vcc voraufgeladen. In der "1"- oder "2"-Datenein­ schreiboperation wird die Bitleitung auf 0 V gesetzt.

Anschließend werden das Wählgate SG1, die Steuergates CG1 bis CG8, die Signale BLC und VRFY1 sowie eine Span­ nung VSA auf 10 V gesetzt, während die Spannung VBLH auf 8 V und die Spannung VBLM auf 1 V eingestellt wer­ den. Da in der "1"-Dateneinschreiboperation das durch die (getakteten) Synchroninverter CI3 und CI4 gebildete Flipflop Daten so verriegelt, daß ein Ausgangssignal vom Synchroninverter CI3 den Pegel "H" annimmt, wird eine Spannung von 1 V an die Bitleitung BL angelegt. In einer "2"-Dateneinschreiboperation wird die Bitleitung auf 0 V gesetzt. In einer "0"-Dateneinschreiboperation wird die Bitleitung auf 8 V gesetzt. Danach wird das gewählte oder angesteuerte Steuergate CG4 auf 20 V ge­ setzt.

In einer "1"- oder "2"-Dateneinschreiboperation werden aufgrund der Potentialdifferenz zwischen der Bitleitung BL und dem Steuergate CG4 Elektronen in die Ladungsauf­ speicherschichten der Speicherzellen injiziert. In der "1"-Dateneinschreiboperation müssen die Größen der in die Ladungsaufspeicherschichten der Speicherzellen zu injizierenden Ladungen kleiner sein als diejenigen in der "2"-Dateneinschreiboperation. Aus diesem Grund wird die Bitleitung BL auf 1 V eingestellt, um die Poten­ tialdifferenz zwischen der Bitleitung BL und dem Steu­ ergate CG4 auf 19 V zu entspannen bzw. zu mindern. Auch wenn die Potentialdifferenz nicht entspannt oder gemin­ dert wird, kann der gleiche Effekt, wie oben beschrie­ ben, durch Einstellung einer Einschreibzeit erzielt werden. In einer "0"-Dateneinschreiboperation werden die Schwellenspannungen der Speicherzellen durch eine Bitleitungsspannung von 8 V nicht effektiv verändert.

Nach Abschluß der Einschreiboperation werden das Wähl­ gate SG1 und die Steuergates CG1 bis CG8 auf 0 V ge­ setzt, worauf die in der "0"-Dateneinschreiboperation auf 8 V gesetzte Spannung der Bitleitung BL mit einer Zeitverzögerung auf 0 V rückgesetzt wird. Genauer ge­ sagt: wenn nämlich die Reihenfolge der Einstell- oder Setzoperationen umgekehrt wird, wird ein "2"- oder "1"- Dateneinschreibzustand vorübergehend gesetzt, wobei in der "0"-Dateneinschreiboperation fehlerhafte Daten ein­ geschrieben werden.

Nach der Einschreiboperation wird eine Prüf- bzw. Veri­ fizierleseoperation durchgeführt, um den eingeschriebe­ nen Zustand bzw. Einschreibzustand der Speicherzelle zu prüfen und eine zusätzliche Einschreiboperation nur an einer Speicherzelle durchzuführen, in welche Daten nicht zufriedenstellend bzw. ausreichend eingeschrieben sind. Während der Verifizierleseoperation werden die Spannungen VBLH, VBLL und FIM auf Vcc, 0 V bzw. 0 V ge­ setzt.

Die Verifizierleseoperation wird in zwei grundsätzli­ chen Zyklen ausgeführt, von denen jeder nahezu dem zweiten Auslesezyklus entspricht, nur mit dem Unter­ schied, daß die Spannung des gewählten Steuergates CG4 und die Signale VRFY1, VRFY2 und FIH ausgegeben werden (im ersten Verifizierlesezyklus wird nur das Signal VRFY1 ausgegeben). Die Signale VRFY1, VRFY2 und FIH werden ausgegeben, bevor die Signale SEN1, SEN1B, LAT1 und LAT1B auf den Pegel "L", den Pegel "", den Pegel "L" bzw. den Pegel "H" übergehen, nachdem die Wählgates SG1 und SG2 sowie die Steuergates CG1 bis CG8 auf 0 V rückgesetzt sind oder werden. Mit anderen Worten: die Signale VRFY1, VRFY2 und FIH werden ausgegeben, bevor das durch die (getakteten) Synchroninverter CI1 und CI2 gebildete Flipflop rückgesetzt wird, nachdem das Poten­ tial der Bitleitung, mittels der Schwellenspannungen der Speicherzellen bestimmt ist. Das Potential des gewähl­ ten Steuergates CG4 wird in der Verifizierleseoperation auf 2 V (erster Zyklus) und 0,5 V (zweiter Zyklus) ge­ setzt, welche Spannungen höher sind als 1,5 V (erster Zyklus) und 0 V (zweiter Zyklus) in der Ausleseoperati­ on, um eine Schwellenwertspanne (bzw. einen -spielraum) von 0,5 V sicherzustellen.

Für diesen Fall sind die Dateneinheit (Daten 1), die in dem durch die getakteten Synchroninverter CI1 und CI2 gebildeten Flipflop verriegelt ist, die Dateneinheit (Daten 2), die in dem durch die Synchroninverter CI1 und CI4 gebildeten Flipflop verriegelt ist, und die durch die Schwellenspannung einer gewählten oder ange­ steuerten Speicherzelle bestimmte Spannung der Bitlei­ tung BL nachstehend beschrieben. Die Dateneinheit 1 steuert eine "0"-Dateneinschreiboperation oder eine "1"- oder "2"-Dateneinschreiboperation. Der n-Kanal- MOS-Transistor Qn3 wird bei Durchführung der "0"- Dateneinschreiboperation durchgeschaltet "EIN", und der n-Kanal-MOS-Transistor Qn6 wird bei Durchführung der "1"- oder "2"-Dateneinschreiboperation (ebenfalls) durchgeschaltet. Die Dateneinheit 2 steuert eine "1"- oder eine "2"-Dateneinschreiboperation. Bei der Durch­ führung der "1"-Dateneinschreiboperation wird der n- Kanal-MOS-Transistor Qn10 durchgeschaltet, während bei Durchführung der "2"-Dateneinschreiboperation der n- Kanal-MOS-Transistor Qn11 durchgeschaltet wird.

Im ersten Verifizierlesezyklus in der "0"-Datenein­ schreiboperation (die anfänglichen Einschreibdaten sind die Daten "0") entsprechen die Daten, der Speicherzelle den Daten bzw. der Dateneinheit "0". Aus diesem Grund läßt dann, wenn das Steuergate CG4 auf 2 V gesetzt ist, die Speicherzelle ein Bitleitungspotential auf den (niedrigen Pegel "L" übergehen. Wenn danach das Signal VRFY1 den Pegel "H" annimmt, geht das Potential der Bitleitung BL auf den Pegel "H" über.

Da im ersten Verifizierlesezyklus in der "1"-Datenein­ schreiboperation (Anfangseinschreibdaten gleich "1") die Dateneinheit der Speicherzelle eine "1" sein soll, ist die Schwellenspannung der Speicherzelle niedriger als 1,5 V. Wenn das Steuergate CG4 auf 2 V gesetzt ist oder wird, läßt die Speicherzelle das Bitleitungspoten­ tial auf den Pegel "L" übergehen. Auch wenn in diesem Fall die anfängliche Einschreibdateneinheit die Daten­ einheit "1" ist, wird dann, wenn in den vorher ausge­ führten Verifizierauslesezyklen die Dateneinheit "1" ausreichend in die gewählte Speicherzelle eingeschrie­ ben ist, die Dateneinheit "1" auf die Dateneinheit "0" gesetzt. Wenn in diesem Fall das Signal VRFY1 später auf den Pegel "H" übergeht, nimmt das Potential der Bitleitung BL den Pegel "H" auf ((1) in Fig. 6). In an­ deren Fällen als im obigen Fall nimmt das Potential der Bitleitung BL den Pegel "L" an ((2) in Fig. 6).

Wenn im ersten Verifizierlesezyklus in der "2"-Daten­ einschreiboperation (anfängliche Einschreibdaten gleich Dateneinheit "2") die Daten der gewählten Speicherzelle nicht der Dateneinheit "2" entsprechen (die Datenein­ heit "2" nicht ausreichend eingeschrieben ist) und das Steuergate CG4 auf 2 V gesetzt ist oder wird, läßt die Speicherzelle das Bitleitungspotential auf den Pegel "L" übergehen ((5) in Fig. 6). Wenn die Dateneinheit "2" ausreichend in die gewählte oder angesteuerte Spei­ cherzelle eingeschrieben ist, wird auch dann, wenn das Steuergate CG4 auf 2 V gesetzt ist, das Bitleitungspo­ tential auf dem Pegel "H" gehalten ((3) und (4) in Fig. 6). Mit (3) in Fig. 6 ist ein Fall bezeichnet, in welchem die Dateneinheit "2" im voraus ausreichend in die Speicherzelle eingeschrieben oder eingelesen ist und die Dateneinheit "1" in Daten für die Steuerung der "0"-Dateneinschreiboperation mittels der vorher ausge­ führten Verifizierlesezyklen umgewandelt wird. Wenn da­ bei das Signal VRFY1 auf den Pegel "H" übergeht, wird die Bitleitung BL erneut mit der Spannung VBLH aufgela­ den.

Im zweiten Verifizierlesezyklus in der "0"-Datenein­ schreiboperation (anfängliche Einschreibdaten gleich Daten einer "0") entsprechen die Daten der Speicherzel­ le der Dateneinheit "0". Wenn das Steuergate CG4 auf 0,5 V gesetzt ist, läßt aus diesem Grund die Speicher­ zelle das Bitleitungspotential auf "L" übergehen. Wenn danach das Signal VRFY1 auf den Pegel "H" übergeht, nimmt das Potential der Bitleitung BL den Pegel "H" an.

Im zweiten Verifizierlesezyklus in der "1"-Datenein­ schreiboperation (anfängliche Einschreibdaten gleich der Dateneinheit "1"), entsprechen die Daten der ge­ wählten Speicherzelle nicht der Dateneinheit "1" (die Dateneinheit "1" ist nicht ausreichend eingeschrieben), und das Steuergate CG4 ist oder wird auf 0,5 V gesetzt, wobei die Speicherzelle das Bitleitungspotential den Pegel "L" annehmen läßt ((8) in Fig. 6). Wenn die Da­ teneinheit "1" ausreichend in die gewählte Speicherzel­ le eingeschrieben ist, wird auch dann, wenn das Steuer­ gate CG4 auf 0,5 V gesetzt ist, das Bitleitungspotenti­ al auf dem Pegel "H" gehalten ((6) und (7) in Fig. 6). Bei (6) in Fig. 6 ist ein Fall angedeutet, in welchem die Dateneinheit "1" im voraus durch vorangehende Veri­ fizierlesezyklen ausreichend in die Speicherzelle ein­ geschrieben ist und die Dateneinheit 1 in Daten zum Steuern der "0"-Dateneinschreiboperation umgesetzt wird. Wenn in diesem Fall das Signal VRFY1 auf den Pe­ gel "H" geht, wird die Bitleitung BL wiederum mit der Spannung VBLH aufgeladen.

Im zweiten Verifizierlesezyklus in der "2"-Datenausle­ seoperation (anfängliche Einschreibdaten gleich der Da­ ten einer "2") sollen die Daten der Speicherzelle der Dateneinheit "2" gleich sein. Unter der Annahme, daß die Schwellenspannung der Speicherzelle 0,5 V oder mehr beträgt, wird aus diesem Grund auch dann, wenn die Da­ teneinheit "2" in die Speicherzelle ausreichend einge­ schrieben oder nicht ausreichend eingeschrieben ist, und das Steuergate CG4 auf 0,5 V gesetzt ist, das Bit­ leitungspotential auf dem Pegel "H" gehalten ((9) und (10) in Fig. 6). Wenn die Dateneinheit "2" nicht aus­ reichend in die Speicherzelle eingeschrieben ist und die Schwellenspannung der Speicherzelle 0,5 V oder we­ niger beträgt, geht das Bitleitungspotential auf den Pegel "L" über ((11) in Fig. 6).

Wenn danach die Signale VRFY1, VRFY2 und FIH den Pegel "H" annehmen, ist die Dateneinheit "2" ausreichend ein­ geschrieben, und die Dateneinheit 1 wird in Daten zum Steuern einer "0"-Dateneinschreiboperation umgesetzt, während das Potential der Bitleitung BL den Pegel "H" annimmt ((9) in Fig. 6). In anderen Fällen als im obi­ gen Fall geht das Potential der Bitleitung BL auf den Pegel "L" über ((10) und (11) in Fig. 6).

In der obigen Verifizierleseoperation werden Neuein­ schreibdaten auf die in der folgenden Tabelle 1 gezeig­ te Weise auf der Grundlage der Einschreibdaten und der eingeschriebenen Zustände bzw. Einschreibzustände der Speicherzellen vorgegeben.

Einschreibdaten
0 0 0 1 1 2 2 2
Zellendaten	0 1 2 0 1 0 1 2
Neueinschreibdaten	0 0 0 1 0 2 2 0

Wie aus Tabelle 1 hervorgeht, wird die Dateneinheit "1" nur in eine Speicherzelle eingeschrieben, in welche oder welcher die Dateneinheit "1" nicht ausreichend eingeschrieben ist, während die Dateneinheit "2" nur in eine Speicherzelle wiedereingeschrieben wird, in welche die Daten einer "2" nicht ausreichend eingeschrieben sind. Wenn in allen Speicherzellen Daten ausreichend eingeschrieben sind, werden außerdem die n-Kanal-MOS- Transistoren Qn13 aller Spalten in einen Sperrzustand ("AUS") gesetzt, wobei eine Dateneinschreiboperations- Endeinformation mittels eines Signals PENDB ausgegeben wird.

Die Fig. 7A und 7B veranschaulichen Dateneingabe/aus­ gabeoperationstakte (timings). Fig. 7A zeigt einen Da­ teneingabetakt, während Fig. 7B einen Datenausgabetakt veranschaulicht. Nachdem drei externe Dateneingabezy­ klen ausgeführt sind, wenden der Bitleitungssteuer­ schaltung 2 einzugebende Daten generiert und von der Eingabe/Ausgabedatenumwandlungsschaltung 5 ausgegeben. Externe Daten (X₁, X₂, X₃) von bzw. aus drei Bits werden in Daten (Y₁, Y₂) für zwei Speicherzellen umgewandelt. In der Bitleitungssteuerschaltung 2 werden die umgewan­ delten Daten in einem Register R1, das durch die getak­ teten Synchroninverter CI1 und CI2 gebildet ist und ei­ nem Register R2, das durch die Synchroninverter CI3 und CI4 gebildet ist, gesetzt. Dieses Setzen erfolgt über die Dateneingabe/ausgabeleitungen IOA und IOB. In den Registern R1 und R2 verriegelte Auslesedaten werben über die Dateneingabe/ausgabeleitungen IOA und IOB zur Eingabe/Ausgabedaten-Umwandlungsschaltung 5 übertragen, umgewandelt und dann ausgegeben. Spaltenwählsignale CSL1i und CSL2i werden auf das gleiche Signal gesetzt oder eingestellt, und die genannten Leitungen IOA und IOB werden oder sind in zwei Systeme unterteilt, so daß zu zwei Registern der gleichen Spalte ohne weiteres ein Zugriff auf einmal bzw. gleichzeitig erfolgen kann. Da­ durch kann eine Zugriffszeit wirksam verkürzt sein.

Die folgende Tabelle 2 veranschaulicht die Beziehung zwischen externen Daten (X₁, X₂, X₃) von drei Bits, zwei Daten bzw. Dateneinheiten (Y₁, Y₂) der Speicherzellen und den Daten der Register R1 und R2, die jeweils den Daten Y₁ bzw. Y₂ in einer Dateneingabeoperation entspre­ chen.

Tabelle 2

Jede Registerdateneinheit ist oder wird durch den Span­ nungspegel der Eingabe/Ausgabeleitung IOA in einer Da­ tenübertragungsoperation ausgedrückt. Da die Datenein­ gabe/ausgabeleitung IOB durch Invertieren der Datenein­ gabe/ausgabeleitung IOA erhalten wird bzw. gebildet ist, ist erstere Leitung nicht dargestellt. Die folgen­ de Tabelle 3 veranschaulicht die Beziehungen nach Ta­ belle 2 in einer Datenausgabeoperation.

Tabelle 3

Bei dieser Ausführungsform sind oder werden der Pegel der Dateneingabe/ausgabeleitung IO 69420 00070 552 001000280000000200012000285916930900040 0002004433721 00004 69301A in einer Einga­ beoperation und ihr Pegel in einer Ausgabeoperation in bezug auf die gleichen Daten invertiert.

Von neun Kombinationen der beiden Dateneinheiten (Y₁, Y₂) der Speicherzellen ist eine Kombination einer Ex­ trakombination. Letztere kann aus diesem Grund als Da­ teimanagementinformation, wie Hinweisinformation, be­ nutzt werden. Dabei entspricht die Hinweisinformation Zellendaten (Y₁, Y₂) = (2, 2).

Fig. 8 veranschaulicht das Konzept bzw. den Grundgedan­ ken einer als Dateneinschreibeinheit dienenden Seite (page), von einem Mikroprozessor oder dergleichen zum Steuern eines EEPROMs aus gesehen. In diesem Fall ist eine Seite durch N Bytes definiert, wobei Adressen (logische Adressen), von einem Mikroprozessor oder der­ gleichen aus gesehen repräsentiert sind. Wenn bei­ spielsweise Einschreibdaten nur in einem Bereich 1 ein­ gegeben werden (logische Adressen 0 bis n) und (die Be­ dingung) n = 3m + 2 (M = 0, 1, 2, . . . ) erfüllt ist, sind Daten (X₁, X₂, X₃) stets komplettiert. Deshalb er­ gibt sich dabei kein Problem. Da im Fall von n = 3m nur die Dateneinheit X₁ eingegeben wird, werden innerhalb des EEPROMs X₂ = 0 und X₃ = 0 generiert, so daß Daten (X₁, X₂₁ X₃) in die Eingabe/Ausgabedaten-Umwandlungs­ schaltung 5 eingegeben werden. Im Fall von n = 3m + 1 werden innerhalb des EEPROMs Daten X₃ = 0 generiert. Wenn die Adressen der Adresse N gleich ist, kann die, gleiche Wirkung, wie oben beschrieben, erzielt werden.

Nach Durchführung einer Dateneinschreiboperation im Be­ reich 1 (alle Einschreibdaten in einem Bereich 2 sind "0" und wenn zusätzlich eine Dateneinschreiboperation in einem Bereich 2 durchgeführt werden, werden die im Bereich 1 vorhandenen Daten ausgelesen und die Ein­ schreibdaten des Bereichs 2 zu den Auslesedaten oder ausgelesenen Daten hinzuaddiert und (diese Daten) ein­ gegeben. Wahlweise werden die Daten im Bereich 1 ausge­ lesen. Wenn die Startadresse des Bereichs 2 gleich n + 1 = 3m ist, können alle Daten im Bereich 1 auf die Da­ teneinheit "0" gesetzt werden; wenn die Startadresse gleich n + 1 = 3m + 2 ist, können Daten an Adressen n - 1 und n als Daten X₁ und X₂ zur Dateneinheit X₃ an der Adresse n + 1 hinzuaddiert werden, und alle Daten an bzw. in Adressen bis zur Adresse n - 2 im Bereich 1 können auf die Dateneinheit "0" gesetzt werden. Wenn die Startadresse n + 1 = 3m + 1 ist, können Daten an der bzw. in der Adresse n als Daten X₁ zu Daten X₂ und X₃ an bzw. in Adressen n + 1 und n + 2 hinzuaddiert werden und alle Daten an bzw. in Adressen bis zur Adresse n - 1 können auf die Dateneinheit "0" gesetzt werden. Diese Operationen können ohne weiteres automa­ tisch innerhalb des EEPROMs ausgeführt werden. Die Kom­ bination zwischen den Daten (X₁, X₂₁ X₃) und Daten (Y₁, Y₂) werden, wie in den Tabellen 2 und 3 gezeigt, so ge­ formt, daß die zusätzliche Dateneinschreiboperation durchgeführt werden kann. Die in den Tabellen 2 und 3 gezeigten Beziehungen zwischen den Daten (X₁, X₂, X₃) und den Daten (Y₁, Y₂) sind lediglich Beispiele, und diese Beziehungen sind nicht auf die in den Tabellen 2 und 3 gezeigten Beziehungen beschränkt. Auch wenn die Zahl der Bereiche drei oder mehr beträgt, können außer­ dem zusätzliche Daten auf die gleiche Weise, wie oben beschrieben, eingeschrieben werden.

Fig. 9A veranschaulicht einen Dateneinschreib- oder -einlesealgorithmus. Nach Ausführung einer Datenla­ deoperation werden eine Einschreiboperation, eine Veri­ fizierleseoperation und eine Einschreibende-Detektier­ operation wiederholt durchgeführt. Die von einer ge­ strichelten Linie umschlossenen Operationen werden im EEPROM automatisch durchgeführt.

Fig. 9B veranschaulicht einen zusätzlichen oder Zusatz- Dateneinschreibalgorithmus. Nach Durchführung einer Ausleseoperation und einer Datenladeoperation werden eine Verifizierleseoperation, eine Einschreibende- Detektieroperation und eine Einschreiboperation wieder­ holt durchgeführt. Die von einer gestrichelten Linie umschlossenen Operationen werden im EEPROM automatisch durchgeführt. Die Verifizierleseoperation erfolgt nach durchgeführter Datenladeoperation, weil das Einschrei­ ben von Daten in eine Speicherzelle verhindert wird, in welche im voraus (bereits) Daten "1" oder "2" einge­ schrieben (worden) sind. Wenn die Verifizierleseopera­ tion nicht nach Durchführung der Datenladeoperation er­ folgt, kann (könnte) eine Übereinschreiboperation (excessive write operation) stattfinden.

Fig. 10 veranschaulicht Einlese- oder Einschreibcharak­ teristika bezüglich der Schwellenspannung einer Spei­ cherzelle im oben beschriebenen EEPROM. Eine Ein­ schreiboperation in eine Speicherzelle, in die Daten "1" eingeschrieben werden sollen, und eine Einschrei­ boperation in eine Speicherzelle, in die Daten "2" ein­ geschrieben werden sollen, werden auf einmal bzw. gleichzeitig durchgeführt, wobei Einschreibperioden für diese Speicherzellen unabhängig gesetzt bzw. vorgegeben werden.

Die folgende Tabelle 4 veranschaulicht Potentiale in verschiedenen Positionen der Speicherzellenarrays in einer Löschoperation, einer Einschreiboperation und ei­ ner Verifizierleseoperation.

Fig. 11 veranschaulicht in detaillierter Weise die An­ ordnungen eines Speicherzellenarrays 1 und einer Bit­ leitungssteuerschaltung 2 bei einem NOR-Zellen-EEPROM gemäß der zweiten Ausführungsform der Erfindung. Eine NOR-Zelle ist durch lediglich eine Speicherzelle M10 gebildet. Ein Anschluß der NOR-Zelle ist an eine Bit­ leitung BL angeschlossen, während ihr anderer Anschluß mit einer gemeinsamen oder Sammel-Masseleitung verbun­ den ist. Speicherzellen M, die ein Steuergate WL ge­ meinsam belegen (share) bilden eine Seite. Jede der Speicherzellen M speichert Daten bei einer Schwellen­ spannung Vt derselben. Die Speicherzelle speichert Da­ ten "0" zur Anzeige, daß die Schwellenspannung Vt nicht kleiner ist als Vcc, sie speichert Daten "1" zur Anzei­ ge, daß die Schwellenspannung Vt kleiner ist als Vcc, aber nicht kleiner als 2,5 V, und sie speichert Daten "2" zur Anzeige, daß die Schwellenspannung Vt kleiner ist als 2,5 V, aber nicht niedriger als 0 V. Eine Spei­ cherzelle kann drei Zustände aufweisen; durch zwei Speicherzellen können neun Kombinationen erhalten bzw. gebildet werden. Von diesen neuen Kombinationen werden acht Kombinationen benutzt, wobei Daten aus drei Bits in den zwei Speicherzellen gespeichert werden. Bei die­ ser Ausführungsform werden Daten aus drei Bits in zwei benachbarten Speicherzellen, die ein Steuergate gemein­ sam belegen, abgespeichert.

Ein Flipflop wird durch getaktete synchrone Inverter bzw. Synchroninverter CI5 und CI6, ein anderes Flipflop durch getaktete Synchroninverter CI7 und CI8 gebildet. Diese Flipflop verriegeln Einschreib/Auslesedaten. Die Flipflops werden auch als Leseverstärker betrieben. Das durch die getakteten Synchroninverter CI5 und CI6 ge­ bildete Flipflop verriegelt Einschreibdateninformation zur Anzeige, ob Daten "0" oder Daten "1" oder "2" ein­ geschrieben werden sollen, und es verriegelt ferner Aus­ lesedateninformation zur Anzeige, ob eine Speicherzelle die Information der Daten "0" oder die Information der Daten "1" oder "2" speichert. Das durch die Synchronin­ verter CI7 und CI8 gebildete Flipflop verriegelt Ein­ schreibdateninformation zur Anzeige, ob Daten "1" oder "2" eingeschrieben werden sollen, und es verriegelt ferner Auslesedateninformation zur Anzeige, ob eine Speicherzelle die Information der Daten "2" oder die Information der Daten "0" oder "1" speichert.

Von (mehreren) n-Kanal-MOS-Transistoren überträgt ein n-Kanal-MOS-Transistor Qn18 eine Spannung VPR zu einer Bitleitung, wenn ein Voraufladesignal PRE auf den (hohen) Pegel "H" übergeht. Wenn ein Bitleitungsverbin­ dungssignal BLC den Pegel "H" annimmt, verbindet ein n- Kanal-MOS-Transistor Qn19 die Bitleitung mit einer Hauptbitleitungs-Steuerschaltung. N-Kanal-MOS-Transi­ storen Qn20 bis Qn23 und Qn25 bis Qn28 übertragen se­ lektiv nach Maßgabe der in den obigen Flipflops verrie­ gelten oder auch gehaltenen Daten Spannungen VBLH, VBLM sowie eine Spannung 0 V zur Bitleitung. Wenn Signale SAC2 und SAC1 auf den Pegel "H" übergehen, verbinden n- Kanal-MOS-Transistoren Qn24 und Qn29 jeweils die Flip­ flops mit der Bitleitung. Ein n-Kanal-MOS-Transistor Qn30 ist vorgesehen zum Detektieren oder Feststellen, ob alle Daten einer Seite, die in den Flipflops verrie­ gelt sind, miteinander identisch sind. Wenn Spalten­ wählsignale CSL1 und CSL2 den Pegel "H" annehmen, ver­ binden n-Kanal-MOS-Transistoren Qn31 und Qn32 selektiv ein betreffendes der Flipflops mit einer Dateneinga­ be/ausgabeleitung IOA oder IOB, während n-Kanal-MOS- Transistoren Qn33 und Qn34 selektiv ein betreffendes der Flipflops mit der Leitung IOA oder IOB verbinden.

Die Arbeitsweise des EEPROMs mit dem oben beschriebenen Aufbau ist nachstehend anhand der Fig. 12 bis 14 erläu­ tert. Fig. 12 veranschaulicht Ausleseoperationstakte, während Fig. 13 Einschreiboperationstakte und Fig. 14 Prüf- bzw. Verifizierleseoperationstakte zeigen.

Eine Ausleseoperation wird mittels zweier grundsätzli­ cher Zyklen oder Grundzyklen durchgeführt. Im ersten Auslesezyklus wird die Spannung VPR zu einer Stromver­ sorgungsspannung Vcc für das Voraufladen einer Bitlei­ tung, wobei das Voraufladesignal PRE auf den (niedri­ gen) Pegel "L" übergeht, um die Bitleitung floaten zu lassen. Anschließend wird das Steuergate WL auf 2,5 V gesetzt und die Bitleitung geht nur dann auf den Pegel "L" über, wenn die Schwellenspannung Vt einer gewählten oder angesteuerten Speicherzelle auf 2,5 V oder weniger gesetzt ist, d. h. wenn die Dateneinheit "2" in dieser Speicherzelle eingeschrieben ist.

Danach gehen Lese- bzw. Abgreifaktiviersignale SEN2 und SEN2B auf den Pegel "L" bzw. "H" über, während Verrie­ gelungsaktiviersignale LAT2 und LAT2B die Pegel "L" bzw. "H" annehmen, wodurch das durch die (getakteten) Synchroninverter CI7 und CI8 gebildete Flipflop rückge­ setzt wird. Das Signal SAC2 nimmt den Pegel "H" an, um das durch die Synchroninverter CI7 und CI8 gebildete Flipflop mit der Bitleitung zu verbinden. Nachdem die Abgreifaktiviersignale SEN2 und SEN2B den Pegel "H" bzw. "L" angenommen haben, um ein Bitleitungspotential abzugreifen (to sense), gehen die Verriegelungsakti­ viersignale LAT2 und LAT2B auf den Pegel "H" bzw. "L" über, und die Information der Daten "2" oder "1" oder der Dateneinheit "0" wird in dem durch die (getakteten) Synchroninverter CI7 und CI8 gebildeten Flipflop ver­ riegelt bzw. gehalten.

Im zweiten Auslesezyklus wird im Gegensatz zum ersten Auslesezyklus die Spannung des Wählsteuergates WL nicht auf 2,5 V, sondern auf Vcc gesetzt bzw. eingestellt, wobei anstelle der Signale SEN2, SEN2B, LAT2, LAT2B und SAC2 Signale SEN1, SEN1B, LAT1, LAT1B und SAC1 ausgege­ ben werden. Im zweiten Auslesezyklus wird daher die In­ formation der Dateneinheit "0" oder der Daten "1" oder "2" in dem durch die Synchroninverter CI5 und CI6 ge­ bildeten Flipflop verriegelt.

In die Speicherzelle eingeschriebene Daten werden mit­ tels der beiden oben beschriebenen Auslesezyklen ausge­ lesen.

Die Daten der Speicherzellen werden vor einer Datenein­ schreiboperation gelöscht; die Schwellenspannung Vt je­ der Speicherzelle wird auf Vcc oder höher gesetzt. Das Steuergate WL wird auf 20 V gesetzt, und die Bitleitung auf 0 V eingestellt, um damit eine Löschoperation durchzuführen.

In der Einschreiboperation geht das Voraufladesignal BLE auf den Pegel "L" über, um die Bitleitung floaten zu lassen. Signale VRFY1, VRFY2, FIM und FIL werden auf Vcc gesetzt. Da in einer "0"-Dateneinschreiboperation das durch die getakteten Synchroninverter CI5 und CI6 gebildete Flipflop Daten so verriegelt, daß ein Aus­ gangssignal vom Synchroninverter CI5 den Pegel "H" an­ nimmt, wird die Bitleitung auf 0 V gesetzt. In der "1"- oder "2"-Dateneinschreiboperation wird die Bitleitung auf Vcc gesetzt.

Anschließend werden die Signale BLC, VRFY2, FIM und FIL sowie eine Spannung VSA auf 10 V, die Spannung VBLH auf 8 V und die Spannung VBLM auf 7 V gesetzt. Da in der "1"-Dateneinschreiboperation das durch (getakteten) Synchroninverter CI7 und CI8 gebildete Flipflop Daten so verriegelt, daß ein Ausgangssignal vom Synchronin­ verter CI7 den Pegel "H" annimmt, wird eine Spannung von 7 V an die Bitleitung BL angelegt. In einer "2"- Dateneinschreiboperation wird die Bitleitung auf 8 V gesetzt. In einer "0"-Dateneinschreiboperation wird die Bitleitung auf 0 V gesetzt. Danach wird das gewählte oder angesteuerte Steuergate WL auf -12 V gesetzt.

In einer "1"- oder "2"-Dateneinschreiboperation werden aufgrund der Potentialdifferenz zwischen der Bitleitung BL und dem Steuergate WL Elektronen aus den Ladungsauf­ speicherschichten der Speicherzellen entladen, wobei die Schwellenspannungen der Speicherzellen abfallen. In der "1"-Dateneinschreiboperation muß eine Gesamtmenge der von den Ladungsaufspeicherschichten der Speicher­ zellen zu entfernenden oder zu beseitigenden Ladung kleiner sein als die in der "1"-Dateneinschreibope­ ration. Aus diesem Grund wird die Bitleitung BL auf 7 V gesetzt bzw. eingestellt, um die Potentialdifferenz zwischen der Bitleitung BL und dem Steuergate auf 19 V zu entspannen bzw. zu mindern. In einer "0"-Datenein­ schreiboperation werden die Schwellenspannungen der Speicherzellen durch eine Bitleitungsspannung von 0 V nicht effektiv geändert.

Nach der Einschreiboperation erfolgt eine Prüf- oder Verifizierleseoperation zum Prüfen der Einschreibzu­ stände (written states) der Speicherzellen und zur Durchführung einer zusätzlichen Einschreiboperation nur an einer Speicherzelle, in welche Daten nicht ausrei­ chend eingeschrieben sind. Während der Verifizierle­ seoperation werden die Spannungen VBLH und FIM auf Vcc bzw. 0 V gesetzt bzw. eingestellt.

Die Verifizierleseoperation wird in zwei Grundzyklen durchgeführt. Jeder dieser Grundzyklen entspricht nahe­ zu dem zweiten Auslesezyklus, nur mit dem Unterschied, daß die Spannung des gewählten Steuergates WL und Si­ gnal VRFY1, VRFY2 und FIL ausgegeben werden (im ersten Verifizierlesezyklus wird nur das Signal VRFY1 ausgege­ ben). Die Signale VRFY1, VRFY2 und FIL werden ausgege­ ben, bevor die Signale SEN1, SEN1B, LAT1 und LAT1B nach dem Rücksetzen des Steuergates WL auf 0 V auf die Pegel "L", "H", "L" bzw. "H" übergehen. Mit anderen Worten: die Signale VRFY1, VRFY2 und FIL werden ausgegeben, be­ vor das durch die Synchroninverter CI5 und CI6 gebilde­ te Flipflop nach der Bestimmung des Potentials der Bit­ leitung mittels der Schwellenspannungen der Speicher­ zellen rückgesetzt (worden) ist. Das Potential des ge­ wählten oder angesteuerten Steuergates WL wird auf 2 V (erster Zyklus) und 4 V (zweiter Zyklus) gesetzt, wel­ che Spannungen jeweils niedriger sind als 2,5 V (erster Zyklus) und Vcc (zweiter Zyklus) in der Ausleseoperati­ on, um eine Schwellenspannungsspanne sicherzustellen.

Für diesen Fall sind Daten (Dateneinheit 1), die in dem durch die getakteten Synchroninverter CI5 und CI6 ge­ bildeten Flipflop verriegelt sind, Daten (Dateneinheit 2), die im Flipflop aus den Synchroninvertern CI7 und CI8 verriegelt sind, sowie die durch die Schwellenspan­ nung einer gewählten oder angesteuerten Speicherzelle bestimmte Spannung der Bitleitung BL nachstehend be­ schrieben. Die Dateneinheit 1 steuert eine "0"-Daten­ einschreiboperation oder eine "1"- oder "2"-Datenein­ schreiboperation. Bei Durchführung der "0"-Datenein­ schreiboperation wird der n-Kanal-MOS-Transistor Qn20 durchgeschaltet ("EIN"), während bei Durchführung der "1"- oder "2"-Dateneinschreiboperation der n-Kanal-MOS- Transistor Qn23 durchgeschaltet wird. Die Dateneinheit 2 steuert eine "1"- oder eine "2"-Dateneinschreibope­ ration. Bei Durchführung der "1"-Dateneinschreibopera­ tion wird der n-Kanal-MOS-Transistor Qn26 durchgeschal­ tet, während bei Durchführung der "2"-Dateneinschreib­ operation der betreffende Transistor Qn27 durchgeschal­ tet wird.

Im ersten Prüf- bzw. Verifizierlesezyklus in der "0" Dateneinschreiboperation (anfängliche Einschreibdaten gleich Dateneinheit "0") entsprechen die Daten der Speicherzelle der Dateneinheit "0". Wenn das Steuergate WL auf 2 V gesetzt ist, bleibt daher das Bitleitungspo­ tential auf dem Pegel "H". Wenn danach das Signal VRFY1 den Pegel "H" annimmt, geht das Potential der Bitlei­ tung BL auf den Pegel "L" über.

Da im ersten Verifizierlesezyklus in der "1"-Datenein­ schreiboperation (anfängliche Einschreibdaten gleich Dateneinheit "1") die Daten der Speicherzelle der Da­ teneinheit "1" entsprechen sollen, beträgt die Schwel­ lenspannung der Speicherzelle 2,5 V oder mehr. Wenn das Steuergate WL auf 2 V gesetzt ist oder wird, bleibt das Bitleitungspotential auf dem Pegel "H". Danach geht das Signal VRFY1 auf den Pegel "H" über. Wenn dabei mittels der vorherigen Verifizierlesezyklen im voraus die Da­ teneinheit "1" ausreichend eingeschrieben ist und die Dateneinheit "1" zu Daten zum Steuern der "0"-Datenein­ schreiboperation umgewandelt ist oder wird, geht das Potential der Bitleitung BL auf den Pegel "L" ((2) in Fig. 14) oder anderenfalls auf den Pegel "H" ((1) in Fig. 14) über.

Wenn im ersten Verifizierlesezyklus in der "2"-Daten­ einschreiboperation (anfängliche Einschreibdaten gleich Dateneinheit "2") die Daten der gewählten Speicherzelle nicht der Dateneinheit "2" entsprechen (Dateneinheit "2" nicht ausreichend eingeschrieben), wird auch dann, wenn das Steuergate WL auf 2 V gesetzt ist, das Bitlei­ tung auf den Pegel "H" gehalten ((3) in Fig. 14). Wenn die Dateneinheit "2" ausreichend in die gewählte Spei­ cherzelle geschrieben ist und das Steuergate WL auf 2 V gesetzt ist, läßt die Speicherzelle das Bitleitungspo­ tential auf den Pegel "L" übergehen ((4) und (5) in Fig. 14). Bei (5) in Fig. 14 ist ein Fall angedeutet, in welchen mittels der vorhergehenden Verifizierlesezy­ klen die Dateneinheit "2" im voraus ausreichend in die Speicherzelle eingeschrieben worden ist und die Daten­ einheit 1 in Daten zum Steuern der "0"-Dateneinschreib­ operation mittels des vorhergehenden Verifizierlesezy­ klus umgewandelt ist. Wenn dabei das Signal VRFY1 auf den Pegel "H" geht, wird oder ist die Bitleitung BL an Masse gelegt.

Im zweiten Verifizierlese- bzw. -auslesezyklus in der "0"-Dateneinschreiboperation (anfängliche Einschreibda­ ten gleich Dateneinheit "0") entsprechen die Daten der Speicherzelle der Dateneinheit "0". Auch wenn dabei das Steuergate WL auf 4 V gesetzt ist, bleibt daher das Bitleitungspotential auf dem Pegel "H". Wenn danach das Signal VRFY1 auf den Pegel "H" übergeht, nimmt das Po­ tential der Bitleitung BL den Pegel "L" an.

Wenn im zweiten Verifizierlesezyklus in der "1"-Daten­ einschreiboperation (anfängliche Einschreibdaten gleich Dateneinheit "1") die Daten der gewählten (bzw. ange­ wählten) Speicherzelle nicht Dateneinheit "1" entspre­ chen (die Dateneinheit "1" nicht ausreichend einge­ schrieben ist) bleibt das Bitleitungspotential "H" auf dem Pegel "H" ((6) in Fig. 14), auch wenn das Steuerga­ te WL auf 4 V gesetzt ist. Wenn die Dateneinheit "1" ausreichend in die gewählte Speicherzelle eingeschrie­ ben ist, geht dann, wenn die Spannung des Steuergates WL zu 4 V wird, das Bitleitungspotential auf den Pegel "L" über ((7) und (8) in Fig. 14). Bei (8) in Fig. 14 ist ein Fall angedeutet, in welchem die Dateneinheit "1" mittels der vorhergehenden Verifizierlesezyklen im voraus ausreichend in die Speicherzelle eingeschrieben (worden) ist und die Dateneinheit 1 in Daten zum Steu­ ern der "0"-Dateneinschreiboperation umgesetzt ist (oder wird). Wenn dabei das Signal VRFY1 auf den Pegel "H" übergeht, wird die Bitleitung BL an Masse gelegt.

Im zweiten Verifizierlesezyklus in der "2"-Datenein­ schreiboperation (anfängliche Einschreibdaten gleich Dateneinheit "2") sollen die Daten der Speicherzelle die Dateneinheit "2" sein. Aus diesem Grund geht unter der Voraussetzung, daß die Schwellenspannung der Spei­ cherzelle 4 V oder weniger beträgt, auch dann, wenn die Dateneinheit "2" ausreichend oder nicht ausreichend in die Speicherzelle eingeschrieben ist und, das Steuergate WL auf 4 V gesetzt ist, das Bitleitungspotential auf den Pegel "L" über ((10) und (11) in Fig. 14). Wenn die Dateneinheit "2" nicht ausreichend in die Speicherzelle eingeschrieben ist und die Schwellenspannung der Spei­ cherzelle 4 V oder mehr beträgt, nimmt das Bitleitungs­ potential den Pegel "H" an ((9) in Fig. 14).

Wenn sodann die Signale VRFY1, VRFY2 und FIL den Pegel "H" annehmen, ist oder wird die Dateneinheit "2" aus­ reichend eingeschrieben, und die Dateneinheit "1" wird in Daten zum Steuern einer "0"-Dateneinschreiboperation umgewandelt. In diesem Fall nimmt das Potential der Bitleitung BL den Pegel "L" an ((11) in Fig. 14); ande­ renfalls geht es auf den Pegel "H" über ((9) und (10) in Fig. 14).

Mit der obigen Verifizierleseoperation werden, wie bei der ersten Ausführungsform, Wiedereinschreib- bzw. Neu­ einschreibdaten auf die in der folgenden Tabelle 5 ge­ zeigte Weise auf der Grundlage der Einschreibdaten und der eingeschriebenen Zustände bzw. Einschreibzustände der Speicherzellen gesetzt oder vorgegeben. Wenn Daten ausreichend in allen Speicherzellen eingeschrieben sind, werden außerdem die n-Kanal-MOS-Transistoren Qn30 aller Spalten in einen Sperrzustand ("AUS") gesetzt, und die Dateneinschreiboperations-Endeinformation wird durch ein Signal PENDB ausgegeben.

Dateneingabe/ausgabeoperationstakte, ein Datenein­ schreibalgorithmus und zusätzliche Dateneinschreibalgo­ rithmen sind bei der zweiten Ausführungsform die glei­ chen wie bei der in den Fig. 7 bis 9 und Tabellen 2 und 3 dargestellten ersten Ausführungsform.

Fig. 15 veranschaulicht Einschreibcharakteristika be­ züglich der Schwellenspannung der Speicherzellen im oben beschriebenen EEPROM. Eine Einschreiboperation in eine Speicherzelle, in welche die Dateneinheit "1" ein­ geschrieben werden soll, und eine solche bei einer Speicherzelle, in welche die Dateneinheit "2" einge­ schrieben werden soll, werden auf einmal bzw. gleich­ zeitig durchgeführt; Einschreibperioden (oder -zeit­ spannen) werden für diese Speicherzellen unabhängig vorgegeben.

Die folgende Tabelle 5 gibt die Potentiale auf BL und WL des Speicherzellenarrays in einer Löschoperation, einer Einschreiboperation und einer Verifizierleseope­ ration an.

Tabelle 5

Die Schaltungen gemäß den Fig. 3 und 11 können bei­ spielsweise zu den Schaltungen nach den Fig. 16 bzw. 17 abgewandelt werden. Gemäß Fig. 16 sind die n-Kanal-MOS- Transistoren Qn3 und Qn4 durch p-Kanal-MOS-Transistoren Qp1 bzw. Qp2 ersetzt. Gemäß Fig. 17 sind die n-Kanal- MOS-Transistoren Qn22 und Qn23 sowie die n-Kanal-MOS- Transistoren Qn25 bis Qn28 durch p-Kanal-MOS-Transisto­ ren Qp3 bis Qp8 ersetzt. Bei der obigen Anordnung kann eine Spannung, die über die Transistoren übertragen werden kann, von einem Abfallen entsprechend der Schwellenspannung des n-Kanal-MOS-Transistors behindert werden. Da es bei dieser Ausführungsform nur nötig ist, die Spannung VSA auf 8 V zu erhöhen, kann die Durch­ bruchspannung der die obige Schaltung bildenden Transi­ storen herabgesetzt sein. Ein Signal VRFY1B in Fig. 16 ist das invertierte Signal von VRFY1 gemäß Fig. 2 und 3. Signale VRFY2B, FILB und FIMB sind invertierte Si­ gnale der Signale VRFY2, FIL bzw. FIM nach Fig. 11.

Die zusätzliche Dateneinschreiboperation ist im folgen­ den anhand von Fig. 18 beschrieben. Gemäß Fig. 18 stellt es beispielsweise eine wirksame Methode dar, ei­ ne Seite in Bereiche zu unterteilen, um eine zusätzli­ che Dateneinschreiboperation einfach durchführen zu können. Bei dieser Ausführungsform ist ein Bereich durch 22 Speicherzellen gebildet, die auf jeweils 32 logische Adressen gesetzt sind. Auf diese Weise kann eine zusätzliche Dateneinschreiboperation in Einheiten von Bereichen einfach ausgeführt werden. Genauer ge­ sagt: wenn in dem Bereich 2 zusätzliche Daten einge­ schrieben werden sollen, werden die Einschreibdaten in allen Bereichen, mit Ausnahme des Bereichs 2, auf die Dateneinheit "0" gesetzt, wobei die zusätzlichen Daten entsprechend dem Dateneinschreibalgorithmus gemäß Fig. 9A in dem Bereich 2 eingeschrieben bzw. eingelesen werden können. Jeder Bereich kann eine Größe mit Aus­ nahme der Größe jedes der Bereiche gemäß Fig. 18 besit­ zen.

Fig. 20 veranschaulicht ein Speicherzellenarray 1 eines NAND-Zellen-EEPROMs gemäß der dritten Ausführungsform der Erfindung. Das Speicherzellenarray ist auf einer p- Typ-Wanne oder einem p-Typ-Substrat geformt; acht Spei­ cherzellen M1 bis M8 sind in Reihe zwischen einem An­ steuer- oder Wähltransistor S1, der mit einer Bitlei­ tung BL verbunden ist, und einem Wähltransistor S2, der mit einer gemeinsamen oder Sammel-Sourceleitung Vs ver­ bunden ist, geschaltet, so daß eine NAND-Zelle gebildet ist. Die Wähltransistoren S (S1 und S2) weisen Wählga­ tes SG (SG1 und SG2) auf. Die Speicherzellen enthalten floating Gates (Ladungsaufspeicherschichten) und Steu­ ergates CG (CG1 bis CG8), die in Stapelanordnung über­ einander geformt sind. Die Speicherzellen speichern In­ formation unter Nutzung von Ladungsmengen, die in den floating Gates der Speicherzellen aufgespeichert sind. Die Größen oder Mengen der aufgespeicherten Ladungen können als Schwellenspannungen der betreffenden Spei­ cherzellen ausgelesen werden.

Erfindungsgemäß wird eine solche Schwellenspannung auf die in den Fig. 21A und 21B gezeigte Weise ausgelesen. In diesem Fall ist oder wird die das Steuergate CG2 aufweisende Speicherzelle M2 gewählt (angesteuert). Ge­ mäß Fig. 21A werden eine Spannung an jeden Abschnitt angelegt und die Bitleitung BL in einen floatenden Zu­ stand gesetzt. Wenn die Bitleitung BL im voraus auf 0 V rückgesetzt ist oder wird, wird die Bitleitung BL über die NAND-Zelle durch die gemeinsame Sourceleitung Vs aufgeladen. Die Wählgate- und Steuergatespannungen wer­ den so geregelt oder eingestellt, daß das Potential der aufgeladenen Bitleitung BL durch die Schwellenspannung der gewählten Speicherzelle M2 bestimmt wird.

Bei dieser Ausführungsform werden die Wählgates SG1 und SG2, die Steuergates CG1 und CG3 bis CG8 auf 6 V, das angewählte Steuergate CG2 auf 2 V und die gemeinsame Sourceleitung Vs auf 6 V gesetzt bzw. eingestellt. Die Spannungswellenformen dieser Teile sind in Fig. 21B ge­ zeigt. Dabei kann eine Schwellenspannung von 2 V oder weniger ausgelesen werden. Wenn die Schwellenspannung jeder nicht gewählten Speicherzelle auf 2,5 V oder we­ niger geregelt wird, kann eine Schwellenspannung von -1,5 V oder mehr ausgelesen werden. Wenn das Potential der Bitleitung BL gleich 0 V ist, kann eine Schwellen­ spannung von 2 V oder mehr ausgelesen werden; bei einem Bitleitungspotential von 3,5 V kann eine Schwellenspan­ nung von -1,5 V oder weniger ausgelesen werden. Wenn die Spannungen der Wählgates SG1 und SG2 sowie der nicht gewählten Steuergates CG1 und CG3 bis CG8 ausrei­ chend hoch eingestellt sind oder werden, kann auch eine Schwellenspannung von bis zu -4 V ausgelesen werden.

Die in diesem Fall bestehende Beziehung zwischen einer Schwellenspannung der Speicherzelle und einer Bitlei­ tungsausgangsspannung ist in Fig. 22 veranschaulicht. Im Fall einer Berechnung auf der Grundlage einer Schwellenspannung, die bei einer Sperrichtung-Vorspan­ nung von 0 V erhalten wird, wird eine ausgezogene Linie (Kurve) gemäß Fig. 22 erhalten. In der Praxis ist je­ doch die Bitleitungsspannung der Sperrichtung-Vorspan­ nung gleich, so daß die Bitleitungsausgangsspannung auf die durch eine strichpunktierte Linie in Fig. 22 ange­ gebene Weise abfällt. Zur Vereinfachung der Beschrei­ bung ist im folgenden vorausgesetzt, sofern nicht an­ ders angegeben, daß eine Schwellenspannung unter Be­ rücksichtigung einer Sperrichtung-Vorspannung erhalten oder abgeleitet wird.

Nachdem durch eine bzw. in einer Löschoperation Elek­ tronen vom floating Gate der Speicherzelle entladen werden, werden Elektronen in das floating Gate mittels einer Einschreiboperation injiziert, die entsprechend Einschreibdaten durchgeführt wird. Fig. 23 zeigt die Beziehung zwischen einer Einschreibzeit und einer Bit­ leitungsausgangsspannung in einer Ausleseoperation für den Fall, daß eine Bitleitungsausgangsspannung in der Ausleseoperation nicht auf die Schwellenspannung jeder nicht gewählten Speicherzelle beschränkt ist. Wenn bei­ spielsweise die Spannung an der gemeinsamen Sourcelei­ tung in der Ausleseoperation 3 V beträgt, ändert sich die Bitleitungsausgangsspannung als Folge der Elektro­ neninjektion in das floating Gate nicht, sofern nicht die Schwellenwertspannung eine Größe von -1 V oder mehr erreicht. Auch wenn die Spannung der gemeinsamen Sour­ celeitung 6 V beträgt, ist die Bitleitungsausgangsspan­ nung in der Ausleseoperation begrenzt, wenn die Schwel­ lenspannung jeder nicht gewählten Speicherzelle positiv ist.

Wenn beispielsweise gemäß Fig. 24 eine Speicherzelle zwei Zustände aufweist (Dateneinheit "0" und Datenein­ heit "1"), können ein Zustand, in welchem die Bitlei­ tungsausgangsspannung in einer Ausleseoperation 3 bis 4 V erreicht (Schwellenspannung von etwa -2 V bis - 1 V), als Dateneinheit "0" (Löschzustand) und ein Zu­ stand, in welchem diese Ausgangsspannung 1 bis 2 V er­ reicht (Schwellenspannung von etwa 0 bis 1 V), als Da­ teneinheit "1" gesetzt sein oder werden.

Wenn eine Speicherzelle drei Zustände besitzt (Daten­ einheiten "0", "1" und "2"), wie z. B. in Fig. 25 ge­ zeigt, können ein Zustand, in welchem die Bitleitungs­ ausgangsspannung in einer Ausleseoperation 3,5 bis 4,5 V erreicht (Schwellenspannung etwa -2,5 V bis 1,5 V), als Dateneinheit "0" (gelöschter Zustand), ein Zustand, in welchem diese Ausgangsspannung 1,5 bis 2,5 V erreicht (Schwellenspannung von etwa -0,5 V bis 0,5 V), als Dateneinheit "1" und ein Zustand, in wel­ chem die Bitleitungsausgangsspannung 0 bis 0,5 V er­ reicht (Schwellenspannung von etwa 1,5 bis etwa 2,5 V), als Dateneinheit "2" gesetzt bzw. vorgegeben werden.

Fig. 26 veranschaulicht ein Speicherzellenarray 1 eines NOR-Zellen-EEPROMs gemäß der vierten Ausführungsform der Erfindung. Das Speicherzellenarray 1 ist auf einer p-Wanne oder einem p-Substrat geformt; jede Speicher­ zelle M ist zwischen einer Bitleitung BL und einer ge­ meinsamen oder Sammel-Sourceleitung Vs angeordnet. Jede Speicherzelle weist ein floating Gate und eine Wortlei­ tung WL auf, die in Stapelanordnung übereinander ge­ formt sind.

Die Schwellenspannungen der Speicherzellen werden auf die in den Fig. 27A und 27B gezeigte Weise ausgelesen. Gemäß Fig. 27A werden Spannungen angelegt, und die Bit­ leitung BL wird in einen floatenden Zustand gesetzt. Wenn die Bitleitung BL im voraus auf 0 V rückgesetzt ist oder wird, wird die Bitleitung BL durch die gemein­ same Sourceleitung Vs über die Speicherzelle aufgela­ den. Das Potential der aufgeladenen Bitleitung BL wird oder ist durch die Schwellenspannung der angewählten Speicherzelle M bestimmt.

Bei dieser Ausführungsform wird die Wortleitung WL auf 6 V, die gemeinsame Sourceleitung Vs auf 6 V einge­ stellt. Die Spannungswellenformen dieser Teile sind in Fig. 27B dargestellt. Auf diese Weise kann eine Schwel­ lenspannung von 0 bis 6 V ausgelesen werden. Wenn das Potential der Bitleitung BL gleich 0 V ist, kann eine Schwellenspannung von 6 V oder mehr ausgelesen werden. Bei einem Bitleitungspotential von 6 V kann eine Schwellenspannung von 0 V oder weniger ausgelesen wer­ den. Die Beziehung zwischen der Schwellenspannung der Speicherzelle und einer Bitleitungsausgangsspannung in diesem Fall ist in Fig. 28 gezeigt. Bei einer Berech­ nung auf der Grundlage einer Schwellenspannung bei ei­ ner Sperrichtung-Vorspannung von 0 V wird eine ausgezo­ gene Linie in Fig. 28 erhalten. Wie in Fig. 22, ist je­ doch die Bitleitungsspannung in der Praxis der Sperr­ richtung-Vorspannung gleich, wobei die Bitleitungsaus­ gangsspannung auf die durch eine strichpunktierte Linie in Fig. 28 gezeigte Weise abfällt.

Nachdem Elektronen in das floating Gate der Speicher­ zelle mittels einer Löschoperation injiziert worden sind, werden die Elektronen durch eine entsprechend Einschreibdaten durchgeführte Einschreiboperation aus dem floating Gate entladen (oder entlassen). Fig. 29 veranschaulicht die Beziehung zwischen einer Ein­ schreibzeit und einer Bitleitungsausgangsspannung in einer Ausleseoperation. Wenn in dem Fall, in welchem die Spannung der gemeinsamen Sourceleitung in der Aus­ leseoperation beispielsweise 3 V beträgt, die Schwel­ lenspannung entsprechend der Elektronenentladung aus dem floating Gate zu 3 V oder weniger wird, verändert sich die Bitleitungsausgangsspannung nicht. Auch wenn die Spannung der gemeinsamen Sourceleitung 6 V beträgt, ändert sich die Bitleitungsausgangsspannung in der Aus­ leseoperation bei der Schwellenspannung von 0 V oder weniger nicht.

Wenn eine Speicherzelle gemäß Fig. 30 zum Beispiel zwei Zustände besitzt (Dateneinheit "0" und Dateneinheit "1"), können ein Zustand, in welchem die Bitleitungs­ ausgangsspannung in einer Ausleseoperation zu 1 bis 2 V wird (Schwellenspannung von etwa 4 bis 5 V), als Daten­ einheit "0" (Löschzustand oder gelöschter Zustand) und ein Zustand, in welchem diese Ausgangsspannung zu 3 bis 4 V wird (Schwellenspannung von etwa 2 bis 3 V), als Dateneinheit "1" gesetzt oder vorgegeben werden.

Wenn eine Speicherzelle gemäß Fig. 31 zum Beispiel drei Zustände besitzt (Dateneinheiten "0", "1" und "2"), können ein Zustand, in welchem die Bitleitungsausgangs­ spannung in einer Ausleseoperation 0 bis 5 V beträgt (Schwellenspannung von etwa 5,5 V oder mehr) als Daten­ einheit "0" (gelöschter Zustand), ein Zustand, in wel­ chem diese Ausgangsspannung 1,5 bis 2,5 V beträgt (Schwellenspannung von etwa 3,5 bis 4,5 V), als Daten­ einheit "1" und ein Zustand, in welchem diese Ausgangs­ spannung 3,5 bis 4,5 V beträgt (Schwellenspannung von etwa 1,5 bis 2,5 V), als Dateneinheit "2" gesetzt oder vorgegeben werden.

Fig. 32 veranschaulicht den Aufbau eines ternären Spei­ chertyp-EEPROMs gemäß dritter und vierter- Ausführungs­ form der Erfindung. Für Speicherzellenarrays (a) und (b) sind eine Bitleitungssteuerschaltung 2 zum Steuern einer Bitleitung in Auslese/Einschreiboperationen und eine Wortleitungstreiberschaltung 7 zum Steuern bzw. Einstellen eines Wortleitungspotentials vorgesehen. Die Bitleitungssteuerschaltung 2 wird durch einen Spalten­ decodierer 3 angewählt. Diese Schaltung 2 dient zum Empfangen und Ausgeben von Auslese/Einschreibdaten von/zu einer Eingabe/Ausgabedatenumwandlungsschaltung 5 über eine Dateneingabe/ausgabeleitung (IO-Leitung bzw. Leitung IO). Die genannte Umwandlungsschaltung 5 wan­ delt Mehrgrößeninformation, aus einer Speicherzelle ausgelesen, in binäre Information für die externe Aus­ gabe der Mehrgrößeninformation um, und sie wandelt die binäre Information von externen Eingabeeinschreibdaten in die Mehrgrößeninformation einer Speicherzelle um. Die genannte Umwandlungsschaltung 5 ist mit einem Da­ teneingabe/ausgabepuffer(-Zwischenspeicher) 6 zum Steu­ ern einer Dateneingabe/ausgabeoperation mittels einer externen Schaltung verbunden.

Fig. 33 veranschaulicht im Detail die Anordnungen oder Ausgestaltungen eines Speicherzellenarrays 1 und einer Bitleitungssteuerschaltung 2 in einem NAND-Zellen- EEPROM gemäß der dritten Ausführungsform der Erfindung. Ein Anschluß der NAND-Zelle ist mit einer Bitleitung BL, der andere Anschluß mit einer gemeinsamen oder Sam­ mel-Sourceleitung Vs verbunden. Wählgates SG1 und SG2 sowie Steuergates CG1 bis CG8 werden durch, mehrere NAND-Zellen gemeinsam belegt (shared); Speicherzellen M, die ein Steuergate gemeinsam belegen, bilden eine Seite. Jede der Speicherzellen M speichert Daten bei einer Schwellenspannung Vt derselben. Gemäß Fig. 25 bzw. 35 speichert die Speicherzelle Dateneinheiten "0", "1" und "2". Eine Speicherzelle weist drei Zustände auf; mit zwei Speicherzellen können neun Kombinationen gebildet werden. Von diesen neun Kombinationen werden acht Kombinationen benutzt, wobei Daten von bzw. aus drei Bits in den beiden Speicherzellen abgespeichert werden.

Bei dieser Ausführungsform werden Daten aus drei Bits in zwei benachbarten Speicherzellen abgespeichert, die ein Steuergate gemeinsam belegen. Außerdem sind die Speicherzellenarrays (a) und (b) jeweils auf aus­ schließlich zugewiesenen p-Wannen geformt.

N-Kanal-MOS-Transistoren (im folgenden als n-Transisto­ ren bezeichnet) Qn8 bis Qn10 und p-Kanal-MOS-Transisto­ ren (im folgenden als p-Transistoren bezeichnet) Qp3 bis Qp5 bilden ein Flipflop FF1, während n-Transistoren Qn11 bis Qn13 und p-Transistoren Qp6 bis Qp8 ein Flip­ flop FF2 bilden. Diese Flipflops dienen zum Verriegeln oder Halten von Einschreib/auslesedaten. Außerdem wer­ den sie auch als Leseverstärker betrieben. Das Flipflop FF1 verriegelt Einschreibdateninformation zur Anzeige, ob die Dateneinheit "0" oder Daten "1" oder "2" einge­ schrieben werden sollen, und es verhütet ferner Ausle­ sedateninformation zur Anzeige, ob eine Speicherzelle die Information der Dateneinheit "0" oder die Informa­ tion der Daten "1" oder "2" speichert. Das Flipflop FW2 verriegelt Einschreibdateninformation zur Anzeige, ob die Dateneinheit "1" oder "2" eingeschrieben werden soll, und es verriegelt außerdem Auslesedateninformati­ on zur Angabe, ob eine Speicherzelle die Information der Dateneinheit "2" oder die Information der Daten "0" oder "1" speichert.

Ein n-Transistor Qn1 überträgt eine Spannung Va auf ei­ ne Bitleitung BLa, wenn ein Voraufladesignal Φpa auf den (hohen) Pegel "H" übergeht. Ein n-Transistor Qn20 überträgt eine Spannung Vb zu einer Bitleitung BLb wenn ein Voraufladesignal Φpb den Pegel "H" erreicht. N- Transistoren Qn4 bis Qn7 und p-Transistoren Qp1 und Qp2 übertragen selektiv Spannungen VBHa, VBMa und VBLa zur Bitleitung BLa nach Maßgabe von in den Flipflops FF1 und FF2 verriegelten Daten. N-Transistoren Qn14 bis Qn17 und p-Transistoren Qp9 und Qp10 übertragen selek­ tiv Spannungen VBHb, VBMb und VBLb zur Bitleitung BLb nach Maßgabe der in den Flipflops FF1 und FF2 verrie­ gelten Daten. Ein n-Transistor Qn2 verbindet das Flip­ flop FF1 mit der Bitleitung BLa, wenn ein Signal Φal den Pegel "H" erreicht. Ein n-Transistor Qn3 verbindet das Flipflop FF2 mit der Bitleitung BLa, wenn ein Signal Φa2 auf "H" übergeht. Ein n-Transistor Qn19 verbindet das Flipflop FF1 mit der Bitleitung BLb, wenn ein Si­ gnal Φb1 den Pegel "H" erreicht. Ein n-Transistor Qn18 verbindet das Flipflop FF2 mit der Bitleitung BLb wenn ein Signal Φb2 den Pegel "H" annimmt.

Die Arbeitsweise des EEPROMs mit dem oben beschriebenen Aufbau ist nachstehend anhand der Fig. 34 bis 36 be­ schrieben. Fig. 34 veranschaulicht Ausleseoperati­ onstakte, während Fig. 35 Einschreiboperationstakte und Fig. 36 Prüf- bzw. Verifizierausleseoperationstakte zeigen. Die Fig. 34 bis 36 zeigen die Takte oder Zeit­ punkte (timings), die dann erhalten werden, wenn ein Steuergate CG2a angewählt ist.

Die Ausleseoperation wird in zwei grundsätzlichen Zy­ klen durchgeführt. Im ersten Auslesezyklus wird die Spannung Vb auf 3 V gesetzt; die als eine Blindbitlei­ tung dienende Bitleitung BLb wird voraufgeladen. Das Voraufladesignal Φpa geht auf den (niedrigen) Pegel "L" über, um die Bitleitung BLa floaten zu lassen, und die gemeinsame Sourceleitung Vsa wird auf 6 V gesetzt. An­ schließend werden Wählgates SG1a und SG2a sowie Steuer­ gates CG1a und CG3a bis CG8a auf 6 V gesetzt. Gleich­ zeitig wird das angewählte Steuergate CG2a auf 2 V ge­ setzt. Die Spannung der Bitleitung BLa wird nur dann auf 3 V oder mehr eingestellt, wenn die Dateneinheit "0" in die angewählte oder angesteuerte Speicherzelle eingeschrieben ist.

Danach gehen Flipflop-Aktiviersignale Φm1 und Φp1 zum Rücksetzen des Flipflops FF1 auf den Pegel "L" bzw. "H" über. Die Signale Φa1 und Φb1 nehmen den Pegel "H" an, um das Flipflop FF1 mit den Bitleitungen BLa und BLb zu verbinden. Die Signale Φm1 und Φp1 nehmen den Pegel "H" bzw. "L" an, um ein Bitleitungspotential abzugreifen, wobei das Flipflop FF1 die Information der Dateneinheit "0" oder die Information der Daten "1" oder "2" verrie­ gelt.

Im zweiten Auslesezyklus beträgt im Gegensatz zum er­ sten Auslesezyklus die Spannung der Blindbitleitung BLb nicht 3 V sondern 1 V, wobei Signale Φa2, Φb2, Φn2 und Φp2 anstelle der Signale Φa1, Φb1, Φn1 und Φp1 ausgege­ ben werden. Infolgedessen verriegelt im zweiten Ausle­ sezyklus das Flipflop FF2 die Information der Datenein­ heit "2" oder diejenige der Daten "1" oder "0".

Mittels der beiden oben beschriebenen Auslesezyklen werden die in die Speicherzellen eingeschriebenen Daten ausgelesen.

In den Speicherzellen enthaltene Daten werden vor einer Dateneinschreiboperation gelöscht; die Schwellenspan­ nungen Vp der Speicherzellen werden auf -1,5 V oder we­ niger gesetzt. Die gemeinsame Sourceleitung Vsa und die Wählgates SG1a und SG2a werden auf 20 V, die Steuerga­ tes CG1a bis CG8a auf 0 V gesetzt, um damit eine Löschoperation durchzuführen.

In der Einschreiboperation geht das Voraufladesignal Φpa auf den Pegel "L2", um die Bitleitung BLa floaten zu lassen. Das Wählgate SG1a und die Steuergates CG1a bis CG8a werden jeweils auf Vcc gesetzt. Während der Ein­ schreiboperation wird das Wählgate SG2a auf 0 V ge­ setzt. Gleichzeitig wird das Signal VRFYa auf den Pegel "H", während ein Signal PBa auf den Pegel "L" geht. Da in einer "0"-Dateneinschreiboperation das Flipflop FF1 Daten so verriegelt, daß das Potential eines Knoten­ punkts N1 den Pegel "L" annimmt, wird die Bitleitung BLa mittels der Spannung VBHa auf Vcc aufgeladen. In einer "1"- oder "2"-Dateneinschreiboperation wird die Bitleitung BLa auf 0 V gesetzt.

Anschließend werden das Wählgate SG1a und Steuergates CG1a bis CG8a auf 10 V, die Spannung VBHa und eine Spannung Vrw auf 8 V und die Spannung VBMa auf 1 V ge­ setzt bzw. eingestellt. Da in der "1"-Dateneinschreib­ operation das Flipflop FF2 Daten so verriegelt, daß das Potential eines Knotenpunkts M3 auf den Pegel "L" geht, wird mittels der Spannung VBMa eine Spannung von 1 V an die Bitleitung BLa angelegt. Letztere wird in der "2"- Dateneinschreiboperation auf 0 V gesetzt, während die Bitleitung BLa in der "0"-Dateneinschreiboperation auf 8 V gesetzt wird. Danach wird das angewählte Steuergate CG2a auf 20 V gesetzt.

In der "1"- oder "2"-Dateneinschreiboperation werden aufgrund der Potentialdifferenz zwischen der Bitleitung BLa und dem Steuergate CG2a Elektronen in die Ladungs­ aufspeicherschicht der Speicherzellen injiziert, wobei sich die Schwellenspannungen der Speicherzellen erhö­ hen. Da in einer "1"-Dateneinschreiboperation die in die Ladungsaufspeicherschichten der Speicherzellen in der "1"-Dateneinschreiboperation zu injizierenden La­ dungsmengen kleiner sein müssen als diejenigen in der "2"-Dateneinschreiboperation, wird die Bitleitung BLa auf 1 V gesetzt, um die Potentialdifferenz zwischen der Bitleitung BLa und dem Steuergate CG2a auf 19 V zu ent­ spannen oder zu mindern. In der "0"-Dateneinschreibope­ ration ändern sich die Schwellenspannungen der Spei­ cherzellen nicht effektiv entsprechend der Bitleitungs­ spannung von 8 V.

Nach Abschluß der Einschreiboperation werden das Wähl­ gate SG1a und die Steuergates CG1a bis CG8a auf 0 V ge­ setzt; sodann wird die Spannung der Bitleitung BLa, die in der "0"-Dateneinschreiboperation auf 8 V gesetzt war, mit einer Zeitverzögerung auf 0 V rückgesetzt. Wenn nämlich die Reihenfolge der Rücksetzoperationen umgekehrt wird oder ist, wird vorübergehend ein "2"- Dateneinschreiboperationszustand eingestellt, so daß in der "0"-Dateneinschreiboperation fehlerhafte oder fal­ sche Daten eingeschrieben werden.

Nach der Einschreiboperation erfolgt eine Verifizier­ ausleseoperation zur Prüfung des eingeschriebenen Zu­ stands bzw. Einschreibzustands der Speicherzelle und zur Durchführung einer zusätzlichen Einschreiboperation nur an einer Speicherzelle, in welche Daten nicht zu­ friedenstellend oder ausreichend eingeschrieben sind.

Die Verifizierlese- bzw. -ausleseoperation ist ähnlich wie im ersten Auslesezyklus, nur mit dem Unterschied, daß die Daten des Flipflops FF1 invertiert sind, die Spannung Vb auf Vcc gesetzt oder eingestellt ist, das Signal VRFYa und ein Signal VRFYb ausgegeben werden und dabei die Spannungen VBLb und VBMb auf 2,5 V bzw. 0,5 V gesetzt sind. Die Spannung der Bitleitung BLb bestimmt sich durch die Spannungen Vb, VBLb und VBMb und die Da­ ten der Flipflops FF1 und FF2. Die Signale VRFYa und VRFYb werden ausgegeben, bevor die Signale Φm1 und Φp1 auf den Pegel "L" bzw. "H" übergehen, nachdem die Wähl­ gates SG1a und SG2a sowie die Steuergates CG1a bis CG8a auf 0 V rückgesetzt sind. Mit anderen Worten: die Si­ gnale VRFYa und VRFYb werden vor dem Rücksetzen des Flipflops FF1 ausgegeben, nachdem das Potential der Bitleitung BLa mittels der Schwellenspannung der Spei­ cherzelle bestimmt ist.

Die Invertieroperation für die Daten des Flipflops FF1 ist nachstehend beschrieben. Die Spannung Vb wird auf 2,5 V gesetzt oder eingestellt, um die als Blindbitlei­ tung dienende Bitleitung BLb vorauf zuladen. Zudem gehen die Voraufladesignale Φpa und Φpb auf den Pegel "L", um die Bitleitungen BLa und BLb floaten zu lassen. An­ schließend nimmt das Signal PBa den Pegel "L" an, und die Bitleitung BLa wird auf 2,5 V oder mehr nur dann aufgeladen, wenn das Potential des Knotenpunkts N1 auf den Pegel "L" gesetzt ist. Anschließend nehmen die Flipflop-Aktiviersignale Φn1 und Φp1 den Pegel "L" bzw. "H" an, um das Flipflop FF1 zurückzusetzen. Die Signale Φa1 und Φb2 gehen auf den Pegel "H", um das Flipflop FF1 mit den Bitleitungen BLa und BLb zu verbinden; die Signale Φn1 und Φp1 nehmen die Pegel "H" bzw. "L" an, um ein Bitleitungspotential abzugreifen. Mittels dieser Operation werden die Daten des Flipflops FF1 inver­ tiert.

Die im Flipflop FF1 verriegelten Daten (Dateneinheit 1), die im Flipflop FF2 verriegelten Daten (Datenein­ heit 2) und die Spannungen der Bitleitungen BLa und BLb, die durch die Schwellenspannung einer angewählten Speicherzelle bestimmt sind und nach der Dateninver­ tieroperation erhalten werden, sind nachstehend be­ schrieben. Die Dateneinheit 1 steuert die "0"-Daten­ einschreiboperation oder die "1"- oder "2"-Datenein­ schreiboperation. In der "0"-Dateneinschreiboperation nimmt das Potential des Knotenpunkts N1 den bei der Da­ teninvertieroperation vorgegebenen Pegel "H" an. In der "1"- oder "2"-Dateneinschreiboperation geht das Poten­ tial des Knotenpunkts N1 auf den in der Dateninver­ tieroperation gesetzten Pegel "L" über. Die Datenein­ heit 2 steuert die "1"-Dateneinschreiboperation oder die "2"-Dateneinschreiboperation. In der "1"-Datenein­ schreiboperation geht das Potential des Knotenpunkts N3 auf den Pegel "L", während das Potential des Knoten­ punkts N3 in der "2"-Dateneinschreiboperation auf den Pegel "H" geht.

In der nach der "0"-Dateneinschreiboperation durchge­ führten Prüf- bzw. Verifizierausleseoperation läßt die Spannung VBLa oder VBMa das Potential der Bitleitung BLa auf den Pegel "L" unabhängig von den Zuständen der Speicherzellen übergehen, wenn das Signal VRFYa den Pe­ gel "H" annimmt. Infolgedessen wird die Bitleitung BLa durch das Flipflop FF1 so abgegriffen oder abgefragt (sensed), daß der Knotenpunkt N1 den Pegel "L" annimmt und zu verriegelnde Neueinschreibdaten der Dateneinheit "0" entsprechen.

In der bei der "1"-Dateneinschreiboperation oder auf diese hin gesetzten Verifizierausleseoperation geht das Signal VRFYb auf den Pegel "H" über, und die Blindbit­ leitung BLb wird auf 2,5 V gesetzt. Wenn die Speicher­ zelle nicht in einem "1"-Dateneinschreibzustand gesetzt ist, beträgt die Spannung der Bitleitung BLa 2,5 V oder mehr, und die Bitleitung wird durch das Flipflop FF1 so abgegriffen, daß das Potential des Knotenpunkts N1 auf den Pegel "H" übergeht und zu verriegelnde Neuein­ schreibdaten der Dateneinheit "1" entsprechen. Wenn die Speicherzelle den "1"-Dateneinschreibzustand erreicht, liegt die Bitleitung BLa an 2,5 V oder weniger; die Bitleitung BLa wird durch das Flipflop FF1 so abgegrif­ fen, daß das Potential des Knotenpunkts N1 den Pegel "L" annimmt und zu verriegelnde Neueinschreibdaten der Dateneinheit "0" entsprechen.

In der nach der "2"-Dateneinschreiboperation durchge­ führten Verifizierausleseoperation nimmt das Signal VRFYb den Pegel "H" an, um die Blindbitleitung BLb auf 0,5 V zu setzen. Wenn die Speicherzelle keinen "2"- Dateneinschreibzustand erreicht, beträgt die Spannung der Bitleitung BLa 0,5 V oder mehr; die Bitleitung BLa wird durch das Flipflop FF1 so abgegriffen, daß das Po­ tential des Knotenpunkts N1 auf den Pegel "H" geht und zu verriegelnde Daten der Dateneinheit "2" entsprechen. Wenn die Speicherzelle den "2"-Dateneinschreibzustand erreicht, beträgt die Spannung der Bitleitung BLa 0,5 V oder weniger; die Bitleitung BLa wird durch das Flip­ flop FF1 so abgegriffen, daß das Potential das Knoten­ punkts N1 auf den Pegel "L" übergeht und zu verriegeln­ de Neueinschreibdaten der Dateneinheit "0" entsprechen.

Mit dieser Verifizierlese- oder -ausleseoperation wer­ den auf der Grundlage der Einschreibdaten und des ein­ geschriebenen Zustands bzw. Einschreibzustands der Speicherzelle Neueinschreibdaten auf die in der folgen­ den Tabelle 6 angegebene Weise gesetzt bzw. vorgegebe­ nen.

Einschreibdaten
0 0 0 1 1 2 2 2
Speicherzellendaten	0 1 2 0 1 0 1 2
Neueinschreibdaten	0 0 0 1 0 2 2 0

Aus der Tabelle 6 geht folgendes hervor: obgleich der "1"-Dateneinschreibzustand gesetzt sein soll, wird die Dateneinheit "1" erneut nur in eine Speicherzelle ein­ geschrieben, in welcher die Dateneinheit "1" nicht aus­ reichend eingeschrieben ist. Obgleich der "2"-Datenein­ schreibzustand gesetzt sein soll, wird die Dateneinheit "2" erneut nur in eine Speicherzelle eingeschrieben, in welcher die Dateneinheit "2" nicht ausreichend einge­ schrieben ist.

Die Einschreiboperation und die Verifizierleseoperation werden wiederholt durchgeführt, so daß damit eine Da­ teneinschreiboperation ausgeführt wird.

Die folgende Tabelle 7 veranschaulicht die Potentiale an den verschiedenen Punkten oder Stellen des Speicher­ zellenarrays in einer Löschoperation, einer Einschrei­ boperation, einer Ausleseoperation und einer Verifi­ zierleseoperation.

Fig. 27 veranschaulicht im Detail die Anordnung bzw. den Aufbau eines Speicherzellenarrays und einer Bitlei­ tungssteuerschaltung 2 bei einem NOR-Zellen-EEPROM ge­ mäß der vierten Ausführungsform der Erfindung. Ein An­ schluß einer NOR-Zelle ist an eine Bitleitung BL, der andere Anschluß an eine gemeinsame Sourceleitung Vs an­ geschlossen. Eine Wortleitung WL ist durch eine Anzahl von NOR-Zellen gemeinsam belegt (shared); Speicherzel­ len M, die eine Wortleitung gemeinsam belegen, bilden eine Seite. Jede Speicherzelle speichert Daten unter Nutzung einer Schwellenspannung Vt von der betreffenden Speicherzelle, und sie speichert gemäß Fig. 31 Daten­ einheiten "0", "1" und "2". Eine Speicherzelle weist drei Zustände auf; mit zwei Speicherzellen können neun Kombinationen gebildet werden, von denen (nur) acht be­ nutzt werden, wobei Daten aus drei Bits in den beiden Speicherzellen abgespeichert werden. Bei dieser Ausfüh­ rungsform werden Daten aus drei Bits in zwei benachbar­ ten Speicherzellen abgespeichert, die sich eine Wort­ leitung teilen bzw. diese gemeinsam belegen. Außerdem sind die Speicherzellenarrays 1 (a) und (b) auf einem p-Typ-Substrat geformt.

N-Kanal-MOS-Transistoren (im folgenden als n-Transisto­ ren bezeichnet) Qn26 bis-Qn28 und p-Kanal-MOS-Transi­ storen (im folgenden als p-Transistoren bezeichnet) Qp15 bis Qp17 bilden ein Flipflop FF3, während n-Tran­ sistoren Qn29 bis Qn31 und p-Transistoren Qp18 bis Qp20 ein Flipflop FF4 bilden. Diese Flipflops dienen zum Verriegeln von Einschreib/auslesedaten. Die Flipflops werden auch als Leseverstärker betrieben. Das Flipflop FF3 verriegelt Einschreibdateninformation zur Anzeige, ob die Dateneinheit "0" oder Daten "1" oder "2" einge­ schrieben werden sollen, und es verriegelt auch Ausle­ sedateninformation zur Anzeige, ob eine Speicherzelle die Information der Dateneinheit "0" oder diejenige der Daten "1" oder "2" speichert. Das Flipflop FF4 verrie­ gelt Einschreibdateninformation zur Angabe, ob die Da­ teneinheit "1" oder "2" eingeschrieben werden soll, und es verriegelt außerdem Auslesedateninformation zur An­ zeige, ob eine Speicherzelle die Information der Daten­ einheit "2" oder diejenige der Daten "0" oder "1" spei­ chert.

Ein n-Transistor Qn21 überträgt eine Spannung Va zu ei­ ner Bitleitung BLa, wenn ein Voraufladesignal Φpa auf den Pegel "H" übergeht. Ein n-Transistor Qn36 überträgt eine Spannung Vb zu einer Bitleitung BLb, wenn ein Vor­ aufladesignal Φpb den Pegel "H" annimmt. N-Transistoren Qn24, Qn25 sowie p-Transistoren Qp11 bis Qp14 übertra­ gen entsprechend den in den Flipflops FF3 und FF4 ver­ riegelten Daten selektiv Spannungen VBHa und VBMa sowie eine Spannung von 0 V zur Bitleitung BLa. N-Transisto­ ren Qn32 und Qn33 sowie p-Transistoren Qp21 bis Qp24 übertragen nach Maßgabe der in den Flipflops FF3 und FF4 verriegelten Daten selektiv Spannungen VBAb und VBMb sowie eine Spannung von 0 V zur Bitleitung BLb. Ein n-Transistor Qn22 verbindet das Flipflop FF3 mit der Bitleitung BLa, wenn ein Signal Φa1 den Pegel "H" annimmt. Ein n-Transistor Qn23 verbindet das Flipflop FF4 mit der Bitleitung BLa, wenn ein Signal Φa2 auf den Pegel "H" übergeht. Ein n-Transistor Qn35 verbindet das Flipflop FF3 mit der Bitleitung BLb, wenn ein Signal Φb1 den Pegel "H" annimmt. Ein n-Transistor Qn34 ver­ bindet das Flipflop FF4 mit der Bitleitung BLb, wenn ein Signal Φb2 auf einen Pegel "H" übergeht.

Die Arbeitsweise des EEPROMs mit der oben beschriebenen Ausgestaltung ist nachstehend anhand der Fig. 38 bis 40 beschrieben. Dabei zeigen die Fig. 38, 39 und 40 Ausle­ seoperationstakte, Einschreiboperationstakte bzw. Prüf- oder Verifizierleseoperationstakte. Die Fig. 38 bis 40 verdeutlichen die Takte oder Zeitpunkte (timings), die dann erhalten werden, wenn eine Wortleitung WLa ange­ wählt ist.

Die Ausleseoperation wird mittels zweier Grundzyklen ausgeführt. Im ersten Auslesezyklus wird die Spannung Vb zum Voraufladen der als Blindbitleitung dienenden Bitleitung BLb zu 1 V. Das Voraufladesignal dpa geht auf den Pegel "L" über, um die Bitleitung BLa floaten zu lassen, während eine gemeinsame Sourceleitung Vsa auf 6 V gesetzt wird. Anschließend wird die Wortleitung WLa auf 6 V gesetzt. Die Spannung der Bitleitung BLa wird nur dann auf 0,5 V oder weniger gesetzt, wenn die Dateneinheit "0" in die angewählte Speicherzelle einge­ schrieben ist oder wird.

Danach gehen zum Rücksetzen des Flipflops FF3 die Flipflop-Aktiviersignale Φn1 und Φp1 auf den Pegel "L" bzw. "H" über. Die Signale Φa1 und Φb1 nehmen den Pegel "H" an, um das Flipflop FF3 mit den Bitleitungen BLa und BLb zu verbinden. Die Signale Φn1 und Φp1 gehen auf den Pegel "H" bzw. "L" über, um ein Bitleitungspotenti­ al abzugreifen, und das Flipflop FF3 verriegelt die In­ formation der Dateneinheit "0" oder diejenige der Daten "1" oder "2".

Im zweiten Auslesezyklus beträgt im Gegensatz zum er­ sten Auslesezyklus die Spannung der Blindbitleitung BLb nicht 1 V sondern 3 V; anstelle der Signale Φa1, Φb1, Φn1, Φp1 werden Signale Φa2, Φb2, Φn2 und Φp2 ausgege­ ben. Im zweiten Auslesezyklus verriegelt daher das Flipflop FF4 die Information der Dateneinheit "2" oder diejenige der Daten "1" oder "0".

Mit den beiden oben beschriebenen Auslesezyklen werden die in die Speicherzellen eingeschriebenen Daten ausge­ lesen.

In den Speicherzellen enthaltene Daten werden vor einer Dateneinschreiboperation gelöscht; die Schwellenspan­ nungen Vb der Speicherzellen werden auf 5,5 V oder hö­ her eingestellt. Die Wortleitung WLa wird auf 20 V, die Bitleitung BLa auf 0 V gesetzt, wodurch die Löschopera­ tion durchgeführt wird.

In der Einschreiboperation geht das Voraufladesignal Φpa auf den Pegel "L" über, um die Bitleitung BLa floa­ ten zu lassen. Anschließend nimmt ein Signal VRFYBa den Pegel "L" an, während ein Signal Ba den Pegel "H" an­ nimmt. Da in einer "0"-Dateneinschreiboperation das Flipflop FF3 Daten so verriegelt, daß das Potential ei­ nes Knotenpunkts N1 auf den Pegel "H" geht, ist oder wird die Bitleitung BLa auf 0 V gesetzt. In einer "1"- oder "2"-Dateneinschreiboperation wird die Bitleitung BLa durch die Spannung VBHa oder VBMa auf Vcc gesetzt bzw. eingestellt.

Danach wird sowohl die Spannung VBHa als auch die Span­ nung Vrw zu 8 V, während die Spannung VBMa zu 7 V wird. Da in der "1"-Dateneinschreiboperation das Flipflop FF4 Daten so verriegelt, daß das Potential des Knotenpunkts N7 auf den Pegel "H" übergeht, wird mittels der Span­ nung VBMa eine Spannung von 7 V an die Bitleitung BLa angelegt. Letztere wird in der "2"-Dateneinschreibope­ ration auf 8 V und in der "0"-Dateneinschreiboperation auf 0 V gesetzt. Danach wird die angewählte Wortleitung WLa auf -5 V gesetzt.

In der "1"- oder "2"-Dateneinschreiboperation werden aufgrund der Potentialdifferenz zwischen der Bitleitung BLa und der Wortleitung WLa Elektronen aus den Ladungs­ aufspeicherschichten der Speicherzellen entladen, wobei die Schwellenspannungen der Speicherzellen abfallen. Da in einer "1"-Dateneinschreiboperation die aus den La­ dungsaufspeicherschichten der Speicherzellen in der "1"-Dateneinschreiboperation zu entladenden Ladungsmen­ gen kleiner sein müssen als diejenigen in der "2"- Dateneinschreiboperation, wird die Bitleitung BLa auf 7 V gesetzt, um die Potentialdifferenz zwischen der Wortleitung WLa und der Bitleitung BLa auf 19 V zu ent­ spannen bzw. zu mindern. In der "0"-Dateneinschreibope­ ration ändert sich die Schwellenspannung der Speicher­ zelle nicht effektiv oder effektiv nicht entsprechend der Bitleitungsspannung von 0 V.

Nach der Einschreiboperation wird eine Verifizierle­ seoperation durchgeführt, um den Einschreibzustand der Speicherzellen zu prüfen und eine zusätzliche Ein­ schreiboperation nur an einer Speicherzelle vorzuneh­ men, in welche Daten nicht ausreichend eingeschrieben sind.

Die Verifizierleseoperation ist ähnlich dem ersten Aus­ lesezyklus, nur mit dem Unterschied, daß die Daten des Flipflops FF3 invertiert sind, die Spannung Vb gleich 0 V ist, das Signal VRFYBa und das Signal VRFYBb ausge­ geben werden und dabei die Spannungen VBHb und VBMb 1,5 V bzw. 3,5 V betragen. Die Spannung der Bitleitung BLb bestimmt sich durch die Spannung Vb, VBHb und VBMb sowie die Daten der Flipflops FF3 und FF4. Nach dem Rücksetzen der Wortleitung WLa auf 0 V werden die Si­ gnale VRFYBa und VRFYBb ausgegeben, bevor die Signale Φn1 und Φp1 den Pegel "L" bzw. "H" annehmen. Mit ande­ ren Worten: die Signale VRFYBa und VRFYBb werden ausge­ geben, bevor das Flipflop FF3 rückgesetzt ist oder wird, nachdem das Potential der Bitleitung BLa mittels der Schwellenspannungen der Speicherzellen bestimmt ist.

Im folgenden ist die Invertieroperation an den Daten des Flipflops FF3 beschrieben. Die Spannungen Va und Vb werden zu Vcc bzw. 2,5 V, um die Bitleitungen BLa und BLb vorauf zuladen. Außerdem gehen die Voraufladesignale Φpa und Φpb auf den Pegel "L" über, um die Bitleitungen BLa und BLb floaten zu lassen. Anschließend nimmt das Signal Pa den Pegel "H" an, und die Bitleitung BLa wird auf 2,5 V oder weniger nur dann entladen, wenn das Po­ tential des Knotenpunkts N5 auf "H" gesetzt ist. Hier­ auf nehmen die Flipflop-Aktiviersignale Φn1 und Φp1 zum Rücksetzen des Flipflops FF3 den Pegel "L" bzw. "H" an; die Signale Φa1 und Φb1 gehen auf den Pegel, "H" über, um das Flipflop FF3 mit den Bitleitungen BLa und BLb zu verbinden, während die Signale Φn1 und Φp1 die Pegel "H" bzw. "L" annehmen, um ein Bitleitungspotential ab­ zugreifen. Mit dieser Operation werden die Daten des Flipflops FF3 invertiert.

Im folgenden sind die im Flipflop FF3 verriegelten Da­ ten (Dateneinheit 1), die im Flipflop FF4 verriegelten Daten (Dateneinheit 2) und die durch die Schwellenspan­ nung einer angewählten Speicherzelle bestimmten und nach der Dateninvertieroperation erhaltenen Spannungen der Bitleitungen BLa und BLb beschrieben. Die Datenein­ heit 1 steuert die "0"-Dateneinschreiboperation oder die "1"- oder "2"-Dateneinschreiboperation. In der "0"- Dateneinschreiboperation geht das Potential des Kno­ tenpunkts N5 auf den bei bzw. in (upon) der Datenin­ viertieroperation gesetzten (niedrigen) Pegel "L" über. In der "1"- oder "2"-Dateneinschreiboperation nimmt das Potential des Knotenpunkts N5 den in der Dateninver­ tieroperation gesetzten (hohen) Pegel "H" an. Die Da­ teneinheit 2 steuert die "1"- oder die "2"-Datenein­ schreiboperation. In ersterer Operation geht das Poten­ tial des Knotenpunkts N7 auf die Pegel "H", in letzte­ rer Operation auf den Pegel "L" über.

Wenn in der nach der "0"-Dateneinschreiboperation unab­ hängig von den Zuständen der Speicherzellen durchge­ führten Verifizierleseoperation das Signal VRFYBa den Pegel "L" annimmt, läßt die Spannung VBHa oder VBMa das Potential der Bitleitung BLa auf den Pegel "H" überge­ hen. Die Bitleitung BLa wird somit durch das Flipflop FF3 so abgegriffen, daß der Knotenpunkt N5 auf den Pe­ gel "H" übergeht und zu verriegelnde Neueinschreibdaten der Dateneinheit "0" entsprechen.

In der Verifizierleseoperation nach der "1"-Datenein­ schreiboperation geht das Signal VRFYBb auf den Pegel "L" über, um die Blindbitleitung BLb auf 1,5 V einzu­ stellen. Wenn die Speicherzelle einen "1"-Datenein­ schreibzustand nicht erreicht, werden daher die Bitlei­ tung BLa auf 1,5 V oder weniger gesetzt, die Bitleitung BLa durch das Flipflop FF3 so abgegriffen, daß das Po­ tential des Knotenpunkts M5 auf den Pegel "L" übergeht und zu verriegelnde Neueinschreibdaten der Dateneinheit "1" entsprechen. Wenn die Speicherzelle den "1"-Daten­ einschreibzustand erreicht, werden die Bitleitung BLa auf 1,5 V oder mehr gesetzt, die BLa außerdem durch das Flipflop FF3 so abgegriffen, daß das Potential des Kno­ tenpunkts N5 den Pegel "H" annimmt, und zu verriegelnde Neueinschreibdaten der Dateneinheit "0" entsprechen.

In der nach der "2"-Dateneinschreiboperation ausgeführ­ ten Verifizierleseoperation geht das Signal VRFYBb auf den Pegel "L" über, um die Blindbitleitung BLb auf 3,5 V zu setzen. Wenn die Speicherzelle einen "2"- Dateneinschreibzustand nicht erreicht, werden daher die Bitleitung BLa auf 3,5 V oder weniger gesetzt und auch durch das Flipflop FF3 so abgegriffen, daß das Potenti­ al des Knotenpunkts N5 den Pegel "L" annimmt und zu verriegelnde Neueinschreibdaten der Dateneinheit "2" entsprechen. Wenn die Speicherzelle den "2"-Datenein­ schreibzustand erreicht, werden die Bitleitung BLa auf 3,5 V oder mehr gesetzt und auch durch das Flipflop FF3 so abgegriffen, daß das Potential des Knotenpunkts N5 den Pegel "H" annimmt, und zu verriegelnde Neuein­ schreibdaten der Dateneinheit "0" entsprechen.

Mit dieser Verifizierleseoperation werden Wiederein­ schreib- oder Neueinschreibdaten auf die in obiger Ta­ belle 6 angegebene Weise auf der Grundlage der Ein­ schreibdaten und der eingeschriebenen Zustände bzw. Einschreibzustände der Speicherzellen gesetzt bzw. vor­ gegeben. Aus Tabelle 6 geht hervor: obgleich der "1"- Dateneinschreibzustand gesetzt werden soll, werden Da­ ten "1" nur in eine Speicherzelle erneut eingeschrie­ ben, in welche die Dateneinheit "1" nicht ausreichend eingeschrieben ist. Obgleich der "2"-Dateneinschreib­ zustand gesetzt werden oder sein soll, wird die Daten­ einheit "2" nur in eine Speicherzelle erneut einge­ schrieben, in welcher die Dateneinheit "2" nicht aus­ reichend eingeschrieben ist.

Die Einschreib- und die Verifizier-Leseoperation werden zur Durchführung einer Dateneinschreiboperation wieder­ holt durchgeführt.

Die folgende Tabelle 8 gibt die Potentiale an den Ele­ menten BLa, WLa und Vsa des Speicherzellenarrays in ei­ ner Löschoperation, einer Einschreiboperation, einer Ausleseoperation und einer Verifizierleseoperation an.

Fig. 41 veranschaulicht eine Schaltung zum Steuern von Dateneingabe/ausgabeoperationen zwischen den Flipflops FF1 und FF2 gemäß Fig. 33 oder den Flipflops FF3 und FF4 gemäß Fig. 37 und der Eingabe/Ausgabedaten-Umwand­ lungsschaltung 5 gemäß Fig. 32. Ein Inverter I₁ und ein NAND-Glied G₁ bilden einen Spaltendecodierer 3. Wenn ein Spaltenaktiviersignal CENB auf den Pegel "H" über­ geht, nimmt ein mittels eines Adreßsignals gewähltes Decodiererausgangssignal den Pegel "H" an, während Kno­ tenpunkte A, B, C und D mit Eingabe/Ausgabeleitungen IOA1, IOB1, IOA2 bzw. IOB2 verbunden werden. Die Kno­ tenpunkte A bis D entsprechen den Knotenpunkten N1 bis N4 gemäß Fig. 33 und auch den Knotenpunkten N6 bis N7 gemäß Fig. 37. Die Beziehung zwischen Auslese/Ein­ schreibdaten und den Eingabe/Ausgabeleitungen IOA1, IOB1, IOA2 und IOB2 sind in der folgenden Tabelle 9 zu­ sammengefaßt.

Tabelle 9

Wie vorstehend beschrieben, geschieht erfindungsgemäß folgendes: unter Vermeidung einer Vergrößerung einer Schaltkreisfläche werden oder sind drei Einschreibzu­ stände in einer Speicherzelle gesetzt, wobei für das Setzen oder Vorgeben von Einschreibzuständen in Spei­ cherzellen mittels einer Einschreibverifiziersteuerung unabhängig voneinander optimiert werden, so daß damit ein EEPROM erhalten wird, mit welchem die Schwellen­ spannungsverteilung jeder Speicherzelle, in welche letztlich Daten eingeschrieben sind, mit hoher Ge­ schwindigkeit innerhalb eines kleinen Bereichs gesteu­ ert werden kann. Wenn zu den zwei, vier oder mehr Ein­ schreibzustände in einer Speicherzelle gesetzt sind oder werden, kann gemäß Aufgabe und Ziel der Erfindung die gleiche Wirkung, wie oben beschrieben, erzielt wer­ den.

Claims (17)

1. Nichtflüchtige Halbleiterspeicheranordnung, umfas­ send:
elektrisch programmierbare Speicherzellen mit jeweils mindestens drei Speicherzuständen;
ein durch die in einer Matrix angeordneten zahl­ reichen Speicherzellen gebildetes Speicherzellenar­ ray (1),
eine Anzahl von Datenschaltungen zum Zwischen­ speichern von Daten für die Steuerung von Ein­ schreiboperationszuständen der zahlreichen Spei­ cherzellen im Speicherzellenarray (1),
eine Einschreibeinheit (2, 7, 9) zur Durchfüh­ rung einer Einschreiboperation an den zahlreichen Speicherzellen nach Maßgabe von Inhalten der Daten­ schaltungen, die jeweils den zahlreichen Speicher­ zellen entsprechen,
eine Einschreibverifizier- oder -prüfeinheit (2, 7, 10) zum Überprüfen der bei oder in (upon) der Einschreiboperation gesetzten Zustände der zahlrei­ chen Speicherzellen und
eine Datenschaltungsinhalt-Aktualisiereinheit (2, 11) zum Aktualisieren der Inhalte der Daten­ schaltungen in der Weise, daß eine Wieder- oder Neueinschreiboperation nur an einer Speicherzelle, in welche Daten nicht zufriedenstellend oder aus­ reichend eingeschrieben sind, auf der Grundlage der Inhalte der Datenschaltungen und der in der Ein­ schreiboperation gesetzten Zustände der Speicher­ zellen durchgeführt wird,
wobei die Einschreib- und eine Einschreibverifi­ zieroperation auf der Grundlage der Inhalte der Da­ tenschaltungen sowie eine Operation zum Aktualisie­ ren der Inhalte der Datenschaltungen wiederholt durchgeführt werden, bis die zahlreichen Speicher­ zellen in vorbestimmte Einschreibzustände gesetzt sind, um damit eine Dateneinschreiboperation elek­ trisch durchzuführen.

2. Nichtflüchtige Halbleiterspeicheranordnung, umfas­ send:
ein Speicherzellenarray (1) aus einer Vielzahl von Speicherzellen, die in einer Matrix angeordnet und jeweils elektrisch programmierbar sind,
wobei jede Speicherzelle mindestens drei Spei­ cherzustände aufweist und willkürliche oder belie­ bige Daten "i" (i = 0, 1, . . . , n - 1; n 3) als Mehrgrößendaten speichert und (wobei) ein der Da­ teneinheit "0" entsprechender Speicherzustand ein Löschzustand ist,
eine Anzahl von Datenschaltungen, die jeweils als Leseverstärker dienen und eine Funktion zum Ab­ fragen oder Abgreifen (sensing) von Daten und eine Funktion zum Speichern abgegriffener Information als Daten für die Steuerung eines Einschreibopera­ tionszustands einer betreffenden Speicherzelle im Speicherzellenarray (1) aufweisen,
eine Einschreibeinheit (2, 7, 9) zur Durchfüh­ rung einer Einschreiboperation an der Vielzahl von Speicherzellen nach Maßgabe der Inhalte der jeweils (jeder) der Vielzahl von Speicherzellen entspre­ chenden Datenschaltungen,
eine i-te (i = 1, 2, . . . , n - 1) Einschreibveri­ fiziereinheit (2, 7, 10) zum Prüfen, ob der bei oder in der Einschreiboperation gesetzte Speicher­ zustand jeder der Vielzahl von Speicherzellen zu einem Speicherzustand der Dateneinheit "i" wird (bzw. diesem entspricht),
eine i-te (i = 1, 2, . . . , n - 1) Datenschal­ tungsinhalt-Simultanaktualisiereinheit (2, 11) zum gleichzeitigen oder Simultan-Aktualisieren der In­ halte der Datenschaltungen entsprechend einer Spei­ cherzelle, in welcher die Dateneinheit "i" zu spei­ chern ist, derart, daß eine Wieder- oder Neuein­ schreiboperation nur an einer Speicherzelle, in welche Daten nicht ausreichend eingeschrieben sind, auf der Grundlage der Inhalte der Datenschaltungen und der in der Einschreiboperation gesetzten Spei­ cherzustände der Speicherzellen durchgeführt wird, und
eine Datenschaltungsinhalt-Aktualisiereinheit (2, 11) zur Durchführung einer durch die i-te Ein­ schreibverifiziereinheit (2, 7, 10) vorgenommenen Speicherprüfoperation und einer durch die i-te Da­ tenschaltungsinhalt-Simultanaktualisiereinheit (2, 11) vorgenommenen Simultanaktualisieroperation von (to) Dateneinheit "1" auf Daten "n - 1" (mit einer Häufigkeit von) n - 1-mal zwecks Aktualisierung der Inhalte aller Datenschaltungen,
wobei die i-te Datenschaltungsinhalt-Simultanak­ tualisiereinheit (2, 11) von Bitleitungspotentia­ len, bei denen die in einer Einschreiboperation ge­ setzten Speicherzustände der Speicherzellen durch die i-te Einschreibverifiziereinheit (2, 7, 10) ausgegeben werden, (diese) nach Maßgabe des Inhalts der Datenschaltungen korrigiert, als Wieder- oder Neueinschreibdaten ein Bitleitungspotential ent­ sprechend einer Speicherzelle, in welcher Daten "i" (i 1) gespeichert werden sollen, abgreift/spei­ chert, die Inhalte der Datenschaltungen aktuali­ siert, das Bitleitungspotential, bei dem der in der Einschreiboperation gesetzte Zustand der Speicher­ zelle nach Maßgabe der Inhalte der Datenschaltungen ausgegeben wird, so korrigiert, daß Bitleitungspo­ tentiale entsprechend Speicherzellen, in denen Da­ ten, mit Ausnahme der Dateneinheit "i", zu spei­ chern sind, so abgegriffen/gespeichert werden, daß die Inhalte der Datenschaltungen gehalten werden (erhalten bleiben), (ferner) die Datenspeicherzu­ stände der Datenschaltungen hält, bis die Bitlei­ tungspotentiale korrigiert sind, die Datenschaltun­ gen als Leseverstärker betätigt, während die korri­ gierten Bitleitungspotentiale gehalten werden, und gleichzeitig oder simultan die Inhalte der Daten­ schaltungen entsprechend der Speicherzelle, in wel­ cher die Dateneinheit "i" zu speichern ist, aktua­ lisiert,
und wobei eine Einschreiboperation auf der Grundlage der Inhalte der Datenschaltungen und eine Datenschaltungsinhalt-Aktualisieroperation wieder­ holt durchgeführt werden, bis die Vielzahl der Speicherzellen in vorbestimmte Einschreibzustände gesetzt sind, um damit eine Dateneinschreiboperati­ on elektrisch durchzuführen.

3. Anordnung nach Anspruch 2, dadurch gekennzeichnet, daß mit einer Datenschaltungsinhalt-Simultanaktua­ lisieroperation auf der Grundlage der Inhalte der Datenschaltungen Daten bezüglich einer Anzahl von Bitleitungen des Speicherzellenarrays (1) gleich­ zeitig aktualisierbar sind.

4. Anordnung nach Anspruch 3, dadurch gekennzeichnet, daß die Datenschaltungen Einschreiboperationszu­ stände der Speicherzellen nach Maßgabe von in einer Einschreiboperation in den Datenschaltungen gespei­ cherten Daten steuern, um die Steuerung so aus zu­ führen, daß die Zustände der Speicherzellen in vor­ bestimmte Einschreibzustände geändert oder in den vor der Einschreiboperation gesetzten Zuständen ge­ halten werden,
für eine Datenschaltung entsprechend einer in einen "i"-Dateneinschreibzustand zu setzenden Spei­ cherzelle die i-te Datenschaltungsinhalt-Simultan­ aktualisiereinheit (2, 11);
Daten der Datenschaltung in Daten zum Steuern des Zustands der Speicherzelle ändert, um den Zu­ stand der Speicherzelle in einem vor der Ein­ schreiboperation gesetzten Zustand zu halten, wenn eine Speicherzelle entsprechend einer Datenschal­ tung, in welcher Daten zur Änderung einer Speicher­ zelle in den "i"-Dateneinschreibzustand gesetzt sind, einen vorbestimmten Einschreibzustand er­ reicht,
Daten zum Steuern des Zustands der Speicherzelle setzt, um deren Zustand in den "i"-Dateneinschreib­ zustand in der Datenschaltung zu ändern, wenn eine Speicherzelle entsprechend einer Datenschaltung, in welcher Daten zur Änderung einer Speicherzelle in den "i"-Dateneinschreibzustand gesetzt sind, einen vorbestimmten Einschreibzustand nicht erreicht, und
für die Datenschaltung, welche Daten zum Steuern des Zustands der Speicherzelle zum Erhalten von de­ ren Zustand in einem vor der Einschreiboperation gesetzten Zustand speichert, Daten zum Steuern des Zustands der Speicherzelle zwecks Erhaltung ihres Zustands in einem vor der Einschreiboperation ge­ setzten Zustand in der Datenschaltung setzt, und die i-te Datenschaltungsinhalt-Simultanaktuali­ siereinheit (2, 11) die Inhalte von Datenschaltun­ gen entsprechend Speicherzellen, die in Einschreib­ zustände zu setzen sind, außer (in) den "i"-Daten­ einschreibzustand, nicht ändert.

5. Anordnung nach Anspruch 4, dadurch gekennzeichnet, daß jede Speicherzelle durch stapelartiges Ausbil­ den einer Ladungsaufspeicherschicht und eines Steu­ ergates auf einer Halbleiterschicht geformt ist und willkürliche oder beliebige Daten "i" (i = 0, 1, . . . , n - 1; n 3) als mindestens drei Speicherzu­ stände und als Mehrgrößendaten unter Nutzung von Größen von Schwellenspannungen speichert, und
die i-te Einschreibverifiziereinheit (2, 7, 10) ein vorbestimmtes i-tes Verifizierpotential an das Steuergate anlegt, um auszulesen und zu prüfen, ob eine Schwellenspannung einer in den "i"-Datenein­ schreibzustand zu setzenden Speicherzelle eine ge­ wünschte Schwellenspannung ist.

6. Anordnung nach Anspruch 5, dadurch gekennzeichnet, daß ein Speicherzustand entsprechend der Datenein­ heit "0" ein gelöschter Zustand bzw. Löschzustand ist, eine Differenz zwischen einer Schwellenspan­ nung entsprechend dem "n - 1"-Datenzustand und der Schwellenspannung entsprechend einem "0"-Datenzu­ stand ein Maximum ist, und Schwellenspannungen ent­ sprechend Datenzuständen "1", "2", . . . , "i", . . . , "n - 2" von der Schwellenspannung entsprechend dem Datenzustand "0" bis zur Schwellenspannung entspre­ chend dem Datenzustand "n - 1" reichen und
die Schwellenspannungen entsprechend den Daten­ zuständen "1", "2", . . . , "i", . . ., "n - 2" von der Schwellenspannung entsprechend dem Datenzustand "0" aus angeordnet sind,
wobei die Anordnung ferner umfaßt:
eine erste Bitleitungspotential-Einstellschal­ tung, um von einer Anzahl von Bitleitungspotentia­ len, bei denen bei oder in einer Einschreiboperati­ on gesetzte Zustände von Speicherzellen durch die i-te Einschreibverifiziereinheit ausgegeben werden, wenn die Datenschaltungen ein Bitleitungspotential entsprechend einer Datenschaltung abgreifen, deren Inhalte Daten zum Steuern der Zustände der Spei­ cherzellen zum Halten derselben in den vor der Ein­ schreiboperation gesetzten Zuständen sind, ein Bit­ leitungspotential als ein erstes Korrekturbitlei­ tungspotential zu setzen, um Daten zum Steuern der Zustände der Speicherzellen zum Halten derselben in den vor der Einschreiboperation gesetzten Zuständen zu gewinnen, und
eine j-te Bitleitungspotential-Einstellschal­ tung, um von Bitleitungspotentialen entsprechend Speicherzellen, die auf "j"-Dateneinschreibzustände (i + 1 j) gesetzt sind, unter Bitleitungspoten­ tialen, bei denen in einer Einschreiboperation ge­ setzte Zustände der Speicherzellen durch die i-te (1 i n - 1) Einschreibverifiziereinheit ausge­ geben werden, wenn eine Datenschaltung nur ein Bit­ leitungspotential entsprechend einer Datenschaltung abgreift, deren Inhalte Daten zum Steuern von Zu­ ständen von Speicherzellen zum Einstellen von deren Zuständen in "j"-Dateneinschreibzustände sind, das Bitleitungspotential in einem zweiten Korrekturbit­ leitungspotential zu setzen, um Daten zum Steuern der Zustände der Speicherzellen zwecks Änderung von deren Zuständen in die "j"-Dateneinschreibzustände zu gewinnen,
wobei zum Aktualisieren der Inhalte der Daten­ schaltungen ein Bitleitungspotential, bei dem in einer Einschreiboperation gesetzte Zustände der Speicherzellen mittels einer i-ten Einschreibveri­ fizieroperation ausgegeben werden, durch die er­ sten, (i + 1)-ten, (i + 2)-ten, . . . , (n - 1)-ten Bitleitungspotential-Einstellschaltungen korrigiert wird.

7. Anordnung nach Anspruch 6, dadurch gekennzeichnet, daß jede der Datenschaltungen aus einer ersten Da­ tenspeichereinheit zum Speichern von Information für die Anzeige, ob ein Zustand einer Speicherzelle in einem vor einer Einschreiboperation gesetzten Zustand gehalten ist oder wird, und einer zweiten Datenspeichereinheit besteht, um dann, wenn die In­ formation der ersten Datenspeichereinheit keine In­ formation zum Steuern des Zustands der Speicherzel­ le zum Halten derselben in einem vor der Ein­ schreiboperation gesetzten Zustand ist, eine Infor­ mation zur Anzeige eines in der Speicherzelle zu speichernden Einschreibzustands "i" (i = 1, 2, . . . , n - 1) zu speichern, (und)
die erste Datenspeichereinheit eine Funktion zum Abgreifen/Speichern von Bitleitungspotentialen, die durch die ersten, (i + 1)-ten, (i + 2)-ten, (n - 1)-ten Bitleitungspotential-Einstellschaltun­ gen korrigiert sind, nach Maßgabe der Inhalte der Datenschaltungen zwecks Durchführung der Daten­ schaltungsinhalt-Aktualisieroperation, und bei de­ nen die Speicherzustände der Speicherzellen in der Einschreiboperation gesetzten Speicherzustände der Speicherzellen mittels der i-ten Einschreibverifi­ zieroperation ausgegeben werden, aufweist.

8. Anordnung nach Anspruch 7, gekennzeichnet durch eine Einschreibschutz-Bitleitungsspannungsaus­ gabeschaltung, um dann, wenn die Information der ersten Datenspeichereinheit Information zum Steuern des Zustands der Speicherzellen zum Halten oder Er­ halten des Zustands der Speicherzellen in den vor einer Einschreiboperation gesetzten Zuständen ist, eine Einschreibverhinderungs- bzw. -schutz-Bitlei­ tungsspannung zu einer Bitleitung in der Ein­ schreiboperation aus zugeben, und
eine i-te (i = 1, 2, . . . , n - 1) Bitleitungs­ spannung-Ausgabeschaltung, um dann, wenn die Infor­ mation der ersten Datenspeichereinheit keine Infor­ mation zum Steuern des Zustands der Speicherzellen zum Halten oder Erhalten des Zustands der Speicher­ zellen in den vor einer Einschreiboperation gesetz­ ten Zuständen ist, in der Einschreiboperation eine i-te Bitleitungsspannung nach Maßgabe der Informa­ tion der zweiten Datenspeichereinheit zur Anzeige, daß ein Einschreibzustand "i" in einer Speicherzel­ le zu speichern ist, auszugeben.

9. Nichtflüchtige Halbleiterspeicheranordnung, gekenn­ zeichnet durch
Speicherzellen, die elektrisch programmierbar sind,
ein durch die Vielzahl von in einer Matrix ange­ ordneten Speicherzellen gebildetes Speicherzel­ lenarray (1),
einer Schwellenspannung-Detektiereinheit zum Aufladen einer mit den Speicherzellen verbundenen Bitleitung über die Speicherzellen und
einen Leseverstärker zum Abgreifen (sensing) ei­ nes Potentials der durch die Schwellenspannung-De­ tektiereinheit aufgeladenen Bitleitung,
wobei ein durch die Schwellenspannung-Detektier­ einheit gewonnenes (obtained) Bitleitungspotential durch die Schwellenspannungen der Speicherzellen bestimmt ist.

10. Anordnung nach Anspruch 9, dadurch gekennzeichnet, daß jede der Speicherzellen elektrisch programmier­ bar ist, um mindestens drei Daten(einheiten) bei jeweils einer unterschiedlichen Schwellenspannung der Speicherzelle als Mehrgrößendaten zu speichern,
die Schwellenspannung-Detektiereinheit die Mehr­ größendaten der Speicherzellen zur Bitleitung als ein Potential mit Mehrgrößenpegeln ausgibt und
der Leseverstärker ein Bitleitungspotential mit den Mehrgrößenpegeln abgreift (senses).

11. Anordnung nach Anspruch 9, dadurch gekennzeichnet, daß die Speicherzellen (M1, . . . , M8) als Einheiten die jeweils durch eine Anzahl von Speicherzellen gebildet sind, miteinander in Reihe geschaltet sind, um eine Anzahl von NAND-Zellenstrukturen zu bilden, bei denen jeweils ein Anschluß mit der Bit­ leitung über ein erstes Wählgate (S1) verbunden ist, während der andere Anschluß einer jeden NAND- Zellenstruktur über ein zweites Wählgate (S2) mit einer Sourceleitung verbunden ist,
die Schwellenspannung-Detektiereinheit eine Sourceleitungsspannung über eine entsprechende NAND-Zelle zur Bitleitung überträgt, um die Bitlei­ tung auf zuladen, und
Spannungen von (einem) nichtgewählten Steuerga­ te(s) sowie erste und zweite Wählgatespannungen so geregelt werden, daß die Spannungsübertragungsfä­ higkeiten von nichtgewählten (oder nichtangesteuer­ ten) Speicherzellen sowie ersten und zweiten Wähl­ transistoren (S1, S2) ausreichend auf einen solchen Pegel erhöht werden, daß die Bitleitungsspannung nur durch die Schwellenspannung der gewählten Spei­ cherzelle bestimmt ist.

12. Anordnung nach Anspruch 10, dadurch gekennzeichnet, daß die Speicherzellen (M1, . . . , M8) als Einheiten die jeweils durch eine Anzahl von Speicherzellen gebildet sind, miteinander in Reihe geschaltet sind, um eine Anzahl von NAND-Zellenstrukturen zu bilden, bei denen jeweils ein Anschluß mit der Bit­ leitung über ein erstes Wählgate (S1) verbunden ist, während der andere Anschluß einer jeden NAND- Zellenstruktur über ein zweites Wählgate (S2) mit einer Sourceleitung verbunden ist,
die Schwellenspannung-Detektiereinheit eine Sourceleitungsspannung über eine entsprechende NAND-Zelle zur Bitleitung überträgt, um die Bitlei­ tung auf zuladen, und
Spannungen von (einem) nichtgewählten Steuerga­ te(s) sowie erste und zweite Wählgatespannungen so geregelt werden, daß die Spannungsübertragungsfä­ higkeiten von nichtgewählten (oder nichtangesteuer­ ten) Speicherzellen sowie ersten und zweiten Wähl­ transistoren (S1, S2) ausreichend auf einen solchen Pegel erhöht werden, daß die Bitleitungsspannung nur durch die Schwellenspannung der gewählten Spei­ cherzelle bestimmt ist.

13. Anordnung nach Anspruch 10, gekennzeichnet durch
eine Anzahl von Datenschaltungen, die jeweils als der Leseverstärker fungieren und eine Funktion zum Speichern abgegriffener (sensed) Information als Daten zum Steuern der Einschreiboperationszu­ stände der Speicherzellen aufweisen,
eine Einschreibeinheit (2, 7, 9) zur Durchfüh­ rung einer Einschreiboperation nach Maßgabe von In­ halten der Datenschaltungen, die jeweils der Viel­ zahl von Speicherzellen im Speicherzellenarray ent­ sprechen,
eine Einschreibverifiziereinheit (2, 7, 10), welche die Schwellenspannungs-Detektiereinheit be­ nutzt, um zu prüfen, ob bei oder in der Einschreib­ operation gesetzte Zustände der Vielzahl von Spei­ cherzellen Speicherzustände von gewünschten Daten sind, und
eine Datenschaltungsinhalt-Simultanaktualisier­ einheit (2, 11) zum gleichzeitigen oder Simultan- Aktualisieren der Inhalte der Datenschaltungen be­ züglich einer Anzahl von Bitleitungen in der Weise, daß eine Wieder- oder Neueinschreiboperation nur an einer Speicherzelle erfolgt, in welche Daten nicht ausreichend eingeschrieben sind, und zwar auf der Grundlage der Inhalte der Datenschaltungen und der Zustände der Speicherzellen nach der Einschreibope­ ration,
wobei die Datenschaltungsinhalt-Simultanaktuali­ siereinheit (2, 11) ein Bitleitungspotential bei dem die in (upon) der Einschreiboperation gesetzten Speicherzustände der Speicherzellen ausgegeben wer­ den, nach Maßgabe der Inhalte der Datenschaltungen korrigiert, um das Bitleitungspotential als Neuein­ schreibdaten abzugreifen/zu speichern, die Daten­ speicherzustände der Datenschaltungen hält, bis das Bitleitungspotential korrigiert ist, die Daten­ schaltungen als Leseverstärker betätigt oder be­ treibt, während das korrigierte Bitleitungspotenti­ al gehalten wird, und die Inhalte der Datenschal­ tungen gleichzeitig aktualisiert, und
eine Einschreiboperation auf der Grundlage der Inhalte der Datenschaltungen sowie eine Datenschal­ tungsinhalt-Simultanaktualisieroperation wiederholt durchgeführt werden, bis die Speicherzellen in vor­ bestimmte Einschreibzustände gesetzt sind, um damit eine Einschreiboperation elektrisch durchzuführen.

14. Anordnung nach Anspruch 13, dadurch gekennzeichnet, daß die Datenschaltungen Einschreiboperationszu­ stände der Speicherzellen nach Maßgabe von in einer Einschreiboperation in den Datenschaltungen gespei­ cherten Daten steuern, um eine Steuerung so aus zu­ führen, daß die Zustände der Speicherzellen auf vorbestimmte Einschreibzustände geändert oder die Zustände der Speicherzellen in vor der Einschreib­ operation gesetzten Zuständen gehalten werden,
die Datenschaltungsinhalt- Simultanaktualisier­ einheit (2, 11) folgendes durchführt:
Ändern von Daten der Datenschaltungen zu Daten zum Halten der Zustände der Speicherzellen in vor der Einschreiboperation gesetzten Zuständen, wenn eine Speicherzellen entsprechend einer Datenschal­ tung, in welcher Daten zum Steuern der Speicherzel­ len zwecks Änderung der Speicherzellen auf vorbe­ stimmte Einschreibzustände gespeichert sind, einen vorbestimmten Einschreibzustand erreicht,
Setzen oder Vorgeben von Daten zum Steuern der Speicherzellen zur Änderung der Speicherzellen auf vorbestimmte Einschreibzustände in den Datenschal­ tungen, wenn die Speicherzelle entsprechend der Da­ tenschaltung in welcher Daten zum Steuern der Spei­ cherzellen zwecks Änderung der Speicherzellen auf vorbestimmte Einschreibzustände gespeichert sind, den vorbestimmten Einschreibzustand nicht erreicht, und
Setzen oder Vorgeben von Daten zum Steuern der Zustände der Speicherzellen für das Halten der Zu­ stände der Speicherzellen in den vor der Ein­ schreiboperation gesetzten Zuständen in den Daten­ schaltungen, wenn Daten zum Steuern der Zustände der Speicherzellen für das Halten der Zustände der Speicherzellen in den vor der Einschreiboperation gesetzten Zuständen in den Datenschaltungen gespei­ chert sind.

15. Anordnung nach Anspruch 14, gekennzeichnet durch eine Bitleitungspotential-Einstellschaltung, um dann, wenn von Bitleitungspotentialen, bei denen in oder bei (upon) der Einschreiboperation gesetzte Zustände der Speicherzellen durch die Schwellen­ spannungs-Detektiereinheit ausgegeben werden, nur ein Bitleitungspotential entsprechend den Daten­ schaltungen, deren Inhalte Daten zum Steuern der Zustände der Speicherzellen für das Halten der Zu­ stände der Speicherzellen in den vor der Ein­ schreiboperation gesetzten Zuständen sind, durch die Datenschaltungen abgegriffen oder erfaßt (sensed) wird, ein Korrektur-Bitleitungspotential zu setzen, bei dem Daten zum Steuern der Zustände der Speicherzellen zum Halten ihrer Zustände in den vor der Einschreiboperation gesetzten Zuständen ge­ wonnen (obtained) werden, und
wobei zur Durchführung der Datenschaltungsin­ halt-Simultanaktualisieroperation ein Bitleitungs­ potential, bei dem die in oder bei der Einschrei­ boperation gesetzten Zustände der Speicherzellen durch die Schwellenspannungs-Detektiereinheit aus­ gegeben werden, durch die Bitleitungspotential- Einstellschaltung nach Maßgabe der Inhalte der Da­ tenschaltungen korrigiert wird.

16. Anordnung nach Anspruch 15, dadurch gekennzeichnet, daß die Anordnung eine nichtflüchtige Halbleiter­ speicheranordnung ist, bei welcher eine der Spei­ cherzellen mindestens drei Speicherdaten "i" (i = 0, 1, . . . , n - 1) zur Durchführung einer Mehrgrö­ ßenspeicheroperation aufweist, wobei ein Speicher­ zustand entsprechend der Dateneinheit "0" ein ge­ löschter Zustand oder Löschzustand ist,
jede der Datenschaltungen durch eine erste Da­ tenspeichereinheit zum Speichern von Information für die Anzeige oder Angabe, ob ein Zustand einer Speicherzelle in einem vor einer Einschreiboperati­ on gesetzten Zustand gehalten ist, und eine zweite Datenspeichereinheit gebildet ist, um dann, wenn die Information der ersten Datenspeichereinheit keine Information zum Steuern des Zustands der Speicherzelle in der Weise ist, daß der Zustand der Speicherzelle in einem vor der Einschreiboperation gesetzten Zustand gehalten ist oder wird, Informa­ tion zur Angabe, daß ein Einschreibzustand "i" (i = 1, 2, . . . , n - 1) in der Speicherzelle zu speichern ist, zu speichern, und
die erste Datenspeichereinheit eine Funktion zum Abgreifen/Speichern von Bitleitungspotentialen auf­ weist, die durch die Bitleitungspotential-Einstell­ schaltungen nach Maßgabe der Inhalte der Daten­ schaltungen korrigiert sind, um die Datenschal­ tungsinhalt-Aktualisieroperation durchzuführen, und bei denen die in oder bei der Einschreiboperation gesetzten Speicherzustände der Speicherzellen durch die Schwellenspannung-Detektiereinheit ausgegeben werden.

17. Anordnung nach Anspruch 16, dadurch gekennzeichnet, daß die erste Datenspeichereinheit eine Funktion zum Vergleichen einer Bezugsspannung mit einer Bit­ leitungsspannung zum Abgreifen oder Erfassen (to sense) eines Bitleitungspotentials und
eine Funktion zum Abgreifen/Speichern eines Bit­ leitungspotentials aufweist, das durch die Bitlei­ tungspotential-Einstellschaltung nach Maßgabe der Inhalte der Datenschaltung unter Nutzung (using) einer Bezugsspannung entsprechend den Inhalten der Datenschaltungen korrigiert ist, und bei dem bei oder in der Einschreiboperation gesetzte Zustände der Speicherzellen durch die Schwellenspannung- Detektiereinheit ausgegeben werden.