DE4443968A1 - Halbleitereinrichtung und Verfahren zum Herstellen derselben - Google Patents
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Description
Die vorliegende Erfindung betrifft im allgemeinen eine Halb
leitereinrichtung und insbesondere eine Halbleitereinrich
tung, die einen MOSFET mit vertikal umgebendem Gate (wird
nachstehend als "VΦT" bezeichnet) verwendet. Die Erfindung
betrifft auch ein Verfahren zum Herstellen einer derartigen
Halbleitereinrichtung. Die Erfindung betrifft ferner eine
Verbesserung eines VΦT.
Fig. 114 zeigt den Trend der Zellgrößen von dynamischen
Speichern mit wahlfreiem Zugriff (DRAMs) Fig. 114 zeigt
ferner Entwurfsregeln in den jeweiligen Generationen. Her
kömmliche DRAM-Zellen enthalten als Bestandteile Bitlei
tungen (BL), Wortleitungen (WL), Bitleitungskontakte (BK)
und Speicherkontakte (SK). Daher ist die mit dem F (Grund
größe) der folgenden Formel ausgedrückte Zellgröße 8F²:
F (Grundgröße) = r + α
wobei F eine Gatebreite bezeichnet, r bezeichnet eine mini
male Leitungsbreite, und α bezeichnet eine Verfahrensgrenze.
In Fig. 114 ist die Entwurfsregel (die minimale Leitungs
breite) einfach auf F festgelegt, und 8F² und 4F² (hohle und
volle Kreise) sind in einer gemeinsamen Darstellung aufge
tragen. Wie daraus erkannt werden kann, können die Zellen
mit 8F² höchstens einen 256-M-DRAM bilden. Indessen kann die
Zellgröße von 4F² durch Befolgen der herkömmlichen Verklei
nerungsregel einen DRAM der Gbit-Generation erreichen.
Die Zellen mit 4F² können durch Anordnen vertikaler Transi
storen an den Kreuzungen der Bitleitungen BL und den Wort
leitungen WL gebildet werden. Auf Grundlage des vorstehenden
Hintergrunds sind verschiedene Arten von vertikalen Transi
storen vorgeschlagen worden.
Fig. 115 ist ein Querschnitt eines ersten Standes der Tech
nik, welcher ein Transistor mit vertikal umgebendem Gate
ist, der in der offengelegten Japanischen Patentschrift Nr.
5-160408 (1993) offenbart wird. Unter Bezugnahme auf Fig.
115 ist ein Gate 3 um eine Säule 5 aus Silizium gebildet,
welche einen Kanal mit einem Gateisolierfilm 4 dazwischen
bilden. Ein Source 6a und ein Drain 6b sind mit der Sili
ziumsäule 5 verbunden.
Ein wesentliches Problem entsteht in Verbindung mit der Bil
dung der Gateelektrode 3, die die Wortleitung bildet, falls
der vorstehende Transistor in einem DRAM verwendet wird.
Fig. 116 ist ein Querschnitt einer Halbleitereinrichtung,
welcher einen Prozeß zum Herstellen des in Fig. 115 gezeig
ten Transistors mit umgebendem Gate darstellt. Ein Gateiso
lierfilm 4 wird so gebildet, daß er eine Siliziumsäule 5 be
deckt. Dann wird Polysilizium (3) so abgeschieden, daß es
die Siliziumsäule 5 bedeckt, wobei der Gateisolierfilm 4 da
zwischen ist. Ein anisotropes Ätzen wird an dem Polysilizium
(3) ausgeführt, so daß eine Gateelektrode 3 auf einer
Seitenwandung der Siliziumsäule 5 gebildet wird. Gemäß
diesem Verfahren hängt eine Gatelänge l von der Rate des an
isotropen Ätzens des Polysiliziums (3) ab. Daher ist eine
Schwankung v der Gatelänge l groß. Gemäß diesem Verfahren
ist es daher sehr schwierig, die Zellen mit 4F² stabil zu
erhalten.
Die Fig. 117 und 118 sind Querschnitte, welche die
Schritte bei einem Prozeß zum Herstellen eines in der offen
gelegten Japanischen Patentschrift Nr. 4-282865 (1992)
offenbarten Transistors mit vertikal umgebendem Gate zeigen.
Unter Bezugnahme auf Fig. 117 sind eine SiO₂-Schicht 2a,
Polysilizium, d. h. eine Wortleitung 3, und eine SiO₂-Schicht
2b in dieser Anordnung auf einer Bitleitung 26 gebildet.
Ferner ist ein Kontaktloch 8 vorgesehen, das die SiO₂-Schicht
2b, das Polysilizium 3 und die SiO₂-Schicht 2a
durchdringt. Ein Gateisolierfilm 4 ist auf der Seitenwandung
des Kontaktlochs 8 gebildet.
Unter Bezugnahme auf die Fig. 117 und 118 ist die Seiten
wandung des Kontaktlochs 8 mit Polysilizium 5 bedeckt. Das
Polysilizium 5 ist in ein Source 6a, einen Kanal 7 und ein
Drain 6b eingeteilt. Der so aufgebaute Transistor weist das
folgende Problem auf. Unter Bezugnahme auf Fig. 117 tritt
leicht eine Schwankung v der Ätzmenge auf, wenn der Gateiso
lierfilm 4 gebildet wird, und in einigen Fällen wird eine
obere Ecke 3c der Gateelektrode abgetragen, was ein Leck
zwischen der Ecke 3c des Gates und dem Drain 6b ergibt.
Der Transistor weist ferner das folgende Problem in Verbin
dung mit seinem Betrieb auf.
Die Leitfähigkeitstypen des Gate-Polysiliziums und des
Kanal-Polysiliziums sind zueinander entgegengesetzt, und ein
Unterschied von deren Arbeitsfunktion wird zum Verarmen des
Kanal-Polysiliziums verwendet, wodurch ein Ausschaltzustand
zwischen dem Source und dem Drain erreicht wird. Zu diesem
Zweck muß die Filmdicke des Kanal-Polysiliziums kleiner als
die von der Konzentration von Störstellen im Kanal-Polysili
zium abhängige Maximalbreite der Verarmungsschicht sein.
Wenn indessen der Widerstand von dem Source/Drain groß ist,
dann kann ein ausreichender Einschaltstrom nicht erreicht
werden. Zum Verkleinern des Widerstands ist es daher not
wendig, den Störstellengehalt im Kanal-Polysilizium zu ver
größern. Bei einem gewöhnlichen TFT ist der Störstellenge
halt im Source/Drain höchstens 10²⁰ cm-3. Wenn jedoch die
Störstellen mit dem großen Gehalt von 10²⁰ cm-3 eingeführt
werden würden, dann würde die Maximalbreite der Verarmungs
schicht etwa 40 Å sein. Infolge der Einschränkung, daß die
Filmdicke des Kanal-Polysiliziums kleiner als der vorstehen
de Wert sein muß, wäre es daher wahrscheinlich unmöglich,
eine stabile Herstellung der Transistoren zu erreichen, ohne
bei den Charakteristiken Abstriche zu machen.
Um die vorstehenden Probleme zu überwinden, haben die Erfin
der und andere einen vertikalen Φ-förmigen Transistor (VΦT)
vorgeschlagen, wie er in Fig. 119 dargestellt ist (offenge
legte japanische Patentschrift Nt. 5-345126 (1993)).
Fig. 119 ist eine Perspektivansicht, welche einen Hauptab
schnitt eines VΦTs zeigt. Fig. 120 ist ein Querschnitt des
VΦTs.
Unter Bezugnahme auf diese Figuren enthält ein MOSFET ein
Substrat 1. Ein Sourcegebiet 6a ist auf einer Hauptober
fläche des Substrats 1 gebildet. Ein erster Zwischenschicht-Isolierfilm
2a ist auf dem Substrat 1 gebildet. Eine Gate
elektrode 3, die eine obere Oberfläche aufweist, die im
wesentlichen parallel zur Oberfläche des Substrats ist, ist
auf dem ersten Zwischenschicht-Isolierfilm 2a gebildet. Ein
die Gateelektrode 3 bedeckender zweiter Zwischenschicht-Iso
lierfilm 2b ist auf dem ersten Zwischenschicht-Isolierfilm
2a gebildet. Die Oberfläche des Sourcegebiets 6a ist durch
ein den ersten Zwischenschicht-Isolierfilm 2a, die Gateelek
trode 3 und den zweiten Zwischenschicht-Isolierfilm 2b
durchdringendes Kontaktloch 19 teilweise freigelegt. Ein
Gateisolierfilm 4 bedeckt die Seitenwandung des Kontaktlochs
19. In dem Kontaktloch 19 ist eine erste Halbleiterschicht
20 vom P-Typ gebildet, welche mit einer Oberfläche 9 des
Sourcegebiets 6a in Kontakt ist und sich von der Oberfläche
des Sourcegebiets 6a zu demselben Niveau wie eine untere
Oberfläche der Gateelektrode 3 erstreckt. Im Kontaktloch 19
ist ferner eine Kanalhalbleiterschicht 7 gebildet, welche
mit einer Oberfläche der ersten Halbleiterschicht 20 in Kon
takt ist und sich von der Oberfläche der ersten Halbleiter
schicht 20 zu demselben Niveau wie die obere Oberfläche der
Gateelektrode 3 erstreckt. Eine zweite Halbleiterschicht 5
vom P-Typ, welche mit der Oberfläche der Kanalhalbleiter
schicht 7 in Kontakt ist und das Draingebiet 6b bildet, ist
auf der Kanalhalbleiterschicht 7 gebildet.
Ein das Draingebiet 6b bedeckender dritter Zwischenschicht-Isolierfilm
2c ist auf dem Substrat gebildet. Der dritte
Zwischenschicht-Isolierfilm 2c ist mit einem Verbindungsloch
11a versehen, welches einen Abschnitt der Oberfläche des
Draingebiets 6b freilegt. Eine Aluminiumelektrode 10a ist
mit dem Draingebiet 6b durch das Verbindungsloch 11a verbun
den.
Obwohl der in den Fig. 119 und 120 gezeigte Aufbau die
Probleme der in den Fig. 115 und 117 dargestellten Tech
nik überwinden kann, weist er ein solches Problem auf, daß
die Kapazität einer Bitleitung nicht unter eine beschränkte
Große verkleinert werden kann.
Folglich liegt der Erfindung die Aufgabe zugrunde, eine
Halbleitereinrichtung vorzusehen, welche eine Bitleitung mit
verkleinerter Kapazität umfaßt, wobei sie so verbessert ist,
daß sie zum Hochgeschwindigkeitsbetrieb befähigt ist, und
einen VΦT verwendet.
Eine andere Aufgabe der Erfindung ist es, einen DRAM der
Gbit-Generation vorzusehen.
Eine weitere Aufgabe der Erfindung ist es, einen DRAM mit
einer Zellengröße von 4F² vorzusehen.
Eine weitere Aufgabe der Erfindung ist es, ein Verfahren zum
Herstellen eines derartigen DRAMs vorzusehen.
Ferner ist es eine andere Aufgabe der Erfindung, den vor
stehend beschriebenen VΦT zu verbessern.
Es ist auch eine Aufgabe der Erfindung, eine UND-Schaltung
unter Verwendung eines VΦTs vorzusehen.
Eine weitere Aufgabe der Erfindung ist es, eine ODER-Schal
tung unter Verwendung eines VΦTs vorzusehen.
Eine weitere Aufgabe der Erfindung ist es, eine Inverter
schaltung unter Verwendung eines VΦTs vorzusehen.
Eine weitere Aufgabe der Erfindung ist es, eine Flipflop
schaltung unter Verwendung eines VΦTs vorzusehen.
Eine weitere Aufgabe der Erfindung ist es, die Schaltung
einer Verstärkungszelle unter Verwendung eines VΦTs vorzu
sehen.
Eine weitere Aufgabe der Erfindung ist es, eine Matrix einer
Flüssigkristallanzeige unter Verwendung eines VΦTs vorzu
sehen.
Ein erster Aspekt der Erfindung betrifft eine Halbleiterein
richtung, bei der ein Gatetransistor so betreibbar ist, daß
er Informationen in einem Kondensator speichert, welcher aus
einem an einer Kreuzung zwischen einer Bitleitung und einer
Wortleitung angeordneten Speicherknoten, einem Kondensator
isolierfilm und einer Zellplattenelektrode gebildet ist. Die
Halbleitereinrichtung umfaßt ein Substrat, auf welchem eine
dielektrische Schicht und eine Halbleiterschicht aufeinan
derfolgend gebildet sind. Eine erste Störstellendiffusions
schicht von einem zweiten Leitfähigkeitstyp ist in der Halb
leiterschicht angeordnet. Die erste Störstellendiffusions
schicht enthält darin implantierte Störstellen des ersten
Leitfähigkeitstyps und bildet das eine Gebiet eines
Source-/Draingebiets und die Bitleitung. Ein die erste Stör
stellendiffusionsschicht bedeckender erster Zwischenschicht-Isolierfilm
ist auf dem Substrat angeordnet. Eine Gateelek
trode, welche auch die Wortleitung bildet und eine obere und
eine untere Oberfläche aufweist, ist auf dem ersten Zwi
schenschicht-Isolierfilm angeordnet. Ein die Gateelektrode
bedeckender zweiter Zwischenschicht-Isolierfilm ist auf dem
ersten Zwischenschicht-Isolierfilm angeordnet. Ein Kontakt
loch, das den ersten Zwischenschicht-Isolierfilm, die Gate
elektrode und den zweiten Zwischenschicht-Isolierfilm durch
dringt, ist zum Freilegen eines Abschnitts einer Oberfläche
der ersten Störstellendiffusionsschicht vorgesehen. Eine
Seitenwandung des Kontaktlochs ist mit einem Gateisolierfilm
bedeckt. Eine erste Halbleiterschicht vom ersten Leitfähig
keitstyp ist in dem Kontaktloch gebildet. Die erste Halblei
terschicht ist mit der Oberfläche der ersten Störstellen
diffusionsschicht in Kontakt und erstreckt sich von der
Oberfläche der ersten Störstellendiffusionsschicht zu dem im
wesentlichen selben Niveau wie die untere Oberfläche der
Gateelektrode. Eine Kanalhalbleiterschicht ist in dem Kon
taktloch gebildet. Die Kanalhalbleiterschicht ist mit der
Oberfläche der ersten Halbleiterschicht in Kontakt und er
streckt sich von der Oberfläche der ersten Halbleiterschicht
zu dem im wesentlichen selben Niveau wie die obere Ober
fläche der Gateelektrode. Eine zweite leitende Schicht vom
ersten Leitfähigkeitstyp ist auf der Kanalhalbleiterschicht
angeordnet. Die zweite leitende Schicht ist mit der Ober
fläche der Kanalhalbleiterschicht in Kontakt und bildet den
Speicherknoten und das andere Gebiet des Source-/Drainge
biets. Ein Kondensator-Isolierfilm ist auf der zweiten lei
tenden Schicht angeordnet.
Ein zweiter Aspekt der Erfindung betrifft eine Halbleiter
einrichtung, bei welcher an einer tiefen Stelle ein Kontakt
herzustellen ist. Die Einrichtung diesen Aspekts umfaßt ein
Substrat, auf welchem eine dielektrische Schicht und eine
Halbleiterschicht aufeinanderfolgend gebildet sind. Eine
erste Störstellendiffusionsschicht vom ersten Leitfähig
keitstyp ist in der Halbleiterschicht angeordnet. Die erste
Störstellendiffusionsschicht bildet eine Bitleitung und das
eine Gebiet eines Source-/Draingebiets. Ein die erste Stör
stellendiffusionsschicht bedeckender erster Zwischenschicht-Isolierfilm
ist auf dem Substrat angeordnet. Eine Gateelek
trode, die auch die Wortleitung bildet und eine obere und
eine untere Oberfläche aufweist, ist auf dem ersten Zwi
schenschicht-Isolierfilm angeordnet. Ein die Gateelektrode
bedeckender zweiter Zwischenschicht-Isolierfilm ist auf dem
ersten Zwischenschicht-Isolierfilm angeordnet. Ein Kontakt
loch, das den ersten Zwischenschicht-Isolierfilm, die Gate
elektrode und den zweiten Zwischenschicht-Isolierfilm durch
dringt ist zum Freilegen eines Abschnitts einer Oberfläche
der ersten Störstellendiffusionsschicht vorgesehen. Eine
Seitenwandung des Kontaktlochs ist mit einem Gateisolierfilm
bedeckt. Eine erste Halbleiterschicht vom ersten Leitfähig
keitstyp ist in dem Kontaktloch gebildet. Die erste Halblei
terschicht mit der Oberfläche der ersten Störstellendiffu
sionsschicht in Kontakt und erstreckt sich von der Ober
fläche der ersten Störstellendiffusionsschicht zu dem im
wesentlichen selben Niveau wie die untere Oberfläche der
Gateelektrode. Eine zweite Halbleiterschicht von demselben
ersten Leitfähigkeitstyp wie die erste Halbleiterschicht ist
in dem Kontaktloch gebildet. Die zweite Halbleiterschicht
ist mit einer Oberfläche der ersten Halbleiterschicht in
Kontakt und erstreckt sich von der Oberfläche der ersten
Halbleiterschicht zu dem im wesentlichen selben Niveau wie
die obere Oberfläche der Gateelektrode. Eine dritte Halblei
terschicht vom ersten Leitfähigkeitstyp ist in dem Kontakt
loch gebildet und auf der zweiten Halbleiterschicht ange
ordnet. Die dritte Halbleiterschicht ist mit einer Ober
fläche der zweiten Halbleiterschicht in Kontakt. Eine Zwi
schenverbindung ist mit der dritten Halbleiterschicht ver
bunden.
Ein dritter Aspekt der Erfindung betrifft eine Halbleiter
einrichtung, bei der ein Gatetransistor so betreibbar ist,
daß er Informationen in einem Kondensator speichert, welcher
aus einem Speicherknoten, der an einer Kreuzung zwischen
einer Bitleitung und einer Wortleitung angeordnet ist, einem
Kondensator-Isolierfilm und einer Zellplattenelektrode ge
bildet ist. Die Einrichtung diesen Aspekts umfaßt eine Bit
leitung mit einer oberen und einer unteren Oberfläche. Ein
erster vertikaler Φ-förmiger Transistor ist auf der oberen
Oberfläche der Bitleitung angeordnet. Ein Kondensator ist
mit dem ersten vertikalen Φ-förmigen Transistor verbunden.
Ein zweiter vertikaler Φ-förmiger Transistor ist auf der
unteren Oberfläche der Bitleitung angeordnet. Ein zweiter
Kondensator ist mit dem zweiten vertikalen Φ-förmigen Tran
sistor verbunden.
Ein vierter Aspekt der Erfindung betrifft eine Halbleiter
einrichtung, bei welcher der Fluß einer großen Anzahl von
Trägern mittels einer an ein Gate gelegten Spannung ge
steuert wird. Die Halbleitereinrichtung diesen Aspekts um
faßt ein Substrat mit einer Hauptoberfläche. Eine das eine
Gebiet eines Source-/Draingebiets bildende erste leitende
Schicht vom ersten Leitfähigkeitstyp ist auf der Hauptober
fläche des Substrats angeordnet. Ein erster Zwischenschicht-Isolierfilm
ist auf dem Substrat angeordnet. Eine Gateelek
trode mit einer oberen und einer unteren Oberfläche ist auf
dem ersten Zwischenschicht-Isolierfilm angeordnet. Ein die
Gateelektrode bedeckender zweiter Zwischenschicht-Isolier
film ist auf dem ersten Zwischenschicht-Isolierfilm ange
ordnet. Ein Kontaktloch, das den ersten Zwischenschicht-Isolierfilm,
die Gateelektrode und den zweiten Zwischen
schicht-Isolierfilm durchdringt ist zum Freilegen eines
Abschnitts einer Oberfläche der ersten leitenden Schicht
vorgesehen. Die Seitenwandung des Kontaktlochs ist mit einem
ersten Gateisolierfilm bedeckt. Die Halbleitereinrichtung
umfaßt ferner einen Siliziumdünnfilm, der mit der ersten
leitenden Schicht in Kontakt ist und sich kontinuierlich er
streckt, so daß er die Innenwandung des Kontaktlochs be
deckt, wobei dazwischen dem erste Gateisolierfilm ist. Der
Siliziumdünnfilm hat einen konkaven Abschnitt, der sich in
dem Kontaktloch befindet, und eine Grundfläche, die sich auf
einem im Vergleich zur unteren Oberfläche der ersten Gate
elektrode niedrigeren Niveau befindet. Der Siliziumdünnfilm
ist aus drei Abschnitten gebildet, welche sowohl ein von der
ersten Gateelektrode umgebener zylindrischer Kanalabschnitt
als auch ein Sourcegebiet und ein Draingebiet sind, die sich
an vertikal gegenüberliegenden Seiten des Kanalabschnitts
befinden. Die Einrichtung umfaßt ferner einen Siliziumoxid
film, der im konkaven Abschnitt des Siliziumdünnfilms ange
ordnet ist und sich auf einem im Vergleich zum oberen Ende
des Kanalabschnitts niedrigeren Niveau befindet. Der konkave
Abschnitt des Siliziumdünnfilms ist mit Polysilizium ge
füllt, welches mit dem Kanalabschnitt in Kontakt ist. Bei
dieser Halbleitereinrichtung wird das Polysilizium als Lei
tungselektrode zum Festlegen des Potentials des Kanalab
schnitts verwendet.
Ein fünfter Aspekt der Erfindung betrifft eine Halbleiter
einrichtung, bei welcher der Fluß einer großen Anzahl von
Trägern mittels einer an ein Gate gelegten Spannung ge
steuert wird. Die Halbleitereinrichtung diesen Aspekts um
faßt ein Substrat mit einer Hauptoberfläche. Eine das eine
Gebiet eines Source-/Draingebiets bildende erste leitende
Schicht vom ersten Leitfähigkeitstyp ist auf der Hauptober
fläche des Substrats angeordnet. Ein erster Zwischenschicht-Isolierfilm
ist auf dem Substrat angeordnet. Eine Gateelek
trode ist auf dem ersten Zwischenschicht-Isolierfilm ange
ordnet. Ein die Gateelektrode bedeckender zweiter Zwischen
schicht-Isolierfilm ist auf dem ersten Zwischenschicht-Iso
lierfilm angeordnet. Ein Kontaktloch, das den ersten
Zwischenschicht-Isolierfilm, die Gateelektrode und den zwei
ten Zwischenschicht-Isolierfilm durchdringt, ist zum Frei
legen eines Abschnitts der Oberfläche der ersten leitenden
Schicht vorgesehen. Die Seitenwandung des Kontaktlochs ist
mit einem leitenden Teil bedeckt. Die Oberfläche des lei
tenden Teils ist mit einem Gateisolierfilm bedeckt. Eine
erste Halbleiterschicht vom ersten Leitfähigkeitstyp ist im
Kontaktloch angeordnet und mit der Oberfläche der ersten
leitenden Schicht in Kontakt. Eine Kanalhalbleiterschicht
ist in dem Kontaktloch angeordnet und mit der Oberfläche der
ersten Halbleiterschicht in Kontakt. Eine das andere Gebiet
des Source-/Draingebiets bildende zweite Halbleiterschicht
vom ersten Leitfähigkeitstyp ist in dem Kontaktloch angeord
net und mit der Oberfläche der Kanalhalbleiterschicht in
Kontakt.
Ein sechster Aspekt der Erfindung betrifft eine Halbleiter
einrichtung, welche eine ODER-Schaltung umfaßt. Die Halblei
tereinrichtung diesen Aspekts umfaßt ein Substrat mit einer
Hauptoberfläche. Eine das eine Gebiet eines Source-/Drainge
biets bildende erste leitende Schicht vom ersten Leitfähig
keitstyp ist auf der Hauptoberfläche des Substrats angeord
net. Ein erster Zwischenschicht-Isolierfilm ist auf dem Sub
strat angeordnet. Eine erste Gateelektrode und eine zweite
Gateelektrode, welche aneinandergrenzen und von denen jede
eine obere Oberfläche und eine untere Oberfläche aufweist,
sind auf dem ersten Zwischenschicht-Isolierfilm angeordnet.
Ein die erste und die zweite Gateelektrode bedeckender zwei
ter Zwischenschicht-Isolierfilm ist auf dem ersten Zwischen
schicht-Isolierfilm angeordnet. Ein Kontaktloch, das sich
über die erste und die zweite Gateelektrode erstreckt und
den ersten Zwischenschicht-Isolierfilm, die erste und die
zweite Gateelektrode und den zweiten Zwischenschicht-Iso
lierfilm durchdringt, ist zum Freilegen eines Abschnitts der
Oberfläche der ersten leitenden Schicht vorgesehen. Die Sei
tenwandung des Kontaktlochs ist mit einem Gateisolierfilm
bedeckt. Eine erste Halbleiterschicht vom ersten Leitfähig
keitstyp ist in dem Kontaktloch gebildet. Die erste Halblei
terschicht ist mit der Oberfläche der ersten leitenden
Schicht in Kontakt und erstreckt sich von der Oberfläche der
ersten leitenden Schicht zu dem im wesentlichen selben
Niveau wie die untere Oberfläche der Gateelektrode. Eine
Kanalhalbleiterschicht ist in dem Kontaktloch gebildet. Die
Kanalhalbleiterschicht ist mit der Oberfläche der ersten
Halbleiterschicht in Kontakt und erstreckt sich von der
Oberfläche der ersten Halbleiterschicht zu dem im wesent
lichen selben Niveau wie die obere Oberfläche der Gateelek
trode. Eine das andere Gebiet des Source-/Draingebiets bil
dende zweite Halbleiterschicht vom ersten Leitfähigkeitstyp
ist auf der Kanalhalbleiterschicht angeordnet und mit der
Oberfläche der Kanalhalbleiterschicht in Kontakt.
Ein siebenter Aspekt der Erfindung betrifft eine Halbleiter
einrichtung, welche eine UND-Schaltung umfaßt. Die Halblei
tereinrichtung diesen Aspekts umfaßt ein Substrat, eine auf
dem Substrat angeordnete erste leitende Schicht vom ersten
Leitfähigkeitstyp und einen ersten Zwischenschicht-Isolier
film, der auf dem Substrat angeordnet ist und die erste lei
tende Schicht bedeckt. Eine erste Gateelektrode mit einer
oberen Oberfläche und einer unteren Oberfläche ist auf dem
ersten Zwischenschicht-Isolierfilm angeordnet. Ein die erste
Gateelektrode bedeckender zweiter Zwischenschicht-Isolier
film ist auf dem ersten Zwischenschicht-Isolierfilm ange
ordnet. Eine zweite Gateelektrode mit einer oberen Ober
fläche und einer unteren Oberfläche ist auf dem zweiten
Zwischenschicht-Isolierfilm angeordnet. Ein die zweite Gate
elektrode bedeckender dritter Zwischenschicht-Isolierfilm
ist auf dem zweiten Zwischenschicht-Isolierfilm angeordnet.
Ein Kontaktloch, das den ersten Zwischenschicht-Isolierfilm,
die erste Gateelektrode, den zweiten Zwischenschicht-Iso
lierfilm, die zweite Gateelektrode und den dritten Zwischen
schicht-Isolierfilm durchdringt, ist zum Freilegen eines Ab
schnitts der Oberfläche der ersten leitenden Schicht vorge
sehen. Die in dem Kontaktloch freigelegten Seitenwandungen
der ersten und der zweiten Elektrode sind mit einem Gateiso
lierfilm bedeckt. Eine erste Halbleiterschicht vom ersten
Leitfähigkeitstyp ist in dem Kontaktloch gebildet. Die erste
Halbleiterschicht ist mit der Oberfläche der ersten leiten
den Schicht in Kontakt und erstreckt sich von der Oberfläche
der ersten leitenden Schicht zu dem im wesentlichen selben
Niveau wie die untere Oberfläche der ersten Gateelektrode.
Eine erste Kanalhalbleiterschicht ist in dem Kontaktloch ge
bildet. Die erste Kanalhalbleiterschicht ist mit der Ober
fläche der ersten Halbleiterschicht in Kontakt und erstreckt
sich von der Oberfläche der ersten Halbleiterschicht zu dem
im wesentlichen selben Niveau wie die obere Oberfläche der
ersten Gateelektrode. Eine zweite Kanalhalbleiterschicht von
einem zweiten Leitfähigkeitstyp ist in dem Kontaktloch ge
bildet. Die zweite Kanalhalbleiterschicht erstreckt sich von
der unteren Oberfläche der zweiten Gateelektrode zu dem im
wesentlichen selben Niveau wie die obere Oberfläche der
zweiten Gateelektrode. Eine das andere Gebiet des
Source-/Draingebiets bildende zweite Halbleiterschicht vom
ersten Leitfähigkeitstyp ist auf der zweiten Kanalhalblei
terschicht angeordnet und mit einer Oberfläche der zweiten
Kanalhalbleiterschicht in Kontakt.
Ein achter Aspekt der Erfindung betrifft eine Halbleiterein
richtung, welche eine Inverterschaltung umfaßt. Die Halblei
tereinrichtung diesen Aspekts umfaßt eine erste n⁺-leitende
Schicht. Ein erster Zwischenschicht-Isolierfilm ist auf der
n⁺-leitenden Schicht angeordnet. Eine erste Gateelektrode
mit einer oberen Oberfläche und einer unteren Oberfläche ist
auf dem ersten Zwischenschicht-Isolierfilm angeordnet. Ein
die erste Gateelektrode bedeckender zweiter Zwischenschicht-Isolierfilm
ist auf dem ersten Zwischenschicht-Isolierfilm
angeordnet. Ein erstes Kontaktloch, das den ersten Zwischen
schicht-Isolierfilm, die erste Gateelektrode und den zweiten
Zwischenschicht-Isolierfilm durchdringt, ist zum Freilegen
eines Abschnitts der Oberfläche der ersten n⁺-leitenden
Schicht vorgesehen. Die Seitenwandung des ersten Kontakt
lochs ist mit einem ersten Gateisolierfilm bedeckt. Eine
erste n⁺-Halbleiterschicht ist in dem ersten Kontaktloch ge
bildet. Die erste n⁺-Halbleiterschicht ist mit der Ober
fläche der ersten n⁺-leitenden Schicht in Kontakt und er
streckt sich von der Oberfläche der ersten n⁺-leitenden
Schicht zu dem im wesentlichen selben Niveau wie die untere
Oberfläche der ersten Gateelektrode. Eine p⁻ -Halbleiter
schicht ist in dem ersten Kontaktloch gebildet. Die p⁻-Halb
leiterschicht ist mit der Oberfläche der ersten n⁺-Halblei
terschicht in Kontakt und erstreckt sich von der Oberfläche
der ersten n⁺-Halbleiterschicht zu dem im wesentlichen sel
ben Niveau wie die obere Oberfläche der ersten Gateelek
trode. Eine zweite n⁺-Halbleiterschicht ist in dem ersten
Kontaktloch gebildet und auf der p⁻ -Halbleiterschicht ange
ordnet. Die zweite n⁺-Halbleiterschicht ist mit einer Ober
fläche der p⁻-Halbleiterschicht in Kontakt und bildet das
andere Gebiet des Source-/Draingebiets. Eine zweite n⁺-lei
tende Schicht ist auf dem zweiten Zwischenschicht-Isolier
film angeordnet und mit der zweiten n⁺-leitenden Schicht in
Kontakt. Eine erste p⁺-leitende Schicht ist auf der zweiten
n⁺-leitenden Schicht angeordnet. Ein dritter Zwischen
schicht-Isolierfilm ist auf der ersten p⁺-leitenden Schicht
angeordnet. Eine zweite Gateelektrode ist auf dem dritten
Zwischenschicht-Isolierfilm angeordnet. Ein die zweite Gate
elektrode bedeckender vierter Zwischenschicht-Isolierfilm
ist auf dem dritten Zwischenschicht-Isolierfilm angeordnet.
Ein zweites Kontaktloch, das den vierten Zwischenschicht-Isolierfilm,
die zweite Gateelektrode und den dritten Zwi
schenschicht-Isolierfilm durchdringt, ist zum Freilegen
eines Abschnitts der Oberfläche der ersten p⁺-leitenden
Schicht vorgesehen. Die Seitenwandung des zweiten Kontakt
lochs ist mit einem zweiten Gateisolierfilm bedeckt. Eine
erste p⁺-Halbleiterschicht ist in dem zweiten Kontaktloch
gebildet. Die erste p⁺-Halbleiterschicht ist mit der Ober
fläche der ersten p⁺-leitenden Schicht in Kontakt und er
streckt sich von der Oberfläche der ersten p⁺-leitenden
Schicht zu dem im wesentlichen selben Niveau wie die untere
Oberfläche der zweiten Gateelektrode. Eine n⁻ -Halbleiter
schicht ist in dem Kontaktloch gebildet. Die n⁻-Halbleiter
schicht ist mit der Oberfläche der ersten p⁺-Halbleiter
schicht in Kontakt und erstreckt sich von der Oberfläche der
ersten p⁺-Halbleiterschicht zu dem im wesentlichen selben
Niveau wie die obere Oberfläche der zweiten Gateelektrode.
Eine das andere Gebiet des Sorce-/Draingebiets bildende
zweite p⁺-Halbleiterschicht ist in dem Kontaktloch gebildet.
Die zweite p⁺-Halbleiterschicht ist auf der n⁻-Halbleiter
schicht angeordnet und mit der Oberfläche der n⁻-Halbleiter
schicht in Kontakt. Eine zweite p⁺-leitende Schicht ist auf
dem vierten Zwischenschicht-Isolierfilm angeordnet und mit
der zweiten p⁺-Halbleiterschicht in Kontakt.
Ein neunter Aspekt der Erfindung betrifft eine Halbleiter
einrichtung, welche eine Flipflopschaltung umfaßt. Die Halb
leitereinrichtung diesen Aspekts umfaßt ein Substrat und
eine auf dem Substrat angeordnete erste leitende Schicht vom
ersten Leitfähigkeitstyp. Ein die erste leitende Schicht be
deckender erster Zwischenschicht-Isolierfilm ist auf dem
Substrat angeordnet. Eine erste Gateelektrode vom ersten
Leitfähigkeitstyp mit einer oberen Oberfläche und einer
unteren Oberfläche ist auf dem ersten Zwischenschicht-Iso
lierfilm angeordnet. Ein die erste Gateelektrode bedeckender
zweiter Zwischenschicht-Isolierfilm ist auf dem ersten Zwi
schenschicht-Isolierfilm angeordnet. Ein erstes Kontaktloch,
das den ersten Zwischenschicht-Isolierfilm, die erste Gate
elektrode und den zweiten Zwischenschicht-Isolierfilm durch
dringt, ist zum Freilegen eines Abschnitts der Oberfläche
der ersten leitenden Schicht vorgesehen. Die Seitenwandung
des ersten Kontaktlochs ist mit einem ersten Gateisolierfilm
bedeckt. Eine erste Halbleiterschicht vom ersten Leitfähig
keitstyp ist in dem ersten Kontaktloch gebildet. Die erste
Halbleiterschicht ist mit der Oberfläche der ersten leiten
den Schicht in Kontakt und erstreckt sich von der Oberfläche
der ersten leitenden Schicht zu dem im wesentlichen selben
Niveau wie die untere Oberfläche der ersten Gateelektrode.
Eine erste Kanalhalbleiterschicht vom zweiten Leitfähig
keitstyp ist in dem ersten Kontaktloch gebildet. Die erste
Kanalhalbleiterschicht ist mit der Oberfläche der ersten
Halbleiterschicht in Kontakt und erstreckt sich von der
Oberfläche der ersten Halbleiterschicht zu dem im wesent
lichen selben Niveau wie die obere Oberfläche der ersten
Gateelektrode. Eine das andere Gebiet des Source-/Drainge
biets bildende zweite Halbleiterschicht vom ersten Leitfä
higkeitstyp ist in dem ersten Kontaktloch gebildet. Die
zweite Halbleiterschicht ist auf der ersten Kanalhalbleiter
schicht angeordnet und mit der Oberfläche der ersten Kanal
halbleiterschicht in Kontakt. Eine zweite Gateelektrode vom
ersten Leitfähigkeitstyp ist auf dem zweiten Zwischen
schicht-Isolierfilm angeordnet und mit der zweiten Halblei
terschicht in Kontakt. Ein die zweite Gateelektrode be
deckender dritter Zwischenschicht-Isolierfilm ist auf dem
zweiten Zwischenschicht-Isolierfilm angeordnet. Ein zweites
Kontaktloch, das den dritten Zwischenschicht-Isolierfilm,
die zweite Gateelektrode und den zweiten Zwischenschicht-Isolierfilm
durchdringt, ist zum Freilegen eines Abschnitts
der Oberfläche der ersten Gateelektrode vorgesehen. Die Sei
tenwandung des zweiten Kontaktlochs ist mit einem zweiten
Gateisolierfilm bedeckt. Eine dritte Halbleiterschicht vom
ersten Leitfähigkeitstyp ist in dem zweiten Kontaktloch ge
bildet. Die dritte Halbleiterschicht ist mit der Oberfläche
der ersten Gateelektrode in Kontakt und erstreckt sich von
der Oberfläche der ersten Gateelektrode zu dem im wesent
lichen selben Niveau wie die untere Oberfläche der zweiten
Gateelektrode. Eine zweite Kanalhalbleiterschicht vom zwei
ten Leitfähigkeitstyp ist in dem zweiten Kontaktloch gebil
det. Die zweite Kanalhalbleiterschicht ist mit der Ober
fläche der dritten Halbleiterschicht in Kontakt und er
streckt sich von der Oberfläche der dritten Halbleiter
schicht zu dem im wesentlichen selben Niveau wie die obere
Oberfläche der zweiten Gateelektrode. Eine das andere Gebiet
des Sorce-/Draingebiets bildende vierte Halbleiterschicht
vom ersten Leitfähigkeitstyp ist in dem zweiten Kontaktloch
gebildet. Die vierte Halbleiterschicht ist auf der zweiten
Kanalhalbleiterschicht angeordnet und mit der Oberfläche der
zweiten Kanalhalbleiterschicht in Kontakt. Eine zweite lei
tende Schicht vom ersten Leitfähigkeitstyp ist auf dem drit
ten Zwischenschicht-Isolierfilm angeordnet und mit der vier
ten Halbleiterschicht verbunden.
Ein zehnter Aspekt der Erfindung betrifft eine Halbleiter
einrichtung, die eine Verstärkungszelle umfaßt. Die Halblei
tereinrichtung diesen Aspekts umfaßt ein Substrat und eine
auf dem Substrat angeordnete erste Gateelektrode vom zweiten
Leitfähigkeitstyp. Ein Source-/Draingebiet vom ersten Leit
fähigkeitstyp ist auf einer Hauptoberfläche des Substrats
angeordnet und befindet sich an gegenüberliegenden Seiten
der ersten Gateelektrode. Ein die erste Gateelektrode be
deckender erster Zwischenschicht-Isolierfilm ist auf dem
Substrat angeordnet. Eine zweite Gateelektrode ist auf dem
ersten Zwischenschicht-Isolierfilm gebildet. Ein die zweite
Gateelektrode bedeckender zweiter Zwischenschicht-Isolier
film ist auf dem ersten Zwischenschicht-Isolierfilm gebil
det. Ein Kontaktloch, das die zweite Gateelektrode und den
ersten Zwischenschicht-Isolierfilm durchdringt, ist zum
Freilegen eines Abschnitts der Oberfläche der ersten Gate
elektrode vorgesehen. Die Seitenwandung des Kontaktlochs ist
mit einem Gateisolierfilm bedeckt. Eine erste Halbleiter
schicht vom zweiten Leitfähigkeitstyp ist in dem Kontaktloch
gebildet. Die erste Halbleiterschicht ist mit der Oberfläche
der ersten Gateelektrode in Kontakt und erstreckt sich von
der Oberfläche der ersten Gateelektrode zu dem im wesent
lichen selben Niveau wie die untere Oberfläche der zweiten
Gateelektrode. Eine Kanalhalbleiterschicht vom ersten Leit
fähigkeitstyp ist in dem Kontaktloch gebildet. Die erste
Kanalhalbleiterschicht ist mit der Oberfläche der ersten
Halbleiterschicht in Kontakt und erstreckt sich von der
Oberfläche der ersten Halbleiterschicht zu dem im wesent
lichen selben Niveau wie die obere Oberfläche der zweiten
Gateelektrode. Eine das andere Gebiet des Source-/Drainge
biets bildende dritte Halbleiterschicht vom zweiten Leit
fähigkeitstyps ist in dem Kontaktloch gebildet. Die dritte
Halbleiterschicht ist auf der Kanalhalbleiterschicht ange
ordnet und mit der Oberfläche der Kanalhalbleiterschicht in
Kontakt. Eine leitende Schicht vom zweiten Leitfähigkeitstyp
ist auf dem zweiten Zwischenschicht-Isolierfilm gebildet und
mit der dritten Halbleiterschicht in Kontakt.
Ein elfter Aspekt der Erfindung betrifft eine Halbleiter
einrichtung, die eine Matrix einer Flüssigkristallanzeige
umfaßt. Die Halbleitereinrichtung diesen Aspekts umfaßt eine
erste leitende Schicht vom ersten Leitfähigkeitstyp, welche
auf einem Substrat angeordnet ist und das eine Gebiet eines
Source-/Draingebiets bildet. Ein erster Zwischenschicht-Iso
lierfilm ist auf dem Substrat angeordnet. Eine Gateelektrode
mit einer oberen Oberfläche und einer unteren Oberfläche ist
auf dem ersten Zwischenschicht-Isolierfilm angeordnet. Ein
die Gateelektrode bedeckender zweiter Zwischenschicht-Iso
lierfilm ist auf dem ersten Zwischenschicht-Isolierfilm ge
bildet. Ein Kontaktloch, das den ersten Zwischenschicht-Isolierfilm,
die Gateelektrode und den zweiten Zwischen
schicht-Isolierfilm durchdringt, ist zum Freilegen eines Ab
schnitts der Oberfläche der ersten leitenden Schicht vorge
sehen. Die Seitenwandung des Kontaktlochs ist mit einem
Gateisolierfilm bedeckt. Eine erste Halbleiterschicht vom
ersten Leitfähigkeitstyp ist in dem Kontaktloch gebildet.
Die erste Halbleiterschicht ist mit der Oberfläche der
ersten leitenden Schicht in Kontakt und erstreckt sich von
der Oberfläche der ersten leitenden Schicht zu dem im
wesentlichen selben Niveau wie die untere Oberfläche der
Gateelektrode. Eine Kanalhalbleiterschicht ist in dem Kon
taktloch gebildet. Die Kanalhalbleiterschicht ist mit der
Oberfläche der ersten Halbleiterschicht in Kontakt und er
streckt sich von der Oberfläche der ersten Halbleiterschicht
zu dem im wesentlichen selben Niveau wie die obere Ober
fläche der Gateelektrode. Eine das andere Gebiet des
Source-/Draingebiets bildende zweite Halbleiterschicht vom
ersten Leitfähigkeitstyp ist in dem Kontaktloch gebildet.
Die zweite Halbleiterschicht ist auf der Kanalhalbleiter
schicht angeordnet und mit der Oberfläche der Kanalhalblei
terschicht in Kontakt. Eine Pixelelektrode ist mit der zwei
ten Halbleiterschicht verbunden.
Ein zwölfter Aspekt der Erfindung betrifft ein Verfahren zum
Herstellen einer Halbleitereinrichtung, bei der ein Gate
transistor so betreibbar ist, daß er Informationen in einem
Kondensator speichert, welcher aus einem an einer Kreuzung
zwischen einer Bitleitung und einer Wortleitung angeordneten
Speicherknoten, einem Kondensator-Isolierfilm und einer
Zellplattenelektrode gebildet wird. Das Verfahren umfaßt
einen Schritt zum Herstellen eines Substrats, auf welchem
ein dielektrisches Teil und eine Halbleiterschicht aufeinan
derfolgend gebildet werden. Eine Störstellen vom ersten
Leitfähigkeitstyp enthaltende erste leitende Schicht wird
auf einer Oberfläche der Halbleiterschicht gebildet. Die
erste leitende Schicht bildet das eine Gebiet eines
Source-/Draingebiets und auch die Bitleitung. Ein erster
Zwischenschicht-Isolierfilms wird auf dem Substrat gebildet.
Eine Gateelektrode, die die Wortleitung bildet und eine
obere und eine untere Oberfläche aufweist, wird auf dem
ersten Zwischenschicht-Isolierfilm gebildet. Ein zweiter
Zwischenschicht-Isolierfilm wird auf dem Substrat so gebil
det, daß er die Gateelektrode bedeckt. Ein Kontaktloch wird
gebildet. Das Kontaktloch durchdringt den ersten Zwischen
schicht-Isolierfilm, die Gateelektrode und den zweiten Zwi
schenschicht-Isolierfilm und erreicht die Oberfläche der
ersten leitenden Schicht. Eine Seitenwandung des Kontakt
lochs wird mit einem Gateisolierfilm bedeckt. Eine zweite
Halbleiterschicht wird auf dem Substrat gebildet. Die zweite
Halbleiterschicht ist mit der Oberfläche der ersten leiten
den Schicht in Kontakt und füllt das Kontaktloch aus. Stör
stellen vom ersten Leitfähigkeitstyp werden in die Ober
fläche der zweiten Halbleiterschicht implantiert. Die in die
Oberfläche der zweiten Halbleiterschicht implantierten Stör
stellen werden in die zweite Halbleiterschicht diffundiert,
und die in der ersten leitenden Schicht enthaltenen Stör
stellen werden aus der ersten leitenden Schicht in die zwei
te Halbleiterschicht diffundiert, wodurch ein das andere Ge
biet des Source-/Draingebiets und auch den Speicherknoten
bildendes Gebiet und ein sich zwischen dem anderen Gebiet
des Source-/Draingebiets und dem einen Gebiet des
Source-/Draingebiets befindendes Kanalgebiet auf der zweiten
Halbleiterschicht gebildet werden. Ein Kondensator-Isolier
film wird auf dem anderen Gebiet des Source-/Draingebiets
gebildet. Eine Zellplattenelektrode wird auf dem Speicher
knoten gebildet, wobei der Kondensator-Isolierfilm dazwi
schen ist.
Gemäß der Halbleitereinrichtung des ersten Aspekts der Er
findung ist die Kapazität der Bitleitung verkleinert und
kann ein dynamischer Speicher mit wahlfreiem Zugriff mit
hoher Geschwindigkeit in Betrieb sein, da die auf der di
elektrischen Schicht gebildete Halbleiterschicht als Bitlei
tung verwendet wird.
Gemäß der Halbleitereinrichtung des zweiten Aspekts der Er
findung kann ein Kontakt der Aluminium-Zwischenverbindung
leicht hergestellt werden, da ein Schein-VΦT verwendet wird.
Gemäß der Halbleitereinrichtung des dritten Aspekts der Er
findung kann die Bitleitung nur durch einen Schritt gebildet
werden, so daß die Anzahl von Herstellungsschritten und so
mit die Herstellungskosten verkleinert werden können, da die
Bitleitung durch den oberen und den unteren VΦT-DRAM gemein
sam verwendet wird.
Gemäß der Halbleitereinrichtung des vierten Aspekts der Er
findung kann das Potential des Kanalabschnitts festgelegt
werden, da das Polysilizium, das den konkaven Abschnitt des
Siliziumdünnfilms ausfüllt und mit dem Kanalabschnitt in
Kontakt ist, als Leitungselektrode verwendet wird.
Gemäß der Halbleitereinrichtung des fünften Aspekts der Er
findung ist es möglich, einen VΦT mit einem Körper zu bil
den, dessen Durchmesser kleiner als ein mit Lithographie
technik erreichbarer minimaler Lochdurchmesser ist, da das
die Seitenwandung des Kontaktlochs bedeckende leitende Teil
vorgesehen ist. Im Ergebnis kann der Körper vollständig ver
armt werden.
Gemäß der eine ODER-Schaltung umfassenden Halbleitereinrich
tung des sechsten Aspekts der Erfindung kann die Schaltung
innerhalb einer sehr kleinen Fläche gebildet werden, da sich
das Kontaktloch des VΦTs über zwei Gates erstreckt.
Gemäß der eine UND-Schaltung umfassenden Halbleitereinrich
tung des siebenten Aspekts der Erfindung kann die von der
Einrichtung eingenommene Fläche klein sein, da der VΦT als
Bestandteil der UND-Schaltung verwendet wird.
Gemäß der eine Inverterschaltung umfassenden Halbleiterein
richtung des achten Aspekts der Erfindung kann die einge
nommene Fläche klein sein, da der VΦT verwendet wird.
Gemäß der eine Flipflopschaltung umfassenden Halbleiterein
richtung des neunten Aspekts der Erfindung kann die einge
nommene Fläche klein sein, da der VΦT verwendet wird.
Gemäß der eine Verstärkungszelle umfassenden Halbleiterein
richtung des zehnten Aspekts der Erfindung kann die einge
nommene Fläche klein sein, da der VΦT verwendet wird.
Gemäß der eine Flüssigkristall-Matrix umfassenden Halblei
tereinrichtung des elften Aspekts der Erfindung kann die
eingenommene Fläche klein sein, da der VΦT verwendet wird.
Gemäß dem Verfahren zum Herstellen der Halbleitereinrichtung
des zwölften Aspekts der Erfindung kann die Kapazität der
Bitleitung verkleinert werden, da die auf dem dielektrischen
Teil gebildete Halbleiterschicht als Bitleitung verwendet
wird.
Die vorstehenden und andere Aufgaben, Merkmale, Aspekte und
Vorteile der vorliegenden Erfindung werden aus der folgenden
detaillierten Beschreibung der vorliegenden Erfindung augen
scheinlicher werden, wenn diese in Verbindung mit den beige
fügten Zeichnungen zur Kenntnis genommen wird.
Von den Figuren zeigen:
Fig. 1 eine Perspektivansicht eines VΦTs einer
ersten Ausführungsform der Erfindung;
Fig. 2 einen Querschnitt längs der Linie II-II in
Fig. 1;
Fig. 3 ein Layout einer Zellanordnung eines DRAMs
unter Verwendung von VΦTs;
Fig. 4 bis 15
Querschnitte, welche den ersten bis zwölften
Schritt bei einem Prozeß zum Herstellen des
DRAMS unter Verwendung des VΦTs der ersten
Ausführungsform entsprechend darstellen;
Fig. 16 ein Äquivalenzschaltbild einer DRAM-Anordnung
der ersten Ausführungsform;
Fig. 17 einen Querschnitt eines Hauptabschnitts einer
DRAM-Zelle unter Verwendung von VΦTs einer
zweiten Ausführungsform;
Fig. 18 einen Querschnitt eines Hauptabschnitts einer
DRAM-Zelle einer dritten Ausführungsform;
Fig. 19 einen Querschnitt eines Hauptabschnitts einer
DRAM-Zelle einer vierten Ausführungsform;
Fig. 20 einen Querschnitt eines Hauptabschnitts einer
anderen DRAM-Zelle der vierten Ausführungs
form;
Fig. 21 einen Querschnitt eines Hauptabschnitts einer
weiteren DRAM-Zelle der vierten Ausführungs
form;
Fig. 22 eine Perspektivansicht eines Hauptabschnitts
einer DRAM-Zellanordnung einer fünften Aus
führungsform;
Fig. 23 bis 27
entsprechende Querschnitte einer Halbleiter
einrichtung bei einem ersten bis fünften
Schritt bei einem Prozeß zum Herstellen der
DRAM-Zellanordnung der fünften Ausführungs
form;
Fig. 28 und 29
entsprechende Querschnitte einer Halbleiter
einrichtung bei einem ersten und einem zwei
ten Schritt bei einem Prozeß zum Herstellen
einer DRAM-Zellanordnung einer sechsten Aus
führungsform;
Fig. 30 einen Querschnitt einer Halbleitereinrichtung
einer siebenten Ausführungsform;
Fig. 31 einen Querschnitt einer anderen Halbleiter
einrichtung der siebenten Ausführungsform;
Fig. 32 und 33
entsprechende Querschnitte einer Halbleiter
einrichtung bei einem ersten und einem zwei
ten Schritt bei einem Prozeß zum Herstellen
einer Halbleitereinrichtung einer achten Aus
führungsform;
Fig. 34 einen Prozeß zum Herstellen einer Halbleiter
einrichtung einer neunten Ausführungsform;
Fig. 35 und 36
entsprechende Querschnitte einer Halbleiter
einrichtung bei einem ersten und einem zwei
ten Schritt bei einem Prozeß zum Herstellen
der Halbleitereinrichtung der neunten Aus
führungsform;
Fig. 37 einen Querschnitt einer Halbleitereinrichtung
einer zehnten Ausführungsform;
Fig. 38 einen Querschnitt einer anderen Halbleiter
einrichtung der zehnten Ausführungsform;
Fig. 39 einen Querschnitt einer Halbleitereinrichtung
einer elften Ausführungsform;
Fig. 40 einen Querschnitt einer Halbleitereinrichtung
einer zwölften Ausführungsform;
Fig. 41 Aufgaben einer dreizehnten bis sechzehnten
Ausführungsform;
Fig. 42 einen Querschnitt einer Halbleitereinrichtung
der dreizehnten Ausführungsform;
Fig. 43 bis 45
entsprechende Querschnitte einer Halbleiter
einrichtung bei einem ersten bis dritten
Schritt bei einem Prozeß zum Herstellen der
Halbleitereinrichtung der vierzehnten Aus
führungsform;
Fig. 46 und 47
entsprechende Querschnitte einer Halbleiter
einrichtung bei einem ersten und einem zwei
ten Schritt bei einem Prozeß zum Herstellen
der Halbleitereinrichtung der fünfzehnten
Ausführungsform;
Fig. 48 einen Querschnitt einer Halbleitereinrichtung
der sechzehnten Ausführungsform;
Fig. 49 einen Querschnitt einer anderen Halbleiter
einrichtung der sechzehnten Ausführungsform;
Fig. 50 bis 52
entsprechende Querschnitte einer Halbleiter
einrichtung bei einem ersten bis dritten
Schritt bei einem Prozeß zum Herstellen einer
Halbleitereinrichtung einer siebzehnten Aus
führungsform;
Fig. 53 einen anderen Querschnitt der Halbleiter
einrichtung bei dem dritten Schritt beim
Prozeß zum Herstellen der Halbleitereinrich
tung der siebzehnten Ausführungsform;
Fig. 54 einen Grundriß einer Fotomaske, die bei einer
Ausführungsform 18A verwendet wird;
Fig. 55 einen Grundriß einer VΦT-DRAM-Zelle der Aus
führungsform 18A;
Fig. 56 einen Grundriß einer Fotomaske, die bei einer
Ausführungsform 18B verwendet wird;
Fig. 57 einen Grundriß von Kontaktlöchern von VΦTs
der Ausführungsform 18B;
Fig. 58 und 59
entsprechende Querschnitte einer Halbleiter
einrichtung bei einem ersten und einem zwei
ten Schritt bei einem Prozeß zum Herstellen
einer Halbleitereinrichtung einer neunzehnten
Ausführungsform;
Fig. 60 einen Querschnitt einer Halbleitereinrichtung
einer zwanzigsten Ausführungsform;
Fig. 61 einen Querschnitt einer Halbleitereinrichtung
einer einundzwanzigsten Ausführungsform;
Fig. 62 einen Querschnitt eines VΦT-DRAMs einer zwei
undzwanzigsten Ausführungsform;
Fig. 63 einen Querschnitt eines VΦT-DRAMs einer drei
undzwanzigsten Ausführungsform;
Fig. 64 ein Störstellenprofil in einem VΦT-Kanal
zapfen längs der Linie C-C′ in Fig. 62;
Fig. 65 ein Störstellenprofil eines Kanals längs der
Linie C-C′ in Fig. 62;
Fig. 66 einen Querschnitt einer Halbleitereinrichtung
einer sechsundzwanzigsten Ausführungsform;
Fig. 67 bis 69
entsprechende Querschnitte einer Halbleiter
einrichtung bei einem ersten bis dritten
Schritt bei einem Prozeß zum Herstellen einer
Halbleitereinrichtung einer siebenund
zwanzigsten Ausführungsform;
Fig. 70 und 71
Querschnitte einer herkömmlichen Halbleiter
einrichtung;
Fig. 72 bis 74
entsprechende Querschnitte einer Halbleiter
einrichtung bei einem vierten bis sechsten
Schritt beim Prozeß zum Herstellen der Halb
leitereinrichtung der siebenundzwanzigsten
Ausführungsform;
Fig. 75 einen Querschnitt einer Halbleitereinrichtung
einer achtundzwanzigsten Ausführungsform;
Fig. 76 ein Layout von Kontaktlöchern der VΦTs einer
neunundzwanzigsten Ausführungsform;
Fig. 77 ein Layout von Bitleitungen und Wortleitungen
der neunundzwanzigsten Ausführungsform;
Fig. 78 ein Layout einer peripheren Schaltungsein
richtung bei einer Halbleitereinrichtung
einer dreißigsten Ausführungsform;
Fig. 79 eine Aufgabe einer einunddreißigsten
Ausführungsform;
Fig. 80 einen Querschnitt der Halbleitereinrichtung
der einunddreißigsten Ausführungsform;
Fig. 81 bis 84
Querschnitte einer Halbleitereinrichtung bei
einem ersten bis vierten Schritt bei einem
Prozeß zum Herstellen einer Halbleiterein
richtung einer zweiunddreißigsten Ausfüh
rungsform;
Fig. 85 einen Querschnitt einer Halbleitereinrichtung
einer dreiunddreißigsten Ausführungsform;
Fig. 86 ein Problem bei einem Transistor mit her
kömmlichem SOI-Aufbau;
Fig. 87 ein Problem, das sich bei dem Transistor mit
dem herkömmlichen SOI-Aufbau ergibt;
Fig. 88 einen Querschnitt einer Halbleitereinrichtung
einer vierunddreißigsten Ausführungsform;
Fig. 89 und 90
entsprechende Querschnitte einer Halbleiter
einrichtung bei einem ersten und einem zwei
ten Schritt bei einem Prozeß zum Herstellen
der Halbleitereinrichtung der vierund
dreißigsten Ausführungsform;
Fig. 91 einen Querschnitt einer Halbleitereinrichtung
einer fünfunddreißigsten Ausführungsform;
Fig. 92 bis 95
entsprechende Querschnitte einer Halbleiter
einrichtung bei einem ersten bis vierten
Schritt bei einem Prozeß zum Herstellen einer
Halbleitereinrichtung einer sechsund
dreißigsten Ausführungsform;
Fig. 96 einen Querschnitt einer Halbleitereinrichtung
einer siebenunddreißigsten Ausführungsform;
Fig. 97 einen Grundriß einer ODER-Schaltung mit zwei
Eingängen unter Verwendung von VΦTs einer
achtunddreißigsten Ausführungsform;
Fig. 98 ein Schaltbild der in Fig. 97 gezeigten
Halbleitereinrichtung;
Fig. 99 einen Grundriß einer anderen Halbleiterein
richtung der achtunddreißigsten Ausführungs
form;
Fig. 100 ein Schaltbild der in Fig. 99 gezeigten
Halbleitereinrichtung;
Fig. 101 einen Querschnitt einer Halbleitereinrichtung
einer neununddreißigsten Ausführungsform;
Fig. 102 einen Querschnitt einer anderen Halbleiter
einrichtung der neununddreißigsten Ausfüh
rungsform;
Fig. 103 ein Schaltbild der in Fig. 101 dargestellten
UND-Schaltung;
Fig. 104 einen Querschnitt einer weiteren Halbleiter
einrichtung der neununddreißigsten Ausfüh
rungsform;
Fig. 105 einen Querschnitt einer Halbleitereinrichtung
einer vierzigsten Ausführungsform;
Fig. 106 einen Querschnitt einer Halbleitereinrichtung
einer einundvierzigsten Ausführungsform;
Fig. 107 ein Schaltbild der Halbleitereinrichtung der
einundvierzigsten Ausführungsform;
Fig. 108 ein Schaltbild einer Flipflopschaltung der
einundvierzigsten Ausführungsform;
Fig. 109 einen Querschnitt einer Verstärkungszelle
einer zweiundvierzigsten Ausführungsform;
Fig. 110 ein Schaltbild einer die Verstärkungszelle
der zweiundvierzigsten Ausführungsform ver
wendenden Schaltung;
Fig. 111 den Betrieb der Halbleitereinrichtung der
zweiundvierzigsten Ausführungsform;
Fig. 112 einen Querschnitt einer anderen Halbleiter
einrichtung der vierzigsten Ausführungsform;
Fig. 113 einen Grundriß einer Matrix einer Flüssig
kristallanzeige einer dreiundvierzigsten
Ausführungsform;
Fig. 114 den Trend der DRAM-Zellengrößen;
Fig. 115 einen Querschnitt eines Transistors mit
vertikal umgebendem Gate des Standes der
Technik;
Fig. 116 einen Querschnitt, welcher einen Prozeß zum
Herstellen der in Fig. 115 gezeigten Halb
leitereinrichtung darstellt;
Fig. 117 und 118
entsprechende Querschnitte einer Halbleiter
einrichtung bei einem ersten und einem zwei
ten Schritt bei einem Prozeß zum Herstellen
des Transistors mit vertikal umgebendem Gate
des Standes der Technik;
Fig. 119 eine Perspektivansicht eines vertikalen Φ-förmigen
Transistors, der von den Erfindern
bereits vorgeschlagen wurde;
Fig. 120 einen Querschnitt der in Fig. 119 gezeigten
Halbleitereinrichtung;
Fig. 121 bis 126
entsprechende Querschnitte eines Substrats
bei einem ersten bis sechsten Schritt bei
einem Prozeß zum Herstellen einer in Fig. 56
gezeigten Fotomaske;
Fig. 127 einen anderen Prozeß zum Herstellen der in
Fig. 56 dargestellten Fotomaske;
Fig. 128 einen Querschnitt einer Halbleitereinrichtung
zum Aufzeigen eines Problems bei einem
anderen Prozeß zum Herstellen einer Halb
leitereinrichtung, die eine aus SOI-Transi
storen gebildete periphere Schaltungseinrich
tung umfaßt; und
Fig. 129 einen Querschnitt einer Halbleitereinrich
tung, welcher einen anderen verbesserten
Prozeß zum Herstellen der Halbleitereinrich
tung, die eine aus SOI-Transistoren gebildete
periphere S 99999 00070 552 001000280000000200012000285919988800040 0002004443968 00004 99880chaltungseinrichtung umfaßt,
zeigt.
Fig. 1 ist eine Perspektivansicht eines Transistors mit um
gebendem Gate (welcher als "vertikaler Φ-förmiger Transi
stor" bezeichnet wird und nachstehend auch einfach als "VΦT"
bezeichnet wird) einer ersten Ausführungsform. Fig. 2 ist
ein Querschnitt längs der Linie II-II in Fig. 1. Fig. 3
zeigt ein Layout von einer Zellanordnung eines DRAMS, der
VΦTs verwendet. Bei dem in diesen Figuren dargestellten DRAM
der ersten Ausführungsform ist ein Gatetransistor so be
treibbar, daß er Informationen in einem Kondensator spei
chert, welcher an einer Kreuzung einer Bitleitung 24 und
einer Wortleitung 25 angeordnet ist und von einem Speicher
knoten 26, einem Kondensator-Isolierfilm 21 und einer Zell
plattenelektrode 22 gebildet wird.
Auf einem Substrat 1 aus Silizium ist eine vergrabene SiO₂-Schicht
(dielektrische Schicht) 201 angeordnet. Auf der ver
grabenen SiO₂-Schicht 201 ist eine erste Störstellendiffu
sionsschicht 24 von einem ersten Leitfähigkeitstyp angeord
net, welche darin implantierte Störstellen vom ersten Leit
fähigkeitstyp enthält und sowohl das eine Gebiet eines
Source-/Draingebiets als auch die Bitleitung bildet. Die
erste Störstellendiffusionsschicht 24 ist mit einem auf der
vergrabenen SiO₂-Schicht 201 angeordneten ersten Zwischen
schicht-Isolierfilm 8 bedeckt. Auf dem ersten Zwischen
schicht-Isolierfilm 8 ist eine Gateelektrode 3 gebildet,
welche eine obere und eine untere Oberfläche aufweist und
auch die Wortleitung bildet. Die Gateelektrode 3 ist mit
einem auf dem ersten Zwischenschicht-Isolierfilm 8 angeord
neten zweiten Zwischenschicht-Isolierfilm 9 bedeckt. Kon
taktlöcher 10, von denen jedes den ersten Zwischenschicht-Isolierfilm
8, die Gateelektrode 3 und den zweiten Zwischen
schicht-Isolierfilm 9 durchdringt, sind zum Freilegen von
Abschnitten einer Oberfläche der ersten Störstellendiffu
sionsschicht 24 vorgesehen. Die Seitenwandungen der Kontakt
löcher 10 sind mit Gateisolierfilmen 4 bedeckt.
In jedem Kontaktloch 10 ist eine erste Halbleiterschicht 11
vom ersten Leitfähigkeitstyp gebildet, welche mit der Ober
fläche der ersten Störstellendiffusionsschicht 24 in Kontakt
ist und sich von der Oberfläche der ersten Störstellendiffu
sionsschicht 24 zu dem im wesentlichen selben Niveau wie die
untere Oberfläche der Gateelektrode 3 erstreckt. In jedem
Kontaktloch 10 ist ferner eine Kanalhalbleiterschicht 12 ge
bildet, welche mit der Oberfläche der ersten Halbleiter
schicht 11 in Kontakt ist und sich von der Oberfläche der
ersten Halbleiterschicht 11 zu dem im wesentlichen selben
Niveau wie die obere Oberfläche der Gateelektrode erstreckt.
Auf der Kanalhalbleiterschicht 12 ist eine zweite leitende
Schicht 13 vom ersten Leitfähigkeitstyp vorgesehen, welche
mit der Oberfläche der Kanalhalbleiterschicht 12 in Kontakt
ist und sowohl das andere Gebiet des Source-/Draingebiets
als auch den Speicherknoten 26 bildet. Die Oberfläche der
zweiten leitenden Schicht 13 ist mit einem auf dem zweiten
Zwischenschicht-Isolierfilm 9 gebildeten Kondensator-Iso
lierfilm 21 bedeckt. Auf dem zweiten Zwischenschicht-Iso
lierfilm 9 ist eine Zellplattenelektrode 22 gebildet, welche
die zweite leitende Schicht 13, d. h. den Speicherknoten 26,
bedeckt, wobei der Kondensator-Isolierfilm 21 dazwischen
liegt.
Die Vorteile dieser Ausführungsform werden nachstehend be
schrieben werden. Da ein VΦT verwendet wird, kann die einge
nommene Fläche klein sein. Da eine Siliziumschicht (SOI)
oder eine Polysiliziumschicht (Poly-SOI) die Bitleitung (24)
bildet, ist die Bitleitung (24) auf einem dicken Isolierfilm
(201) gebildet, und somit kann die Kapazität der Bitleitung
klein sein. Im Ergebnis wird ein DRAM erhalten, welcher
einen Hochgeschwindigkeitsbetrieb ausführt.
Die Verwendung einer SOI bringt einen solchen Vorteil, daß
die Kanalhalbleiterschicht 12 mittels epitaktischen Wachsens
gebildet werden kann.
Da die Bitleitungskapazität klein ist, kann die Kapazität
des Speicherknotens klein sein. Insbesondere weist ein Ab
tastverstärker eine Empfindlichkeit von einem festgelegten
Wert auf. Wenn daher ein Verhältnis von CS (der Kapazität
des Speicherknotens) zu CB (der Kapazität der Bitleitung)
konstant ist, dann kann eine Information gelesen werden.
Wenn daher CB verkleinert wird, dann kann CS verkleinert
werden.
Da die Bitleitungskapazität klein ist, ist das im Aquiva
lenzschaltbild der Fig. 16 gezeigte System mit offener Bit
leitung erlaubt, und somit können Zellen mit 4F² leicht er
reicht werden.
Wenn ein gewöhnliches Siliziumsubstrat verwendet worden
wäre, dann wäre eine Wanne erforderlich gewesen, um einen P-Kanal
und einen N-Kanal voneinander zu isolieren. Aufgrund
der SOI-Struktur oder der Poly-SOI-Struktur wird jedoch
keine Wanne benötigt, was den Herstellungsprozeß verein
facht.
Wenn das gewöhnliche Siliziumsubstrat verwendet worden wäre,
dann wäre es notwendig gewesen, einen LOCOS-Oxidfilm vorzu
sehen, welcher benachbarte Transistoren voneinander iso
liert. Bei der Ausführungsform können die benachbarten Tran
sistoren jedoch nur durch die Bildung der Bitleitung 24 von
einander isoliert werden, wie es in Fig. 2 gezeigt ist. Das
vereinfacht ebenfalls den Herstellungsprozeß.
Ein Leckstrom fließt zwischen den benachbarten Bitleitungen
24 nicht. Aufgrund der Tatsache, daß der Leckstrom zwischen
den Bitleitungen nicht fließt, ist es möglich, einen Zeitab
schnitt zwischen Auffrischoperationen (Umschreiboperationen)
zu vergrößern.
Infolge der SOI-Struktur kann der DRAM im Vergleich zu der
das gewöhnliche Siliziumsubstrat verwendenden Struktur eine
größere Resistenz gegenüber einem geringfügigen Fehler auf
weisen.
Die VΦT-Struktur eines Transistors kann die folgenden Vor
teile vorsehen.
Unter Bezugnahme auf Fig. 2 erlaubt eine Verkleinerung des
Radius der Kanalhalbleiterschicht 12 eine Verarmung des
ganzen Kanals. Die Verarmung des ganzen Kanals kann einen
Subschwellenstrom (Leckstrom in einem schwach invertierten
Zustand) unterdrücken, was eine Verbesserung der Schaltungs
charakteristiken ergibt. Ferner weist ein Subschwellen
koeffizient S einen Minimalwert von 60 mV/dB auf.
Da die Kanalhalbleiterschicht 12 von einem an dieselbe ge
legten elektrischen Feld umgeben ist, kann ein Durchbruch
unterdrückt werden.
Aufgrund der Unterdrückung eines Durchbruchs weist die
Struktur eine große Resistenz gegenüber einer störenden
Auffrischung auf. Da es keinen Substratvorspannungseffekt
gibt, ist ein Hochgeschwindigkeitsbetrieb gestattet. Da die
Kanalbreite groß sein kann, kann durch den Kanal ein großer
Strom fließen.
Die Kanalhalbleiterschicht 12 kann durch das Verfahren zum
epitaktischen Wachsen einkristallin ausgebildet werden. Ge
mäß dem vorstehend beschriebenen Prozeß kann die Wortleitung
leicht gebildet werden, da die Wortleitung gebildet und die
Kontaktlöcher in der Wortleitung gebildet werden. Eine Ver
bindung kann zwischen dem Transistor und der Bitleitung und
zwischen dem Transistor und dem Kondensator leicht herge
stellt werden. Die Filmdicke der Wortleitung ist ebensogroß
wie die Gatelänge, wobei die Gatelänge leicht gesteuert wer
den kann. Da die Länge der Versetzung von dem Source von der
Filmdicke des ersten Zwischenschicht-Isolierfilms 8 abhängt
und die Länge der Versetzung des Drains von der Filmdicke
des zweiten Zwischenschicht-Isolierfilms 9 abhängt, können
diese Längen leicht gesteuert werden.
Die Störstellen von dem Source/Drain können mittels eines
einfachen Ionenimplantierprozesses implantiert werden. Eben
so kann die Ionenimplantation für den Kanal leicht ausge
führt werden. Da der Gateisolierfilm durch Oxydation gebil
det wird, weist der Gateisolierfilm keinen dünnen Abschnitt
am Gaterand auf. Somit wird am Gaterand kein Leckstrom er
zeugt.
Nun wird die Beschreibung eines Prozesses zum Herstellen
eines DRAMs unter Verwendung der in Fig. 2 gezeigten VΦTs
erfolgen. Der Herstellungsprozeß wird unter Bezugnahme auf
die Querschnitte längs der Linie A-A in Fig. 3 beschrieben
werden.
Unter Bezugnahme auf Fig. 4 wird ein SOI-Substrat (Silizium
auf dem Isolator) 90 hergestellt, bei welchem eine vergrabe
ne SiO₂-Schicht 201 auf einem Siliziumsubstrat 1 gebildet
und eine SOI-Schicht 202 auf der vergrabenen SiO₂-Schicht
201 gebildet wird.
Das SOI-Substrat 90 wird mittels eines geeigneten Verfahrens
gebildet, wie beispielsweise mittels des SIMOX-Verfahrens
(Verfahren zur Separation durch implantierten Sauerstoff),
des ZMR-Verfahrens (Zonenschmelz-Rekristallisations-Verfah
ren), des Laser-Temperverfahrens oder des Laminierverfah
rens. Das SOI-Substrat kann durch ein Substrat ersetzt wer
den, wie beispielsweise durch ein SOS-Substrat (Silizium auf
Saphir), welches mittels eines anderen dielektrischen Teils
getrennt wird. Das SOI-Substrat kann durch ein Poly-SOI-Sub
strat ersetzt werden.
Die vergrabene SiO₂-Schicht 201 hat eine Filmdicke von 5000
Å, und die SOI-Schicht 202 weist eine Filmdicke von 2000 Å
auf. Da die SOI-Schicht 202 die Bitleitung bildet, werden in
dieselbe Störstellen 91 implantiert, um deren Widerstand zu
verkleinern, wie in Fig. 4 gezeigt. Wenn der VΦT zum Bei
spiel vom P-Kanal-Typ sein soll, dann werden P-Typ-Störstel
len in die SOI-Schicht 202 implantiert.
Unter Bezugnahme auf Fig. 5 wird eine SiN-Schicht 14 mit
einer Dicke von 1000 Å auf der SOI-Schicht abgeschieden. Wie
es später beschrieben wird, besteht der Zweck der SiN-Schicht
14 darin, eine Oxydation des Bodens des Kontaktlochs
bei dem Schritt zum Bilden des Gateisolierfilms des VΦTs zu
verhindern.
Unter Bezugnahme auf Fig. 6 wird die SOI-Schicht 202 so
strukturiert, daß sie die Konfiguration der Bitleitungen 24
aufweist.
Der in Fig. 4 dargestellte Schritt zum Implantieren von
Störstellen, der in Fig. 5 gezeigte Schritt zum Abscheiden
einer SiN-Schicht und der in Fig. 6 dargestellte Schritt
zum Strukturieren der Bitleitungen können in den nachstehend
beschriebenen unterschiedlichen Reihenfolgen ausgeführt wer
den.
- (1) Implantation - SiN - Strukturierung
- (2) Implantation - Strukturierung - SiN
- (3) SiN -Implantation - Strukturierung
- (4) SiN - Strukturierung - Implantation
- (5) Strukturierung - Implantation - SiN
- (6) Strukturierung - SiN - Implantation
Wenn die Schritte gemäß der vorstehend beschriebenen Reihen
folge (2), (5) oder (6) ausgeführt werden, dann wird anstel
le der Struktur in Fig. 6 eine in Fig. 7 gezeigte Struktur
erhalten. Bei der in Fig. 7 gezeigten Struktur wird die
SiN-Schicht 14 mit einer im Vergleich zu SiO₂ größeren Di
elektrizitätskonstanten zwischen den benachbarten Bitlei
tungen 24 gebildet, so daß die Kapazität zwischen den Bit
leitungen zunimmt. Daher muß die SiN-Schicht 14 eine kleine
Filmdicke von etwa 500 Å aufweisen.
Unter Bezugnahme auf die Fig. 6 und 8 wird ein erster
Zwischenschicht-Isolierfilm 8 mit einer Dicke von 1000 Å auf
einer vergrabenen SiO₂-Schicht 201 so abgeschieden, daß er
die Bitleitungen 24 bedeckt. Polysilizium mit einer Dicke
von 3000 Å wird auf dem ersten Zwischenschicht-Isolierfilm 8
abgeschieden und dann so strukturiert, daß es die Wortlei
tungen 25 bildet. Insbesondere werden die Wortleitungen 25
durch Strukturieren des Polysiliziums gebildet, welches
Störstellen enthält, die in dasselbe implantiert sind, um
den Widerstand zu verkleinern. Das die Störstellen enthal
tende Polysilizium kann dotiertes Polysilizium sein. Alter
nativ können die Störstellen in nichtdotiertes Polysilizium
implantiert sein.
Fig. 9 ist ein die Halbleitereinrichtung bei demselben
Schritt wie in Fig. 8 darstellender Querschnitt längs einer
zur Bitleitung parallelen Linie, d. h. längs der Linie B-B in
Fig. 3.
Unter Bezugnahme auf die Fig. 8 und 9 ist die Filmdicke
der Wortleitung 25 ebensogroß wie die Gatelänge des VΦTs. Da
die Filmdicke der Wortleitung 25 leicht gesteuert werden
kann, kann eine gute Steuerbarkeit der Gatelänge erreicht
werden.
Unter Bezugnahme auf Fig. 10 wird der zweite Zwischen
schicht-Isolierfilm 9 auf dem ersten Zwischenschicht-Iso
lierfilm 8 so gebildet, daß er die Wortleitungen 25 bedeckt.
Dann werden die den zweiten Zwischenschicht-Isolierfilm 9,
die Wortleitungen 25 und den ersten Zwischenschicht-Isolier
film 8 durchdringenden Kontaktlöcher 10 an den Kreuzungen
der Wortleitungen 25 und der Bitleitungen 24 gebildet.
Unter Bezugnahme auf Fig. 11 wird eine Oxydation an der
Seitenwandung der in jedem Kontaktloch 10 freigelegten Wort
leitung 25 durchgeführt, um den Gateisolierfilm 4 des VΦT zu
bilden. Da der Gateisolierfilm 4 durch Oxydation gebildet
wird, wird der Gateisolierfilm 4 am oberen Ende der Gate
elektrode (25) verdünnt.
Unter Bezugnahme auf die Fig. 11 und 12 wird die SiN-Schicht
14 am Boden jeden Kontaktlochs 10 mittels erhitzter
Phosphorsäure entfernt, um eine Oberfläche 24a der Bitlei
tung 24 freizulegen.
Unter Bezugnahme auf Fig. 13 werden die Kontaktlöcher 10
mit amorphem Silizium 15 gefüllt. Das amorphe Silizium 15
wächst epitaktisch aus der Oberfläche der Bitleitungen 24.
Einkristallines Silizium 92, das durch dieses epitaktische
Wachsen erhalten wird, bildet den Kanal des VΦTs. Da die
Oberfläche 24a der Bitleitung 24 als Kontakt zur Bitleitung
dient, kann der Kontakt zwischen dem Transistor und der Bit
leitung 24 sehr leicht hergestellt werden.
Nach Abschluß des epitaktischen Wachsens wird eine Ionen
implantation ausgeführt, um das Drain und den Kanal des VΦTs
zu bilden. Anschließend diffundieren die implantierten Ionen
infolge der Wärmebehandlung während des Prozesses, so daß
ein Source 6a und ein Drain 6b gebildet werden. Da die Stör
stellen mittels eines Implantationsverfahrens in das Source
6a, das Drain 6b und den Kanal 12 eingeführt werden, kann
die Störstellenkonzentration in diesen Abschnitten leicht
gesteuert werden. Durch Steuern der Filmdicke des ersten
Zwischenschicht-Isolierfilms 8 und derjenigen des zweiten
Zwischenschicht-Isolierfilms 9 können die Längen der Ver
setzungsabschnitte 204a und 204b leicht gesteuert werden.
Unter Bezugnahme auf Fig. 15 wird der Drainabschnitt des
VΦT strukturiert, um den Speicherknoten 26 zu erzeugen. Der
Kondensator-Isolierfilm 21 wird auf dem zweiten Zwischen
schicht-Isolierfilm 9 so gebildet, daß er den Speicherknoten
26 bedeckt. Die Zellplattenelektrode 22 wird auf dem zweiten
Zwischenschicht-Isolierfilm 9 so gebildet, daß sie den Spei
cherknoten 26 bedeckt, wobei der Kondensator-Isolierfilm 21
dazwischen ist. Auf diese Weise werden die die VΦTs verwen
denden DRAM-Zellen fertiggestellt.
Da das Drain 6b des VΦTs auch als Speicherknoten 26 dient,
können der Transistor und der Kondensator sehr leicht ver
bunden werden. Die DRAM-Zellen mit 4F² werden wie vorstehend
beschrieben erhalten.
Die zweite bis sechste Ausführungsform, welche unten be
schrieben werden, betreffen ein Verfahren zum Verkleinern
des Widerstands der Wortleitung. Die siebente bis zwölfte
Ausführungsform betreffen ein Verfahren, das zum Ermöglichen
eines Hochgeschwindigkeitsbetriebs des VΦT-DRAMs den Wider
stand der Bitleitung verkleinert.
Bei der ersten Ausführungsform besteht die Wortleitung aus
dotiertem Polysilizium, und die Bitleitung besteht aus einer
SOI-Schicht. Wenn daher eine Mehrzahl von VΦTs kontinuier
lich angeordnet ist, dann weisen die Wortleitung und die
Bitleitung einen großen Widerstand auf. Wie aus Fig. 3 er
kannt werden kann, ist die Breite der Wortleitung 25 an den
die VΦTs enthaltenden Abschnitten verkleinert, was den
Widerstand weiter vergrößert. Der große Widerstand der Wort
leitung und der Bitleitung verkleinert die Betriebsgeschwin
digkeit des DRAMs. Die zweite bis zwölfte Ausführungsform
sind entwickelt worden, um das vorstehende Problem zu über
winden.
Fig. 17 ist ein Querschnitt eines Hauptabschnitts einer
DRAM-Zelle, welche einen VΦT der zweiten Ausführungsform
verwendet. Die DRAM-Zelle der zweiten Ausführungsform ist
außer den folgenden Punkten im wesentlichen dieselbe wie die
in Fig. 2 dargestellte DRAM-Zelle. Daher sind diejenigen
Abschnitte in der Figur nicht gezeigt, welche denen in der
DRAM-Zelle in Fig. 2 gleich sind oder ihnen entsprechen.
Ferner haben dieselben oder entsprechende Abschnitte die
selben Bezugszeichen und werden nachstehend nicht beschrie
ben werden.
Bei der in Fig. 17 gezeigten DRAM-Zelle weist die Wortlei
tung 25 eine Zweischichtstruktur auf, welche aus Polysili
zium 16 und einem auf dem Polysilizium 16 angeordneten Sili
zid 17 gebildet wird. Die von dem Polysilizium 16 und dem
Silizid 17 gebildete Zweischichtstruktur kann den Widerstand
der Wortleitung 25 verkleinern und ermöglicht somit einen
Hochgeschwindigkeitsbetrieb des DRAMS.
Das Silizidmaterial kann Wolframsilizid, Titansilizid, Ko
baltsilizid, Platinsilizid, Molybdänsilizid oder ein anderes
Silizid sein, und alternativ kann ein sich vom Silizid
unterscheidendes Material unter der Voraussetzung verwendet
werden, daß es einen ähnlichen Widerstand aufweist.
Fig. 18 ist ein Querschnitt eines Hauptabschnitts einer
DRAM-Zelle einer dritten Ausführungsform. Die DRAM-Zelle
dieser Ausführungsform unterscheidet sich von der in Fig.
17 gezeigten DRAM-Zelle dadurch, daß das Silizid 17 unter
dem Polysilizium 16 gebildet ist. Ähnlich wie bei der zwei
ten Ausführungsform hat die Wortleitung 25 einen kleinen
Widerstand, da die Wortleitung 25 die aus dem Polysilizium
und dem Silizid gebildete Zweischichtstruktur aufweist.
Fig. 19 ist ein Querschnitt eines Hauptabschnitts einer
DRAM-Zelle einer vierten Ausführungsform. Bei dieser Ausfüh
rungsform ist das Silizid 17 über und unter dem Polysilizium
16 angeordnet. Diese Struktur kann den Widerstand der Wort
leitung 25 weiter verkleinern.
Im Falle eines n-Kanal-Transistors ist wegen des Grundes be
züglich der Arbeitsfunktion eine Schwellenspannung Vth einer
Struktur, die ein aus einem Metall oder einem Silizid beste
hendes Gate umfaßt, größer als diejenige einer Struktur, die
ein aus Polysilizium bestehendes Gate umfaßt. Wenn die Wort
leitung 25 die das Silizid 17 und das Polysilizium 16 ent
haltende Schichtstruktur aufweist, dann kann die Schwellen
spannung Vth des VΦTs lokal geändert werden. Wenn zum Bei
spiel das Silizid 17 auf der Drainseite angeordnet ist, wie
es in Fig. 17 gezeigt ist, dann hat der von dem Silizid 17
umgebene Kanalabschnitt 7 eine größere Schwellenspannung Vth
als der von dem Polysilizium 25 umgebene Kanalabschnitt 7
und ist somit gegenüber einer Inversion resistent. Daher
wird ein Durchbruch zwischen dem Source 6a und dem Drain 6b
vorteilhafterweise unterdrückt, selbst wenn die Drainspan
nung zunimmt.
Im Gegensatz dazu ist im Falle eines p-Kanal-Transistors der
vom Silizid 17 umgebene Kanalabschnitt 7 gegenüber einem
Durchbruch nicht ausreichend resistent, da dessen Schwellen
spannung Vth klein ist. Wie in Fig. 20 gezeigt, ist daher
ein n-Typ-Störstellen enthaltendes Gebiet 18 vorgesehen,
dessen Störstellenkonzentration geringfügig größer als die
jenige in einem n-Kanal-Gebiet 93 ist, so daß ein Durchbruch
verhindert werden kann. Wie in Fig. 21 dargestellt, kann
die Wortleitung 25 im p-Kanal 7 einen kleinen Widerstand
aufweisen und einen Durchbruch wirksam verhindern, wenn sie
das zwischen der oberen und der unteren Schicht des Poly
siliziums 16 angeordnete Silizid 17 enthält.
Fig. 22 ist eine Perspektivansicht eines Hauptabschnitts
einer DRAM-Zellanordnung einer fünften Ausführungsform und
zeigt speziell die Struktur bei einem Schritt, der dem
jenigen in den Fig. 8 und 9 entspricht. Die sich von den
Wortleitungen 25 und den Bitleitungen 24 unterscheidenden
Teile und Abschnitte sind aus Gründen der Vereinfachung in
Fig. 22 nicht gezeigt. Bei dieser Ausführungsform ist das
Silizid 17 nicht nur auf der oberen Oberfläche des Polysili
ziums 16 angeordnet, sondern auch auf dessen Seitenflächen.
Somit sind drei Seiten der Wortleitung 25 mit dem Silizid 17
bedeckt, so daß der Widerstand der Wortleitung 25 weiter
verkleinert wird.
Ein Verfahren zum Herstellen der in Fig. 22 gezeigten Ein
richtung wird dann nachstehend beschrieben werden.
Unter Bezugnahme auf Fig. 23 werden die Wortleitungen 25
auf dem ersten Zwischenschicht-Isolierfilm 8 gebildet.
Unter Bezugnahme auf Fig. 24 wird ein Sputterverfahren aus
geführt, um die Oberflächen der Wortleitungen 25 mit einem
Titanfilm 19 mit einer Dicke von 200 Å zu bedecken.
Ein Lichttempern wird in einer N₂-Atmosphäre bei einer
Temperatur von 600 bis 700°C für 30 Sekunden ausgeführt.
Unter Bezugnahme auf Fig. 25 werden die aus Titan und Sili
zium zusammengesetzten Titansilizidfilme 19a nur auf den
jenigen Siliziumabschnitten erzeugt, die mit dem Titan in
Kontakt waren. Unter Bezugnahme auf die Fig. 25 und 26
wird der nicht reagierte Titanfilm 19 entfernt.
Bei dieser Ausführungsform ist das Titan als ein Beispiel
beschrieben worden. Es kann jedoch ein anderes Material ver
wendet werden, wie beispielsweise Kobalt, Platin oder
Nickel. Die Art und Weise des Bildens des Silizids nur an
den freigelegten Siliziumabschnitten ist als "Salizid" be
zeichnet worden.
Fig. 27 ist ein Querschnitt, der VΦTs zeigt, bei denen die
Kontaktlöcher in den mit den Titansilizidfilmen 19a bedeck
ten Wortleitungen 25 gebildet sind. Bei dieser Struktur kann
ein Rand M zwischen der Wortleitung und dem Kontaktloch des
VΦTs durch die folgende Formel ausgedrückt werden:
M = Überlappungsrand bei der Fotolithografie + Silizid-
Filmdicke (t₁) + Filmdicke (t₂) des zu oxydierenden Ab
schnitts.
Es ist notwendig, das Kontaktloch in der Wortleitung 25 so
zu bilden, daß dieser Rand M berücksichtigt wird.
Diese sechste Ausführungsform betrifft ein Verfahren zum
Bilden eines Silizids nur an den Seitenwandungen der Wort
leitung.
Unter Bezugnahme auf Fig. 28 wird eine SiO₂-Schicht 20 auf
jeder Wortleitung 25 gebildet. Unter Bezugnahme auf Fig. 29
werden auf den Seitenwandungen der Wortleitung 25 Silizid
filme 17 gebildet. Da die Silizidfilme 17 an den gegenüber
liegenden Seitenwandungen der Wortleitung 25 gebildet sind,
kann der Widerstand der Wortleitung 25 verkleinert werden.
Bei dem Schritt zum Bilden des Kontaktlochs des VΦTs ist der
Silizidfilm auf der oberen Oberfläche der Wortleitung 25
nicht vorhanden. Daher ist es nicht notwendig, ein Ätzen zum
Durchdringen des Silizidfilms auszuführen, was die Stabili
tät des Prozesses verbessert.
Die siebente bis zwölfte Ausführungsform bezwecken eine Ver
kleinerung des Widerstands der Bitleitungen und somit eine
Vergrößerung der Betriebsgeschwindigkeit des VΦT-DRAMs.
Fig. 30 ist ein Querschnitt, welcher eine SOI-Schicht 30
(BL), ein Silizid 31 und eine SiN-Schicht 32 zeigt, welche
in dieser Anordnung geschichtet und so strukturiert sind,
daß sie die Konfigurationen der Bitleitungen haben. Eine
Implantation von Störstellen in die SOI-Schicht 30 kann bei
einem beliebigen Schritt ausgeführt werden, wie bereits in
Verbindung mit der ersten Ausführungsform beschrieben.
Die SiN-Schicht 32 kann nach dem Strukturieren der SOI-Schicht
30 und des Silizids 31 abgeschieden werden, in wel
chem Fall die Einrichtung einen in Fig. 31 gezeigten Quer
schnitt aufweist. Die Fig. 30 und 31 entsprechen den die
erste Ausführungsform darstellenden Fig. 6 bzw. 7.
Danach werden Schritte ausgeführt, welche den in den Fig.
8 bis 14 dargestellten Schritten ähnlich sind, um einen VΦT-DRAM
zu erzeugen, der Bitleitungen mit einem kleinen Wider
stand enthält und zum Hochgeschwindigkeitsbetrieb fähig ist.
Bei dieser Ausführungsform hat die Struktur nach dem Schritt
zum Bilden der Kontaktlöcher der VΦTs, dem Schritt zum Bil
den der Gateisolierfilme 4 durch Oxydation und dem an
schließenden Schritt zum Entfernen des zum Verhindern einer
Oxydation der Bitleitungen vorgesehenen SiN-Films einen in
Fig. 32 gezeigten Querschnitt. In diesem Zustand wird der
Kanal des VΦTs nicht einkristallin sein, selbst wenn ein
Festphasenwachsen des amorphen Siliziums ausgeführt wird,
welches bei der in Fig. 32 gezeigten Struktur das Kontakt
loch ausfüllt, da die obere Oberfläche der SOI-Schicht 30
mit dem Silizid 31 bedeckt ist. Die nachstehend beschriebene
achte Ausführungsform ist eine Verbesserung der vorstehenden
Struktur.
Unter Bezugnahme auf die Fig. 32 und 33 wird ein Ätzen an
dem Silizid 31 am Boden des Kontaktlochs 10 des VΦTs ausge
führt. Das Ätzen des Silizids 31 legt eine Oberfläche 30a
der SOI-Schicht 30 frei, so daß der Kanal des VΦTs mittels
epitaktischen Wachsens einkristallin hergestellt werden
kann.
Diese Ausführungsform betrifft eine Struktur, bei welcher
das Silizid unter der Bitleitung angeordnet ist, um den
Widerstand der Bitleitung zu verkleinern.
Unter Bezugnahme auf Fig. 34 ist ein Silizid 17 auf einer
SiO₂-Schicht 201 gebildet. Polysilizium 16, das die Bitlei
tungen bilden wird, ist auf dem Silizid 17 gebildet. Diese
Struktur verkleinert den Widerstand der Bitleitung. Der
Kanal des VΦTs kann jedoch mittels epitaktischen Wachsens
nicht einkristallin hergestellt werden, wenn der VΦT auf dem
Polysilizium 16 gebildet ist, da die Bitleitung aus Poly
silizium besteht.
In diesem Fall ermöglicht ein Laminierverfahren die Bildung
der Bitleitung, die durch Abscheiden von einkristallinem
Silizium auf dem Silizid vorgesehen wird.
Unter Bezugnahme auf Fig. 35 wird speziell ein zweites
Siliziumsubstrat 34 auf ein erstes Siliziumsubstrat 33
laminiert, auf welchem das Silizid 17 und die SiO₂-Schicht
201 gebildet werden. Das Laminieren wird mittels einer Hoch
temperatur-Wärmebehandlung ausgeführt, welche eine Haftung
derselben verursacht. Das zweite Siliziumsubstrat 34 ist
lediglich ein Stützsubstrat, so daß dessen Material nicht
wesentlich eingeschränkt ist.
Unter Bezugnahme auf die Fig. 35 und 36 wird die Struktur
auf den Kopf gestellt und zunächst das Siliziumsubstrat 33
mittels eines chemisch-mechanischen Polierverfahrens (des
CMP-Verfahrens) poliert, um die Dicke zu verkleinern. Da
durch wird eine Schicht (33) für die Bitleitung mit der ein
kristallinen Siliziumschicht (SOI-Schicht) auf dem Silizid
17 gebildet.
Anschließend werden dieselben Schritte wie diejenigen bei
der ersten Ausführungsform ausgeführt, wodurch der VΦT-DRAM
mit dem aus einem Einkristall bestehenden Kanal fertigge
stellt und der Widerstand der Bitleitung verkleinert wird.
Diese Ausführungsform bezweckt eine weitere Verkleinerung
des Widerstands der Bitleitung. Unter Bezugnahme auf die
Fig. 36 und 37 wird ein zusätzliches Silizid 17 auf der
einkristallinen Siliziumschicht 30 gebildet, so daß die Bit
leitung auf der oberen und der unteren Seite der ein
kristallinen Siliziumschicht 30 Schichten des Silizids 17
enthält und somit einen weiter verkleinerten Widerstand auf
weist. Bei der in Fig. 35 gezeigten Einrichtung kann das
Polysilizium 94 zwischen das Silizid 17 und die SiO₂-Schicht
20 gesetzt sein, in welchem Fall die Bitleitung sowohl das
sich unter dem Silizid 17 befindende Polysilizium 30 als
auch die sich auf dem Silizid 17 befindende einkristalline
Siliziumschicht 33 enthalten kann. Diese Struktur kann eben
falls den Widerstand der Bitleitung verkleinern.
Diese Ausführungsform bezweckt gleichfalls eine Verkleine
rung des Widerstands der Bitleitung.
Unter Bezugnahme auf Fig. 39 wird eine Salizidverarbeitung
auf einer SOI-Schicht 30 aiisgeführt, welche nach dem Struk
turieren derselben die Bitleitung bilden wird. Dadurch wer
den eine obere Oberfläche und gegenüberliegende Seitenober
flächen (eine rechte und eine linke Oberfläche) der Bitlei
tung (30) mit einem Silizid 17 bedeckt. Da die drei Ober
flächen der Bitleitung (30) mit dem Silizid 17 bedeckt sind,
kann der Widerstand der Bitleitung weiter verkleinert wer
den.
Diese Ausführungsform kann mit der ein Laminierverfahren
verwendenden neunten Ausführungsform kombiniert werden, so
daß vier Oberflächen, d. h. die obere Oberfläche, die untere
Oberfläche und die gegenüberliegenden Seitenoberflächen, der
Bitleitung mit einem Silizid bedeckt werden können.
Diese Ausführungsform bezweckt eine Verkleinerung des Wider
stands der Bitleitung. Unter Bezugnahme auf Fig. 40 ist ein
Film 35 zum Verhindern einer Silizidbildung auf einer SOI-Schicht
30, d. h. einer Bitleitung, angeordnet. Aufgrund des
auf der SOI-Schicht 30 angeordneten Films 35 zum Verhindern
einer Silizidbildung kann das Silizid 17 nur auf den Seiten
oberflächen der SOI-Schicht 30, d. h. auf der Bitleitung, ge
bildet werden. Obwohl der Widerstand der Bitleitung bei
dieser Struktur größer als derjenige der in Fig. 39 ge
zeigten Struktur ist, kann der Widerstand der Bitleitung bei
dieser Struktur ausreichend klein sein, da die Bitleitung an
ihren gegenüberliegenden Seiten mit dem Silizid versehen
ist.
Der Film 35 zum Verhindern einer Silizidbildung kann ein
Oxidfilm sein und kann auch ein auf der SOI-Schicht gebil
deter Nitridfilm sein, ähnlich wie derjenige, welcher bei
der ersten Ausführungsform verwendet wird. Die letztgenannte
Struktur eliminiert den Schritt zum Bilden eines Lochs im
Silizid, ähnlich wie bei der achten Ausführungsform. Im Er
gebnis kann ein Bitleitungen mit einem kleinen Widerstand
enthaltender VΦT-DRAM nur durch Hinzufügen des Schrittes zur
Silizidbildung zu den Schritten bei der ersten Ausführungs
form erhalten werden.
Die dreizehnte bis sechzehnte Ausführungsform, welche nach
stehend beschrieben werden, bezwecken eine Verkleinerung der
Kapazität der Bitleitung.
Die dreizehnte Ausführungsform bezweckt eine Verkleinerung
der Kapazität der Bitleitung, um einen Hochgeschwindigkeits
betrieb des VΦT-DRAMs zu erreichen.
Unter Bezugnahme auf Fig. 41 ist die Bitleitungskapazität
des VΦT-DRAMs etwa gleich der Summe aus einer Kapazität 36
zwischen einer Bitleitung und dem Siliziumsubstrat, einer
Kapazität 37 zwischen zwei Bitleitungen und einer Kapazität
38 zwischen einer Bitleitung und einer Wortleitung.
Bei dem in Fig. 41 gezeigten SOI-Substrat befindet sich die
vergrabene SiO₂-Schicht 20 unter den Bitleitungen 24, d. h.
unter der SOI-Schicht, so daß die Kapazität 36 zwischen der
Bitleitung 24 und dem Substrat 1 sehr klein ist. Wenn jedoch
das SIMOX-Verfahren verwendet wird, um das SOI-Substrat zu
bilden, dann kann die Filmdicke der vergrabenen SiO₂-Schicht
20 infolge des Herstellungsverfahrens nicht frei bestimmt
werden. Die Filmdicke der vergrabenen SiO₂-Schicht 20 ist
etwa 4000 Å. Wenn jedoch ein SOI-Substrat mit laminierter
Struktur verwendet wird, dann kann die Filmdicke der vergra
benen SiO₂-Schicht frei bestimmt werden. Unter Bezugnahme
auf Fig. 42 enthält der VΦT-DRAM das SOI-Substrat mit der
vergrabenen SiO₂-Schicht 20 mit einer Dicke von 0,5 µm oder
größer, in welchem Fall die Kapazität 36 zwischen der Bit
leitung 24 und dem Substrat 1 ausreichend klein ist, so daß
die Betriebsgeschwindigkeit des VΦT-DRAMs weiter vergrößert
werden kann.
Diese Ausführungsform bezweckt eine Verkleinerung der Kapa
zität zwischen der Bitleitung und der Wortleitung.
Unter Bezugnahme auf Fig. 41 befindet sich ein Abschnitt
25a der Wortleitung 25 in einer Nut zwischen benachbarten
Bitleitungen 24, so daß die Kapazität 38 zwischen der Wort
leitung 25 und der Bitleitung 24 groß ist.
Die Fig. 43 bis 45 beziehen sich auf ein verbessertes
Verfahren zum Herstellen eines VΦT-DRAMs, welches die Kapa
zität zwischen einer Bitleitung und einer Wortleitung ver
kleinern kann.
Unter Bezugnahme auf Fig. 43 werden in der Oberfläche der
vergrabenen SiO₂-Schicht 20 Nuten 36 gebildet, von denen
jede eine Querschnittsform aufweist, die zu derjenigen der
Bitleitung komplementär ist. Unter Bezugnahme auf Fig. 44
wird eine die Nuten 36 füllende Polysiliziumschicht 37 auf
der vergrabenen SiO₂-Schicht 20 gebildet. Unter Bezugnahme
auf die Fig. 44 und 45 wird ein Abätzen der Polysili
ziumschicht 37 ausgeführt, um die die Nuten 36 füllenden
Bitleitungen 24 zu bilden. Durch das Bilden des VΦT-DRAMs
auf den Bitleitungen 24 werden die Wortleitungen 25 mit
ebenen unteren Oberflächen 25b gebildet, wodurch die Kapa
zität 38 zwischen der Bitleitung 24 und der Wortleitung 25
verkleinert werden kann.
Diese Ausführungsform bezweckt ebenfalls eine Verkleinerung
der Kapazität zwischen der Bitleitung und der Wortleitung.
Unter Bezugnahme auf Fig. 46 werden die Bitleitungen 24 auf
einer vergrabenen SiO₂-Schicht 20 gebildet. Ein Zwischen
schicht-SiO₂-Film 38 wird auf der vergrabenen SiO₂-Schicht
20 so abgeschieden, daß er die Bitleitungen 24 bedeckt. Der
Zwischenschicht-SiO₂-Film 38 wird so abgeätzt, daß er eine
beabsichtigte Höhe erreicht, und der VΦT-DRAM wird auf dem
Zwischenschicht-SiO₂-Film 38 gebildet, wie in Fig. 47 ge
zeigt. Da die Zwischenräume zwischen den Bitleitungen 24 mit
dem Zwischenschicht-SiO₂-Film 38 gefüllt sind, weist der
VΦT-DRAM eine kleine Kapazität zwischen der Bitleitung 24
und der Wortleitung 25 auf. Wenn die Bitleitung 24 bei die
ser Struktur aus einem Einkristall besteht, dann besteht der
Kanal 7 des VΦTs aus einem Einkristall.
Diese Ausführungsform bezweckt gleichfalls eine Verkleine
rung der Kapazität zwischen der Bitleitung und der Wortlei
tung.
Fig. 48 ist ein Querschnitt eines VΦT-DRAMs der sechzehnten
Ausführungsform. Unter Bezugnahme auf Fig. 48 enthält diese
Ausführungsform Bitleitungen 24, die durch LOCOS-Oxidfilme
39 voneinander isoliert sind. Da ferner die Wortleitung 25
von der Bitleitung 24 mittels des LOCOS-Oxidfilms 39 iso
liert ist, kann die Kapazität 38 zwischen der Bitleitung 24
und der Wortleitung 25 verkleinert werden. Die mittels der
LOCOS-Oxidfilme 39 isolierten Bitleitungen 24 können durch
die folgenden Schritte gebildet werden. Die LOCOS-Oxidfilme
39 werden durch Oxydieren der Oberfläche der SOI-Schicht
(24) mit einer Maske gebildet, welche aus einem Silizium
nitridfilm (nicht dargestellt) gebildet wird, der in einer
vorbestimmten Konfiguration strukturiert wird. Dann werden
durch den Siliziumnitridfilm hindurch Störstellen implan
tiert, um die Bitleitungen 24 zu bilden. Der beim LOCOS-Schritt
verwendete Siliziumnitridfilm wird beim Schritt zum
Bilden des VΦT-Gateisolierfilms durch Oxydation wieder ver
wendet werden.
Wenn diese Ausführungsform mit der Struktur kombiniert wird,
welche die mit Silizid versehenen Bitleitungen, wie sie bei
der elften Ausführungsform verwendet werden, enthält, dann
ist es notwendig, wieder einen zum Bilden des Gateisolier
films des VΦTs erforderlichen SiN-Film 42 nach dem Bilden
der Silizidschichten 40 (TiSi, WSi) auf der Oberfläche der
Bitleitungen 24 abzuscheiden, wie es in Fig. 49 gezeigt
ist.
Diese Ausführungsform betrifft sowohl einen Rand zwischen
der Bitleitung und dem VΦT-Kontakt als auch einen Rand zwi
schen der Wortleitung und dem VΦT-Kontakt.
Unter Bezugnahme auf Fig. 50 ist eine Bitleitung 24 auf
einer vergrabenen SiO₂-Schicht 20 gebildet. Ein erster Zwi
schenschicht-Isolierfilm 8 ist auf der vergrabenen SiO₂-
Schicht so gebildet, daß er die Bitleitung 24 bedeckt. Eine
Wortleitung 25 ist auf dem ersten Zwischenschicht-Isolier
film 8 gebildet. Ein zweiter Zwischenschicht-Isolierfilm 9
ist auf dem ersten Zwischenschicht-Isolierfilm 8 so gebil
det, daß er die Wortleitung 25 bedeckt. Eine Öffnung 9a ist
an derjenigen Stelle im zweiten Zwischenschicht-Isolierfilm
9 gebildet, an welcher das Kontaktloch des VΦTs zu bilden
ist. Obwohl Fig. 50 eine Struktur zeigt, bei der ein Rand
24a der Bitleitung 24 mit einem Rand (9a) des Kontaktlochs
des VΦT zusammenfällt, können sie infolge der Verschiebung
einer Maske leicht gegeneinander verschoben sein. Diese Ver
schiebung verursacht jedoch kein Problem, wie es nachstehend
beschrieben wird.
Diese Ausführungsform wird nachstehend in Verbindung mit
einem Beispiel beschrieben werden, das eine Bitleitung 24
mit einer Breite von 0,2 µm enthält, welche der minimal zu
lässigen Leitungsbreite entspricht.
Unter Bezugnahme auf die Fig. 50 und 51 wird ein SiO₂-Film
42 mit einer Dicke von 500 Å abgeschieden, derart daß
er die Öffnung 9a im zweiten Zwischenschicht-Isolierfilm 9
gleichmäßig bedeckt. Ein Trockenätzen wird an dem SiO₂-Film
42 so ausgeführt, daß ein SiO₂-Film 43 in einer Seitenwan
dungsform übrigbleibt, wie durch die strichlierte Linie an
gegeben.
Danach wird das Kontaktloch des VΦTs mit einer Maske gebil
det, welche aus dem SiO₂-Film 43 in der Seitenwandungsform
gebildet wird. Fig. 52 zeigt einen Querschnitt des somit
gebildeten Kontaktlochs 10 längs einer zur Wortleitung
parallelen Linie, und Fig. 53 zeigt einen Querschnitt des
selben längs einer zur Bitleitung parallelen Linie. Wie in
Fig. 52 dargestellt, kann gemäß diesem Verfahren gesichert
werden, daß ein Rand m₁ zwischen dem VΦT-Kontakt und der
Bitleitung innerhalb der minimalen Leitungsbreite w liegt.
Unter Bezugnahme auf Fig. 53 kann gesichert werden, daß ein
Rand m₂ zwischen dem VΦT-Kontakt und der Wortleitung inner
halb der minimalen Leitungsbreite w liegt. Im Ergebnis kann
die Zellengröße von 4F² weiter auf 4r² verkleinert werden.
Dabei bezeichnet r die minimale Leitungsbreite, und r genügt
der Beziehung: F (Grundgröße) = r + α (Prozeßrand).
Dieses Verfahren kann den Durchmesser des Kanals des VΦTs
weiter verkleinern und somit einen VΦT-DRAM erzeugen, der
mit großer Geschwindigkeit stabil in Betrieb ist und eine
kleine Fläche einnimmt.
Diese Ausführungsform betrifft ein Verfahren zum Herstellen
eines VΦT-DRAMs mit einer Zellengröße von 4r².
Fig. 54 ist ein Grundriß einer Fotomaske, die zum Bilden
von Bitleitungen oder Wortleitungen mit einer Phasenschiebe
maske verwendet wird. In Fig. 54 stellen die schraffierten
Abschnitte 95 Abschnitte oder Schieber dar, in welchen sich
die Phase des Lichts um 180° verschiebt. In Abschnitten 96
zwischen den benachbarten schraffierten Abschnitten 95 ist
die Phasenverschiebung des Lichts 0°. Eine Breite W₃ des
Schiebers und eine Breite W₄ zwischen den Schiebern ist je
weils doppelt so groß wie die minimale Leitungsbreite. Fig.
54 zeigt die Intensität des auf die vorstehende Fotomaske
gestrahlten Lichts auf einer Waferoberfläche. Wenn die Ver
arbeitung mit dem vorstehenden Fotoresist und einem Negativ
resist ausgeführt wird, dann werden die den Lichtstrahlen
ausgesetzten Abschnitte nach einer Entwicklung übrigbleiben.
Daher kann eine Belichtungszeit geeignet eingestellt werden,
um eine breite Bitleitung (BL) und einen zwischen den Bit
leitungen BL festgelegten schmalen Zwischenraum S innerhalb
einer Breite (W₅) zu bilden, welche doppelt so groß wie die
minimale Leitungsbreite ist.
Die Wortleitungen können in einer ähnlichen Art und Weise
gebildet werden, wodurch die Kontaktlöcher der VΦTs mit der
minimalen Leitungsbreite (Minimalgröße) an den Kreuzungen
der Wortleitungen und der Bitleitungen gebildet werden
können und somit ein VΦT-DRAM mit einer Zellengröße von 4r²
gebildet werden kann.
Wenn es nicht anders vermerkt ist, enthält "4F²" bei dieser
Beschreibung "4r²".
Fig. 56 ist ein Grundriß, welcher eine bei dieser Ausfüh
rungsform verwendete Fotomaske zeigt. Die Fotomaske besteht
aus 0°-Phasenschiebern, 90°-Phasenschiebern, 180°-Phasen
schiebern und 270°-Phasenschiebern. 0°, 90°, 180° und 270°
bezeichnen die Phasen des Lichts, welche durch die Phasen
schieber verschoben werden. Die Intensität des Lichts ist an
derjenigen Stelle 0, an welcher sich die aus den vier Arten
von Schiebern ausgegebenen Lichtstrahlen gegenseitig über
lappen. Daher werden kleine Öffnungen nur in den Nachbar
schaften der Kreuzungen von Grenzen zwischen den Schiebern
gebildet.
Wenn die Kontaktlöcher der VΦTs mit der in Fig. 56 gezeig
ten Fotomaske und dem Negativ gebildet werden, dann können
die Kontaktlöcher 10 eine Größe aufweisen, die kleiner als
die Minimalgröße ist, wie in Fig. 57 dargestellt. In Fig.
57 bezeichnet m₂ einen Prozeßrand.
Ein Verfahren zum Herstellen des in Fig. 56 gezeigten
Fotoresists wird nachstehend beschrieben werden. Unter Be
zugnahme auf Fig. 121 werden ein erster SiN-Film 90a, ein
erster SiO₂-Film 90b, ein zweiter SiN-Film 90c, ein zweiter
SiO₂-Film 90d, ein dritter SiN-Film 90e, ein dritter SiO₂-Film
90f und ein vierter SiN-Film 90g in dieser Anordnung
auf einem Kristallsubstrat 90 abgeschieden. Die Summe aus
den Filmdicken der SiN-Filme und der SiO₂-Filme wird so be
stimmt, daß sie einer Lichtphase von 90° entspricht.
Dann wird ein Resist 90h auf dem vierten SiN-Film 90g
gebildet. Der Resist 90h wird so strukturiert, daß er die
Öffnungen 90i nur in den Abschnitten bildet, in denen die
Phasenverschiebungen 0°, 90° und 180° festzusetzen sind. In
Fig. 121 sind die Schieber für 0°, 90°, 180° und 270° so
dargestellt, daß sie zum Zwecke der Veranschaulichung seit
lich ausgerichtet angeordnet sind, wobei die Schieber in
Wirklichkeit in einer Matrixform angeordnet sind, wie in
Fig. 56 gezeigt.
Unter Bezugnahme auf Fig. 122 werden der vierte SiN-Film
90g und der dritte SiO₂-Film 90f unter Verwendung des Re
sists 90h als Maske geätzt. Bei diesem Schritt dient der
dritte SiN-Film 90e als Ätzstopper. Daher wird das Ätzen
durch eine konstante Dicke hindurch vollzogen. Nach dem
Ätzen wird der Resist 90h entfernt.
Unter Bezugnahme auf Fig. 123 wird ein Resist 90j auf dem
Kristallsubstrat 90 gebildet. Die Öffnungen 90k werden nur
in denjenigen Abschnitten im Resist 90j gebildet, in denen
die Phasenverschiebungen 0° und 90° festzusetzen sind. Unter
Bezugnahme auf Fig. 124 werden der dritte SiN-Film 90e und
der zweite SiO₂-Film 90d mit einer aus dem Resist 90j gebil
deten Maske geätzt. Bei diesem Schritt dient der zweite SiN-Film
90c als Ätzstopper. Nach dem Ätzen wird der Resist 90j
entfernt.
Unter Bezugnahme auf Fig. 125 wird ein Resist 90l auf dem
Kristallsubstrat 90 gebildet. Das Resistmuster 90l wird so
strukturiert, daß die Öffnungen 90m nur in denjenigen Ab
schnitten im Resist 90l gebildet werden können, in denen
eine Phasenverschiebung von 0° festzusetzen ist. Unter Be
zugnahme auf Fig. 126 werden der zweite SiN-Film 90c und
der erste SiO₂-Film 90b mit einer aus dem Resist 90l gebil
deten Maske geätzt. Bei diesem Schritt dient der erste SiN-Film
90a als Ätzstopper. Nach dem Ätzen wird der Resist 90l
entfernt, womit die Fotomaske fertig ist.
Außer dem ersten SiN-Film 90a ist in dem Abschnitt mit der
Phasenverschiebung von 0° auf dem Kristallsubstrat 90 nichts
vorhanden. Der erste SiN-Film 90a, der erste SiO₂-Film 90b
und der zweite SiN-Film 90c sind auf den Abschnitten mit der
Phasenverschiebung von 90° vorhanden, und die Summe aus den
Dicken von diesen Filmen entspricht der Phasenverschiebung
des Lichts, die gleich 90° ist.
Daher weisen die durch die Abschnitte mit der Phase von 90°
hindurchgehenden Lichtstrahlen eine Phasendifferenz von 90°
bezüglich des Abschnitts mit der Phase von 0° auf.
Ebenso weisen die durch die Abschnitte mit den Phasen von
180° und 270° hindurchgehenden Lichtstrahlen entsprechende
Phasendifferenzen von 180° bzw. 270° bezüglich des Ab
schnitts mit der Phase von 0° auf.
Unter Bezugnahme auf Fig. 127 kann die in Fig. 56 gezeigte
Fotomaske auch durch ein Verfahren erhalten werden, bei wel
chem die Oberfläche des Kristallsubstrats 90 um die den je
weiligen Phasendifferenzen entsprechenden Mengen mittels FIB
abgetragen wird.
Die neunzehnte bis einundzwanzigste Ausführungsform, welche
nachstehend beschrieben werden, bezwecken eine Verbesserung
der Spannungsfestigkeit von dem Gate des VΦTs.
Die neunzehnte Ausführungsform bezweckt eine Verbesserung
der Spannungsfestigkeit vom Gate des VΦTs.
Fig. 58 ist ein Querschnitt der Einrichtung in einer Stufe
nach der Bildung eines Kontaktlochs 10, welches einen zweiten
Zwischenschicht-Isolierfilm (SiO₂) 9, eine Wortleitung (WL)
3 und einen ersten Zwischenschicht-Isolierfilm (SiO₂) 8
durchdringt und zum Freilegen der Oberfläche der Bitleitung
(BL) vorgesehen ist. Auf der Oberfläche der Bitleitung (BL)
ist ein Siliziumnitridfilm (SiN) zum Verhindern einer Oxy
dation der Oberfläche der Bitleitung gebildet.
Unter Bezugnahme auf die Fig. 58 und 59 wird ein Gateiso
lierfilm 4 mittels eines Trocken-O₂-Oxydationsverfahrens bei
1100°C gebildet, wodurch die Wortleitung (WL) eine abgerun
dete Kante 45 aufweisen kann. Die abgerundete Form der Kante
45 der Wortleitung (WL) kann eine Konzentration des elektri
schen Feldes an der Kante 45 unterdrücken und somit die
Spannungsfestigkeit von dem Gate verbessern.
Diese Ausführungsform bezweckt gleichfalls eine Verbesserung
der Spannungsfestigkeit von dem Gate des VΦTs.
Fig. 60 zeigt diese Ausführungsform. Eine Bitleitung (BL)
ist auf einer vergrabenen SiO₂-Schicht 20 gebildet. Ein
Siliziumnitridfilm (SiN) ist auf der Bitleitung (BL) gebil
det. Ein erster Zwischenschicht-Isolierfilm (SiO₂) 8 ist auf
der vergrabenen SiO₂-Schicht 20 so gebildet, daß er die Bit
leitung (BL) bedeckt. Eine aus dotiertem Polysilizium beste
hende Wortleitung (WL) ist auf dem ersten Zwischenschicht-Isolierfilm
8 angeordnet. Ein zweiter Zwischenschicht-Iso
lierfilm 9 ist auf dem ersten Zwischenschicht-Isolierfilm 8
so gebildet, daß er die Wortleitung (WL) bedeckt. Ein Kon
taktloch 10 durchdringt den zweiten Zwischenschicht-Isolier
film 9, die Wortleitung (WL) und den ersten Zwischenschicht-Isolierfilm
8. Die Seitenoberflächen der aus dotiertem Poly
silizium bestehenden Wortleitung (WL) werden oxydiert, um
einen Gateisolierfilm 4 zu bilden. Wenn unter Bezugnahme auf
Fig. 60 das dotierte Polysilizium aus feinen oder kleinen
Körnern besteht, dann sind Unregelmäßigkeiten auf der Ober
fläche des Gateisolierfilms 4 gemäß der Flächenorientierung
der Körner des dotierten Polysiliziums ausgebildet, wodurch
sich eine Verkleinerung der Spannungsfestigkeit von dem Gate
ergibt. Wie in Fig. 61 dargestellt, wird folglich beim Ab
scheiden des Films der Wortleitung (WL) dotiertes amorphes
Silizium abgeschieden. Dann wird ein Tempern bei etwa 600°C
ausgeführt, um dieses dotierte amorphe Polysilizium durch
Festphasenwachsen zu Polysilizium wachsen zu lassen, das aus
Körnern mit einem größeren Durchmesser gebildet wird. Wie in
Fig. 61 gezeigt, kann dadurch ein Gateisolierfilm 4 mit
großer Spannungsfestigkeit ohne Unregelmäßigkeiten gebildet
werden.
Ähnlich wie bei der zwanzigsten Ausführungsform wird ein
Film für die Wortleitung in Form von dotiertem amorphen
Silizium abgeschieden. Dann wird das Kontaktloch des VΦTs
gebildet, während die Form des amorphen Siliziums beibehal
ten wird. Anschließend wird ein Festphasenwachsen des amor
phen Siliziums gleichzeitig mit einer Oxydation des Gateiso
lierfilms ausgeführt. Die Einrichtung, welche den in dieser
Weise gebildeten Gateisolierfilm enthält, kann eine der
zwanzigsten Ausführungsform ähnliche Wirkung erreichen und
weist dieselbe Struktur wie die in Fig. 61 gezeigte Struk
tur auf.
Die zweiundzwanzigste bis fünfundzwanzigste Ausführungsform
bezwecken eine weitere Verbesserung der Spannungsfestigkeit
gegenüber einem Durchbruch des VΦTs, um einen VΦT-DRAM zu
erreichen, der ferner resistent gegenüber einer störenden
Auffrischung ist.
Fig. 62 ist ein Querschnitt eines VΦT-DRAMs der zweiund
zwanzigsten Ausführungsform. Wenn eine Spannung an die Bit
leitung 24 gelegt worden ist oder wenn der Speicherknoten 26
elektrische Ladungen gespeichert hat, dann dehnt sich eine
Verarmungsschicht vom Source oder vom Drain des VΦTs aus.
Der Zustand, bei welchem die Verarmungsschicht das Source
und das Drain miteinander verbindet, ist der Durchbruch
zustand. Wird angenommen, daß eine Spannung VR an das Drain
gelegt ist und die Störstellenkonzentration des Kanals NA
ist, dann kann die Ausdehnung Xdmax der Verarmungsschicht
durch die folgende Formel ausgedrückt werden:
Xdmax = (2 · KS · ε₀ (VR + 2 ΦFP)/q · NA)1/2,
wobei KS die relative Dielektrizitätskonstante von Silizium
bezeichnet, ε₀ bezeichnet die Dielektrizitätskonstante des
Vakuums, und q bezeichnet die elektrische Elementarladung.
ΦFP bezeichnet das Quasi-Ferminiveau, das durch die folgende
Formel dargestellt wird:
ΦFP = (kT/q) · ln (NA/ni)
wobei k die Boltzmann-Konstante bezeichnet, T bezeichnet die
absolute Temperatur, und ni bezeichnet die wahre Träger
konzentration.
Um die Spannungsfestigkeit gegenüber einem Durchbruch zu
verbessern, werden die Dicken (t₁ und t₂) der sich über und
unter dem Gate des VΦTs befindenden Zwischenschicht-Isolier
filme gemäß der Ausdehnung Xdmax der Verarmungsschicht ge
ändert. Insbesondere kann die Filmdicke des ersten und des
zweiten Zwischenschicht-Isolierfilms so bestimmt werden, daß
sie die folgende Formel erfüllt:
Dicke (t₁ und t₂) des Zwischenschicht-Isolierfilms = Xdmax +
Störstellendiffusionslänge (l₁ und l₂).
Wenn zum Beispiel die Stromversorgungsspannung 1,5 V (VR =
1,5 V) und NA = 1 · 10¹⁸ cm-3 ist, dann geht Xdmax auf 700 Å.
Wenn NA = 1 · 10¹⁷ cm-3 ist, dann geht Xdmax auf 2200 Å.
Wird vorausgesetzt, daß jede der Störstellendiffusionslängen
(l₁ und l₂) 300 Å ist, dann weisen die Zwischenschicht-Iso
lierfilme im vorstehenden Fall eine entsprechende Filmdicke
von 1000 Å bzw. 2500 Å auf.
Durch das vorstehend beschriebene Bestimmen der Filmdicke
des Zwischenschicht-Isolierfilms ist es möglich, das elek
trische Feld in den von dem ersten und dem zweiten Zwischen
schicht-Isolierfilm umgebenen Gebieten (d. h. den versetzten
Gebieten) im Kanal des VΦTs abzuschwächen, so daß ein Durch
bruch unterdrückt wird und die Struktur somit resistent
gegenüber einer störenden Auffrischung wird.
Die Zwischenschicht-Isolierfilme (8 und 9) können mittels
eines geeigneten Verfahrens wie CVD abgeschieden werden, in
welchem Fall das versetzte Gebiet mit sehr guter Steuerbar
keit gebildet werden kann.
Fig. 63 ist ein Querschnitt eines VΦT-DRAMs der dreiund
zwanzigsten Ausführungsform. Der in Fig. 63 dargestellte
DRAM ist derselbe wie der in Fig. 2 gezeigte DRAM, abge
sehen von dem folgenden Punkt. Daher weisen dieselben oder
entsprechende Abschnitte dieselben Bezugszeichen auf und
werden nachstehend nicht beschrieben werden.
Die in Fig. 63 gezeigte Einrichtung ist mit LDD-Abschnitten
46a und 46b anstelle der Versetzungen in Fig. 63 versehen.
Die LDDs können die Spannungsfestigkeit gegenüber einem
Durchbruch ähnlich wie die Versetzungen verbessern. Die LDDS
werden so, wie es in der japanischen Patentanmeldung Nr. 5-345126
(1993) offenbart wird, und speziell durch Implan
tieren von Störstellenionen in die Bitleitung 24, den LDD-Abschnitt
46a, das Kanalgebiet 7, den LDD-Abschnitt 46b und
den Speicherknoten 26 mit verschiedenen Implantationsspan
nungen und Implantationsdosen gebildet.
Sie können auch durch Implantieren von Störstellen in die
LDD-Abschnitte während des epitaktischen Wachsens gebildet
werden.
Diese Ausführungsform betrifft ein Verfahren zum Bilden der
LDDs unter Ausnutzung der anomalen Diffusion von Phosphor.
Fig. 64 ist ein Störstellenprofil im VΦT-Kanalzapfen längs
der Linie C-C′ in Fig. 62.
Im Falle eines N-Kanals wird im allgemeinen Arsen (As) oder
Phosphor (P) als Störstelle im Source und im Drain verwen
det, und deren Verteilung bildet eine Gaußverteilung. Im
Unterschied zum Arsen bildet der Phosphor eine Verteilungs
kurve mit einem ausgedehnten Schwanz im Gebiet mit kleiner
Konzentration, wie in der Figur gezeigt. Durch Verwenden
dieser Erscheinung beim VΦT wird die LDD-Struktur automa
tisch fertiggestellt. Dadurch wird die Spannungsfestigkeit
gegenüber einem Durchbruch verbessert.
Die Versetzungen und LDDs bei der bereits beschriebenen
zweiundzwanzigsten bis vierundzwanzigsten Ausführungsform
schwächen das elektrische Feld zwischen dem Kanal und dem
Drain, so daß sie den parasitären Bipolareffekt verhindern
können.
Die fünfundzwanzigste Ausführungsform betrifft eine Struk
tur, bei welcher das Störstellenprofil des Kanals geändert
wird, um die Spannungsfestigkeit gegenüber einem Durchbruch
zu verbessern.
Fig. 65 zeigt ein Störstellenprofil des Kanals längs der
Linie C-C′ in Fig. 62. Wie in Fig. 65 dargestellt, wird
das Kanalprofil mit Maxima an gegenüberliegenden Enden des
Kanals durch zwei Kanalimplantieroperationen (1) und (2) mit
unterschiedlichen Implantiertiefen gebildet.
Eine Ausdehnung der Verarmungsschichten vom Source und vom
Drain kann bei den an den gegenüberliegenden Enden gebil
deten Maxima unterdrückt werden. Da der ganze Kanal des VΦTs
im Gebiet mit kleiner Konzentration zwischen den Maxima ver
armt oder invertiert ist, werden ein idealer S-Faktor und
ferner ein großes Stromtreibvermögen erreicht.
Dadurch kann die Spannungsfestigkeit gegenüber einem Durch
bruch verbessert werden, ohne den Vorteil des VΦTs zu beein
trächtigen. In der Figur zeigt die strichlierte Linie (3)
zum Vergleich eine Kurve, welche durch nur eine Kanalimplan
tieroperation erhalten wird.
Die sechsundzwanzigste Ausführungsform bezweckt eine Unter
drückung des parasitären Bipolareffekts. Im Unterschied zu
einem gewöhnlichen MOS-Transistor, dessen Kanalpotential auf
einem Wannenpotential festgelegt ist, ist das Kanalpotential
des VΦTs elektrisch schwebend. Daher wird eine große Anzahl
von Trägern in einem Abschnitt mit großem elektrischen Feld
zwischen dem Kanal und dem Drain beschleunigt, und die
Träger stoßen gegen das Siliziumgitter. Ein kleine Anzahl
der durch diese Stöße erzeugten Träger werden in dem Kanal
eingeschlossen. Das wird als Stoßionisationserscheinung be
zeichnet. Im Falle eines VΦTs mit N-Kanal erzeugt zum Bei
spiel die durch die Beschleunigung von Elektronen verursach
te Stoßionisation Löcher, und diese werden in dem Kanal ein
geschlossen, so daß das Potential des Kanals abnimmt. Das
ruft eine Injektion neuer Elektronen aus dem Source hervor,
was eine Zunahme des Drainstroms ergibt. Der somit vergrö
ßerte Drainstrom verursacht eine weitere Stoßionisation, und
damit findet eine positive Rückkopplung statt, so daß das
elektrische Feld zwischen dem Kanal und dem Drain zunimmt.
Das ergibt die Erscheinung, daß der Drainstrom diskontinu
ierlich zunimmt. Das ist ähnlich wie beim Betrieb eines Bi
polartransistors und wird somit als parasitärer Bipolar
effekt bezeichnet. Die Erscheinung, daß der Drainstrom
diskontinuierlich zunimmt, macht den Betrieb des VΦT-DRAMs
instabil. Das kann z. B. durch Schwächen des elektrischen
Feldes zwischen dem Kanal und dem Drain oder durch Bilden
von Versetzungen oder LDDs, wie in Verbindung mit der zwei
undzwanzigsten bis vierundzwanzigsten Ausführungsform be
schrieben, vermieden oder unterdrückt werden.
Wie in Fig. 66 gezeigt, kann ein VΦT mit P-Kanal in der
Speicherzelle des VΦT-DRAMs verwendet werden. Bei dieser
Struktur kann der parasitäre Bipolareffekt unterdrückt wer
den, da die Stoßionisationseffizienz der Löcher kleiner als
diejenige der Elektronen ist.
Die siebenundzwanzigste und die achtundzwanzigste Ausfüh
rungsform bezwecken eine Vergrößerung der Kondensatorkapa
zität des VΦT-DRAMs.
Fig. 67 zeigt einen oberen Abschnitt eines mit amorphem
Silizium gefüllten Kontaktlochs eines VΦTs. Fig. 67 zeigt
die sich von dem Kondensator unterscheidenden Bestandteile
des VΦT-DRAMs nicht. Das Kontaktloch 10 des VΦT ist in einem
zweiten Zwischenschicht-Isolierfilm 9 gebildet. Das Kontakt
loch 10 ist mit amorphem Silizium 15 gefüllt. Das amorphe
Silizium 15 ist mittels epitaktischen Wachsens einkristallin
ausgebildet.
Unter Bezugnahme auf die Fig. 67 und 68 wird nach dem
Ausbilden des Kanalabschnitts des VΦTs als Einkristall der
Einkristall so abgeätzt, daß die Oberfläche des zweiten
Zwischenschicht-Isolierfilms 9 freigelegt wird.
Unter Bezugnahme auf die Fig. 68 und 69 wird Polysilizium
47, das aus Körnern mit sehr kleinem Durchmesser besteht,
auf dem zweiten Zwischenschicht-Isolierfilm 9 abgeschieden.
Als Verfahren zum Vergrößern der Kondensatorkapazität ist
ein derartiges Verfahren verwendet worden, bei welchem Poly
silizium mit einer wesentlich unregelmäßigen Oberfläche an
dem Speicherknoten verwendet wird, um dessen Oberflächenin
halt zu vergrößern, so daß die Kondensatorkapazität zunimmt.
Beispielsweise kann anstelle des aus Körnern mit einem sehr
kleinen Durchmesser bestehende Polysilizium, das in Fig. 69
dargestellt ist, Polysilizium mit einer wesentlich unregel
mäßigen Oberfläche abgeschieden werden, wie in Fig. 70 ge
zeigt, und in eine Speicherknotenform verarbeitet werden,
wie in Fig. 71 dargestellt. Der somit gebildete Speicher
knoten 26 weist eine unregelmäßige obere Oberfläche auf, so
daß die Kapazität des Kondensators zunimmt. Dieses Verfahren
kann jedoch den Oberflächeninhalt einer Seitenoberfläche 26a
nicht vergrößern, da die durch das Ätzen freigelegte Seiten
oberfläche 26a eben ist.
Bei dieser Ausführungsform wird daher der Speicherknoten 26
durch Strukturieren des Polysiliziums 47 gebildet, wie in
den Fig. 69 und 72 gezeigt. Unter Bezugnahme auf die
Fig. 72 und 73 wird die Oberfläche des Speicherknotens 26
oxydiert. Die Korngrenzen des Polysiliziums werden mit einer
größeren Geschwindigkeit als die Körner oxydiert, so daß die
Korngrenzen des Polysiliziums schneller als jene anderen
oxydiert werden. Im Ergebnis werden den Größen der Körner
entsprechende Unregelmäßigkeiten auf der oberen Oberfläche
und den Seitenoberflächen des Speicherknotens 26 gebildet.
Ein auf der Oberfläche des Speicherknotens 26 gebildeter
SiO₂-Film 99 kann als Kondensator-Isolierfilm so verwendet
werden, wie er ist. Wie in Fig. 74 gezeigt, kann alternativ
der SiO₂-Film entfernt werden und dann ein Film 49 mit einer
großen Dielektrizitätskonstanten, wie beispielsweise eine
Doppelschicht aus SiN und SiO₂, gebildet werden.
Da das vorstehende Verfahren die Unregelmäßigkeiten auch auf
den Seitenoberflächen des Speicherknotens 26 vorsehen kann,
kann die Kapazität des Kondensators ausreichend vergrößert
werden. Der vorstehend beschriebene Speicherknoten kann bei
sich von dem VΦT-DRAM unterscheidenden DRAMs verwendet wer
den.
Diese Ausführungsform betrifft eine Struktur, bei welcher
zum Vergrößern der Kondensatorkapazität ein hoch dielektri
sches Material verwendet wird. Unter Bezugnahme auf die
Fig. 68 und 75 wird nach dem Abätzen des amorphen Sili
ziums ein Titannitridfilm 50 abgeschieden, und darauf wird
ein erster Platinfilm 51 abgeschieden. Dann werden diese
Filme in die Form eines Speicherknotens 26 verarbeitet. Dann
wird ein hoch dielektrischer Film, ein (Ba, Sr) TiO₃-Film
52, auf dem zweiten Zwischenschicht-Isolierfilm 9 abgeschie
den. Ein zweiter Platinfilm 53 wird auf dem (Ba, Sr) TiO₃-Film
52 abgeschieden. Eine Zellplattenelektrode 22 aus Poly
silizium wird auf dem zweiten Platinfilm 53 gebildet.
Bei der DRAM-Zelle mit 4P² ist es wirkungsvoll, einen hoch
dielektrischen Film wie den (Ba, Sr) TiO₃-Film zum Ver
größern der Kondensatorkapazität zu verwenden, da der Kon
densator nur eine sehr kleine Fläche benötigt. Diese Aus
führungsform ist in Verbindung mit einem Beispiel beschrie
ben worden, welches einen (Ba, Sr) TiO₃-Film als hoch di
elektrischen Film verwendet, wobei die Erfindung nicht auf
diesen beschränkt ist und andere hoch dielektrischen Filme
verwendet werden können.
Diese Ausführungsform betrifft eine Vergrößerung des Inte
grationsgrades über 4F² oder 4r².
Unter Bezugnahme auf Fig. 76 sind die Kontaktlöcher 10 von
VΦTs an den Eckpunkten von Dreiecken mit Seiten, von denen
jede eine Länge aufweist, die zweimal so groß wie die mini
male Leitungsbreite ist, angeordnet. Diese Anordnung er
reicht die größte Anordnungsdichte der Kontaktlöcher 10 der
VΦT. Eine Fläche 100 von einer Zelle in dieser Struktur hat
einen Flächeninhalt von 2(3)1/2 r², d. h. etwa 3,5 r², so daß
der Integrationsgrad der Zellen viel größer als 4r² in der
siebzehnten und der achtzehnten Ausführungsform ist.
Bei einer aus den vorstehenden Zellen gebildeten DRAM- Zell
anordnung müssen die benachbarten Zellen mittels der Wort
leitungen (WL) und der Bitleitungen (BL) verbunden sein.
Eine Breite W4 von (3)1/2 r, d. h. etwa 1,73 r, kann zum
Bilden der Wortleitung (WL) und der Bitleitung (BL) ver
wendet werden.
Zum Bilden der Bitleitung (BL) ist eine minimal erforder
liche Breite im allgemeinen 2r, was die Summe aus der Breite
(r) der Bitleitung und der Breite (r) zwischen den Bitlei
tungen ist, und somit ist 1,73 r unzureichend. Ebenso ist
zum Bilden der Wortleitung (WL) eine minimal erforderliche
Breite im allgemeinen 2r, was die Summe aus der Breite (r)
der Wortleitung und der Breite (r) zwischen den Wortlei
tungen ist, und somit ist 1,73 r unzureichend.
Daher kann die Zelle mit 3,5 r² nicht erhalten werden. Wenn
jedoch die Wortleitungen und die Bitleitungen mit einer
Maske strukturiert werden, die mit Phasenschiebern versehen
ist, welche eine Verschiebung der Phase um 180° mit einem
Zwischenraum von 1,73 r ermöglichen, dann können die Bitlei
tungen und die Wortleitungen so gebildet werden, wie es in
Fig. 77 dargestellt ist, und somit kann die Zelle mit
3,5 r² erhalten werden.
Die dreißigste und die einunddreißigste Ausführungsform be
treffen das Layout einer peripheren Schaltungseinrichtung.
Eine Zellanordnung mit 4F² kann im allgemeinen nur einen
kleinen Raum für eine periphere Schaltungseinrichtung vor
sehen. Wie in Fig. 78 gezeigt, können an vertikal gegen
überliegenden Seiten der Speicherzellen Abtastverstärker
angeordnet sein, derart daß die auf derselben Seite (d. h.
der oberen oder der unteren Seite) angeordneten Abtastver
stärker mit abwechselnden Bitleitungen BL verbunden sind.
Ferner können an seitlich gegenüberliegenden Seiten der
Speicherzellen Decodierer angeordnet sein, derart daß die
auf derselben Seite (d. h. der rechten oder der linken Seite)
angeordneten Decodierer mit abwechselnden Wortleitungen WL
verbunden sind. Diese Anordnung vergrößert den Raum für die
periphere Schaltungseinrichtung. Die vorstehende Anordnungs
weise kann nur bei Abtastverstärkern oder Decodierern ver
wendet werden.
Diese Ausführungsform betrifft eine Art und Weise einer Ver
bindung in dem Fall, daß ein Kontakt an einer sehr tiefen
Stelle zwischen benachbarten VΦTs in einer DRAM-Zellan
ordnung oder einer peripheren Schaltungseinrichtung herge
stellt werden muß.
Unter Bezugnahme auf Fig. 79 ist es in dem Fall, daß ein
Kontakt an einer sehr tiefen Stelle zwischen den benachbar
ten VΦTs hergestellt werden muß, sehr schwierig, einen di
rekten Kontakt mit einer Aluminium-Zwischenverbindung 54
herzustellen, und ferner kann die Aluminium-Zwischenverbin
dung aufbrechen.
Wie in Fig. 80 gezeigt, wird folglich ein Schein-VΦT 57
zwischen einem ersten VΦT 55 und einem zweiten VΦT 56 an
geordnet, so daß der Kontakt der Aluminium-Zwischenverbin
dung 54 einfach hergestellt werden kann.
Jedoch muß ein Kanalabschnitt 7 des Schein-VΦTs Störstellen
von demselben Leitfähigkeitstyp wie das Source und das Drain
mit einer großen Konzentration enthalten, wie in Fig. 80
gezeigt.
Die zweiunddreißigste Ausführungsform betrifft einen Prozeß
zum Erzeugen einer peripheren Schaltungseinrichtung eines
aus SOI-Transistoren gebildeten VΦT-DRAMs.
Unter Bezugnahme auf Fig. 81 wird ein Substrat hergestellt,
welches eine vergrabene SiO₂-Schicht 20 und auf dem Sili
ziumsubstrat 1 gebildete SOI-Schichten 30 umfaßt. Die SOI-Schicht
30 wird so strukturiert, daß sie gleichzeitig ein
aktives Gebiet 58 des SOI-Transistors und eine Bitleitung BL
der Zellanordnung des VΦT-DRAMs bildet. Bei dieser Ausfüh
rungsform wird ein Trockenätzen ausgeführt, um die SOI-Schicht
30 so zu strukturieren, daß das aktive Gebiet 58 und
die Bitleitung BL voneinander isoliert sind. Sie können je
doch durch einen LOCOS-Oxidfilm isoliert werden, wie es bei
der sechzehnten Ausführungsform getan wird.
Das gleichzeitige Strukturieren des aktiven Gebiets 58 des
SOI-Transistors und der Bitleitung des VΦT-DRAMs vereinfacht
die Schritte.
Unter Bezugnahme auf Fig. 82 werden ein Gateisolierfilm 59
und eine Gateelektrode 60 des SOI-Transistors gebildet.
Unter Bezugnahme auf Fig. 83 werden Seitenwandungs-Ab
standshalter 101 an den entsprechenden Seitenwandungen des
aktiven Gebiets 58, der Gateelektrode 60 und der Bitleitung
BL gebildet. In ein Source-/Draingebiet 102a und 102b des
SOI-Transistors werden Ionen implantiert, und gleichzeitig
werden in die Bitleitung BL Ionen implantiert. Diese gleich
zeitige Implantation vereinfacht ferner die Schritte.
Unter Bezugnahme auf Fig. 84 wird eine Silizidbildung
gleichzeitig sowohl auf der Oberfläche des Sources 102a, der
Gateelektrode 60 und des Drains 102b des SOI-Transistors als
auch auf der Oberfläche der Bitleitung BL ausgeführt, um auf
den entsprechenden Oberflächen Silizidfilme 62 zu bilden.
Die gleichzeitige Silizidbildung auf den entsprechenden
Oberflächen vereinfacht die Schritte. Danach wird der VΦT-DRAM
auf der Bitleitung BL gebildet.
Dann wird ein anderer Prozeß zum Erzeugen einer peripheren
Schaltungseinrichtung des aus SOI-Transistoren gebildeten
VΦT-DRAMs nachstehend beschrieben werden.
Unter Bezugnahme auf Fig. 128 ist ein vergrabener SiO₂-Film
80a auf einem Substrat 80 angeordnet. Sowohl ein Source 80b,
ein Kanal 80c und ein Drain 80d eines SOI-Transistors als
auch ein Source 80e eines VΦTs sind auf dem vergrabenen
SiO₂-Film 80a angeordnet. Ein Gate 80f des VΦTs ist auf dem
Source 80e des VΦTs angeordnet. Ferner ist ein Kanal 80g des
VΦTs vorgesehen, welcher das Gate 80f des VΦT durchdringt.
Der Kanal 80g des VΦT wird durch Kristallisierung des einge
füllten amorphen Siliziums gebildet. Dann wird eine Kanal
implantation 80h für den VΦT ausgeführt. Wenn die Kanal
implantation 80h für den VΦT auf der ganzen Oberfläche aus
geführt worden wäre, dann wären die bei der Kanalimplan
tation für den VΦT verwendeten Störstellen auch in den Kanal
80c des SOI-Transistors eingeführt worden, was eine falsche
Änderung der Schwelle des SOI-Transistors ergäbe. Das kann
durch Ausführen der Kanalimplantation für den VΦT mit einem
den SOI-Transistorabschnitt bedeckenden Fotoresist vermieden
werden. Das erfordert jedoch eine zusätzliche Maske, wodurch
sich eine Zunahme der Herstellungskosten ergibt.
Um das vorstehende Problem zu vermeiden, wird ein Schein
muster 80i des Gates des VΦT über dem Kanal 80c des SOI-Transistors
angeordnet, wie in Fig. 129 gezeigt. Infolge
des Scheinmusters 80i des Gates des VΦT werden die Stör
stellen selbst dann nicht in den Kanal 80c des SOI-Transi
stors eingeführt, wenn die Kanalimplantation für den VΦT auf
der ganzen Oberfläche ausgeführt wird. Da dieses Verfahren
keine Maske verwendet, nehmen die Herstellungskosten nicht
zu.
Diese Ausführungsform betrifft eine Schichtstruktur, bei
welcher ein oberer und ein unterer VΦT-DRAM die Bitleitungen
gemeinsam verwenden. Fig. 85 ist ein Querschnitt des VΦT-DRAMs
der dreiunddreißigsten Ausführungsform. Ein erster VΦT
63 ist über einer Bitleitung 24 gebildet, und ein Kondensa
tor 64 vom Grabentyp ist mit der Oberseite des ersten VΦTs
verbunden. Ein zweiter VΦT 65 ist mit der Unterseite der
Bitleitung 24 verbunden. Ein zweiter Kondensator 65 vom
Grabentyp ist mit dem zweiten VΦT verbunden. Diese Schicht
struktur wird gebildet, indem die Speicherzellen 1 und 2
miteinander laminiert werden. Die Struktur des VΦTs ist
dieselbe wie diejenige, welche in den Fig. 1 und 2 ge
zeigt ist.
Bei dieser Ausführungsform ist zum Bilden der Bitleitung nur
ein Schritt erforderlich. Daher wird die Anzahl von Schrit
ten verkleinert, und somit werden die Kosten verkleinert. Da
die Dicke um eine einer Schicht der Bitleitung entsprechende
Größe verkleinert wird, kann die Höhe des Speicherzellab
schnitts klein sein, und somit kann ein Höhenunterschied
zwischen dem Speicherzellabschnitt und der peripheren Schal
tungseinrichtung klein sein. Das erleichtert das Herstellen
der Halbleitereinrichtung. Ferner kann die Kapazitäts
kopplung zwischen den Zwischenverbindungen verkleinert wer
den, und somit können ein Hochgeschwindigkeitsbetrieb und
eine große Leistungsfähigkeit erreicht werden. In dem Fall,
bei welchem die Art und Weise des Laminierens verwendet
wird, kann der Kanal als Einkristall gebildet sein.
Bei einem Transistor mit der herkömmlichen SOI-Struktur ist
es schwierig, eine Elektrode von einem Körper zu befestigen.
Das ergibt das folgende Problem, das als "Einrasten" be
zeichnet wird. In Fig. 86 stellt die Kurve (a) elektrische
Charakteristiken eines gewöhnlichen Bulk-Si-Transistors dar.
Die Kurve (b) stellt elektrische Charakteristiken eines
Transistors mit SOI-Struktur dar. Beim Transistor mit der
SOI-Struktur nimmt der Drainstrom schnell zu, nachdem die
Gatespannung auf und über einen bestimmten Wert zugenommen
hat, was gegenüber den Charakteristiken (a) des gewöhnlichen
Bulk-Si-Transistors anders ist. Diese Erscheinung wird
wahrscheinlich aus dem folgenden Grund verursacht.
Wenn unter Bezugnahme auf Fig. 87 eine positive Spannung an
eine Gateelektrode 305 gelegt ist, dann fließen längs der
Oberfläche eines Körpers 301 von einem Source 302 zu einem
Drain 303 Elektronen 307. In der Nähe des Drains 303, in
welcher das elektrische Feld stark ist, stoßen die be
schleunigten Elektronen gegen das Kristallgitter aus Sili
zium, so daß sich Elektron-Loch-Paare bilden und, mit ande
ren Worten, eine als "Stoßionisation" bezeichnete Erschei
nung auftritt. Obwohl die somit erzeugten Elektronen von dem
Drain 303 absorbiert werden, werden die Löcher 306 im Körper
301 eingelagert, so daß das Potential des Körpers 301 zu
nimmt. Wenn das Potential des Körpers 301 zunimmt, dann
werden weitere Elektronen aus dem Source 302 eingeführt, so
daß die vorstehende Erscheinung in der Art und Weise einer
positiven Rückkopplung wirkt und der Drainstrom übermäßig
fließt. Dieses Problem wird durch die Tatsache verursacht,
daß der Körper 301 schwebt.
Die vierunddreißigste Ausführungsform ist entwickelt worden,
um das vorstehende Problem zu überwinden.
Fig. 88 ist ein Querschnitt eines VΦTs der vierund
dreißigsten Ausführungsform. Ein Substrat 1 ist auf seiner
Hauptoberfläche mit einer ersten Störstellendiffusions
schicht 6a versehen, welches das eine Gebiet eines
Source-/Draingebiets bildet. Ein erster Zwischenschicht-Iso
lierfilm 2a ist auf dem Substrat 1 angeordnet. Eine Gate
elektrode 3 ist auf dem ersten Zwischenschicht-Isolierfilm
2a angeordnet. Ein die Gateelektrode 3 bedeckender zweiter
Zwischenschicht-Isolierfilm 2b ist auf dem ersten Zwischen
schicht-Isolierfilm 2a angeordnet. Es ist ein Kontaktloch 19
vorgesehen, welches den ersten Zwischenschicht-Isolierfilm
2a, die Gateelektrode 3 und den zweiten Zwischenschicht-Iso
lierfilm 2b durchdringt und einen Abschnitt der Oberfläche
der ersten Störstellendiffusionsschicht 6a freilegt. Ein
Gateisolierfilm 4 bedeckt die Seitenwandung des Kontaktlochs
19. Die Einrichtung ist mit einem Siliziumdünnfilm 39 ver
sehen, der mit der ersten Störstellendiffusionsschicht 6a in
Kontakt ist. Der Siliziumdünnfilm 39 bedeckt die Seitenwan
dung des Kontaktlochs 19 kontinuierlich, wobei der Gateiso
lierfilm dazwischen ist, und weist einen konkaven Abschnitt
im Kontaktlochabschnitt 19 auf. Der Siliziumdünnfilm 39 ist
in drei Gebiete eingeteilt, d. h. sowohl in ein zylindrisches
Kanalgebiet 7, das von der Gateelektrode 3 umgeben ist, als
auch in ein Sourcegebiet 6aa und ein Draingebiet 6b, welche
sich entsprechend über bzw. unter dem Kanalgebiet 7 befin
den. Ein Siliziumoxidfilm 32 füllt einen Abschnitt der Kon
kavität des Siliziumdünnfilms 39 aus, welcher niedriger als
das obere Ende des Kanalgebiets 7 liegt. Körperpolysilizium
66 füllt einen Abschnitt der Konkavität des Siliziumdünn
films 39 aus, welcher sich über dem Siliziumoxidfilm 32 be
findet. Das Körperpolysilizium 66 ist mit dem Kanalgebiet 7
in Kontakt. Durch Verwenden des Körpersiliziums 66 als Lei
tungselektrode wird das Potential des Kanalgebiets 7 festge
legt. Das Körperpolysilizium 66 ist mit einer Aluminiumelek
trode 68 mittels eines in einem Siliziumoxidfilm 103 ange
ordneten Körperkontakts 67 in Kontakt. Eine P⁺-Schicht 69
ist auf der Oberfläche des Körperpolysiliziums 66 gebildet.
Eine Ohmsche Verbindung ist zwischen der Aluminiumelektrode
68 und dem Körperpolysilizium 66 mittels der P⁺-Schicht 69
hergestellt.
Die in Fig. 88 gezeigte Einrichtung wird folgendermaßen
hergestellt.
Unter Bezugnahme auf Fig. 89 wird das Innere des Kontakt
abschnitts 19 mit dem Siliziumoxidfilm 32 gefüllt, und die
Oberfläche des Siliziumoxidfilms 32 wird durch Ätzen so ab
getragen, daß das oberste Ende des Kanalgebiets 7 freigelegt
wird. Unter Bezugnahme auf die Fig. 89 und 90 wird das
Körperpolysilizium 66, welchem P-Typ-Störstellen beigefügt
werden, auf der ganzen Oberfläche mittels des LPCVD-Verfah
rens abgeschieden. Das Körperpolysilizium 66 weist wenig
stens eine derartige Filmdicke auf, daß es das Kontaktloch
19 vollständig ausfüllt. Das Körperpolysilizium 66 wird in
dem Maße geätzt, daß es das Draingebiet 6b freilegt. Dadurch
befindet sich das Körperpolysilizium 66 genau im Kontaktloch
19. Unter erneuter Bezugnahme auf Fig. 88 wird der Sili
ziumoxidfilm 103 abgeschieden und der Körperkontakt 67 ge
öffnet. In die Öffnung wird Arsen implantiert, um die P⁺-Schicht
69 auf der Oberfläche des Körperkontakts in einer
selbstjustierenden Art und Weise zu bilden. Die Aluminium
elektrode 68 wird mit der P⁺-Schicht 69 verbunden.
Die vorstehende Ausführungsform ist in Verbindung mit der
Struktur beschrieben worden, bei welcher die Aluminium
elektrode 68 mit dem Körperpolysilizium 66 in Kontakt ist.
Die vorliegende Erfindung-ist jedoch nicht auf diese Struk
tur beschränkt. Anstelle von Aluminium kann Polysilizium
verwendet werden.
Wird nur von Fig. 90 ausgegangen, dann erscheint es
kompliziert, einen Endpunkt zu ermitteln, wenn das Körper
polysilizium 66 geätzt wird. In der Praxis wird jedoch das
Draingebiet 6b strukturiert und der zweite Zwischenschicht-Isolierfilm
2b auf nahezu dem ganzen Gebiet freigelegt. Da
her kann der Endpunkt bestimmt werden, wenn der zweite Zwi
schenschicht-Isolierfilm 2b freigelegt wird, und somit ent
steht keinerlei praktisches Problem.
Fig. 91 ist ein Querschnitt eines VΦTs der fünfund
dreißigsten Ausführungsform. Diese Ausführungsform unter
scheidet sich von der vierunddreißigsten Ausführungsform da
durch, daß das Polysilizium 66 das Kontaktloch 19 nicht
vollständig ausfüllt. Auch diese Struktur kann das Potential
des Kanalgebiets 7 festlegen. Bei dieser Ausführungsform
kann jedoch die Verbindung zwischen der Aluminiumelektrode
und dem Körperpolysilizium 66 nicht über dem Transistor her
gestellt werden, und somit muß die Verbindung des Aluminiums
an einer sich von dem Transistor unterscheidenden Stelle
hergestellt werden. Bei der vierunddreißigsten Ausführungs
form muß das abgeschiedene Körperpolysilizium dick sein. In
dessen weist die fünfunddreißigste Ausführungsform den Vor
teil auf, daß es dünn sein kann.
Bei der bereits beschriebenen vierunddreißigsten und fünf
unddreißigsten Ausführungsform ist das Draingebiet über dem
Kanalgebiet gebildet, und das Sourcegebiet ist unter dem
Kanalgebiet gebildet. Sie können jedoch auch in der ent
gegengesetzten Weise gelegen sein. Wenn sich das Drain an
der Oberseite befindet, dann nimmt eine Verbindungsfläche
zwischen dem Drain und dem Körperpolysilizium zu, so daß der
Leckstrom aus dem Drain zunehmen und die Spannungsfestigkeit
des Drains abnehmen kann. Folglich befindet sich bei der
Struktur der Ausführungsform das Source vorzugsweise an der
Oberseite.
Gemäß der vierunddreißigsten und der fünfunddreißigsten Aus
führungsform wird das Körperpotential des Kanalgebiets durch
das Körperpolysilizium festgelegt, so daß es möglich ist,
ein Einrasten zu verhindern, das durch den parasitären Bipo
lareffekt verursacht werden kann, und somit die Erzeugung
eines anomalen Drainstroms zu unterdrücken.
Bei dem in der Japanischen Patentanmeldung Nr. 5-345126
offenbarten VΦT hängt der Durchmesser des zylindrischen oder
säulenförmigen Körpers des VΦT direkt vom Innendurchmesser
des Kontaktlochs ab. Daher kann der VΦT keinen Körper mit
einem Durchmesser aufweisen, der kleiner als der durch die
Lithografietechnik erreichbare minimale Lochdurchmesser ist.
Wenn der Durchmesser des Körpers groß ist, dann weist das
Drainende eine große Verbindungsfläche auf, so daß im Ver
hältnis zur Verbindungsfläche ein großer Leckstrom fließt.
Wenn der Körper dick ist, dann ist es schwierig, eine voll
ständige Verarmung desselben zu erreichen, so daß der Drain
strom nicht ausreichend vergrößert werden kann.
Diese Ausführungsform ist entwickelt worden, um das vor
stehende Problem zu überwinden.
Unter Bezugnahme auf Fig. 92 wird ein Siliziumnitridfilm 12
mit einer Dicke von 500 Å auf einem n⁻-Typ-Substrat 1 abge
schieden. Der Siliziumnitridfilm 12 wird in eine vorbestimm
te Konfiguration strukturiert. Die nicht mit dem Silizium
nitridfilm 12 bedeckten Abschnitte werden oxydiert, um einen
Isolieroxidfilm 13 auf der Hauptoberfläche des Substrats 1
zu bilden. In die Hauptoberfläche des Substrats 1 werden
durch den Siliziumnitridfilm 12 hindurch Störstellen implan
tiert, um ein Source-/Draingebiet 6 zu bilden. Ein erster
Zwischenschicht-Isolierfilm 2a mit einer Dicke von 200 Å
wird auf dem Substrat 1 so gebildet, daß er den Silizium
nitridfilm 12 und den Isolieroxidfilm 13 bedeckt. Polysili
zium mit einer Dicke von 500 Å wird auf dem ersten Zwischen
schicht-Isolierfilm 2a abgeschieden und so strukturiert, daß
es eine Gateelektrode 3 bildet. Ein zweiter Zwischenschicht-Isolierfilm
2b mit einer Dicke von 2000 Å wird auf dem Sub
strat 1 so gebildet, daß er die Gateelektrode 3 bedeckt. Ein
Kontaktloch 8, welches den ersten Zwischenschicht-Isolier
film 2a, die Gateelektrode 3 und den zweiten Zwischen
schicht-Isolierfilm 2b durchdringt, ist so gebildet, daß es
eine Oberfläche 9a des Siliziumnitridfilms 12 freilegt.
Polysilizium 70, das demselben beigefügte n-Typ-Störstellen
enthält und eine Dicke von 200 nm aufweist, wird mittels
eines LP-CVD-Verfahrens abgeschieden.
Unter Bezugnahme auf die Fig. 92 und 93 wird die ganze
Oberfläche des Polysiliziums 70 mittels eines anisotropen
Trockenätzverfahrens geätzt, so daß eine Seitenwandung 71
des Polysiliziums mit einer Dicke von 200 nm auf der Innen
wandung des Kontaktlochs 8 gebildet wird. Wird angenommen,
daß der Innendurchmesser des Kontaktlochs 8 600 nm ist, dann
weist der im Kontaktloch verbleibende Zwischenraum einen
Innendurchmesser von 200 nm auf.
Unter Bezugnahme auf Fig. 94 wird die Oberfläche eines
Seitenwandungs-Abstandshalters 71 durch ein thermisches
Oxydationsverfahren bei 800°C bis 1000°C oxydiert, so daß
ein aus einem Siliziumoxidfilm bestehender Gateisolierfilm 4
gebildet wird. Bei diesem Schritt ist die Oberfläche des
Siliziumsubstrats 1 am Boden des Kontaktlochs 8 nicht mit
dem Siliziumnitridfilm 12 bedeckt und wird somit nicht oxy
diert. Unter Bezugnahme auf die Fig. 94 und 95 wird der
am Boden des Kontaktlochs freigelegte Siliziumnitridfilm 12
mit einer Phosphorsäurelösung entfernt.
Bei diesem Schritt schreitet das Ätzen auch in der Seiten
richtung fort. Daher kann das übermäßige Ätzen den sich
unter dem Seitenwandungs-Abstandshalter 71 befindenden Sili
ziumnitridfilm 12 entfernen, so daß der Seitenwandungs-Ab
standshalter 71 mit demjenigen Kanalpolysilizium in Kontakt
sein wird, das bei einem späteren Schritt abgeschieden wer
den wird. Daher ist es wichtig, das übermäßige Ätzen mit
Phosphorsäure nicht auszuführen. Wenn irgendein Problem
entstehen kann, dann ist es vorzuziehen, ein anisotropes
Trockenätzen auszuführen. In diesem Fall wird jedoch der
Gateisolierfilm 4 auch geätzt, so daß dieses Ätzen unter den
Bedingungen ausgeführt werden muß, daß das Ätzselektionsver
hältnis des Siliziumoxidfilms und des Siliziumnitridfilms
groß ist und daß eine Beschädigung unterdrückt wird.
Unter Bezugnahme auf Fig. 95 wird Silizium 103, das den
Transistorkörper bilden wird, mittels eines LP-CVD-Verfah
rens so abgeschieden, daß es das Kontaktloch 8 füllt. Danach
wird das Silizium 103 durch ein Festphasenwachstumsverfahren
(Tempern bei 600°C) kristallisiert. Anschließend werden in
die Oberfläche des Siliziums Störstellen eingeführt, um ein
Draingebiet 6b zu bilden. Im Falle eines P-Kanals werden P-Typ-Störstellen
wie Bor mit einer Implantationsenergie von
8 keV und einer Konzentration von 5 · 10¹⁵ cm-3 implantiert.
Eine Wärmebehandlung wird bei 850°C für 30 Sekunden ausge
führt, so daß die Störstellen aus dem Sourcegebiet 6 in das
Silizium 103 und auch aus dem Draingebiet 6b in das Silizium
103 diffundieren. Auf diese Weise wird der VΦT fertigge
stellt. Bei dieser Ausführungsform ist der Durchmesser des
zylindrischen oder säulenförmigen Kanals 7 um die zweifache
Summe aus der Dicke des Seitenwandungs-Abstandshalters 71
und der Dicke des Gateisolierfilms 4 kleiner als der Innen
durchmesser des Kontaktlochs 8, da der Seitenwandungs-Ab
standshalter 71 aus Polysilizium auf der Innenwandung des
Kontaktlochs 8 gebildet ist. Da der Seitenwandungs-Abstands
halter 71 aus Polysilizium mit der Gateelektrode 3 in Kon
takt ist, funktioniert der Seitenwandungs-Abstandshalter 71
als Gate des Transistors, und in Verbindung mit dem Betrieb
entsteht kein Problem.
Fig. 96 ist ein Querschnitt eines VΦTs der siebenund
dreißigsten Ausführungsform.
Bei dem in Fig. 95 gezeigten VΦT hat ein Seitenwandungs-Ab
standshalter 71 ein oberes Ende auf demselben Niveau wie die
obere Oberfläche eines zweiten Zwischenschicht-Isolierfilms
2b. Bei dieser Struktur überlappen sich ein Draingebiet 6b
und ein Gate (der Seitenwandungs-Abstandshalter 71) einander
auf einer großen Fläche, so daß die Kapazität zunimmt und
somit Probleme derart entstehen können, daß die Betriebsge
schwindigkeit der Schaltung abnimmt und der durch die Drain
spannung hervorgerufene Leckstrom zunimmt. Diese Ausfüh
rungsform ist entwickelt worden, um diese Probleme zu über
winden.
Unter Bezugnahme auf Fig. 96 befindet sich das obere Ende
des Seitenwandungs-Abstandshalters 71, d. h. das zweite Gate,
auf einem im Vergleich zur oberen Oberfläche des zweiten
Zwischenschicht-Isolierfilms 2b niedrigeren Niveau. Diese
Struktur eliminiert das Überlappen des Drainabschnitts 6b
und des Gates (des Seitenwandungs-Abstandshalters 71), so
daß die vorstehenden Probleme überwunden werden. Die Verbin
dungsfläche des Drains 6b und des Kanals 7 hängt jedoch di
rekt vom Innendurchmesser des Kontaktlochs 8 ab und nimmt
somit wie vorstehend beschrieben zu.
Die sechsunddreißigste und die siebenunddreißigste Ausfüh
rungsform sind in Verbindung mit den Beispielen beschrieben
worden, bei welchen der obere Abschnitt das Drain bildet und
der untere Abschnitt das Source bildet. Jedoch kann die ent
gegengesetzte Beziehung verwendet werden. Insbesondere kann
die siebenunddreißigste Ausführungsform das sich an der
unteren Stelle befindende Drain verwenden, in welchem Falle
die Verbindungsfläche des Drainendes klein sein kann und der
Leckstrom somit verkleinert werden kann. Wenn diese Struktur
einen dicken Siliziumnitridfilm 12 verwendet, dann kann die
elektrostatische Kapazität von dem Drain 6b und dem Gate
(71) klein sein. Die Dicke des Siliziumnitridfilms 12 muß
wenigstens die zweifache Dicke des Siliziumoxidfilms, der
der Gateisolierfilm 4 ist, sein, da die Dielektrizitätskon
stante des Siliziumnitridfilms zweimal so groß wie diejenige
des Siliziumoxidfilms ist (Kapazität = Dielektrizitätskon
stante/Filmdicke).
Da bei dieser Ausführungsform der Seitenwandungs-Abstands
halter aus Silizium auf der Innenwandung des Kontaktlochs
gebildet ist und als Gateelektrode verwendet wird, kann der
Durchmesser des Kanalabschnitts des Körpers klein sein. Im
Ergebnis kann der Leckstrom verkleinert werden und der
Drainstrom im Einschaltzustand groß sein.
Diese Ausführungsform betrifft eine einen VΦT verwendende
ODER-Schaltung mit 2 Eingängen.
Unter Bezugnahme auf Fig. 97 kann eine von der strichlier
ten Linie in Fig. 98 umgebene Schaltung in einem sehr
kleinen Gebiet gebildet sein, wenn ein Kontaktloch des VΦTs
über zwei Gates, d. h. einem ersten Gate 72 und einem zweiten
Gate 73, gebildet ist. Wie in Fig. 98 dargestellt, kann
durch Hinzufügen einer Last, wie beispielsweise eines Wider
stands, zu dieser Schaltung die ODER-Schaltung mit 2 Ein
gängen leicht vervollständigt werden. Diese ODER-Schaltung
wird von einer Maske sehr stark beeinflußt. Wenn sich zum
Beispiel ein Kontaktloch 97 des VΦT in Fig. 97 nach oben
verschiebt, dann wird ein erster Kanal 104 breit und ein
zweiter Kanal 105 schmal. Wenn es sich entgegengesetzt ver
schiebt, dann wird der erste Kanal 104 schmal und der zweite
Kanal 105 breit.
In Fig. 98 kann ein Betrag der Verschiebung oder Verrückung
der Maske elektrisch bestimmt werden durch einen Vergleich
zwischen den Werten des Stroms, der zwischen Vcc und GND
fließt, wenn nur das erste Gate 72 eingeschaltet ist und
wenn nur das zweite Gate 73 eingeschaltet ist. Wenn die
Schaltung zum Ermitteln der Verschiebung der Maske verwendet
wird, dann ist in Fig. 98 die Last nicht erforderlich. Wenn
das Kontaktloch des VΦT eine andere Form hat, dann ändert
sich die Kanalbreite in einer anderen Weise gemäß der Ände
rung der Verschiebung, so daß die Empfindlichkeit verändert
werden kann.
Ähnlich wie bei der vorstehenden Ausführungsform ist das
Kontaktloch des VΦTs an der Kreuzung der Gates angeordnet,
welche in eine Kreuzform strukturiert sind, wie in Fig. 99
gezeigt. Dadurch wird eine ODER-Schaltung mit 4 Eingängen
fertiggestellt, wie in Fig. 100 dargestellt. Das Kontakt
loch des VΦT kann eine andere Form aufweisen, um eine ODER-Schaltung
mit mehr Eingängen zu bilden.
Diese Ausführungsform betrifft die Bildung einer UND-Schal
tung mit 2 Eingängen, welche einen VΦT verwendet.
Fig. 101 ist ein Querschnitt einer einen VΦT verwende 11599 00070 552 001000280000000200012000285911148800040 0002004443968 00004 11480nden
UND-Schaltung der neununddreißigsten Ausführungsform. Es ist
ein erster SiO₂-Film 75 vorgesehen, welcher eine GND be
deckt. Ein erstes Gate 76 ist auf dem ersten SiO₂-Film 75
angeordnet. Ein das erste Gate 76 bedeckender zweiter SiO₂-Film
77 ist auf dem ersten SiO₂-Film 75 angeordnet. Eine
zweite Gateelektrode 78 ist auf dem zweiten SiO₂-Film 77 an
geordnet. Ein die zweite Gateelektrode 78 bedeckender drit
ter SiO₂-Film 79 ist auf dem zweiten SiO₂-Film 77 angeord
net. Ein Kontaktloch 10, das den dritten SiO₂-Film 79, die
zweite Gateelektrode 78, den zweiten SiO₂-Film 77, die erste
Gateelektrode 76 und den ersten SiO₂-Film 75 durchdringt,
ist zum Freilegen der Oberfläche der GND vorgesehen. Eine
N⁺-Halbleiterschicht 106, eine N⁻-Halbleiterschicht 107 und
eine N⁺-Halbleiterschicht 108 sind aufeinanderfolgend in dem
Kontaktloch 10 gebildet. Eine von der ersten Gateelektrode
76 umgebene p⁻-Halbleiterschicht ist ein erster Kanal, und
eine von der zweiten Gateelektrode 78 umgebene p⁻-Halblei
terschicht ist ein zweiter Kanal.
Durch das vorstehend beschriebene Vorsehen des die zwei
Gates 76 und 78 durchdringenden Kontaktlochs des VΦT wird
die UND-Schaltung mit 2 Eingängen gebildet, wie in Fig. 103
gezeigt. Ein zusätzliches von dem Kontaktloch des VΦT durch
drungenes Gate (oder mehrere) kann (können) darübergelegt
sein, so daß die Anzahl von Eingängen vergrößert werden
kann.
Wenn der Zwischenschicht-Film (der zweite SiO₂-Film 77) zwi
schen den beiden Gates dünn ist, wie in Fig. 101 gezeigt,
dann ist es nicht notwendig, Störstellen desselben Leitfä
higkeitstyps wie im Source/Drain in einen Abschnitt zwischen
den Kanälen der VΦTs mit einer hohen Konzentration einzu
führen. Wenn der zweite SiO₂-Film 77 dick ist, wie in Fig.
102 gezeigt, dann ist es notwendig, Störstellen desselben
Leitfähigkeitstyps wie im Source/Drain in den Abschnitt zwi
schen den beiden Kanälen einzuführen. Die Störstellen können
durch Ionenimplantation oder epitaktisches Wachsen einge
führt werden.
Wie in Fig. 104 gezeigt, kann ein zweiter VΦT 81 auf einem
ersten VΦT 80 gebildet sein.
In den Schaltungen bei der achtunddreißigsten und der neun
unddreißigsten Ausführungsform können der P-Typ und der N-Typ
miteinander vertauscht sein.
Fig. 105 ist ein Querschnitt einer Halbleitereinrichtung
der vierzigsten Ausführungsform, bei welcher ein VΦT mit P-Kanal
und ein VΦT mit N-Kanal vertikal ausgerichtet sind, so
daß sie eine Inverterschaltung bilden. Um den zwischen die
sen VΦTs gebildeten P-N-Übergang zu eliminieren, ist ein
Silizid 82 zwischen dieselben gesetzt.
Um den Kanal des P-Kanal-VΦT in einen Einkristall zu über
führen, ist eine Öffnung 82a in einem Abschnitt des Silizids
82 gebildet. Wenn es jedoch nicht notwendig ist, den Kanal
des P-Kanal-VΦT in einen Einkristall zu überführen, dann ist
es nicht notwendig, die Öffnung 82a im Silizid 82 vorzuse
hen.
Fig. 106 ist ein Querschnitt einer Halbleitereinrichtung
der einundvierzigsten Ausführungsform. Unter Bezugnahme auf
Fig. 106 weisen zwei VΦTs eine derartige Struktur auf, daß
das Gate eines ersten VΦTs als Source eines zweiten VΦTs
gemeinsam verwendet wird und daß das Drain des ersten VΦTs
als Gate des zweiten VΦTs gemeinsam verwendet wird. Dadurch
ist die in Fig. 107 gezeigte Schaltung realisiert. Ein
Flipflop kann gebildet werden, wenn die vorstehende Struktur
aus P-Kanal-VΦT und N-Kanal-VΦT in dieser Art und Weise ge
bildet und so geschaltet wird, wie es in Fig. 108 gezeigt
ist.
In Fig. 106 muß das Gate des ersten VΦT aus einem Ein
kristall bestehen, um den Kanal des zweiten VΦT vorzusehen,
welcher aus einem Einkristall besteht. Das aus einem Ein
kristall bestehende Gate des ersten VΦT wird auf den SiO₂-Film
von der Schicht auf dem Source des ersten VΦT lami
niert, so daß das aus einem Einkristall bestehende Gate des
ersten VΦT erhalten wird.
Diese Ausführungsform betrifft eine einen VΦT verwendende
Verstärkungszelle.
Unter Bezugnahme auf Fig. 109 ist ein VΦT auf einer Gate
elektrode eines Bulk-MOS-Transistors gebildet, so daß eine
in Fig. 110 dargestellte Schaltung so gebildet wird, daß
eine Verstärkungszelle realisiert wird, bei welcher die im
Speicherknoten gespeicherten elektrischen Ladungen zum Aus
lesen verstärkt werden können. Die Schreiboperation wird mit
einer Wortleitung und einer Schreibbitleitung ähnlich wie
bei einem DRAM ausgeführt.
Wenn die im Speicherknoten gespeicherten elektrischen
Ladungen auszulesen sind, dann werden eine Wortleitungs-Spannung
und eine Schreibbitleitungs-Spannung so geändert,
wie es in Fig. 111 gezeigt ist. Wenn der Speicherknoten
geladen worden ist, dann wird der MOS-Transistor sofort ein
geschaltet, und sofort fließt ein Strom in die Lesebitlei
tung. Wenn der Speicherknoten jedoch keine elektrischen
Ladungen gespeichert hat, dann ist es notwendig, elektrische
Ladungen aus der Schreibbitleitung zuzuführen, die zum Ein
schalten des MOS-Transistors ausreichen, so daß der Strom
nicht sofort durch die Lesebitleitung fließt. Die Schwellen
spannung Vth des MOS-Transistors ist auf einen großen Wert
festgesetzt, um den Fluß eines Leckstroms durch den MOS-Transistor
zu verhindern, wenn auf die Zelle nicht zuge
griffen wird. Im MOS-Transistor wird der Strom wesentlich
verstärkt und verändert, selbst wenn sich die Menge der
elektrischen Ladungen im Gate wenig ändert, so daß die Er
mittlungsempfindlichkeit für die Menge von elektrischen
Ladungen sehr groß ist.
Wenn die elektrischen Ladungen im Gate ermittelt wurden,
dann wird zum Ausführen der Umschreiboperation die Schreib
bitleitungs-Spannung geändert.
Ähnlich wie beim DRAM muß die Verstärkungszelle zum Auf
frischen der Daten die Leseoperation periodisch wiederholen,
da der Leckstrom des VΦT ein Ausfließen von Ladungen aus dem
Speicherknoten verursacht. Dieser Schaltungsbetrieb kann
mittels der in Fig. 101 gezeigten Schaltung oder anderer
derselben äquivalenter Strukturen ausgeführt werden.
Der MOS-Transistor kann einen SOI-Transistor verwenden.
Wie in Fig. 112 gezeigt, kann eine Struktur verwendet wer
den, welche bezüglich der in Fig. 109 dargestellten Struk
tur auf dem Kopf steht.
Bei der in Fig. 109 gezeigten Einrichtung kann der Kanal
des VΦTs durch epitaktisches Wachsen nicht als Einkristall
ausgebildet werden, da sich der Kontakt des VΦTs über dem
dotierten Polysilizium des MOS-Transistors befindet. Bei der
in Fig. 112 dargestellten Einrichtung kann jedoch der Kanal
des VΦTs durch epitaktisches Wachsen als Einkristall gebil
det werden. In diesem Fall kann der MOS-Transistor an der
oberen Stelle ein Polysilizium-TFT sein.
Fig. 113 zeigt den Entwurf einer Einrichtung der dreiund
vierzigsten Ausführungsform. Wie in Fig. 113 dargestellt,
können in einer Matrix einer Flüssigkristallanzeige VΦTs
verwendet werden.
Insbesondere werden die Speicherknoten-Abschnitte bei der in
Fig. 3 gezeigten DRAM-Zellanordnung durch Pixelelektroden
ersetzt, wodurch die in Fig. 113 dargestellte Struktur er
halten wird.
Gemäß der Halbleitereinrichtung des ersten Aspekts der Er
findung kann ein dynamischer Speicher mit wahlfreiem Zugriff
Bitleitungen mit kleiner Kapazität aufweisen und mit großer
Geschwindigkeit in Betrieb sein, da die auf der dielektri
schen Schicht gebildete Halbleiterschicht als Bitleitung
verwendet wird.
Gemäß der Halbleitereinrichtung des zweiten Aspekts der Er
findung kann der Kontakt der Aluminium-Zwischenverbindung
leicht hergestellt werden, da ein Schein-VΦT verwendet wird.
Gemäß der Halbleitereinrichtung des dritten Aspekts der Er
findung können die Bitleitungen nur durch einen Schritt ge
bildet werden, da die Bitleitung von dem oberen und dem
unteren VΦT gemeinsam verwendet wird. Das verkleinert die
Anzahl von Schritten und kann somit die Kosten verkleinern.
Gemäß der Halbleitereinrichtung des vierten Aspekts der Er
findung ist Polysilizium vorgesehen, das den konkaven Ab
schnitt des Siliziumdünnfilms füllt und mit dem Kanal ab
schnitt in Kontakt ist, und dieses Polysilizium wird als
Leitungselektrode verwendet. Daher kann das Potential des
Kanalabschnitts festgelegt werden.
Gemäß der Halbleitereinrichtung des fünften Aspekts der
Erfindung ist es möglich, den VΦT mit einem Körper herzu
stellen, dessen Durchmesser kleiner als der durch Litho
grafietechnik erreichbare minimale Lochdurchmesser ist, da
das die Seitenwandung des Kontaktlochs bedeckende leitende
Teil vorgesehen ist. Folglich kann der Körper vollständig
verarmt werden.
Gemäß der die ODER-Schaltung enthaltenden Halbleitereinrich
tung des sechsten Aspekts der Erfindung kann die Schaltung
auf einer sehr kleinen Fläche gebildet werden, da das Kon
taktloch des VΦT über zwei Gates gebildet wird.
Gemäß der die UND-Schaltung enthaltenden Halbleitereinrich
tung des siebenten Aspekts der Erfindung kann die einge
nommene Fläche klein sein, da die UND-Schaltung aus dem VΦT
gebildet wird.
Gemäß der den Inverter enthaltenden Halbleitereinrichtung
des achten Aspekts der Erfindung kann die eingenommene
Fläche klein sein, da ein VΦT verwendet wird.
Gemäß der die Flipflopschaltung enthaltenden Halbleiterein
richtung des neunten Aspekts der Erfindung kann die einge
nommene Fläche klein sein, da ein VΦT verwendet wird.
Gemäß der die Verstärkungszelle enthaltenden Halbleiterein
richtung des zehnten Aspekts der Erfindung kann die einge
nommene Fläche klein sein, da ein VΦT verwendet wird.
Gemäß der die Matrix der Flüssigkristallanzeige enthaltenden
Halbleitereinrichtung des elften Aspekts der Erfindung kann
die eingenommene Fläche klein sein, da ein VΦT verwendet
wird.
Gemäß dem Verfahren zum Herstellen der Halbleitereinrichtung
des zwölften Aspekts der Erfindung kann die Kapazität der
Bitleitung klein sein, da die auf dem dielektrischen Teil
gebildete Halbleiterschicht als Bitleitung verwendet wird.
Obwohl die vorliegende Erfindung detailliert beschrieben und
dargestellt worden ist, ist es selbstverständlich, daß die
selbe nur veranschaulichend und beispielhaft ist und keiner
Beschränkung unterliegt, wobei der Inhalt und der Bereich
der vorliegenden Erfindung nur durch die beigefügten An
sprüche beschränkt sind.
Claims (46)
1. Halbleitereinrichtung, bei der ein Gatetransistor so
betreibbar ist, daß er Informationen in einem Kondensator
speichert, welcher aus einem an einer Kreuzung zwischen
einer Bitleitung (24) und einer Wortleitung (25) angeordne
ten Speicherknoten (26), einem Kondensator-Isolierfilm (4)
und einer Zellplattenelektrode gebildet ist, umfassend:
ein Substrat (1), auf welchem eine dielektrische Schicht (201) und eine Halbleiterschicht aufeinanderfolgend gebildet sind;
eine erste Störstellendiffusionsschicht (24) von einem ersten Leitfähigkeitstyp, welche in der Halbleiterschicht angeordnet ist und darin implantierte Störstellen vom ersten Leitfähigkeitstyp enthält, wobei die erste Störstellendiffu sionsschicht (24) das eine Gebiet eines Source-/Draingebiets und die Bitleitung bildet;
einen ersten Zwischenschicht-Isolierfilm (8), der auf dem Substrat (1) angeordnet ist und die erste Störstellendiffusionsschicht (24) bedeckt;
eine Gateelektrode (25), die auf dem ersten Zwischenschicht-Isolierfilm (8) angeordnet ist, wobei sie auch die Wortlei tung (25) bildet und eine obere und eine untere Oberfläche aufweist;
einen zweiten Zwischenschicht-Isolierfilm (9), der auf dem ersten Zwischenschicht-Isolierfilm (8) angeordnet ist und die Gateelektrode (25) bedeckt;
ein Kontaktloch (10), das den ersten Zwischenschicht-Iso lierfilm (8), die Gateelektrode (25) und den zweiten Zwischenschicht-Isolierfilm (9) durchdringt und zum Freilegen eines Abschnitts einer Oberfläche der ersten Störstellen diffusionsschicht (24) vorgesehen ist;
einen Gateisolierfilm (4), der eine Seitenwandung des Kon taktlochs (10) bedeckt;
eine erste Halbleiterschicht (11) vom ersten Leitfähigkeits typ, welche in dem Kontaktloch gebildet ist, wobei die erste Halbleiterschicht (11) mit der Oberfläche der ersten Stör stellendiffusionsschicht (24) in Kontakt ist und sich von der Oberfläche der ersten Störstellendiffusionsschicht (24) zu dem im wesentlichen selben Niveau wie die untere Ober fläche der Gateelektrode (3) erstreckt;
eine Kanalhalbleiterschicht (12), die in dem Kontaktloch (10) angeordnet ist, wobei die Kanalhalbleiterschicht (12) mit einer Oberfläche der ersten Halbleiterschicht (11) in Kontakt ist und sich von der Oberfläche der ersten Halblei terschicht (11) zu dem im wesentlichen selben Niveau wie die obere Oberfläche der Gateelektrode (25) erstreckt;
eine zweite leitende Schicht (13) vom ersten Leitfähigkeits typ, welche auf der Kanalhalbleiterschicht (12) angeordnet ist, wobei die zweite leitende Schicht (13) mit einer Ober fläche der Kanalhalbleiterschicht (12) in Kontakt ist und sowohl das andere Gebiet des Source-/Draingebiets als auch den Speicherknoten (26) bildet;
einen Kondensator-Isolierfilm (21), der auf der zweiten lei tenden Schicht (13) angeordnet ist; und
eine Zellplattenelektrode (22), die auf dem Speicherknoten (26) angeordnet ist, wobei der Kondensator-Isolierfilm (21) dazwischen ist.
ein Substrat (1), auf welchem eine dielektrische Schicht (201) und eine Halbleiterschicht aufeinanderfolgend gebildet sind;
eine erste Störstellendiffusionsschicht (24) von einem ersten Leitfähigkeitstyp, welche in der Halbleiterschicht angeordnet ist und darin implantierte Störstellen vom ersten Leitfähigkeitstyp enthält, wobei die erste Störstellendiffu sionsschicht (24) das eine Gebiet eines Source-/Draingebiets und die Bitleitung bildet;
einen ersten Zwischenschicht-Isolierfilm (8), der auf dem Substrat (1) angeordnet ist und die erste Störstellendiffusionsschicht (24) bedeckt;
eine Gateelektrode (25), die auf dem ersten Zwischenschicht-Isolierfilm (8) angeordnet ist, wobei sie auch die Wortlei tung (25) bildet und eine obere und eine untere Oberfläche aufweist;
einen zweiten Zwischenschicht-Isolierfilm (9), der auf dem ersten Zwischenschicht-Isolierfilm (8) angeordnet ist und die Gateelektrode (25) bedeckt;
ein Kontaktloch (10), das den ersten Zwischenschicht-Iso lierfilm (8), die Gateelektrode (25) und den zweiten Zwischenschicht-Isolierfilm (9) durchdringt und zum Freilegen eines Abschnitts einer Oberfläche der ersten Störstellen diffusionsschicht (24) vorgesehen ist;
einen Gateisolierfilm (4), der eine Seitenwandung des Kon taktlochs (10) bedeckt;
eine erste Halbleiterschicht (11) vom ersten Leitfähigkeits typ, welche in dem Kontaktloch gebildet ist, wobei die erste Halbleiterschicht (11) mit der Oberfläche der ersten Stör stellendiffusionsschicht (24) in Kontakt ist und sich von der Oberfläche der ersten Störstellendiffusionsschicht (24) zu dem im wesentlichen selben Niveau wie die untere Ober fläche der Gateelektrode (3) erstreckt;
eine Kanalhalbleiterschicht (12), die in dem Kontaktloch (10) angeordnet ist, wobei die Kanalhalbleiterschicht (12) mit einer Oberfläche der ersten Halbleiterschicht (11) in Kontakt ist und sich von der Oberfläche der ersten Halblei terschicht (11) zu dem im wesentlichen selben Niveau wie die obere Oberfläche der Gateelektrode (25) erstreckt;
eine zweite leitende Schicht (13) vom ersten Leitfähigkeits typ, welche auf der Kanalhalbleiterschicht (12) angeordnet ist, wobei die zweite leitende Schicht (13) mit einer Ober fläche der Kanalhalbleiterschicht (12) in Kontakt ist und sowohl das andere Gebiet des Source-/Draingebiets als auch den Speicherknoten (26) bildet;
einen Kondensator-Isolierfilm (21), der auf der zweiten lei tenden Schicht (13) angeordnet ist; und
eine Zellplattenelektrode (22), die auf dem Speicherknoten (26) angeordnet ist, wobei der Kondensator-Isolierfilm (21) dazwischen ist.
2. Halbleitereinrichtung nach Anspruch 1, bei welcher die
Halbleiterschicht (11, 12) aus einer Siliziumschicht be
steht.
3. Halbleitereinrichtung nach Anspruch 1, bei welcher die
Halbleiterschicht (11, 12) aus einer Polysiliziumschicht be
steht.
4. Halbleitereinrichtung nach Anspruch 1, bei welcher
wenigstens eine der oberen Oberfläche, der unteren Ober
fläche und der seitenoberflächen der Wortleitung (25) mit
einem Silizid versehen sind.
5. Halbleitereinrichtung nach Anspruch 1, bei welcher
wenigstens eine der oberen Oberfläche, der unteren Ober
fläche und der Seitenoberflächen der Bitleitung (24) mit
einem Silizid versehen sind.
6. Halbleitereinrichtung nach Anspruch 2, bei welcher eine
obere Oberfläche der Bitleitung (24) teilweise mit einem
Silizid versehen ist und die erste Halbleiterschicht (11),
die Kanalhalbleiterschicht (12) und die zweite leitende
Schicht (13) aus einem Einkristall bestehen.
7. Halbleitereinrichtung nach Anspruch 1, bei welcher die
dielektrische Schicht (201) eine Filmdicke von 0,5 µm oder
mehr aufweist.
8. Halbleitereinrichtung nach Anspruch 1, bei welcher der
erste Zwischenschicht-Isolierfilm (8) eine ebene obere Ober
fläche aufweist.
9. Halbleitereinrichtung nach Anspruch 1, bei welcher der
erste Zwischenschicht-Isolierfilm (8) eine konvexe obere
Oberfläche hat, die sich zwischen benachbarten zwei Bitlei
tungen (24) aufbaucht.
10. Halbleitereinrichtung nach Anspruch 1, bei welcher der
Flächeninhalt einer Einheitszelle 4r² ist, wobei r eine
durch die Auflösung einer Belichtungseinrichtung bestimmte
Minimalgröße ist.
11. Halbleitereinrichtung nach Anspruch 1, bei welcher eine
in dem Kontaktloch freigelegte Seitenwandung der Gateelek
trode (25) ein abgerundetes oberes Ende und ein abgerundetes
unteres Ende aufweist.
12. Halbleitereinrichtung nach Anspruch 1, bei welcher die
Filmdicke des ersten Zwischenschicht-Isolierfilms (8) etwa
ebensogroß ist wie die Summe aus der Breite einer sich aus
dem einen Gebiet des Source-/Draingebiets erstreckenden Ver
armungsschicht und der Diffusionslänge, um welche eine Stör
stelle in der Bitleitung (24) diffundiert; und
die Filmdicke des zweiten Zwischenschicht-Isolierfilms (9) etwa ebensogroß ist wie die Summe aus der Breite einer sich aus dem anderen Gebiet des Source-/Draingebiets erstrecken den Verarmungsschicht und der Diffusionslänge, um welche eine Störstelle in dem Speicherknoten (26) diffundiert.
die Filmdicke des zweiten Zwischenschicht-Isolierfilms (9) etwa ebensogroß ist wie die Summe aus der Breite einer sich aus dem anderen Gebiet des Source-/Draingebiets erstrecken den Verarmungsschicht und der Diffusionslänge, um welche eine Störstelle in dem Speicherknoten (26) diffundiert.
13. Halbleitereinrichtung nach Anspruch 1, bei welcher der
erste Leitfähigkeitstyp ein P⁻-Typ ist.
14. Halbleitereinrichtung nach Anspruch 1, bei welcher der
Kondensator-Isolierfilm (21) aus einem hoch dielektrischen
Film gebildet ist.
15. Zellen eines dynamischen Speichers mit wahlfreiem Zu
griff umfassende Halbleitereinrichtung nach Anspruch 1, bei
welcher die Zellen des dynamischen Speichers mit wahlfreiem
Zugriff an Eckpunkten von Dreiecken angeordnet sind, wobei
jede der Zellen des dynamischen Speichers mit wahlfreiem Zu
griff von den benachbarten Zellen des dynamischen Speichers
mit wahlfreiem Zugriff in einer Länge beabstandet ist, die
zweimal so groß wie die minimale Leitungsbreite ist.
16. Halbleitereinrichtung, welche eine Anordnung aus Zellen
eines dynamischen Speichers mit wahlfreiem Zugriff unter
Verwendung der Halbleitereinrichtung nach Anspruch 1 ent
hält, umfassend:
eine periphere Schaltung, die an der einen Seite der Zelle des dynamischen Speichers mit wahlfreiem Zugriff angeordnet ist; und
eine periphere Schaltung, die an der anderen Seite der Zelle des dynamischen Speichers mit wahlfreiem Zugriff angeordnet ist, bei welcher die eine Bitleitung eines Paares von benachbarten Bitlei tungen mit der peripheren Schaltung an der einen Seite ver bunden ist und die andere Bitleitung des Paares von Bitlei tungen mit der peripheren Schaltung an der anderen Seite verbunden ist.
eine periphere Schaltung, die an der einen Seite der Zelle des dynamischen Speichers mit wahlfreiem Zugriff angeordnet ist; und
eine periphere Schaltung, die an der anderen Seite der Zelle des dynamischen Speichers mit wahlfreiem Zugriff angeordnet ist, bei welcher die eine Bitleitung eines Paares von benachbarten Bitlei tungen mit der peripheren Schaltung an der einen Seite ver bunden ist und die andere Bitleitung des Paares von Bitlei tungen mit der peripheren Schaltung an der anderen Seite verbunden ist.
17. Halbleitereinrichtung, welche eine Anordnung aus Zellen
eines dynamischen Speichers mit wahlfreiem Zugriff unter
Verwendung der Halbleitereinrichtung nach Anspruch 1 ent
hält, umfassend:
eine periphere Schaltung, die an der einen Seite der Zelle des dynamischen Speichers mit wahlfreiem Zugriff angeordnet ist; und
eine periphere Schaltung, die an der anderen Seite der Zelle des dynamischen Speichers mit wahlfreiem Zugriff angeordnet ist, bei welcher die eine Wortleitung eines Paares von benachbarten Wortlei tungen mit der peripheren Schaltung an der einen Seite ver bunden ist und die andere Wortleitung des Paares von Wort leitungen mit der peripheren Schaltung an der anderen Seite verbunden ist.
eine periphere Schaltung, die an der einen Seite der Zelle des dynamischen Speichers mit wahlfreiem Zugriff angeordnet ist; und
eine periphere Schaltung, die an der anderen Seite der Zelle des dynamischen Speichers mit wahlfreiem Zugriff angeordnet ist, bei welcher die eine Wortleitung eines Paares von benachbarten Wortlei tungen mit der peripheren Schaltung an der einen Seite ver bunden ist und die andere Wortleitung des Paares von Wort leitungen mit der peripheren Schaltung an der anderen Seite verbunden ist.
18. Halbleitereinrichtung, bei der an einer tiefen Stelle
ein Kontakt herzustellen ist, welche umfaßt:
ein Substrat, auf welchem eine dielektrische Schicht und eine Halbleiterschicht aufeinanderfolgend gebildet sind;
eine erste Störstellendiffusionsschicht von einem ersten Leitfähigkeitstyp, welche in der Halbleiterschicht angeord net ist und darin implantierte Störstellen vom ersten Leit fähigkeitstyp enthält, wobei die erste Störstellendiffu sionsschicht das eine Gebiet eines Source-/Draingebiets und die Bitleitung bildet;
einen ersten Zwischenschicht-Isolierfilm, der auf dem Sub strat angeordnet ist und die erste Störstellendiffusions schicht bedeckt;
eine Gateelektrode, die auf dem ersten Zwischenschicht-Iso lierfilm angeordnet ist, wobei sie auch die Wortleitung bil det und eine obere und eine untere Oberfläche aufweist;
einen zweiten Zwischenschicht-Isolierfilm, der auf dem ersten Zwischenschicht-Isolierfilm angeordnet ist und die Gateelektrode bedeckt;
ein Kontaktloch, das den ersten Zwischenschicht-Isolierfilm, die Gateelektrode und den zweiten Zwischenschicht-Isolier film durchdringt und zum Freilegen eines Abschnitts der Oberfläche der ersten Störstellendiffusionsschicht vorge sehen ist;
einen Gateisolierfilm, der eine Seitenwandung des Kontakt lochs bedeckt;
eine erste Halbleiterschicht vom ersten Leitfähigkeitstyp, welche in dem Kontaktloch gebildet ist, wobei die erste Halbleiterschicht mit der Oberfläche der ersten Störstellen diffusionsschicht in Kontakt ist und sich von der Oberfläche der ersten Störstellendiffusionsschicht zu dem im wesent lichen selben Niveau wie die untere Oberfläche der Gateelek trode erstreckt;
eine zweite Halbleiterschicht (7) vom ersten Leitfähigkeits typ und von demselben Leitfähigkeitstyp wie die im Kontakt loch angeordnete erste Halbleiterschicht, wobei die zweite Halbleiterschicht mit der Oberfläche der ersten Halbleiter schicht in Kontakt ist und sich von der Oberfläche der ersten Halbleiterschicht zu dem im wesentlichen selben Niveau wie die obere Oberfläche der Gateelektrode erstreckt; eine dritte Halbleiterschicht vom ersten Leitfähigkeitstyp, welche in dem Kontaktloch angeordnet ist, wobei die dritte Halbleiterschicht mit der Oberfläche der zweiten Halbleiter schicht in Kontakt ist und auf der zweiten Halbleiterschicht angeordnet ist; und
eine Zwischenverbindung (54), die mit der dritten Halblei terschicht verbunden ist.
ein Substrat, auf welchem eine dielektrische Schicht und eine Halbleiterschicht aufeinanderfolgend gebildet sind;
eine erste Störstellendiffusionsschicht von einem ersten Leitfähigkeitstyp, welche in der Halbleiterschicht angeord net ist und darin implantierte Störstellen vom ersten Leit fähigkeitstyp enthält, wobei die erste Störstellendiffu sionsschicht das eine Gebiet eines Source-/Draingebiets und die Bitleitung bildet;
einen ersten Zwischenschicht-Isolierfilm, der auf dem Sub strat angeordnet ist und die erste Störstellendiffusions schicht bedeckt;
eine Gateelektrode, die auf dem ersten Zwischenschicht-Iso lierfilm angeordnet ist, wobei sie auch die Wortleitung bil det und eine obere und eine untere Oberfläche aufweist;
einen zweiten Zwischenschicht-Isolierfilm, der auf dem ersten Zwischenschicht-Isolierfilm angeordnet ist und die Gateelektrode bedeckt;
ein Kontaktloch, das den ersten Zwischenschicht-Isolierfilm, die Gateelektrode und den zweiten Zwischenschicht-Isolier film durchdringt und zum Freilegen eines Abschnitts der Oberfläche der ersten Störstellendiffusionsschicht vorge sehen ist;
einen Gateisolierfilm, der eine Seitenwandung des Kontakt lochs bedeckt;
eine erste Halbleiterschicht vom ersten Leitfähigkeitstyp, welche in dem Kontaktloch gebildet ist, wobei die erste Halbleiterschicht mit der Oberfläche der ersten Störstellen diffusionsschicht in Kontakt ist und sich von der Oberfläche der ersten Störstellendiffusionsschicht zu dem im wesent lichen selben Niveau wie die untere Oberfläche der Gateelek trode erstreckt;
eine zweite Halbleiterschicht (7) vom ersten Leitfähigkeits typ und von demselben Leitfähigkeitstyp wie die im Kontakt loch angeordnete erste Halbleiterschicht, wobei die zweite Halbleiterschicht mit der Oberfläche der ersten Halbleiter schicht in Kontakt ist und sich von der Oberfläche der ersten Halbleiterschicht zu dem im wesentlichen selben Niveau wie die obere Oberfläche der Gateelektrode erstreckt; eine dritte Halbleiterschicht vom ersten Leitfähigkeitstyp, welche in dem Kontaktloch angeordnet ist, wobei die dritte Halbleiterschicht mit der Oberfläche der zweiten Halbleiter schicht in Kontakt ist und auf der zweiten Halbleiterschicht angeordnet ist; und
eine Zwischenverbindung (54), die mit der dritten Halblei terschicht verbunden ist.
19. Halbleitereinrichtung, bei der ein Gatetransistor so
betreibbar ist, daß er Informationen in einem Kondensator
speichert, welcher aus einem an einer Kreuzung zwischen
einer Bitleitung (24) und einer Wortleitung (1, 2) ange
ordneten Speicherknoten, einem Kondensator-Isolierfilm und
einer Zellplattenelektrode gebildet ist, umfassend:
eine Bitleitung (24) mit einer oberen und einer unteren
Oberfläche;
einen ersten vertikalen Φ-förmigen Transistor (63), der auf der oberen Oberfläche der Bitleitung (24) angeordnet ist;
einen Kondensator (64), der mit dem ersten vertikalen Φ-förmigen Transistor verbunden ist;
einen zweiten vertikalen Φ-förmigen Transistor (65), der auf der unteren Oberfläche der Bitleitung (24) angeordnet ist; und
einen zweiten Kondensator, der mit dem zweiten vertikalen Φ-förmigen Transistor (65) verbunden ist.
einen ersten vertikalen Φ-förmigen Transistor (63), der auf der oberen Oberfläche der Bitleitung (24) angeordnet ist;
einen Kondensator (64), der mit dem ersten vertikalen Φ-förmigen Transistor verbunden ist;
einen zweiten vertikalen Φ-förmigen Transistor (65), der auf der unteren Oberfläche der Bitleitung (24) angeordnet ist; und
einen zweiten Kondensator, der mit dem zweiten vertikalen Φ-förmigen Transistor (65) verbunden ist.
20. Halbleitereinrichtung, bei welcher der Fluß einer
großen Anzahl von Trägern mittels einer an ein Gate gelegten
Spannung gesteuert wird, umfassend:
ein Substrat (1) mit einer Hauptoberfläche; eine erste leitende Schicht (6aa) von einem ersten Leitfä higkeitstyp, welche auf der Hauptoberfläche des Substrats (1) angeordnet ist und das eine Gebiet eines Source-/Drain gebiets bildet;
einen ersten Zwischenschicht-Isolierfilm (2a), der auf dem Substrat (1) angeordnet ist;
eine Gateelektrode (3) mit einer oberen und einer unteren Oberfläche, welche auf dem ersten Zwischenschicht-Isolier film (2a) angeordnet ist;
einen zweiten Zwischenschicht-Isolierfilm (2b), der auf dem ersten Zwischenschicht-Isolierfilm (2a) angeordnet ist und die Gateelektrode (3) bedeckt;
ein Kontaktloch (19), das den ersten Zwischenschicht-Iso lierfilm (2a), die Gateelektrode (3) und den zweiten Zwi schenschicht-Isolierfilm (2b) durchdringt und zum Freilegen eines Abschnitts der Oberfläche der ersten leitenden Schicht (6aa) vorgesehen ist;
einen ersten Gateisolierfilm (4), der eine Seitenwandung des Kontaktlochs (19) bedeckt; und
einen Siliziumdünnfilm (39), der mit der ersten leitenden Schicht (6aa) in Kontakt ist und eine Innenwandung des Kon taktlochs (19) kontinuierlich bedeckt, wobei dazwischen der erste Gateisolierfilm (4) ist, wobei der Siliziumdünnfilm (39) einen konkaven Abschnitt aufweist, der sich in dem Kon taktloch (19) befindet, und eine Grundfläche aufweist, die sich auf einem im Vergleich zur unteren Oberfläche der ersten Gateelektrode (3) niedrigeren Niveau befindet, bei welcher der Siliziumdünnfilm (39) aus drei Abschnitten gebildet ist, welche sowohl ein zylindrischer Kanalabschnitt (7), der von der ersten Gateelektrode (3) umgeben ist, als auch ein Sourcegebiet (6aa) und ein Draingebiet (6b) sind, die sich an vertikal gegenüberliegenden Seiten des Kanalabschnitts (7) befinden, wobei die Einrichtung ferner umfaßt:
einen Siliziumoxidfilm (32), der in dem konkaven Abschnitt des Siliziumdünnfilms (39) angeordnet ist und sich auf einem im Vergleich zum oberen Ende des Kanalabschnitts (7) niedri geren Niveau befindet; und
Polysilizium (66), das den konkaven Abschnitt des Silizium dünnfilms (39) ausfüllt und mit dem Kanalabschnitt (7) in Kontakt ist, wobei
das Polysilizium (66) als Leitungselektrode zum Festlegen des Potentials von dem Kanalabschnitt (7) verwendet wird.
ein Substrat (1) mit einer Hauptoberfläche; eine erste leitende Schicht (6aa) von einem ersten Leitfä higkeitstyp, welche auf der Hauptoberfläche des Substrats (1) angeordnet ist und das eine Gebiet eines Source-/Drain gebiets bildet;
einen ersten Zwischenschicht-Isolierfilm (2a), der auf dem Substrat (1) angeordnet ist;
eine Gateelektrode (3) mit einer oberen und einer unteren Oberfläche, welche auf dem ersten Zwischenschicht-Isolier film (2a) angeordnet ist;
einen zweiten Zwischenschicht-Isolierfilm (2b), der auf dem ersten Zwischenschicht-Isolierfilm (2a) angeordnet ist und die Gateelektrode (3) bedeckt;
ein Kontaktloch (19), das den ersten Zwischenschicht-Iso lierfilm (2a), die Gateelektrode (3) und den zweiten Zwi schenschicht-Isolierfilm (2b) durchdringt und zum Freilegen eines Abschnitts der Oberfläche der ersten leitenden Schicht (6aa) vorgesehen ist;
einen ersten Gateisolierfilm (4), der eine Seitenwandung des Kontaktlochs (19) bedeckt; und
einen Siliziumdünnfilm (39), der mit der ersten leitenden Schicht (6aa) in Kontakt ist und eine Innenwandung des Kon taktlochs (19) kontinuierlich bedeckt, wobei dazwischen der erste Gateisolierfilm (4) ist, wobei der Siliziumdünnfilm (39) einen konkaven Abschnitt aufweist, der sich in dem Kon taktloch (19) befindet, und eine Grundfläche aufweist, die sich auf einem im Vergleich zur unteren Oberfläche der ersten Gateelektrode (3) niedrigeren Niveau befindet, bei welcher der Siliziumdünnfilm (39) aus drei Abschnitten gebildet ist, welche sowohl ein zylindrischer Kanalabschnitt (7), der von der ersten Gateelektrode (3) umgeben ist, als auch ein Sourcegebiet (6aa) und ein Draingebiet (6b) sind, die sich an vertikal gegenüberliegenden Seiten des Kanalabschnitts (7) befinden, wobei die Einrichtung ferner umfaßt:
einen Siliziumoxidfilm (32), der in dem konkaven Abschnitt des Siliziumdünnfilms (39) angeordnet ist und sich auf einem im Vergleich zum oberen Ende des Kanalabschnitts (7) niedri geren Niveau befindet; und
Polysilizium (66), das den konkaven Abschnitt des Silizium dünnfilms (39) ausfüllt und mit dem Kanalabschnitt (7) in Kontakt ist, wobei
das Polysilizium (66) als Leitungselektrode zum Festlegen des Potentials von dem Kanalabschnitt (7) verwendet wird.
21. Halbleitereinrichtung, bei welcher der Fluß einer
großen Anzahl von Trägern mittels einer an ein Gate gelegten
Spannung gesteuert wird, umfassend:
ein Substrat (1) mit einer Hauptoberfläche;
eine erste leitende Schicht (6) von einem ersten Leitfähig keitstyp, welche auf der Hauptoberfläche des Substrats (1) angeordnet ist und das eine Gebiet eines Source-/Drainge biets bildet;
einen ersten Zwischenschicht-Isolierfilm (2a), der auf dem Substrat (1) angeordnet ist;
eine Gateelektrode (3), die auf dem ersten Zwischenschicht-Isolierfilm (2a) angeordnet ist;
einen zweiten Zwischenschicht-Isolierfilm (2b), der auf dem ersten Zwischenschicht-Isolierfilm (2a) angeordnet ist und die Gateelektrode (3) bedeckt;
ein Kontaktloch (8), das den ersten Zwischenschicht-Isolier film (2a), die Gateelektrode (3) und den zweiten Zwischen schicht-Isolierfilm (2b) durchdringt und zum Freilegen eines Abschnitts der Oberfläche der ersten leitenden Schicht (6) vorgesehen ist;
ein leitendes Teil (71), das eine Seitenwandung des Kontakt lochs bedeckt;
einen Gateisolierfilm (4), der eine Oberfläche des leitenden Teils (71) bedeckt;
eine erste Halbleiterschicht (20) vom ersten Leitfähigkeits typ, welche in dem Kontaktloch (8) angeordnet ist und mit der Oberfläche der ersten leitenden Schicht (6) in Kontakt ist;
eine Kanalhalbleiterschicht (7), die in dem Kontaktloch (8) angeordnet ist und mit der Oberfläche der ersten Halbleiter schicht (6) in Kontakt ist; und
eine zweite Halbleiterschicht (6b) vom ersten Leitfähig keitstyp, welche in dem Kontaktloch (8) angeordnet ist und mit der Oberfläche der Kanalhalbleiterschicht (7) in Kontakt ist, wobei die zweite Halbleiterschicht (6b) das andere Ge biet des Source-/Draingebiets bildet.
ein Substrat (1) mit einer Hauptoberfläche;
eine erste leitende Schicht (6) von einem ersten Leitfähig keitstyp, welche auf der Hauptoberfläche des Substrats (1) angeordnet ist und das eine Gebiet eines Source-/Drainge biets bildet;
einen ersten Zwischenschicht-Isolierfilm (2a), der auf dem Substrat (1) angeordnet ist;
eine Gateelektrode (3), die auf dem ersten Zwischenschicht-Isolierfilm (2a) angeordnet ist;
einen zweiten Zwischenschicht-Isolierfilm (2b), der auf dem ersten Zwischenschicht-Isolierfilm (2a) angeordnet ist und die Gateelektrode (3) bedeckt;
ein Kontaktloch (8), das den ersten Zwischenschicht-Isolier film (2a), die Gateelektrode (3) und den zweiten Zwischen schicht-Isolierfilm (2b) durchdringt und zum Freilegen eines Abschnitts der Oberfläche der ersten leitenden Schicht (6) vorgesehen ist;
ein leitendes Teil (71), das eine Seitenwandung des Kontakt lochs bedeckt;
einen Gateisolierfilm (4), der eine Oberfläche des leitenden Teils (71) bedeckt;
eine erste Halbleiterschicht (20) vom ersten Leitfähigkeits typ, welche in dem Kontaktloch (8) angeordnet ist und mit der Oberfläche der ersten leitenden Schicht (6) in Kontakt ist;
eine Kanalhalbleiterschicht (7), die in dem Kontaktloch (8) angeordnet ist und mit der Oberfläche der ersten Halbleiter schicht (6) in Kontakt ist; und
eine zweite Halbleiterschicht (6b) vom ersten Leitfähig keitstyp, welche in dem Kontaktloch (8) angeordnet ist und mit der Oberfläche der Kanalhalbleiterschicht (7) in Kontakt ist, wobei die zweite Halbleiterschicht (6b) das andere Ge biet des Source-/Draingebiets bildet.
22. Halbleitereinrichtung, welche eine ODER-Schaltung ent
hält, umfassend:
ein Substrat mit einer Hauptoberfläche;
eine erste leitende Schicht von einem ersten Leitfähigkeits typ, welche auf der Hauptoberfläche des Substrats angeordnet ist und das eine Gebiet eines source-/Draingebiets bildet;
einen ersten Zwischenschicht-Isolierfilm, der auf dem Sub strat angeordnet ist;
eine erste Gateelektrode (72) und eine zweite Gateelektrode (73), welche auf dem ersten zwischenschicht-Isolierfilm an geordnet sind und aneinandergrenzen, wobei jede der ersten und der zweiten Gateelektrode eine obere Oberfläche und eine untere Oberfläche aufweist;
einen zweiten Zwischenschicht-Isolierfilm, der auf dem ersten Zwischenschicht-Isolierfilm angeordnet ist und die erste und die zweite Gateelektrode bedeckt;
ein Kontaktloch (74), das zum Freilegen eines Abschnitts der Oberfläche der ersten leitenden Schicht vorgesehen ist, wo bei das Kontaktloch (74) sich über die erste Gateelektrode (72) und die zweite Gateelektrode (73) erstreckt und den ersten Zwischenschicht-Isolierfilm, die erste und die zweite Gateelektrode und den zweiten Zwischenschicht-Isolierfilm durchdringt;
einen Gateisolierfilm, der eine Seitenwandung des Kontakt lochs (74) bedeckt;
eine erste Halbleiterschicht vom ersten Leitfähigkeitstyp, welche in dem Kontaktloch (74) gebildet ist, wobei die erste Halbleiterschicht mit der Oberfläche der ersten leitenden Schicht in Kontakt ist und sich von der Oberfläche der ersten leitenden Schicht zu dem im wesentlichen selben Niveau wie die untere Oberfläche der Gateelektrode er streckt;
eine Kanalhalbleiterschicht, die in dem Kontaktloch gebildet ist, wobei die Kanalhalbleiterschicht mit der Oberfläche der ersten Halbleiterschicht in Kontakt ist und sich von der Oberfläche der ersten Halbleiterschicht zu dem im wesent lichen selben Niveau wie die obere Oberfläche der Gateelek trode erstreckt; und
eine zweite Halbleiterschicht vom ersten Leitfähigkeitstyp, welche auf der Kanalhalbleiterschicht angeordnet und mit der Oberfläche der Kanalhalbleiterschicht in Kontakt ist, wobei die zweite Halbleiterschicht das andere Gebiet des Source-/Draingebiets bildet.
ein Substrat mit einer Hauptoberfläche;
eine erste leitende Schicht von einem ersten Leitfähigkeits typ, welche auf der Hauptoberfläche des Substrats angeordnet ist und das eine Gebiet eines source-/Draingebiets bildet;
einen ersten Zwischenschicht-Isolierfilm, der auf dem Sub strat angeordnet ist;
eine erste Gateelektrode (72) und eine zweite Gateelektrode (73), welche auf dem ersten zwischenschicht-Isolierfilm an geordnet sind und aneinandergrenzen, wobei jede der ersten und der zweiten Gateelektrode eine obere Oberfläche und eine untere Oberfläche aufweist;
einen zweiten Zwischenschicht-Isolierfilm, der auf dem ersten Zwischenschicht-Isolierfilm angeordnet ist und die erste und die zweite Gateelektrode bedeckt;
ein Kontaktloch (74), das zum Freilegen eines Abschnitts der Oberfläche der ersten leitenden Schicht vorgesehen ist, wo bei das Kontaktloch (74) sich über die erste Gateelektrode (72) und die zweite Gateelektrode (73) erstreckt und den ersten Zwischenschicht-Isolierfilm, die erste und die zweite Gateelektrode und den zweiten Zwischenschicht-Isolierfilm durchdringt;
einen Gateisolierfilm, der eine Seitenwandung des Kontakt lochs (74) bedeckt;
eine erste Halbleiterschicht vom ersten Leitfähigkeitstyp, welche in dem Kontaktloch (74) gebildet ist, wobei die erste Halbleiterschicht mit der Oberfläche der ersten leitenden Schicht in Kontakt ist und sich von der Oberfläche der ersten leitenden Schicht zu dem im wesentlichen selben Niveau wie die untere Oberfläche der Gateelektrode er streckt;
eine Kanalhalbleiterschicht, die in dem Kontaktloch gebildet ist, wobei die Kanalhalbleiterschicht mit der Oberfläche der ersten Halbleiterschicht in Kontakt ist und sich von der Oberfläche der ersten Halbleiterschicht zu dem im wesent lichen selben Niveau wie die obere Oberfläche der Gateelek trode erstreckt; und
eine zweite Halbleiterschicht vom ersten Leitfähigkeitstyp, welche auf der Kanalhalbleiterschicht angeordnet und mit der Oberfläche der Kanalhalbleiterschicht in Kontakt ist, wobei die zweite Halbleiterschicht das andere Gebiet des Source-/Draingebiets bildet.
23. Halbleitereinrichtung, welche eine UND-Schaltung ent
hält, umfassend:
ein Substrat;
eine erste leitende Schicht (GND) von einem ersten Leitfä higkeitstyp, welche auf dem Substrat angeordnet;
einen ersten Zwischenschicht-Isolierfilm (75), der auf dem Substrat angeordnet ist und die erste leitende Schicht (GND) bedeckt;
eine erste Gateelektrode (76), die auf dem ersten Zwischen schicht-Isolierfilm (75) angeordnet ist und eine obere Ober fläche und eine untere Oberfläche aufweist;
einen zweiten Zwischenschicht-Isolierfilm (77), der auf dem ersten Zwischenschicht-Isolierfilm (75) angeordnet ist und die erste Gateelektrode (76) bedeckt;
eine zweite Gateelektrode (78), die auf dem zweiten Zwischenschicht-Isolierfilm (77) angeordnet ist und eine obere Oberfläche und eine untere Oberfläche aufweist;
einen dritten Zwischenschicht-Isolierfilm (79), der auf dem zweiten Zwischenschicht-Isolierfilm (77) angeordnet ist und die zweite Gateelektrode (78) bedeckt;
ein Kontaktloch (10), das den ersten Zwischenschicht-Iso lierfilm (75), die erste Gateelektrode (76), den zweiten Zwischenschicht-Isolierfilm (77), die zweite Gateelektrode (78) und den dritten Zwischenschicht-Isolierfilm (79) durch dringt und zum Freilegen eines Abschnitts der Oberfläche der ersten leitenden Schicht (GND) vorgesehen ist;
einen Gateisolierfilm, der die im Kontaktloch (10) freige legten Seitenwandungen der ersten Elektrode (76) und der zweiten Elektrode (78) bedeckt;
eine erste Halbleiterschicht (106) vom ersten Leitfähig keitstyp, welche in dem Kontaktloch (10) gebildet ist, wobei die erste Halbleiterschicht (106) mit der Oberfläche der ersten leitenden Schicht (GND) in Kontakt ist und sich von der Oberfläche der ersten leitenden Schicht (GND) zu dem im wesentlichen selben Niveau wie die untere Oberfläche der ersten Gateelektrode (76) erstreckt;
eine erste Kanalhalbleiterschicht (107), die in dem Kontakt loch (10) gebildet ist, wobei die erste Kanalhalbleiter schicht (107) mit der Oberfläche der ersten Halbleiter schicht (106) in Kontakt ist und sich von der Oberfläche der ersten Halbleiterschicht (106) zu dem im wesentlichen selben Niveau wie die obere Oberfläche der ersten Gateelektrode (76) erstreckt;
eine zweite Kanalhalbleiterschicht (108) von einem zweiten Leitfähigkeitstyp, welche in dem Kontaktloch (10) gebildet ist und sich von der unteren Oberfläche der zweiten Gate elektrode (78) zu dem im wesentlichen selben Niveau wie die obere Oberfläche der zweiten Gateelektrode (78) erstreckt; und
eine zweite Halbleiterschicht (Vout) vom ersten Leitfähig keitstyp, welche auf der zweiten Kanalhalbleiterschicht (108) angeordnet ist, wobei die zweite Halbleiterschicht (Vout) mit der Oberfläche der zweiten Kanalhalbleiterschicht (108) in Kontakt ist und das andere Gebiet des Source- /Draingebiets bildet.
ein Substrat;
eine erste leitende Schicht (GND) von einem ersten Leitfä higkeitstyp, welche auf dem Substrat angeordnet;
einen ersten Zwischenschicht-Isolierfilm (75), der auf dem Substrat angeordnet ist und die erste leitende Schicht (GND) bedeckt;
eine erste Gateelektrode (76), die auf dem ersten Zwischen schicht-Isolierfilm (75) angeordnet ist und eine obere Ober fläche und eine untere Oberfläche aufweist;
einen zweiten Zwischenschicht-Isolierfilm (77), der auf dem ersten Zwischenschicht-Isolierfilm (75) angeordnet ist und die erste Gateelektrode (76) bedeckt;
eine zweite Gateelektrode (78), die auf dem zweiten Zwischenschicht-Isolierfilm (77) angeordnet ist und eine obere Oberfläche und eine untere Oberfläche aufweist;
einen dritten Zwischenschicht-Isolierfilm (79), der auf dem zweiten Zwischenschicht-Isolierfilm (77) angeordnet ist und die zweite Gateelektrode (78) bedeckt;
ein Kontaktloch (10), das den ersten Zwischenschicht-Iso lierfilm (75), die erste Gateelektrode (76), den zweiten Zwischenschicht-Isolierfilm (77), die zweite Gateelektrode (78) und den dritten Zwischenschicht-Isolierfilm (79) durch dringt und zum Freilegen eines Abschnitts der Oberfläche der ersten leitenden Schicht (GND) vorgesehen ist;
einen Gateisolierfilm, der die im Kontaktloch (10) freige legten Seitenwandungen der ersten Elektrode (76) und der zweiten Elektrode (78) bedeckt;
eine erste Halbleiterschicht (106) vom ersten Leitfähig keitstyp, welche in dem Kontaktloch (10) gebildet ist, wobei die erste Halbleiterschicht (106) mit der Oberfläche der ersten leitenden Schicht (GND) in Kontakt ist und sich von der Oberfläche der ersten leitenden Schicht (GND) zu dem im wesentlichen selben Niveau wie die untere Oberfläche der ersten Gateelektrode (76) erstreckt;
eine erste Kanalhalbleiterschicht (107), die in dem Kontakt loch (10) gebildet ist, wobei die erste Kanalhalbleiter schicht (107) mit der Oberfläche der ersten Halbleiter schicht (106) in Kontakt ist und sich von der Oberfläche der ersten Halbleiterschicht (106) zu dem im wesentlichen selben Niveau wie die obere Oberfläche der ersten Gateelektrode (76) erstreckt;
eine zweite Kanalhalbleiterschicht (108) von einem zweiten Leitfähigkeitstyp, welche in dem Kontaktloch (10) gebildet ist und sich von der unteren Oberfläche der zweiten Gate elektrode (78) zu dem im wesentlichen selben Niveau wie die obere Oberfläche der zweiten Gateelektrode (78) erstreckt; und
eine zweite Halbleiterschicht (Vout) vom ersten Leitfähig keitstyp, welche auf der zweiten Kanalhalbleiterschicht (108) angeordnet ist, wobei die zweite Halbleiterschicht (Vout) mit der Oberfläche der zweiten Kanalhalbleiterschicht (108) in Kontakt ist und das andere Gebiet des Source- /Draingebiets bildet.
24. Halbleitereinrichtung nach Anspruch 23, bei welcher
eine dritte Halbleiterschicht vom zweiten Leitfähigkeitstyp
zwischen der ersten und der zweiten Kanalhalbleiterschicht
angeordnet ist.
25. Halbleitereinrichtung nach Anspruch 23, bei welcher
eine dritte Halbleiterschicht vom ersten Leitfähigkeitstyp
zwischen der ersten und der zweiten Kanalhalbleiterschicht
angeordnet ist.
26. Halbleitereinrichtung, welche eine Inverterschaltung
enthält, umfassend:
eine erste n⁺-leitende Schicht;
einen ersten Zwischenschicht-Isolierfilm, der auf der ersten n⁺-leitenden Schicht angeordnet ist;
eine erste Gateelektrode, die auf dem ersten Zwischen schicht-Isolierfilm angeordnet ist und eine obere Oberfläche und eine untere Oberfläche aufweist;
einen zweiten Zwischenschicht-Isolierfilm, der auf dem ersten Zwischenschicht-Isolierfilm angeordnet ist und die erste Gateelektrode bedeckt;
ein erstes Kontaktloch, das den ersten Zwischenschicht-Iso lierfilm, die erste Gateelektrode und den zweiten Zwischen schicht-Isolierfilm durchdringt und zum Freilegen eines Ab schnitts der Oberfläche der ersten n⁺-leitenden Schicht vor gesehen ist;
einen ersten Gateisolierfilm, der eine Seitenwandung des ersten Kontaktlochs bedeckt;
eine erste n⁺-Halbleiterschicht, die in dem ersten Kontakt loch gebildet ist, wobei die erste n⁺-Halbleiterschicht mit der Oberfläche der ersten n⁺-leitenden Schicht in Kontakt ist und sich von der Oberfläche der ersten n⁺-leitenden Schicht zu dem im wesentlichen selben Niveau wie die untere Oberfläche der ersten Gateelektrode erstreckt;
eine p⁻-Halbleiterschicht, die in dem ersten Kontaktloch gebildet ist, wobei die p⁻-Halbleiterschicht mit der Ober fläche der ersten n⁺-Halbleiterschicht in Kontakt ist und sich von der Oberfläche der ersten n⁺-Halbleiterschicht zu dem im wesentlichen selben Niveau wie die obere Oberfläche der ersten Gateelektrode erstreckt;
eine zweite n⁺-Halbleiterschicht, die in dem ersten Kontakt loch gebildet und auf der p⁻-Halbleiterschicht angeordnet ist, wobei die zweite n⁺-Halbleiterschicht mit der Ober fläche der p⁻-Halbleiterschicht in Kontakt ist und das andere Gebiet des Source-/Draingebiets bildet;
eine zweite n⁺-leitende Schicht, die auf dem zweiten Zwi schenschicht-Isolierfilm angeordnet und mit der zweiten n⁺-leitenden Schicht in Kontakt ist;
eine erste p⁺-leitende Schicht, die auf der zweiten n⁺-lei tenden Schicht angeordnet ist;
einen dritten Zwischenschicht-Isolierfilm, der auf der ersten p⁺-leitenden Schicht angeordnet ist;
eine zweite Gateelektrode, die auf dem dritten Zwischen schicht-Isolierfilm angeordnet ist;
einen vierten Zwischenschicht-Isolierfilm, der auf dem drit ten Zwischenschicht-Isolierfilm angeordnet ist und die zwei te Gateelektrode bedeckt;
ein zweites Kontaktloch, das den vierten Zwischenschicht-Isolierfilm, die zweite Gateelektrode und den dritten Zwi schenschicht-Isolierfilm durchdringt und zum Freilegen eines Abschnitts der Oberfläche der ersten p⁺-leitenden Schicht vorgesehen ist;
einen zweiten Gateisolierfilm, der eine Seitenwandung des zweiten Kontaktlochs bedeckt;
eine erste p⁺-Halbleiterschicht, die in dem zweiten Kontakt loch gebildet ist, wobei die erste p⁺-Halbleiterschicht mit der Oberfläche der ersten p⁺-leitenden Schicht in Kontakt ist und sich von der Oberfläche der ersten p⁺-leitenden Schicht zu dem im wesentlichen selben Niveau wie die untere Oberfläche der zweiten Gateelektrode erstreckt;
eine n⁻-Halbleiterschicht, die in dem Kontaktloch gebildet ist, wobei die n⁻-Halbleiterschicht mit der Oberfläche der ersten p⁺-Halbleiterschicht in Kontakt ist und sich von der Oberfläche der ersten p⁺-Halbleiterschicht zu dem im wesent lichen selben Niveau wie die obere Oberfläche der zweiten Gateelektrode erstreckt;
eine zweite p⁺-Halbleiterschicht, die in dem Kontaktloch ge bildet ist das andere Gebiet des Sorce-/Draingebiets bildet, wobei die zweite p⁺-Halbleiterschicht auf der n⁻-Halbleiter schicht angeordnet und mit der Oberfläche der n⁻-Halbleiter schicht in Kontakt ist; und
eine zweite p⁺-leitende Schicht, die auf dem vierten Zwi schenschicht-Isolierfilm angeordnet und mit der zweiten p⁺-Halbleiterschicht in Kontakt ist.
eine erste n⁺-leitende Schicht;
einen ersten Zwischenschicht-Isolierfilm, der auf der ersten n⁺-leitenden Schicht angeordnet ist;
eine erste Gateelektrode, die auf dem ersten Zwischen schicht-Isolierfilm angeordnet ist und eine obere Oberfläche und eine untere Oberfläche aufweist;
einen zweiten Zwischenschicht-Isolierfilm, der auf dem ersten Zwischenschicht-Isolierfilm angeordnet ist und die erste Gateelektrode bedeckt;
ein erstes Kontaktloch, das den ersten Zwischenschicht-Iso lierfilm, die erste Gateelektrode und den zweiten Zwischen schicht-Isolierfilm durchdringt und zum Freilegen eines Ab schnitts der Oberfläche der ersten n⁺-leitenden Schicht vor gesehen ist;
einen ersten Gateisolierfilm, der eine Seitenwandung des ersten Kontaktlochs bedeckt;
eine erste n⁺-Halbleiterschicht, die in dem ersten Kontakt loch gebildet ist, wobei die erste n⁺-Halbleiterschicht mit der Oberfläche der ersten n⁺-leitenden Schicht in Kontakt ist und sich von der Oberfläche der ersten n⁺-leitenden Schicht zu dem im wesentlichen selben Niveau wie die untere Oberfläche der ersten Gateelektrode erstreckt;
eine p⁻-Halbleiterschicht, die in dem ersten Kontaktloch gebildet ist, wobei die p⁻-Halbleiterschicht mit der Ober fläche der ersten n⁺-Halbleiterschicht in Kontakt ist und sich von der Oberfläche der ersten n⁺-Halbleiterschicht zu dem im wesentlichen selben Niveau wie die obere Oberfläche der ersten Gateelektrode erstreckt;
eine zweite n⁺-Halbleiterschicht, die in dem ersten Kontakt loch gebildet und auf der p⁻-Halbleiterschicht angeordnet ist, wobei die zweite n⁺-Halbleiterschicht mit der Ober fläche der p⁻-Halbleiterschicht in Kontakt ist und das andere Gebiet des Source-/Draingebiets bildet;
eine zweite n⁺-leitende Schicht, die auf dem zweiten Zwi schenschicht-Isolierfilm angeordnet und mit der zweiten n⁺-leitenden Schicht in Kontakt ist;
eine erste p⁺-leitende Schicht, die auf der zweiten n⁺-lei tenden Schicht angeordnet ist;
einen dritten Zwischenschicht-Isolierfilm, der auf der ersten p⁺-leitenden Schicht angeordnet ist;
eine zweite Gateelektrode, die auf dem dritten Zwischen schicht-Isolierfilm angeordnet ist;
einen vierten Zwischenschicht-Isolierfilm, der auf dem drit ten Zwischenschicht-Isolierfilm angeordnet ist und die zwei te Gateelektrode bedeckt;
ein zweites Kontaktloch, das den vierten Zwischenschicht-Isolierfilm, die zweite Gateelektrode und den dritten Zwi schenschicht-Isolierfilm durchdringt und zum Freilegen eines Abschnitts der Oberfläche der ersten p⁺-leitenden Schicht vorgesehen ist;
einen zweiten Gateisolierfilm, der eine Seitenwandung des zweiten Kontaktlochs bedeckt;
eine erste p⁺-Halbleiterschicht, die in dem zweiten Kontakt loch gebildet ist, wobei die erste p⁺-Halbleiterschicht mit der Oberfläche der ersten p⁺-leitenden Schicht in Kontakt ist und sich von der Oberfläche der ersten p⁺-leitenden Schicht zu dem im wesentlichen selben Niveau wie die untere Oberfläche der zweiten Gateelektrode erstreckt;
eine n⁻-Halbleiterschicht, die in dem Kontaktloch gebildet ist, wobei die n⁻-Halbleiterschicht mit der Oberfläche der ersten p⁺-Halbleiterschicht in Kontakt ist und sich von der Oberfläche der ersten p⁺-Halbleiterschicht zu dem im wesent lichen selben Niveau wie die obere Oberfläche der zweiten Gateelektrode erstreckt;
eine zweite p⁺-Halbleiterschicht, die in dem Kontaktloch ge bildet ist das andere Gebiet des Sorce-/Draingebiets bildet, wobei die zweite p⁺-Halbleiterschicht auf der n⁻-Halbleiter schicht angeordnet und mit der Oberfläche der n⁻-Halbleiter schicht in Kontakt ist; und
eine zweite p⁺-leitende Schicht, die auf dem vierten Zwi schenschicht-Isolierfilm angeordnet und mit der zweiten p⁺-Halbleiterschicht in Kontakt ist.
27. Halbleitereinrichtung, welche eine Flipflopschaltung
enthält, umfassend:
ein Substrat;
eine erste leitende Schicht von einem ersten Leitfähigkeits typ, welche auf dem Substrat angeordnet ist;
einen ersten Zwischenschicht-Isolierfilm, der auf dem Sub strat angeordnet ist und die erste leitende Schicht bedeckt;
eine erste Gateelektrode vom ersten Leitfähigkeitstyp, wel che auf dem ersten Zwischenschicht-Isolierfilm angeordnet ist und eine obere Oberfläche und eine untere Oberfläche aufweist;
einen zweiten Zwischenschicht-Isolierfilm, der auf dem ersten Zwischenschicht-Isolierfilm angeordnet ist und die erste Gateelektrode bedeckt;
ein erstes Kontaktloch, das den ersten Zwischenschicht-Iso lierfilm, die erste Gateelektrode und den zweiten Zwischen schicht-Isolierfilm durchdringt und zum Freilegen eines Ab schnitts der Oberfläche der ersten leitenden Schicht vorge sehen ist;
einen ersten Gateisolierfilm, der eine Seitenwandung des ersten Kontaktlochs bedeckt;
eine erste Halbleiterschicht vom ersten Leitfähigkeitstyp, welche in dem ersten Kontaktloch gebildet ist, wobei die erste Halbleiterschicht mit der Oberfläche der ersten lei tenden Schicht in Kontakt ist und sich von der Oberfläche der ersten leitenden Schicht zu dem im wesentlichen selben Niveau wie die untere Oberfläche der ersten Gateelektrode erstreckt;
eine erste Kanalhalbleiterschicht von einem zweiten Leitfä higkeitstyp, welche in dem ersten Kontaktloch gebildet ist, wobei die erste Kanalhalbleiterschicht mit der Oberfläche der ersten Halbleiterschicht in Kontakt ist und sich von der Oberfläche der ersten Halbleiterschicht zu dem im wesent lichen selben Niveau wie die obere Oberfläche der ersten Gateelektrode erstreckt;
eine zweite Halbleiterschicht vom ersten Leitfähigkeitstyp, welche in dem ersten Kontaktloch gebildet ist und das andere Gebiet des Source-/Draingebiets bildet, wobei die zweite Halbleiterschicht auf der ersten Kanalhalbleiterschicht an geordnet und mit der Oberfläche der ersten Kanalhalbleiter schicht in Kontakt ist;
eine zweite Gateelektrode vom ersten Leitfähigkeitstyp, wel che auf dem zweiten Zwischenschicht-Isolierfilm angeordnet und mit der zweiten Halbleiterschicht in Kontakt ist;
einen dritten Zwischenschicht-Isolierfilm, der auf dem zwei ten Zwischenschicht-Isolierfilm angeordnet ist und die zwei te Gateelektrode bedeckt;
ein zweites Kontaktloch, das den dritten Zwischenschicht-Isolierfilm, die zweite Gateelektrode und den zweiten Zwi schenschicht-Isolierfilm durchdringt und zum Freilegen eines Abschnitts der Oberfläche der ersten Gateelektrode vorgese hen ist;
einen zweiten Gateisolierfilm, der eine Seitenwandung des zweiten Kontaktlochs bedeckt;
eine dritte Halbleiterschicht vom ersten Leitfähigkeitstyp, welche in dem zweiten Kontaktloch gebildet ist, wobei die dritte Halbleiterschicht mit der Oberfläche der ersten Gate elektrode in Kontakt ist und sich von der Oberfläche der ersten Gateelektrode zu dem im wesentlichen selben Niveau wie die untere Oberfläche der zweiten Gateelektrode er streckt;
eine zweite Kanalhalbleiterschicht vom zweiten Leitfähig keitstyp, welche in dem zweiten Kontaktloch gebildet ist, wobei die zweite Kanalhalbleiterschicht mit der Oberfläche der dritten Halbleiterschicht in Kontakt ist und sich von der Oberfläche der dritten Halbleiterschicht zu dem im wesentlichen selben Niveau wie die obere Oberfläche der zweiten Gateelektrode erstreckt;
eine vierte Halbleiterschicht vom ersten Leitfähigkeitstyp, welche in dem zweiten Kontaktloch gebildet und auf der zwei ten Kanalhalbleiterschicht angeordnet ist, wobei die vierte Halbleiterschicht mit der Oberfläche der zweiten Kanalhalb leiterschicht in Kontakt ist und das andere Gebiet des Sorce-/Draingebiets bildet; und
eine zweite leitende Schicht vom ersten Leitfähigkeitstyp, welche auf dem dritten Zwischenschicht-Isolierfilm ange ordnet und mit der vierten Halbleiterschicht verbunden ist.
ein Substrat;
eine erste leitende Schicht von einem ersten Leitfähigkeits typ, welche auf dem Substrat angeordnet ist;
einen ersten Zwischenschicht-Isolierfilm, der auf dem Sub strat angeordnet ist und die erste leitende Schicht bedeckt;
eine erste Gateelektrode vom ersten Leitfähigkeitstyp, wel che auf dem ersten Zwischenschicht-Isolierfilm angeordnet ist und eine obere Oberfläche und eine untere Oberfläche aufweist;
einen zweiten Zwischenschicht-Isolierfilm, der auf dem ersten Zwischenschicht-Isolierfilm angeordnet ist und die erste Gateelektrode bedeckt;
ein erstes Kontaktloch, das den ersten Zwischenschicht-Iso lierfilm, die erste Gateelektrode und den zweiten Zwischen schicht-Isolierfilm durchdringt und zum Freilegen eines Ab schnitts der Oberfläche der ersten leitenden Schicht vorge sehen ist;
einen ersten Gateisolierfilm, der eine Seitenwandung des ersten Kontaktlochs bedeckt;
eine erste Halbleiterschicht vom ersten Leitfähigkeitstyp, welche in dem ersten Kontaktloch gebildet ist, wobei die erste Halbleiterschicht mit der Oberfläche der ersten lei tenden Schicht in Kontakt ist und sich von der Oberfläche der ersten leitenden Schicht zu dem im wesentlichen selben Niveau wie die untere Oberfläche der ersten Gateelektrode erstreckt;
eine erste Kanalhalbleiterschicht von einem zweiten Leitfä higkeitstyp, welche in dem ersten Kontaktloch gebildet ist, wobei die erste Kanalhalbleiterschicht mit der Oberfläche der ersten Halbleiterschicht in Kontakt ist und sich von der Oberfläche der ersten Halbleiterschicht zu dem im wesent lichen selben Niveau wie die obere Oberfläche der ersten Gateelektrode erstreckt;
eine zweite Halbleiterschicht vom ersten Leitfähigkeitstyp, welche in dem ersten Kontaktloch gebildet ist und das andere Gebiet des Source-/Draingebiets bildet, wobei die zweite Halbleiterschicht auf der ersten Kanalhalbleiterschicht an geordnet und mit der Oberfläche der ersten Kanalhalbleiter schicht in Kontakt ist;
eine zweite Gateelektrode vom ersten Leitfähigkeitstyp, wel che auf dem zweiten Zwischenschicht-Isolierfilm angeordnet und mit der zweiten Halbleiterschicht in Kontakt ist;
einen dritten Zwischenschicht-Isolierfilm, der auf dem zwei ten Zwischenschicht-Isolierfilm angeordnet ist und die zwei te Gateelektrode bedeckt;
ein zweites Kontaktloch, das den dritten Zwischenschicht-Isolierfilm, die zweite Gateelektrode und den zweiten Zwi schenschicht-Isolierfilm durchdringt und zum Freilegen eines Abschnitts der Oberfläche der ersten Gateelektrode vorgese hen ist;
einen zweiten Gateisolierfilm, der eine Seitenwandung des zweiten Kontaktlochs bedeckt;
eine dritte Halbleiterschicht vom ersten Leitfähigkeitstyp, welche in dem zweiten Kontaktloch gebildet ist, wobei die dritte Halbleiterschicht mit der Oberfläche der ersten Gate elektrode in Kontakt ist und sich von der Oberfläche der ersten Gateelektrode zu dem im wesentlichen selben Niveau wie die untere Oberfläche der zweiten Gateelektrode er streckt;
eine zweite Kanalhalbleiterschicht vom zweiten Leitfähig keitstyp, welche in dem zweiten Kontaktloch gebildet ist, wobei die zweite Kanalhalbleiterschicht mit der Oberfläche der dritten Halbleiterschicht in Kontakt ist und sich von der Oberfläche der dritten Halbleiterschicht zu dem im wesentlichen selben Niveau wie die obere Oberfläche der zweiten Gateelektrode erstreckt;
eine vierte Halbleiterschicht vom ersten Leitfähigkeitstyp, welche in dem zweiten Kontaktloch gebildet und auf der zwei ten Kanalhalbleiterschicht angeordnet ist, wobei die vierte Halbleiterschicht mit der Oberfläche der zweiten Kanalhalb leiterschicht in Kontakt ist und das andere Gebiet des Sorce-/Draingebiets bildet; und
eine zweite leitende Schicht vom ersten Leitfähigkeitstyp, welche auf dem dritten Zwischenschicht-Isolierfilm ange ordnet und mit der vierten Halbleiterschicht verbunden ist.
28. Halbleitereinrichtung, welche eine Verstärkungszelle
enthält, umfassend:
ein Substrat;
eine erste Gateelektrode von einem zweiten Leitfähigkeits typ, welche auf dem Substrat angeordnet ist;
ein Source-/Draingebiet von einem ersten Leitfähigkeitstyp, welches auf einer Hauptoberfläche des Substrats angeordnet ist und sich an gegenüberliegenden Seiten der ersten Gate elektrode befindet;
einen ersten Zwischenschicht-Isolierfilm, der auf dem Sub strat angeordnet ist und die erste Gateelektrode bedeckt;
eine zweite Gateelektrode, die auf dem ersten Zwischen schicht-Isolierfilm angeordnet ist;
einen zweiten Zwischenschicht-Isolierfilm, der auf dem ersten Zwischenschicht-Isolierfilm angeordnet ist und die zweite Gateelektrode bedeckt;
ein Kontaktloch, das die zweite Gateelektrode und den ersten Zwischenschicht-Isolierfilm durchdringt und zum Freilegen eines Abschnitts der Oberfläche der ersten Gateelektrode vorgesehen ist;
einen Gateisolierfilm, der eine Seitenwandung des Kontakt lochs bedeckt;
eine erste Halbleiterschicht von einem zweiten Leitfähig keitstyp, welche in dem Kontaktloch gebildet ist, wobei die erste Halbleiterschicht mit der Oberfläche der ersten Gate elektrode in Kontakt ist und sich von der Oberfläche der ersten Gateelektrode zu dem im wesentlichen selben Niveau wie eine untere Oberfläche der zweiten Gateelektrode er streckt;
eine Kanalhalbleiterschicht vom ersten Leitfähigkeitstyp, welche in dem Kontaktloch gebildet ist, wobei die Kanal halbleiterschicht mit der Oberfläche der ersten Halbleiter schicht in Kontakt ist und sich von der Oberfläche der ersten Halbleiterschicht zu dem im wesentlichen selben Niveau wie eine obere Oberfläche der zweiten Gateelektrode erstreckt;
eine dritte Halbleiterschicht vom zweiten Leitfähigkeits typ, welche in dem Kontaktloch gebildet und auf der Kanal halbleiterschicht angeordnet ist, wobei die dritte Halblei terschicht mit der Oberfläche der Kanalhalbleiterschicht in Kontakt ist und das andere Gebiet des Source-/Draingebiets bildet; und
eine leitende Schicht vom zweiten Leitfähigkeitstyp, welche auf dem zweiten Zwischenschicht-Isolierfilm gebildet und mit der dritten Halbleiterschicht in Kontakt ist.
ein Substrat;
eine erste Gateelektrode von einem zweiten Leitfähigkeits typ, welche auf dem Substrat angeordnet ist;
ein Source-/Draingebiet von einem ersten Leitfähigkeitstyp, welches auf einer Hauptoberfläche des Substrats angeordnet ist und sich an gegenüberliegenden Seiten der ersten Gate elektrode befindet;
einen ersten Zwischenschicht-Isolierfilm, der auf dem Sub strat angeordnet ist und die erste Gateelektrode bedeckt;
eine zweite Gateelektrode, die auf dem ersten Zwischen schicht-Isolierfilm angeordnet ist;
einen zweiten Zwischenschicht-Isolierfilm, der auf dem ersten Zwischenschicht-Isolierfilm angeordnet ist und die zweite Gateelektrode bedeckt;
ein Kontaktloch, das die zweite Gateelektrode und den ersten Zwischenschicht-Isolierfilm durchdringt und zum Freilegen eines Abschnitts der Oberfläche der ersten Gateelektrode vorgesehen ist;
einen Gateisolierfilm, der eine Seitenwandung des Kontakt lochs bedeckt;
eine erste Halbleiterschicht von einem zweiten Leitfähig keitstyp, welche in dem Kontaktloch gebildet ist, wobei die erste Halbleiterschicht mit der Oberfläche der ersten Gate elektrode in Kontakt ist und sich von der Oberfläche der ersten Gateelektrode zu dem im wesentlichen selben Niveau wie eine untere Oberfläche der zweiten Gateelektrode er streckt;
eine Kanalhalbleiterschicht vom ersten Leitfähigkeitstyp, welche in dem Kontaktloch gebildet ist, wobei die Kanal halbleiterschicht mit der Oberfläche der ersten Halbleiter schicht in Kontakt ist und sich von der Oberfläche der ersten Halbleiterschicht zu dem im wesentlichen selben Niveau wie eine obere Oberfläche der zweiten Gateelektrode erstreckt;
eine dritte Halbleiterschicht vom zweiten Leitfähigkeits typ, welche in dem Kontaktloch gebildet und auf der Kanal halbleiterschicht angeordnet ist, wobei die dritte Halblei terschicht mit der Oberfläche der Kanalhalbleiterschicht in Kontakt ist und das andere Gebiet des Source-/Draingebiets bildet; und
eine leitende Schicht vom zweiten Leitfähigkeitstyp, welche auf dem zweiten Zwischenschicht-Isolierfilm gebildet und mit der dritten Halbleiterschicht in Kontakt ist.
29. Halbleitereinrichtung, welche eine Matrix einer
Flüssigkristallanzeige enthält, umfassend:
eine erste leitende Schicht von einem ersten Leitfähigkeits typ, welche auf einem Substrat angeordnet ist und das eine Gebiet eines Source-/Draingebiets bildet;
einen ersten Zwischenschicht-Isolierfilm, der auf dem Sub strat angeordnet ist;
eine Gateelektrode mit einer oberen Oberfläche und einer unteren Oberfläche, welche auf dem ersten Zwischenschicht-Isolierfilm angeordnet ist;
einen zweiten Zwischenschicht-Isolierfilm, der auf dem ersten Zwischenschicht-Isolierfilm angeordnet ist und die Gateelektrode bedeckt;
ein Kontaktloch, das den ersten Zwischenschicht-Isolierfilm, die Gateelektrode und den zweiten Zwischenschicht-Isolier film durchdringt und zum Freilegen eines Abschnitts der Oberfläche der ersten leitenden Schicht vorgesehen ist;
einen Gateisolierfilm, der eine Seitenwandung des Kontakt lochs bedeckt;
eine erste Halbleiterschicht vom ersten Leitfähigkeitstyp, welche in dem Kontaktloch gebildet ist, wobei die erste Halbleiterschicht mit der Oberfläche der ersten leitenden Schicht in Kontakt ist und sich von der Oberfläche der ersten leitenden Schicht zu dem im wesentlichen selben Niveau wie die untere Oberfläche der Gateelektrode er streckt;
eine Kanalhalbleiterschicht, die in dem Kontaktloch gebildet ist, wobei die Kanalhalbleiterschicht mit der Oberfläche der ersten Halbleiterschicht in Kontakt ist und sich von der Oberfläche der ersten Halbleiterschicht zu dem im wesent lichen selben Niveau wie die obere Oberfläche der Gateelek trode erstreckt;
eine zweite Halbleiterschicht vom ersten Leitfähigkeitstyp, welche in dem Kontaktloch gebildet und auf der Kanalhalblei terschicht angeordnet ist, wobei die zweite Halbleiter schicht mit der Oberfläche der Kanalhalbleiterschicht in Kontakt ist und das andere Gebiet des Source-/Draingebiets bildet; und
eine Pixelelektrode, die mit der zweiten Halbleiterschicht verbunden ist.
eine erste leitende Schicht von einem ersten Leitfähigkeits typ, welche auf einem Substrat angeordnet ist und das eine Gebiet eines Source-/Draingebiets bildet;
einen ersten Zwischenschicht-Isolierfilm, der auf dem Sub strat angeordnet ist;
eine Gateelektrode mit einer oberen Oberfläche und einer unteren Oberfläche, welche auf dem ersten Zwischenschicht-Isolierfilm angeordnet ist;
einen zweiten Zwischenschicht-Isolierfilm, der auf dem ersten Zwischenschicht-Isolierfilm angeordnet ist und die Gateelektrode bedeckt;
ein Kontaktloch, das den ersten Zwischenschicht-Isolierfilm, die Gateelektrode und den zweiten Zwischenschicht-Isolier film durchdringt und zum Freilegen eines Abschnitts der Oberfläche der ersten leitenden Schicht vorgesehen ist;
einen Gateisolierfilm, der eine Seitenwandung des Kontakt lochs bedeckt;
eine erste Halbleiterschicht vom ersten Leitfähigkeitstyp, welche in dem Kontaktloch gebildet ist, wobei die erste Halbleiterschicht mit der Oberfläche der ersten leitenden Schicht in Kontakt ist und sich von der Oberfläche der ersten leitenden Schicht zu dem im wesentlichen selben Niveau wie die untere Oberfläche der Gateelektrode er streckt;
eine Kanalhalbleiterschicht, die in dem Kontaktloch gebildet ist, wobei die Kanalhalbleiterschicht mit der Oberfläche der ersten Halbleiterschicht in Kontakt ist und sich von der Oberfläche der ersten Halbleiterschicht zu dem im wesent lichen selben Niveau wie die obere Oberfläche der Gateelek trode erstreckt;
eine zweite Halbleiterschicht vom ersten Leitfähigkeitstyp, welche in dem Kontaktloch gebildet und auf der Kanalhalblei terschicht angeordnet ist, wobei die zweite Halbleiter schicht mit der Oberfläche der Kanalhalbleiterschicht in Kontakt ist und das andere Gebiet des Source-/Draingebiets bildet; und
eine Pixelelektrode, die mit der zweiten Halbleiterschicht verbunden ist.
30. Verfahren zum Herstellen einer Halbleitereinrichtung,
bei welcher ein Gatetransistor so betreibbar ist, daß er
Informationen in einem Kondensator speichert, welcher aus
einem an einer Kreuzung zwischen einer Bitleitung und einer
Wortleitung angeordneten Speicherknoten (26), einem Konden
sator-Isolierfilm und einer Zellplattenelektrode gebildet
wird, welches die Schritte umfaßt:
Herstellen eines Substrats (90), auf welchem ein dielektri sches Teil (201) und eine Halbleiterschicht (202) aufeinan derfolgend gebildet werden;
Bilden einer Störstellen von einem ersten Leitfähigkeitstyp enthaltenden ersten leitenden Schicht (24) auf der Ober fläche der Halbleiterschicht (202), wobei die erste leitende Schicht (24) das eine Gebiet eines Source-/Draingebiets und auch die Bitleitung bildet;
Bilden eines ersten Zwischenschicht-Isolierfilms (8) auf dem Substrat;
Bilden einer Gateelektrode (25), die die Wortleitung bildet und eine obere und eine untere Oberfläche aufweist, auf dem ersten Zwischenschicht-Isolierfilm (8);
Bilden eines zweiten Zwischenschicht-Isolierfilms (9) auf dem Substrat, um die Gateelektrode (25) zu bedecken;
Bilden eines Kontaktlochs (10), das den ersten Zwischen schicht-Isolierfilm (8), die Gateelektrode (25) und den zweiten Zwischenschicht-Isolierfilm (9) durchdringt und die Oberfläche der ersten leitenden Schicht (24) erreicht;
Bedecken einer Seitenwandung des Kontaktlochs (10) mit einem Gateisolierfilm (4);
Bilden einer zweiten Halbleiterschicht (15) auf dem Substrat (90), wobei die zweite Halbleiterschicht (15) mit der Ober fläche der ersten leitenden Schicht (24) in Kontakt ist und das Kontaktloch (10) ausfüllt;
Implantieren von Störstellen vom ersten Leitfähigkeitstyp in die Oberfläche der zweiten Halbleiterschicht (15);
Diffundieren der in die Oberfläche der zweiten Halbleiter schicht (15) implantierten Störstellen in die zweite Halb leiterschicht (15) und Diffundieren der in der ersten lei tenden Schicht (24) enthaltenen Störstellen aus der ersten leitenden Schicht (24) in die zweite Halbleiterschicht (15), wodurch die zweite Halbleiterschicht (15) mit einem Gebiet versehen wird, welches das andere Gebiet des Source-/Drain gebiets bildet und welches ferner den Speicherknoten (26) und ein sich zwischen dem anderen Gebiet des Source-/Drain gebiets und dem einen Gebiet des Source-/Draingebiets be findendes Kanalgebiet bildet;
Bilden eines Kondensator-Isolierfilms (21) auf dem anderen Gebiet des Source-/Draingebiets und
Bilden einer Zellplattenelektrode (22) auf dem Speicher knoten, wobei der Kondensator-Isolierfilm (21) dazwischen ist.
Herstellen eines Substrats (90), auf welchem ein dielektri sches Teil (201) und eine Halbleiterschicht (202) aufeinan derfolgend gebildet werden;
Bilden einer Störstellen von einem ersten Leitfähigkeitstyp enthaltenden ersten leitenden Schicht (24) auf der Ober fläche der Halbleiterschicht (202), wobei die erste leitende Schicht (24) das eine Gebiet eines Source-/Draingebiets und auch die Bitleitung bildet;
Bilden eines ersten Zwischenschicht-Isolierfilms (8) auf dem Substrat;
Bilden einer Gateelektrode (25), die die Wortleitung bildet und eine obere und eine untere Oberfläche aufweist, auf dem ersten Zwischenschicht-Isolierfilm (8);
Bilden eines zweiten Zwischenschicht-Isolierfilms (9) auf dem Substrat, um die Gateelektrode (25) zu bedecken;
Bilden eines Kontaktlochs (10), das den ersten Zwischen schicht-Isolierfilm (8), die Gateelektrode (25) und den zweiten Zwischenschicht-Isolierfilm (9) durchdringt und die Oberfläche der ersten leitenden Schicht (24) erreicht;
Bedecken einer Seitenwandung des Kontaktlochs (10) mit einem Gateisolierfilm (4);
Bilden einer zweiten Halbleiterschicht (15) auf dem Substrat (90), wobei die zweite Halbleiterschicht (15) mit der Ober fläche der ersten leitenden Schicht (24) in Kontakt ist und das Kontaktloch (10) ausfüllt;
Implantieren von Störstellen vom ersten Leitfähigkeitstyp in die Oberfläche der zweiten Halbleiterschicht (15);
Diffundieren der in die Oberfläche der zweiten Halbleiter schicht (15) implantierten Störstellen in die zweite Halb leiterschicht (15) und Diffundieren der in der ersten lei tenden Schicht (24) enthaltenen Störstellen aus der ersten leitenden Schicht (24) in die zweite Halbleiterschicht (15), wodurch die zweite Halbleiterschicht (15) mit einem Gebiet versehen wird, welches das andere Gebiet des Source-/Drain gebiets bildet und welches ferner den Speicherknoten (26) und ein sich zwischen dem anderen Gebiet des Source-/Drain gebiets und dem einen Gebiet des Source-/Draingebiets be findendes Kanalgebiet bildet;
Bilden eines Kondensator-Isolierfilms (21) auf dem anderen Gebiet des Source-/Draingebiets und
Bilden einer Zellplattenelektrode (22) auf dem Speicher knoten, wobei der Kondensator-Isolierfilm (21) dazwischen ist.
31. Verfahren zum Herstellen einer Halbleitereinrichtung
nach Anspruch 30, welches ferner umfaßt: einen Schritt zum
Versehen einer äußeren Oberfläche der Gateelektrode (25) mit
einem Silizid (17) vor der Bildung des zweiten Zwischen
schicht-Isolierfilms (9) nach dem Bilden der Gateelektrode
(25).
32. Verfahren zum Herstellen einer Halbleitereinrichtung
nach Anspruch 30, welches ferner umfaßt: einen Schritt zum
Versehen der Oberfläche der ersten leitenden Schicht (24)
mit einem Silizid (17) vor der Bildung des ersten Zwischen
schicht-Isolierfilms (8) nach dem Bilden der auch die Bit
leitung bildenden ersten leitenden Schicht (24).
33. Verfahren zum Herstellen einer Halbleitereinrichtung
nach Anspruch 30, bei welchem die Bitleitung (24) durch Bil
den eines LOCOS-Oxidfilms (391) zwischen den benachbarten
Bitleitungen (24) gebildet wird.
34. Verfahren zum Herstellen einer Halbleitereinrichtung
nach Anspruch 30, bei welchem der Schritt zum Bilden des
Kontaktlochs die Schritte umfaßt
Bilden einer Öffnung (9a) in dem zweiten Zwischenschicht-Isolierfilm
(9);
Bedecken einer Innenwandung der Öffnung (9a) mit einem Oxid film (42) und Bilden eines die Gateelektrode (25) und den ersten Zwischen schicht-Isolierfilm (8) durchdringenden Loches mit einer von dem Oxidfilm (43) gebildeten Maske.
Bedecken einer Innenwandung der Öffnung (9a) mit einem Oxid film (42) und Bilden eines die Gateelektrode (25) und den ersten Zwischen schicht-Isolierfilm (8) durchdringenden Loches mit einer von dem Oxidfilm (43) gebildeten Maske.
35. Verfahren zum Herstellen einer Halbleitereinrichtung
nach Anspruch 30, bei welchem die Bildung der Bitleitung mit
einer Phasenschiebemaske ausgeführt wird, welche einen die
Phase nicht verschiebenden Abschnitt (96) und einen die
Phase um 180° verschiebenden Abschnitt (95) enthält.
36. Verfahren zum Herstellen einer Halbleitereinrichtung
nach Anspruch 30, bei welchem die Bildung der Wortleitung
mit einer Phasenschiebemaske ausgeführt wird, welche einen
die Phase nicht verschiebenden Abschnitt (96) und einen die
Phase um 180° verschiebenden Abschnitt (95) enthält.
37. Verfahren zum Herstellen einer Halbleitereinrichtung
nach Anspruch 30, bei welchem die Bildung des Kontaktlochs
mit einer Phasenschiebemaske ausgeführt wird, welche einen
die Phase nicht verschiebenden Abschnitt, einen die Phase um
90° verschiebenden Abschnitt, einen die Phase um 180° ver
schiebenden Abschnitt und einen die Phase um 270° verschie
benden Abschnitt enthält.
38. Verfahren zum Herstellen einer Halbleitereinrichtung
nach Anspruch 30, bei welchem der Schritt zum Bilden der
Gateelektrode die Schritte umfaßt:
Abscheiden von amorphem Silizium auf dem ersten Zwischen schicht-Isolierfilm (8) und Ausführen eines Festphasenwachsens des amorphen Siliziums, um dasselbe in Polysilizium (97) zu verwandeln, welches einen Verstärkungsdurchmesser aufweist, der größer als der jenige des amorphen Siliziums ist.
Abscheiden von amorphem Silizium auf dem ersten Zwischen schicht-Isolierfilm (8) und Ausführen eines Festphasenwachsens des amorphen Siliziums, um dasselbe in Polysilizium (97) zu verwandeln, welches einen Verstärkungsdurchmesser aufweist, der größer als der jenige des amorphen Siliziums ist.
39. Verfahren zum Herstellen einer Halbleitereinrichtung
nach Anspruch 30, welches ferner die Schritte umfaßt:
Bilden eines LDD-Abschnitts (46a) zwischen der Bitleitung
(24) und dem Kanalgebiet (7) und
Bilden eines LDD zwischen dem Speicherknoten (26) und dem
Kanalgebiet (7).
40. Verfahren zum Herstellen einer Halbleitereinrichtung
nach Anspruch 30, bei welchem die Störstellen vom ersten
Leitfähigkeitstyp Phosphor umfassen.
41. Verfahren zum Herstellen einer Halbleitereinrichtung
nach Anspruch 30, welches ferner umfaßt: einen Schritt zum
Implantieren von Störstellen vom zweiten Leitfähigkeitstyp
in Abschnitte in der Nähe des Niveaus der oberen und der
unteren Oberfläche der Gateelektrode nach dem Füllen des
Kontaktlochs mit der Halbleiterschicht.
42. Verfahren zum Herstellen einer Halbleitereinrichtung
nach Anspruch 30, welches ferner umfaßt: einen Schritt zum
Bilden von Unregelmäßigkeiten auf einer Oberfläche des
Speicherknotens (98) vor der Bildung der Zellplattenelek
trode nach dem Bilden des Speicherknotens.
43. Verfahren zum Herstellen einer Halbleitereinrichtung
nach Anspruch 30, welches ferner die Schritte umfaßt:
Bilden eines aktiven Gebiets (58) eines MOS-Transistors
einer peripheren Schaltungseinrichtung gleichzeitig mit der
Bildung der Bitleitung;
Bilden eines Gateisolierfilms (59) des MOS-Transistors auf dem aktiven Gebiet (58);
Bilden einer Gateelektrode (60) des MOS-Transistors auf dem aktiven Gebiet (58), wobei der Gateisolierfilm (59) dazwi schen ist;
Implantieren von Störstellen in die Bitleitung und gleich zeitig Implantieren der Störstellen in das aktive Gebiet (58) des MOS-Transistors, um ein Source-/Draingebiet des MOS-Transistors zu bilden; und
Versehen sowohl einer Oberfläche der Bitleitung als auch der Oberfläche des Source-/Draingebiets (102a, 102b) des MOS-Transistors und der Gateelektrode des MOS-Transistors mit einem Silizid (62).
Bilden eines Gateisolierfilms (59) des MOS-Transistors auf dem aktiven Gebiet (58);
Bilden einer Gateelektrode (60) des MOS-Transistors auf dem aktiven Gebiet (58), wobei der Gateisolierfilm (59) dazwi schen ist;
Implantieren von Störstellen in die Bitleitung und gleich zeitig Implantieren der Störstellen in das aktive Gebiet (58) des MOS-Transistors, um ein Source-/Draingebiet des MOS-Transistors zu bilden; und
Versehen sowohl einer Oberfläche der Bitleitung als auch der Oberfläche des Source-/Draingebiets (102a, 102b) des MOS-Transistors und der Gateelektrode des MOS-Transistors mit einem Silizid (62).
44. Halbleitereinrichtung, welche eine Anordnung aus dyna
mischen Zellen unter Verwendung der Halbleitereinrichtung
nach Anspruch 1 und einen MOS-Transistor umfaßt, bei welcher
ein Scheinmuster (80i), das gleichzeitig mit einer eine
Wortleitung bildenden Gateelektrode strukturiert wird, auf
einem Kanal des MOS-Transistors angeordnet ist.
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