DE4443968B4 - Halbleiterspeicherzelle und Verfahren zum Herstellen derselben - Google Patents

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Abstract

Halbleiterspeicherzelle mit:
einem Substrat (1), auf welchem eine dielektrische Schicht (201) gebildet ist;
einer Bitleitungsbahn (24) von einem ersten Leitfähigkeitstyp;
einem ersten Zwischenschicht-Isolierfilm (8), der auf der dielektrischen Schicht (201) angeordnet ist und die Bitleitungsbahn (24) bedeckt;
einer Gateelektrode (25), die auf dem ersten Zwischenschicht-Isolierfilm (8) angeordnet ist, wobei sie auch die Wortleitung (25) bildet und eine obere und eine untere Oberfläche aufweist;
einem zweiten Zwischenschicht-Isolierfilm (9), der auf dem ersten Zwischenschicht-Isolierfilm (8) angeordnet ist und die Gateelektrode (25) bedeckt;
einem Kontaktloch (10), das den ersten Zwischenschicht-Isolierfilm (8), die Gateelektrode (25) und den zweiten Zwischenschicht-Isolierfilm (9) durchdringt und zum Freilegen eines Abschnittes einer Oberfläche der Bitleitungsbahn (24) vorgesehen ist;
einem Gateisolierfilm (4), der eine Seitenwandung des Kontaktloches (10) bedeckt;
einer ersten Halbleiterschicht (11) vom ersten Leitfähigkeitstyp, welche in dem Kontaktloch (10) gebildet ist, wobei die erste Halbleiterschicht (11) mit der Oberfläche der...

Description

  • Die vorliegende Erfindung betrifft im allgemeinen eine Halbleiterspeicherzelle und insbesondere, eine Halbleiterspeicherzelle, die einen MOSFET mit vertikal umgebendem Gate (wird nachstehend als "VΦT" bezeichnet) verwendet. Die Erfindung betrifft auch ein Verfahren zum Herstellen einer derartigen Halbleiterspeicher. Die Erfindung betrifft ferner eine Verbesserung eines VΦT.
  • 30 zeigt den Trend der Zellgrößen von dynamischen Speichern mit wahlfreiem Zugriff (DRAMs). 37 zeigt ferner Entwurfsregeln in den jeweiligen Generationen. Herkömmliche DRAM-Zellen enthalten als Bestandteile Bitleitungen (BL), Wortleitungen (WL), Bitleitungskontakte (BK) und Speicherkontakte (SK). Daher ist die mit dem F (Grundgröße) der folgenden Formel ausgedrückte Zellgröße 8F2 F (Grundgröße) = r + α,wobei F eine Gatebreite bezeichnet, r bezeichnet eine minimale Leitungsbreite, und α bezeichnet eine verfahrensgrenze.
  • In 30 ist die Entwurfsregel (die minimale Leitungsbreite) einfach auf F festgelegt, und 8F2 und 4F2 (hohle und volle Kreise) sind in einer gemeinsamen Darstellung aufgetragen. Wie daraus erkannt werden kann, können die Zellen mit 8F2 höchstens einen 256-M-DRAM bilden. Indessen kann die Zellgröße von 4F2 durch Befolgen der herkömmlichen Verkleinerungsregel einen DRAM der Gbit-Generation erreichen.
  • Die Zellen mit 4F2 können durch Anordnen vertikaler Transistoren an den Kreuzungen der Bitleitungen BL und den Wortleitungen WL gebildet werden. Auf Grundlage des vorstehenden Hintergrunds sind verschiedene Arten von vertikalen Transstoren vorgeschlagen worden.
  • 31 ist ein Querschnitt eines ersten Standes der Technik, welcher ein Transistor mit vertikal umgebendem Gate ist, der in der offengelegten Japanischen Schrift Nr. 5-160408 (1993) offenbart wird. Unter Bezugnahme auf 115 ist ein Gate 3 um eine Säule 5 aus Silizium gebildet, welche einen Kanal mit einem Gateisolierfilm 4 dazwischen bilden. Ein Source 6a und ein Drain 6b sind mit der Siliziumsäure 5 verbunden.
  • Ein wesentliches Problem entsteht in Verbindung mit der Bildung der Gateelektrode 3, die die Wortleitung bildet, falls der vorstehende Transistor in einem DRAM verwendet wird.
  • 32 ist ein Querschnitt einer Halbleitereinrichtung, welcher einen Prozeß zum Herstellen des in 115 gezeigten Transistors mit umgebendem Gate darstellt. Ein Gateisolierfilm 4 wird so gebildet, daß er eine Siliziumsäule 5 bedeckt. Dann wird Polysilizium (3) so abgeschieden, daß es die Siliziumsäule 5 bedeckt, wobei der Gateisolierfilm 4 dazwischen ist. Ein anisotropes Ätzen wird an dem Polysilizium (3) ausgeführt, so daß eine Gateelektrode 3 auf einer Seitenwandung der Siliziumsäule 5 gebildet wird. Gemäß diesem verfahren hängt eine Gatelänge 1 von der Rate des anisotropen Ätzens des Polysiliziums (3) ab. Daher ist eine Schwankung v der Gatelänge l groß. Gemäß diesem Verfahren ist es daher sehr schwierig, die Zellen mit 4F2 stabil zu erhalten.
  • Die 33 und 34 sind Querschnitte, welche die Schritte bei einem Prozeß zum Herstellen eines in der offengelegten Japanischen Schrift Nr. 4-282865 (1992) offenbarten Transistors mit vertikal umgebendem Gate zeigen.
  • Unter Bezugnahme auf 117 sind eine SiO2-Schicht 2a, Polysilizium, d.h. eine Wortleitung 3, und eine SiO2-Schicht 2b in dieser Anordnung auf einer Bitleitung 26 gebildet. Ferner ist ein Kontaktloch 8 vorgesehen, das die SiO2-Schicht 2b, das Polysilizium 3 und die SiO2-Schicht 2a durchdringt. Ein Gateisolierfilm 4 ist auf der Seitenwandung des Kontaktlochs 8 gebildet.
  • Unter Bezugnahme auf die 33 und 34 ist die Seitenwandung des Kontaktlochs 8 mit Polysilizium 5 bedeckt. Das Polysilizium 5 ist in ein Source 6a, einen Kanal 7 und ein Drain 6b eingeteilt. Der so aufgebaute Transistor weist das folgende Problem auf. Unter Bezugnahme auf 33 tritt leicht eine Schwankung v der Ätzmenge auf, wenn der Gateisolierfilm 4 gebildet wird, und in einigen Fällen wird eine obere Ecke 3c der Gateelektrode abgetragen, was ein Leck zwischen der Ecke 3c des Gates und dem Drain 6b ergibt.
  • Der Transistor weist ferner das folgende Problem in Verbindung mit seinem Betrieb auf.
  • Die Leitfähigkeitstypen des Gate-Polysiliziums und des Kanal-Polysiliziums sind zueinander entgegengesetzt, und ein Unterschied von deren Arbeitsfunktion wird zum verarmen des Kanal-Polysiliziums verwendet, wodurch ein Ausschaltzustand zwischen dem Source und dem Drain erreicht wird. zu diesem Zweck muß die Filmdicke des Kanal-Polysiliziums kleiner als die von der Konzentration von Störstellen im Kanal-POlysilizium abhängige Maximalbreite der Verarmungsschicht sein.
  • Wenn indessen der Widerstand von dem Source/Drain groß ist, dann kann ein ausreichender Einschaltstrom nicht erreicht werden. Zum Verkleinern des Widerstands ist es daher notwendig, den Störstellengehalt im Kanal-Polysilizium zu vergrößern. Bei einem gewöhnlichen TFT ist der Störstellengehalt im Source/Drain höchstens 1020 cm–3. Wenn jedoch die Störstellen mit dem großen Gehalt von 1020 cm–3 eingeführt werden würden, dann würde die Maximalbreite der Verarmungsschicht etwa 4,0nm sein. Infolge der Einschränkung, daß die Filmdicke des Kanal-Polysiliziums kleiner als der vorstehende Wert sein muß, wäre es daher wahrscheinlich unmöglich, eine stabile Herstellung der Transistoren zu erreichen, ohne bei den Charakteristiken Abstriche zu machen.
  • Aus dem US-Patent 4,630,088 kann eine Halbleiterspeicherzelle entnommen werden mit einem Substrat, auf dem ein säulenförmiger Feldeffekttansistor angeordnet ist, dessen Bitleiung in dem Substrat vergraben ist. Auf dem Substrat ist ein Zwischenschichtisolierfilm gebildet, durch den ein Kontaktloch zu der Bitleitung führt. Der Kanalbereich ist in dem Kontaktloch vorgesehen. Die Gateelektroden des vertikalen Transistors sind in den Zwischenschichtisolierfilm um den Kanalbereich herum angeordnet. Gegenüber der Bitleitung ist an dem anderen Ende des Kanalbereiches eine leitenden Schicht gebildet.
  • Aus dem US-Patent 5,208,172 ist ein vertikaler Transistor mit einem Substrat und einer Steuerelektrodenschicht zu entnehmen, die als Steuer- oder Gateelektrode dient. Eine dielektrische Seitenwandschicht ist seitlich benachbart zu der Steuerelektrodenschicht gebildet und liegt über dem Substrat. Die Steuerelektrodenschicht umgibt zumindest teilweise einen Kanalbereich des vertikalen Transistors.
  • Es ist Aufgabe der vorliegenden Erfindung, eine Halbleiterspeicherzelle vorzusehen, deren Wortleitungswiderstand verringert ist.
  • Diese Aufgabe wird gelöst durch eine Halbleiterspeicherzelle nach Anspruch 1. Die Aufgabe wird auch gelöst durch ein Verfahren zum Herstellen einer Halbleiterspeicherzelle nach Anspruch 6.
  • Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figuren.
  • Von den Figuren zeigen:
  • 1 eine Perspektivansicht eines VΦTs eines Beispieles, das notwendig ist zum Verständnis der Erfindung;
  • 2 einen Querschnitt längs der Linie II-II in 1;
  • 3 ein Layout einer Zellanordnung eines DRAMs unter Verwendung von VΦTs;
  • 4 bis 15 Querschnitte, welche den ersten bis zwölften Schritt bei einem Prozeß zum Herstellen des DRAMs unter Verwendung des VΦTs entsprechend darstellen;
  • 16 ein Äquivalenzschaltbild einer DRAM-Anordnung;
  • 17 einen Querschnitt eines Hauptabschnitts einer DRAM-Zelle unter Verwendung von VΦTs einer ersten Ausführungsform;
  • 18 einen Querschnitt eins Hauptabschnitts einer DRAM-Zelle einer zweiten Ausführungsform;
  • 19 einen Querschnitt eines Hauptabschnitts einer DRAM-Zelle einer dritten Ausführungsform;
  • 20 einen Querschnitt eines Hauptabschnitts einer anderen DRAM-Zelle der dritten Ausführungsform;
  • 21 einen Querschnitt eines Hauptabschnitts einer weiteren DRAM-Zelle der dritten Ausführungsform;
  • 22 eine Perspektivansicht eines Hauptabschnitts einer DRAM-Zellanordnung einer vierten Ausführungsform;
  • 23 bis 27 entsprechende Querschnitte einer Halbleitereinrichtung bei einem ersten bis fünften Schritt bei einem Prozeß zum Herstellen der DRAM-Zellanordnung der vierten Ausführungsform;
  • 28 und 29 entsprechende Querschnitte einer Halbleitereinrichtung bei einem ersten und einem zweiten Schritt bei einem Prozeß zum Herstellen einer DRAM-Zellanordnung einer fünften Aüsführungsform;
  • 30 den Trend der DRAM-Zellengrößen;
  • 31 einen Querschnitt eines Transistors mit vertikal umgebendem Gate des Standes der Technik;
  • 32 einen Querschnitt, welcher einen Prozeß zum Herstellen der in 31 gezeigten Halbleitereinrichtung darstellt;
  • 33 und 34 entsprechende Querschnitte einer Halbleitereinrichtung bei einem ersten und einem zweiten Schritt bei einem Prozeß zum Herstellen des Transistors mit vertikal umgebendem Gate des Standes der Technik.
  • 1 ist eine Perspektivansicht eines Transistors mit umgebendem Gate (welcher als "vertikaler Φ-förmiger Transistor" bezeichnet wird und nachstehend auch einfach als "VΦT" bezeichnet wird). 2 ist ein Querschnitt längs der Linie II-II in 1. 3 zeigt ein Layout von einer Zellanordnung eines DRRMs, der VΦTs verwendet. Bei dem in diesen Figuren dargestellten DRAM ist ein Gatetransistor so betreibbar, daß er Informationen in einem Kondesator speichert, welcher an einer Kreuzung einer Bitleitung 24 und einer Wortleitung 25 angeordnet ist und von einem Speicherknoten 26, einem Kondensator-Isolierfilm 21 und einer Zellplattenelektrode 22 gebildet wird.
  • Auf einem Substrat 1 aus Silizium ist eine vergrabene SiO2-Schicht (dielektrische Schicht) 201 angeordnet. Auf der vergrabenen SiO2-Schicht 201 ist eine erste Störstellendiffusionsschicht 24 von einem ersten Leitfähigkeitstyp angeordnet, welche darin implantierte Störstellen vom ersten Leit fähigkeitstyp enthält und sowohl das eine Gebiet eines Source-/Draingebiets als auch die Bitleitung bildet. Die erste Störstellendiffusionsschicht 24 ist mit einem auf der vergrabenen SiO2-Schicht 201 angeordneten ersten Zwischenschicht-Isolierfilm 8 bedeckt. Auf dem ersten Zwischenschicht-Isolierfilm 8 ist eine Gateelektrode 3 gebildet, welche eine obere und eine untere Oberfläche aufweist und auch die Wortleitung bildet. Die Gateelektrode 3 ist mit einem auf dem ersten Zwischenschicht-Isolierfilm 8 angeordneten zweiten Zwischenschicht-Isolierfilm 9 bedeckt. Kontaktlöcher 10, von denen jedes den ersten Zwischenschicht Isolierfilm 8, die Gateelektrode 3 und den zweiten Zwischenschicht-Isolierfilm 9 durchdringt, sind zum Freilegen von Abschnitten einer Oberfläche der ersten Störstellendiffusionsschicht 24 vorgesehen. Die Seitenwandungen der Kontaktlöcher 10 sind mit Gateisolierfilmen 4 bedeckt.
  • In jedem Kontaktloch 10 ist eine erste Halbleiterschicht 11 vom ersten Leitfähigkeitstyp gebildet, welche mit der Oberfläche der ersten Störstellendiffusionsschicht 24 in Kontakt ist und sich von der Oberfläche der ersten Störstellendiffusionsschicht 24 zu dem im wesentlichen selben Niveau wie die untere Oberfläche der Gateelektrode 3 erstreckt. In jedem Kontaktloch 10 ist ferner eine Kanalhalbleiterschicht 12 gebildet, welche mit der Oberfläche der ersten Halbleiterschicht 11 in Kontakt ist und sich von der Oberfläche der ersten Halbleiterschicht 11 zu dem im wesentlichen selben Niveau wie die obere Oberfläche der Gateelektrode erstreckt. Auf der Kanalhalbleiterschicht 12 ist eine zweite leitende Schicht 13 vom ersten Leitfähigkeitstyp vorgesehen, welche mit der Oberfläche der Kanalhalbleiterschicht 12 in Kontakt ist und sowohl das andere Gebiet des Source-/Draingebiets als auch den Speicherknoten 26 bildet. Die Oberfläche der zweiten leitenden Schicht 13 ist mit einem auf dem zweiten Zwischenschicht-Isolierfilm 9 gebildeten Kondensator-Isolierfilm 21 bedeckt. Auf dem zweiten Zwischenschicht-Iso lierfilm 9 ist eine Zellplattenelektrode 22 gebildet, welche die zweite leitende Schicht 13, d.h. den Speicherknoten 26, bedeckt, wobei der Kondensator-Isolierfilm 21 dazwischenliegt.
  • Die Vorteile werden nachstehend beschrieben werden. Da ein VΦT verwendet wird, kann die eingenommene Fläche klein sein. Da eine Siliziumschicht (SOI) oder eine Polysiliziumschicht (Poly-SOI) die Bitleitung (24) bildet, ist die Bitleitung (24) auf einem dicken Isolierfilm (201) gebildet, und somit kann die Kapazität der Bitleitung klein sein. Im Ergebnis wird. ein DRAM erhalten, welcher einen Hochgeschwindigkeitsbetrieb ausführt.
  • Die Verwendung einer SOI bringt einen solchen Vorteil, daß die Kanalhalbleiterschicht 12 mittels epitaktischen Wachsens gebildet werden kann.
  • Da die Bitleitungskapazität klein ist, kann die Kapazität des Speicherknotens klein sein. Insbesondere weist ein Abtastverstärker eine Empfindlichkeit von einem festgelegten Wert auf. Wenn daher ein Verhältnis von CS (der Kapazität des Speicherknotens) zu CB (der Kapazität der Bitleitung) konstant ist, dann kann eine Information gelesen werden. Wenn daher CB verkleinert wird, dann kann CS verkleinert werden.
  • Da die Bitleitungskapazität klein ist, ist das im Äquivalenzschaltbild der 16 gezeigte System mit offener Bitleitung erlaubt, und somit können Zellen mit 4F2 leicht erreicht werden.
  • Wenn ein gewöhnliches Siliziumsubstrat verwendet worden wäre, dann wäre eine Wanne erforderlich gewesen, um einen P-Kanal und einen N-Kanal voneinander zu isolieren. Aufgrund der SOI-Struktur oder der Poly-SOI-Struktur wird jedoch keine Wanne benötigt, was den Herstellungsprozeß vereinfacht.
  • Wenn das gewöhnliche Siliziumsubstrat verwendet worden wäre, dann wäre es notwendig gewesen, einen LOCOS-Oxidfilm vorzusehen, welcher benachbarte Transistoren voneinander isoliert. Die benachbarten Transistoren können jedoch nur durch die Bildung der Bitleitung 24 voneinander isoliert werden, wie es in 2 gezeigt ist. Das vereinfacht ebenfalls den Herstellungsprozeß.
  • Ein Leckstrom fließt zwischen den benachbarten Bitleitungen 24 nicht. Aufgrund der Tatsache, daß der Leckstrom zwischen den Bitleitungen nicht fließt, ist es möglich, einen Zeitabschnitt zwischen Auffrischoperationen (Umschreiboperationen) zu vergrößern.
  • Infolge der SOI-Struktur kann der DRAM im Vergleich zu der – das gewöhnliche Siliziumsubstrat verwendenden Struktur eine größere Resistenz gegenüber einem geringfügigen Fehler aufweisen.
  • Die VΦT-Struktur eines Transistors kann die folgenden Vorteile vorsehen.
  • Unter Bezugnahme auf 2 erlaubt eine Verkleinerung des Radius der Kanalhalbleiterschicht 12 eine Verarmung des ganzen Kanals. Die Verarmung des ganzen Kanals kann einen Subschwellenstrom (Leckstrom in einem schwach invertierten Zustand) unterdrücken, was eine Verbesserung der Schaltungscharakteristiken ergibt. Ferner weist ein Subschwellenkoeffizient S einen Minimalwert von 60 mV/dB auf.
  • Da die Kanalhalbleiterschicht 12 von einem an dieselbe gelegten elektrischen Feld umgeben ist, kann ein Durchbruch unterdrückt werden.
  • Aufgrund der Unterdrückung eines Durchbruchs weist die Struktur eine große Resistenz gegenüber einer störenden Auffrischung auf. Da es keinen Substratvorspannungseffekt gibt, ist ein Hochgeschwindigkeitsbetrieb gestattet. Da die Kanalbreite groß sein kann, kann durch den Kanal ein großer Strom fließen.
  • Die Kanalhalbleiterschicht 12 kann durch das Verfahren zum epitaktischen wachsen einkristallin ausgebildet werden: Gemäß dem vorstehend beschriebenen Prozeß kann die Wortleitung leicht gebildet werden, da die Wortleitung gebildet und die Kontaktlöcher in der Wortleitung gebildet werden. Eine Verbindung kann zwischen dem Transistor und der Bitleitung und zwischen dem Transistor und dem Kondensator leicht hergestellt werden. Die Filmdicke der Wortleitung ist ebensogroß wie die Gatelänge, wobei die Gatelänge leicht gesteuert werden kann. Da die Länge der Versetzung von dem Source von der Filmdicke des ersten Zwischenschicht-Isolierfilms 8 abhängt und die Länge der Versetzung des Drains von der Filmdicke des zweiten Zwischenschicht-Isolierfilms 9 abhängt, können diese Längen leicht gesteuert werden.
  • Die Störstellen von dem Source/Drain können mittels eines einfachen Ionenimplantierprozesses implantiert werden. Ebenso kann die Zonenimplantation für den Kanal leicht ausgeführt werden. Da der Gateisolierfilm durch Oxydation gebildet wird, weist der Gateisolierfilm keinen dünnen Abschnitt am Gaterand auf. Somit wird am Gaterand kein Leckstrom erzeugt.
  • Nun wird die Beschreibung eines Prozesses zum Herstellen eines DRAMs unter Verwendung der in 2 gezeigten VΦTs erfolgen. Der Herstellungsprozeß wird unter Bezugnahme auf die Querschnitte längs der Linie A-A in 3 beschrieben werden.
  • Unter Bezugnahme auf 4 wird ein SOI-Substrat (Silizium auf dem Isolator) 90 hergestellt, bei welchem eine vergrabe ne SiO2-Schicht 201 auf einem Siliziumsubstrat 1 gebildet und eine SOI-Schicht 202 auf der vergrabenen SiO2-Schicht 201 gebildet wird.
  • Das SOI-Substrat 90 wird mittels eines geeigneten Verfahrens gebildet, wie beispielsweise mittels des SIMOX-Verfahrens (Verfahren zur Separation durch implantierten Sauerstoff), des ZMR-Verfahrens (Zonenschmelz-Rekristallisations-Verfahren), des Laser-Temperverfahrens oder des Laminierverfahrens. Das SOI-Substrat kann durch ein Substrat ersetzt werden, wie beispielsweise durch ein SOS-Substrat (Silizium auf Saphir), welches mittels eines anderen dielektrischen Teils getrennt wird. Das SOI-Substrat kann durch ein Poly-SOI-Substrat ersetzt werden.
  • Die vergrabene SiO2-Schicht 201 hat eine Filmdicke von 500,0nm, und die SOI-Schicht 202 weist eine Filmdicke von 200,0nm auf. Da die SOI-Schicht 202 die Bitleitung bildet, werden in dieselbe Störstellen 91 implantiert, um deren Widerstand zu verkleinern, wie in 4 gezeigt. wenn der VΦT zum Beispiel vom P-Kanal-Typ sein soll, dann werden P-Typ-Störstellen in die SOI-Schicht 202 implantiert.
  • Unter Bezugnahme auf 5 wird eine SiN-Schicht 14 mit einer Dicke von 100,0nm auf der SOI-Schicht abgeschieden. wie es später beschrieben wird, besteht der Zweck der SiN-Schicht 14 darin, eine Oxydation des Bodens des Kontaktlochs bei dem Schritt zum Bilden des Gateisolierfilms des VΦT zu verhindern.
  • Unter Bezugnahme auf 6 wird die SOI-Schicht 202 so strukturiert, daß sie die Konfiguration der Bitleitungen 24 aufweist.
  • Der in 4 dargestellte Schritt zum Implantieren von Störstellen, der in 5 gezeigte Schritt zum Abscheiden einer SiN-Schicht und der in 6 dargestellte Schritt zum Strukturieren der Bitleitungen können in den nachstehendbeschriebenen unterschiedlichen Reihenfolgen ausgeführt werden.
    • (1) Implantation – SiN – Strukturierung
    • (2) Implantation – Strukturierung – SiN
    • (3) SiN – Implantation – Strukturierung
    • (4) SiN – Strukturierung – Implantation
    • (5) Strukturierung – Implantation – SiN
    • (6) Strukturierung – SiN – Implantation
  • Wenn die Schritte gemäß der vorstehend beschriebenen Reihenfolge (2), (5) oder (6) ausgeführt werden, dann wird anstel le der Struktur in 6 eine in 7 gezeigte Struktur erhalten. Bei der in 7 gezeigten Struktur wird die SiN-Schicht 14 mit einer im Vergleich zu SiO2 größeren Dielektrizitätskonstanten zwischen den benachbarten Bitleitungen 24 gebildet, so daß die Kapazität zwischen den Bitleitungen zunimmt. Daher muß die SiN-Schicht 14 eine kleine Filmdicke von etwa 50,0nm aufweisen.
  • Unter Bezugnahme auf die 6 und 8 wird ein erster Zwischenschicht-Isolierfilm 8 mit einer Dicke von 100,0nm einer vergrabenen SiO2-Schicht 201 so abgeschieden, daß er die Bitleitungen 24 bedeckt. Polysilizium mit einer Dicke von 300,0nm wird auf dem ersten Zwischenschicht-Isolierfilm 8 abgeschieden und dann so strukturiert, daß es die Wortleitungen 25 bildet. Insbesondere werden die Wortleitungen 25 durch Strukturieren des Polysiliziums gebildet, welches Störstellen enthält, die in dasselbe implantiert sind, um den Widerstand zu verkleinern. Das die Störstellen enthaltende Polysilizium kann dotiertes Polysilizium sein. Alter nativ können die Störstellen in nichtdotiertes Polysilizium implantiert sein.
  • 9 ist ein die Halbleitereinrichtung bei demselben Schritt wie in 8 darstellender Querschnitt längs einer zur Bitleitung parallelen Linie, d.h. längs der Linie B-B in 3.
  • Unter Bezugnahme auf die 8 und 9 ist die Filmdicke der Wortleitung 25 ebensogroß wie die Gatelänge des VΦTs. Da die Filmdicke der Wortleitung 25 leicht gesteuert werden kann, kann eine gute Steuerbarkeit der Gatelänge erreicht werden.
  • Unter Bezugnahme auf 10 wird der zweite Zwischenschicht-Isolierfilm 9 auf dem ersten Zwischenschicht-Isolierfilm 8 so gebildet, daß er die Wortleitungen 25 bedeckt.
  • Dann werden die den zweiten Zwischenschicht-Isolierfilm 9, die Wortleitungen 25 und den ersten Zwischenschicht-Isolierfilm 8 durchdringenden Kontaktlöcher 10 an den Kreuzungen der Wortleitungen 25 und der Bitleitungen 24 gebildet.
  • Unter Bezugnahme auf 11 wird eine Oxydation an der Seitenwandung der in jedem Kontaktloch 10 freigelegten Wortleitung 25 durchgeführt, um den Gateisolierfilm 4 des VΦT zu bilden. Da der Gateisolierfilm 4 durch Oxydation gebildet wird, wird der Gateisolierfilm 4 am oberen Ende der Gateelektrode (25) verdünnt.
  • Unter Bezugnahme auf die 11 und 12 wird die SiN-Schicht 14 am Boden jeden Kontaktlochs 10 mittels erhitzter Phosphorsäure entfernt, um eine Oberfläche 24a der Bitleitung 24 freizulegen.
  • Unter Bezugnahme auf 13 werden die Kontaktlöcher 10 mit amorphem Silizium 15 gefüllt. Das amorphe Silizium 15 wächst epitaktisch aus der Oberfläche der Bitleitungen 24. Einkristallines Silizium 92, das durch dieses epitaktische Wachsen erhalten wird, bildet den Kanal des VΦTs. Da die Oberfläche 24a der Bitleitung 24 als Kontakt zur Bitleitung dient, kann der Kontakt zwischen dem Transistor und der Bitleitung 24 sehr leicht hergestellt werden.
  • Nach Abschluß des epitaktischen Wachsens wird eine Ionenimplantation ausgeführt, um das Drain und den Kanal des VΦTs zu bilden. Anschließend diffundieren die implantierten Ionen infolge der Wärmebehandlung während des Prozesses, so daß ein Source 6a und ein Drain 6b gebildet werden. Da die Störstellen mittels eines Implantationsverfahrens in das Source 6a, das Drain 6b und den Kanal 12 eingeführt werden, kann die Störstellenkonzentration in diesen Abschnitten leicht gesteuert werden. Durch Steuern der Filmdicke des ersten Zwischenschicht-Isolierfilms 8 und derjenigen des zweiten Zwischenschicht-Isolierfilms 9 können die Längen der Versetzungsabschnitte 204a und 204b leicht gesteuert werden.
  • Unter Bezugnahme auf 15 wird der Drainabschnitt des VΦT strukturiert, um den Speicherknoten 26 zu erzeugen. Der Kondensator-Isolierfilm 21 wird auf dem zweiten Zwischenschicht-Isolierfilm 9 so gebildet, daß er den Speicherknoten 26 bedeckt. Die Zellplattenelektrode 22 wird auf dem zweiten Zwischenschicht-Isolierfilm 9 so gebildet, daß sie den Speicherknoten 26 bedeckt, wobei der Kondensator-Isolierfilm 21 dazwischen ist. Auf diese Weise werden die die VΦTS verwendenden DRAM-Zellen fertiggestellt.
  • Da das Drain 6b des VΦTs auch als Speicherknoten 26 dient, können der Transistor und der Kondensator sehr leicht verbunden werden. Die DRAM-Zellen mit 4F2 werden wie vorstehend beschrieben erhalten.
  • Die erste bis fünfte Ausführungsform, welche unten beschrieben werden, betreffen ein Verfahren zum Verkleinern des Widerstands der Wortleitung.
  • Bei dem obigen Beispiel besteht die Wortleitung aus dotiertem Polysilizium, und die Bitleitung besteht aus einer SOI-Schicht. Wenn daher eine Mehrzahl von VΦTs kontinuierlich angeordnet ist, dann weisen die Wortleitung und die Bitleitung einen großen Widerstand auf. Wie aus 3 erkannt werden kann, ist die Breite der Wortleitung 25 an den die VΦTs enthaltenden Abschnitten verkleinert, was den Widerstand weiter vergrößert. Der große widerstand der Wortleitung und der Bitleitung verkleinert die Betriebsgeschwindigkeit des DRAMS.
  • Die erste Ausführungsform
  • 17 ist ein Querschnitt eines Hauptabschnitts einer DRAM-Zelle, welche einen VΦT der ersten Ausführungsform verwendet. Die DRAM-Zelle der zweiten Ausführungsform ist außer den folgenden Punkten im wesentlichen dieselbe wie die in 2 dargestellte DRAM-Zelle. Daher sind diejenigen Abschnitte in der Figur nicht gezeigt, welche denen in der DRAM-Zelle in 2 gleich sind oder ihnen entsprechen. Ferner haben dieselben oder entsprechende Abschnitte dieselben Bezugszeichen und werden nachstehend nicht beschrieben werden.
  • Bei der in 17 gezeigten DRAM-Zelle weist die Wortleitung 25 eine Zweischichtstruktur auf, welche aus Polysilizium 16 und einem auf dem Polysilizium 16 angeordneten Silizid 17 gebildet wird. Die von dem Polysilizium 16 und dem Silizid 17 gebildete Zweischichtstruktur kann den Widerstand der Wortleitung 25 verkleinern und ermöglicht somit einen Hochgeschwindigkeitsbetrieb des DRAMs.
  • Das Silizidmaterial kann Wolframsilizid, Titansilizid, Kobaltsilizid, Platinsilizid, Molybdänsilizid oder ein anderes Silizid sein, und alternativ kann ein sich vom Silizid unterscheidendes Material unter der Voraussetzung verwendet werden, daß es einen ähnlichen Widerstand aufweist.
  • Die zweite Ausführungsform
  • 18 ist hin Querschnitt eines Hauptabschnitts einer DRAM-Zelle der zweiten Ausführungsform. Die DRAM-Zelle dieser Ausführungsform unterscheidet sich von der in 17 gezeigten DRAM-Zelle dadurch, daß das Silizid l7 unter dem Polysilizium 16 gebildet ist. Ähnlich wie bei der zweiten Ausführungsform hat die Wortleitung 25 einen kleinen widerstand, da die Wortleitung 25 die aus dem Polysilizium und dem Silizid gebildete Zweischichtstruktur aufweist.
  • Die dritte Ausführungsform
  • 19 ist ein Querschnitt eines Hauptabschnitts einer DRAM-Zelle der dritten Ausführungsform. Bei dieser Ausführungsform ist das Silizid 17 über und unter dem Polysilizium 16 angeordnet. Diese Struktur kann den Widerstand der Wortleitung 25 weiter verkleinern.
  • Im Falle eines n-Kanal-Transistors ist wegen des Grundes bezüglich der Arbeitsfunktion eine Schwellenspannung Vth einer Struktur, die ein aus einem Metall oder einem Silizid bestehendes Gate umfaßt, größer als diejenige einer Struktur, die ein aus Polysilizium bestehendes Gate umfaßt. wenn die Wortleitung 25 die das Silizid 17 und das Polysilizium 16 enthaltende Schichtstruktur aufweist, dann kann die Schwellenspannung vth des VΦTs lokal geändert werden. Wenn zum Beispiel das Silizid 17 auf der Drainseite angeordnet ist, wie es in 17 gezeigt ist, dann hat der von dem Silizid 17 umgebene Kanalabschnitt 7 eine größere Schwellenspannung Vth als der von dem Polysilizium 25 umgebene Kanalabschnitt 7 und ist somit gegenüber einer Inversion resistent. Daher wird ein Durchbruch zwischen dem Source 6a und dem Drain 6b vorteilhafterweise unterdrückt, selbst wenn die Drainspannung zunimmt.
  • Im Gegensatz dazu ist im Falle eines p-Kanal-Transistors der vom Silizid 17 umgebene Kanalabschnitt 7 gegenüber einem Durchbruch nicht ausreichend resistent, da dessen Schwellenspannung Vth klein ist. Wie in 20 gezeigt, ist daher ein n-Typ-Störstellen enthaltendes Gebiet 18 vorgesehen, dessen Störstellenkonzentration geringfügig größer als diejenige in einem n-Kanal-Gebiet 93 ist, so daß ein Durchbruch verhindert werden kann. Wie in 21 dargestellt, kann die Wortleitung 25 im p-Kanal 7 einen kleinen widerstand aufweisen und einen Durchbruch wirksam verhindern, wenn sie das zwischen der oberen und der unteren Schicht des Polysiliziums 16 angeordnete Silizid 17 enthält.
  • Die vierte Ausführungsform
  • 22 ist eine Perspektivansicht eines Hauptabschnitts einer DRAM-Zellanordnung der vierten Ausführungsform und zeigt speziell die Struktur bei einem Schritt, der demjenigen in den 8 und 9 entspricht. Die sich von den Wortleitungen 25 und den Bitleitungen 24 unterscheidenden Teile und Abschnitte sind aus Gründen der Vereinfachung in 22 nicht gezeigt. Bei dieser Ausführungsform ist das Silizid 17 nicht nur auf der oberen Oberfläche des Polysiliziums 16 angeordnet, sondern auch auf dessen Seitenflächen. Somit sind drei Seiten der Wortleitung 25 mit dem Silizid 17 bedeckt, so daß der Widerstand der Wortleitung 25 weiter verkleinert wird.
  • Ein Verfahren zum Herstellen der in 22 gezeigten Einrichtung wird dann nachstehend beschrieben werden.
  • Unter Bezugnahme auf 23 werden die Wortleitungen 25 auf dem ersten Zwischenschicht-Isolierfilm 8 gebildet.
  • Unter Bezugnahme auf 24 wird ein Sputterverfahren ausgeführt, um die Oberflächen der Wortleitungen 25 mit einem Titanfilm 19 mit einer Dicke von 20,0nm zu bedecken.
  • Ein Lichttempern wird in einer N2-Atmosphäre bei einer Temperatur von 600 bis 700°C für 30 Sekunden ausgeführt. Unter Bezugnahme auf 25 werden die aus Titan und Silizium zusammengesetzten Titansilizidfilme 19a nur auf denjenigen Siliziumabschnitten erzeugt, die mit dem Titan in Kontakt waren. Unter Bezugnahme auf die 25 und 26 wird der nicht reagierte Titanfilm 19 entfernt.
  • Bei dieser Rusführungsform ist das Titan als ein Beispiel beschrieben worden. Es kann jedoch ein anderes Material verwendet werden, wie beispielsweise Kobalt, Platin oder Nickel. Die Art und Weise des Bildens des Silizids nur an den freigelegten Siliziumabschnitten ist als "Salizid" bezeichnet worden.
  • 27 ist ein Querschnitt, der VΦTs zeigt, bei denen die Kontaktlöcher in den mit den Titansilizidfilmen 19a bedeckten Wortleitungen 25 gebildet sind. Bei dieser Struktur kann ein Rand M zwischen der Wortleitung und dem Kontaktloch des VΦTs durch die folgende Formel ausgedrückt werden: M = Überlappungsrand bei der Fotolithografie + Silizid-Filmdicke (t1) + Filmdicke (t2) des zu oxydierenden Abschnitts.
  • Es ist notwendig, das Kontaktloch in der Wortleitung 25 so zu bilden, daß dieser Rand M berücksichtigt wird.
  • Die fünfte Ausführungsform
  • Diese fünfte Ausführungsform betrifft ein Verfahren zum Bilden eines Silizids nur an den Seitenwandungen der Wortleitung.
  • Unter Bezugnahme auf 28 wird eine SiO2-Schicht 20 auf jeder Wortleitung 25 gebildet. Unter Bezugnahme auf 29 werden auf den Seitenwandungen der Wortleitung 25 Silizidfilme 17 gebildet. Da die Silizidfilme 17 an den gegenüberliegenden Seitenwandungen der Wortleitung 25 gebildet sind, kann der Widerstand der Wortleitung 25 verkleinert werden.
  • Bei dem Schritt zum Bilden des Kontaktlochs des VΦTS ist der Silizidfilm auf der oberen Oberfläche der Wortleitung 25 nicht vorhanden. Daher ist es nicht notwendig, ein Ätzen zum Durchdringen des Silizidfilms auszuführen, was die Stabilität des Prozesses verbessert.
    •

Claims (6)

  1. Halbleiterspeicherzelle mit: einem Substrat (1), auf welchem eine dielektrische Schicht (201) gebildet ist; einer Bitleitungsbahn (24) von einem ersten Leitfähigkeitstyp; einem ersten Zwischenschicht-Isolierfilm (8), der auf der dielektrischen Schicht (201) angeordnet ist und die Bitleitungsbahn (24) bedeckt; einer Gateelektrode (25), die auf dem ersten Zwischenschicht-Isolierfilm (8) angeordnet ist, wobei sie auch die Wortleitung (25) bildet und eine obere und eine untere Oberfläche aufweist; einem zweiten Zwischenschicht-Isolierfilm (9), der auf dem ersten Zwischenschicht-Isolierfilm (8) angeordnet ist und die Gateelektrode (25) bedeckt; einem Kontaktloch (10), das den ersten Zwischenschicht-Isolierfilm (8), die Gateelektrode (25) und den zweiten Zwischenschicht-Isolierfilm (9) durchdringt und zum Freilegen eines Abschnittes einer Oberfläche der Bitleitungsbahn (24) vorgesehen ist; einem Gateisolierfilm (4), der eine Seitenwandung des Kontaktloches (10) bedeckt; einer ersten Halbleiterschicht (11) vom ersten Leitfähigkeitstyp, welche in dem Kontaktloch (10) gebildet ist, wobei die erste Halbleiterschicht (11) mit der Oberfläche der Bitleitungsbahn (24) in Kontakt steht und sich von der Oberfläche der ersten Bitleitungsbahn (24) zu dem im wesentlichen selben Niveau wie die untere Oberfläche der Gateelektrode (3) erstreckt; einer Kanalhalbleiterschicht (12), die in dem Kontaktloch (10) angeordnet ist, wobei die Kanalhalbleiterschicht (12) mit einer Oberfläche der ersten Halbleiterschicht (11) in Kontakt steht und sich von der Oberfläche der ersten Halbleiterschicht (11) zu dem im wesentlichen selben Niveau wie die obere Oberfläche der Gateelektrode (25) erstreckt; einer zweiten leitenden Schicht (13) vom ersten Leitfähigkeitstyp, welche auf der Kanalhalbleiterschicht (12) angeordnet ist, wobei die zweite leitende Schicht (13) mit einer Oberfläche der Kanalhalbleiterschicht (12) in Kontakt steht; einem Kondensator-Isolierfilm (21) der auf der zweiten leitenden Schicht (13) angeordnet ist; und einer Zellplattenelektrode (22), die auf dem Kondensator-Isolierfilm (21) angeordnet ist; wobei wenigstens eine der Oberflächen der Wortleitung (25) mit einem Silizid (17) versehen sind.
  2. Zelle nach Anspruch 1, bei welcher die dielektrische Schicht (201) eine Filmdicke von 0,5μm oder mehr aufweist.
  3. Zelle nach Anspruch 1, bei welcher der erste Zwischenschicht-Isolierfilm (8) eine ebene obere Oberfläche aufweist.
  4. Zelle nach Anspruch 1, bei welcher der erste Leitfähigkeitstyp ein P–-Typ ist.
  5. Zelle nach Anspruch 1, bei welcher der Kondensator-Isolierfilm (21) aus einem hoch dielektrischen Film gebildet ist.
  6. Verfahren zum Herstellen einer Halbleiterspeicherzelle, welches die Schritte umfaßt: Herstellen einer dielektrischen Schicht (201) auf einem Substrat (1); Bilden einer Bitleitungsbahn (24) auf der dielektrischen Schicht (201); Bilden eines ersten Zwischenschicht-Isolierfilms (8); Bilden einer Gateelektrode (25), die die Wortleitung bildet und eine obere und eine untere Oberfläche aufweist, auf dem ersten Zwischenschicht-Isolierfilm (8); Bilden eines zweiten Zwischenschicht-Isolierfilms (9), um die Gateelektrode (25) zu bedecken; Bilden eines Kontaktlochs (10), das den ersten Zwischenschicht-Isolierfilm (8), die Gateelektrode (25) und den zweiten Zwischenschicht-Isolierfilm (9) durchdringt und die Oberfläche der Bitleitungsbahn (24) erreicht; Bedecken einer Seitenwandung des Kontaktlochs (10) mit einem Gateisolierfilm (4); Bilden einer zweiten Halbleiterschicht (15), wobei die zweite Halbleiterschicht (15) mit der Oberfläche der Bitleitungsbahn (24) in Kontakt steht und das Kontaktloch (10) ausfüllt; Implantieren von Störstellen vom ersten Leitfähigkeitstyp in die Oberfläche der zweiten Halbleiterschicht (15); Diffundieren der in die Oberfläche der zweiten Halbleiterschicht (15) implantierte Störstellen in die zweite Halbleiterschicht (15) und Diffundieren der in der Bitleitungsbahn (24) enthaltenen Störstellen in die zweite Halbleiterschicht (15), wodurch die zweite Halbleiterschicht (15) mit Source/ Drain-Gebieten versehen wird; Strukturieren der zweiten Halbleiterschicht (15) zur Erzeugung eines Speicherknotens (26); Bilden eines Kondensator-Isolierfilms (21); und Bilden einer Zellplattenelektrode (22) auf dem Kondensator-Isolierfilm (21); wobei eine äußere Oberfläche der Gateelektrode (25) mit einem Silizid (17) vor der Bildung des zweiten Zwischenschicht-Isolierfilms (9) versehen wird.
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