DE60102230T2

DE60102230T2 - Mehrfacheintragsvergleich in einem inhaltsadressierbaren speicher

Info

Publication number: DE60102230T2
Application number: DE60102230T
Authority: DE
Inventors: Örjan Lars KLING; Otto Hakan AHL; Gunnar Kjell TORKELSSON
Original assignee: Telefonaktiebolaget LM Ericsson AB
Current assignee: Telefonaktiebolaget LM Ericsson AB
Priority date: 2000-03-08
Filing date: 2001-03-07
Publication date: 2005-03-03
Anticipated expiration: 2021-03-08
Also published as: WO2001067456A3; EP1281178A2; ATE261177T1; EP1281178B1; WO2001067456A2; AU2001239616A1; US6259620B1; DE60102230D1

Description

HINTERGRUND
Die vorliegende Erfindung bezieht sich auf Computerspeichervorrichtungen und insbesondere auf inhaltsadressierbare Speicher.
Ein konventioneller inhaltsadressierbarer Speicher (CAM) 101 ist in 1 dargestellt. Ein CAM 101 kann als eine computerzugreifbare Speichervorrichtung betrachtet werden, die im Vergleich zu typischen adressierbaren Speichern einen inversen Typ eines Zugriffs aufweist. Zum Beispiel wird auf einen typischen Zufalls-Zugriffs-Speicher, bzw. Random Access Memory (RAM), mittels eines Adress-Ports zugegriffen. Man liefert eine Adresse an den Adress-Port, und der RAM liefert an seinen Ausgang den Datenwert, der auf dem Speicherplatz gespeichert ist, der durch die Adresse bezeichnet wird. Im Gegensatz greift man auf einen CAM 101 zu durch Liefern von Daten, die von Interesse sind (bezeichnet als ein "Comparand"), an einen Comparand-Eingangs-Port 103. Der Comparand wird repräsentiert als ein Dreifach-Wert für jedes Bit "0", "1" oder "*", wobei der letzte als eine Wild Card interpretiert wird. Jeder Speichereintrag 105 in dem CAM 101 schließt eine Logik ein oder gehört anderweitig dazu, die den in dem Eintrag 105 gespeicherten Wert mit dem Comparand vergleicht. (Jeder Wert wird so betrachtet, dass er auf einen Wert "*" passt.) Die resultierenden Signale, die jeweils anzeigen, ob eine Übereinstimmung aufgetreten ist, werden an einen Prioritätskodierer 107 geliefert, der eine Adresse 109 erzeugt, die einen der passenden (matching) Einträge anzeigt (z.B. die niedrigste Adresse, die zu einem passenden Eintrag 105 gehört).
CAMs werden zunehmend verwendet, um massive parallele Suchen über eine große Anzahl von Daten zu implementieren. Zum Beispiel erfordern in dem Internetprotokoll (IP) das Weiterleiten und Klassifizieren von Paketen jeweils eine Suche einer großen bis massiven Datenbasis. Ein IP-Weiterleitungsverweis bzw. -lookup ist das Problem des Verwendens der Bestimmungsadresse eines ankommenden Paketes, um einen passenden unter Zig-Tausenden von Routing-Tafel-Einträgen zu finden. Ist einmal ein bester passender Eintrag gefunden, wird er verwendet, um den nächsten Sprung für das Paket zu bestimmen. Die Routing-Tafel kann verschiedene passende Einträge enthalten, wobei der mit der geringsten Anzahl von "Wild Cards" als die beste Übereinstimmung (matching) betrachtet wird.
IP-Klassifizierung ist das mehr generelle Problem einer Verwendung ausgewählter Teile der IP und höherer Pegel-Header eines hereinkommenden Paketes, um einen passenden unter hundert bis tausend Klassifikationseinträgen zu finden. Ist einmal ein höchster Prioritätseintrag gefunden, wird er für verschiedene Zwecke verwendet, etwa Filtern, IP-Sicherheitsauswahl und virtuelles Routing.
Das IP-Weiterleitungslookup-Problem kann behandelt werden durch Erweitern des Basis-CAM-Prinzips, um den Bits von gespeicherten Dateneinträgen zu erlauben, Wild-Card-Werte anzunehmen. Auf diese Weise erweiterte CAMs werden Dreifach-CAMs genannt. Mit einem derartigen erweiterten CAM werden die Routing-Tafel-Einträge einer nach dem anderen direkt in dem CAM gespeichert. Die Bestimmungsadresse des Pakets wird einfach dem CAM als ein Comparand präsentiert (ohne Wild Cards), der die Übereinstimmung in einem einzelnen Zugriff durchführt. Die Adresse, die durch den CAM erzeugt wird, wird verwendet, um weitere (nicht zugehörige) Routing-Daten von einem Standard-RAM zu lesen.
Die Aufgabe eines Aktualisierens bzw. Updatens des CAM ist einfach, da alle Daten direkt mit einem Routing-Eintrag korrespondieren. Die einzige Berücksichtigung ist, dass Einträge in der Reihenfolge gespeichert werden sollten, die auf der Anzahl von Wild Cards beruhen. Somit kann eine Wiederplatzierung notwendig sein, wenn Updates gemacht werden.
Durch konventionelle CAMs wird das IP-Klassifikationsproblem verbessert, aber nicht völlig behandelt. Durch Betrachten aller möglichen Übereinstimmungsstrategien erscheint es zur Zeit, dass das triviale Verfahren einer Übereinstimmung gegen jeden Tafeleintrag durch Lesen desselben, einer nach den anderen, Performance-Erfordernissen nicht gerecht wird. Somit sind verschiedene Verfahren verwendet worden, die Baum-Repräsentationen verwenden. Insbesondere kann die Routing-Tafel in einen Baum kompiliert werden, der in einem RAM gespeichert ist. Der Baum ist von den Wurzeln bis zu den Blättern durchquert. In jedem Knoten wird ein Unterfeld der Bestimmungsadresse zusammen mit Knoten-spezifischen Daten verwendet, um zu entscheiden, welcher Zweig des Baums als der nächste Schritt ausgewählt wird. Die Routing-Einträge gehören zu einigen Knoten oder Blättern in dem Baum. Schließlich wird eine beste Übereinstimmung gefunden.
Das Problem bei diesen Verfahren ist, dass sie abhängig von Implementationsauswahlen entweder eine große Anzahl von Zyklen benötigen, um den Baum zu durchqueren, oder alternativ eine große Verschwendung von Speicher benötigen (einige Größenordnungen mehr als für die Einträge benötigt). Dieses Problem ist insbesondere unter Berücksichtigung des Klassifikationsproblems akut, weil die Übereinstimmungskriterien ziemlich allgemein sind und die Anzahl von Bits zum übereinstimmen sehr hoch ist. Eine mögliche Lösung ist es, das Problem in ein mehrdimensionales Suchproblem aufzuteilen, wobei jedes oder eine Anzahl von Feldern in den Headern eine Dimension repräsentiert. Vielfach einfachere Suchen werden dann in jeder Dimension durchgeführt, und die Ergebnisse werden in irgendeiner Weise in einem zweiten Schritt kombiniert. Jedoch werden verschiedene Klassifikationseinträge sich miteinander überlappen, wenn sie in eine Dimension projiziert werden, die eine außerordentliche Komplexität in beiden Schritten des Problems erzeugt.
Anwenden eines konventionellen CAM auf das IP-Klassifikationsproblem vereinfacht die Suche in jeder der Dimensionen. Jedoch stellt die Verwendung von konventionellen CAMs keine direkte Lösung bereit, um die Ergebnisse in dem oben beschriebenen zweiten Schritt des mehrdimensionalen Übereinstimmungsproblems zu kombinieren.
Wie gewöhnliche Speicher, ist ein konventioneller CAM als eine Anzahl von Einträgen angeordnet, wobei jeder ein Datenwort einer festgelegten Breite hält. Ein übereinstimmen ist begrenzt auf diese Breite. Konventionelle CAMs bieten keinen allgemeinen und schnellen Weg, um Übereinstimmungen zu einem Comparand größer als die Breite einer Zelle zu machen.
US 5,440,715 offenbart einen CAM, der eine Möglichkeit aufweist, um einen sequentiellen Vergleich einer variablen Anzahl von mehrfachen CAM-Worten bereitzustellen.
ZUSAMMENFASSUNG
Gemäß einem Aspekt der vorliegenden Erfindung wird das vorherige und andere Ziele erreicht durch einen inhaltsadressierbaren Speicher, der eine Matrix von Zellen umfasst, die (n+1) Spalten und m Zeilen aufweist, wobei n und m jeweils ganze Zahlen größer oder gleich 1 sind, und wobei jede Zeile von Zellen umfasst: n Datenspeicherzellen, eine Trägerspeicherzelle, eine Wortvergleichslogik und eine Trägerschreiblogik.
Jede der n Datenspeicherzellen umfasst: eine Speicherlogik zum Speichern eines entsprechenden einen von n Datensignalen, einen Eingang zum Empfangen eines entsprechenden einen von n Comparand-Datensignalen und eine Bit-Vergleichslogik, die ein Bit-Vergleichssignal erzeugt, das anzeigt, ob das gespeicherte eine der n Datensignale auf das empfangene eine der n Comparand-Datensignale passt.
Die Trägerspeicherzelle umfasst: einen ersten Eingang zum Empfangen eines Trägerdatensignals, eine Speicherlogik zum Speichern des Trägerdatensignals, einen zweiten Eingang zum Empfangen eines Träger-Comparand-Datensignals und eine Trägervergleichslogik, die ein Trägervergleichsignal erzeugt, das anzeigt, ob das gespeicherte Trägerdatensignal auf das empfangene Träger-Comparand-Datensignal passt.
Die Wortvergleichlogik erzeugt ein Wortvergleichsignal, das anzeigt, ob jedes der Bit-Vergleichsignale in der Zeile anzeigt, dass das gespeicherte eine der n Datensignale auf das empfangene eine der n Comparand-Datensignale passt, und dass das Trägervergleichsignal in der Zeile anzeigt, dass das gespeicherte Trägerdatensignal auf das empfangene Träger-Comparand-Datensignal passt.
Die Trägerschreiblogik erzeugt ein Trägerspeicherzellenschreibsignal nur, wenn das durch die Wortvergleichslogik in einer vorangegangenen Zeile von Zellen erzeugte Wortvergleichsignal anzeigt, dass jedes der Bit-Vergleichsignale in der vorangegangen Zeile anzeigt, dass das gespeicherte eine der n Datensignale auf das empfangene eine der n Comparand-Datensignale passt, und dass das Trägervergleichsignal in der vorangegangenen Zeile anzeigt, dass das gespeicherte Trägerdatensignal auf das empfangene Träger-Comparand-Datensignal passt.
Gemäß einem anderen Aspekt der Erfindung kann jedes der n Comparand-Datensignale und der Träger-Comparand-Datensignale ein Dreifach-Wert sein, ausgewählt aus einer Gruppe von Werten, die aus "0", "1" und "don't care" besteht, und wobei der "don't care"-Wert auf irgendeinen der Dreifach-Werte passt.
Gemäß einem anderen Aspekt der Erfindung umfasst die Trägerschreiblogik weiterhin einen Schreibeingangs-Port zum Empfangen eines Trägerschreibsignals, und die Trägerschreiblogik erzeugt das Trägerspeicherzellenschreibsignal nur, wenn das Trägerschreibsignal durchgesetzt wird und das durch die Wortvergleichslogik erzeugte Wortvergleichsignal in einer vorangegangenen Zeile von Zellen anzeigt, dass jedes der Bit-Vergleichsignale in der vorangegangenen Zelle anzeigt, dass das gespeicherte eine der n Datensignale auf das empfangene eine der n Comparand-Datensignale passt und dass das Trägervergleichsignal in der vorangegangenen Zeile anzeigt, dass das gespeicherte Trägerdatensignal auf das empfangene Träger-Comparand-Datensignal passt.
Gemäß einem anderen Aspekt der Erfindung umfasst die Wortvergleichslogik das Bit-Vergleichssignal in der Zeile, die zusammen "wire ANDed" ist.
Gemäß einem anderen Aspekt der Erfindung werden Techniken und Vorrichtungen zum Betreiben des erfinderischen inhaltsadressierbaren Speichers bereitgestellt. Die Betriebstechniken schließen ein: Speichern von einem oder mehreren Daten-Merkmalen bzw. -Items in dem inhaltsadressierbaren Speicher, wobei jedes Daten-Item eine Mehrzahl von Bruchteilen umfasst, die voneinander unterscheidbar sind, und wobei für jedes Daten-Item die Bruchteile in verschiedenen Zeilen des inhaltsadressierbaren Speichers gespeichert sind, Löschen des gespeicherten Trägerdatensignals in jeder der Zeilen und sequentielles Liefern von Bruchteilen eines Comparand-Daten-Items an die Eingänge an die n Datenspeicherzellen und an die zweiten Eingänge der Trägerspeicherzellen, wobei ein erster der Bruchteile des Comparand-Daten-Items einen Trägerteil umfasst, der nicht gleich einem "1"-Wert gesetzt ist, und verbleibende der Bruchteile des Comparand-Daten-Items jeweils einen Trägerteil umfassen, der gleich einem "1"-Wert gesetzt ist, wobei ein Durchsetzen von einem der Wortvergleichssignale anzeigt, dass alle der Bruchteile von einem gespeicherten Daten-Item auf die entsprechenden gelieferten Bruchteile des Comparand-Daten-Items passen.
Beim Praktizieren einiger Ausführungsbeispiele dieses Aspektes der Erfindung werden die Bruchteile in aufeinanderfolgenden Zeilen des inhaltsadressierbaren Speichers gespeichert.
Gemäß einem anderen Aspekt der Erfindung kann jeder Bruchteil des Comparand-Daten-Items umfassen: einen Comparand-Datenbruchteil, einen Comparand-Tag-Teil und einen Trägerteil. Der Comparand-Tag-Teil kann nützlich sein zum Beispiel zum Spezifizieren, welche Position der Bruchteil in der Sequenz von Bruchteilen besetzt, die das Comparand-Daten-Item ausmachen. Durch Setzen von Werten der Comparand-Tag-Teile, derart dass für jeden Bruchteil des Comparand-Daten-Items der Comparand-Tag-Teil auf einen Wert gesetzt wird, der den Bruchteil von anderen Bruchteilen des Comparand-Daten-Items unterscheidet, ist der Verwender in der Lage sicherzustellen, dass eine Übereinstimmung nur auftritt, wenn die gleichen Sequenzen von Bruchteilen in dem inhaltsadressierbaren Speicher gefunden werden.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Die Ziele und Vorteile der Erfindung werden durch Lesen der folgenden detaillierten Beschreibung in Verbindung mit den Zeichnungen verstanden, in denen
1 ein Blockdiagramm eines konventionellen inhaltsadressierbaren Speichers ist,
2 ein Blockdiagramm einer Speichermatrix eines konventionellen CAM ist,
3 ein Blockdiagramm einer Speichermatrix ist, die gemäß einem Aspekt der Erfindung erweitert worden ist, und
4 eine beispielhafte Technik zum Verwenden des erfinderischen CAM ist zum Durchführen einer Übereinstimmungsoperation über mehrere Einträge.
DETAILLIERTE BESCHREIBUNG
Die verschiedenen Merkmale der Erfindung werden nun beschrieben unter Bezugnahme auf die Figuren, in denen gleiche Teile jeweils mit gleichen Bezugszeichen bezeichnet werden.
Die Erfindung bezieht sich auf Verfahren und Vorrichtungen für Übereinstimmungen über mehrere Einträge in einem CAM. Gemäß einem Aspekt der Erfindung wird das erreicht durch Bereitstellen einer speziellen Trägerzellenlogik in dem Speicher. Die Trägerzellenlogik erlaubt jeder Zelle, eine Übereinstimmung zu erzeugen, die nicht nur darauf basiert, ob dieser Zelleninhalt auf einen derzeit angewendeten Comparand passt, sondern auch, ob eine benachbarte Zelle auf einen zuvor angewendeten Comparand passt.
Diese und andere Aspekte der Erfindung werden nun detaillierter beschrieben in Verbindung mit einer Anzahl beispielhafter Ausführungsformen. Um das Verständnis der Erfindung zu erleichtern, werden eine Anzahl von Aspekte der Erfindung beschrieben, betreffend Abfolgen von Aktionen, die durch Elemente spezialisierter Hardware oder eines Computersystems durchgeführt werden. Es wird bemerkt, dass in jedem der Ausführungsbeispiele die verschiedenen Aktionen durch spezialisierte Schaltkreise (z.B. diskrete Logik- Gatter, untereinander verbunden, um eine spezialisierte Funktion durchzuführen), durch Programmbefehle, die durch einen oder mehr Prozessoren ausgeführt werden, oder durch eine Kombination von beiden durchgeführt werden können. Darüber hinaus kann die Erfindung zusätzlich betrachtet werden als in Gänze verkörpert innerhalb jeder Form von computerlesbarem Speichermedium, das Signale gespeichert hält, die einen geeigneten Satz von Computerbefehlen repräsentieren, die einen Prozessor veranlassen, die darin beschriebene Technik auszuführen. Computerlesbare Speichermedien schließen statische oder dynamische Zufallszugriffsspeicher bzw. Random Access Memories (SRAM oder DRAM), Nur-Lesespeicher bzw. Read Only Memory (ROM), magnetische Speichermedien (z.B. Disketten, Platten oder Bänder) und optische Medien (z.B. Compact Disk ROM oder CD-ROM) ein, sind jedoch nicht darauf beschränkt. Somit werden die verschiedenen Aspekte der Erfindung in vielen verschiedenen Formen verkörpert, und all diese Formen werden als innerhalb des Schutzbereiches der Erfindung liegend betrachtet. Für jeden der verschiedenen Aspekte der Erfindung kann irgendeine derartige Form von Ausführungsbeispielen hiernach bezeichnet werden als "Logik, die" eine beschriebene Aktion durchführt.
Bezugnehmend auf 2 ist dies ein Blockdiagramm einer Speichermatrix 201 eines konventionellen CAM 101. Der CAM 101 ist organisiert als m Einträge, wobei jeder ein Wort von n Bits hält. Jede CAM-Zelle u_i.j speichert ein Daten-Bit s_i,j eines Wortes i. Die n Vertikal-Datenleitungen d_j halten die Comparand-Eingangsdaten während einer Übereinstimmung. Die m horizontalen "wired AND"-Leitungen, &_i, berechnen das Ergebnis einer Übereinstimmung. Dieses Ergebnis wird durch Verstärker 302 verstärkt und als ein Ausgang an den Prioritäts-Codierer (in 2 nicht gezeigt) präsentiert auf m passenden Signalen m_i. Die Logik zum Schreiben von Daten in die Zellen ist bekannt und für die Erfindung nicht relevant.
Somit wurde die Datenschreiblogik der Einfachheit halber in. der Figur ausgelassen.
Konventionelle CAMs können ebenso Teil-Übereinstimmungen ausführen. In diesem mehr allgemeinen Fall sind sowohl die Comparand-Daten als auch die gespeicherten Daten Dreifach-Werte {0,1,*}, wobei "*" einen "don't care"-Status repräsentiert, der auf alles passt. In der Praxis sind die n Horizontal-Datenleitungen gewöhnlich als doppelte physikalische Leitungen implementiert, wobei die Dreifach-Werte als ein Paar von binären Werten kodiert sind. Die tatsächliche Kodierung ist nicht wichtig für die Erfindung, jedoch wird in dieser Beschreibung die Abstraktion von einfachen Datenleitungen, die Dreifach-Werte tragen, aufrechterhalten.
Die Funktion der Zellen und die Ergebnisberechnungslogik wird in einer funktionalen Notation wie folgt definiert:
Zelle u_i,j: &i,j = if (si,j ≈ dj) then 1 else 0
Result logic_i &i = if (∀/j &i,j=1) then 1 else 0 mi = &i wobei der Übereinstimmungsoperator ≈ gegeben ist durch: (x ≈ y) = if (x=y or x=* or y=*) then "true" else "false"
3 ist ein Blockdiagramm einer ähnlichen Speichermatrix 301, die gemäß einem Aspekt der Erfindung erweitert wurde. Zusätzlich zu den oben beschriebenen Zellen u_i,j ist eine spezielle CAM-Trägerzelle v_i für jedes Wort i eingeführt. Jede der CAM-Trägerzellen v_i speichert ein Trägerdaten-Bit c_i, das das Ergebnis eines vorhergehenden Übereinstimmungsergebnisses für das vorhergehende Wort i-1 spiegelt (z.B. in der beispielhaften Ausführungsform ist das vorherige Wort das Wort unmittelbar über dem derzeit betrachteten Wort).
Die CAM-Trägerzelle v_i partizipiert als eine gewöhnliche Zelle während einer Übereinstimmungsoperation. Für diesen Zweck wird eine Wortvergleichlogik &_i bereitgestellt, die ein Wortvergleichssignal m_i erzeugt, das anzeigt, ob jedes der Bit-Vergleichssignale in der Zeile anzeigt, dass das gespeicherte eine der n Datensignale s_i,j auf das empfangene eine der n Comparand-Datensignale d_j passt, und dass das Trägervergleichssignal in der Zeile anzeigt, dass das gespeicherte Trägerdatensignal c_i auf das empfangene Träger-Comparand-Datensignal d₀ passt.
Die CAM-Trägerzelle v_i kann auch als ein Ergebnis der Übereinstimmungsoperation geschrieben werden. Eine vertikale Trägerdatenleitung, cd, hält die Werte, die optional geschrieben werden müssen, und eine vertikale Trägerschreibleitung, cw, muss durchgesetzt werden, um die CAM-Trägerzellen v_i bedingt zu schreiben. Die Phrase "bedingt schreiben" wurde im vorangegangenen Satz verwendet, weil die cw-Leitung nicht selbst bestimmt, ob der Wert auf der cd-Leitung in eine CAM-Trägerzelle v_i getaktet wird. Vielmehr wird für jede der CAM-Trägerzellen v_i eine Trägerschreiblogik 303 bereitgestellt, die ein Trägerschreibsignal cw_i erzeugt, das ermöglicht, dass die Trägerschreiboperation durchgeführt, wenn, und nur wenn, die Trägerschreibleitung, cw, aktiv ist und eine Übereinstimmung für das unmittelbar vorherige Wort i-1 vorliegt (die letztere Bedingung wird angezeigt durch die Durchsetzung des Übereinstimmungssignals m_i–1). In der beispielhaften Ausführungsform ist die Trägerschreiblogik 303 als ein logisches AND-Gatter implementiert. In alternativen Ausführungsformen können jedoch äquivalente Logikkonfigurationen anstelle dessen verwendet werden.
Die Funktion der Zellen u_i,j und v_i und die Ergebnisberechnungslogik für die beispielhafte Ausführungsform der Erfindung ist durch das Folgende gegeben:
Zelle u_i,j &i,j = if (si,j ≈ dj) then 1 else 0, for j ∊ {1..n}
Trägerzelle v_i: &i,o = if (ci ≈ d0) then 1 else 0 ci' = if (cw=1 and mi–1=1) then cd else ci
Result logic_i &i = if (∀j &i,j=1) then 1 else 0 mi = &i wobei der Übereinstimmungsoperator ≈ wieder gegeben ist durch: (x ≈ y) = if (x=y or x=* or y=*) then "true" else "false", und wobei die Notation c_i' den Wert von c_i in dem nächsten Taktzyklus bezeichnet.
Man bemerke, dass m₀ als ein neuer Eingang zu der Zellenmatrix eingegeben wurde. Der Wert von m₀ ist 0, solange nicht anderweitig bezeichnet. Weiterhin wurde eine weitere Horizontaldatenleitung d₀ als ein neuer Eingang in die Zellenmatrix eingeführt zum Tragen des Comparand-Werts, der zu jeder der CAM-Trägerzellen v_i geliefert wird.
Die oben unter Bezugnahme auf 3 beschriebene beispielhafte Vorrichtung kann für eine Übereinstimmung über mehrfache Einträge verwendet werden. Eine beispielhafte Technik, um dieses auszuführen, wird nun unter Bezugnahme auf 4 beschrieben. Ein gespeichertes Datenmerkmal, das mehr als einen einfachen Eintrag besetzt, wird in q kleinere Bruchteile geteilt, die mit S₁ bis S_q bezeichnet werden. Ein einzigartiger Tag-Wert t, der von 1 bis q reicht, wird für jede Art des Bruchteils eingeführt. Jeder Eintrag in dem CAM hält einen Datenbruchteil, hinzugefügt durch seinen korrespondierenden Tag-Wert. Bruchteile, die zu den gleichen Originaldaten gehören, werden in aufeinanderfolgenden Einträgen gespeichert (z.B. unmittelbar aufeinanderfolgend) und in der inneren Reihenfolge ihrer korrespondierenden Tag-Werte. Die Bruchteile und ihre korrespondierenden Tags werden den konventionellen CAM-Zellen u_i,n...u_i,1 gespeichert. Eine hinreichende Anzahl von konventionellen CAM-Zellen sollten den Tag-Bits zugewiesen sein, um zu erlauben, dass sie die den höchsten Tag-Wert q repräsentieren. Die verbleibenden konventionellen CAM-Zellen für jedes Wort können zugewiesen sein zum Speichern einer der Bruchteile. Die CAM-Trägerzelle v_i speichert anfänglich einen unbekannten Wert, der in 4 durch das "?"-Symbol gezeigt ist.
Der Comparand-Wert ist ähnlich in korrespondierende Bruchteile geteilt, die hier mit D₁ bis D_q bezeichnet werden. Für jeden der Comparand-Bruchteile D₁ bis D_q repräsentieren einige der Bits Bruchteildaten, die passen, andere Bits repräsentieren Tag-Bits, die passen, und noch andere Bits repräsentieren ein Träger-Bit, das passt. Der Zweck der Tag-Bits ist es, das Markieren von Bruchteilen als zugehörig zu einer besonderen Position zu ermöglichen (z.B. erste, zweite, dritte,...) innerhalb des vollständig gespeicherten Datenmerkmals, so dass, wenn eine Übereinstimmungsoperation durchgeführt wird, ein Comparand-Wert nicht nur den gewünschten Bruchdatenteil spezifizieren kann, sondern auch den Tag-Wert zum Anzeigen, welcher Bruchteil gesucht wird.
Der Algorithmus zum übereinstimmen über die mehrfachen Bruchteile kann wie folgt spezifiziert werden (wobei der Text rechts von dem "/*" einen Kommentar anzeigt):

Lasse D den durch d_n...d_o gebildeten Bit-Vektor bezeichnen und lasse <x,y,z> die Teilung dieses Vektors sein in x = der Comparand-Datenbruchteil,
d_d...d_t+i y = der Comparand-Tag-Teil d_t...d_i; und z = der Trägerteil d_o, wobei t die Anzahl von Bits in dem Tag ist.
Do Zyklus 0: d=<*,*,*>, cd=0, cw=1, m₀=1 /* lösche alle Träger-Bits Zyklus 1: d=<D₁,1,*>, cd=1, cw=1 Zyklen 2 bis q: For p=2 to q do Zyklus p: D=<D_P,p,1>, cd=1, cw=1 /* Übereinstimmungsdaten /* Tag und vorherige Übereinstimmungen

In Zyklus 0 sind die Comparand-Daten "don't care", was bedeutet, dass jeder Eintrag passt. Als ein Ergebnis werden alle Trägerzellen mit einem 0-Wert initialisiert.
In Zyklus 1 wird der erste Bruchteil des Comparands, hinzugefügt durch einen Tag-Wert von 1 und einen "don't care"-Wert auf dem Trägerteil, auf den Comparand-Datenleitungen dargestellt. Alle Einträge, die einen ersten Datenbruchteil aufweisen, der auf die ersten Comparand-Daten passt, werden passen. Das Ergebnis ist, dass für jeden derartigen Eintrag die Trägerzelle des nächsten Eintrags, die den zweiten Datenbruchteil hält, mit einem "1"-Wert geschrieben wird.
In Zyklus 2 wird der erste Bruchteil des Comparands, fortgesetzt durch einen Tag-Wert von 2 und einen Trägerwert von 1, auf den Comparand-Datenleitungen dargestellt. Alle Einträge, die einen zweiten Datenbruchteil aufweisen, der auf den zweiten Comparand-Daten passt, und für die der vorherige Eintrag eine Übereinstimmung in dem vorherigen Zyklus darstellte, werden passen. Das Ergebnis ist, dass für jeden derartigen Eintrag die Trägerzelle des nächsten Eintrags, die den dritten Datenteil hält, mit einem "1"-Wert geschrieben wird.
Dieselbe Art von Operation wird für alle verbleibenden Bruchteile ausgeführt. Das Ergebnis in jedem Zyklus ist, dass das Träger-Bit in dem nächsten Zyklus geschrieben wird, wenn Übereinstimmungen für alle vorherigen Bruchteile vorlagen. Somit wird in dem letzten Zyklus nur eine Übereinstimmung bei einem Eintrag vorliegen, wenn alle Bruchteile, die zu den gleichen original gespeicherten Daten gehören, auf die korrespondierenden Bruchteile der Comparand-Daten in geeigneter Reihenfolge passen.
Folglich stellt am Ende des letzten Zyklus ein Prioritätskodierer, wie der in 1 gezeigte Prioritätskodierer 107, die Adresse des letzten Bruchteils von vollständig gespeicherten Daten dar, die auf einen vollständigen Operand passen.
Die Erfindung ist nützlich zum Speichern und übereinstimmen gegen beliebig lange Daten in einem CAM. Für einige spezielle Fälle können andere spezifische Verfahren verwendet werden, um auf lange Daten zu passen, die wiederholte Zugriffe auf den CAM verwenden. Jedoch ist die Wartezeit viel höher und der Speicherverbrauch oft höher.
Die Erfindung kann in allen technischen Gebieten verwendet werden, die ein zeitkritisches, nicht-triviales Übereinstimmungsproblem enthalten. Ein Beispiel ist das IP-Klassifikationsproblem, das in Internet-Routern vorliegt, wie in dem HINTERGRUND-Kapitel beschrieben. Um den erfinderischen CAM anzuwenden, um ein derartiges Problem zu lösen, werden verschieden relevante Felder von Klassifikationseinträgen in aufeinanderfolgenden Adressen des CAM gespeichert. Der erfinderische CAM erlaubt, dass logische "AND"-Bedingungen durchgeführt werden zwischen aufeinanderfolgenden Einträgen über verschiedene Zyklen, und erlaubt somit ein übereinstimmen von beliebig langen Daten. Das Ergebnis ist unmittelbar erhältlich als eine Adresse nach dem letzten Zyklus, ohne dass irgendeine Kombination von Ergebnissen benötigt wird.
In anderen Aspekten der Erfindung können Datenbruchteile, andere als der erste und der letzte, ausgelassen werden, bei denen alle Bits einen "don't care"-Wert aufweisen.
In noch einem anderen Aspekt der Erfindung brauchen die Tag-Werte nicht ein solcher zu sein, wie in den obigen beispielhaften Ausführungsbeispielen gezeigt ist. Anstelle dessen werden irgendwelche Werte es tun, solange die Reihenfolge zwischen verschiedenen Arten von Bruchteilen gehalten wird. Anders ausgedrückt kann für jeden Bruchteil des Comparand-Datenmerkmals der Comparand-Tag-Teil auf irgendeinen Wert gesetzt werden, der den Bruchteil von anderen Bruchteilen des Comparand-Datenmerkmals unterscheidet. In dem Übereinstimmungsalgorithmus bedeutet dies, dass die Konstanten 1 bis q, die für den Tag verwendet werden, durch unterscheidbare Variablen T₁ bis T_q ersetzt werden können.
Diese Flexibilität beim Spezifizieren der Tag-Werte erlaubt dem erfinderischen CAM angewendet zu werden, um das Problem von Übereinstimmung von einer Mehrzahl von verschiedenen Comparand-Datenmerkmalen effizient zu lösen, wobei jede der Comparand-Datenmerkmalen einen gemeinsamen Teil und einen nicht-gemeinsamen Teil aufweist. Der gemeinsame Teil ist der gleiche für alle Comparand-Datenmerkmale, wobei der nicht-gemeinsame Teil eines Comparand-Datenmerkmals unterschiedlich zu den nicht-gemeinsamen Teilen der anderen Datenmerkmale ist. Dies ist nützlich bei dem IP-Klassifikationsproblem, das in Internet-Routern vorliegt, wie in dem HINTERGRUND-Kapitel beschrieben. Beispielsweise, angenommen, es ist gewünscht, drei Klassifikationen durchzuführen, die als R, S und T bezeichnet sind, und dass A, B, C, D, E, F und G verschiedene Parameter zum übereinstimmen sind. Nun angenommen, dass:

R passen soll mit A, B, C, D;
S passen soll mit A, B, C, E; und
T passen soll mit A, B, F, G.

Natürlich könnte man diese Klassifikationen sequentiell durchführen, jedes mal aufeinanderfolgend über alle vier Parameter. Jedoch erlaubt die Struktur des erfinderischen CAM, die Klassifikationen effizienter durchzuführen durch Darstellen der Parameter (zusammen mit ihren entsprechenden Tags) als Comparand-Datenmerkmale an den CAM in der folgenden Reihenfolge:

Rücksetzzyklus (löscht alle Träger-Bits)
Comparand-Datenmerkmal = A
Comparand-Datenmerkmal = B
Comparand-Datenmerkmal = C
Comparand-Datenmerkmal = D und verwende Ergebnis zum Verweis auf Ergebnis von R
Comparand-Datenmerkmal = E und verwende Ergebnis zum Verweis auf Ergebnis von S
Comparand-Datenmerkmal = F
Comparand-Datenmerkmal = G und verwende Ergebnis zum Verweis auf Ergebnis von T.

Es wird beobachtet, dass die obige Strategie in Teilen effektiv ist, weil nach ihrer anfänglichen Rücksetzung an keinem Punkt des Prozesses Träger-Bits nachfolgend zurückgesetzt werden. Folglich bleibt ein Träger-Bit gesetzt, wenn es einmal anzeigt, dass die Sequenz A, B, C gefunden wurde, und erlaubt somit, dass Comparand-Datenmerkmale D und E, individuell getestet werden. Ähnlich bleibt das Träger-Bit gesetzt, das anzeigt, dass die Sequenz A, B platziert wurde, und erlaubt somit das spätere Testen für die verbliebenen Parameter F und G.
Die Erfindung wurde beschrieben unter Bezugnahme auf eine besondere Ausführungsform. Jedoch wird es dem Fachmann hinlänglich klar sein, dass es möglich ist, die Erfindung in anderen spezifischen Formen als denen der oben beschriebenen bevorzugten Ausführungsform auszuführen. Dies kann getan werden, ohne von dem Schutzumfang der Erfindung abzurücken.
Zum Beispiel wird es hinlänglich deutlich für den gewöhnlichen Fachmann, dass, während eine beispielhafte Ausführungsform der Erfindung in den Begriffen "Zeilen" und "Spalten" einer Matrix von Zellen beschrieben wurde, alternative Ausführungsformen abgeleitet werden können durch Auswechseln der Funktionen von Zeilen und Spalten. Folglich sollen die Begriffe "Zeilen" und "Spalten" in einer allgemeineren Bedeutung bezüglich der ersten und zweiten orthogonalen Richtungen verstanden werden, so wie sie in der Beschreibung als auch in den Ansprüchen verwendet wurden.
Ähnlich stellt die beispielhafte Ausführungsform Daten dar, die in aufeinanderfolgenden Zeilen in einer von-oben-nach-unten-Richtung gespeichert sind. Jedoch können alternative Ausführungsformen der Erfindung leicht angeordnet werden, um in anderen Richtungen, wie etwa von unten-nach-oben zu funktionieren. Folglich soll die Verwendung der Begriffe innerhalb dieser Beschreibung ebenso wie in den Ansprüchen, wie etwa "vorherige", "nächste" und dergleichen, nicht derart begriffen werden, dass sie nur die Richtungen in dem beispielhaften Ausführungsbeispiel darstellen, sondern sollen anstelle dessen sich allgemeiner auf das beziehen, was als "vorherige" oder "nächste" (etc.) bezeichnet wird relativ zu einer vorbestimmten Ausrichtung, ungeachtet dessen, ob die vorbestimmte Ausrichtung eine von-oben-nach-unten, von-unten-nach-oben oder eine andere ist.
Somit ist das bevorzugte Ausführungsbeispiel nur illustrativ und soll nicht in irgendeiner Weise restriktiv betrachtet werden. Der Schutzbereich der Erfindung wird durch die nachfolgenden Ansprüche im Lichte der vorangegangenen Beschreibung gegeben.

Claims

Ein inhaltsadressierbarer Speicher, umfassend: eine Matrix von Zellen, die (n+1) Spalten und m Zeilen aufweist, wobei n und m jeweils ganze Zahlen größer oder gleich 1 bzw. 2 sind und wobei jede Zeile von Zellen umfasst: n Datenspeicherzellen, jede umfassend: eine Speicherlogik zum Speichern eines jeweiligen von n Datensignalen; einen Eingang zum Empfangen eines jeweiligen von n Comparand-Datensignalen; und eine Bit-Vergleichslogik, die ein Bit-Vergleichssignal erzeugt, das anzeigt, ob das gespeicherte eine der n Datensignale auf das empfangene eine der n Comparand-Datensignale passt; eine Trägerspeicherzelle umfassend: einen ersten Eingang zum Empfangen eines Trägerdatensignals; eine Speicherlogik zum Speichern des Trägerdatensignals; einen zweiten Eingang zum Empfangen eines Träger-Comparand-Datensignals; und eine Trägervergleichslogik, die ein Trägervergleichssignal erzeugt, das anzeigt, ob das gespeicherte Trägerdatensignal auf das empfangene Träger-Comparand-Datensignal passt; eine Wortvergleichslogik, die ein Wortvergleichssignal erzeugt, das anzeigt, ob jedes der Bit-Vergleichssignale in der Zeile anzeigt, dass das gespeicherte eine der n Datensignale auf das empfangene eine der n Comparand-Datensignale passt und dass das Trägervergleichssignal in der Zeile anzeigt, dass das gespeicherte Trägerdatensignal auf das empfangene Träger-Comparand-Datensignal passt; und eine Trägerschreiblogik, die ein Trägerspeicherzellenschreibsignal nur erzeugt, wenn das durch die Wortvergleichslogik erzeugte Wortvergleichssignal in einer vorangegangenen Zeile von Zellen anzeigt, dass jedes der Bit-Vergleichssignale in der vorangegangenen Zeile anzeigt, dass das gespeicherte eine der n Datensignale auf das empfangene eine der n Comparand-Datensignale passt und dass das Trägervergleichssignal in der vorangegangenen Zeile anzeigt, dass das gespeicherte Trägerdatensignal auf das empfangene Träger-Comparand-Datensignal passt.
Inhaltsadressierbarer Speicher gemäß Anspruch 1, wobei: jedes der n Comparand-Datensignale und der Träger-Comparand-Datensignale ein Dreifachwert ist, der aus einer Gruppe von Werten ausgewählt wird, die aus "0", "1" und "don't care" besteht; und der "don't care"-Wert auf irgendeinen der Dreifachwerte passt.
Inhaltsadressierbarer Speicher nach Anspruch 1, wobei die Trägerschreiblogik weiterhin einen Schreibeingangsport zum Empfangen eines Trägerschreibsignals umfasst, und wobei die Trägerschreiblogik das Trägerspeicherzellenschreibsignal nur erzeugt, wenn das Trägerschreibsignal durchgesetzt wird und das wortvergleichssignal, das durch die Wortvergleichslogik erzeugt wird, in einer vorangegangenen Zeile von Zellen anzeigt, dass jedes der Bit-Vergleichssignale in der vorangegangenen Zeile anzeigt, dass das gespeicherte eine der n Datensignale auf das empfangene eine der n Comparand-Datensignale passt und dass das Trägervergleichssignal in der vorangegangenen Zeile anzeigt, dass das gespeicherte Trägerdatensignal auf das empfangene Träger-Comparand-Datensignal passt.
Inhaltsadressierbarer Speicher nach Anspruch 1, wobei die Wortvergleichslogik die Bit-Vergleichssignale in der Zeile, die zusammen "wire ANDed" ist, umfasst.
Verfahren zum Betreiben eines inhaltsadressierbaren Speichers, der eine Matrix von Zellen umfasst, die (n+1) Spalten und m Zeilen umfasst, wobei n und m jeweils ganze Zahlen größer oder gleich 1 bzw. 2 sind, und wobei jede Zeile von Zellen umfasst: n Datenspeicherzellen, jede umfassend: eine Speicherlogik zum Speichern eines jeweiligen von n Datensignalen; einen Eingang zum Empfangen eines jeweiligen von n Comparand-Datensignalen; und eine Bit-Vergleichslogik, die ein Bit-Vergleichssignal erzeugt, das anzeigt, ob das gespeicherte eine der n Datensignale auf das empfangene eine der n Comparand-Datensignale passt; eine Trägerspeicherzelle, umfassend: einen ersten Eingang zum Empfangen eines Trägerdatensignals; eine Speicherlogik zum Speichern des Trägerdatensignals; einen zweiten Eingang zum Empfangen eines Träger-Comparand-Datensignals; und eine Trägervergleichslogik, die ein Trägervergleichssignal erzeugt, das anzeigt, ob das gespeicherte Trägerdatensignal auf das empfangene Träger-Comparand-Datensignal passt; eine Wortvergleichslogik, die ein Wortvergleichssignal erzeugt, das anzeigt, ob jedes der Bit-Vergleichssignale in der Zeile anzeigt, dass das gespeicherte eine der n Datensignale auf das empfangene eine der n Comparand-Datensignale passt und dass das Trägervergleichssignal in der Zeile anzeigt, dass das gespeicherte Trägerdatensignal auf das empfangene Träger-Comparand-Datensignal passt; und eine Trägerschreiblogik, die ein Trägerspeicherzellenschreibsignal nur erzeugt, wenn das Wortvergleichssignal, das durch die Wortvergleichslogik erzeugt wird, in einer vorangegangenen Zeile von Zellen anzeigt, dass jedes der Bit-Vergleichssignale in der vorangegangenen Zeile anzeigt, dass das gespeicherte eine der n Datensignale auf das empfangene eine der n Comparand-Datensignale passt und dass das Trägervergleichssignal in der vorangegangenen Zeile anzeigt, dass das gespeicherte Trägerdatensignal auf das empfangene Träger-Comparand-Datensignal passt, wobei das Verfahren umfasst: Speichern eines oder mehrerer Datenmerkmale in dem inhaltsadressierbaren Speicher, wobei jedes Datenmerkmal eine Mehrzahl von Bruchteilen umfasst, die von einander unterscheidbar sind, und wobei für jedes Datenmerkmal die Bruchteile in verschiedenen Zeilen des inhaltsadressierbaren Speichers gespeichert sind; Löschen des gespeicherten Trägerdatensignals in jeder der Zeilen; und sequenzielles Liefern der Bruchteile eines Comparand-Datenmerkmals zu den Eingängen zu den n Datenspeicherzellen und zu den zweiten Eingängen der Trägerspeicherzellen; wobei: ein erster der Bruchteile der Comparand-Datenmerkmale einen Trägerteil umfasst, der nicht gleich eines "1"-Wertes gesetzt ist; und die verbliebenen der Bruchteile des Comparand-Datenmerkmals jeweils einen Trägerteil umfassen, der gleich einem "1"-Wert gesetzt ist, wodurch eine Durchsetzung von einem der Wortvergleichssignale anzeigt, dass alle der Bruchteile eines gespeicherten Datenmerkmals auf die jeweiligen gelieferten Bruchteile des Comparand-Datenmerkmals passen.
Verfahren gemäß Anspruch 5, wobei die Bruchteile in aufeinander folgenden Zeilen des inhaltsadressierbaren Speichers gespeichert sind.
Verfahren gemäß Anspruch 5, wobei jeder Bruchteil der Comparand-Datenmerkmale umfasst: einen Comparand-Datenbruchteil; einen Comparand-Tag-Teil; und einen Trägerteil.
Verfahren gemäß Anspruch 7, wobei für jeden Bruchteil des Comparand-Datenmerkmals der Comparand-Tag-Teil auf einen Wert gesetzt ist, der den Bruchteil von anderen Bruchteilen des Comparand-Datenmerkmals unterscheidet.
Eine Vorrichtung zum Betreiben eines inhaltsadressierbaren Speichers, der umfasst: eine Matrix von Zellen, die (n+1) Spalten und m Zeilen aufweist, wobei n und m jeweils ganze Zahlen größer oder gleich 1 bzw. 2 sind und wobei jede Zeile von Zellen umfasst n Datenspeicherzellen, jede umfassend: eine Speicherlogik zum Speichern eines jeweiligen von n Datensignalen; einen Eingang zum Empfangen eines jeweiligen von n Comparand-Datensignalen; und eine Bit-Vergleichslogik, die ein Bit-Vergleichssignal erzeugt, das anzeigt, ob das gespeicherte eine der n Datensignale auf das empfangene eine der n Comparand-Datensignale passt; eine Trägerspeicherzelle umfassend: einen ersten Eingang zum Empfangen eines Trägerdatensignals; eine Speicherlogik zum Speichern des Trägerdatensignals; einen zweiten Eingang zum Empfangen eines Träger-Comparand-Datensignals; und eine Trägervergleichslogik, die ein Trägervergleichssignal erzeugt, das anzeigt, ob das gespeicherte Trägerdatensignal auf das empfangene Träger-Comparand-Datensignal passt; eine Wortvergleichslogik, die ein Wortvergleichssignal erzeugt, das anzeigt, ob jedes der Bit-Vergleichssignale in der Zeile anzeigt, dass das gespeicherte eine der n Datensignale auf das empfangene eine der n Comparand-Datensignale passt und dass das Trägervergleichssignal in der Zeile anzeigt, dass das gespeicherte Trägerdatensignal auf das empfangene Träger-Comparand-Datensignal passt; und eine Trägerschreiblogik, die ein Trägerspeicherzellenschreibsignal nur erzeugt, wenn das Wortvergleichssignal, das durch die Wortvergleichslogik erzeugt wird, in einer vorangegangenen Zeile von Zellen anzeigt, dass jedes der Bit-Vergleichssignale in der vorangegangenen Zeile anzeigt, dass das gespeicherte eine der n Datensignale auf das empfangene eine der n Comparand-Datensignale passt und dass das Trägervergleichssignal in der vorangegangenen Zeile anzeigt, dass das gespeicherte Trägerdatensignal auf das empfangene Träger-Comparand-Datensignal passt, wobei die Vorrichtung umfasst: eine Logik, die ein oder mehrere Datenmerkmale in dem inhaltsadressierbaren Speicher speichert, wobei jedes Datenmerkmal eine Mehrzahl von Bruchteilen umfasst, die von einander unterscheidbar sind, und wobei für jedes Datenmerkmal die Bruchteile in verschiedenen Zeilen des inhaltsadressierbaren Speichers gespeichert sind; eine Logik, die das gespeicherte Trägerdatensignal in jeder der Zeilen löscht; und eine Logik, die sequenziell Bruchteile eines Comparand-Datenmerkmals zu den Eingängen der n Datenspeicherzellen und zu den zweiten Eingängen der Trägerspeicherzellen liefert, wobei: ein erster der Bruchteile des Comparand-Datenmerkmals einen Trägerteil umfasst, der nicht gleich einem "1"-Wert gesetzt ist; und verbliebene der Bruchteile des Comparand-Datenmerkmals jeweils einen Trägerteil umfassen, der gleich einem "1"-Wert gesetzt ist, wodurch eine Durchsetzung von einem der Wortvergleichssignale anzeigt, dass alle der Bruchteile eines gespeicherten Datenmerkmals auf die jeweiligen gelieferten Bruchteile des Comparand-Datenmerkmals passen.
Vorrichtung gemäß Anspruch 9, wobei die Bruchteile in aufeinanderfolgenden Zeilen des inhaltsadressierbaren Speichers gespeichert sind.
Vorrichtung gemäß Anspruch 9, wobei jeder Bruchteil des Comparand-Datenmerkmals umfasst: einen Comparand-Datenbruchteil; einen Comparand-Tag-Teil; und einen Trägerteil.
Vorrichtung gemäß Anspruch 11, wobei für jeden Bruchteil des Comparand-Datenmerkmals der Comparand-Tag-Teil auf einen Wert gesetzt wird, der den Bruchteil von anderen Bruchteilen des Comparand-Datenmerkmals unterscheidet.
Ein Verfahren zum Betreiben eines inhaltsadressierbaren Speichers, der eine Matrix von Zellen umfasst, die (n+1) Spalten und m Zeilen aufweist, wobei n und m jeweils ganze Zahlen größer oder gleich 1 bzw. 2 sind, wobei jede Zeile von Zellen umfasst: n Datenspeicherzellen, jede umfassend: eine Speicherlogik zum Speichern eines jeweiligen von n Datensignalen; einen Eingang zum Empfangen eines jeweiligen von n Comparand-Datensignalen; und eine Bit-Vergleichslogik, die ein Bit-Vergleichssignal erzeugt, das anzeigt, ob das gespeicherte eine der n Datensignale auf das empfangene eine der n Comparand-Datensignale passt; eine Trägerspeicherzelle umfassend: einen ersten Eingang zum Empfangen eines Trägerdatensignals; eine Speicherlogik zum Speichern des Trägerdatensignals; einen zweiten Eingang zum Empfangen eines Träger-Comparand-Datensignals; und eine Trägervergleichslogik, die ein Trägervergleichssignal erzeugt, das anzeigt, ob das gespeicherte Trägerdatensignal auf das empfangene Träger-Comparand-Datensignal passt; eine Wortvergleichslogik, die ein Wortvergleichssignal erzeugt, das anzeigt, ob jedes der Bit-Vergleichssignale in der Zeile anzeigt, dass das gespeicherte eine der n Datensignale auf das empfangene eine der n Comparand-Datensignale passt und dass das Trägervergleichssignal in der Zeile anzeigt, dass das gespeicherte Trägerdatensignal auf das empfangene Träger-Comparand-Datensignal passt; und eine Trägerschreiblogik, die ein Trägerspeicherzellenschreibsignal nur erzeugt, wenn das Wortvergleichssignal, das durch die Wortvergleichslogik erzeugt wird, in einer vorangegangenen Zeile von Zellen anzeigt, dass jedes der Bit-Vergleichssignale in der vorangegangenen Zeile anzeigt, dass das gespeicherte eine der n Datensignale auf das empfangene eine der n Comparand-Datensignale passt und dass das Trägervergleichssignal in der vorangegangenen Zeile anzeigt, dass das gespeicherte Trägerdatensignal auf das empfangene Träger-Comparand-Datensignal passt, wobei das Verfahren umfasst: Speichern eines oder mehrerer Datenmerkmale in dem inhaltsadressierbaren Speicher speichert, wobei jedes Datenmerkmal eine Mehrzahl von Bruchteilen umfasst, die unterscheidbar von einander sind, und wobei für jedes Datenmerkmal die Bruchteile in verschiedenen Zeilen des inhaltsadressierbaren Speichers gespeichert sind; Löschen der gespeicherten Trägerdatensignale in jeder der Zeilen; sequenzielles Liefern von einem oder mehreren gemeinsamen Bruchteilen und einem oder mehreren nicht gemeinsamen Bruchteilen eines ersten Comparand-Datenmerkmals zu den Eingängen der n Datenspeicherzellen und der zweiten Eingänge der Trägerspeicherzellen, wobei: ein erster der gemeinsamen Bruchteile des ersten Comparand-Datenmerkmals einen Trägerteil umfasst, der nicht gleich einem "1"-Wert gesetzt ist; verbliebene der gemeinsamen Bruchteile des ersten Comparand-Datenmerkmals jeweils einen Trägerteil umfassen, der gleich einem "1"-Wert gesetzt ist, und der eine oder mehrere erste nicht gemeinsame Bruchteile des ersten Comparand-Datenmerkmals jeweils einen Trägerteil umfassen, der gleich einem "1"-Wert gesetzt ist, wodurch eine Durchsetzung von einem der Wortvergleichssignale anzeigt, dass alle der Bruchteile eines gespeicherten Datenmerkmals auf die jeweiligen gelieferten gemeinsamen und ersten nicht gemeinsamen Bruchteile des ersten Comparand-Datenmerkmals passen; und sequenzielles Liefern eines oder mehrerer zweiter nicht gemeinsamer Bruchteile eines zweiten Comparand-Datenmerkmals zu den Eingängen der n Datenspeicherzellen und zu den zweiten Eingängen der Trägerspeicherzellen, wobei die einen oder mehreren zweiten nicht gemeinsamen Bruchteile des zweiten Comparand-Datenmerkmals jeweils einen Trägerteil umfassen, der gleich eines "1"-Wertes gesetzt ist, wodurch eine Durchsetzung von einem der Wortvergleichssignale anzeigt, dass alle der Bruchteile des gespeicherten Datenmerkmals auf die jeweiligen gelieferten gemeinsamen und zweiten nicht gemeinsamen Bruchteile des zweiten Comparand-Datenmerkmals passen.
Eine Vorrichtung zum Betreiben eines inhaltsadressierbaren Speichers, der umfasst: eine Matrix von Zellen, die (n+1) Spalten und m Zeilen aufweist, wobei n und m jeweils ganze Zahlen größer oder gleich 1 bzw. 2 sind und wobei jede Zeile von Zellen umfasst: n Datenspeicherzellen, jeweils umfassend: eine Speicherlogik zum Speichern eines jeweiligen von n Datensignalen; einen Eingang zum Empfangen eines jeweiligen von n Comparand-Datensignalen; und eine Bit-Vergleichslogik, die ein Bit-Vergleichssignal erzeugt, das anzeigt, ob das gespeicherte eine der n Datensignale auf das empfangene eine der n Comparand-Datensignale passt; eine Trägerspeicherzelle umfassend: einen ersten Eingang zum Empfangen eines Trägerdatensignals; eine Speicherlogik zum Speichern des Trägerdatensignals; einen zweiten Eingang zum Empfangen eines Träger-Comparand-Datensignals; und eine Trägervergleichslogik, die ein Trägervergleichssignal erzeugt, das anzeigt, ob das gespeicherte Trägerdatensignal auf das empfangene Träger-Comparand-Datensignal passt; eine Wortvergleichslogik, die ein Wortvergleichssignal erzeugt, das anzeigt, ob jedes der Bit-Vergleichssignale in der Zeile anzeigt, dass das gespeicherte eine der n Datensignale auf das empfangene eine der n Comparand-Datensignale passt und dass das Trägervergleichssignal in der Zeile anzeigt, dass das gespeicherte Trägerdatensignal auf das empfangene Träger-Comparand-Datensignal passt; und eine Trägerschreiblogik, die ein Trägerspeicherzellenschreibsignal nur erzeugt, wenn das Wortvergleichssignal, das durch die Wortvergleichslogik erzeugt wird, in einer vorangegangenen Zeile von Zellen anzeigt, dass jedes der Bit-Vergleichssignale in der vorangegangenen Zeile anzeigt, dass das gespeicherte eine der n Datensignale auf das empfangene eine der n Comparand-Datensignale passt, und dass das Trägervergleichssignal in der vorangegangenen Zeile anzeigt, dass das gespeicherte Trägerdatensignal auf das empfangene Träger-Comparand-Datensignal passt, wobei die Vorrichtung umfasst: eine Logik, die ein oder mehrere Datenmerkmale in dem inhaltsadressierbaren Speicher speichert, wobei jedes Datenmerkmal eine Mehrzahl von Bruchteilen umfasst, die von einander unterscheidbar sind, und wobei für jedes Datenmerkmal die Bruchteile in verschiedenen Zeilen des inhaltsadressierbaren Speichers gespeichert sind; eine Logik, die das gespeicherte Trägerdatensignal in jeder der Zeilen löscht; eine Logik, die sequenziell einen oder mehrere gemeinsame Bruchteile und einen oder mehrere nicht gemeinsame Bruchteile eines ersten Comparand-Datenmerkmals zu den Eingängen der n Datenspeicherzellen und zu den zweiten Eingängen der Trägerspeicherzellen liefert, wobei: ein erster der gemeinsamen Bruchteile des ersten Comparand-Datenmerkmals einen Trägerteil umfasst, der nicht gleich einem "1"-Wert gesetzt ist; verbliebene der gemeinsamen Bruchteile des ersten Comparand-Datenmerkmals jeweils einen Trägerteil umfassen, der gleich eines "1"-Wertes gesetzt ist; und der eine oder mehrere erste nicht gemeinsame Bruchteile von dem ersten Comparand-Datenmerkmal jeweils einen Trägerteil umfassen, der gleich einem "1"-Wert gesetzt ist, wodurch eine Durchsetzung von einem der Wortvergleichssignale anzeigt, dass alle der Bruchteile eines gespeicherten Datenmerkmals auf die jeweiligen gelieferten gemeinsamen und ersten nicht gemeinsamen Bruchteile des ersten Comparand-Datenmerkmals passen; und eine Logik, die sequenziell einen oder mehrere zweite nicht gemeinsame Bruchteile eines zweiten Comparand-Datenmerkmals zu den Eingängen der n Datenspeicherzellen und zu den zweiten Eingängen der Trägerspeicherzellen liefert, wobei die einen oder mehreren zweiten nicht gemeinsamen Bruchteile des zweiten Comparand-Datenmerkmals jeweils einen Trägerteil umfassen, der gleich einem "1"-Wert gesetzt ist, wodurch eine Durchsetzung von einem der Wortvergleichssignale anzeigt, dass alle der Bruchteile eines gespeicherten Datenmerkmals auf die jeweiligen gelieferten, gemeinsamen und zweiten nicht gemeinsamen Bruchteile des zweiten Comparand-Datenmerkmals passen.