DE60103142T2 - Stromgesteuerte cmos schaltungen mit induktiver bandbreitenerweiterung - Google Patents

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Description

  • Die vorliegende Erfindung betrifft eine Schaltung gemäß dem Oberbegriff des Anspruchs 1.
  • HINTERGRUND DER ERFINDUNG
  • Die vorliegende Erfindung betrifft im allgemeinen Hochgeschwindigkeitslogikschaltungen und insbesondere stromgesteuerte CMOS (oder C3MOS®)-Logikschaltungen mit induktiver Bandbreitenerweiterung.
  • Aus mehreren Gründen ist CMOS die Logikfamilie der Wahl bei heutigen VLSI-Einrichtungen. Aufgrund der komplementären Natur dessen Betriebs verbraucht die CMOS-Logik keine statische Leistung. Weiterhin wird CMOS ebenso einfach mit der Technologie skaliert. Diese zwei Merkmale sind äußerst wünschenswert bei dem drastischen Wachstum bei der Nachfrage für elektronische Vorrichtungen, die eine geringe Leistung benötigen und tragbar sind. Weiterhin wurden mit der Fokussierung der Industrie für computergestütztes Design (CAD) auf die Entwicklung von automatisierten Designwerkzeugen für CMOS-basierte Technologien die Entwicklungszeit und die Kosten von CMOS-VLSI-Vorrichtungen wesentlich verringert.
  • Der eine Nachteil der CMOS-Logikfamilie jedoch bleibt deren begrenzte Geschwindigkeit.
  • D. h., dass herkömmliche CMOS-Logik nicht die höchsten erreichbaren Schaltgeschwindigkeiten erreicht hat, die von modernen Sub-Mikron-CMOS-Technologien möglich gemacht werden. Als ein Ergebnis der Geschwindigkeitsbegrenzungen von herkömmlicher CMOS-Logik mussten integrierte Schaltungsanwendungen im Gigahertz Frequenzbereich nach alternativen Technologien suchen, wie beispielsweise bipolare Ultrahochgeschwindigkeitsschaltungen und Gallium-Arsenid (GaAs). Diese alternativen Technologien jedoch besitzen ihre eigenen Nachteile, die sie mehr zu einem speziellen Feld mit begrenzten Anwendungen im Vergleich zu dem Silizium-MOSFET gemacht haben, der eine weit verbreitete Benutzung und Unterstützung von der Industrie hat. Insbesondere sind zusammengesetzte Halbleiter, wie beispielsweise GaAs empfänglicher für Defekte, die die Leistung der Vorrichtung verschlechtern und besitzen den Nachteil eines erhöhten Gate-Leckstroms und verringerter Rauschspielräume. Weiterhin konnten bis jetzt Versuche der zuverlässigen Herstellung einer Oxidschicht mit hoher Qualität unter Verwendung von GaAs nicht mit Erfolg durchgeführt werden. Dies hat es schwierig gemacht, GaAs-FETs herzustellen, wobei die GaAs-Technologie auf Junction-Feldeffekttransistoren (JFETs) oder Schottky-Barrieren-Metallhalbleiter-Feldeffekttransistoren (MESFETs) begrenzt ist. Ein hauptsächlicher Nachteil der bipolaren Technologie ist u. a. der höhere Leistungsverbrauch auch wenn die Schaltungen bei geringen Frequenzen betrieben werden.
  • Die US-A-5,196,895 betrifft eine Vorrichtung mit den Merkmalen des Oberbegriffs des Anspruchs 1.
  • Es ist eine Aufgabe der vorliegenden Erfindung, eine Schaltung gemäß dem Oberbegriff des Anspruchs 1 zu schaffen, die die Begrenzungen bei der Betriebsgeschwindigkeit von herkömmlichen CMOS-Schaltungen überwindet.
  • Die Aufgabe wird durch eine Schaltung gemäß Anspruch 1 gelöst. Vorteilhafte Ausführungsformen sind in den abhängigen Ansprüchen definiert.
  • Eine wesentliche Verbesserung bei der Betriebsgeschwindigkeit von CMOS-Schaltungen wurde durch eine Familie der CMOS-Logik erreicht, die auf einen stromgesteuerten Mechanismus gegründet ist. Die stromgesteuerte CMOS (oder C3MOS)-Logik wird detaillierter in der gemeinsam übertragenen Patentanmeldung mit der Nummer 09/484,856 (anwaltliches Zeichen 019717-000310) mit dem Titel „stromgesteuerte CMOS-Logikfamilie" von Hairapetian beschrieben, die hiermit in ihre Gesamtheit für alle Zwecke hier eingefügt ist. Der grundsätzliche Aufbaublock der C3MOS-Logikfamilie verwendet ein Paar von herkömmlichen MOSFETs, die den Strom zwischen einem Paar von Lasteinrichtungen in Abhängigkeit einer Differenz zwischen einem Paar von Eingangssignalen steuern. So verbraucht die C3MOS-Logik statischen Strom im Gegensatz zu der herkömmlichen CMOS-Logik, aber arbeitet bei wesentlich höheren Geschwindigkeiten.
  • Gemäß einem Gesichtspunkt der Erfindung führt die vorliegende Erfindung induktive Elemente in die C3MOS-Schaltungen ein, um die Betriebsgeschwindigkeit der in CMOS-Technologie implementierten Schaltungen weiter zu erhöhen. In einem besonderen Ausführungsbeispiel ist eine Spuleninduktivität in Serie mit den Lasteinrichtungen ausgewählter C3MOS-Strukturen eingefügt, die Datensignale mit einer hohen Bandbreite verarbeiten. Die entstehende serielle Kombination einer Induktivität und eines Widerstandselements (beispielsweise eines Polysilizium-Widerstands), die parallel zu einer existierenden kapazitiven Last ist, schafft eine hohe Impedanz bei einer höheren Bandbreite, als sie ohne das Vorhandensein der Induktivität möglich sein würde. Optimierte Werte für die Induktivitäten stellt die geeignete Wahl der Eigenfrequenzen der Schaltung in der komplexen Ebene sicher, um schnelle Anstiegs- und Abstiegszeiten mit geeignetem Überschwingen und Unterschwingen zu erreichen. Die vorliegende Erfindung kombiniert die Verwendung dieser Art von Shunt-Peaking bzw. Shunt-Erhöhung mit C3MOS-Schaltungen, die differenzielle und breitbandige Bilevel- Signale verarbeiten (d. h. digital im Gegensatz zu analog). Die Kombination dieser Merkmale erlaubt die Verbesserung der Intersymbolinterferenz des Ausgangssignals ohne jegliche Erhöhung des Leistungsverbrauchs.
  • Gemäß einem weiteren Gesichtspunkt der Erfindung beinhaltet eine Multiplexer-Schaltung einen C3MOS mit induktiver Bandbreitenerweiterung zur Ermöglichung eines Betriebs bei ultrahohen Frequenzen.
  • Gemäß einem weiteren Gesichtspunkt der Erfindung wird ein Flip-Flop implementiert, das C3MOS mit induktiver Bandbreitenerweiterung verwendet, um bei ultrahohen Frequenzen zu arbeiten.
  • Gemäß einem weiteren Gesichtspunkt der Erfindung kombiniert ein komplementärer Metalloxidhalbleiter-(CMOS)-Logikschaltkreis auf dem gleichen Siliziumsubstrat eine stromgesteuerte MOSFET-Schaltung des oben genannten Typs zur Hochgeschwindigkeitssignalverarbeitung mit herkömmlicher CMOS-Logik, die keinen statischen Strom verbraucht. Beispiele solcher kombinierter Schaltungen beinhalten Parallel/Seriell-Wandler, Seriell/Parallel-Wandlerschaltungen, die bei seriellen Hochgeschwindigkeitsverbindungen verwendet werden, Hochgeschwindigkeits-PLL-Teiler und Ähnliches.
  • Andere Merkmale und Vorteile der Erfindung werden angesichts der folgenden detaillierten Beschreibung und beigefügten Zeichnungen deutlich.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1 ist ein schematisches Diagramm eines differenziellen Paars mit induktiver Bandbreitenverbreiterung, die in CMOS-Technologie implementiert ist;
  • 2(a) ist ein schematisches Diagramm der Schaltung von 1 ohne die Shunt-Induktivität.
  • 2(b) ist ein vereinfachtes Diagramm, das das Übergangsverhalten der Schaltung von 2(a) zeigt;
  • 2(c) ist eine Kurve, die den Unterschied zwischen einer idealen und der C3MOS-Sprungantwort zeigt;
  • 3 ist eine Kurve, die die Sprungantwort der Schaltung von 1 für vier Werte von Serieninduktivitäten zeigt;
  • 4(a) ist eine Kurve, die die Intersymbolinterferenz (ISI) über der Eingangspulsweite für fünf Werte der Serieninduktivität zeigt;
  • 4(b) ist eine Kurve, die das Ausgangssignal der Schaltung von 1 mit und ohne Induktivität zeigt;
  • 5 zeigt ein Blockdiagramm für eine Schaltung, die eine C3MOS- mit induktiver Bandbreitenerweiterung, C3MOS- und herkömmliche CMOS-Logik auf einem einzigen Siliziumsubstrat kombiniert, um den optimalen Kompromiß zwischen Geschwindigkeit und Leistungsverbrauch zu erzielen.
  • 6(a) ist ein schematisches Diagramm einer Parallel/Seriell-Wandlerschaltung unter Verwendung der Merkmale der Erfindung;
  • 6(b) ist eine detaillierte Abbildung des in 6(a) dargestellten 2:1-Multiplexers;
  • 7 ist ein Schaltungsdiagramm eines Multiplexers, der die Merkmale der vorliegenden Erfindung verwendet;
  • 8 ist ein Schaltungsdiagramm eines Flip-Flops, das die Merkmale der Erfindung verwendet;
  • 9 ist ein vereinfachtes Blockdiagramm eines Transceiver-Systems, das eine Logik gemäß der vorliegenden Erfindung verwendet, die C3MOS mit induktiver Bandbreitenerweiterung, C3MOS und CMOS kombiniert, um die Zwischenverbindung von optischen Hochgeschwindigkeitsfaserverbindungskanälen zu erleichtern.
  • BESCHREIBUNG DER SPEZIFISCHEN AUSFÜHRUNGSBEISPIELE
  • Die vorliegende Erfindung schafft einen Ultrahighspeedlogikschaltkreis, der in komplementärer Siliziummetalloxidhalbleiter-(CMOS)-Prozesstechnologie implementiert ist. Es wird hierin ein Unterschied zwischen der Terminologie „CMOS-Prozesstechnologie" und „CMOS-Logik" gemacht. Die CMOS-Prozesstechnologie gemäß der Verwendung hier bezieht sich im allgemeinen auf eine Mehrzahl von gut eingeführten CMOS-Herstellungsprozessen, die einen Feldeffekttransistor über einem Siliziumsubstrat mit einem Gate-Anschluss ausbilden, der üblicherweise aus einem Polysilizium-Material gemacht ist, das oben auf einem Isoliermaterial wie beispielsweise Siliziumdioxid angeordnet ist. CMOS-Logik andererseits bezieht sich auf die Verwendung von komplementären CMOS-Transistoren (n-Kanal und p-Kanal), um zahlreiche Logik-Gatter und komplexe Logikschaltungen zu bilden, wobei kein statischer Strom verbraucht wird. Die vorliegende Erfindung verwendet stromgesteuerte Mechanismen mit induktiver Bandbreitenerweiterung, um eine Familie von sehr schneller stromgesteuerter CMOS-Logik (oder C3MOS®) mit induktiver Bandbreitenerweiterung zu schaffen, die unter Verwendung einer Mehrzahl von herkömmlichen CMOS-Prozesstechnologien hergestellt werden kann, aber im Gegensatz zu herkömmlicher CMOS-Logik statischen Strom verbraucht. C3MOS-Logik mit induktiver Bandbreitenerweiterung oder stromgesteuerte Metalloxidhalbleiterfeldeffekt-transistorlogik (MOSFET) wird hierin austauschbar verwendet.
  • In einem bevorzugten Ausführungsbeispiel, ist der grundsätzliche Aufbaublock dieser Logikfamilie ein NMOS-Differenzpaar mit seriell verbundenen induktiven und resistiven (LR) Lasten.
  • Die 1 zeigt das differenzielle C3MOS-Basispaar 200 mit den Shunt-Induktivitäten L und den Lastkapazitäten CL. Ein Paar von n-Kanal-MOSFETs 202 und 204 empfangen differenzielle Logiksignale Vin+ und Vin– an deren jeweiligen Gateanschlüssen. Widerstandslasten 206 und 207 in Serie mit den Shunt-Induktivitäten 208 und 209 verbinden die Drainanschlüsse der MOSFETS 202 bzw. 204 mit der Versorgungsspannung VDD. Die Drainanschlüsse der MOSFETS 202 und 204 bilden die Ausgänge V out – bzw. V out + des Differenzpaars. In einem bevorzugten Ausführungsbeispiel sind die Shunt-Induktivitäten 208 und 209 Spuleninduktivitäten, die unter Verwendung von Standardtechniken mit dem Substrat gekoppelt werden. Widerstandslasten 206 und 207 können entweder aus p-Kanal-MOSFETs aufgebaut werden, die in deren linearem Bereich arbeiten, oder Widerstände sein, die beispielsweise aus Polysiliziummaterial aufgebaut sind. In einem bevorzugten Ausführungsbeispiel werden Polysiliziumwiderstände verwendet, um die resistiven Lasten bzw. Widerstandslasten 206 und 207 zu implementieren, welches die Geschwindigkeit des Differenzpaars 200 maximiert. Die Source-Anschlüsse der n-Kanal-MOSFETs 202 und 204 sind miteinander an dem Knoten 210 angeschlossen. Ein n-Kanal-MOSFET 212 als Stromquelle verbindet den Knoten 210 gegen Masse (oder der negativen Stromversorgung). Eine Abgleichspannung VB steuert den Gate-Anschluss des Stromquellen-MOSFET 212 und stellt den Strom l ein, der durch das Differenzpaar 200 fließt. In Abhängigkeit des Differenzsignals an Vin+ und Vin– schaltet sich einer der zwei Eingangs-n-Kanal-MOSFETs 202 und 204 ein, wohingegen sich der andere ausschaltet. So fließt der gesamte Strom l in einem Zweig des Differenzpaars, wobei der den Drain-Anschluss (V out + oder V out –) des eingeschalteten Transistors auf logisch Null zieht, wohingegen die Drain des anderen (ausgeschalteten) Transistors nach logisch Ein gezogen wird. Eine Shunt-Erhöhung kann gemäß der vorliegenden Erfindung selektiv auf die Teile einer integrierten Schaltung angewendet werden, die die Bandbreitenerweiterung benötigen.
  • In 1 variieren die Eingangspegel V in+ und V in– symmetrisch in entgegengesetzte Richtungen, wenn ein Digitalsignal empfangen wird. Wenn beispielsweise V in+ ins positive schwingt, dann würde V in– ins negative schwingen. Die Spannungspegel an V out– und V out+ schwingen in die gleiche Richtung wie die jeweiligen Eingangssignalpegel. Aus nachstehend umfassender beschriebenen Gründen muss für Breitbandsignale, die Frequenzen in dem Bereich über fünf Gigahertz aufweisen, die Sprungantwort der Schaltung schnell sein.
  • Die 2(a) bzw. (b) zeigen die Schaltung von 1 mit entfernten Induktivitäten, welches zu einem C3MOS-Puffer führt, und eine einfache äquivalente Schaltung, die die Sprungantwort der Schaltung zeigt. In diesem Fall ist die Ausgangssprungkurvenform durch eine exponentielle Kurvenform mit einer Zeitkonstante RC charakterisiert. Diese Kurvenform ist in 2(c) mit der Bezeichnung „C3MOS" dargestellt und besitzt eine anfängliche Rampe von I/CL. Der Unterschied zwischen der idealen und der exponentiellen Sprungantwort ist ebenso in 2(c) dargestellt.
  • In der Schaltung von 2(a) würde die Sprungantwort des Ausgangssignals von der Zeitkonstante RC gesteuert werden. Es wird aus 2(c) klar, dass die Anwesenheit des Lastwiderstands die Übergangssprungantwort wesentlich verlangsamt. Wenn daher ein Eingangssignal mit einer sehr schnellen Anstiegszeit empfangen wird, steigt der Strom schnell an, um die Lastkapazität zu laden oder zu entladen. Die Sprungantwort des Ausgangssignals wird jedoch von der RC Zeitkonstante gesteuert und kann eine längere Anstiegszeit als der Eingangsimpuls besitzen.
  • Unter Betrachtung der in 1 offenbarten Schaltung mit Induktivitäten hemmt eine Induktivität eine Veränderung des Stroms, wie es im Stand der Technik wohl bekannt ist. Wenn nun in Abhängigkeit eines Eingangssignals sich der Drain-Strom ändert, drosselt die Induktivität den Stromfluss durch den Widerstand, sodass sich die Kapazität schnell entlädt, um ein Ausgangssignal mit einer kleinen Anstiegszeit zu erzeugen.
  • Je größer der Wert der Serieninduktivität ist, umso länger ist der volle Wert des Stroms verfügbar, um die Lastkapazitäten zu laden/entladen. Die 3 zeigt die Sprungantwort für vier verschiedene Werte der Serieninduktivität.
  • Aus 3 wird es klar, dass höhere Werte der Induktivität die Anstiegszeit verringern. Wenn jedoch der Induktivitätswert zu groß wird, tritt ein übermäßiger Überschwinger auf. Um den optimalen Wert der Induktivität zu bestimmen, wird die Impulsantwort für einen Satz von Eingangsimpulsen mit unterschiedlichen Pulsweiten beobachtet. Die Kurven in 4(a) zeigen den relativen Fehler zwischen den Ausgangspulsweiten und den Eingangspulsweiten (auf die als Intersymbolinterferenz oder ISI bezug genommen wird) für vier verschiedene Werte der Induktivität.
  • Aus den Kurven der 4(a) wird deutlich, dass bei gegebenen Werten R und CL der optimale Wert für die Induktivität gegeben ist durch: LS(opt) = (0.35)*CLR2
  • Die 4(b) zeigt die Ausgangssignale für die Schaltung von 1 mit und ohne die Induktivitäten. Die Größe der Zeitintervalle zwischen den Nulldurchgängen des Ausgangssignals liefert eine wichtige Information zum Interpretieren des Eingangssignals. Wie in 4(b) dargestellt ist, wird der Anstieg der Nulldurchgänge der Kurvenform schärfer, wenn die Induktivitäten in die Schaltung aufgenommen werden, wobei sie auf diese Weise die Zeitintervalle zwischen den Nulldurchgängen präziser definieren und die Zwischensymbolinterferenz verringern.
  • In einem Ausführungsbeispiel der vorliegenden Erfindung führt eine Transceiver-Schaltung entlang eines Faseroptikkanals eine Deseriellwandlung bzw. Seriell/Parallel-Wandlung auf einen Eingangsdatenstrom mit einer Bitrate von beispielsweise 10 Gb/s durch. Nach dem Verarbeiten der deseriell bzw. parallel/seriell gewandelten Daten mit der geringeren Frequenz werden die Daten seriell gewandelt, bevor sie zurück auf den Faserkanal gesendet werden. Gemäß der vorliegenden Erfindung sind die Teile der Schaltung, die die Daten mit der höchsten Geschwindigkeit verarbeiten (beispielsweise der Eingang des Deseriellwandlers und der Ausgang des Seriellwandlers), mittels einer C3MOS-Schaltung mit induktiver Bandbreitenerweiterung implementiert.
  • Die 5 zeigt ein vereinfachtes Blockdiagramm, das diese beispielhafte Ausführungsform der Erfindung zeigt. Eine C3MOS-Eingangsschaltung 40 mit induktiver Bandbreitenerweiterung empfängt ein Hochfrequenzeingangssignal IN und gibt eine erste herunterdividierte Version des Signals IN/n aus. Ein C3MOS-MUX 42 empfängt dann diese erste herunterdividierte Version und teilt das empfangene Signal mittels eines anderen Faktors m herunter, um eine zweite herunterdividierte Version des Signals IN/(nxm) auszugeben. Das Signal IN/(nxm) mit geringerer Frequenz wird dann von der Kernschaltung 44 verarbeitet, die in herkömmlicher CMOS-Logik implementiert ist. Die Frequenz des Signals mit der geringen Frequenz der Kernlogik wird dann mittels des umgekehrten Prozesses erhöht, um ein Ausgangssignal bei der ursprünglichen hohen Eingangsfrequenz zu bilden.
  • Die 6a zeigt einen beispielhaften 16:1-Seriellwandler gemäß der vorliegenden Erfindung. Der Seriellwandler beinhaltet einen 16:8-Multiplexer 50, der die Datenrate zu 1.25 Gb/s umwandelt, gefolgt von einem 8:4-Multiplexer 54, der die Datenrate zu 2.5 Gb/s ändert. Die Daten mit 2.5 Gb/s werden dann mittels eines 4:2-Multiplexers 56 zu Daten mit 5 Gb/s konvertiert und schließlich mittels eines 2:1-Multiplexers 58 zu Daten bei 10 Gb/s.
  • Ein Flip-Flop 60 am Ausgang resynchronisiert die 10 Gb/s-Daten um den letztendlichen Ausgangsdatenstrom zu erzeugen.
  • Gemäß dieser Ausführungsform der Erfindung kann die Schaltung von 6(a) herkömmliche CMOS-Logik, die für die langsameren Multiplexer und die Kernverarbeitungsschaltung verwendet wird, mit C3MOS-Logik für die Multiplexer mit mittlerer Rate und C3MOS-Logik mit induktiver Bandbreitenerweiterung für die schnellsten Multiplexer (d. h. den 2:1-Multiplexer 58) sowie das das Ausgangssignal resynchronisierende Flip-Flop 60 kombinieren.
  • Wie von den zahlreichen C3MOS-Logikelementen mit induktiver Bandbreitenerweiterung, die nachstehend beschrieben sind, gezeigt wird, können alle Aufbaublöcke jeder beliebigen Logikschaltung unter Verwendung von C3MOS mit der Technik der induktiven Bandbreitenerweiterung der vorliegenden Erfindung konstruiert werden. Komplexere Logikschaltungen, wie beispielsweise Schieberegister, Zähler, Frequenzteiler usw. können in C3MOS mit induktiver Bandbreitenerweiterung unter Verwendung der oben beschriebenen grundsätzlichen Elemente konstruiert werden. Wie zuvor genannt, verbraucht jedoch sowohl Logik mit C3MOS als auch mit C3MOS mit induktiver Bandbreitenerweiterung statische Leistung. Zusätzlich ist die Herstellung von C3MOS-Logik mit induktiver Bandbreitenerweiterung teurer als bei C3MOS oder CMOS aufgrund der Notwendigkeit, dem IC Induktivitäten hinzuzufügen.
  • Der Verbrauch von statischem Strom bei C3MOS und/oder C3MOS mit induktiver Bandbreitenerweiterung kann ein begrenzender Faktor bei bestimmten Anwendungen mit Schaltungen im großen Maßstab werden. In einer Ausführungsform, wie sie beispielsweise in den 5 und 6(a) dargestellt ist, kombiniert die vorliegende Erfindung C3MOS-Logik mit induktiver Bandbreitenerweiterung und C3MOS-Logik mit herkömmlicher CMOS-Logik, um einen optimalen Ausgleich zwischen Geschwindigkeit und Stromverbrauch zu erzielen. Gemäß dieser Ausführungsform der vorliegenden Erfindung verwendet eine integrierte Schaltung C3MOS-Logik mit induktiver Bandbreitenerweiterung für die Ultrahochgeschwindigkeitsteile (beispielsweise 10 Gb/s) der Schaltung, C3MOS für die Hochgeschwindigkeitsteile der Schaltung (beispielsweise 2,5–5 Gb/s), und herkömmliche CMOS-Logik für die Teile mit relativ geringer Geschwindigkeit. Beispielsweise ist die Eingangsschaltung und die Ausgangsschaltung, die eine Schnittstelle für Hochgeschwindigkeitssignale bildet und diese verarbeitet, unter Verwendung von C3MOS mit induktiver Bandbreitenerweiterung implementiert, um eine integrierte Schaltung in Ultrahochgeschwindigkeitsanwendungen verwenden zu können. Die Schaltung verwendet ebenso C3MOS, um die Frequenz der Signale herunterzuteilen, die bei einer ausreichend niedrigen Frequenz verarbeitet werden, bei der herkömmliche CMOS-Logik verwendet werden kann. Der Kern der Schaltung ist daher gemäß der vorliegenden Erfindung mittels herkömmlicher CMOS-Logik implementiert, die keinen statischen Strom verbraucht.
  • Die 6(b) zeigt eine Implementierung des 2:1-Multiplexers 58, bei dem die aktuelle Ausgangsmultiplexerschaltung 52 C3MOS mit induktiver Bandbreitenerweiterung verwendet, von der eine Implementierung in 7 dargestellt ist.
  • Die 7 zeigt eine beispielhafte C3MOS Implementierung mit induktiver Bandbreitenerweiterung für einen 2:1-Multiplexer 62. Ähnlich zu den anderen C3MOS-Logik-Gattern, beinhaltet der Multiplexer 62 ein Differenzpaar für jeden Eingang. Der positive (linke) Eingangstransistor von jedem Differenzpaar ist mit VDD mittels eines ersten Transistors 206 gekoppelt, der in Reihe mit einer ersten Serieninduktivität 208 verbunden ist, und der negative (rechte) Eingangstransistor von jedem Differenzpaar ist mit VDD mittels eines zweiten Widerstands 207 gekoppelt, der in Serie mit einer zweiten Serieninduktivität 209 verbunden ist. Der Multiplexer 62 beinhaltet weiter Auswahltransistoren 502 und 504, die zwischen den gemeinsamen Source-Anschlüssen der Differenzpaare und dem Stromquellentransistor 506 eingefügt sind. Durch Ansteuern eines der Auswahleingangssignale SELA oder SELB wird der Einstellstrom zu dem Differenzpaar gesteuert, das dem Auswahltransistor zugeordnet ist. So steuert das Signal SELA den Einstellstrom zu dem Differenzpaar mit den Anschlüssen AP und AN und das Signal SELB steuert den Einstellstrom zu dem Differenzpaar mit den Eingängen BP und BN.
  • Die 8 zeigt eine beispielhafte Ausführungsform eines C3MOS-Flip-Flops mit induktiver Bandbreitenerweiterung zur Verwendung als resynchronisierendes Flip-Flop in dem Seriellwandler der 5. Ein C3MOS-Master-Slave-Flip-Flop 800 gemäß der vorliegenden Erfindung kann durch Kombination von zwei Latches 802 und 804 erzeugt werden. Ein erstes Latch 802 empfängt differenzielle Eingangssignale D und D und erzeugt differenzielle Ausgangssignale QI und
    Figure 00100001
    Die differenziellen Ausgangssignale QI und
    Figure 00100002
    werden dann auf differenzielle Eingänge des zweiten Latches 804 geschaltet. Die differenziellen Ausgänge Q und
    Figure 00100003
    des zweiten Latches 804 liefern die Ausgänge des Flip- Flops 800. Die Eingangstransistoren von jedem Latch sind mit VDD mittels eines Widerstands und einer Shunt-Induktivität, die in Serie gekoppelt sind, verbunden.
  • Es soll verstanden werden, dass alle C3MOS-Logik-Elemente, von denen zahlreiche Beispiele in der oben angegebenen gemeinschaftlich zugeteilten Patentanmeldung beschrieben sind, die induktive Bandbreitenerweiterungstechnik gemäß der vorliegenden Erfindung anwenden können.
  • Gemäß einem Ausführungsbeispiel der vorliegenden Erfindung wird die Technik der Kombination aus C3MOS-Schaltung mit induktiver Bandbreitenerweiterung, der C3MOS-Schaltung und der CMOS-Schaltung in einem Transceiver der in 9 dargestellten Art angewendet. Der beispielhafte Transceiver aus 9 wird üblicherweise entlang von Faseroptikkanälen in Hochgeschwindigkeits-Telekommunikationsnetzwerken gefunden. Der Transceiver beinhaltet bei seinem Eingang einen Photodetektor und eine Treiberschaltung 1200, die das Eingangssignal von dem Faseroptikkanal empfängt. Die Schaltung 1200 konvertiert das Faseroptiksignal in Datenpakete und liefert es an eine Schaltung 1202 zur Taktrückgewinnung (CDR). Die CDR-Schaltung 1202 gewinnt den Takt und die Taktsignale zurück, die in einem Frequenzbereich von über 10 GHz oder höher sein können. Etablierte Telekommunikationsstandards erfordern es, dass der Transceiver verschiedene Funktionen durchführt, einschließlich der Datenbeobachtung und der Fehlerkorrektur. Diese Funktionen werden bei geringeren Frequenzen durchgeführt. Daher verwendet der Transceiver einen Demultiplexer 1204, der in den 5 und 6 dargestellt ist und den 10Gb/s Datenstrom in beispielsweise 16 parallele Signale deseriell-wandelt, die eine Bitrate von ungefähr 622 Mb/s aufweisen. Ein anwendungsspezifischer integrierter Schaltkreis (ASIC) 1206 führt dann die Funktionen der Beobachtung und Fehlerkorrektur bei der geringeren (622) Mb/s Bitrate durch. Eine Multiplexer- und Taktmultiplikationseinheit (CMU) 1208 wandelt die parallelen Signale zurück in einen einzelnen Bitstrom von 10Gb/s zurück. Dieses Signal wird dann auf den Faseroptikkanal mittels eines Lasertreibers 1212 zurückgesendet. Die kombinierte C3MOS mit induktiver Bandbreitenerweiterung/C3MOS/CMOS-Technik der vorliegenden Erfindung ermöglicht die Herstellung des Demultiplexers 1204, des ASIC 1206 und des Multiplexers und CMU 1208 auf einem einzigen Siliziumchip. D. h., der Demultiplexer 1204 und der Multiplexer und die CMU 1208 werden in C3MOS mit induktiver Bandbreitenerweiterung/C3MOS implementiert, wobei der ASIC in herkömmlicher CMOS implementiert ist.
  • Demzufolge schafft die vorliegende Erfindung verschiedene Schaltungstechniken zur Implementierung von Ultrahochgeschwindigkeitsschaltungen unter Verwendung von stromgesteuerter CMOS (C3MOS)-Logik und C3MOS-Logik mit induktiver Bandbreitenerweiterung, die in herkömmlicher CMOS-Prozesstechnik hergestellt sind. In einem Ausführungsbeispiel kombiniert die vorliegende Erfindung vorteilhafterweise Hochgeschwindigkeits-C3MOS-Logik mit induktiver Bandbreitenerweiterung/C3MOS-Logik mit induktiver Bandbreitenerweiterung und C3MOS-Logik mit herkömmlicher CMOS-Logik mit geringer Leistung. Gemäß diesem Ausführungsbeispiel können Schaltungen wie beispielsweise Transceiver entlang von Faseroptikkanälen auf einem einzigen Chip hergestellt werden, wobei die Ultrahochgeschwindigkeitsteile der Schaltung C3MOS mit induktiver Bandbreitenerweiterung/C3MOS verwenden und die im Vergleich langsameren Teile der Schaltung herkömmliche CMOS-Logik verwenden.
  • Während das obige eine vollständige Beschreibung des bevorzugten Ausführungsbeispiels der vorliegenden Erfindung ist, ist es möglich, zahlreiche Alternativen, Modifikationen und Äquivalente zu verwenden. Beispielsweise können, auch wenn Spuleninduktivitäten und Polywiderstände in dem bevorzugten Ausführungsbeispiel verwendet werden, andere Techniken verwendet werden, die Fachleuten auf diesem Gebiet bekannt sind. Daher soll der Umfang der vorliegenden Erfindung nicht mit Bezugnahme auf die obige Beschreibung bestimmt werden, sondern sollte stattdessen mit Bezugnahme auf die beigefügten Ansprüche zusammen mit deren voller Bandbreite an Äquivalenten bestimmt werden.

Claims (10)

  1. Eine stromgesteuerte Metall-Oxid-Halbleiter-Feldeffekttransistor-MOSFET-Schaltung (200), die auf einem Siliziumsubstrat hergestellt ist, mit: ersten und zweiten n-Kanal-MOSFETS (202, 204), wobei deren Source-Anschlüsse mit einem ersten Knoten verbunden sind, deren Gate-Anschlüsse zum Empfang eines ersten bzw. eines zweiten differenziellen Logiksignals gekoppelt sind und deren Drain-Anschlüsse mit ersten bzw. zweiten Ausgangsknoten gekoppelt sind; ersten bzw. zweiten RL-Schaltungen, die zwischen den ersten und zweiten Ausgangsknoten und einem logischen High-Pegel geschaltet sind; ersten bzw. zweiten kapazitiven Lasten (CL), die mit den Ausgangsknoten gekoppelt sind; wobei die Schaltung dadurch gekennzeichnet ist, dass: ein Stromquellen-n-Kanal-MOSFETs (212) zwischen die Source-Anschlüsse des ersten und zweiten Auswahl-n-Kanal-MOSFETs und einem logischen Low-Pegel gekoppelt ist, und das erste und zweite differenzielle Signal differenzielle Logiksignale sind.
  2. Die Schaltung nach Anspruch 1, worin: Die Größe von CL, R und L ungefähr gleich der Werte sind, die durch die Beziehung L = (0.35)*CLR2 bestimmt werden.
  3. Die Schaltung nach Anspruch 1 mit: einer Multiplexer-Schaltung, die die ersten und zweiten n-Kanal-MOSFETs beinhaltet, wobei der erste und zweite Ausgangsknoten einen True-Ausgang bzw. einen komplementären Ausgang aufweist; mit weiterhin: dritten und vierten n-Kanal-MOSFETs, wobei deren Source-Anschlüsse mit einem zweiten Knoten gekoppelt sind, deren Gate-Anschlüsse zum Empfangen eines zweiten Paars von differenziellen Logiksignalen gekoppelt sind und deren Drain-Anschlüsse mit den True-Ausgängen bzw. einem komplementären Ausgang gekoppelt sind; einem ersten Auswahl-n-Kanal-MOSFET, der einen mit dem ersten Knoten gekoppelten Drain-Anschluss, einen Gate-Anschluss, der zum Empfangen eines ersten Auswahllogiksignals gekoppelt ist, und einem Source-Anschluss aufweist; und einen zweiten Auswahl-n-Kanal-MOSFET, der einen mit dem zweiten Knoten gekoppelten Drain-Anschluss, einen Gate-Anschluss, der zum Empfangen eines zweiten Auswahllogiksignals gekoppelt ist, und einen Source-Anschluss aufweist (7)
  4. Die Schaltung nach Anspruch 3, weiterhin umfassend: erste und zweite kapazitive Lasten CL, die mit dem True-Ausgang bzw. dem komplementären Ausgang gekoppelt sind, wobei die Größe von CL, R und L ungefähr gleich den Werten sind, die von der Beziehung L = (0.35)*CLR2 angegeben sind.
  5. Die Schaltung nach Anspruch 1 mit einem Flip-Flop (800), das ein erstes und ein zweites getaktetes Latch (802, 804) aufweist; wobei das erste getaktete Latch weiterhin aufweist: einen ersten getakteten n-Kanal-MOSFET, der einen Drain-Anschluss, der mit den Source-Anschlüssen des ersten und des zweiten n-Kanal-MOSFETs gekoppelt ist, einen zum Empfangen eines ersten Taktsignals CK gekoppelten Gate-Anschluss und einen Source-Anschluss aufweist; dritte und vierte n-Kanal-MOSFETs, deren Source-Anschlüsse miteinander gekoppelt sind und deren Gate-Anschlüsse bzw. Drain-Anschlüsse kreuzverbunden mit dem ersten Ausgang und dem zweiten Ausgang sind; einen zweiten getakteten n-Kanal-MOSFET, der einen Drain-Anschluss, der mit den Source-Anschlüssen der dritten und vierten n-Kanal-MOSFETs gekoppelt ist, einen zum Empfangen eines zweiten Taktsignals CKP gekoppelten Gate-Anschluss und einen Source-Anschluss aufweist; wobei das zweite getaktete Latch weiterhin aufweist: fünfte und sechste n-Kanal-MOSFETs, deren Source-Anschlüsse miteinander verbunden sind, deren Gate-Anschlüsse zum Empfangen jeweils eines Paars von differenziellen Logiksignalen gekoppelt sind und deren Drain-Anschlüsse mit einem dritten Ausgang bzw. einem vierten Ausgang verbunden sind; einen dritten getakteten n-Kanal-MOSFET, der einen Drain-Anschluss, der mit den Source-Anschlüssen der fünften und sechsten n-Kanal-MOSFETs gekoppelt ist, einen zum Empfangen eines zweiten Taktsignals CKB gekoppelten Gate-Anschluss und einen Source-Anschluss aufweist; siebte und achte n-Kanal-MOSFETs, deren Source-Anschlüsse miteinander verbunden sind und deren Gate-Anschlüsse bzw. Drain-Anschlüsse kreuzverbunden mit dem dritten Ausgang und dem vierten Ausgang sind; einen vierten getakteten n-Kanal-MOSFET, der einen Drain-Anschluss, der mit den Source-Anschlüssen der siebten und achten n-Kanal-MOSFETs gekoppelt ist, einen zum Empfangen eines ersten Taktsignals CK gekoppelten Gate-Anschluss und einen Source-Anschluss aufweist; dritte und vierte LR-Reihenschaltungen, die jeweils den dritten Ausgang und den vierten Ausgang auf einen logischen High-Pegel koppeln; wobei die Gate-Anschlüsse der fünften und sechsten n-Kanal-MOSFETs in dem zweiten getakteten Latch mit dem ersten Ausgang bzw. dem zweiten Ausgang des ersten getakteten Latches gekoppelt sind.
  6. Die Schaltung nach Anspruch 3, weiterhin aufweisend: erste und zweite kapazitive Lasten CL, die den True-Ausgang bzw. den komplementären Ausgang des zweiten Latches koppeln, wobei die Größe von CL, R und L wenigstens gleich der Werte sind, die durch die Beziehung L = (0.35)*CLR2 bestimmt werden.
  7. Die Schaltung nach Anspruch 1, weiterhin aufweisend. eine erste implementierte Schaltung (40) mit ersten und zweiten Ausgangsknoten und Stromversorgungsknoten, die eine stromgesteuerte komplementäre Metalloxidhalbleiter-C3MOS-Logik mit induktiver Bandbreitenerweiterung verwendet, worin Logikpegel durch Stromsteuerung in einer oder zwei oder mehr Zweigen in Abhängigkeit der differenziellen Eingangssignale angezeigt werden und wobei die erste bzw. zweite seriell verbundene RL-Schaltung den ersten und zweiten Ausgangsknoten mit dem ersten und dem zweiten Stromversorgungsknoten verbindet, wobei die erste Schaltung zum Empfangen eines Eingangssignals mit einer ersten Frequenz und zum Erzeugen eines ersten Ausgangssignals mit einer zweiten Frequenz, die geringer als die erste Frequenz ist, eingerichtet ist; eine zweite implementierte Schaltung (42), die eine stromgesteuerte komplementäre Metalloxidhalbleiter-C3MOS-Logik verwendet, wobei die Logikpegel durch Stromsteuern in einem oder zwei oder mehreren Zweigen in Abhängigkeit der differenziellen Eingangssignale angezeigt werden, wobei die zweite Schaltung zum Empfangen des ersten Ausgangssignals und zum Erzeugen eines zweiten Ausgangssignals mit einer dritten Frequenz, die geringer als die zweite Frequenz ist, eingerichtet ist; und eine dritte implementierte Schaltung (44), die herkömmliche komplementäre Metalloxidhalbleiter-CMOS-Logik verwendet, wobei im Wesentlichen kein statischer Strom verbraucht wird und die zweite Schaltung zum Empfangen und Verarbeiten des Ausgangssignals mit der dritten Frequenz konfiguriert ist.
  8. Die MOSFET-Schaltung von Anspruch 4, wobei die erste Schaltung eine Eingangsschaltung aufweist, die unter Verwendung einer C3MOS-Logik mit induktiver Bandbreitenerweiterung implementiert ist und die zum Deseriellwandeln des Eingangssignals in eine Mehrzahl von Signalen mit geringerer Frequenz eingerichtet ist.
  9. Die MOSFET-Schaltung nach Anspruch 5, wobei die zweite Schaltung eine herkömmliche CMOS-Logik aufweist, die zum Verarbeiten der Mehrzahl von Signalen mit geringerer Frequenz zum Erzeugen einer Mehrzahl von verarbeiteten Signalen mit geringerer Frequenz eingerichtet ist.
  10. Die MOSFET-Schaltung nach Anspruch 4, wobei die Schaltung einen Transceiver aufweist und der Transceiver aufweist: einen ersten Eingangs-Deseriell-Wandler, der mittels C3MOS-Logik mit induktiver Bandbreitenerweiterung implementiert ist und zum Empfangen des Eingangssignals mit der ersten Frequenz und zum Erzeugen einer Mehrzahl von parallelen ersten Signalen bei einer zweiten Frequenz eingerichtet ist; einen zweiten Eingangs-Deseriell-Wandler, der mittels C3MOS-Logik implementiert ist und zum Empfangen des ersten Ausgangssignals mit der zweiten Frequenz und zum Erzeugen einer Mehrzahl von parallelen dritten Signalen bei der dritten Frequenz eingerichtet ist; eine Kernschaltung, die mittels CMOS-Logik implementiert ist und mit dem Eingangs-Deseriell-Wandler gekoppelt ist, wobei die Kernschaltung zum Verarbeiten der Mehrzahl von parallelen Signalen bei der dritten Frequenz eingerichtet ist; einen ersten Ausgangs-Seriell-Wandler, der mittels C3MOS-Logik implementiert ist und mit der Kernschaltung gekoppelt ist, wobei der Seriell-Wandler zum Empfangen der Mehrzahl von parallelen Signalen und zum Erzeugen einer Mehrzahl von parallelen zweiten Ausgangssignalen bei der zweiten Frequenz eingerichtet ist; und einen zweiten Ausgangs-Seriell-Wandler, der mittels C3MOS-Logik mit induktiver Bandbreitenerweiterung implementiert ist und mit dem ersten Seriell-Wandler gekoppelt ist, wobei der zweite Seriell-Wandler zum Empfangen der Mehrzahl von parallelen zweiten Signalen und zum Erzeugen eines einzigen Ausgangssignals bei der ersten Frequenz eingerichtet ist.
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