DE602005005169T2 - Nichtflüchtige speicherzelle, bei der ein material mit einer hohen dielektrizitätskonstanten und eine inter-gate-programmierung verwendet werden - Google Patents

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Description

  • Die vorliegende Erfindung betrifft nichtflüchtige Speichervorrichtungen.
  • Halbleiterspeichervorrichtungen sind für eine Verwendung in verschiedenen elektronischen Vorrichtungen beliebter geworden. Beispielsweise wird ein nichtflüchtiger Halbleiterspeicher in Mobiltelefonen, Digitalkameras, PDAs, mobilen Rechenvorrichtungen, nichtmobilen Rechenvorrichtungen und anderen Vorrichtungen verwendet. Ein elektrisch löschbarer programmierbarer Nurlesespeicher (EEPROM) und ein Flash-Speicher gehören zu den beliebtesten nichtflüchtigen Halbleiterspeichern.
  • Typische EEPROMs und Flash-Speicher, wie beispielsweise in US-A-5 373 465 , US-A-6 617 639 und US-A-4 870 470 beschrieben ist, verwenden eine Speicherzelle mit einem Floating-Gate, das über einem Kanalbereich in einem Halbleitersubstrat bereitgestellt ist. Das Floating-Gate ist von dem Kanalbereich durch einen dielektrischen Bereich getrennt. Beispielsweise ist der Kanalbereich in einer p-Wanne zwischen dem Source- und dem Drain-Bereich positioniert. Ein Steuer-Gate ist über dem Floating-Gate und davon getrennt bereitgestellt. Die Schwellenspannung der Speicherzelle wird durch die auf dem Floating-Gate gehaltene Ladungsmenge gesteuert. Das heißt, dass der Ladungspegel des Floating-Gates den minimalen Spannungsbetrag bestimmt, der an das Steuer-Gate angelegt werden muss, bevor die Speicherzelle eingeschaltet wird, um eine Leitung zwischen ihrer Source- und ihrer Drain-Elektrode zu ermöglichen.
  • Einige EEPROMs und Flash-Speichervorrichtungen haben ein Floating-Gate, das verwendet wird, um zwei Ladungsbereiche zu speichern, und die Speicherzelle kann daher zwischen zwei Zuständen programmiert/gelöscht werden (beispielsweise eine binäre Speicherzelle). Eine Mehrbit- oder Mehrzustands-Flash-Speicherzelle wird durch Identifizieren meh- rerer bestimmter Schwellenspannungsbereiche innerhalb einer Vorrichtung implementiert. Jeder bestimmte Schwellenspannungsbereich entspricht vorbestimmten Werten für die Gruppe von Datenbits. Die spezifische Beziehung zwischen den in die Speicherzelle programmierten Daten und den Schwellenspannungspegeln der Zelle hängt von dem für die Zellen verwendeten Datencodierschema ab. Beispielsweise beschreiben US-A-6 222 762 und die US-Patentanmeldung 10/461 244, "Tracking Cells For A Memory System", eingereicht am 13. Juni 2003 (als US2004/255090 veröffentlicht), verschiedene Datencodierschemata für Mehrzustands-Flash-Speicherzellen. Zum Erreichen einer geeigneten Datenspeicherung für eine Mehrzustandszelle sollten die mehreren Bereiche von Schwellenspannungspegeln voneinander mit einer ausreichenden Toleranz getrennt sein, so dass der Pegel der Speicherzelle in eindeutiger Weise gelesen, programmiert oder gelöscht werden kann.
  • Wenn typische EEPROM- oder Flash-Speichervorrichtungen aus dem Stand der Technik programmiert werden, wird eine Pro grammierspannung an das Steuer-Gate angelegt, und die Bitleitung wird an Masse gelegt. Elektronen von dem Kanal werden in das Floating-Gate injiziert. Wenn sich Elektronen im Floating-Gate sammeln, wird das Floating-Gate negativ geladen, und die vom Steuer-Gate gesehene Schwellenspannung der Speicherzelle wird erhöht.
  • Typischerweise wird die an das Steuer-Gate angelegte Programmierspannung Vpgm als eine Reihe von Impulsen angelegt. Der Betrag der Impulse wird mit jedem aufeinander folgenden Impuls um eine vorbestimmte Stufengröße (beispielsweise 0,2 V) erhöht. In den Zeiträumen zwischen den Impulsen werden Prüfvorgänge ausgeführt. Das heißt, dass der Programmierpegel jeder Zelle einer Gruppe von Zellen, die parallel programmiert werden, zwischen den jeweiligen Programmierimpulsen gelesen wird, um festzustellen, ob er größer oder gleich dem angestrebten Prüfpegel jeder individuellen Zelle, auf den sie programmiert wird, ist. Ein Mittel zum Prüfen der Programmierung besteht darin, die Leitung an einem spezifischen Vergleichspunkt zu testen. Die Zellen, die als ausreichend programmiert geprüft wurden, werden ausgeschlossen, beispielsweise indem die Bitleitungsspannung von 0 auf Vdd angehoben wird, um den Programmierprozess für diese Zellen zu unterbrechen. Die vorstehend beschriebene Programmiertechnik und andere hier beschriebene Programmiertechniken können in Kombination mit verschiedenen Selbstverstärkungstechniken verwendet werden, wie beispielsweise in der US-Patentanmeldung 10/379 608 mit dem Titel "Self Boosting Technique", eingereicht am 5. März 2003 (als US2004/174748 veröffentlicht), beschrieben ist. Zusätzlich kann eine wirksame Prüftechnik verwendet werden, wie in der US-Patentanmeldung mit der laufenden Nummer 10/314 055, "Smart Verify for Multi-State Memories", eingereicht am 5. Dezember 2002 (veröffentlicht als US2004/109362 ), beschrieben ist.
  • Typische Speicherzellen aus dem Stand der Technik werden durch Anheben der p-Wanne auf eine Löschspannung (beispielsweise 20 Volt) und Legen des Steuer-Gates an Masse gelöscht. Die Source- und die Drain-Elektrode sind potentialfrei. Elektronen werden vom Floating-Gate auf den p Wannenbereich übertragen, und die Schwellenspannung wird verringert.
  • Es gibt einen Trend, nichtflüchtige Speichervorrichtungen immer kleiner zu machen. Wenn die Vorrichtungen kleiner werden, wird angenommen, dass die Kosten eines Speichersystems pro Bit verringert werden. Wenn die Kanalgröße verringert wird, muss die kapazitive Kopplung zwischen dem Kanal und dem Floating-Gate erhöht werden, um den Einfluss des Gates auf den Kanal aufrechtzuerhalten. Ein Weg, um dies zu erreichen, besteht darin, die effektive Dicke des dielektrischen Bereichs zwischen dem Kanal und dem Floating-Gate zu verringern. Geringere effektive Gate-Oxiddicken erhalten die Dominanz der Gate-Kanal-Kapazität über andere Parasitärkapazitäten zu dem Kanal in der Art jener der Drain-Elektrode, der Source-Elektrode und des Substrats. Andernfalls haben die Source-, Drain- und/oder Substrat-Bereiche (d. h. der P-Wannenbereich für in einer Dreifachwanne hergestellte N-Kanal-Vorrichtungen) einen zu starken Einfluss auf den Kanal. Falls die Dicke des Kanaldielektrikumsbereichs zu klein wird, kann das elektrische Feld von einem geladenen Floating-Gate jedoch bewirken, dass Elektronen von dem Floating-Gate über den Kanal dielektrikumsbereich und in den Kanal, die Source-Elektrode oder die Drain-Elektrode lecken. Falls der Bereich des Dielektrikums nicht dick genug ist, tritt in manchen Fällen ein direktes Tunneln auf, wenn kein Tunneln erwünscht ist. Demgemäß besteht ein Bedarf an der Verringerung der Größe nichtflüchtiger Speichervorrichtungen, ohne dass sie an den Auswirkungen dünner dielektrischer Bereiche leiden.
  • In US-B1-6 529 410 ist ein NAND-Speicher offenbart, der in dem Oberbegriff des Anspruchs 1 angegebene nichtflüchtige Speichervorrichtungen aufweist. Diese Speichervorrichtungen sind vom Floating-Gate-Typ und weisen insbesondere einen ersten dielektrischen Bereich zwischen dem Kanal und dem Floating-Gate und einen zweiten dielektrischen Bereich zwischen dem Floating-Gate und dem Steuer-Gate auf und führen eine Ladungsübertragung durch den Fowler-Nordheim-Tunnelprozess zwischen dem Kanal und dem Floating-Gate durch den ersten dielektrischen Bereich aus.
  • In US-A-5 373 465 sind nichtflüchtige Speichervorrichtungen des Floating-Gate-Typs offenbart, wobei der erste dielektrische Bereich ein Material mit einer hohen Dielektrizitätskonstanten oder ein Material mit einer hohen dielektrischen Permittivität aufweist, wobei die Ladungsübertragung zwischen dem Floating-Gate und dem Steuer-Gate durch den zweiten dielektrischen Bereich geschieht. Diese nichtflüchtige Speichervorrichtung bietet den Vorteil, dass eine Ladungsübertragung zum Floating-Gate oder von diesem durch den Fowler-Nordheim-Tunnelprozess erfolgt, wodurch die Verwendung einer einzigen Spannungsversorgung und die Erzeugung höherer Spannungen durch auf dem Chip vorhandene Spannungsvervielfacher ermöglicht werden. Das vorstehend er wähnte US-B1-6 529 410 wird auch durch den Fowler-Nordheim-Tunnelprozess betrieben, wodurch ohne Modifikationen der Vorteil von US-A-5 373 465 geboten wird.
  • Gemäß einem ersten Aspekt der vorliegenden Erfindung ist eine nichtflüchtige NAND-Speichervorrichtung nach Anspruch 1 vorgesehen. Wenn eine Ausführungsform der vorstehend beschriebenen nichtflüchtigen Speichervorrichtung betrieben wird, wird die nichtflüchtige Speichervorrichtung programmiert und/oder gelöscht, indem Ladung zwischen dem Floating-Gate und dem Steuer-Gate über den zweiten dielektrischen Bereich (d. h. den Inter-Gate-Dielektrikumsbereich) übertragen wird. Bei einer als Beispiel dienenden Implementation wird die nichtflüchtige Speichervorrichtung durch Tunneln zwischen dem Floating-Gate und dem Steuer-Gate über den zweiten dielektrischen Bereich programmiert und/oder gelöscht.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung ist die nichtflüchtige Speichervorrichtung eine Flash-Speichervorrichtung (beispielsweise eine binäre Flash-Speichervorrichtung oder eine Mehrzustands-Flash-Speichervorrichtung). Gemäß anderen Ausführungsformen ist die Vorrichtung eine nichtflüchtige Speichervorrichtung eines anderen Typs.
  • Eine oder mehrere der nichtflüchtigen Speichervorrichtungen können in einem System verwendet werden, das eine Steuerschaltung zum Betreiben der nichtflüchtigen Speichervorrichtungen aufweist. Beispielsweise kann eine Steuerschaltung (individuell oder in Kombination) eine Steuereinrichtung, eine Zustandsmaschine, Decodierer, Treiber, Leseverstärker, andere Logik, Untergruppen der vorstehend erwähnten und/oder Kombinationen der vorstehend erwähnten aufweisen.
  • Gemäß einem weiteren Aspekt der vorliegenden Erfindung ist ein Verfahren zur Herstellung einer nichtflüchtigen NAND-Speichervorrichtung nach Anspruch 22 vorgesehen.
  • Die Aufgaben und Vorteile der vorliegenden Erfindung werden anhand der folgenden Beschreibung, in der die bevorzugte Ausführungsform der Erfindung in Zusammenhang mit der Zeichnung dargelegt wurde, klarer verständlich werden.
  • 1 ist ein zweidimensionales Blockdiagramm einer Ausführungsform einer Flash-Speicherzelle gemäß der vorliegenden Erfindung,
  • 2 ist eine dreidimensionale Darstellung eines Paars von vier langen Wortleitungsabschnitten von zwei NAND-Ketten gemäß einer Ausführungsform der vorliegenden Erfindung,
  • 3 ist ein zweidimensionales Blockdiagramm einer zweiten Ausführungsform einer Flash-Speicherzelle gemäß der vorliegenden Erfindung,
  • 4 ist ein zweidimensionales Blockdiagramm einer dritten Ausführungsform einer Flash-Speicherzelle gemäß der vorliegenden Erfindung,
  • 4A ist ein zweidimensionales Blockdiagramm einer vierten Ausführungsform einer Flash-Speicherzelle gemäß der vorliegenden Erfindung,
  • 5 zeigt ein an eine ausgewählte Wortleitung angelegtes Programmier-/Prüfspannungssignal,
  • die 6–8 zeigen Schwellenspannungsverteilungen für eine nichtflüchtige Speichervorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung,
  • 9 ist ein Flussdiagramm zur Beschreibung einer Ausführungsform des ersten Teils eines Prozesses zur Herstellung der Speicherzelle aus 1,
  • die 10A–F zeigen die nichtflüchtige Speichervorrichtung aus 1 in verschiedenen Stufen des in 9 beschriebenen Prozesses,
  • 11 ist ein Blockdiagramm eines Beispiels eines Speichersystems, das zum Implementieren der vorliegenden Erfindung verwendet werden kann,
  • 12 zeigt ein Beispiel einer Organisation eines Speicherfelds,
  • 13 ist ein Flussdiagramm zur Beschreibung einer Ausführungsform eines Prozesses zur Programmierung nichtflüchtiger Speichervorrichtungen, und
  • 14 ist ein Flussdiagramm zur Beschreibung einer Ausführungsform eines Prozesses zum Lesen nichtflüchtiger Speichervorrichtungen.
  • 1 ist ein zweidimensionales Blockdiagramm einer Ausführungsform einer Flash-Speicherzelle gemäß der vorliegenden Erfindung. Wenngleich eine Flash-Speicherzelle erörtert wird, können auch andere Typen eines nichtflüchtigen Speichers gemäß der vorliegenden Erfindung verwendet werden. Die Speicherzelle aus 1 weist eine Dreifachwanne mit einem P-Substrat, einer N-Wanne und einer P-Wanne 20 auf. Das P-Substrat und die N-Wanne sind in 1 nicht dargestellt, um die Darstellung zu vereinfachen, sie sind jedoch in einer anderen Darstellung gezeigt, welche nachstehend beschrieben wird. Innerhalb der P-Wanne 20 befinden sich (N+)-Diffusionsbereiche 24, die als Source/Drain-Elektroden dienen. Es ist in gewissem Maße beliebig, ob die (N+)-Diffusionsbereiche 24 als Source-Bereiche oder als Drain-Bereiche bezeichnet werden, weshalb die (N+)-Diffusions-Source/Drain-Bereiche 24 als Source-Bereiche, als Drain-Bereiche oder als beide angesehen werden können.
  • Zwischen den (N+)-Diffusionsbereichen 24 befindet sich der Kanal 16. Oberhalb des Kanals 16 befindet sich ein dielektrischer Bereich 30. Oberhalb des dielektrischen Bereichs 30 befindet sich ein Floating-Gate 32. Das Floating-Gate ist unter Niederspannungs-Betriebsbedingungen in Zusammenhang mit Lese- oder Nebenschlussvorgängen durch den dielektrischen Bereich 30 elektrisch vom Kanal 16 isoliert. Oberhalb des Floating-Gates 32 befindet sich ein dielektrischer Bereich 34. Oberhalb des dielektrischen Bereichs 34 befindet sich eine Polysiliciumschicht eines Steuer-Gates 36. Oberhalb der Polysiliciumschicht 36 befindet sich eine leitende Sperrschicht 38 aus Wolframnitrid (WN). Oberhalb der Sperrschicht 38 befindet sich eine Gate-Schicht 40 aus einem Material mit einem niedrigen spezifischen Widerstand aus Wolfram. Die WN-Schicht 38 wird verwendet, um die Interdiffusion von Wolfram in die Polysiliciumschicht des Steuer-Gates 36 und auch von Silicium in die Wolframschicht 40 zu verringern. Es sei bemerkt, dass gemäß einer Ausführungsform das Steuer-Gate 36 aus Schichten 36, 38 und 40 besteht, welche in Kombination eine Elektrode bilden. Gemäß anderen Ausführungsformen können eine einzige Metallschicht oder mehrere Metallschichten ohne Verwendung einer Polysilicium-Steuer-Gate-Unterschicht 36 verwendet werden. Das Dielektrikum 30, das Floating-Gate 32, das Dielektrikum 34, die Polysiliciumschicht des Steuer-Gates 36, die WN-Schicht 38 des Steuer-Gates und die Wolfram-Metallschicht 40 des Steuer-Gates bilden einen Stapel. Ein Feld von Speicherzellen weist viele solche Stapel auf.
  • Verschiedene Größen und Materialien können verwendet werden, wenn die Speicherzelle aus 1 implementiert wird. Gemäß einer Ausführungsform misst das Dielektrikum 30 14 nm und weist ein Material mit einer hohen Dielektrizitätskonstanten auf. Gemäß anderen Ausführungsformen kann das Dielektrikum 30 8 nm–15 nm messen. Beispiele von Materialien mit einer hohen Dielektrizitätskonstanten, die in dem Dielektrikum 30 verwendet werden können, umfassen Aluminiumoxid Al2O3, Hafniumoxid HfO2, Hafniumsilikat HfSiOx, Zirconiumoxid oder Laminate und/oder Legierungen dieser Materialien. Es können auch andere Materialien mit einer hohen Dielektrizitätskonstanten verwendet werden.
  • Die Verwendung von Materialien mit einer hohen Dielektrizitätskonstanten zwischen dem kristallinen Siliciumkanal und einem Poly-Gate erzeugt typischerweise zwei Grenzschichten oberhalb und unterhalb des Materials mit einer hohen Die lektrizitätskonstanten selbst. Diese Grenzschichten bestehen aus SiO2 oder Siliciumoxynitrid (SiON) mit einem gewissen Bruchteil von Metallatomen, die von dem Material mit einer hohen Dielektrizitätskonstanten selbst diffundiert sein können. Diese Grenzschichten werden gewöhnlich natürlich und nicht absichtlich gebildet, und sie sind bei vielen Anwendungen unerwünscht, weil ihre Dielektrizitätskonstante gewöhnlich erheblich niedriger ist als die Dielektrizitätskonstante des Materials mit einer hohen Dielektrizitätskonstanten. Weil bei der vorliegenden Anwendung das Material mit einer hohen Dielektrizitätskonstanten erheblich dicker ist als dasjenige, das für Gate-Dielektrika hochentwickelter MOS-Logiktransistoren verwendet wird, kann eine Grenzschicht, die 1 nm dick oder sogar noch dicker ist, nicht nur tolerierbar sein, sondern auch ein willkommenes Merkmal sein. Dies ist insbesondere dann der Fall, wenn die Grenzschicht mit der niedrigeren Dielektrizitätskonstanten eine höhere Beweglichkeit für Kanalelektronen und/oder eine höhere Immunität für Leckströme wegen der höheren Energiebarriere (Boden des Leitungsband-Offsets) als sie die Grenzschicht bieten kann, bereitstellt. Höhere Energiebarrieren verringern die Möglichkeit einer Elektroneninjektion in das Material mit einer hohen Dielektrizitätskonstanten sowohl durch direktes Tunneln als auch durch Fowler-Nordheim-(FN)-Tunneln. Siliciumnitrid oder andere Interdiffusionssperrenisolatoren und Sauerstoffdiffusionssperrenisolatoren können auch an der Grenzfläche zwischen Silicium und dem Material mit einer hohen Dielektrizitätskonstanten abgeschieden oder aufwachsen gelassen werden, um eine Interdiffusion verschiedener Atome über Materialgrenzen und/oder ein weiteres Wachstum von Grenzschicht-Siliciumoxidschichten zu verhindern. Hierzu können gemäß manchen Ausführungsformen Schichten von Siliciumoxid und/oder Siliciumnitrid absichtlich aufwachsen gelassen und/oder abgeschieden werden, um einen Teil der Grenzschichten oberhalb und/oder unterhalb des Materials bzw. der Materialien mit einer hohen Dielektrizitätskonstanten zu bilden.
  • Das Floating-Gate 32 misst 20 nm und besteht typischerweise aus Polysilicium, das mit n-Dotierungsmaterialien degenerativ dotiert ist, es können jedoch auch andere leitende Materialien, wie Metalle, verwendet werden. Das Dielektrikum 34 misst 10 nm und besteht aus SiO2, es können jedoch auch andere dielektrische Materialien verwendet werden. Die Steuer-Gate-Unterschicht 36 misst 20 nm und besteht aus Polysilicium, es können jedoch auch andere Materialien verwendet werden. Die leitende WN-Diffusionssperrschicht 38 ist 4 nm dick. Die Wolfram-Metall-Steuer-Gate-Schicht 40 ist 40 nm dick. Andere Größen für die vorstehend beschriebenen Komponenten können auch implementiert werden. Zusätzlich können auch andere geeignete Materialien, wobei beispielsweise W/WN durch Kobaltsilicid ersetzt wird, verwendet werden. Das Floating-Gate und das Steuer-Gate können auch aus einer oder mehreren Schichten von Polysilicium, Wolfram, Titan oder anderen Metallen oder Halbleitern zusammengesetzt sein.
  • Wie vorstehend erwähnt wurde, weist das Dielektrikum 30 ein Material mit einer hohen Dielektrizitätskonstanten auf. Ein "Material mit einer hohen Dielektrizitätskonstanten" ist ein dielektrisches Material mit einer Dielektrizitätskonstanten K, die größer ist als die Dielektrizitätskonstante von Siliciumdioxid. Die Dielektrizitätskonstante K von Siliciumdioxid liegt im Bereich von 3,9 bis 4,2. Für die gleiche tatsächliche Dicke bietet ein Material mit einer hohen Dielektrizitätskonstanten mehr Kapazität je Flächeneinheit als Siliciumdioxid (das für typische dielektrische Bereiche verwendet wird). In der vorstehenden Erörterung des Hintergrunds wurde ausgesagt, dass, wenn die Kanalgröße kleiner wird, die Dicke des dielektrischen Bereichs zwischen dem Kanal und dem Floating-Gate reduziert werden sollte. Es wird gelernt, dass es die effektive Dicke ist, die verringert werden muss, weil die effektive Dicke die Steuerung des Floating-Gates über den Kanal bestimmt. Die effektive Dicke ist folgendermaßen festgelegt:
    Figure 00130001
    wobei die tatsächliche Dicke die physikalische Dicke des dielektrischen Bereichs ist, die tatsächliche Dielektrizitätskonstante die Dielektrizitätskonstante des im dielektrischen Bereich verwendeten Materials ist und die Dielektrizitätskonstante von Siliciumdioxid die Dielektrizitätskonstante für SiO2 ist.
  • Ein Material mit einer hohen Dielektrizitätskonstanten hat eine effektive Dicke, die niedriger ist als seine tatsächliche Dicke. Daher kann ein Material mit einer hohen Dielektrizitätskonstanten mit einer kleineren Kanalgröße verwendet werden. Die kleinere effektive Dicke ermöglicht die kleinere Kanalgröße, wodurch ermöglicht wird, dass das Gate den geeigneten Einfluss über den Kanal behält. Die größere tatsächliche Dicke eines Materials mit einer hohen Dielektrizitätskonstanten hilft dabei, das vorstehend erörterte Lecken zu verhindern.
  • Gemäß einer Ausführungsform werden das Programmieren und Löschen durch Übertragen von Ladung zwischen dem Floating-Gate 32 und dem Steuer-Gate 36 über das Dielektrikum 34 ausgeführt. Dies ist vorteilhaft, weil der Programmiermechanismus (beispielsweise Tunneln) nicht so sehr durch eine starke Kopplung belastet wird. Vielmehr wird die starke Steuerungsfunktion zwischen dem Floating-Gate und dem Kanal angeordnet, so dass sie mit der starken Kanalkopplung übereinstimmt, die für skalierte Kanäle vorgeschrieben ist. Demgemäß hat die Speicherzelle aus 1 ausgetauschte dielektrische Rollen. Insbesondere hat sie die Rolle eines dielektrischen Materials mit einer hohen Dielektrizitätskonstanten und einer zugeordneten Steuerfunktion zwischen dem Floating-Gate 32 und dem Kanal 16 und eines nicht herunterskalierten Tunneloxids (beispielsweise > 85 Å für eine hohe Zuverlässigkeit und einen minimalen Leckstrom) zwischen dem Steuer-Gate 36 und dem Floating-Gate 32. Demgemäß dient das Dielektrikum 34 gemäß manchen Ausführungsformen als das Tunneloxid.
  • Einige Vorteile, die mit einigen Ausführungsformen der vorstehend beschriebenen Speicherzelle verwirklicht werden können, umfassen die Fähigkeit, die Vorrichtung geeignet zu skalieren, dass eine Abnutzung in Zusammenhang mit dem Programmieren/Löschen auf den Inter-Gate-Bereich (vom Kanal entfernt) beschränkt werden kann, wodurch die Haltbarkeit vergrößert werden kann, niedrigere Programmierungs-/Löschspannungen und/oder eine höhere Zuverlässigkeit durch die Verwendung dickerer Dielektrika und die Beseitigung der Notwendigkeit eines aggressiven Skalierens des Tunneloxids traditioneller NAND-Flash-Speicher. Ein Entwickler einer Speicherzelle gemäß einer Ausführungsform der vorliegenden Erfindung sollte das GIDL und ein niedrigeres Steuer-Gate-Kopplungsverhältnis berücksichtigen (ein kleineres Qfg, eine höhere Verstärkung des Kanalrauschens und größere Manifestationen von Variationen von Zelle zu Zelle).
  • Die Speicherzelle aus 1 ist eine NAND-Flash-Speicherzelle. 2 ist eine dreidimensionale Darstellung von zwei NAND-Ketten 80 und 82 gemäß einer Ausführungsform der vorliegenden Erfindung. 2 zeigt vier Speicherzellen auf Ketten 80 und 82, es können jedoch auch mehr oder weniger als vier Speicherzellen verwendet werden. Beispielsweise bestehen typische NAND-Ketten aus 16, 32 oder 64 in Reihe geschalteten NAND-Zellen. Andere Größen von NAND-Ketten können auch gemäß anderen Ausführungsformen der vorliegenden Erfindung verwendet werden. Jede der Speicherzellen weist einen Stapel auf, wie vorstehend mit Bezug auf 1 beschrieben wurde. 2 zeigt weiter eine N-Wanne 22 unterhalb der P-Wanne 20, wobei die Bitleitungsrichtung entlang der NAND-Kette verläuft und die Wortleitungsrichtung senkrecht zur NAND-Kette verläuft. Das P-Substrat unterhalb der N-Wanne ist in 2 nicht dargestellt. Gemäß einer Ausführungsform bilden die Steuer-Gates die Wortleitungen. Gemäß einer anderen Ausführungsform bilden die Steuer-Gate-Polysiliciumschicht 36, die WN-Schicht 38 und die Wolframschicht 40 die Wortleitungen oder Steuer-Gates. Gemäß vielen Ausführungsformen befindet sich eine Siliciumnitridschicht 42 oberhalb der Wolframschicht 40 und dient als eine harte Maske zum Ätzen der mehreren Gate-Stapel, um individuelle Wortleitungen zu bilden. Ein anderer Zweck der harten Maske aus Nitrid (oder einem anderen Material) be steht darin, eine Verdickung der Abstandselemente bereitzustellen, die auf den Seitenwänden der Stapel gebildet werden, indem die dünnen Bereiche der Abstandselemente weiter weg von den steuernden leitenden Wortleitungen bewegt werden und die sich verdünnenden Abschnitte der Abstandselemente gegenüber der harten Maske aus Nitrid angeordnet werden, die über der obersten Steuer-Gate-Unterschicht liegt (siehe die in 3 dargestellte Verdünnung der Abstandselemente).
  • 3 zeigt eine zweite Ausführungsform einer Speicherzelle. Die Speicherzelle aus 3 weist eine Dreifachwanne mit einem P-Substrat, einer N-Wanne und einer P-Wanne 120 auf. Das P-Substrat und die N-Wanne sind in 3 nicht dargestellt, um die Zeichnung zu vereinfachen. Innerhalb der P-Wanne 120 befinden sich (N+)-Diffusionsbereiche 124, die als Source/Drain-Elektroden dienen. Zwischen den (N+)-Diffusionsbereichen 124 befindet sich der Kanal 116. Oberhalb des Kanals befindet sich ein dielektrischer Bereich 130. Oberhalb des dielektrischen Bereichs 130 befindet sich ein Floating-Gate 132. Oberhalb des Floating-Gates 132 befindet sich ein dielektrischer Bereich 134. Oberhalb des dielektrischen Bereichs 134 befindet sich ein Steuer-Gate, das aus einer Polysiliciumschicht 136, einer leitenden Sperrschicht 138 aus Wolframnitrid (WN) und einer Schicht 140 mit einem niedrigen spezifischen Widerstand aus Wolfram besteht. Oberhalb der Schicht 140 mit einem niedrigen spezifischen Widerstand aus Wolfram befindet sich eine harte Maske 42, die beispielsweise aus Siliciumnitrid besteht. Die P-Wanne 120, die (N+)-Diffusionsbereiche 124, das Dielektrikum 130, das Floating-Gate 132, das Dielektrikum 134, das Steuer-Gate 136, die WN-Schicht 138, die Wolf ramschicht 140 und die harte Maske 142 ähneln jenen aus 1.
  • Das Dielektrikum 130, das Floating-Gate 132, das Dielektrikum 134, das Polysilicium 136, die WN-Schicht 138, die Wolframschicht 140 und die Hartmasken-Siliciumnitrid-(Si3N4)-Schicht 142 bilden einen Stapel. Die Speicherzelle aus 3 weist auch Oxidabstandselemente 143 entlang den Seiten des Stapels auf. Gemäß einer Ausführungsform verjüngen sich die Oxidabstandselemente 143, so dass sie am oberen Teil der Siliciumnitrid-(Si3N4)-Schicht 142 dünner sind als am Dielektrikum 130. Gemäß einer anderen Ausführungsform ist der gesamte Stapel, einschließlich des Oxidabstandselements 143, trapezförmig (verjüngt sich zum oberen Teil hin), was dabei hilft, dass das Dielektrikum 130, verglichen mit dem Dielektrikum 134, das infolge der Trapezform des Stapels einen Kondensator mit einer kleineren Fläche bilden würde, eine stärkere Kopplung bereitstellt. Ein Querschnitt einer solchen Ausführungsform ist in 4A dargestellt und wird nachstehend erörtert. Das Verhältnis zwischen den Flächen des unteren Dielektrikums 130 und des oberen Dielektrikums 134 nimmt für einen festen Verjüngungswinkel mit der Dicke des Floating-Gates 132 zu.
  • Gemäß manchen Ausführungsformen befinden sich zwischen Oxidabstandselementen benachbarter Stapel epitaktisch aufgewachsene Siliciumbereiche 144 (die beispielsweise über (N+)-Diffusionsbereichen 124 angeordnet sind). Die Verwendung dieser epitaktisch aufgewachsenen erhöhten Source/Drain-Bereiche macht die darunter liegenden implantierten Source/Drain-Bereiche überflüssig, wodurch die effektive Kanallänge der Vorrichtung unter Berücksichtigung der Vorschrift einer geeigneten Skalierung von MOS-Vorrichtungen erhöht wird. Hierdurch werden Durchschläge verringert und der unterschwellige Ausschlag der NAND-Vorrichtungen verbessert. Die Probleme, die sich aus versetzten Source/Drain-Diffusionsbereichen ergeben, welche die Haltbarkeitseigenschaften einer Standard-NAND-Vorrichtung beeinträchtigen, sollten hier nicht auftreten, weil das Tunneln und der zugeordnete Ladungseinfang von dem Kanaldielektrikum zum Inter-Gate-Dielektrikum verschoben wurden. Die epitaktisch aufgewachsenen Siliciumbereiche 144 stellen auch eine zusätzliche Kapazität zwischen dem Floating-Gate und dem Kanal/der Source-Elektrode/der Drain Elektrode bereit, wodurch die Hochspannungsanforderungen für Programmier- und Löschvorgänge verringert werden. Es ist erwünscht, das Floating-Gate stärker kapazitiv mit dem Kanal zu koppeln als das Steuer-Gate. Bei manchen Implementationen gibt es ein Ziel, den Spannungsabfall über das Dielektrikum 134 zu maximieren und einen geringeren Spannungsabfall über das Dielektrikum 130 zu haben. Durch die Verwendung des Materials mit einer hohen Dielektrizitätskonstanten in dem Dielektrikum 130 in Kombination mit den epitaktisch aufgewachsenen Siliciumbereichen 144 wird die Kopplung zwischen dem Floating-Gate 132 und dem Kanal 166 vergrößert. Ein weiterer Vorteil, der sich aus epitaktisch aufgewachsenen Source/Drain-Bereichen ergibt, ist ihre Fähigkeit, die kapazitive Kopplung zwischen benachbarten Floating-Gates an benachbarten Wortleitungen zu verringern, indem diese Floating-Gates voneinander abgeschirmt werden. Dieser Effekt ist ein erhebliches Problem, welches zu beeinträchtigten Messschwellen führt. Dieser Effekt wurde zuerst in der Ausgabe vom Mai 2002 von IEEE Electron Device Letters, Band 23, Nr. 5, Seite 264 von Jae-Duk Lee u. a. in einem Artikel mit dem Titel "Effects of Floating Gate Interference an NAND Flash Memory Cell Operation" veröffentlicht. Es sei auch auf US-A-5 867 429 und US-A-5 930 167 verwiesen.
  • In dem Artikel "A Novel Gate-Offset NAND Cell (GOC-NAND) Technology Suitable for High-Density and Low-Voltage-Operation Flash Memories" von Shinji Satoh u. a., veröffentlicht in Technical Digest of 1999 IEDM (Abschnitt 11, Nummer 2, Seite 275), ist das Problem von in dem Offset-Bereich von GOC-NAND-Vorrichtungen gebildeten parasitären Zellen erörtert, wodurch die Zyklushaltbarkeit von Zellen durch ein Einfangen, das in dem Oxid über diesen parasitären Zellen auftritt, beeinflusst wird. Wenngleich dies ein ernstes Problem ist, welches die herkömmliche Implementation von GOC-NAND plagt, sollte dieses Problem bei den Gate-Offset-Ausführungsformen gemäß der vorliegenden Erfindung nicht auftreten, weil die Tunnelwirkung auf das Inter-Gate-Dielektrikum beschränkt sein sollte.
  • 4 zeigt eine weitere Ausführungsform einer Speicherzelle gemäß der vorliegenden Erfindung. Die Speicherzelle aus 4 weist eine Dreifachwanne mit einem P-Substrat, einer N-Wanne und einer P-Wanne 220 auf. Das P-Substrat und die N-Wanne sind in 4 nicht dargestellt, um die Zeichnung zu vereinfachen. Innerhalb der P-Wanne 220 befinden sich (N+)-Diffusionsbereiche 224, welche als Source/Drain-Elektroden dienen. Zwischen den (N+)-Diffusionsbereichen 224 befindet sich der Kanal 216. Oberhalb des Kanals befindet sich das Kanaldielektrikum 230. Oberhalb des Kanaldielektrikums 230 befindet sich ein Floating-Gate 232. Oberhalb des Floating-Gates 232 befindet sich ein Inter-Gate-Dielektrikum 234. Oberhalb des Inter-Gate-Dielektrikums 234 befindet sich ein Steuer-Gate, das aus Polysilicium 236, der Interdiffusions-Sperrschicht 238 aus Wolframnitrid (WN) und der Metallschicht 240 mit einem niedrigen spezifischen Widerstand aus Wolfram besteht. Die P-Wanne 220, die (N+)-Diffusionsbereiche 224, das Dielektrikum 230, das Floating-Gate 232, das Dielektrikum 234, das Steuer-Gate 236, die WN-Schicht 238 und die Wolframschicht 240 ähneln jenen aus 1.
  • Das Kanaldielektrikum 230 mit einer hohen Dielektrizitäts konstanten, das Floating-Gate 232, das Inter-Gate-Dielektrikum 234, das untere Steuer-Gate 236, die WN-Sperrschicht 238 und die Wolframschicht 240 bilden einen) Stapel. Die Speicherzelle aus 4 weist auch eine 1 nm bis 8 nm dicke abgeschiedene Oxidschicht 242 auf, welche den oberen Teil und die Seiten des Stapels umgibt und die Source/Drain-Diffusionsbereiche bedeckt. Entlang den Seiten des Stapels befinden sich Abstandselemente 244 angrenzend an die Oxidschicht 242 und außerhalb von dieser. Die Abstandselemente können eine veränderliche Höhe aufweisen. Gemäß einer Ausführungsform sind die Abstandselemente 244 hoch genug, um an das Dielektrikum 230 und einen Teil des Floating-Gates 232 anzugrenzen. Gemäß anderen Ausführungsformen verjüngen sich die Abstandselemente natürlich, so dass die Breite der Abstandselemente 244 in der Nähe des oberen Teils des Floating-Gates 232 geringer ist als die Breite der Abstandselemente in der Nähe des unteren Teils des Dielektrikums 230. Abstandselemente werden im Allgemeinen durch isotropes Abscheiden des Materials, das das Abstandselement bilden soll, und anschließendes anisotropes Ätzen des Materials gebildet, wobei nur die sich natürlich verjüngenden Abstandselemente an den Seitenwänden der zuvor existierenden Stufen verbleiben. Die Abstandselemente 244 dienen dazu, zu verhindern, dass der untere Teil des Floating-Gates durch Oxidation abgerundet wird. Gemäß einer Ausführungsform bestehen die Abstandselemente aus Siliciumnitrid, es können jedoch auch andere Materialien verwendet werden.
  • 4A zeigt eine Ausführungsform mit trapezförmig gebildeten Stapeln. Die Speicherzelle aus 4A weist eine Dreifachwanne mit einem P-Substrat, einer N-Wanne und einer P-Wanne 220A auf. Das P-Substrat und die N-Wanne sind in 4A nicht dargestellt, um die Zeichnung zu vereinfachen. Innerhalb der P-Wanne 220A befinden sich (N+)-Diffusionsbereiche 224A, die als Source/Drain-Elektroden dienen. Zwischen den (N+)-Diffusionsbereichen 224A befindet sich der Kanal. Oberhalb des Kanals befindet sich das Kanaldielektrikum 230A, das ein Material mit einer hohen Dielektrizitätskonstanten aufweist. Oberhalb des Dielektrikums 230A befindet sich ein Floating-Gate 232A. Oberhalb des Floating-Gates 232A befindet sich ein Inter-Gate-Dielektrikum 234A. Oberhalb des Inter-Gate-Dielektrikums 234A befindet sich ein Steuer-Gate, das aus einer Polysiliciumschicht 236A, der Interdiffusions-Sperrschicht 238A aus Wolframnitrid (WN) und der Metallschicht 240A mit einem niedrigen spezifischen Widerstand aus Wolfram zusammengesetzt ist. Oberhalb der Wolframschicht 240A befindet sich eine harte Maske 242A.
  • Das Dielektrikum 230A, das Floating-Gate 232A, das Inter-Gate-Dielektrikum 234A, das untere Steuer-Gate 236A, die WN-Sperrschicht 238A und die Wolframschicht 240A bilden ei nen Stapel, der trapezförmig ist (sich zum oberen Teil hin verjüngt), was dabei hilft, dass das Dielektrikum 230A eine stärkere Kopplung mit dem Floating-Gate bereitstellt als die Kopplung des Steuer-Gates mit dem Floating-Gate.
  • Die Speicherzelle aus 4A weist auch eine 1 nm bis 8 nm dicke abgeschiedene Oxidschicht 242A auf, die den oberen Teil und die Seiten des Stapels umgibt und die Source/Drain-Diffusionsbereiche teilweise bedeckt. Entlang den Seiten des Stapels befinden sich Abstandselemente 244A angrenzend an die Oxidschicht 242A und außerhalb von dieser. Die Abstandselemente können verschiedene Höhen aufweisen. Gemäß einer Ausführungsform sind die Abstandselemente 244A hoch genug, um an das Dielektrikum 230A und einen Teil des Floating-Gates 232A anzugrenzen. Die Abstandselemente verjüngen sich natürlich, so dass die Breite der Abstandselemente 244A in der Nähe des oberen Teils des Floating-Gates 232A geringer ist als die Breite der Abstandselemente in der Nähe des unteren Teils des Dielektrikums 230A. Gemäß einer Ausführungsform bestehen die Abstandselemente aus Siliciumnitrid, wenngleich auch andere Materialien verwendet werden können. Zwischen den Abstandselementen 224A befinden sich epitaktisch aufgewachsene Siliciumbereiche 254A.
  • Oberhalb der epitaktisch aufgewachsenen Siliciumbereiche 144 und zwischen den Stapeln befindet sich eine SiO2-Füllschicht 252A. Oberhalb der SiO2-Füllschicht 252A und auch zwischen den Stapeln befindet sich eine Verstärkungsrippe 250A. Gemäß einer Ausführungsform besteht die Verstärkungsrippe 250A aus Metall, beispielsweise Wolfram.
  • Eine Verstärkungsrippe ist eine Variation einer Verstärkungsplatte. Verstärkungsplatten bestehen aus Metallschichten, die sich gewöhnlich um Wortleitungsstapel wickeln und eine Isolation für kapazitive Floating-Gate-zu-Floating-Gate-Interferenzeffekte bereitstellen. Sie können in einer verbundenen Form hergestellt werden, wodurch das gesamte Speicherfeld abgedeckt wird, oder sie können in getrennte Elektroden unterteilt werden, wobei jede einzelne Elektrode eine einzige Ebene des Speichers, einen einzigen Löschblock oder einige Löschblöcke bedeckt. Zusätzliche relevante Hintergrundinformationen können US-A-5 877 980 , US-A-6 093 605 , US-A-6 246 607 , US-A-5 990 514 , US-A-6 044 017 , US-A-5 936 887 , Choi u. a., "A Novel Booster Plate Technology in High Density NAND Flash Memories for Voltage Scaling-Down and Zero Program Disturbance", IEEE Symposium an VLSI Technology Digest of Technical Papers, 1996, S. 238–239, Kim u. a., "Fast Parallel Programming of Multi-Level NAND Flash Memory Cells Using the Booster-Line Technology", Symposium an VLSI Technology Digest of Technical Papers, 1997, S. 65–66, Choi u. a., "A Triele Polysilicon Stacked Flash Memory Cell With Wordline Self-Boosting Programming", IEEE, 1997, S. 283–286 und Satoh u. a., "A Novel Channel Boost Capacitance (CBC) Cell Technology with Low Program Disturbance Suitable for Fast Programming 4Gbit NAND Flash Memories", IEEE Symposium an VLSI Technology Digest of Technical Papers, 1998, S. 108–109 entnommen werden. Eine Ausführungsform der Vorrichtung aus 4A verwendet Verstärkungsplatten an Stelle von Verstärkungsrippen.
  • Verstärkungsrippen ähneln Verstärkungsplatten, abgesehen davon, dass sie nur aus Rippen bestehen, die zwischen Stapeln innerhalb des Speicherfelds angeordnet sind, und dass die Rippen in den Nebenschlussbereichen des Felds elektrisch miteinander verbunden sein können. Nebenschlussbereiche bestehen aus Unterbrechungen in dem Speicherfeld, die in Richtung der Bitleitungen verlaufen und bei einer Frequenz von etwa einem für einige hundert Bitleitungen auftreten. Ein Nebenschlussbereich trennt zwei benachbarte Bitleitungen voneinander. Während Verstärkungsplatten den oberen Teil aller Wortleitungen bedecken, bedecken Verstärkungsrippen nicht den oberen Teil von Wortleitungen. Eine Ausführungsform würde eine einzige isolierte Verstärkungsrippe oder -platte jedem Löschblock zuordnen.
  • Gemäß einigen Ausführungsformen werden die individuellen Verstärkungsrippen oder -blöcke durch eine NMOS-Vorrichtung getrieben, um sie auf positive Spannungen zu treiben, und durch eine PMOS-Vorrichtung getrieben, um sie auf hohe negative Spannungen zu treiben. Gemäß einigen Ausführungsformen wird eine feste negative Spannung von beispielsweise –5 V während Lese- und Prüfvorgängen an Verstärkungsrippen oder -platten angelegt, um einen Teil des ansonsten negativen Bereichs der Zellenschwellenspannungen in den positiven Bereich zu bringen, wobei sie dann durch Steuer-Gates messbar werden, die nur positive Spannungswerte annehmen können. Gemäß einigen anderen Ausführungsformen weisen die Verstärkungsrippen oder -platten die gleiche Spannung wie die ausgewählten Wortleitungen für Lesevorgänge auf. Der Vorteil dieser Ausführungsformen besteht darin, dass das Steuer-Gate-zu-Floating-Gate-Kopplungsverhältnis für Lese- und Prüfvorgänge durch das Kopplungsverhältnis zwischen Verstärkungsplatten oder -rippen und dem Floating-Gate erhöht wird. Die Effekte der Schwellenspannungsvariationen infolge von Dotierungsstoffschwankungen oder geometrischen Variationen und 1/f-Rauschen oder zufälligem Telegraphensignal-(RTS)-Rauschen, die sich durch das Einfangen und Freigeben von Ladungen an Grenzschichtstellen und tieferen Einfangstellen ergeben, werden mit dem Kehrwert des Steuer-Gate-Kopplungsverhältnisses verstärkt, wenn die Schwellenspannung der Zelle von dem Steuer-Gate gemessen wird. In diesem Sinne ist ein hohes Steuer-Gate-Kopplungsverhältnis wünschenswert. Es ist jedoch ein niedriges Steuer-Gate-Kopplungsverhältnis wünschenswert, weil dadurch ermöglicht wird, dass Inter-Gate-Programmierungs- und Löschvorgänge bei erheblich niedrigeren Spannungen erreicht werden. Daher kann es für Programmierungs- und Löschvorgänge vorteilhaft sein, eine möglichst hohe Spannung in entgegengesetzter Richtung oder Polarität zu den Wortleitungen anzulegen. Zum Programmieren können beispielsweise 15 V an die Wortleitung angelegt werden, während die P-Wanne und der Kanal bei oder in der Nähe von null Volt liegen. Das Floating-Gate kann, abhängig davon, wie viel Ladung sich auf ihm befindet, bei einer Spannung im Bereich von 3 V bis 6 V liegen. Eine geerdete Verstärkungsplatte oder -rippe koppelt das Floating-Gate herunter und macht seine Programmierung einfacher. Ein zusätzlicher Vorteil besteht darin, dass eine Verstärkungsplatte oder -rippe, die bei einer niedrigeren Spannung als das Floating-Gate liegt, dazu neigt, ein kantendominiertes Tunneln zu unterbinden und dadurch ein gleichmäßigeres Tunnelverhalten bereitzustellen, ohne dass eine Hochtemperatur-Seitenwandoxidation verwendet werden müsste, um die Ecken des Floating-Gates abzurunden.
  • Gemäß der Ausführungsform aus 4 sind die oberen Kanten des Floating-Gates 232 und die unteren Kanten des Steuer-Gates 236 abgerundet, um zwischen ihnen ein gleichmäßigeres Tunneln bereitzustellen.
  • Es sei bemerkt, dass die Ausführungsformen aus den 1, 3, 4 und 4A einige verschiedene Merkmale aufweisen. Einige dieser verschiedenen Merkmale der verschiedenen Ausführungsformen (sowie andere Merkmale) können kombiniert werden, um zusätzliche Ausführungsformen innerhalb des Schutzumfangs der vorliegenden Erfindung zu bilden.
  • Es sei auch bemerkt, dass die Speicherzellen aus den 1, 3, 4 und 4A ein Floating-Gate pro Speicherzelle aufweisen. Gemäß anderen Ausführungsformen kann mehr als ein Floating-Gate pro Speicherzelle verwendet werden.
  • Die Speicherzellen aus den 1–4A werden programmiert, indem Ladung von dem Floating-Gate auf das Steuer-Gate übertragen wird. Gemäß einer Ausführungsform tunneln Elektronen durch Fowler-Nordheim-Tunneln vom Floating-Gate zum Steuer-Gate. Gemäß anderen Ausführungsformen können andere Mechanismen verwendet werden.
  • Die in den 1–4A beschriebenen Speicherzellen sind in ihren Programmier- und Löscheigenschaften von jenen der NAND-Vorrichtungen aus dem Stand der Technik zu unterscheiden. Bei Vorrichtungen aus dem Stand der Technik versucht das Steuer-Gate, eng mit dem Floating-Gate zu koppeln und sein Potential in Bezug auf das Substrat zu steuern, wodurch bewirkt wird, dass Elektronen vom Floating-Gate zum Substrat tunneln, wenn das Floating-Gate in Bezug auf das Substrat ausreichend negativ ist (Löschen; Steuer-Gate auf Masse gehalten, Substrat auf hohe Spannung angehoben), oder dass Elektronen vom Substrat zum Floating-Gate tunneln, wenn das Floating-Gate in Bezug auf das Substrat ausreichend positiv ist (Programmieren; Substrat auf Masse gehalten, Steuer-Gate auf eine variable hohe Spannung angehoben). Weil das Substrat mit vielen Speicherzellen zusammengeschaltet ist, ist es zweckmäßig, eine hohe feste Spannung an es anzulegen, es ist jedoch nicht zweckmäßig, eine veränderliche niedrige oder negative Spannung an eine gemeinsame Wortleitung anzulegen, welche mehrere Steuer-Gates verbindet, und dadurch selektiv den Grad der Elektronenentfernung von diesen verschiedenen Zellen zu steuern. Demgemäß soll die "Löschbedingung" das Entfernen im Wesentlichen "aller" Elektronen von einer Ansammlung von Zellen bezeichnen, wodurch sie alle auf einen gemeinsamen niedrigen Schwellenzustand, typischerweise einen negativen Wert, gelegt werden. Dem Löschen mehrerer Zellen folgt dann ein veränderlicher Programmierzyklus, der Zelle für Zelle beendet werden kann, um jede Zelle auf einen eindeutigen Zustand zu setzen, während damit fortgefahren wird, andere Zellen auf derselben Wortleitung auf einen anderen Zustand zu programmieren, wie zuvor beschrieben wurde.
  • Bei den vorliegenden Vorrichtungen ist das Substrat über das Material mit einer hohen Dielektrizitätskonstanten eng mit dem Floating-Gate gekoppelt, und das Steuer-Gate ist verhältnismäßig schwach mit dem Floating-Gate gekoppelt, so dass das Umkehren der Polarität bei der Definition des Löschens und des Programmierens zweckmäßig ist. Das heißt, dass, wenn das Substrat auf ein hohes Potential angehoben wird, das Floating-Gate auch auf ein verhältnismäßig hohes Potential angehoben wird und viele Elektronen durch Tunneln von einem geerdeten Steuer-Gate auf das Floating-Gate übertragen werden, was zur Ansammlung von Zellen mit einer, vom Steuer-Gate betrachtet, hohen Schwelle führt. Das Programmieren oder Festlegen einer veränderlichen Schwelle, um den Datenzustand darzustellen, wird durch selektives Entfernen einiger Elektronen durch Anheben des Steuer-Gates in gesteuerter Weise und Beenden der Elektronenentfernung Zelle für Zelle erreicht. Dies führt, in direktem Kontrast zu den Vorrichtungen aus dem Stand der Technik, vom Steuer-Gate aus betrachtet, zum selektiven Verringern der Schwellenspannung. Dies wird nachstehend vollständiger in Zusammenhang mit den 6–8 beschrieben.
  • Bei einem Beispiel empfangen die Drain-Elektrode und die p-Wanne 0 Volt, während das Steuer-Gate einen Satz von Programmierimpulsen mit zunehmenden Beträgen empfängt, wie in 5 dargestellt ist. Gemäß einer Ausführungsform reichen die Beträge der Impulse von 7 Volt bis 15 Volt. Gemäß einer anderen Ausführungsform kann der Bereich der Impulse verschieden sein. Während der Programmierung einer Speicherzelle werden Prüfoperationen in den Zeiträumen zwischen den Impulsen ausgeführt. Das heißt, dass der Programmierpegel jeder Zelle aus einer Gruppe von parallel programmierten Zellen zwischen jeweiligen Programmierimpulsen gelesen wird, um festzustellen, ob er größer oder gleich einem Prüfpegel ist, auf den sie programmiert wird. Ein Mittel zum Prüfen der Programmierung besteht darin, die Leitung an einem spezifischen Vergleichspunkt zu testen. Die Zellen, für die geprüft wurde, dass sie ausreichend programmiert sind, werden, beispielsweise in NAND-Zellen, gesperrt, indem die Bitleitungsspannung von 0 auf Vdd (beispielsweise 2,5 Volt) vorgeladen wird, um den Programmierprozess für diese Zellen zu unterbrechen. In manchen Fällen wird die Anzahl der Impulse begrenzt (beispielsweise 20 Impulse), und falls eine gegebene Speicherzelle durch den letzten Impuls nicht vollständig programmiert wurde, wird ein Fehler angenommen. Gemäß manchen Implementationen werden Speicherzellen vor dem Programmieren gelöscht (in Blöcken oder anderen Einheiten).
  • Ein Mittel zur Überprüfung besteht darin, einen Impuls an die Wortleitung anzulegen, der dem Zielschwellenwert entspricht, und festzustellen, ob die Speicherzelle eingeschaltet wird. Falls dies der Fall ist, hat die Speicherzelle ihren Zielschwellenspannungswert erreicht. Für Felder von Flash-Speicherzellen werden viele Zellen parallel geprüft. Für manche Ausführungsformen von Mehrzustands-Flash-Speicherzellen werden die Speicherzellen nach jedem individuellen Programmierimpuls einem Satz von Prüfschritten unterzogen, um festzustellen, in welchem Zustand sich die Speicherzelle befindet. Beispielsweise kann eine Mehrzustands-Speicherzelle, die in der Lage ist, Daten in acht Zuständen zu speichern, Prüfvorgänge für sieben Vergleichspunkte ausführen müssen. Demgemäß werden sieben Prüfimpulse angewendet, um sieben Prüfvorgänge zwischen zwei aufeinander folgenden Programmierimpulsen auszuführen. Auf der Grundlage der sieben Prüfvorgänge kann das System den Zustand der Speicherzellen bestimmen. Durch das Ausführen von sieben Prüfoperationen nach jedem Programmierimpuls wird der Programmierprozess verlangsamt. Ein Mittel zum Verringern der Zeitbelastung für das Prüfen besteht darin, einen wirksameren Prüfprozess zu verwenden, wie beispielsweise in der US-Patentanmeldung mit der laufenden Nummer 10/314 055, "Smart Verify for Multi-State Memories", eingereicht am 5. Dezember 2002 (als US2004/0109362 veröffentlicht), offenbart ist.
  • In 5 ist ein Programmierungsspannungssignal dargestellt. Dieses Signal hat einen Satz von Impulsen mit zunehmenden Beträgen. Zwischen den Programmierimpulsen gibt es Prüfimpulse. Das Signal aus 5 nimmt eine Vierzustandsspeicherzelle an, weshalb es drei Prüfimpulse aufweist. Beispielsweise gibt es zwischen den Programmierimpulsen 280 und 282 drei Prüfimpulse. Der erste Prüfimpuls (oder Spannungspegel) 284 ist bei null Volt dargestellt. Der zweite Prüfimpuls 286 folgt dem ersten Prüfimpuls (oder Spannungspegel). Der dritte Prüfimpuls 288 folgt dem zweiten Prüfimpuls 286.
  • Gemäß einer Ausführungsform einer Zweizustands-Speicherzelle gemäß den Lehren aus den 1–4A kann die Speicherzelle eine höhere Schwellenspannung aufweisen, wenn sie gelöscht ist, und eine niedrigere Schwellenspannung aufweisen, wenn sie programmiert ist. Beispielsweise hat die Speicherzelle gemäß einer spezifischen Ausführungsform eine positive Schwellenspannung, wenn sie gelöscht ist, und eine negative Schwellenspannung, wenn sie programmiert ist. In Bezug auf Mehrzustands-Speicherzellen stellen gemäß einer Ausführungsform die höchste Schwellenspannungsverteilung den gelöschten Zustand dar und niedrigere Schwellenspannungsverteilungen die programmierten Zustände dar.
  • Die 6–8 zeigen Graphiken von Schwellenspannungsverteilungen. Beispielsweise zeigt 6 eine Schwellen spannungsverteilung 302, die den Schwellenspannungen einer Population von Speicherzellen entspricht, die gelöscht worden sind. Gemäß einigen Ausführungsformen ist die Schwellenspannungsverteilung 302 für einen zuverlässigen Betrieb zu breit, weshalb einige oder alle gelöschten Speicherzellen eine gewisse Programmierung empfangen, um die Schwellenverteilung so zu verschmälern, dass sie der Schwellenspannungsverteilung 304 aus 7 entspricht.
  • Das Verdichten der breiten Löschverteilung 302 zu einer schmäleren Verteilung 304 wird als weiche Programmierung bezeichnet. Bei Standard-NAND-Speichern wird ein ausreichendes Einengen einer breiten Löschverteilung 302 durch weiche Programmierung in einem massiv parallelen Betrieb erreicht, wobei alle Wortleitungen in einem Löschblock gleichzeitig auf eine geeignete Anfangsspannung der weichen Programmierung für einen ersten Weichprogrammierimpuls angehoben werden und die Weichprogrammierimpulse in der gleichen Weise wie bei der gewöhnlichen Programmierung Treppenstufen sind. Ein einziger Prüfvorgang wird nach jedem Weichprogrammierimpuls ausgeführt, wobei alle Wortleitungen an Masse gelegt sind, wobei die Rollen der Source- und Drain-Elektroden durch Anlegen einer VDD-Spannung an die Source-Elektroden von NAND-Ketten umgekehrt werden und die Bitleitungsspannung gemessen wird. Solange die Bitleitungsspannung über eine erste Löschprüfspannung (EV1) von beispielsweise 1 V ansteigt, wird der Weichprogrammiervorgang auf dieser Bitleitung fortgesetzt. Die Erhöhung der Bitleitungsspannung gibt an, dass die Schwellenspannung von keiner der Zellen auf der entsprechenden NAND-Kette auf einen ausreichend hohen Wert von typischerweise –0,8 V zum Ausschalten des Stroms in der Kette angestiegen ist. Wenn wäh rend eines Weichprogrammier-Prüfvorgangs eine individuelle Bitleitungsspannung nicht mehr über EV1 ansteigt, wird diese entsprechende NAND-Kette durch die gewöhnlichen Verstärkungstechniken, die zum Unterbinden des Programmierens verwendet werden, von anschließenden Weichprogrammierimpulsen ausgeschlossen. Ein abschließender Prüfvorgang unter Verwendung an Masse gelegter Wortleitungen und ein zweiter Messauslösepunkt EV2 von beispielsweise 0,7 V werden verwendet, um sicherzustellen, dass nicht mehr als eine tolerierbare Anzahl von Ketten eine oder mehrere Zellen mit Schwellenspannungen oberhalb von beispielsweise –0,5 V enthalten. Das Anlegen der gleichen Lesespannung an alle Wortleitungen einer NAND-Kette führt dazu, dass folgende Informationen gewonnen werden: 1) Falls die Kette "eingeschaltet" ist, haben alle Zellen in der Kette eine Schwellenspannung unterhalb der an alle Wortleitungen angelegten Spannung, und 2) falls die Kette "ausgeschaltet" ist, hat mindestens eine Zelle eine Schwellenspannung, die größer ist als die angelegte Wortleitungsspannung.
  • Weil während eines Weichprogrammier-Prüfvorgangs das Ziel darin besteht, die erste Zelle auf jeder Kette zu finden, deren Schwellenspannung kleiner als ein festgelegter Wert wird, funktioniert die massive Parallelität des Prüfens mehrerer Wortleitungen, die bei herkömmlichen NAND verwendet wird, für manche Ausführungsformen der vorliegenden Erfindung nicht mehr. Ein Ansatz für eine weiche Programmierung kann folgender sein. Es wird beispielsweise eine Spannung von 4 V während Prüfvorgängen an alle Wortleitungen angelegt, und es wird jede Kette ausgeschlossen, wenn festgestellt wird, dass sie "eingeschaltet" ist. Jede Kette wird nur dann als "eingeschaltet" erkannt, wenn jede Zelle in der Kette auf eine Schwellenspannung unter 4 V programmiert wurde. Die Hoffnung bei diesem Ansatz besteht darin, dass die Verteilung von Schwellenspannungen innerhalb jeder Gruppe von Zellen, die zur selben Kette gehören, schmal genug ist, so dass, wenn die Schwellenspannung der langsamsten zu programmierenden Zelle kleiner als 4 V wird, die am schnellsten zu programmierende Zelle keine Schwellenspannung aufweist, die kleiner als 3 V ist. Dies muss für Millionen von Ketten der Fall sein. Ein abschließender Prüfvorgang, der Wortleitung für Wortleitung ausgeführt werden muss, wird durchgeführt, um sicherzustellen, dass nicht mehr als eine akzeptierbare Anzahl von Zellen für jede Seite eine Schwellenspannung von weniger als 3 V aufweist. Der letzte Vorgang hat nicht die gleiche Parallelität wie der herkömmliche NAND. In dem seltenen Fall, dass dieser Ansatz fehlschlägt, muss der Block wieder gelöscht werden, und es muss eine weiche Programmierung eine Wortleitung zur Zeit ausgeführt werden, wobei dies in der gleichen Weise wie bei der regulären Programmierung geschehen muss. Ein anderer Ansatz zum Erhöhen der Weichprogrammiergeschwindigkeit besteht darin, eine gröbere Stufengröße der weichen Programmierung zu verwenden, was zu einer weiteren Verteilung der weichen Programmierung führt.
  • 8 zeigt vier Schwellenverteilungen 304, 306, 308 und 310, die vier Zuständen von Mehrzustands-Speicherzellen entsprechen. Wie vorstehend beschrieben wurde, stellt gemäß einer Ausführungsform die Schwellenspannungsverteilung 304 den gelöschten Zustand dar. Die Schwellenspannungsverteilungen 306, 308 und 310 stellen die programmierten Zustände dar. Die spezifische Beziehung zwischen den in die Speicherzelle programmierten Daten und den Schwellen spannungsbereichen der Zelle hängt von dem für die Zellen verwendeten Datencodierschema ab. Beispielsweise sind in US-A-6 222 762 und in der US-Patentanmeldung 10/461 244, "Tracking Cells For A Memory System", eingereicht am 13. Juni 2003 (als US2004/0255090 veröffentlicht), verschiedene Datencodierschemata für Mehrzustands-Flash-Speicherzellen beschrieben. Es sei bemerkt, dass gemäß einer Ausführungsform erlaubt wird, dass die Schwellenspannungsverteilung 310 breiter ist als die anderen Schwellenspannungsverteilungen, weil die Schwellenspannungsverteilung 310 der am stärksten programmierte Zustand ist, weshalb eine schmale Verteilung weniger notwendig ist, weil das System nicht feststellt, ob eine Speicherzelle stärker programmiert ist als die Schwellenspannungsverteilung 310. Weil eine breitere Verteilung verwendet wird, kann der endgültige Zustand mit weniger Impulsen, möglicherweise mit lediglich einem Impuls, programmiert werden.
  • Die Speicherzellen aus den 1–4 werden gelöscht, indem Ladung vom Steuer-Gate auf das Floating-Gate übertragen wird. Beispielsweise werden Elektronen durch Fowler-Nordheim-Tunneln vom Steuer-Gate auf das Floating-Gate übertragen. Gemäß anderen Ausführungsformen können andere Mechanismen verwendet werden. Gemäß einer Ausführungsform wird das Löschen ausgeführt, indem 15 Volt (oder ein anderer geeigneter Pegel) an die p-Wanne angelegt werden, die Source/Drain-Elektroden potentialfrei gehalten werden und 0 Volt an das Steuer-Gate angelegt wird.
  • 9 ist ein Flussdiagramm zur Beschreibung einer Ausführungsform des ersten Teils eines Prozesses zur Herstellung der Speicherzelle aus 1, der nur die Prozess schritte bis zur Bildung der Seitenwand-Abstandselemente abdeckt. Dieser Ablauf deckt nicht die optionalen Verstärkungsplatten oder -rippen, die Zwischenraumfüllung geätzter Volumina zwischen den Stapeln oder die Bildung der Kontakte, Metallisierungen, Durchgangslöcher und die Passivierung ab. Es gibt viele Wege zum Herstellen eines Speichers gemäß der vorliegenden Erfindung, so dass die Erfinder davon ausgehen, dass verschiedene andere Verfahren als das in 9 beschriebene verwendet werden können. Wenngleich ein Flash-Speicherchip sowohl aus einer peripheren Schaltungsanordnung, die mehrere Niederspannungstransistoren, Transistoren mittlerer Spannung und Hochspannungstransistoren aufweist, als auch aus dem Kernspeicherfeld besteht, sollen die Prozessschritte aus 9 nur in allgemeinen Begriffen ein mögliches Prozessrezept für die Herstellung des Kernspeicherfelds beschreiben. Viele Photolithographie-, Ätz-, Implantations-, Diffusions- und Oxidationsschritte, die für die Herstellung der peripheren Transistoren vorgesehen sind, sind fortgelassen.
  • Es sei bemerkt, dass bei Flash-Speicherchips die Konvention darin bestand, das gleiche Floating-Gate-Oxid, das zwischen dem Floating-Gate und dem Kanal verwendet wird, für das Niederspannungs-Gate-Oxid zu verwenden, und einige Transistoren mittlerer Spannung zu verwenden, um zusätzliche Prozessschritte einzusparen. Daher hat das herkömmliche Tunneloxid mit einer Dicke, die gewöhnlich größer als 8 nm ist, die Funktionsweise, die Steigung unterhalb der Schwelle und die Einschaltstromansteuerung der Niederspannungstransistoren und einiger Transistoren mittlerer Spannung begrenzt. Dies hat zu langsameren Programmierungs- und Leseeigenschaften geführt. Ein Vorteil der vorliegenden Er findung besteht darin, dass sie ein peripheres Transistor-Gate-Oxid bereitstellt, das elektrisch und effektiv viel dünner ist als das herkömmliche Tunneloxid und physikalisch dicker ist als das herkömmliche Tunneloxid. Mit anderen Worten profitiert die periphere Schaltungsanordnung vom Ersetzen des herkömmlichen Tunneloxid-Gates durch ein Material bzw. Materialien mit einer hohen Dielektrizitätskonstanten in Übereinstimmung mit dem allgemeinen Trend der Halbleiterindustrie zu Materialien mit einer hohen Dielektrizitätskonstanten.
  • Schritt 402 von 9 beinhaltet das Ausführen von Implantationen und zugeordneter Wärmebehandlungen der Dreifachwanne. Das Ergebnis von Schritt 402 ist in 10A dargestellt, worin das P-Substrat 18, die N-Wanne 22 innerhalb des P-Substrats 18 und die P-Wanne 20 innerhalb der N-Wanne 22 dargestellt sind. Die Seitenwände der N-Wanne, welche die P-Wannen voneinander isolieren, sind nicht dargestellt. Auch ist die Tiefe der N-Wanne im Gegensatz zu 10A typischerweise viel größer als jene der P-Wanne. Das P-Substrat ist gewöhnlich das dickste, welches aus dem größten Teil der Waferdicke besteht. In Schritt 404 wird das Material bzw. werden die Materialien mit einer hohen Dielektrizitätskonstanten auf die P-Wanne 20 abgeschieden. Das Material mit einer hohen Dielektrizitätskonstanten kann unter Verwendung einer chemischen Dampfabscheidung (CVD), einschließlich einer metallorganischen CVD (MOCVD), einer physikalischen Dampfabscheidung (PVD), einer Atomschichtabscheidung (ALD) oder durch ein anderes geeignetes Verfahren abgeschieden werden. Zusätzlich (und optional) können andere Materialien auf das Material mit einer hohen Dielektrizitätskonstanten abgeschieden werden, darunter abgeschieden werden oder in das Material mit einer hohen Dielektrizitätskonstanten aufgenommen werden, um die dielektrische Schicht 30 zu bilden. Das Ergebnis von Schritt 404 ist in 10B dargestellt, worin die dielektrische Schicht 30 mit dem Material mit einer hohen Dielektrizitätskonstanten dargestellt ist. Es sei bemerkt, dass ein Vorteil der Verwendung des Materials mit einer hohen Dielektrizitätskonstanten in der unteren dielektrischen Schicht darin besteht, dass es auch für periphere Niederspannungstransistoren verwendet werden kann, um die Leistungsfähigkeit zu erhöhen. In Schritt 406 wird das Floating-Gate über der dielektrischen Schicht 30 unter Verwendung von CVD, PVD, ALD oder durch ein anderes geeignetes Verfahren abgeschieden. Das Ergebnis von Schritt 402 ist in 10C dargestellt, worin die auf die dielektrische Schicht 30 mit einer hohen Dielektrizitätskonstanten abgeschiedene Floating-Gate-Schicht 32 dargestellt ist.
  • Schritt 408 aus 9 beinhaltet das Abscheiden einer harten Maske beispielsweise unter Verwendung von CVD, um SiO2 oder Si3N4 abzuscheiden. In Schritt 410 wird Photolithographie verwendet, um Photoresiststreifen über den zu erzeugenden NAND-Ketten zu bilden. Schritt 412 beinhaltet das Ätzen durch alle Schichten, einschließlich eines Teils des Substrats. Zuerst wird die harte Maske unter Verwendung eines anisotropen Plasmaätzens durchgeätzt (d. h. durch reaktives Ionenätzen mit dem geeigneten Gleichgewicht zwischen einem physikalischen und einem chemischen Ätzen für jede auftretende planare Schicht). Nachdem die Hartmaskenschicht zu Streifen geätzt wurde, kann der Photoresist abgehoben werden, und die Hartmaskenschicht kann als Maske zum Ätzen der darunter liegenden Schichten verwendet wer den. Der Prozess beinhaltet dann das Durchätzen des Floating-Gate-Materials, des Materials mit einer hohen Dielektrizitätskonstanten bis etwa 0,1 Mikrometer in das Substrat, um Gräben zwischen den NAND-Ketten zu erzeugen, wo die unteren Teile der Gräben innerhalb der oberen P-Wanne 20 liegen. In Schritt 414 werden die Gräben mit SiO2 (oder einem anderen geeigneten Material) bis zum oberen Teil der harten Maske unter Verwendung von CVD, einer schnellen ALD oder einer PSZ-STI-Füllung gefüllt, wie in "Void Free and Low Stress Shallow Trench Isolation Technology using P-SOG for sub 0.1 Device" von Jin-Hwa Heo u. a. in 2002 Symposium an VLSI Technology Digest of Technical Papers, Sitzung 14-1 beschrieben ist. Die PSZ-STI-Füllung ist eine Polysilazan-Isolationsfüllung flacher Gräben. Die Füllsequenz beinhaltet das Schleuderbeschichten durch eine Beschichtungseinrichtung und das Verdichten durch einen Ofen. Die Umwandlung der Si-N-Bindung in eine Si-O-Bindung ermöglicht eine geringere Schrumpfung als herkömmliches SOG (Spin On Glass). Eine Dampfoxidation ist für eine wirksame Umwandlung wirksam. Ein Vorschlag besteht darin, Spin-On-Glass (SOG) für die dielektrische Schicht zu verwenden, welche als Polysilazan-basiertes SOG (SZ-SOG) bezeichnet wird, wobei es sich um ein Material handelt, das wegen seiner ausgezeichneten Zwischenraumfüllungs- und Planarisierungseigenschaften und seiner thermischem Oxid ähnlichen Filmeigenschaften beim Integrieren der Zwischenschichtdielektrikum-(ILD)-Anwendungen verwendet wird.
  • In Schritt 416 wird ein chemisch-mechanisches Polieren (CMP) oder ein anderer geeigneter Prozess verwendet, um das Material flach zu polieren, bis das Floating-Gate-Polysilicium erreicht wird. Das Floating-Gate wird bis auf 20 nm (10–100 nm gemäß anderen Ausführungsformen) poliert. In Schritt 418 wird das Inter-Poly-Tunneldielektrikum (beispielsweise das Dielektrikum 34) unter Verwendung von ALD, CVD, PVD, Dampfstrahlabscheidung (JVD) oder durch einen anderen geeigneten Prozess aufwachsen gelassen oder abgeschieden. In 10D, worin der Inter-Poly-Dielektrikumbereich 34 über dem Floating-Gate 32 dargestellt ist, ist die Vorrichtung nach Schritt 418 gezeigt. Beispiele von Materialien, die für das Inter-Poly-Tunneldielektrikum verwendet werden können, umfassen (jedoch ohne Einschränkung auf diese) SiO2, Si3N4, eine Legierung mit einem veränderlichen Molanteil als Funktion der Tiefe, eine Legierung oder ein Nanolaminat von Aluminiumoxid und Siliciumoxid, eine Legierung oder ein Nanolaminat von Siliciumnitrid und Siliciumoxid, eine Legierung oder ein Nanolaminat von Siliciumoxid und Hafniumoxid, eine Legierung oder ein Nanolaminat von Aluminiumoxid und Hafniumoxid oder andere geeignete Materialien.
  • Gemäß einer Ausführungsform kann die Inter-Poly-Tunneloxidschicht in der Weise erzeugt werden, die in "Resonant Fowler-Nordheim Tunneling through Layered Tunnel Barriers and its Possible Applications", Alexander Korotkov und Konstantin Likharev, 1999, IEEE, 0-7803-5413-3/99 (nachstehend "Likharev I"), "Riding the Crest of a New Wave in Memory, NOVORAM: A new Concept for Fast, Bit-Addressable Nonvolatile Memory Based an Crested Barriers", Konstantin und Likharev, Circuits and Devices, Juli 2000, S. 17 (nach stehend "Likharev II") oder in US-A-6 121 654 , am 19. September 2000 erteilt, mit dem Titel "Memory device having a crested tunnel barrier" offenbart ist. Der untere Oxidschichtteil des Leitungsband-Energiediagramms kann in der Nähe des Bereichs mittlerer Tiefe des Tunneldielektrikums abgerundet sein, statt ein scharfes Dreieck zu bilden, wie in 3a aus US-A-6 121 654 angegeben ist, indem der Molanteil binärer Oxide, wie (HfO2)x(Al2O3)1-x, variiert wird. Eine Atomschichtabscheidung (ALD) kann verwendet werden, um mehrere gemischte Dielektrika (beispielsweise (HfO2)x(Al2O3)1-x) abzuscheiden (siehe "Energy gap and band alignment for – (HfO2)x(Al2O3)1-x on – 100-Si" von H. Y. Yu u. a., Applied Physics Letters, Band 81, Nr. 28, Juli 2002 (nachstehend "Yu"), deren Molanteil x sich mit der Tiefe in das Oxid allmählich ändert, um mit Kämmen versehene Barrieren zu erzeugen (siehe Likharev I und Likharev II), die nicht nur das Tunneln bei niedrigeren Spannungen erleichtern sondern auch die Haltezeit verbessern und Störungsprobleme verringern. Auch Hafniumoxid und Siliciumoxid oder Aluminiumoxid und Siliciumoxid können gepaart werden, um kammförmige Leitungsbandkanten zu erzeugen. Es gibt wahrscheinlich viele weitere ALD-beschichtete Materialsysteme, die aus 2 oder mehr Materialien bestehen und deren Leitungsbandkanten-Energieniveau in linearer oder nichtlinearer Weise mit sich ändernder Tiefe geändert werden kann, um die Auslegung des Leitungsbands des Tunneldielektrikums zu optimieren. Durch Wechseln der chemischen Eigenschaften ALD-beschichteter Tunnelbarrieren nach jedem einzelnen Abscheidungszyklus oder nach einigen Abscheidungszyklen kann die allmähliche Änderung des Molanteils erzeugt werden, die zur Herstellung eines Tunneldielektrikums führen kann, bei dem nicht die Probleme auftreten, die sich daraus ergeben, dass sich mehrere Materialübergänge innerhalb des Tunneldielektrikums befinden, wie das Einfangen an den erwähnten Übergängen. Durch eine Wärmebehandlung mit einer geeigneten Dauer und Temperatur kann weiter die Änderung des Molanteils geglättet werden. Für eine mit einem Kamm versehene Barriere muss der Molanteil x in der Nähe der Übergänge kleiner sein und in der Mitte der Barriere allmählich seinen Höchstwert erreichen.
  • In Schritt 440 aus 9, wobei es sich um einen optionalen Schritt handelt, wird das Inter-Poly-Tunneloxid wärmebehandelt, um das Oxid zu verdichten, ohne die Materialien mit einer hohen Dielektrizitätskonstanten infolge einer hohen Temperatur zu beschädigen. Es sei bemerkt, dass Al2O3 bei etwa 800 Grad Celsius kristallisiert, dass HfO2 bei etwa 500 Grad Celsius kristallisiert, dass HfSiOx bei etwa 1100 Grad Celsius kristallisiert und dass HfSiON bei etwa 1300 Grad Celsius kristallisiert. Im Allgemeinen führen längere Zeiten des Einwirkens hoher Temperaturen zu verringerten Kristallisierungstemperaturen. Einige der zuverlässigsten Tunneloxide sind aufgewachsenes Siliciumoxynitrid, aufgewachsenes Siliciumoxid und Niedertemperaturaufgewachsenes Oxid durch Sauerstoffradikalenerzeugung in einem Krypton-Plasma hoher Dichte bei Temperaturen von lediglich 400 Grad Celsius. In Schritt 444 werden die eine oder die mehreren Schichten des Steuer-Gates auf das Inter-Poly-Tunneloxid abgeschieden. Gemäß einer Ausführungsform umfassen die während Schritt 444 abgeschiedenen Materialien Polysilicium (beispielsweise die Schicht 36), wenngleich diese Schicht gemäß anderen Ausführungsformen eine Metallschicht mit einer geeigneten Arbeitsfunktion, thermischen Stabilität und geeigneten Ätzeigenschaften sein kann. Gemäß einigen Ausführungsformen besteht das Steuer-Gate aus der Polysiliciumschicht 36, der Wolframnitridschicht 38 und der Wolframschicht 40, die alle in Schritt 444 abgeschieden werden. Die Nitridschicht 38 und die Wolframschicht 40 werden abgeschieden, um den Schichtwiderstand des Steuer-Gates zu verringern und Wortleitungen mit einem niedrigeren spezifischen Widerstand zu bilden. Diese Materialien können unter Verwendung von CVD, ALD, PVD oder eines anderen geeigneten Prozesses unstrukturiert abgeschieden werden. 10E, worin das Polysilicium-Steuer-Gate 36, die WN-Schicht 38 und die Wolframmetallschicht 40 über dem Inter-Poly-Tunneloxid 34 dargestellt sind, zeigt die Vorrichtung nach Schritt 444.
  • Auf den oberen Teil der Wolframschicht wird eine harte Maske aus Si3N4, beispielsweise unter Verwendung von CVD, in Schritt 446 abgeschieden. In Schritt 448 wird Photolithographie verwendet, um Muster senkrechter Streifen in der NAND-Kette zu erzeugen, um den Mehr-Gate-Stapel zu ätzen und Wortleitungen (d. h. Steuer-Gates), die voneinander isoliert sind, zu bilden. In Schritt 450 wird ein Ätzen unter Verwendung von Plasmaätzen, Ionenfräsen, Ionenätzen, das ein rein physikalisches Ätzen ist, oder durch einen anderen geeigneten Prozess ausgeführt, um die verschiedenen Schichten zu ätzen und die individuellen Wortleitungen zu bilden. Gemäß einer Ausführungsform wird das Ätzen ausgeführt, bis das Material mit einer hohen Dielektrizitätskonstanten erreicht wurde. Der Prozess versucht, so viel Material mit einer hohen Dielektrizitätskonstanten zu belassen wie möglich, er versucht jedoch, vollständig durch das Material des Floating-Gates zu ätzen. Gemäß einer anderen Ausführungsform ätzt der Prozess ganz bis zum Substrat. 10F, worin der Stapel dargestellt ist, zeigt die Vorrichtung nach Schritt 450. Es sei bemerkt, dass die Größe der p-Wanne, der n-Wanne und des P-Substrats nicht notwendigerweise maßstäblich dargestellt sind.
  • In Schritt 452 wird eine Seitenwandoxidation, eine Seitenwandoxidabscheidung oder eine Kombination der beiden ausgeführt. Für die Seitenwandoxidation wird die Vorrichtung in einen Ofen mit einer hohen Temperatur und einem gewissen Prozentsatz an Sauerstoffgas aus der Umgebung gegeben, so dass die freiliegenden Oberflächen oxidiert werden, wodurch eine Schutzschicht bereitgestellt wird. Es kann auch eine Seitenwandoxidation verwendet werden, um die Kanten des Floating-Gates und des Steuer-Gates abzurunden. Eine Alternative für eine Hochtemperatur-(beispielsweise über 1000 Grad Celsius)-Oxidzüchtung ist eine Niedertemperatur-(beispielsweise 400 Grad Celsius)-Oxidzüchtung in einem Krypton-Plasma hoher Dichte. Weitere Informationen über die Seitenwandoxidation können "New Paradigm of Silicon Technology", Ohmi, Kotani, Hirayama und Morimoto, Proceedings of the IEEE, Band 89, Nr. 3, März 2001, "Low-Temperature Growth of High Silicon Oxide Films by Oxygen Radical Generated in High Density Krypton Plasma", Hirayama, Sekine, Saito und Ohmi, Dept. of Electronic Engineering, Tohoku University, Japan, 1999, IEEE und "Highly Reliable Ultrathin Silicon Oxide Film Formation at Low Temperature by Oxygen Radical Generated in High-Density Krypton Plasma", Sekine, Saito, Hirayama und Ohmi, Tohoku University, Japan, 2001, IEEE entnommen werden. Ein anderer Weg zum Abscheiden von Niedertemperatur-Tunneloxid kann in der Verwendung von Kryptonplasma in Zusammenhang mit einer Atomschichtabscheidung von Siliciumoxid oder Siliciumoxynitrid bestehen.
  • Zum Erreichen eines gleichmäßigen Tunnelns kann ein Verarbeitungsschritt verwendet werden, um das Inter-Gate-Tunneldielektrikum an den Kanten, wo die Feldlinien stärker konzentriert sein können, dicker zu machen als in der Nähe der Mitte. Oxidation kann ein geeigneter Weg sein, um dies zu erreichen.
  • In Schritt 454 wird ein Implantationsprozess ausgeführt, um die (N+)-Source/Drain-Bereiche durch Arsenimplantation zu erzeugen. Gemäß einer Ausführungsform wird auch eine Halo-Implantation verwendet. In Schritt 456 wird eine Wärmebehandlung ausgeführt. Gemäß einer Ausführungsform wird eine Niedertemperatur-Wärmebehandlung ausgeführt, um eine Beschädigung des Materials mit einer hohen Dielektrizitätskonstanten zu verhindern. Gemäß einigen Ausführungsformen kann ein Material mit einer hohen Dielektrizitätskonstanten verwendet werden, das ein hohes thermisches Budget aufweist (beispielsweise in der Lage ist, hohe Temperaturen auszuhalten, ohne abzubauen). In Schritt 458 weist der Prozess das isotrope Abscheiden und anisotrope Ätzen von Seitenwandmaterial zur Bildung von Seitenwand-Abstandselementen auf.
  • Es gibt viele Alternativen zu den vorstehend beschriebenen Strukturen und Prozessen, die innerhalb des Gedankens der vorliegenden Erfindung liegen. Ein strukturiertes Gate-(Rauhigkeiten)-Inter-Gate-Tunneln ist ebenso möglich wie Silicium-reiche Oxide und Dielektrika mit einem abgestuften Band. Wie bei der existierenden NAND-Ausführungsform besteht eine Alternative darin, die Speicherzellen aus PMOS-Vorrichtungen mit Vorspannungsbedingungen entgegengesetzter Polarität für die verschiedenen Operationen, verglichen mit der existierenden NMOS-Implementation, herzustellen.
  • Das niedrige Steuer-Gate-Kopplungsverhältnis verringert den Betrag der Ladung des Floating-Gates, die benötigt wird, um ein Volt einer Schwellenverschiebung, gemessen vom Steuer-Gate, verglichen mit existierenden NAND-Vorrichtungen mit ihrem verhältnismäßig hohen Steuer-Gate-Kopplungsverhältnis zu bewirken. Der Vorteil hiervon sind niedrigere Programmier-/Löschspannungspegel als bei existierenden NAND-Vorrichtungen. Alternativ kann dieser Vorteil verwendet werden, um Dielektrikumsdicken zu erhöhen, die gleichen Programmier-/Löschspannungen aufrechtzuerhalten, welche heute verwendet werden, jedoch die Gesamtzuverlässigkeit der Zellen zu erhöhen. Negative Konsequenzen hiervon bestehen darin, dass Wirkungen von Zellenrauschen und die Elektronenladungsverstärkung oder der Elektronenladungsverlust mit dem Kehrwert des Steuer-Gate-Kopplungsverhältnisses verstärkt werden. Diese zeigen sich als größere Verschiebungen der Schwellenspannung für kleinere Werte des Steuer-Gate-Kopplungsverhältnisses. In dieser Hinsicht ist es wünschenswert, ein nicht zu kleines Steuer-Gate-Kopplungsverhältnis zu haben. Durch ein sehr kleines Steuer-Gate-Kopplungsverhältnis wird auch der Bereich des Betrags der lesbaren Überschussladung auf dem Floating-Gate begrenzt.
  • Eine Ausführungsform würde ein Hochtemperatur-tolerantes Kanaldielektrikum, wie Hafniumsilikat oder Aluminiumoxid, aufweisen. Ein verhältnismäßig dünnes Polysilicium-Floating-Gate, ein geeignetes Inter-Gate-Dielektrikum und eine Wortleitung, die aus Polysilicium, bedeckt mit Wolf ramnitrid, gefolgt von Wolfram, besteht, bilden eine Ausführungsform, die nicht auf einen Damaszener-Prozess zurückgreifen muss. Falls jedoch eine Polykristallisierung eines amorphen Silicium-Floating-Gates im abgeschiedenen Zustand zu vermeiden ist, kann ein Prozess mit einem niedrigen thermischen Budget verwendet werden müssen, der den Damaszener-Prozess aufweisen kann. Ein amorphes Floating-Gate kann ein darauf aufgewachsenes oder abgeschiedenes Tunneloxid besserer Qualität bieten.
  • Siliciumnitrid wurde als ein Tunnelmaterial für Flash-Speicher vorgeschlagen. Ein Damaszener-Prozess kann verwendet werden, um den Source/Drain-Übergang des Speicherfelds zu implantieren und wärmezubehandeln, bevor die Stapel-Gates oder einige Schichten des Stapels abgeschieden werden. Einige Materialien, wie Hafniumoxid, neigen dazu, bei moderat hohen Verarbeitungstemperaturen zu kristallisieren, was zu Leckströmen an Korngrenzen führen kann. Zur Vermeidung einer Kristallisation kann ein Damaszener-Prozess verwendet werden, bei dem das Einwirkenlassen einer so hohen Temperatur nach dem Abscheiden des Materials mit einer hohen Dielektrizitätskonstanten vermieden wird.
  • 11 ist ein Blockdiagramm einer Ausführungsform eines Flash-Speichersystems, das zum Implementieren der vorliegenden Erfindung verwendet werden kann. Ein Speicherzellenfeld 502 wird durch eine Spaltensteuerschaltung 504, eine Zeilensteuerschaltung 506, eine c-Source-Steuerschaltung 510 und eine p-Wannen-Steuerschaltung 508 gesteuert. Die Spaltensteuerschaltung 504 ist an die Bitleitungen des Speicherzellenfelds 502 angeschlossen, um in den Speicherzellen gespeicherte Daten zu lesen, den Zustand der Speicherzellen während eines Programmiervorgangs zu bestimmen und Potentialpegel der Bitleitungen zu steuern, um die Programmierung zu fördern oder sie zu unterbinden. Die Zeilensteuerschaltung 506 ist an die Wortleitungen angeschlossen, um eine der Wortleitungen auszuwählen, Lesespannungen anzulegen, Programmierspannungen anzulegen und eine Löschspannung anzulegen. Die c-Source-Steuerschaltung 510 steuert eine gemeinsame Source-Leitung (in 12 als "C-Source" bezeichnet), welche an die Speicherzellen angeschlossen ist. Die p-Wannen-Steuerschaltung 508 steuert die p-Wannenspannung während Löschvorgängen, um beispielsweise positive Spannungen an die P-Wanne anzulegen, während die Wortleitungen eines Blocks, der für einen Löschvorgang ausgewählt ist, an Masse gelegt sind.
  • Die in den Speicherzellen gespeicherten Daten werden durch die Spaltensteuerschaltung 504 ausgelesen und über einen Daten-Ein-/Ausgabepuffer 512 an externe E/A-Leitungen ausgegeben. Programmdaten, die in den Speicherzellen zu speichern sind, werden über die externen E/A-Leitungen in den Daten-Ein-/Ausgabepuffer 512 eingegeben und zur Spaltensteuerschaltung 504 übertragen. Die externen E/A-Leitungen sind an die Steuereinrichtung 518 angeschlossen.
  • Befehlsdaten zum Steuern der Flash-Speichervorrichtung werden in die Steuereinrichtung 518 eingegeben. Die Befehlsdaten informieren den Flash-Speicher darüber, welcher Vorgang angefordert wird. Der Eingabebefehl wird zur Zustandsmaschine 516 übertragen, welche die Spaltensteuerschaltung 504, die Zeilensteuerschaltung 506, die c-Source-Steuerung 510, die p-Wannen-Steuerschaltung 508 und den Daten-Ein-/Ausgabepuffer 512 steuert. Die Zustandsmaschine 516 kann auch Statusdaten des Flash-Speichers, wie BEREIT/BELEGT oder GELUNGEN/FEHLGESCHLAGEN, ausgeben.
  • Die Steuereinrichtung 518 ist mit einem Host-System in der Art eines Personalcomputers, einer Digitalkamera, eines PDAs usw. verbunden oder verbindbar. Die Steuereinrichtung 518 kommuniziert mit dem Host, um Befehle von ihm zu empfangen, Daten von ihm zu empfangen, ihm Daten zuzuführen und ihm Statusinformationen bereitzustellen. Die Steuereinrichtung 518 wandelt Befehle vom Host in Befehlssignale um, die durch Befehlsschaltungen 514 interpretiert und ausgeführt werden können, welche mit der Zustandsmaschine 516 kommunizieren. Die Steuereinrichtung 518 enthält typischerweise einen Pufferspeicher für die Benutzerdaten, die in das Speicherfeld geschrieben oder daraus ausgelesen werden.
  • Ein als Beispiel dienendes Speichersystem umfasst eine integrierte Schaltung, die eine Steuereinrichtung 518 aufweist, und einen oder mehrere integrierte Schaltungschips, die jeweils ein Speicherfeld und zugeordnete Steuer-, Ein-/Ausgabe- und Zustandsmaschinenschaltungen enthalten. Der Trend besteht darin, die Speicherfelder und Steuerschaltungen eines Systems auf einem oder mehreren integrierten Schaltungschips miteinander zu integrieren. Das Speichersystem kann als Teil des Host-Systems eingebettet sein, oder es kann in einer Speicherkarte (oder einem anderen Paket) enthalten sein, das entfernbar in die Host-Systeme eingeführt wird. Eine solche entfernbare Karte kann das gesamte Speichersystem (beispielsweise einschließlich der Steuereinrichtung) oder lediglich den Speicherchip (die Speicherchips) und zugeordnete Peripherieschaltungen aufweisen (wobei die Steuereinrichtung in den Host eingebettet ist).
  • Demgemäß kann die Steuereinrichtung in den Host eingebettet sein oder innerhalb eines entfernbaren Speichersystems enthalten sein.
  • Bei einigen Implementationen können einige der Komponenten aus 11 kombiniert werden. Bei verschiedenen Entwürfen können alle oder einige der Komponenten aus 11 mit Ausnahme des Speicherzellenfelds 502 als Steuerschaltungen oder als eine Steuerschaltung angesehen werden.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung werden NAND-Flash-Speicherzellen verwendet. Die NAND-Zellen sind mit mehreren Transistoren in Reihe zwischen zwei Wähl-Gates eingerichtet. Die in Reihe geschalteten Transistoren und die Wähl-Gates werden als eine NAND-Kette bezeichnet. Die hier gegebene Erörterung ist auf keine bestimmte Anzahl von Speicherzellen in einer NAND-Kette beschränkt. Ferner ist die vorliegende Erfindung nicht auf NAND-Flash-Speicherzellen beschränkt. Gemäß anderen Ausführungsformen können andere nichtflüchtige Speicherzellen als Flash-Speicherzellen verwendet werden, um die vorliegende Erfindung zu implementieren.
  • Relevante Beispiele von NAND-Flash-Speichern und ihrer Arbeitsweise sind in den folgenden US-Patenten bzw. US-Patentanmeldungen vorgestellt: US-A-5 570 315 , US-A-5 774 397 , US-A-6 046 935 , US-A-5 386 422 , US-A-6 456 528 und US-Patentanmeldung mit der laufenden Nummer 09/893 277 (Veröffentlichungsnummer US2003/0002348 ). Informationen über die Programmierung von NAND-Flash-Speichern, einschließlich Selbstverstärkungstechniken, können der US-Patentanmeldung 10/379 608 mit dem Titel "Self Boosting Technique", einge reicht am 5. März 2003 (veröffentlicht als US2004/0174748 ), und der US-Patentanmeldung 10/629 068 mit dem Titel "Detecting Over Programmed Memory", eingereicht am 29. Juli 2003 (veröffentlicht als US2005/0024939 ), entnommen werden.
  • 12 zeigt ein Beispiel einer Organisation des Speicherzellenfelds 502 unter Verwendung von NAND-Speicherzellen. Das Speicherzellenfeld 502 ist in 1024 Blöcke unterteilt. Die in jedem Block gespeicherten Daten werden gleichzeitig gelöscht. Gemäß einer Ausführungsform ist der Block die minimale Einheit von Zellen, die gleichzeitig gelöscht werden. In jedem Block gibt es in diesem Beispiel 8512 Spalten, die in gerade Spalten und ungerade Spalten unterteilt sind. Die Bitleitungen sind auch in gerade Bitleitungen (BLe) und ungerade Bitleitungen (BLo) unterteilt. 12 zeigt vier in Reihe geschaltete Speicherzellen, so dass eine NAND-Kette gebildet ist. Wenngleich dargestellt ist, dass vier Zellen in jeder NAND-Kette enthalten sind, können auch mehr oder weniger als vier Speicherzellen verwendet werden. Ein Anschluss der NAND-Kette ist über einen ersten Wähltransistor SGD mit einer entsprechenden Bitleitung verbunden, und ein anderer Anschluss ist über einen zweiten Wähltransistor SGS mit der c-Source verbunden.
  • Während Lese- und Programmiervorgängen werden gleichzeitig 4256 Speicherzellen ausgewählt. Die ausgewählten Speicherzellen haben die gleiche Wortleitung und die gleiche Art von Bitleitung (beispielsweise gerade Bitleitungen oder ungerade Bitleitungen). Daher können 532 Bytes an Daten gleichzeitig gelesen oder programmiert werden. Gemäß einer Ausführungsform bilden diese 532 Bytes an Daten, die gleichzeitig gelesen oder programmiert werden, eine logi sche Seite. Daher kann ein Block mindestens acht logische Seiten (vier Wortleitungen, jede mit ungeraden und geraden Seiten) speichern. Wenn jede Speicherzelle zwei Bits an Daten speichert (beispielsweise eine Mehrniveauzelle), speichert ein Block 16 logische Seiten. Blöcke und Seiten anderer Größe können auch gemäß der vorliegenden Erfindung verwendet werden. Zusätzlich können auch andere Architekturen als jene aus den 11 und 12 verwendet werden, um die vorliegende Erfindung zu implementieren.
  • Bei den Lese- und Prüfvorgängen werden die Wähl-Gates (SGD und SGS) und die nicht ausgewählten Wortleitungen (beispielsweise WL0, WL1 und WL3) auf eine Lesedurchlassspannung (beispielsweise 4,5 Volt) angehoben, um zu bewirken, dass die Transistoren als Durchlassgatter arbeiten. Die ausgewählte Wortleitung (beispielsweise WL2) wird auf eine Spannung gelegt, deren Pegel für jeden Lese- und Prüfvorgang spezifiziert wird, um festzustellen, ob die Schwellenspannung der betreffenden Speicherzelle diesen Pegel erreicht hat. Beispielsweise kann bei einem Lesevorgang für eine Zweiniveau-Speicherzelle die ausgewählte Wortleitung WL2 an Masse gelegt werden, so dass festgestellt wird, ob die Schwellenspannung höher als 0 V ist. Bei einem Prüfvorgang für eine Zweiniveau-Speicherzelle wird die ausgewählte Wortleitung WL2 beispielsweise auf 2,4 V gelegt, so dass geprüft wird, ob die Schwellenspannung mindestens 2,4 V erreicht hat. Für eine Mehrzustands-Speicherzelle kann ein Lesevorgang, um zu entscheiden, ob sich die Speicherzelle in einem Zustand befindet, der der Schwellenverteilung 306 entspricht, oder in einem Zustand befindet, der der Schwellenverteilung 308 entspricht, das Legen einer Spannung an die Wortleitung entsprechend einem Vergleichspunkt zwischen der Schwellenverteilung 306 und der Schwellenverteilung 308 (beispielsweise dem Mittelpunkt zwischen der Schwellenverteilung 306 und der Schwellenverteilung 308) aufweisen. Die Source-Elektrode und die p-Wanne liegen bei null Volt. Die ausgewählten Bitleitungen (BLe) werden auf einen Pegel von beispielsweise 0,7 V vorgeladen. Falls die Schwellenspannung höher ist als der Lese- oder Prüfpegel auf der Wortleitung, bleibt der Potentialpegel der betreffenden Bitleitung (BLe) wegen der nicht leitenden Speicherzelle der hohe Pegel. Falls andererseits die Schwellenspannung niedriger ist als der Lese- oder Prüfpegel, nimmt der Potentialpegel der betreffenden Bitleitung (BLe) bis zum Ende der Messintegrationszeit wegen der leitenden Speicherzelle auf einen niedrigeren Pegel, beispielsweise auf weniger als 0,3 V, ab. Der Zustand der Speicherzelle wird dadurch mit einem Leseverstärker erfasst, der an die Bitleitung angeschlossen ist.
  • Die vorstehend beschriebenen Lösch-, Lese- und Prüfvorgänge werden gemäß auf dem Fachgebiet bekannten Techniken ausgeführt. Demgemäß können viele der erklärten Einzelheiten von Fachleuten variiert werden. Es können auch andere auf dem Fachgebiet bekannte Lese- und Prüftechniken verwendet werden.
  • 13 ist ein Flussdiagramm, anhand dessen eine Ausführungsform zum Programmieren von einer oder mehreren Speicherzellen des Felds 502 beschrieben wird. In Schritt 650 aus 13 beginnt der Vorgang mit dem Empfang eines Datenladebefehls vom Host und dem Eingeben dieses Datenladebefehls in die Zustandsmaschine. In Schritt 652 werden Adressdaten vom Host empfangen und in der Zustandsmaschine gespeichert, um die für den Schreibvorgang zu verwendende Seite auszuwählen. In Schritt 654 werden die zu schreibenden Daten empfangen und gespeichert. In Schritt 656 wird ein Programmbefehl vom Host empfangen, und dieser Programmbefehl wird in der Zustandsmaschine gespeichert. Gemäß einer Ausführungsform wird, nachdem der Programmbefehl in der Zustandsmaschine gespeichert wurde, der Vorgang der anschließenden Schritte automatisch von der Zustandsmaschine eingeleitet. In Schritt 658 wird der Anfangswert der Programmierspannung Vpgm festgelegt (beispielsweise 7–12 Volt, es können jedoch auch andere Werte verwendet werden). Zusätzlich wird der Programmzähler (PC) auf 0 initialisiert. In Schritt 660 wird der nächste Programmierimpuls an das Steuer-Gate (die Wortleitung) der Speicherzelle angelegt. In Schritt 662 wird die Speicherzelle geprüft, um festzustellen, ob ihre Schwellenspannung den Zielpegel erreicht hat. Falls in Schritt 664 der Prüfprozess erfolgreich verläuft (weil die Schwellenspannung das Ziel erreicht hat), wurde der Programmierprozess für diese Speicherzelle erfolgreich abgeschlossen (Schritt 666). Falls der Prüfprozess nicht erfolgreich war (Schritt 664), wird festgestellt, ob der Programmzähler kleiner als zwanzig ist (Schritt 668). Falls der Programmzähler nicht kleiner als zwanzig ist, ist der Programmierprozess fehlgeschlagen (Schritt 670). Falls der Programmzähler kleiner als zwanzig ist, wird in Schritt 672 die Programmierspannung um die Stufengröße (beispielsweise 0,2 Volt, 0,4 Volt oder einen anderen geeigneten Wert) erhöht, und der Programmzähler wird inkrementiert. Nach Schritt 672 verzweigt der Prozess zu Schritt 660 zurück.
  • 14 ist ein Flussdiagramm zur Beschreibung einer Ausführungsform eines Prozesses zum Lesen einer Speicherzelle in dem Feld 502. In Schritt 702 wird ein Lesebefehl vom Host empfangen und in der Zustandsmaschine gespeichert. In Schritt 704 wird eine Adresse empfangen und gespeichert. Der Prozess aus 14 nimmt eine Vierzustands-Speicherzelle mit einem gelöschten Zustand und drei programmierten Zuständen an. Daher werden gemäß einer Ausführungsform drei Lesevorgänge ausgeführt, um die in der Speicherzelle gespeicherten Daten zu lesen. Falls der Speicher acht Zustände hat, werden sieben Lesevorgänge ausgeführt, falls der Speicher sechzehn Zustände hat, werden fünfzehn Lesevorgänge ausgeführt usw. In Schritt 706 wird der erste Lesevorgang ausgeführt. Ein erster Lesevergleichspunkt (beispielsweise Vr1), der einer Schwellenspannung zwischen dem Zustand 0 (beispielsweise der Schwellenspannungsverteilung 304 aus 8) und dem Zustand 1 (beispielsweise der Schwellenspannungsverteilung 306 aus 8) entspricht, wird auf die ausgewählte Wortleitung angewendet, und der Leseverstärker an jeder Bitleitung trifft eine binäre Entscheidung, ob die Zelle am Schnittpunkt der ausgewählten Wortleitung und der entsprechenden Bitleitung ein- oder ausgeschaltet ist. Falls festgestellt wird, dass die Zelle eingeschaltet ist, wird sie als im Zustand 0 gelesen, und die Zelle befindet sich andernfalls im Zustand 1, 2 oder 3. Falls die Schwellenspannung der Speicherzelle mit anderen Worten größer als der erste Lesevergleichspunkt ist, wird angenommen, dass sich die Speicherzelle im gelöschten Zustand 0 befindet.
  • In Schritt 708 wird der zweite Lesevorgang ausgeführt. Ein zweiter Lesevergleichspunkt (beispielsweise Vr2), der einer Schwellenspannung zwischen dem Zustand 2 (beispielsweise der Schwellenspannungsverteilung 308 aus 8) und dem Zustand 1 entspricht, wird auf die ausgewählte Wortleitung angewendet, und der Leseverstärker an jeder Bitleitung trifft eine binäre Entscheidung, ob die Zelle am Schnittpunkt der ausgewählten Wortleitung und der entsprechenden Bitleitung ein- oder ausgeschaltet ist. Eine "ausgeschaltete" Bitleitung gibt an, dass sich die entsprechende Speicherzelle entweder im Zustand 0 oder im Zustand 1 befindet. Eine "eingeschaltete" Bitleitung gibt an, dass sich die entsprechende Speicherzelle entweder im Zustand 2 oder im Zustand 3 befindet (beispielsweise bei der Schwellenspannungsverteilung 310 aus 8).
  • In Schritt 710 wird der dritte Lesevorgang ausgeführt. Ein dritter Lesevergleichspunkt (beispielsweise 0 V), der einer Schwellenspannung zwischen dem Zustand 3 und dem Zustand 2 entspricht, wird auf die ausgewählte Wortleitung angewendet, und der Leseverstärker an jeder Bitleitung trifft eine binäre Entscheidung, ob die Zelle am Schnittpunkt der ausgewählten Wortleitung und der entsprechenden Bitleitung ein- oder ausgeschaltet ist. Eine "ausgeschaltete" Bitleitung gibt an, dass sich die entsprechende Zelle entweder im Zustand 0, im Zustand 1 oder im Zustand 2 befindet. Eine "eingeschaltete" Bitleitung gibt an, dass sich die entsprechende Speicherzelle im Zustand 3 befindet. Die während der drei vorstehend erklärten sequenziellen Schritte erhaltenen Informationen werden in Latch-Stufen gespeichert. Ein Decodierer wird verwendet, um die Ergebnisse der drei Lesevorgänge zu kombinieren, um den Zustand jeder Zelle zu finden. Beispielsweise wäre der Zustand 1 ein Ergebnis der folgenden drei Leseergebnisse: eingeschaltet in Schritt 706, aus geschaltet in Schritt 708 und ausgeschaltet in Schritt 710. Die vorstehend erwähnte Sequenz der Lesevorgänge kann, entsprechend der in 5 dargestellten Prüfwellenformsequenz, umgekehrt werden. Es sei bemerkt, dass auch andere Leseprozesse mit der vorliegenden Erfindung verwendet werden können.
  • Die vorstehende detaillierte Beschreibung der Erfindung wurde zur Erläuterung und Beschreibung präsentiert. Sie soll nicht erschöpfend sein oder die Erfindung auf die genaue offenbarte Form einschränken. Viele Modifikationen und Variationen sind angesichts der vorstehenden Lehren möglich. Die beschriebenen Ausführungsformen wurden gewählt, um die Grundgedanken der Erfindung und ihre praktische Anwendung am besten zu erklären, um es dadurch anderen Fachleuten zu ermöglichen, die Erfindung in verschiedenen Ausführungsformen und mit verschiedenen Modifikationen, welche für die bestimmte vorgesehene Verwendung geeignet sind, am besten zu verwenden. Es ist vorgesehen, dass der Schutzumfang der Erfindung durch die anliegenden Ansprüche definiert ist.

Claims (32)

  1. Nichtflüchtige NAND-Speichervorrichtung mit: (N+)-Diffusions-Source/Drain-Bereichen (24), die in einer P-Wanne (20) ausgebildet sind, einem Kanalbereich (16), der in der P-Wanne (20) zwischen den (N+)-Diffusions-Source/Drain-Bereichen (24) verläuft, einem Floating-Gate (32), einem Steuer-Gate (36, 38, 40), einem ersten dielektrischen Bereich (30) zwischen dem Kanalbereich (16) und dem Floating-Gate (32) und einem zweiten dielektrischen Bereich (34) zwischen dem Floating-Gate (32) und dem Steuer-Gate (36, 38, 40), dadurch gekennzeichnet, dass der erste dielektrische Bereich ein Material mit einer hohen Dielektrizitätskonstanten aufweist und Ladung zwischen dem Floating-Gate (32) und dem Steuer-Gate (36, 38, 40) über den zweiten dielektrischen Bereich (34) übertragen wird.
  2. Nichtflüchtige Speichervorrichtung nach Anspruch 1, wobei: der zweite dielektrische Bereich (34) ein Tunneloxid aufweist.
  3. Nichtflüchtige Speichervorrichtung nach Anspruch 1, wobei: der zweite dielektrische Bereich (34) Siliciumoxid aufweist.
  4. Nichtflüchtige Speichervorrichtung nach Anspruch 1, 2 oder 3, wobei: das Steuer-Gate eine Polysiliciumschicht (36), eine Wolframnitrid-Sperrschicht (38) und eine Wolframmetallschicht (40) aufweist.
  5. Nichtflüchtige Speichervorrichtung nach Anspruch 4, wobei: die Wolframnitrid-Sperrschicht (38) die Interdiffusion zwischen der Polysiliciumschicht (36) und der Wolframmetallschicht (40) verringert.
  6. Nichtflüchtige Speichervorrichtung nach einem der voranstehenden Ansprüche, wobei: das Steuer-Gate eine Schicht (40) mit einem niedrigen spezifischen Widerstand aufweist.
  7. Nichtflüchtige Speichervorrichtung nach einem der voranstehenden Ansprüche, wobei: der erste dielektrische Bereich (30), das Floating-Gate (32), der zweite dielektrische Bereich (34) und das Steuer-Gate (36, 38, 40) einen Stapel bilden.
  8. Nichtflüchtige Speichervorrichtung nach einem der Ansprüche 1 bis 6, wobei: der erste dielektrische Bereich (230), das Floating-Gate (232), der zweite dielektrische Bereich (234) und das Steuer-Gate (236, 238, 240) einen Stapel bilden und die nichtflüchtige Speichervorrichtung weiter ein erstes Abstandselement (244) auf einer Seite des Stapels und ein zweites Abstandselement (244) auf einer zweiten Seite des Stapels aufweist.
  9. Nichtflüchtige Speichervorrichtung nach Anspruch 8, welche weiter aufweist: einen Oxidbereich (242), der den Stapel umgibt.
  10. Nichtflüchtige Speichervorrichtung nach einem der Ansprüche 1 bis 6, wobei: der erste dielektrische Bereich (130), das Floating-Gate (132), der zweite dielektrische Bereich (134) und das Steuer-Gate (136, 138, 140) einen Stapel bilden und die nichtflüchtige Speichervorrichtung weiter ein erstes Oxidabstandselement (200) auf einer Seite des Stapels und ein zweites Oxidabstandselement (143) auf einer zweiten Seite des Stapels aufweist.
  11. Nichtflüchtige Speichervorrichtung nach Anspruch 10, welche weiter aufweist: einen ersten epitaxial aufgewachsenen Siliciumbereich (144) angrenzend an das erste Oxidabstandselement (200) und einen zweiten epitaxial aufgewachsenen Siliciumbereich (144) angrenzend an das zweite Oxidabstandselement (143).
  12. Nichtflüchtige Speichervorrichtung nach einem der Ansprüche 7 bis 11, wobei: der Stapel trapezförmig ist.
  13. Nichtflüchtige Speichervorrichtung nach einem der voranstehenden Ansprüche, wobei: das Material mit einer hohen Dielektrizitätskonstanten Al2O3 aufweist.
  14. Nichtflüchtige Speichervorrichtung nach einem der Ansprüche 1 bis 12, wobei: das Material mit einer hohen Dielektrizitätskonstanten HfSiOx oder HfSiON aufweist.
  15. Nichtflüchtige Speichervorrichtung nach einem der Ansprüche 1 bis 12, wobei: das Material mit einer hohen Dielektrizitätskonstanten eines der folgenden aufweist: Hafniumsilikat, Hafniumoxid, Hafniumsiliciumoxynitrid, Aluminiumoxid, Zirconiumoxid, Nanolaminate oder geeignete Legierungen der vorstehend aufgelisteten Materialien.
  16. Nichtflüchtige Speichervorrichtung nach einem der voranstehenden Ansprüche, wobei: das Übertragen von Ladung zwischen dem Floating-Gate (32) und dem Steuer-Gate (36, 38, 40) ein Fowler-Nordheim-Tunneln einschließt.
  17. Nichtflüchtige Speichervorrichtung nach einem der voranstehenden Ansprüche, wobei: das Übertragen von Ladung zwischen dem Floating-Gate (32) und dem Steuer-Gate (36, 38, 40) das Programmieren des nichtflüchtigen Speicherelements durch Übertragen von Elektronen von dem Floating-Gate zu dem Steuer-Gate einschließt.
  18. Nichtflüchtige Speichervorrichtung nach einem der voranstehenden Ansprüche, wobei: das Übertragen von Ladung zwischen dem Floating-Gate (32) und dem Steuer-Gate (36, 38, 40) das Löschen des nichtflüchtigen Speicherelements durch Übertragen von Elektronen von dem Steuer-Gate zu dem Floating-Gate einschließt.
  19. Nichtflüchtige Speichervorrichtung nach einem der voranstehenden Ansprüche, wobei: das Floating-Gate (32) abgerundete Kanten aufweist.
  20. Nichtflüchtige Speichervorrichtung nach einem der voranstehenden Ansprüche, wobei: die Vorrichtung in einer NAND-Kette angeordnet ist.
  21. Nichtflüchtige Speichervorrichtung nach einem der voranstehenden Ansprüche, wobei: die Vorrichtung eine NAND-Flash-Speichervorrichtung ist.
  22. Verfahren zum Herstellen einer nichtflüchtigen NAND-Speichervorrichtung mit folgenden Schritten: Bereitstellen von (N+)-Diffusionsbereichen (24) in einem P-Wannenbereich (20) eines Halbleiters, Abscheiden eines Materials (30) mit einer hohen Dielektrizitätskonstanten über einem Abschnitt des P-Wannenbereichs des Halbleiters, der zwischen den (N+)-Diffusionsbereichen (24) verläuft und als ein Kanalbereich (16) zu verwenden ist, Abscheiden eines Floating-Gates (32) über dem Material (30) mit einer hohen Dielektrizitätskonstanten, Hinzufügen eines dielektrischen Bereichs (34) über dem Floating-Gate (32) und Hinzufügen eines Steuer-Gates (36, 38, 40) über dem dielektrischen Bereich (34), wobei die nichtflüchtige Speichervorrichtung durch Übertragen von Ladung zwischen dem Floating-Gate (32) und dem Steuer-Gate (36, 38, 40) über den dielektrischen Bereich (34) programmiert wird.
  23. Verfahren nach Anspruch 22, wobei: der dielektrische Bereich (34) ein Tunneloxid aufweist.
  24. Verfahren nach Anspruch 22 oder 23, wobei der Schritt des Hinzufügens eines Steuer-Gates aufweist: Abscheiden einer Polysiliciumschicht (36) und Abscheiden einer Schicht (40) mit einem niedrigen spezifischen Widerstand über der Polysiliciumschicht.
  25. Verfahren nach Anspruch 22, 23 oder 24, wobei der Schritt des Hinzufügens eines Steuer-Gates aufweist: Abscheiden einer Polysiliciumschicht (36), Abscheiden einer Wolframnitrid-Sperrschicht (38) über der Polysiliciumschicht (36), und Abscheiden einer Wolframschicht (40) über der Wolframnitridschicht (38).
  26. Verfahren nach Anspruch 25, wobei: die Wolframnitrid-Sperrschicht (38) die Interdiffusion zwischen der Polysiliciumschicht (36) und der Wolframschicht (40) verringert.
  27. Verfahren nach einem der Ansprüche 22 bis 25, weiter aufweisend: Ätzen des Materials (30) mit einer hohen Dielektrizitätskonstanten, des Floating-Gates (32), des dielektrischen Bereichs (34) und des Steuer-Gates (36, 38, 40), um einen Stapel über dem Abschnitt des P-Wannenbereichs zu bilden, der zwischen den (N+)-Diffusionsbereichen (24) verläuft.
  28. Verfahren nach Anspruch 27, wobei: der Stapel trapezförmig ist.
  29. Verfahren nach einem der Ansprüche 22 bis 28, weiter aufweisend: Hinzufügen eines epitaxial aufgewachsenen Siliciumbereichs (144).
  30. Verfahren nach einem der Ansprüche 22 bis 29, wobei: die Schritte des Abscheidens eines Materials (30) mit einer hohen Dielektrizitätskonstanten, des Abscheidens eines Floating-Gates (32), des Hinzufügens eines dielektrischen Bereichs (34) und des Hinzufügens eines Steuer-Gates (36, 38, 40) das Ausführen einer von einer chemischen Dampfabscheidung, einer physikalischen Dampfabscheidung oder einer Atomschichtabscheidung einschließen.
  31. Verfahren nach einem der Ansprüche 22 bis 30, weiter aufweisend: Ausführen einer Seitenwandoxidation, wobei die Seitenwandoxidation das Abrunden der Kanten des Floating-Gates (32) und des Steuer-Gates (36, 38, 40) hervorruft.
  32. Verfahren nach einem der Ansprüche 22 bis 31, weiter aufweisend: Anordnen der nichtflüchtigen NAND-Speichervorrichtung in einer NAND-Kette.
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