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Hintergrund
der Erfindung
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Diese
Erfindung bezieht sich allgemein auf Speicherzellen-Arrays und spezieller
auf eine Technik für
die Segmentierung langer Leiterbahnen innerhalb eines Arrays und
das Betreiben der Arrays in Segmenten. Obwohl die Erfindung in einer
großen Vielzahl
von Speicherzellen-Arrays Anwendung findet, ist sie hier als in
einen nicht flüchtigen
Speicher, speziell einen "flash
elektrisch lösch-
und programmierbaren nur-lese Speicher" (Flash-EEPROM), implementiert beschrieben.
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Speicherzellen
eines Typs von Array sind in rechteckigen Bitmustern angeordnet,
wobei eine individuelle Zelle, durch Anlegen einer entsprechenden Spannung
an zwei senkrecht zueinander stehenden Leitern, die sich in der
gewünschten
Zelle kreuzen, adressiert wird. Diese Leiter sind üblicherweise
ein Wortleiter, der sich über
eine Reihe von Speicherzellen erstreckt, und ein Bit-Leiter, der
sich über
eine Spalte von Speicherzellen erstreckt. Ein erster Typ einer Flash-EEPROM-Architektur,
die hier diskutiert wird, nutzt Zellen, die einzeln einen Floating-Gate-Speichertransistor
beinhalten und einen Auswahltransistor in Serie zwischen angrenzenden Source-
und Drain-Diffusionen. Die Source- und Drain-Diffusionen sind an angrenzende Bit-Leiter
angeschlossen. Jeder Wortleiter ist an Steuergates der Speichertransistoren
und an Gates der Auswahltransistoren der Zellen entlang einer Reihe
angeschlossen. Beispiele von Strukturen solcher Speicherzellen,
und der Architektur von Speicher-Arrays, die diese benutzen, sind
in folgenden US-Patenten gegeben: 5,095,344, 5,343,063, 5,579,259
und 5,661,053. In diesen Beispielen ist eine Zelle, durch Einspeisung
von Elektronen in dessen floatendes Gate durch einen Kanal, programmiert
und gelöscht durch
Entfernen der Elektronen vom floatenden Gate durch ein separates
Lösch-Gate.
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Um
eine bessere Kontrolle über
die Lese- und Programmierfunktionen zu haben, trennt ein zweiter
Typ dieser Art von Speichertransistor, das Steuergate und den Auswahltransistor
jeder Zelle, die das Steuergate mit der hinzugefügten Steuer-Leitung, welche
entlang Spalten der Speicherzellen verläuft, verbindet, galvanisch.
In dieser Art Speicher sind die Wortleitungen nur mit den Gates
des Auswahltransistors verbunden. Dieser zweite Typ von Speicherzellen
ist zum Beispiel in dem US-Patent Nr. 5,313,421 beschrieben. Die
floatenden Gates werden von Wortleitungen gelöscht.
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Um
die Dichte der floatenden Gates in einem Array zu Erhöhen, enthält ein dritter
Typ von Speicherzellen zwei floating-gate Transistoren und einen einzelnen
Auswahltransistor zwischen diesen, die drei Transistoren werden
zwischen angrenzenden Source- und Drain-Diffusionen positioniert.
Die Steuergate-Leitungen erstrecken sich über die floatenden Gates in
Spalten und die Wortleitungen sind an die Auswahltransistor-Gates
der Speicherzellen, entlang der Reihen, angeschlossen. Dieser Typ
von Zellen ist in den US-Patenten
Nr. 5,712,180, auf dem der Oberbegriff der Ansprüche 1 und 3 basiert, (besonders 9A bis 10C derselben),
6,103,573 und 6,151,248 und der anhängigen Anmeldung mit der Seriennummer
09/667 344, angemeldet am 22. September 2000.
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Um
das Leistungsverhalten großer
Speicherarrays zu erhöhen
wird ein Array, von einem der oben identifizierten Typen, üblicherweise
in Spaltenrichtung in kleinere Teile- oder Subarrays segmentiert. US-Patent
Nr. 5,315,541 teilt die Bit-Leitungen eines Speicher-Arrays des ersten,
oben beschriebenen, Typen in elektrisch auffindbare Segmente. Die Bit-Leitungen
jedes Segmentes sind durch Segmentauswahl-Transistoren mit den globalen
Bit-Leitungen verbindbar. 10C des
vorgenannten Patentes 5,712,180 und der zugehörige Text beschreibt eine Segmentierung
des dritten Typs des oben identifizierten Speichers, worin beide,
die sich spaltenartig erstreckende Bit-Leitung und die Steuergates
in gleiche Segmente unterteilt sind. Eine grundlegende Motivation
für die
Segmentierung eines Speichers ist der Widerstand und die Kapazität einer
Leitung, dessen Spannung sich schnell ändern muß, zu reduzieren. Dieses Bedürfnis hat
sich vergrößert als
die Arrays größer und
dichter gemacht wurden, und als die Betriebsgeschwindigkeit sich
erhöht
hat. Aufgabe der Erfindung ist es Platz zu sparen.
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Zusammenfassung
der Erfindung
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Die
Aufgabe wird erfindungsgemäß gelöst durch
die Merkmale der unabhängigen
Ansprüche
1 und 3.
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Kurze Beschreibung
der Zeichnungen
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1 ist,
als ein Beispiel, ein Blockdiagramm eines Flash-EEPROM-Systems,
in dem verschiedene Aspekte der vorliegenden Erfindung implementiert
werden können;
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2 illustriert
den Speicher-Array von 1, der, gemäß des ersten Beispiels, segmentiert wurde;
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3 ist
ein Schaltkreis eines Teiles des zweiten Typs von Speicherzellen-Array,
der im Hintergrund beschrieben ist, der in den Segmenten der 2 und 6 genutzt
wird;
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4 ist
ein Schaltkreis eines Teiles des dritten Typs von Speicherzellen-Array,
der im Hintergrund beschrieben ist, der in den Segmenten der 2 und 6 genutzt
wird;
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5 illustriert
einen Aspekt der Programmierung der Speicherzellen der 3 und 4, wenn
sie in den Segmenten der 2 sind;
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6 illustriert
den Speicher-Array der 1, der nach dem zweiten Beispiel
segmentiert wurde; und
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7 illustriert ein Aspekt der Programmierung
von Speicherzellen der 3 und 4, wenn sie
in den Segmenten der 6 sind.
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Beschreibung
und exemplarische Ausführungen
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Ein
beispielhaftes Speichersystem, welches die verschiedenen Aspekte
der vorliegenden Erfindung ausnutzt, ist allgemein im Blockdiagramm
der 1 dargestellt. Eine große Anzahl aus einzeln adressierbaren
Speicherzellen 11 ist angeordnet in einem regulären Array
aus Reihen und Spalten, obwohl andere physische Anordnungen der
Zellen sicherlich möglich
sind. Bit-Leitungen, dafür
vorgesehen, daß sie
sich entlang der Spalten des Arrays 11 aus Zellen, erstrecken,
sind elektrisch verbunden mit einem Bit-Leitungs-Decoder und Treiber Schaltkreis 13 durch
Leitungen 15. Wortleitungen, die in der Beschreibung vorgesehen
um sich entlang Reihen des Arrays 11 aus Zellen zu erstrecken,
sind elektrisch verbunden durch Leitungen 17 mit einem
Wortleitungs-Decoder und -Treiber Schaltkreis 19. Steuergates,
welche sich entlang Spalten von Speicherzellen im Array 11 erstrecken
sind elektrisch verbunden mit einem Steuergate-Decoder und -Treiber
Schaltkreis durch Leitungen 23. Jeder der Decoder 13, 19 und 21 empfängt Speicherzellenadressen
durch einen Bus 25 von einem Speicher-Controller 27.
Die Decoder- und
Speicher-Schaltkreise sind ebenso verbunden mit dem Controller 27 über entsprechende
Kontroll- und Statussignal-Leitungen 29, 31 und 33.
Spannungen, die an die Steuergates und Bit-Gates angelegt werden
sind koordiniert durch einen Bus 22, der die Decoder- und
Treiber-Schaltkreise 13 und 21 verbindet.
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Der
Controller 27 ist durch Leitungen 35 mit einem
Host-Gerät
(nicht gezeigt) verbindbar. Der Host kann ein Personal Computer,
ein Notebook Computer, Digitalkamera, Audioplayer, verschiedene "hand held" Elektronikgeräte und dergleichen
sein. Das Speichersystem der 1 wird üblicherweise
in einer Karte, gemäß einem
der verschiedenen physikalischen und elektrischen Standards, so
wie einer vom PCMCIA, der CompactFlash Association, der MMCJ Assosiation,
der Secure Digital (SD) Card Assosiation und anderen, implementiert.
Wenn im Kartenformat ausgeführt,
schließen
die Leitungen 35 in einer Steckverbindung ab, die mit einer
komplementären
Steckverbindung am Host-Gerät gekoppelt
ist. Die elektrische Schnittstelle der meisten Karten folgen dem
ATA Standard, worin das Speichersystem für den Host wie ein Magnetplattenlaufwerk
erscheint. Andere Speicherkartenschnittstellen-Standards existieren
zudem. Alternativ zum Kartenformat sind Speichersysteme des Typen,
der in 1 gezeigt ist, in das Host-Gerät
eingebettet.
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Die
Decoder- und Treiber-Schaltkreise 13, 19 und 21 generieren
geeignete Spannungen in den entsprechenden Leitungen von Array 11,
so wie über den
Bus 25 adressiert, gemäß den Kontrollsignalen in
entsprechenden Kontroll- und Statusleitungen 29, 31 und 33,
um Programmier-, Lese- und Schreibfunktionen auszuführen. Eine
Vielzahl von Leseverstärkern
im Schaltkeries 13 empfängt
Strom- oder Spannungspegel, die indikativ für die Zustände der adressierten Speicherzellen
innerhalb des Arrays 11 sind, und beliefern den Controller 27,
während
einer Leseoperation, mit Informationen über diese Zustände über die
Leitungen 41, wahlweise in Konjunktion mit den Steuergate
Treiberpegeln des Schaltkreises 21. Eine große Anzahl
von Leseverstärkern
ist bevorzugt benutzt um, eine große Zahl von Zuständen aus
den Speicherzellen, parallel auszulesen. Während Lese- und Programmieroperationen
wird typischer Weise jeweils eine Reihe, durch die Schaltkreise 19,
die für das
Zugreifen auf Zellen, selektiert durch die Schaltkreise 13 und 21,
in der adressierten Reihe sind, innerhalb eines einzelnen Arrays
oder Subarrays, adressiert.
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Während einer
Löschoperation
werden alle Zellen, in jeder von vielen Reihen, üblicherweise zusammen als ein
Block, für
gleichzeitiges Löschen adressiert.
Allerdings existieren viele Variationen dieser Struktur.
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Bezugnehmend
auf 2, wird eine Struktur des Speicherzellen-Arrays 11 gemäß der ersten
Ausführung
gezeigt. Mindestens ein Teil des ganzen Arrays ist geteilt in eine
Vielzahl von Segmenten 51, 52, 53 usw.,
dessen Steuergates jeweils verbindbar mit den globalen Steuerleitungen 55–58 usw.
vom Decoder 21, durch entsprechende Sätze von Schalttransistoren 61–64 usw., 67–70 usw.
und 73–76 usw., sind.
Der Einfachheit halber sind nur vier Steuergate-Leitungen für jedes
Segment 51, 52, 53 gezeigt, aber hunderte
oder tausende solcher Leitungen sind üblicher, abhängig vom
Typ und Zahl der Speicherzellen in jeder Reihe. Gates jedes dieser
Sätze von Schalttransistoren
sind verbunden durch entsprechende Leitungen 77, 78, 79 usw.,
mit einem Ausgang eines Decoders, der in 2 gezeigt
ist, der Einfachheit halber Decoder 21. Alternativ, um
das System effizienter zu gestalten, könnten die Leitungen 77, 78, 79,
usw. mit einem Teil von Decoder 19, der für diesen
Zweck gedacht ist, verbunden werden. Durch Anlegen der richtigen
Spannungen an die Gate-Leitungen 77, 78, 79 usw.
werden die Steuergates von jeweils genau einem der globalen Steuergate-Leitungen 55–58 verbunden.
Dies limitiert die Länge
der Steuergate-Leitungen, die mit der Decoderausgabe eines Steuerleitungssegments
verbunden sind, verglichen mit dem vollständigen Array, wie es der Fall
sein würde
ohne Segmentierung, vermindert sich hierbei der Widerstand und die
Kapazität dieser
Leitun gen, die durch die Steuergate-Spannungstreiber getrieben werden.
Ein bestimmtes Segment ist ausgesucht, wenn es Speicherzellen, die vom
Host programmiert werden oder vom Host ausgelesen werden, enthält. Zellen
innerhalb des selektierten Segmentes sind des Weiteren adressiert durch
die Decoder 19 und 13, welche die entsprechenden
Spannungen an die Wort- und Bit-Leitung anlegen.
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Jedes
der Segmente 51, 51, 53, die in 2 gezeigt
werden, beinhaltet acht Reihen von Speicherzellen, wieder der Einfachheit
halber für
die Illustration, da etwa 64, 128, 256 oder mehr Reihen üblicher
sind für
jedes Segment. Zwei Gruppen 83 und 84 von jeweils
vier Wortleitungen innerhalb des Array-Segmentes 51 sind
mit dem Decoder 19 verbunden. Gleichermaßen sind
zwei Gruppen 85 und 86 Teil des Segmentes 52,
und Gruppen 87 und 88 sind Teil des Segmentes 53.
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Es
ist, aus dem gleichen Grund, normalerweise erstrebenswert die Bit-Leitungen
des Arrays 11 ebenfalls zu segmentieren. Aber die Zahl
der Reihen innerhalb jedes Bit-Leitungs-Segmentes
braucht nicht die gleiche Zahl von jeder der Steuergate-Leitungen
zu sein. Deshalb ist eine Bit-Leitungs-Segmentierung des Beispiels
der 2 auf der rechten Seite der Figur, für mehr Klarheit,
gezeigt. Zwei Bit-Leitungs-Segmentierungen, die innerhalb jedes Steuergate-Leitungs-Segmentes
sind, sind dort gezeigt, jedes hat vier Speicherzellen in diesem
vereinfachten Beispiel. Array-Bit-Leitungs-Segmente 91 und 92 sind
Teil der Steuergate-Leitungs-Segmente 51, Bit-Leitungs-Segmente 93 und 94 sind
Teil des Steuergate-Leitungs-Segmentes 52, und Bit-Leitungs-Segmente 95 und 96 sind
innerhalb des Steuer-Leitungs-Segments 53. Es können sicherlich
mehr als zwei Bit-Leitungs-Segmente
in jedem Steuergate-Segment des Arrays sein, zum Beispiel vier Bit-Leitungs-Segmente,
abhängig
von der Zahl der Faktoren. Es können
zudem weniger Bit-Leitungs-Segmente
als Steuergate-Leitungs-Segmente, wobei jedes Bit-Leitungs-Segment zwei oder
mehr Steuergate-Leitungs-Segmente enthält, dies ist allerdings unwahrscheinlich
nützlich,
da Bit-Leitungen, die sensible schreib/lese Knoten sind, mehr von
den reduzierten Störeffekten
profitiert, als die getriebene Steuerleitung es tut.
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Jedes
der Bit-Leitungs-Segmente der 2 ist über einen
entsprechenden Schalttransistor mit den globalen Bit-Leitungen 101, 102, 103, 104 usw. verbunden,
die aus dem Decoder 13 kommen. Obwohl nur vier Bit-Leitungen,
für die
Einfachheit der Erklärung,
gezeigt werden, werden tatsächlich
viel mehr genutzt, bis in die Hunderte oder gar Tausende. Üblicherweise
gibt es eine Bit-Leitung für
jede Zelle entlang der Reihen eines Arrays. Schalttransistoren 107, 108, 109, 110 usw.
verbinden die lokalen Bit-Leitungen des Segments 96 mit
den globalen Bit-Leitungen 101, 102, 103, 104,
wenn die Gates mit den richtigen Spannungen, durch ihre gemeinsame
Verbindung durch Leitung 111 zum Deco der 13, angesteuert
werden. Ein gleichwertiger Schalttransistor-Schaltkreis ist ausgestattet
für jeweils
das andere Bit-Leitungs-Segment 91, 92, 93, 94 und 95,
wie in 3 gezeigt. Üblicherweise
ist nur jeweils ein Bit-Leitungs-Segment, durch den Decoder 13,
der die passenden Spannungen an die Gate-Leitungen, der entsprechenden
Sätze der
Schalttransistoren, legt, an die globalen Bit-Leitungen angeschlossen.
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Ein
Grund für
die Auswahl unterschiedlicher Größen der
Steuergate-Leitungs- und Bit-Leitungs-Segmente
sind die unterschiedlichen Dimensionen, die für die Segment-Transistoren der
Steuergates und Bit-Leitungen benötigt werden. Dies ist weil,
typischerweise die Steuergate- und Bit-Leitungen, während des
Betriebes des Speichersystems, ein unterschiedliches Maximum an
Spannungspegel empfangen. Beispielsweise benötigen Steuergates, in der Art
von Flash-EEPROM Arrays, die beschrieben wurden, bis zu 12 Volt
während
der Programmierung, während
die Source- und Drain-Diffusionen auf ihren zugeordneten Bit-Leitungen
6 Volt bei der Programmierung und ein Volt während des Lesens benötigen können. Deshalb
muß die
Größe des jeweiligen Schalttransistors
für die
Steuergate-Leitungen in der Regel größer sein als diese, welche
mit den Bit-Leitungen
verbunden ist. Das Speichersystem wird entworfen durch einen Austausch
der Leistungsvorteile, die kurze Leitungen bieten, die sich aus
vielen Segmenten ergeben, gegen den Nachteil der vergrößerten Fläche des
integrierten Schaltkreises auf dem Chip, die genutzt werden muß für die erhöhte Anzahl der
verbundenen Schalttransistoren, für die erhöhte Anzahl von Segmenten. Wenn
diese Fläche
groß ist werden
in der Regel weniger Segmente eingesetzt. In der beschriebenen Technik
ist dieser Kompromiß unabhängig von
den Steuergates und den Bit-Leitungen gemacht. Dadurch, daß, im genutzten
Speicherbeispiel, eine größere Fläche für die Steuergate-Segmente
als für
die Bit-Leitungs-Segmente
benötigt wird,
können
mehr Bit-Leitungs-Segmente, und damit kürzere Bit-Leitungs-Längen, als
Steuergate-Leitungs-Segmente genutzt werden.
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3 und 4 sind
Schaltkreisdiagramme zweier alternativer aber verwandter Speicherzellen-Array-Schaltkreise,
die in Array 11 eingesetzt werden können, und somit kann jederzeit
eins innerhalb eines Arraysegmentes von 2 auftauchen. Die
Wortleitungen, Steuergate-Leitungen und Bit-Leitungen, die in den 3 und 4 bezeichnet
sind, sind die, die aus den Leitungssegmentkästen von 2 austreten. 3 zeigt
ein Beispiel eines Arrays von aufgeteilten Zellen, die jede einen
floating-gate Transistor und einen Auswahltransistor aufweisen. 4 zeigt
ein Beispiel eines Arrays von Speicherzellen, die zwei floating-gate
Transistoren, getrennt durch einen Auswahltransistor enthalten. Weitere
Details dieser Typen sind in den Patenten gegeben, auf die sich
der Hintergrund-Teil
oben, für den
zweiten und dritten Typ eines Flash-EEPROM, bezog.
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In
Kürze ist,
mit Bezug zu 3, eine einzelne Zelle 115,
mit einem Speichertransistor, der eine floatendes Gate 116 aufweist,
und einem Steuergate 117, das mit einer Steuergate-Leitung 118 verbunden ist,
schematisch dargestellt. Ein Auswahltransistor enthält ein Gate 119,
das mit einer Wortleitung 120 verbunden ist. Diese beiden
Transistoren sind zwischen entsprechenden Source- und Drain-Regionen 121 und 122 ausgeprägt, die
jeweils mit den Bit-Leitungen 123 und 124 verbunden
sind. Eine geeignete Spannung auf der Wortleitung verbindet Zelle 115 zwischen
den benachbarten Bit-Leitungen 123 und 124 um
sie zu programmieren oder lesen.
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In
Kürze ist,
mit Bezug zu 4, eine einzelne Zelle 127 beschrieben.
Zwei Speichertransistoren haben entsprechende floatende Gates 128 und 129, und
entsprechende Steuergates 130 und 131. Ein Auswahltransistor
zwischen diesen hat ein Auswahltransistor-Gate 132, das
mit einer Wortleitung 133 verbunden ist. Die Speicherzellentransistoren
sind zwischen angrenzenden Source- und Drain-Regionen 134 und 135 ausgeprägt, welche
mit entsprechenden Bit-Leitungen 136 und 137 verbunden
sind. Aber statt jede dieser internen Leitungen mit dem Steuergate-Decoder
zu verbinden, werden benachbarte Leitungen von benachbarten Zellen,
wie gezeigt, elektrisch miteinander verbunden, um externe Steuergate-Leitungen 140 und 141,
die mit dem Steuergate-Decoder verbunden sind, zu versorgen. Dies
reduziert die Komplexität
des Decoders, ohne die Funktionalität des Arrays zu limitieren.
In der Tat können,
in einer Ausgestaltung des Arrays die zwei benachbarten Steuergate-Leitungen
aus einem Stück
Material geformt sein, das sich über
zwei Steuergates benachbarter Zellen spannt.
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Der
Graph der 5 illustriert eine Möglichkeit
der Programmierung des Speicherarrays von entweder 3 oder 4,
wenn es, wie in 2 beschrieben, implementiert
ist. Das Spannungsprofil, das an die gegebene Steuergate-Leitung
angelegt wird, ist abhängig
von den Daten die in einer Zelle, einer adressierten Reihe, an der
die Steuergate-Leitung
angeschlossen ist, zu speichern sind. 5 liefert
einen Hinweis auf die verschiedenen Profile einer Vier-Zustands-Zelle,
durch Aufzeigen eines Beispiels ihrer relativen Anfangsspannungen.
Da die Spannung der Steuergate-Leitungen unabhängig von den anderen Steuergate-Leitungen,
die mit anderen Zellen, der Reihe, die programmiert wird, verbunden sind,
kontollierbar sind, ist der Spannungspegel jeder einzelnen Steuergate-Leitung,
gemäß des letzten Zustandes,
mit dem die Zelle, durch die Steuergate-Leitung verbunden, programmiert wurde,
gesteuert. Vier Zustände
0-3 sind in 5 gezeigt, aber weniger oder
mehr Zustände
können
gebildet werden, wobei mehr als zwei Zustände "Mehrfachzustände" genannt werden.
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Eine
zweite Ausgestaltung der vorliegenden Erfindung kann mit Bezug zu 6 illustriert
werden, wobei ein Steuergate-Decoder 21' und ein Auswahlgate-Decoder 19' der gleichen
Funktion dienen, wie die entsprechenden Decoder 21 und 19 der 1 und 2,
aber unterscheiden sich ein wenig aufgrund des Unterschiedes, mit
der sie mit dem Speicherzellen-Array gekoppelt sind. Die Steuergate-Leitungen
des Arrays sind wieder segmentiert, und formen die Segmente 51', 52', 53' usw. die im
Wesentlichen identisch sind mit den Segmenten 51, 52, 53 der 2,
und sie benutzen einen der Array-Schaltkreise
der 3 oder 4. Der Unterschied ist die Art,
mit der die Steuergate-Leitungen
der Segmente mit Decoder 21' verbunden
sind.
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Bevor
für eine
Verbindung für
externe Steuergate-Leitungen zu einem Satz von globalen Leitungen,
wie es der Fall im System, der 2 ist, gesorgt wird,
werden die externen Steuergate-Leitungen über ein einzelnes Segment direkt
mit dem Steuergate-Decoder 21' in 6 verbunden,
dies beseitigt den Bedarf für
den Schalttransistor aus 2. Aber die Verbindung jeder
einzelnen externen Steuergate-Leitung aller Segmente mit dem Decoder 21' würde einen
Decoder benötigen,
der so groß wäre, daß es nicht
praktikabel ist. Deshalb sind die externen Steuergate-Leitungen
jedes Segmentes, so wie mit einigen Leitungen 151 des Segmentes 51' illustriert,
miteinander verbunden um eine geringere Anzahl von globalen Leitungen 153,
die an den Steuergate-Decoder 21' angeschlossen sind, zu erhalten.
In diesem speziellen Beispiel ist jede vierte Steuergate-Leitung 151 mit
einer der gemeinsamen Leitungen 153 verbunden. So spielt
es keine Rolle wie viele Spalten, und somit Steuergate-Leitungen,
in den Segmenten existieren, solange die Anzahl der globalen Steuergate-Leitungen
die gleiche bleibt. Allgemeiner, wenn eine Anzahl N der Leitungen 153 mit dem
Decoder 21' verbunden
ist, ist jede N-te Steuergate-Leitung 151 durch die Reihen
des Arrays mit einer Gemeinsamen der Leitungen 153 verbunden.
Die Steuergate-Leitungen jedes Segmentes 51', 52', 53' usw. sind auf die gleiche Art
mit dem Decoder 21' verbunden.
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Diese
Reduzierung der Anzahl von Leitungen ist möglich gemacht, wenn Programmier- und Lesefunktionen,
die parallel ausgeübt
werden bei einer Anzahl von floating-gate Speicherelementen, die mit
Zwischenraum entlang einer Reihe von Speicherzellen, auf die zugegriffen
wird, angeordnet sind, gemeinsame Spannungszustände für die Steuergates, aller mit
Zwischenraum angeordneten Zellen, vorsehen. Es ist in der Regel
wünschenswert
die Anzahl N globaler Steuergate-Leitungen, die mit einem speziellen
Speicherarray genutzt werden, zu reduzieren. Dieses Minimum N hängt ab vom
kleinsten Abstand zwischen den Speicherzellen, entlang der Reihen, auf
die gleichzeitig für
Programmierung oder Lesen zugegriffen werden kann. Üblicherweise
wird, beispielsweise, auf jedes vierte floatende Gate des Arrays
der 3 parallel zugegriffen, so werden vier solcher
Zugriffe benötigt,
jeder mit einem anderen Satz von jedem vierten floatenden Gate entlang
der Reihe, um die Datenprogrammier- oder -lesefunktion, an einer
kompletten Reihe oder einem zusammenhängenden Segment einer Reihe,
auszuführen. Während jedem
dieser vier Zugriffe ist eine andere der Leitungen 153 (6)
eingeschaltet. Wenn nur jedes achte floatende Gate gleichzeitig
programmiert oder gelesen werden kann, als ein weiteres Beispiel, wird
die Zahl N der Leitungen 153 Acht und jede achte der Leitungen 151 ist
mit einer Gemeinsamen der Leitungen 153 verbunden. Die
Zellen die programmiert oder gelesen werden sind mit Zwischenraum angeordnet,
wobei ein oder mehrere Speicherzellen, die nicht programmiert oder
gelesen werden, dazwischen gesetzt sind, als eine Möglichkeit
um Datenabhängigkeit
und/oder Störzustände zu verringern.
Es ist diese Betrachtung, die das kleinste N, das in jeglicher Speicheranordnung
verwendet werden kann, beeinflußt.
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Wenn
der doppelte floating-gate Speicherzellen-Array der 4 in
den Segmenten 51', 52', 53' usw. genutzt
wird, anstatt der einzelnen Floating-Gate-Speicherzelle der 3,
und N vier bleibt, ist ein Paar benachbarter Steuergates, von vier
solcher Paare, parallel verbunden. Der Grund dafür ist, dass jede externe Steuergate-Leitung
mit Steuergates verbunden ist, die auf zwei Spalten von floatenden
Gates in benachbarten Spalten von Zellen liegen. Dies erlaubt die
Verteilung von Speicherelementen (floatende Gates) entlang einer
ausgewählten Reihe,
die gleichzeitig programmiert werden können um eine von acht (eine
Zelle von vier) zu sein, oder so dicht wie ein floatendes Gate von
vier zu sein, abhängig
davon, wie die anderen Arrayelemente in der spezifisch angewandten
Programmiermethode angesteuert werden. Eine solche Methode, die
erlaubt eins in drei floatenden Gates gleichzeitig zu programmieren,
wobei N dann gleich drei ist, ist in der Patentanmeldung mit dem
Titel "Dual Cell
Reading and Writing Technique" beschrieben,
die gleichzeitig hiermit eingereicht wurde, die Raul-Adrian Cernea
als Erfinder benennt und der die Veröffentlichungs-Nummer US 2002/0181286
A1 zugeteilt wurde.
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Gemäß einer üblichen
Funktionsweise des Speichers aus 6 hängt die
Spannung, die an ein einzelnes Steuergate, während des Programmierens, angelegt
wird, von den Daten, die auf das floatende Gate, in dessen Spalte
programmiert wird, ab. Eine beispielhafte Start-Programmierspannung
für jeden
der vier Zustände
ist in 7 illustriert. Da die Spannung
nicht unterschiedlich für
jedes der Steuergates, der Ausführung
der 6, gesetzt werden kann wird die Spannung, die
auf der einen globalen Steuergate-Leitung 153, die freigegeben
für die
Programmierung eines Satzes von Zellen ist, gesetzt wurde, inkrementiert
durch ein Profil, das die Startspannungen jedes einzelnen Zustandes
ent hält.
Die Zellen, die beispielsweise durch Zustand 1 programmiert werden,
sind getrennt vom Prozeß,
nachdem sie durch Ändern
der Spannung, an den lokalen Bit-Leitungen, die mit diesen Zellen
verbunden sind, programmiert wurden. Die verbleibenden Zellen des Satzes
werden mit einer Steuergate-Spannung im 2. Zustand programmiert,
mit diesen programmiert bei jenem Status werden sie getrennt, und
das Programmieren des, jetzt verbleibenden, Satzes von Zellen geht
weiter mit der Steuergate-Spannung bei einem Level von 3, bis alle
der Sätze
von Zellen programmiert sind.
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Der
Einfachheit halber ist die Segmentierung in 6 nicht
dargestellt. Die Bit-Leitungen
können segmentiert
werden, in der gleichen Art, wie in 2, wobei
zwei oder mehr Bit-Leitungs-Segmente, innerhalb jedes Steuerleitungs-Segementes,
existieren. Dennoch kann, da der Satz von groß ausgelegten Schalttransistoren
aus 2 mit jeweiligem Steuerleitungs-Segment nicht
benötigt
wird, die Anzahl der Reihen in jedem Steuerleitungs-Segment reduziert werden.
Es ist dann ein Austausch zwischen der verbesserten Leistung, die
durch kleinere Segmente erreicht wird, und dem Platz und der Komplexität des Decoders 21', um in der
Lage zu sein, Adressen in größere Zahlen
der globalen Steuergate-Leitungen zu übersetzten. Wenn die Zahl der
Speicherzellenreihen innerhalb jedes der Steuerleitungs-Segmente klein
genug wird, um die selbe Größe, die
für jedes Bit-Leitungs-Segmnent
gewünscht
ist, zu sein, werden die beiden Typen von Segmenten auf die gleiche Größe gebracht
bezüglich
der Zahl der jeweiligen Reihen. Die optimale Größe eines Bit-Leitungs-Segmentes
ist unabhängig
bestimmt von der Größe des Steuerleitungs-Segmentes.
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Obwohl
die Erfindung bezogen auf eine exemplarische Ausführungen
beschrieben wurde, ist es selbstverständlich, daß die Erfindung Anspruch auf Schutz
im Rahmen der vollen Reichweite der angefügten Patentansprüche, hat.