DE60214023T2 - Selektiver betrieb eines nichtflüchtigen mehrzustandsspeichersystems in einem binärmodus - Google Patents

Selektiver betrieb eines nichtflüchtigen mehrzustandsspeichersystems in einem binärmodus Download PDF

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Description

  • Diese Erfindung bezieht sich allgemein auf einen nichtflüchtigen Speicher und seinen Betrieb sowie spezifischer auf Techniken, um einen Mehrzustandspeicher in einer geringeren Anzahl von seinen zum Betrieb tauglichen Zuständen selektiv zu betreiben.
  • Die Grundsätze der vorliegenden Erfindung haben Anwendung auf verschiedene Typen von nichtflüchtigen Speichern. Auf diejenigen, die zurzeit existieren und auf diejenigen, die dazu vorgesehen sind, neue Technologien zu verwenden, welche entwickelt werden. Implementierungen der vorliegenden Erfindung werden jedoch in Bezug auf einen Flash elektrisch löschbaren, programmierbaren Nur-Lese-Speicher (EEPROM) beschrieben, wobei die Speicherelemente beispielsweise Floating Gates sind.
  • Bei derzeitigen kommerziellen Produkten ist es bei jedem Floating Gate Speicherelement eines Flash EEPROM Arrays üblich, ein einzelnes Bit Daten bei einem Betrieb in einem binären Modus zu speichern, wobei zwei Bereiche von Schwellenpegeln der Floating Gate Transistoren als Speicherpegel definiert werden. Die Schwellenpegel eines Floating Gate Transistors entsprechen Bereichen von Ladungspegeln, welche auf ihren Floating Gates gespeichert werden. Neben dem Verringern der Größe des Speicherarrays besteht ferner die Tendenz, die Dichte der Datenspeicherung solcher Speicherarrays durch Speichern von mehr als einem Bit Daten in jedem Floating Gate Transistor zu erhöhen. Dies wird durch Definieren von mehr als zwei Schwellenpegeln als Speicherzustände für jeden Floating Gate Transistor erreicht, wobei vier solcher Zustände (2 Bit Daten pro Floating Gate Speicherelement) nun in kommerziellen Produkte einbezogen werden. Mehr Speicherzustände, so wie beispielsweise 16 Zustände pro Speicherelement, werden in Erwägung gezogen. Jeder Floating Gate Speichertransistor hat einen bestimmten Gesamtbereich (Fenster) von Schwellenspannungen, in welchem dieser praktisch betrieben werden kann, und dieser Bereich ist in die dafür definierte Anzahl von Zuständen unterteilt zuzüglich Rändern zwischen den Zuständen, um zu gewährleisten, diese klar voneinander zu unterscheiden.
  • Da die Anzahl von Zuständen, welche in jeder Speicherzelle gespeichert werden, zunimmt, nimmt die Toleranz bezüglich jeglicher Verschiebung des programmierten Ladungspegels auf den Floating Gate Speicherelementen ab. Da die Bereiche der für jeden Speicherzustand vorgesehene Ladung notwendigerweise schmaler und näher zusammenliegend gebildet werden müssen, wenn die Anzahl der in jedem Speicherzellenspeicherelement gespeicherten Zuständen zunimmt, muss die Programmierung mit einem erhöhten Präzisionsgrad durchgeführt werden und das Ausmaß jeglicher Post-Programmierverschiebungen der gespeicherten Ladungspegel, entweder wirkliche oder scheinbare Verschiebungen, welche toleriert werden können, nimmt ab. Wirkliche Verschiebungen der in einer Zelle gespeicherten Ladung können gestört werden, wenn der Zustand dieser Zelle und wenn andere Zellen gelesen, programmiert und gelöscht werden, welche einen elektrischen Kopplungsgrad mit dieser Zelle aufweisen, sowie diejenigen in derselben Spalte oder Reihe sowie jene, welche eine Leitung oder Knoten teilen.
  • Scheinbare Verschiebungen der gespeicherten Ladung kommen aufgrund von Feldkopplungen zwischen Speicherelementen vor. Der Grad dieser Kopplung nimmt notwendigerweise zu, wenn die Größe der Speicherzellenarrays infolge Verbesserungen der Produktionstechnik integrierter Schaltkreise verringert werden. Dieses Problem tritt am deutlichsten zwischen zwei Sätzen angrenzender Zellen auf, welche zu verschiedenen Zeiten programmiert worden sind. Ein Satz Zellen wird zum Hinzufügen eines Ladungspegels auf ihren Floating Gates programmiert, welcher einem Datensatz entspricht. Nachdem der zweite Satz Zellen mit einem zweiten Datensatz programmiert wird, scheinen die von den Floating Gates des ersten Satzes Zellen gelesen Ladungspegel aufgrund der Wirkung der Ladung auf den zweiten Satz Floating Gates, welche mit dem ersten gekoppelt sind, sich häufig von den programmierten zu unterscheiden. Dies ist als Yupin-Effekt bekannt und wird in US Patenten 5,867,429 und 5,930,167 beschrieben, wobei diese Patente hierin in ihrer Gesamtheit durch Bezugnahme eingebunden werden. Diese Patente beschreiben entweder physikalisches Isolieren der zwei Sätze Floating Gates voneinander oder ziehen die Wirkung der Ladung auf den zweiten Satz von Floating Gates in Betracht, wenn die des ersten Satzes gelesen wird. Ferner beschreibt US Patent 5,930,167 Verfahren zum selektiven Programmieren von Teilen eines Mehrzustandspeichers als Cache-Speicher in nur zwei Zuständen oder mit einem reduzierten Rand, um die notwendige Zeit zum anfänglichen Programmieren der Daten zu verkürzen. Diese Daten werden später gelesen und in dem Speicher in mehr als zwei Zuständen oder mit einem vergrößerten Rand re-programmiert. Beispiele solcher Arrays und deren Verwendung in Speichersystemen sind in US Patenten 5,095,344, 5,172,338, 5,602,987, 5,663,901, 5,430,859, 5,657,332, 5,712,180, 5,890,192 und 6,151,248 sowie in US Anmeldungen 09/505,555 und 09/67,344 angeführt. Es wird auch auf die Internationale Patentveröffentlichung WO 01/63614 Bezug genommen, welche einen Speicherbaustein offenbart, welcher eine Mehrzahl von Speicherzellen in zumindest zwei Gruppen gruppiert, wobei jede Zelle dazu imstande ist, in zumindest zwei Modi programmiert zu werden.
  • Ein NAND Array einer Bauart weist mehrere Speicherzellen, wie zum Beispiel 8, 16 oder sogar 32 auf, welche in einem Strang zwischen einer Bitleitung und einem Bezugspotential durch Select Transistoren an jedem Ende miteinander verbunden sind.
  • Wortleitungen sind mit Control Gates von Zellen in verschiedenen Strängen verbunden. Relevante Beispiele solcher Arrays und deren Betrieb werden in den US Patenten 5,570,315, 5,774,397 und 6,046,935 angeführt. In Kürze: Zwei Bit Daten von unterschiedlichen logischen Seiten von eingehenden Daten werden in einen von vier Zuständen der individuellen Zellen in zwei Schritten programmiert. Zuerst wird eine Zelle in einen Zustand gemäß einem Bit Daten programmiert und wenn die Daten es dann notwendig machen wird dann diese Zelle in einen anderen seiner Zustände gemäß dem zweiten Bit eingehender Daten re-programmiert.
  • Eine andere potentiell nachteilige Auswirkung, die Anzahl der Programmierzustände der individuellen Speicherzellen zu erhöhen, besteht in einer Reduzierung der Lebensdauer der Speicherzellen im Hinblick auf die Anzahl der Lösch/Programmier-Zyklen, welche sie überstehen können. Dies beruht auf der höheren Präzision der Programmierung, welche zum Programmieren erforderlich ist, um mehrere Zustände in einer Zelle zu speichern. Aufgrund der Ladung, welche in Dielektrika nach wiederholender Verwendung eingefangen wird, sowie aufgrund anderer Faktoren kann es eine längere Zeit zum Programmieren erfordern und es kann schwieriger sein, im Mehrzustand mit der notwendigen hohen Präzision zu arbeiten, nachdem die Speicherzellen eine große Anzahl von Zyklen durchlaufen haben.
  • Die vorliegende Erfindung richtet sich auf ein Verfahren, um eine Mehrzahl von Blöcken von nichtflüchtigen Speicherzellen in entweder zumindest vier Schwellenpegelzuständen oder in genau zwei Schwellenpegelzuständen kontrollierbar zu betreiben, wobei diese zumindest vier Schwellenpegelzustände über einem Betriebsschwellenfenster einer Speicherzelle voneinander getrennt sind. Dies betrifft auch ein Speichersystem umfassend eine Mehrzahl von Blöcken nichtflüchtiger Speicherzellen, welche auf diese Weise programmiert werden können. Gemäß der Erfindung wird zumindest einer aus dieser Vielzahl von Blöcken von Speicherzellen anfangs in zumindest vier dieser Schwellenpegelzustände betrieben, bis seine Verwendung eine Ermüdungsgrenze einer Anzahl von Lösch/Programmier-Zyklen erreicht, woraufhin dieser zumindest eine Block danach in diesen genau zwei Schwellenpegelzuständen, welche im Wesentlichen mit zwei dieser zumindest vier Schwellenpegelzuständen übereinstimmen, welche maximal voneinander getrennt sind, betrieben wird.
  • In der Praxis der Erfindung werden in einer Ausgestaltung normalerweise zumindest vier Zustände in jedes Speicherzellenspeicherelement programmiert, wobei zumindest zwei Bit pro Zelle gespeichert werden, aber mit der Vorkehrung, weniger Zustände pro Speicherelement bei einer ausgewählten Grundlage zu speichern, wenn es notwendig oder wünschenswert ist, die Programmierleistung zu verbessern oder die Lebensdauer eines Teils des Speichers hinsichtlich der Anzahl der Lösch- und Programmier-Zyklen, welche überstanden werden können, oder um einen anderen Vorteil zu erhalten. Zumindest werden normalerweise vier Zustände in einer Speicherzelle durch Programmieren des Speicherelements der Zelle in einen von zumindest vier Schwellenpegelbereichen zur Verfügung gestellt, welche über das Betriebsfenster von Schwellenpegeln voneinander getrennt sind. Wenn zur Speicherung von nur zwei Zuständen geschaltet wird, als Beispiel weniger Zustände als normal zu speichern, werden zwei der zumindest vier Schwellenpegelbereiche verwendet, welche am weitesten voneinander getrennt sind. Beim Implementieren in den Vier-Zustand NAND-Typ des oben beschrieben Speichers werden Bits von nur einer Seite auf einmal in die zwei Schwellenpegelzustände programmiert, welche voneinander durch den maximalen Betrag getrennt sind. Die Programmierung wird von vier auf zwei Zustände in einer ausgewählten Gruppe von Speicherzellen durch einfaches Auslösen des Schritts, die Programmierung des zweiten Seitendatenbits für die ausgewählten Zellen auszulassen, geschaltet.
  • Zusätzliche Merkmale, Vorteile und Anwendungen der Erfindung werden aus der folgenden Beschreibung beispielhafter Ausgestaltungen ersichtlich. Die Beschreibung sollte in Zusammenhang mit den beiliegenden Zeichnungen betrachtet werden, worin:
  • 1 ist ein Blockdiagramm eines nichtflüchtigen Speichersystems, in welchem die verschiedenen Aspekte zum Implementieren der vorliegenden Erfindung beschrieben werden,
  • 2 stellt einen existierenden Schaltkreis sowie eine Organisierung des Speicherarrays aus 1 bei einem NAND Typ dar,
  • 3 zeigt eine Schnittansicht entlang einer Spalte eines NAND Typs eines auf einem Halbleitersubstrat gebildeten Speicherarrays,
  • 4 ist eine Schnittansicht des Speicherarrays aus 3 entlang der Schnittlinie 4-4,
  • 5 ist eine Schnittansicht des Speicherarrays aus 3 entlang der Schnittlinie 5-5,
  • 6 stellt Tabelle 1 als Beispiel für Betriebsspannungen des NAND Speicherzellenarrays aus 2–5 zur Verfügung,
  • 7 stellt ein anderes Merkmal des NAND Speicherzellenarrays aus 2–5 dar,
  • 8 zeigt ein Beispiel einer existierenden Verteilung von Schwellenspannungen des NAND Speicherzellenarrays aus 2–5, wenn dieses in vier Zuständen betrieben wird,
  • 9 zeigt ein Beispiel eines Programmierspannungssignals, welches im Speicherzellenarray aus 2–5 verwendet werden kann,
  • 10A und 10B sind Schwellenspannungsverteilungen, welche eine Mehrzustandtechnik zum Programmieren des Speicherzellenarrays aus 2–5 veranschaulicht,
  • 11 bildet die Verteilungen der Mehrzustand-Spannungsschwellenpegel aus 10A und 10B mit hinzugefügten Lese- und Prüfbezugsspannungen nach und
  • 12 zeigt Verteilungen von Spannungsschwellenpegeln von Speicherzellen des Arrays aus 2–5 wenn diese in zwei Zuständen programmiert sind.
  • Beispiele nichtflüchtiger Speichersysteme
  • Mit Bezug auf 1–7 wird ein besonderes nichtflüchtiges Speichersystem beschrieben, in welchem die verschiedenen Aspekte der vorliegenden Erfindung implementiert sind, um besondere Beispiele zur Verführung zu stellen. 1 ist ein Blockdiagramm eines Flash-Speichersystems. Speicherzellenarray 1 umfassend eine Mehrzahl von in einer Matrix angeordneten Speicherzellen M, welche von einem Spaltenkontrollschaltkreis 2, einem Reihenkontrollschaltkreis 3, einem c-Source-Kontrollschaltkreis 4 und einem c-p-well-Kontrollschaltkreis 5 kontrolliert werden. Der Spaltenkontrollschaltkreis 2 ist mit Bitleitungen (BL) des Speicherzellenarrays 1 verbunden, um in Speicherzellen (M) gespeicherte zu Daten zu lesen, einen Zustand der Speicherzellen (M) während einer Programmier-Operation zu bestimmen sowie Potentialpegel der Bitleitungen (BL) zu kontrollieren, um die Programmierung freizuschalten oder die Programmierung zu sperren. Der Reihenkontrollschaltkreis 3 ist mit Wortleitungen (WL) verbunden, um eine der Wortleitungen (WL) auszuwählen, um eine Lesespannung anzuwenden, um eine Programmierspannung anzuwenden, welche mit den durch den Spaltenkontrollschaltkreis 2 kontrollierten Bitleitungs-Potentialen verbunden ist, sowie um eine Löschspannung anzuwenden, welche mit einer Spannung eines p-Typ-Gebiets gekoppelt ist (als "c-p-well" 21 in 3 beschriftet), auf welchem die Speicherzellen (M) gebildet werden. Der c-Source-Kontrollschaltkreis 4 kontrolliert eine gemeinsame Source-Leitung (als "c-Source" in 2 beschriftet), welche mit den Speicherzellen (M) verbunden sind. Der c-p-well-Kontrollschaltkreis kontrolliert die c-p-well-Spannung.
  • Die in den Speicherzellen (M) gespeicherten Daten werden durch den Spaltenkontrollschaltkreis 2 ausgelesen und werden zu externen I/O-Leitungen über eine I/O-Leitung und einem Eingabe/Ausgabe-Datenpuffer 6 ausgegeben. In den Speicherzellen zu speichernde Programmierdaten sind Input zum Eingabe/Ausgabe-Datenpuffer 6 über die externen I/O-Leitungen und werden zum Spaltenkontrollschaltkreis 2 transferiert. Die externen I/O-Leitungen sind mit einem Controller 20 verbunden.
  • Befehlsdaten zum Kontrollieren des Flash-Speicherbausteins sind Input in eine Befehls-Schnittstelle, welche mit dem Controller 20 verbundenen externen Kontrollleitungen verbunden sind. Die Befehlsdaten teilen dem Flash-Speicher mit, welche Operation angefordert wird. Der Eingangsbefehl wird zu einer State Machine 8 übertragen, welche den Spaltenkontrollschaltkreis 2, den Reihenkontrollschaltkreis 3, den c-Source-Kontrollschaltkreis 4, den c-p-well-Kontrollschaltkreis 5 sowie den Eingabe/Ausgabe-Datenpuffer 6 kontrolliert. Die State Machine 8 kann Statusdaten des Flash-Speichers wie READY/BUSY oder PASS/FAIL ausgeben.
  • Der Controller 20 ist oder kann mit einem Host-System verbunden werden wie zum Beispiel mit einem Arbeitsplatzrechner, einer Digitalkamera oder einem Minicomputer. Es ist der Host, der Befehle auslöst, wie beispielsweise Daten im Speicherarray 1 zu speichern oder daraus auszulesen und stellt solche Daten zur Verfügung beziehungsweise empfängt diese. Der Controller wandelt solche Befehle in Befehlssignale um, welche von den Befehlsschaltkreisen 7 interpretiert und ausgeführt werden können. Der Controller enthält üblicherweise auch Pufferspeicher für die in das Speicherarray zu schreibende oder aus dem Speicherarray zu lesen Daten. Ein typisches Speichersystem umfasst einen integrierten Schaltungschip 21, welcher den Controller 20 und einen oder mehrere integrierte Schaltungschips 22 umfasst, welche jeweils ein Speicherarray und damit verbundene Kontroll-, Eingabe/Ausgabe- und State Machine-Schaltkreise enthält. Die Tendenz besteht natürlich darin, das Speicherarray und die Kontrollschaltkreise eines Systems zusammen auf einem oder mehreren integrierten Schaltungschips zu integrieren. Das Speichersystem kann als ein Teil des Host-Systems eingebettet werden oder kann in einer Speicherkarte enthalten sein, welche in einen Verbindungssockel von Host-Systemen herausnehmbar einsetzbar ist. Solch eine Karte kann das komplette Speichersystem oder den Controller und das Speicherarray mit zugehörigen externen Schaltkreisen umfassen und kann in getrennten Karten zur Verfügung gestellt werden.
  • Mit Bezug auf 2 wird eine beispielhafte Struktur des Speicherzellenarrays 1 beschrieben. Ein Flash EEPROM eines NAND-Typs wird als Beispiel beschrieben. In einem spezifischen Beispiel sind die Speicherzellen (M) in 1.024 Blöcke unterteilt. Die in jedem Block gespeicherten Daten werden gleichzeitig gelöscht. Der Block ist somit die Mindesteinheit einer Anzahl von Zellen, welche gleichzeitig löschbar sind. In diesem Beispiel sind in jedem Block 8.512 Spalten enthalten, welche in gerade Spalten und ungerade Spalten unterteilt sind. Die Bitleitungen sind auch in gerade Bitleitungen (BLe) und ungerade Bitleitungen (BLo) unterteilt. Vier mit den Wortleitungen (WL0 zu WL3) verbundene Speicherzellen sind an jeder Gate Elektrode in Reihe verbunden um eine NAND Zelleinheit zu bilden. Ein Anschluss der NAND Zelleinheit ist mit der entsprechenden Bitleitung (BL) über einen ersten Select Transistor (S) verbunden, dessen Gate Elektrode mit einer ersten Select Gate Leitung (SGD) gekoppelt ist und ein anderer Anschluss ist mit der C-Source über einen zweiten Select Transistor (S) verbunden, dessen Gate Elektrode mit einer zweiten Select Gate Leitung (SGS) gekoppelt ist. Obwohl vier Floating Gate Transistoren in jeder Zelleinheit enthalten sind, wird für die Einfachheit eine höhere Anzahl von Transistoren, wie beispielsweise 8, 16 oder sogar 32 verwendet.
  • In diesem Beispiel werden während einer Lese- und Programmieroperation von Nutzdaten 4.256 Zellen (M) gleichzeitig ausgewählt. Die ausgewählten Zellen (M) haben dieselbe Wortleitung (WL), zum Beispiel WL2, und dieselbe Art Bitleitungen (BL), wie zum Beispiel die geraden Bitleitungen BLe0 bis BLe4255. Deshalb können 532 Bytes Daten gleichzeitig gelesen oder programmiert werden. Diese gleichzeitig gelesenen oder programmierten 532B Daten bilden eine "Seite" logisch. Deshalb kann ein Block zumindest acht Seiten speichern. Wenn jede Speicherzelle (M) zwei Bit Daten speichert, nämlich eine Mehrfachpegelzelle, speichert ein Block 16 Seiten im Fall von zwei Bit pro Zellenspeicherung. In dieser Ausgestaltung speichert das Speicherelement von jeder der Speicherzellen. In diesem Fall speichert das Floating Gate von jeder der Speicherzellen, zwei Bit Nutzdaten.
  • 3 zeigt eine Schnittansicht einer NAND Zelleinheit des Typs, welcher schematisch in 2 in Richtung der Bitleitung (BL) gezeigt ist. An einer Oberfläche eines p-leitenden Halbleitersubstrats 9 ist ein p-leitende Gebiet c-p-well 11 gebildet, wobei der c-p-well durch ein n-leitendes Gebiet 10 eingeschlossen ist, um den c-p-well vom p- leitenden Substrat elektrisch zu isolieren. Das n-leitende Gebiet 10 ist mit einer c-p-well-Leitung, welche aus einem ersten Metall MO besteht, über ein erstes Kontaktloch (CB) und eine n-leitende Diffusionsschicht 12 verbunden. Das p-leitende Gebiet c-p-well 11 ist auch mit der c-p-well-Leitung über das erste Kontaktloch (CB) und eine p-leitende Diffusionsschicht 13 verbunden. Die c-p-well-Leitung ist mit dem c-p-well-Kontrollschaltkreis 5 (1) verbunden.
  • Jede Speicherzelle hat ein Floating Gate (FG), welches einen Betrag der elektrischen Ladung entsprechend den in der Zelle gespeicherten Daten speichert, wobei die Wortleitung (WL) die Gate Elektrode bildet und die Drain und Source Elektroden aus der p-leitendenDiffusionsschicht 12 gebildet werden. Das Floating Gate (FG) ist auf der Oberfläche des c-p-well über einen Tunnel-Oxidfilm (14) gebildet. Die Wortleitung (WL) ist auf dem Floating Gate (FG) über einen Isolationsfilm (15) gestapelt. Die Source Elektrode ist mit der gemeinsamen Source-Leitung (c-source) verbunden, welche aus dem ersten Metall (MO) über den zweiten Select Transistor (S) und dem ersten Kontaktloch (CB) gebildet ist. Die gemeinsame Source-Leitung ist mit dem c-Source-Kontrollschaltkreis (4) verbunden. Die Drain Elektrode ist mit der Bitleitung (BL) verbunden, welche aus einem zweiten Metall (M1) gebildet wird, welche über den ersten Select Transistor (S), das erste Kontaktloch (CB), eine Zwischenverdrahtung des ersten Metalls (MO) und einem zweiten Kontaktloch (V1) verbunden ist. Die Bitleitung ist mit dem Spaltenkontrollschaltkreis (2) verbunden.
  • 4 und 5 zeigen Schnittansichten entlang einer Speicherzelle (Schnittlinie 4-4 in 3) beziehungsweise eines Select Transistors (Schnittlinie 5-5 in 3) in Richtung der Wortleitung (WL2). Jede Spalte ist von den benachbarten Spalten durch einen Graben isoliert, welcher im Substrat gebildet ist und mit Isolationsmaterial gefüllt ist, was als Shallow Trench Isolation (STI) bekannt ist. Die Floating Gates (FG) sind voneinander durch den STI und Isolationsfilm 15 sowie Wortleitung (WL) isoliert. Heutzutage ist ein Abstand zwischen dem Floating Gate (FG) im Begriff weniger als 0,1 μm zu werden und eine kapazitive Kopplung zwischen den Floating Gates hat zugenommen. Da die Gate Elektrode (SG) des Select Transistors (S) in den selben Herstellungsprozessschritten wie das Floating Gate (FG) und die Wortleitung (WL) gebildet wird, zeigt es eine gestapelte Gate Struktur. Diese zwei Select Gate Leitungen (SG) sind am Ende der Leitungen parallel geschaltet.
  • Tabelle I in 6 fasst Spannungen zusammen, welche dazu verwendet werden, das Speicherzellenarray 1 zu betreiben, wobei in einem spezifischen Beispiel jedes Floa ting Gate der Speicherzellen zwei Bit speichert und einen der Zustände "11", "10", "01", "00" aufweist. Diese Tabelle zeigt den Fall, bei dem die Wortleitung "WL2" und die Bitleitungen "BLe" zum Lesen und Programmieren ausgewählt sind. Durch Erhöhen von c-p-well zu einer Löschspannung von 20V und Erden der Wortleitungen (WL) eines ausgewählten Blocks sind die Daten des ausgewählten Blocks gelöscht. Da alle Wortleitungen (WL) der nicht ausgewählten Blöcke, Bitleitungen (BL), Select-Leitungen (SG) und c-Source in einen floating Zustand gesetzt werden, werden diese aufgrund einer kapazitiven Kopplung mit dem c-p-well fast auch bis zu 20V erhöht. Deshalb wird ein starkes elektrisches Feld nur auf die Tunnel-Oxidfilme 14 (4 und 5) der ausgewählten Speicherzellen (M) angewendet und die Daten der ausgewählten Speicherzellen werden gelöscht, weil ein Tunnel-Strom über den Tunnel-Oxidfilm 14 fließt. Die gelöschte Zelle ist in diesem Beispiel in einem der vier möglichen programmierten Zustände, nämlich "11".
  • Um Elektronen im Floating Gate (FG) während einer Programmieroperation zu speichern, ist die ausgewählte Wortleitung mit WL2 mit einem Programmier-Puls Vpgm verbunden und die ausgewählten Bitleitungen BLe sind geerdet. Um andererseits die Programmierung der Speicherzellen (M) zu sperren, in denen die Programmierung nicht stattfinden soll, sind die entsprechenden Bitleitungen BLe sowie die nicht ausgewählten Bitleitungen BLo mit Vdd, zum Beispiel 3V, einer Spannungsversorgung verbunden. Die nicht ausgewählten Wortleitungen WL0, WL1 und WL3 sind mit 10V verbunden, das erste Select Gate (SGD) ist mit Vdd verbunden und das zweite Select Gate (SGS) ist geerdet. Infolgedessen wird ein Kanalpotential der Speicherzelle (M), welche programmiert wird, auf 0V gesetzt. Das Kanalpotential bei der Hemmung der Programmierung wird auf ungefähr 6V infolge des Heraufziehen des Kanalpotentials durch die kapazitive Kopplung mit den Wortleitungen (WL) erhöht. Wie oben erklärt wird nur während der Programmierung an den Tunnel-Oxidfilmen 14 der Speicherzellen (M) ein starkes elektrisches Feld angewendet und der Tunnel-Strom fließt über den Tunnel-Oxidfilm 14 in der entgegengesetzten Richtung im Vergleich zum Löschen und dann wird der logische Zustand von "11" zu einem der anderen Zustände "10", "01, oder "00" verändert.
  • Bei den Lese- und Prüf-Operationen werden die Select Gates (SGD und SGS) und die nicht ausgewählten Wortleitungen (WL0, WL1 und WL3) auf eine Read Pass Spannung von 4,5V angehoben, um diese als Pass Gates zu bilden. Die ausgewählte Wortleitung (WL2) wird mit einer Spannung mit einem Pegel verbunden, welcher für jede Lese- und Prüf-Operation spezifiziert ist, um zu bestimmen, ob eine Schwellenspannung der betroffenen Speicherzelle einen solchen Pegel erreicht hat. Zum Beispiel ist die ausgewählte Wortleitung WL2 bei einer READ 10 Operation geerdet, so dass ermittelt wird, ob die Schwellenspannung höher als 0V ist. Bei diesem Lese-Fall kann gesagt werden, dass ein Lesepegel 0V beträgt. Bei einer VERIFY01 Operation wird die ausgewählte Wortleitung WL2 mit 2,4V verbunden, so dass geprüft wird, ob die Schwellenspannung 2,4V erreicht hat. Bei diesem Prüf-Fall kann gesagt werden, dass ein Prüfpegel 2,4V beträgt.
  • Die ausgewählten Bitleitungen (BLe) werden auf einen hohen Pegel, zum Beispiel 0,7V, vorgeladen. Wenn die Schwellenspannung höher als der Lese- oder Prüfpegel ist, hält der Potentialpegel der betroffenen Bitleitung (BLe) aufgrund der nichtleitenden Speicherzelle (M) den hohen Pegel aufrecht. Wenn die Schwellenspannung andererseits niedriger als der Lese- oder Prüfpegel ist, sinkt der Potentialpegel der betroffenen Bitleitung (BLe) aufgrund der leitenden Speicherzelle (M) auf einen niedrigen Pegel ab, zum Beispiel auf weniger als 0,5V. Weitere Details der Lese- und Prüf-Operationen werden unten erklärt.
  • 7 zeigt einen Teil des Spaltenkontrollschaltkreises 2 aus 1. Jedes Paar Bitleitungen (BLe und BLo) ist mit einem Datenspeicherteil 16 gekoppelt, welcher zwei Datenspeicherregister (DS1 und DS2) umfasst, wobei jedes in der Lage ist, ein Bit Daten zu speichern. Der Datenspeicherteil 16 tastet den Potentialpegel der ausgewählten Bitleitung (BL) während einer Lese- oder Prüf-Operationen ab und speichert dann die Daten auf eine binäre Weise und kontrolliert die Bitleitungsspannung in der Programmieroperation. Der Datenspeicherteil 16 wird durch Auswählen eines Signals von "EVENBL" und "ODDBL" selektiv mit der ausgewählten Bitleitung (BL) verbunden. Der Datenspeicherteil 16 ist auch mit der Eingabe/Ausgabe-Leitung gekoppelt, um die Lesedaten auszugeben und die Programmierdaten zu speichern. Die Eingabe/Ausgabe-Leitung ist, wie oben unter Bezugnahme auf 1 beschrieben, mit dem Eingabe/Ausgabe-Datenpuffer 6 verbunden.
  • Betrieb des Speichersystems mit mehr als zwei Zuständen pro Speicherelement
  • 8 stellt Schwellenspannungsverteilungen für das Speicherzellenarray 1 dar, wenn jedes Floating Gate Speicherelement zwei Bit Daten, nämlich vier Datenzustände in jeder Speicherzelle (M) speichert. Die Kurve 25 stellt eine Verteilung der Schwellenpegel VT der Zellen innerhalb des Arrays 1 dar, welche sich im gelöschten Zustand (Datenzustand "11") befinden, welche negative Schwellenspannungspegel sind. Die Schwellenpegelverteilungen 26 und 27 von Speicherzellen, welche "10" beziehungsweise "00" Nutzdaten speichern, liegen wie gezeigt zwischen 0V und 1V sowie zwischen 1V und 2V. Eine Kurve 28 zeigt die Zellenverteilung, welche in den "01" Datenzustand programmiert wor den sind, wobei der höchste Schwellenspannungspegel mehr als 2V und weniger als 4,5V der Read-Pass-Spannung beträgt.
  • In diesem Beispiel stammt jedes der zwei in einer einzelnen Speicherzelle (M) gespeicherten Bit aus einer unterschiedlichen logischen Seite. D.h. jedes Bit der in jeder Speicherzelle gespeicherten zwei Bit trägt eine voneinander verschiedene logische Seitenadresse. Auf das in 8 gezeigte rechte Seitenbit wird zugegriffen, wenn eine niedrigere Seitenadresse (= 0, 2, 4 ..., 16.382) eingegeben wird. Auf das linke Seitenbit wird zugegriffen, wenn eine obere Seitenadresse (= 1, 3, 5 ..., 16.383) eingegeben wird.
  • Um eine verbesserte Zuverlässigkeit zur Verfügung zu stellen, ist es für die individuellen Verteilungen besser, enger zu sein (Verteilung wird geschmälert), weil die dichtere Verteilung einen breiteren Leserand (Entfernung zwischen ihnen) hervorbringt. Gemäß der vorliegenden Erfindung wird die Verteilungsbreite ohne eine deutliche Verminderung der Programmiergeschwindigkeit dichter gemacht.
  • Gemäß dem Artikel "Fast and Accurate Programming Method for Multi-level NAND EEPROMs" Digest of 1995 Symposium on VLSI Technology, S. 129–130 erfordert es prinzipiell, eine Verteilung auf eine Breite von 0,2V zu beschränken, so dass die üblichen wiederholenden Programmierpulse zwischen Schritten um 0,2V erhöht werden. Um die Verteilung innerhalb einer Breite von 0,05V zu verdichten, sind Pulse mit einem Anstieg von 0,05V erforderlich. Um Zellen mit solch kleinen Schrittweitenerhöhung der Programmierspannung zu programmieren, wird die Programmierzeit um einen Faktor 4 vergrößert. Jedoch sind gemäß den Hauptaspekten der vorliegenden Erfindung wie unten beschrieben, solche signifikanten Erhöhungen der Programmierzeit unnötig um die Breite einer Schwellenspannungsverteilung zu reduzieren
  • 9 zeigt eine existierende Programmierpulstechnik. Es ist eine Programmierspannung Vpgm in Wellenform dargestellt. Die Programmierspannung Vpgm ist in viele Pulse unterteilt und um 0,2V Puls für Puls vergrößert. In diesem besonderen Beispiel beträgt der Anfangspegel Vpgm 12V.
  • In Perioden zwischen den Pulsen werden die Prüf- (Lese-) Operationen ausgeführt. D.h. der programmierte Pegel jeder Zelle, welche parallel programmiert wird, wird zwischen jedem Programmierpuls gelesen, um zu bestimmen, ob dieser gleich oder größer als der Prüfpegel ist, auf welchen diese programmiert wird. Wenn ermittelt wird, dass die Schwellenspannung einer gegebenen Speicherzelle den Prüfpegel überschritten hat, wird Vpgm durch Erhöhen der Spannung der Bitleitung von 0V auf Vdd, mit welcher die Strangzelleneinheit der gegebenen Zelle verbunden ist, entfernt. Die Programmierung von anderen Zellen, welche parallel programmiert werden, dauert an, bis diese wiederum ihre Prüfpegel erreichen. Wenn sich die Schwellenspannung während des letzten Programmierpulses der Zelle von unterhalb zu oberhalb des Prüfegels bewegt, ist die Verschiebung der Schwellenspannung gleich der Vpgm Schrittgröße von 0,2V. Deshalb werden die Schwellenspannungen innerhalb einer Breite von 0,2V kontrolliert.
  • 10A und 10B stellen eine spezifische existierende Technik dar, um eine 4-Zustand NAND-Speicherzelle in einem Array des oben beschrieben Typs zu programmieren. In einem ersten Programmierdurchlauf wird der Schwellenpegel der Zelle gemäß dem Bit von der niedrigeren logischen Seite gesetzt. Wenn dieses Bit "1" ist, wird nichts getan, da sich diese in diesem Zustand befindet, weil diese früher gelöscht worden ist. Wenn dieses Bit jedoch "0" ist, wird der Pegel der Zelle zum ersten programmierten Zustand 34 erhöht. Dies schließt den ersten Programmierdurchlauf ab.
  • In einem zweiten Programmierdurchlauf wird der Schwellenpegel der Zelle gemäß dem Bit gesetzt, welches in der Zelle aus der oberen logischen Seite gespeichert wird. Bei einer "1" findet keine Programmierung statt, da sich die Zelle in einem der Zustände 33 oder 34 in Abhängigkeit von der Programmierung des niedrigeren Seitenbits befindet, von denen beide ein oberes Seitenbit "1" tragen. Wenn das obere Seitenbit jedoch "0" ist, wird die Zelle ein zweites Mal programmiert. Wenn der erste Durchlauf darauf hinauslief, dass die Zelle im gelöschten Zustand 33 verbleibt, wird die Zelle von diesem Zustand zum höchstmöglichen Zustand 36, wie durch den oberen Pfeil in 10B gezeigt, programmiert. Wenn die Zelle jedoch in den Zustand 34 infolge des ersten Programmierdurchlaufs programmiert worden ist, wird die Zelle im zweiten Durchlauf von diesem Zustand weiter in Zustand 35 programmiert, wie durch den unteren Pfeil in 10B gezeigt. Das Ergebnis des zweiten Durchlaufs soll die Zelle in den Zustand programmieren, welcher dafür vorgesehen ist, eine "0" von der oberen Seite zu speichern, ohne das Ergebnis des ersten Programmierdurchlaufs zu verändern.
  • Wenn der Speicher in mehr als vier Zuständen betrieben wird, gibt es natürlich eine Anzahl von Verteilung innerhalb des definierten Betriebsschwellenfensters der Speicherzellen, welche gleich der Anzahl von Zuständen ist. Obwohl spezifische Bit-Muster jeder der Verteilungen zugeteilt worden sind, können ferner verschiedene Bit-Muster derart zugeteilt werden, in welchem Fall die Zustände, zwischen denen eine Programmierung erfolgt, von denjenigen verschieden sein können, welche in 10A und 10B gezeigt sind. Einige solcher Variationen werden im Hintergrund für NAND Systeme in den Patenten besprochen, auf welche zuvor Bezug genommen wurde. Weitere Techniken zum Reduzieren der Folgen des Yupin-Effektes in NAND und anderen Speicherarraytypen, welche in mehrfachen Zuständen betrieben werden, werden in der US Anmeldung 09/893 177 von Jian Chen, Tomoharu Tanaka, Yupin Fong und Khandker N. "Operating Techniques for Reducing Effects of Coupling Between Storage Elements of a Non-Volatile Memory Operated in Multiple Data States", angemeldet am 27.06.2001, beschrieben.
  • 11 stellt die Spannungen dar, welche dazu verwendet werden, jede Zelle auszulesen, um zu bestimmen, in welchem der vier Schwellenzustände sich die Zelle befindet. Die Spannungen Vv10, V00 und Vv01 sind Bezugsspannungen, welche dazu verwendet werden, die Speicherzustände 10, 00 und 01 von Speicherzellen zu lesen, beziehungsweise welche während der Programmierung zum Prüfen derer Zustände verwendet werden. Diese Überprüfung kommt normalerweise zwischen sich wiederholenden Programmierpulsen vor. Jede der sich ergebenden programmierten Verteilungen weisen wie gezeigt eine dieser Prüfspannungen auf, welche mit einem niedrigeren Rand der Verteilung übereinstimmt.
  • Die Spannungen 0, VR00 und VR01, welche ungefähr halbwegs zwischen den angrenzenden Verteilungen 33–36 angeordnet sind, werden dazu verwendet, Daten aus dem Speicherzellenarray zu lesen. Diese sind die Schwellenspannungen, mit denen der Schwellenspannungszustand jeder gelesener Zelle verglichen wird. Dies wird durch Vergleichen eines von der Zelle gemessenen Stromes oder Spannung mit Bezugsströmen beziehungsweise Spannungen erreicht. Zwischen diesen Lesespannungen und der programmierten Schwellenspannungsverteilungen existieren Ränder, was dadurch einige Verbreiterung der Verteilungen von Störungen und Ähnlichem wie oben besprochen erlaubt, solange die Verteilungen keine der gelesenen Spannungen 0, VR00 und VR01 überlappen. Da die Anzahl von Speicherzuständen ansteigt, wird dieser Rand jedoch reduziert und die Programmierung wird dann vorzugsweise mit mehr Präzision durchgeführt, um solche Verbreiterung zu vermeiden.
  • Betrieb des Speichersystems mit zwei Zuständen pro Speicherelement
  • Der Zweizustandbetrieb des oben beschriebenen Mehrzustandspeichers ist in 12 dargestellt. Nur die ersten zwei Zustände 33 und 36 aus 10 und 11 werden programmiert, welche in 12 mit 33' beziehungsweise 36' bezeichnet sind. Wenn ein in einer Zelle zu speicherndes Datenbit "1" ist, wird während einer Programmieroperation keine Maßnahme in Bezug auf diese Zelle durchgeführt. Deren Schwellenpegel bleibt innerhalb der gelöschten Schwellenpegelverteilung 33'. Wenn das in der Zelle zu speichernde Datenbit jedoch "0" ist, wird die Zelle in einer Weise wie in 9 dargestellt programmiert, um seinen Schwellenpegel in die Verteilung 36' zu bewegen. Das wird auf dieselbe Weise, wie in 10B dargestellt, durchgeführt, wenn ein oberes Seitenbit "0" vom gelöschten Zustand 33 in den programmierten Zustand 36 programmiert wird. Die Bezugsspannung Vv01 wird dazu verwendet, die Programmierung auf dieselbe Weise wie im Fall des Mehrzustands zu prüfen. Ein Vorteil dieser Technik besteht darin, dass es ziemlich einfach ist, einige der Zellen in zwei Zustände zu programmieren, während der Hauptteil des Speichers in mehrfache Zustände gemäß den oben beschriebenen Techniken programmiert wird. Oder es wird ein integrierter Schaltungschips erzeugt, welcher durch eine Sicherung oder eine Firmware innerhalb der State Machine 8 eingestellt werden kann, um das komplette Speicherzellenarray entweder im Mehrzustand oder Zweizustand zu betreiben. Die Programmierung bleibt beim Betrieb in zwei Zuständen dieselbe wie beim Betrieb in mehr als zwei Zuständen, außer dass beim Betrieb in nur zwei Zuständen die Programmierung der niedrigeren Seiten ausgelassen wird.
  • Das Lesen der individuellen Zellen verwendet die Referenz VR00 um zu bestimmen, ob ihre Schwellenzustände in die gelöschte Verteilung 33' oder die programmierte Verteilung 36' fällt. Das ist anders gegenüber einem Lesen eines Mehrzustands, bei dem die niedrigere Referenz 0 Volt und die höhere Referenz VR01 verwendet werden (11), um zu bestimmen, ob eine Zelle in einen der Zustände 33 oder 36 programmiert ist. Da während des Zweizustandbetriebs (12) keine Daten in die Mehrzustandverteilung 34 oder 35 (11) programmiert wurden, wird die Referenz VR00 ungleich Null welche sich ungefähr in der Mitte der Verteilungen 33' und 36' befindet, dazu verwendet wird, die Speicherzellen auszulesen, welche in zwei Zustände programmiert worden sind. Dies vergrößert signifikant die Ränder zwischen diesen Verteilungen und der während des Lesens verwendeten Referenz gegenüber derjenigen während einer Mehrzustand-Leseoperation. Weiteres Verbreitern und Bewegen dieser Verteilungen, sowohl wirkliche als auch scheinbare, können deshalb im Zwei-Zustandbetrieb toleriert werden.
  • Ein Hauptvorteil dieser Technik besteht in der Verminderung der Störeffekte von Ladungspegeln einer programmierten oder gelöschten Zelle, die aus Programmier-, Lese- und/oder Löschoperationen resultiert. Insbesondere die Verwendung des positiven Schwellenpegels ungleich null VR00 zum Lesen von Daten vergrößert die Toleranz der Speicherzellen gegenüber den Auswirkungen von Lesestörungen. Wie bekannt ist, neigt die Löschverteilung 33' dazu, infolge jener und anderer Zellen, welche in denselben Reihen gelesen werden, sich zu bewegen. Und diese Wirkung tritt häufiger ein, wenn die Speicherzellen mit einer großen Anzahl von Lösch/Programmier-Zyklen beansprucht werden. In einer Mehrheit von Anwendungen ist der gelöschte Zustand auch einer der programmierten Zustände. Wenn null Volt als ein Schwellenunterbrechungspegel verwendet wird, um Zellen innerhalb der negativen Schwellenverteilung 33', wie mit Bezug auf 11 beschrieben, zu lesen, kann eine positive Verschiebung dieser Verteilung im Laufe der Zeit die unerwünschte Wirkung haben, null Volt zu erreichen und sogar positiv werden. Das kann auch in existierenden Zweizustand (binären) Speichersystemen vorkommen, bei denen null Volt während des Lesens als Unterbrechungspunkt zwischen den zwei Schwellenpegeln, in welche die Speicherzellen programmiert wurden, verwendet werden. Aber weil die zweite programmierte Zustandverteilung 36' aus 12 durch einen wesentlichen Rand von der gelöschten Verteilung 33' infolge einer Programmierung mit dem Prüfpegel VR01 getrennt ist, erlaubt der höhere Leseschwellenunterbrechungspunkt VR00 signifikant eine positivere Verschiebung der Verteilung 33', bevor ihre gespeicherten Zustände falsch gelesen werden. Dies ist ein bedeutender Vorteil, das selbe Schwellenfenster für einen Zweizustandbetrieb wie für einen Mehrzustandbetrieb aufrechtzuerhalten.
  • Ein anderer Vorteil der Verwendung der vergrößerten Ränder aus 12 ist eine längere Zeitdauer, in welcher Daten beibehalten werden. Die Verteilungen 33' und 36' können sich um einen größeren Betrag verschieben, bevor ihre Datenpegel durch die Schwelle VR00 falsch gelesen werden. Die Rate, bei der solche Verschiebungen vorkommen, nimmt zu, während die Anzahl von Lösch/Programmier-Zyklen, unter denen die Speicherzellen beansprucht werden, ansteigt. Die Verminderung von Lesestörungen und/oder die Zunahme der Datenbeibehaltung führen deshalb auch zu einer längeren Lebenszeit des Speichers.
  • Die breiteren Ränder ermöglichen der Programmierung auch, pro Bit im Zweizustand-Fall viel schneller als bei Mehrfach-Bit Programmierung zu sein, da der letztendliche Schwellenpegel von jeder programmierten Zelle nicht in solch einer schmalen Verteilung enthalten zu sein braucht. Eine höhere ΔVpgm (9) oder höhere absolute Spannungen können dazu verwendet werden, die für die Programmierung einer Zelle notwendige Zeit zu verringern, was auf eine Ausweitung der Verteilung 36' hinauslaufen wird, was mit den höheren Rändern toleriert werden kann.
  • Es gibt viele Verwendungen einer Mehrzustandspeicherarchitektur, welche auch für einen binären Betrieb der oben beschriebenen Weise vorgesehen sind. Einige der Blöcke 1 (2) des Speichersystems können für die Zweizustandspeicherung vorgesehen werden, während die restlichen Blöcke mit Mehrzustandspeicherung in Betrieb sind.
  • Dies wird innerhalb der State Machine 8 festgelegt, wobei die Anzahl von Speicherzuständen während Programmieren und Lesen von der physikalischen Adresse abhängt oder von einer Adresse, welche mit der physikalischen Adresse des Blocks in Verbindung steht, in welche Daten programmiert oder gelesen werden.
  • In einer weiteren Anwendung werden Speicherzellenblöcke, in welche Daten am häufigsten geschrieben werden, in zwei Zuständen betrieben, während die verbleibenden Blöcke, welche weniger häufig umgeschrieben werden, im Mehrzustand betrieben werden. Beispiele von Daten, welche oft umgeschrieben werden, umfassen eine Tabelle von Speicherblöcken, in welche Nutzdaten gespeichert werden, so wie beispielsweise ein System File Allocation Table (FAT), Block-Zyklus-Zählungen und andere Overhead-Daten, welche als Teil eines Betriebes eines Flash EEPROM Systems gespeichert werden. Hinsichtlich der FAT Tabelle können deren häufige Aktualisierungen in diesen Host-Systemen leicht identifiziert werden, welche zum Schreiben einer kleineren Datenmenge vorgesehen sind, wenn die FAT Tabelle aktualisiert wird als wenn Nutzdaten gespeichert werden. Solche identifizierten FAT Tabellendaten werden dann vom Controller 20 (1) zu einem Block geleitet, welcher in zwei Zuständen betrieben wird. Hinsichtlich der Speicherzellenblock Experience Counts und anderer solcher Overhead-Daten kennt der Controller 20 die Blöcke, in denen solche Daten geschrieben werden. Daher wird der Betrieb von diesen Blöcken in zwei Zuständen festgelegt. Der vorzeitige Bedarf Blöcke, welche ihre Ermüdungsgrenze erreicht haben, zu ersetzen ist zumindest etwas kontrolliert, wenn diese nicht im Ganzen entfernt werden.
  • Eine andere Anwendung der Erfindung besteht darin, zumindest einige der Blöcke des Speicherarrays vom Mehrzustand- in den Zweizustand-Betrieb zu schalten, wenn dies für die Lebensdauer des Speichers vorteilhaft wird. Dies kann dynamisch getan werden, zum Beispiel für Blöcke, welche weit mehr umzuschreibende Daten als andere Blöcke erhalten. Ein anderes Beispiel besteht darin, ausgewählte Blöcke in den Zweizustand-Betrieb zu schalten, welche ihre Ermüdungsgrenze von Lösch/Programmier-Zyklen im Mehrzustand-Betrieb erreichen. Obwohl Gegebenheiten der Speicherzellen fortgesetzten Mehrzustandbetrieb ausschließen können, können diese danach in zwei Zuständen gemäß der mit Bezug auf 12 beschriebenen Technik weiter betrieben werden. Natürlich muss die doppelte Anzahl von Blöcken verwendet werden, um dieselbe Datenmenge in zwei Zuständen wie in vier Zuständen zu speichern. Zählungen der Anzahl von Lösch/Programmier-Zyklen der einzelnen Blöcke oder Gruppen von Blöcken sollten dann beibehalten werden, um die State Machine 8 mit Daten zu versorgen, aus denen bestimmt werden kann, wann Blöcke von einer Betriebsart in die andere geschaltet werden.
  • Die Aufbewahrung solcher Zählungen, welche in den einzelnen Blöcken gezählt werden, wird in US Patent 5,043,940 beschrieben. Alternativ können Zyklus-Zählungen zusammen in verschiedenen Blöcken, als diejenigen, welche gezählt werden, beibehalten werden, wie in der US Anmeldung 09/505,555, angemeldet am 17.02.2000, beschrieben wird. Eine besondere Technik, die Zyklus-Zählung zu generieren wird in US Anmeldung 09/662,032, angemeldet am 14.09.2000, beschrieben.
  • In der obigen Beschreibung besonderer Beispiele der vorliegenden Erfindung hat eine Mehrzustandoperation vier Zustände eingeschlossen. Natürlich kann eine Mehrzustandoperation mehr als vier Zustände einschließen, wie zum Beispiel acht oder sechzehn, wobei die Schwellenspannungsverteilungen viel schmaler gehalten werden und Ränder zwischen ihnen kleiner als die in 10 und 11 für vier Zustände gezeigten gemacht werden. Obwohl ein Zweizustandmodus als eine Alternative beschrieben worden ist, um größere Ränder, eine erweiterte Lebensdauer und eine Verbesserung der Leistungsfähigkeit der Programmierung zur Verfügung zu stellen, kann die Alternative ferner mehr als zwei Speicherzustände verwenden, welche geringer als die Anzahl der Zustände beim normalen Betrieb ist. Wenn zum Beispiel ein normaler Mehrzustandbetrieb sechzehn Zustände programmiert und liest, kann die Alternative auf vier von diesen Speicherzuständen eingeschränkt werden, welche um den maximalen Betrag, den Niedrigsten, den Höchsten und zwei andere gleichmäßig voneinander getrennte sind.
  • Alternative Verwendung von dielektrischen Speicherelementen
  • Die vorhergehenden Beispiele von Flash EEPROM Speicherzellen sind in Bezug auf den Typ der Zelle beschrieben worden, welcher leitende Floating Gates als Ladungsspeicherelemente verwertet. Jedoch kann die gegenwärtige Erfindung auch in einem System implementiert werden, welches ein ladungseinfangendes Dielektrikum als Speicherelement in individuellen Speicherzellen anstelle von Floating Gates verwendet. Das dielektrische Speicherelement wird zwischen einem leitenden Control Gate und dem Substrat innerhalb des Kanalgebiets der Zelle eingelegt. Obwohl das Dielektrikum in individuelle Elemente mit denselben Größen und Positionen wie das Floating Gate unterteilt werden kann, ist es gewöhnlich nicht notwendig dies zu tun, da Ladung lokal von solch einem Dielektrikum eingefangen wird. Das ladungseinfangende Dielektrikum kann sich über das gesamte Array erstrecken, außer in Bereichen, welche durch die Select Transistoren oder Ähnliches belegt sind.
  • Dielektrische Speicherelement-Speicherzellen werden allgemein in folgenden technischen Artikeln und folgendem Patent beschrieben: Chan et al., "A True Single- Transistor Oxide-Nitride-Oxide EEPROM Device," IEEE Electron Device Letters, Vol. EDL-8, No. 3, March 1987, S. 93–95; Nozaki et al., "A 1-Mb EEPROM with MONOS Memon Cell for Semiconductor Disk Application," IEEE Journal of Solid State Circuits, Vol. 26, No. 4, April 1991, S. 497–501, Eitan et al, "NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell," IEEE Electron Device Letters, Vol. 21, No. 11, November 2000, S. 543–545 sowie US Patent 5,851,881.
  • Es gibt zwei spezifische ladungseinfangende dielektrische Materialien und Konfigurationen, welche für den Gebrauch geeignet sind. Eines ist ein Dreischichtdielektrikum mit auf dem Substrat anfangs aufgewachsenem Siliziumdioxid, eine darüber liegende Schicht Siliziumnitrid sowie eine weitere Schicht Silikonoxid, welche auf der Siliziumnitridschicht aufgewachsen und/oder aufgetragen ist ("ONO"). Eine zweite Alternative besteht in einer einzelnen siliziumreichen Siliziumdioxidschicht, welche zwischen dem Gate und der Halbleitersubstratoberfläche eingeschoben ist. Dieses Material wird in den folgenden zwei Artikeln von DiMaria et al. beschrieben: "Electrically-alterable read-only-memory using Si-rich SIO2 injectors and a floating polycrystalline silicon storage layer" J. Appl. Phys. 52 (7), Juli 1981, S. 4825–4842 sowie Hori et al.," A MOSFET with Si-implanted Gate-SiO2 Insulator for Nonvolatile Memon Applications" IEDM 92, April 1992, S. 469–472.
  • Schlussfolgerung
  • Obwohl die gegenwärtige Erfindung in Form von spezifischen Beispielen und Variationen beschrieben worden ist, versteht sich, dass die Erfindung innerhalb des vollen Geltungsbereichs der folgenden Ansprüche geschützt werden soll.

Claims (11)

  1. Verfahren zum kontrollierten Betrieb einer Vielzahl von Blöcken von nichtflüchtigen Speicherzellen in entweder zumindest vier Schwellenpegelzuständen oder genau zwei Schwellenpegelzuständen, wobei diese zumindest vier Schwellenpegelzustände über ein Speicherzellenbetriebsschwellenfenster voneinander getrennt verteilt sind, dadurch gekennzeichnet, dass zumindest einer aus dieser Vielzahl von Blöcken von Speicherzellen anfangs in diesen zumindest vier Schwellenpegelzuständen betrieben wird, bis seine Verwendung eine Ermüdungsgrenze einer Anzahl von Lösch/Programmier-Zyklen erreicht, woraufhin dieser zumindest eine Block danach in diesen genau zwei Schwellenpegelzuständen betrieben wird, welche im Wesentlichen mit zwei von diesen zumindest vier Schwellenpegelzuständen übereinstimmen, welche maximal voneinander getrennt sind.
  2. Verfahren gemäß Anspruch 1, wobei die Speicherzellen zumindest innerhalb einem aus der Vielzahl von Blöcken in genau diesen zwei Schwellenpegelzuständen betrieben werden und die Speicherzellen innerhalb zumindest einem anderen aus der Vielzahl von Blöcken in zumindest diesen vier Schwellenpegelzuständen betrieben werden.
  3. Verfahren gemäß Anspruch 2, wobei eine Tabelle von Blöcken von Speicher, in welcher Benutzerdaten gespeichert werden, in Speicherzellen geschrieben wird, von denen zumindest einer aus der Vielzahl von Blöcken, der in genau diesen zwei Schwellenpegeln betrieben wird und die Benutzerdaten in Speicherzellen gespeichert werden, von denen zumindest eine andere aus der Vielzahl von Blöcken, die in diesen zumindest vier Schwellenpegelzuständen betrieben werden.
  4. Verfahren gemäß einem der vorhergehenden Ansprüche, wobei Lesen von Daten aus den individuellen Zellen von zumindest einigen der Blöcke, welche in genau diesen zwei der vier Schwellenpegelzuständen durch Gebrauch einer Schwellenreferenz gespeichert werden, welche einen anderen dazwischenliegenden von diesen zumindest vier Schwellenpegelzuständen haben als diese zwei am weitesten voneinander versetzen Schwellenpegelzustände.
  5. Verfahren gemäß Anspruch 4, wobei einer dieser zwei am weitesten voneinander versetzten Schwellenpegelzuständen ein gelöschter Zustand innerhalb eines negativen Bereichs des Betriebsschwellenfensters ist und diese gelesene Schwellenreferenz eine positive Spannung ungleich Null ist.
  6. Ein Verfahren gemäß einem der vorhergehenden Ansprüche in einem NAND Speichersystem.
  7. Verfahren gemäß Anspruch 1, wobei die Speicherzellen von individuellen Blöcken zu einem Extrem der Schwellenpegelzustände über das Betriebsschwellenfenster gelöscht werden und dann zumindest einige der gelöschten Speicherzellen von diesem einen extremen Schwellenpegelzustand zu anderen von diesen zumindest vier Schwellenpegelzuständen durch Verwendung von Prüfpegeln programmiert werden, welche sich über das Betriebsschwellenfenster zu anderen von diesen zumindest vier Schwellenpegelzuständen erstrecken, wenn in zumindest vier Schwellenpegelzuständen gearbeitet wird und wenn in genau zwei Schwellenpegelzuständen gearbeitet wird, werden zumindest einige der gelöschten Speicherzellen von diesem einen extremen Schwellenpegelzustand zu einem anderen von diesen zumindest vier Schwellenpegelzuständen durch Verwendung eines der Prüfpegel programmiert, welches maximal von diesem einen extremen Schwellenpegelzustand entfernt ist.
  8. Speichersystem umfassend eine Vielzahl von Blöcken von nichtflüchtigen Speicherzellen, welche in entweder zumindest vier Schwellenpegelzuständen oder genau zwei Schwellenpegelzuständen programmierbar sind, wobei diese zumindest vier Schwellenpegelzustände über ein Speicherzellenbetriebsschwellenfenster voneinander getrennt verteilt sind, dadurch gekennzeichnet, dass Mittel zum anfänglichen Programmieren zumindest eines aus dieser Vielzahl von Blöcken von Speicherzellen in zumindest vier Schwellenpegelzuständen bis seine Verwendung eine Ermüdungsgrenze von einer Anzahl von Lösch/Programmier-Zyklen erreicht und zum anschließenden Programmieren dieses zumindest einen Blocks in diesen genau zwei Schwellenpegelzuständen, welche im Wesentlichen mit zwei dieser zumindest vier Schwellenpegelzuständen übereinstimmen, welche maximal voneinander getrennt sind, aufweist.
  9. Speichersystem gemäß Anspruch 8, wobei eine Tabelle von Blöcken von Speicher, in welche Benutzerdaten gespeichert werden, in Speicherzellen aus diesem zumindest einen aus der Vielzahl von Blöcken geschrieben werden, die in diesen genau zwei Schwellenpegelzuständen betrieben werden und die Benutzerdaten in Speicherzellen von diesem zumindest anderen aus der Vielzahl von Blöcken gespeichert werden, welche in diesen zumindest vier Schwellenpegelzuständen betrieben werden.
  10. Speichersystem gemäß Anspruch 8 oder Anspruch 9, wobei einer dieser zwei am weitesten voneinander versetzten Schwellenpegelzustände ein gelöschter Zustand innerhalb eines negativen Bereichs des Betriebsschwellenfensters ist und wobei eine gelesene positive Spannung ungleich Null als Schwellenreferenz definiert ist, welche einen anderen dazwischenliegenden von diesen zumindest vier Schwellenpegelzuständen als diese zwei am weitesten voneinander versetzten Schwellenpegelzustände hat.
  11. Ein NAND Speichersystem gemäß einem der vorhergehenden Ansprüche.
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