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QUERVERWEIS AUF PARALLELE
ANMELDUNGEN
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Diese
Anmeldung beansprucht die Priorität einer parallelen, am 20.
Juni 2001 eingereichten Provisional US-Patentanmeldung mit dem Titel „Meth od
and Device for Reading Dual Bit Memory Cells Using Multiple Reference
Cells with Two Side Read" und
der Anmeldenummer 60/300,916, Veröffentlichungsnummer US 2003/081458
und
US 6,754,139 .
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GEBIET DER
ERFINDUNG
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Diese
Erfindung betrifft das Lesen von Doppelbit-Speicherzellen, und insbesondere
ein Verfahren zum Lesen von Doppelbit-Speicherzellen unter Verwendung
einer Vielzahl von beidseitig gelesenen Referenzzellen und einer
Y-Decodervorrichtung, ausgebildet für die zwei gelesenen Seiten.
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HINTERGRUND
DER ERFINDUNG
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Ein
herkömmlicher
nicht-flüchtiger
Speicher, wie beispielsweise ein Flash-Speicher, hat Speicherzellen, die jeweils
eine Vielzahl von Datenbits speichern. Eine Art von Speicherzelle
ist eine Doppelbit-Speicherzelle, die zwei Datenbits in einer einzelnen
Zelle speichern kann. 1 ist eine Konstruktionsdarstellung
einer herkömmlichen
Doppelbit-Speicherzelle. Die Speicherzelle 10 enthält einen
Steueranschluss 12, eine Nitrid-Speicherschicht 14 mit
einem linken Speicherbereich 20 und einem rechten Speicherbereich 22,
die jeweils ein Datenbit als ein Niveau einer Elektronenladung,
z.B. 24, speichern können,
zwei n-dotierte Diffusionsbereiche n1 und n2 in einer Substratschicht 16,
die in Abhängigkeit
davon, ob die Zelle programmiert, gelesen oder gelöscht wird,
als ein Source-Anschluss oder ein Drain-Anschluss dienen, und einen
Kanalbereich 18 in der Substratschicht 16 zwischen
n1 und n2, in dem ein Strom fließen kann, um den
Zustand der Zelle anzuzeigen. Die Speicherzelle kann anstelle mit
einem linken und einem rechten Nitrid-Speicherbereich auch mit schwebenden
Steueranschlüssen
für die
Ladungsspeicherung aufgebaut sein.
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Um
die Ladung 24 zum Beispiel im rechten Speicherbereich 22 zu
programmieren, wird eine hohe Spannung von z.B. 8,5 bis 10,5 V an
den Steueranschluss 12 angelegt, zwischen 4 und 6 V werden
an den n2-Bereich angelegt, der während des Programmierens als
Drain-Anschluss dient, und der n1-Bereich, der als Source-Anschluss
dient, wird auf 0 V geerdet. Die Kombination dieser Spannungen an
der Speicherzelle 10 bewirkt eine Glühelektroneninjektion aus dem
Kanal, die Elektronen in den Bereich 22 injiziert, die
sich nahe dem n2-Bereich
lokalisieren. Um die in der Speicherzelle 10 gespeicherte
Ladung 24 zu lesen, werden die Rollen des Source-Anschlusses
und des Drain-Anschlusses umgekehrt, zwischen 3,5–4,5 V werden
an den Steueranschluss 12 angelegt, zwischen 1–1,6 V werden
an dem Drain-Anschluss n1 angelegt, und der Source-Anschluss n2 wird
auf 0 V geerdet. Falls die Ladung gespeichert ist, wird die Schwellenspannung
(„Vt") der Speicherzelle 10 nahe
der Spannung des Steueranschlusses 12 sein. Dies erzeugt
eine kleine Spannungsdifferenz, die nicht ausreicht, um die Speicherzelle 10 einzuschalten,
und es fließt
etwas Strom durch den Kanal 18, wodurch ein niedrig programmierter
Zustand oder ein programmiertes Datenbit „0" angezeigt wird. Falls jedoch keine
Ladung gespeichert ist, wie im Fall bezüglich des Speicherbereichs 20,
ist Vt der Zelle viel niedriger als die Spannung am Steueranschluss 12.
Dies erzeugt eine Spannungsdifferenz, die groß genug ist, um die Speicherzelle 10 einzuschalten.
Dies lässt
einen deutlich höheren
Strom durch den Kanal 18 fließen, was einen hoch programmierten
Zustand oder ein gelöschtes
Datenbit „1" anzeigt.
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Ein
Y-Decoder wird benutzt, um Doppelbit-Speicherzellen in virtuellen
Basisarchitekturen zu lesen. Beim Y-Decodieren sind drei Auswahlen
erforderlich. Der Y-Decoder muss einen Drain-Anschluss, einen Source-Anschluss
und eine Bitleitung in der Nähe
des Drain-Anschlusses auswählen,
um vorzuladen und während des
Lesens eine Spannung zu halten, um ein Abfließen des Stroms zur nächsten Bitleitung
zu vermeiden.
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2 zeigt
einen herkömmlichen
Y-Decoder 30 zum Lesen einer Doppelbit-Speicherzelle. Der Y-Decoder 30 besitzt
Byteauswahl (BS) und Spaltenauswahl (CS)-Decoder. Es gibt globale
Metallbitleitungen (MBL) nach den Spaltenauswahldecodern und lokale
Diffusionsbitleitungen (DL) für
jeden Sektor nach dem Sektorauswahldecoder (SELn). Um mehrere Auswahlen
zu haben, werden vier (von acht) Auswahlsektoren und vier Auswahlspalten
ausgewählt.
Außerdem
wird zum Lesen einer Seite der Speicherzelle ein BSD für den Drain-Anschluss ausgewählt, ein
BSG wird für
den erdenden Source-Anschluss ausgewählt, und ein BSP wird zum Vorladen
und Halten der Bitleitungsspannung neben dem Drain-Anschluss ausgewählt. Somit
sind sechs Y-Decodierauswahlen erforderlich, d.h. die durch Kreise
und Dreiecke gekennzeichneten Transistoren für BDS, BSG und BSP in 2.
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Die
US 6,01 1,725 offenbart
ein Verfahren zum Lesen einer programmierten Doppelbit-Speicherzelle in
einer Halbleitervorrichtung mit einer Anordnung solcher Speicherzellen
und auch mit einer Vielzahl von Referenzzellen, wobei jede Speicherzelle
einen linken Speicherbereich zum Speicher eines ersten Datenbits
(hier als ein Normalbit bezeichnet) als ein Niveau Elektronenladung
und einen rechten Speicherbereich zum Speichern eines zweiten Datenbits
(hier als Komplementärbit
bezeichnet) als ein Niveau Elektronenladung aufweist, wobei jeder
Speicherbereich entweder einen niedrig programmierten Zustand, in
dem die Elektronenladung in dem Speicherbereich gespeichert ist,
oder einen hoch programmierten Zustand, in dem keine solche Elektronenladung
in dem Speicherbereich gespeichert ist, aufweist, und wobei jede
Speicherzelle vier mögliche
Datenzustände
00, 01, 10 und 11 besitzt, und wobei die Zellen der Anordnung für jeden
Datenzustand eine erwartete erste Verteilung von Schwellenwerten
zu einem Beginn der Lebensdauer der Anordnung und eine erwartete
zweite Verteilung von Schwellenwerten zu einem späteren Zeitpunkt
in der Lebensdauer der Anordnung haben, wobei die jeweiligen zweiten
Verteilungen für
die Datenzustände
10 und 01 sich weniger voneinander unterscheiden als die jeweiligen
ersten Verteilungen für
diese Datenzustände,
wobei das Verfahren die Schritte aufweist: Lesen eines Normalbits
einer ausgewählten
Speicherzelle und Erzeugen eines Normalbit-Ausgangssignals; Vergleichen
des Normalbit-Ausgangssignals mit einem durch eine der Referenzzellen
erzeugten, eine erste Schwellenspannung darstellenden Signal, um
erste Normalbit-Daten für
die ausgewählte Speicherzelle
zu erzeugen; Lesen eines Komplementärbits der ausgewählten Zellen
und Erzeugen eines Komplementärbit-Ausgangssignals;
Vergleichen des Komplementärbit-Ausgangssignals
mit dem die erste Schwellenspannung darstellenden Signal, um erste
Komplementärbit-Daten
für die
ausgewählte
Speicherzelle zu erzeugen.
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Da
zwei Datenbits in der Speicherzelle 10 gespeichert werden können, hat
sie vier mögliche
Datenzustände „11", „10", „01" und „00", und jeder Zustand
kann durch Setzen von Vt der Speicherzelle 10 auf einen bestimmten
Wert unterschieden werden, d.h. durch Speichern eines bestimmten
Ladungsniveaus in jedem Speicherbereich. In einer Anordnung solcher
Zellen kann der Bereich von Vt, um jeden Zustand zu unterscheiden,
zu Beginn der Lebensdauer der Speicherzellen, wenn sie anfänglich programmiert
werden, klar identifiziert werden, sodass man beim Lesen der Zellen
genaue Daten erhalten kann. Mit der Zeit bis zum Ende der Zellenlebensdauer
erzeugen jedoch Veränderungen
in der Zelle und andere Phänomene
ungenaue Lesevorgänge.
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3 zeigt
ein Beispiel der Vt-Verteilungen für in einer Anordnung von Speicherzellen
gespeicherte Daten. Die Kurve 32 zeigt die Vt-Verteilungen
für alle
vier Datenzustände
zu Beginn der Zellenlebensdauer, und die Kurve 34 zeigt
die Vt-Verteilungen
für alle
vier Datenzustände
am Ende der Zellenlebensdauer. Die Kurven zeigen eine Verschiebung,
einen Abfall, in der Vt-Verteilung für alle vier Datenzustände an.
Vt sinkt aufgrund eines Verlusts der gespeicherten Ladung während der
Zellenlebensdauer, was wiederum den Komplementärbit-Störabstand verringert. Dieses
Komplementärbit-Störphänomen tritt
auf, wenn eine Seite einer Speicherzelle programmiert wird, während Vt
der anderen Seite erhöht
wird. Umso mehr eine Seite programmiert wird, umso mehr wird Vt
der anderen Seite erhöht.
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Der
Ladungsverlust und der resultierende Abfall im Komplementärbit-Störabstand
sowie die Verschiebung in den Vt-Verteilungen stellen beim Lesen
von Daten aus den Speicherzellen ein Problem dar. Wie 3 zeigt,
ist es schwierig, ein Vt-Fenster
zwischen den Datenzuständen
zu programmieren, das groß genug
ist, um am Ende der Zellenlebensdauer zwischen Daten „0" und Daten „1" zu unterscheiden.
Deshalb ist es bei einer bestimmten Vt schwierig, zwischen den Datenzuständen „01" und „10" zu unterscheiden.
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Es
besteht Bedarf an einem Verfahren zum Lesen einer Doppelbit-Speicherzelle,
die die Wahrscheinlichkeit des Erzielens eines genauen Datenlesevorgangs über die
gesamte Speicherzellenlebensdauer, insbesondere am Ende der Zellenlebensdauer
erhöht.
Es besteht auch Bedarf an einer Y-Decoder-Architektur, die dieses
genauere Leseverfahren nutzt.
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Die
US 5,754,475 offenbart eine
Speicherzelle mit einem anderen Aufbau als
1. Diese
Zelle besitzt einen Ladungsspeicherbereich an dem schwebenden Steueranschluss,
aber ist programmiert, um einen von vier verschiedenen Ladungszuständen zu
haben. Der Zustand der Speicherzelle wird durch Anlegen einer Spannung
von nur einer Richtung und Vergleichen des Ausgangssignals mit drei
verschiedenen Referenzzellen mit unterschiedlichen Schwellenwerten
gelesen, um den Ladungszustand zu bestimmen.
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ZUSAMMENFASSUNG DER ERFINDUNG
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Ein
Leseverfahren gemäß einem
ersten Aspekt der vorliegenden Erfindung ist gekennzeichnet durch Vergleichen
des Normalbit-Ausgangssignals mit einem eine zweite Schwellenspannung,
die ebenfalls durch eine der Referenzzellen erzeugt wird, darstellenden
Signal, um zweite Normalbit-Daten für die ausgewählte Speicherzelle
zu erzeugen; Vergleichen des Komplementärbit-Ausgangssignals mit dem
die zweite Schwellenspannung darstellenden Signal, um zweite Komplementärbit-Daten
für die
Speicherzelle zu erzeugen; und Bestimmen des Datenzustandes der
ausgewählten
Speicherzelle in Abhängigkeit
von den ersten und zweiten Normalbit-Daten und den ersten und zweiten
Komplementärbit-Daten; und ist weiter
dadurch gekennzeichnet, dass die erste Schwellenspannung kleiner
als die zweite Schwellenspannung ist; dass die erste Schwellenspannung
zwischen der ersten Verteilung für
den Datenzustand 11 und der zweiten Verteilung für den Datenzustand 01 liegt,
wodurch selbst zur späteren
Zeit in der Lebensdauer der Zellenanordnung die ersten Normalbit-Daten
1 für den
Datenzustand 11 sind und 0 für
den Datenzustand 01 sind; dass die zweite Schwellenspannung zwischen
der zweiten Verteilung für
den Datenzustand 00 und der ersten Verteilung für den Datenzustand 10 liegt,
wodurch selbst zur späteren
Zeit in der Lebensdauer der Zellenanordnung die zweiten Normalbit-Daten 0 für den Datenzustand
00 sind und 1 für
den Datenzustand 10 sind; und dass der Unterschied zwischen der
ersten und der zweiten Schwellenspannung kleiner als der Unterschied
zwischen den jeweiligen zweiten Verteilungen für die Datenzustände 10 und
01 ist, wodurch, selbst wenn die ersten und die zweiten Normalbit-Daten
0 bzw. 1 für
beide Datenzustände
10 und 01 sind, die ersten und die zweiten Komplementärbit-Daten beide
0 für den
Datenzustand 10 sind und beide 1 für den Datenzustand 01 sind.
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In
einem Ausführungsbeispiel
der vorliegenden Erfindung ist das Verfahren unter Verwendung von zwei
entsprechenden Referenzzellen verwirklicht, um die in einer programmierten
Speicherzelle gespeicherten Daten zu bestimmen. In einem anderen
Ausführungsbeispiel
der vorliegenden Erfindung ist das Verfahren unter Verwendung von
drei entsprechenden Referenzzellen verwirklicht, um die in einer
programmierten Speicherzelle gespeicherten Daten zu bestimmen.
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Ein
Schlüsselvorteil
des Verfahrens zum Lesen von Doppelbit-Speicherzellen gemäß der vorliegenden Erfindung
ist das genauere Lesen der Speicherzelle über die Lebensdauer der Speichervorrichtung.
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Gemäß einem
zweiten Aspekt der vorliegenden Erfindung ist eine Halbleitervorrichtung
vorgesehen, mit einer Anordnung von programmierbaren Doppelbit-Speicherzellen und
auch mit mehreren Referenzzellen, wobei jede Speicherzelle einen
linken Speicherbereich zum Speichern eines ersten Datenbits (hier
als ein Normalbit bezeichnet) als ein Niveau Elektronenladung und
einen rechten Speicherbereich zum Speichern eines zweiten Datenbits
(hier als ein Komplementärbit
bezeichnet) als ein Niveau Elektronenladung aufweist, wobei jeder
Speicherbereich wahlweise programmierbar ist, um entweder einen
niedrig programmierten Zustand, in dem die Elektronenladung im Speicherbereich
gespeichert ist, oder einen hoch programmierten Zustand, in dem
keine solche Elektronenladung in dem Speicherbereich gespeichert
ist, besitzt, und wobei jede Speicherzelle vier mögliche Datenzustände 00,
01, 10 und 11 besitzt, und wobei die Zellen der Anordnung für jeden Datenzustand
eine erwartete erste Verteilung von Schwellenwerten zu einem Beginn
der Lebensdauer der Anordnung und eine erwartete zweite Verteilung
von Schwellenwerten zu einer späteren
Zeit in der Lebensdauer der Anordnung haben, wobei sich die jeweiligen
zweiten Verteilungen für
die Datenzustände
10 und 01 voneinander weniger als die jeweiligen ersten Verteilungen
für diese
Datenzustände
unterscheiden, wobei die Vorrichtung aufweist: eine Einrichtung
zum Lesen eines Normalbits einer ausgewählten Speicherzelle und Erzeugen
eines Normalbit-Ausgangssignals; eine Einrichtung zum Vergleichen
des Normalbit-Ausgangssignals mit einem eine erste Schwellenspannung,
die durch eine der Referenzzellen erzeugt wird, darstellenden Signal, um
erste Normalbit-Daten für
die ausgewählte
Speicherzelle zu erzeugen; eine Einrichtung zum Lesen eines Komplementärbits der
ausgewählten
Zelle und Erzeugen eines Komplementärbit-Ausgangssignals; eine
Einrichtung zum Vergleichen des Komplementärbit-Ausgangssignals mit dem
die erste Schwellenspannung darstellenden Signal, um erste Komplementärbit-Daten
für die
ausgewählte
Speicherzelle zu erzeugen; gekennzeichnet durch eine Einrichtung
zum Vergleichen des Normalbit-Ausgangssignals mit einem eine zweite Schwellenspannung,
die ebenfalls durch eine der Referenzzellen erzeugt wird, darstellenden
Signal, um zweite Normalbit-Daten für die ausgewählte Speicherzelle
zu erzeugen; eine Einrichtung zum Vergleichen des Komplementärbit-Ausgangssignals
mit dem die zweite Schwellenspannung darstellenden Signal, um zweite Komplementärbit-Daten
für die
Speicherzelle zu erzeugen; und eine Einrichtung zum Bestimmend des
Datenzustandes der ausgewählten
Speicherzelle in Abhängigkeit
von den ersten und den zweiten Normalbit-Daten und den ersten und
den zweiten Komplementärbit-Daten;
und weiter dadurch gekennzeichnet, dass die erste Schwellenspannung
kleiner als die zweite Schwellenspannung ist; dass die erste Schwellenspannung
zwischen der ersten Verteilung für
den Datenzustand 11 und der zweiten Verteilung für den Datenzustand 01 liegt, wodurch
selbst zur späteren
Zeit in der Lebensdauer der Zellenanordnung die ersten Normalbit-Daten
1 für den
Datenzustand 11 sind und 0 für
den Datenzustand 01 sind; dass die zweite Schwellenspannung zwischen der
zweiten Verteilung für
den Datenzustand 00 und der ersten Verteilung für den Datenzustand 10 liegt,
wodurch selbst zur späteren
Zeit in der Lebensdauer der Zellenanordnung die zweiten Normalbit-Daten
0 für den Datenzustand
00 sind und 1 für
den Datenzustand 10 sind; und dass der Unterschied zwischen der
ersten und der zweiten Schwellenspannung kleiner als der Unterschied
zwischen den jeweiligen zweiten Verteilungen für die Datenzustände 10 und
01 ist, wodurch, selbst wenn die ersten und die zweiten Normalbit-Daten
0 bzw. 1 für
beide Datenzustände
10 und 01 sind, die ersten und die zweiten Komplementärbit-Daten beide 0 für den Datenzustand
10 und beide 1 für
den Datenzustand 01 sind.
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Gemäß einem
dritten Aspekt der vorliegenden Erfindung ist ein Verfahren zum
Herstellen einer Halbleitervorrichtung vorgesehen, die eine Anordnung
von programmierbaren Doppelbit-Speicherzellen aufweist und auch
mehrere Referenzzellen aufweist, wobei jede Speicherzelle einen
linken Speicherbereich zum Speichern eines ersten Datenbits (hier
als ein Normalbit bezeichnet) als einem Niveau Elektronenladung
und einen rechten Speicherbereich zum Speichern eines zweiten Datenbits
(hier als ein Komplementärbit
bezeichnet) als ein Niveau Elektronenladung aufweist, wobei jeder
Speicherbereich wahlweise programmierbar ist, um entweder einen
niedrig programmierten Zustand, in dem die Elektronenladung in dem
Speicherbereich gespeichert ist, oder einen hoch programmierten
Zustand, in dem keine solche Elektronenladung in dem Speicherbereich gespeichert
ist, zu haben, wobei jede Speicherzelle vier mögliche Datenzustände 00,
01, 10 und 11 besitzt und die Speicherzellen der Anordnung für jeden
Datenzustand eine erwartete erste Verteilung von Schwellenwerten
zu einem Beginn der Lebensdauer der Anordnung und eine erwartete
zweite Verteilung der Schwellenwerte zu einer späteren Zeit in der Lebensdauer
der Anordnung haben, wobei sich die jeweiligen zweiten Verteilungen
für die
Datenzustände
10 und 01 voneinander weniger als die jeweiligen ersten Verteilungen
für diese Datenzustände unterscheiden,
wobei die Referenzzellen im fertig gestellten Gerät benutzt
werden, um wenigstens eine erste und eine zweite Schwellenspannung
zu erzeugen, und wobei das fertig gestellte Gerät in der Lage ist, ein Normalbit
und ein Komplementärbit
einer ausgewählten
Speicherzelle zu lesen, um ein Normalbit-Ausgangssignal bzw. ein
Komplementärbit-Ausgangssignal zu
erzeugen, und auch in der Lage ist, das Normalbit-Ausgangssignal mit
die erste und die zweite Schwellenspannung darstellenden Signalen
zu vergleichen, um erste bzw. zweite Normalbit-Daten für die ausgewählte Speicherzelle
zu erzeugen, und das Komplementärbit-Ausgangssignal
mit den die erste und die zweite Schwellenspannung darstellenden
Signalen zu vergleichen, um die ersten bzw. die zweiten Komplementärbit-Daten
für die
ausgewählte
Speicherzelle zu erzeugen, und auch in der Lage ist, den Datenzustand
der ausgewählten
Speicherzelle in Abhängigkeit
von den ersten und den zweiten Normalbit-Daten und den ersten und
den zweiten Komplementärbit-Daten zu bestimmen, wobei
das Herstellungsverfahren aufweist: Programmieren der zum Erzeugen
der Schwellenspannungen benutzten Referenzzellen derart, dass in
der fertig gestellten Vorrichtung die erste Schwellenspannung kleiner als die
zweite Schwellenspannung ist, dass die erste Schwellenspannung zwischen
der ersten Verteilung für den
Datenzustand 11 und der zweiten Verteilung für den Datenzustand 01 liegt,
wodurch selbst zur späteren Zeit
in der Lebensdauer der Zellenanordnung die ersten Normalbit-Daten
1 für den
Datenzustand 11 sind und 0 für
den Datenzustand 01 sind; dass die zweite Schwellenspannung zwischen
der zweiten Verteilung für
den Datenzustand 00 und der ersten Verteilung für den Datenzustand 10 liegt,
wodurch selbst zur späteren
Zeit in der Lebensdauer der Zellenanordnung die zweiten Normalbit-Daten
0 für den
Datenzustand 00 sind und 1 für den
Datenzustand 10 sind; und dass der Unterschied zwischen der ersten
und der zweiten Schwellenspannung kleiner als der Unterschied zwischen
den jeweiligen zweiten Verteilungen für die Datenzustände 10 und 01
ist, wodurch, selbst wenn die ersten und die zweiten Normalbit-Daten
0 bzw. 1 für
beide Datenzustände
10 und 01 sind, die ersten und die zweiten Komplementärbit-Daten beide 0 für den Datenzustand
10 und beide 1 für
den Datenzustand 01 sind.
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Die
vorliegende Erfindung sieht auch eine Y-Decoder-Architektur vor,
die zum Lesen der Doppelbit-Speicherzellen verwendet wird. Es gibt
zwei Schlüsselvorteile
für die
Y-Decoder-Architektur gemäß der vorliegenden
Erfindung. Ein Vorteil ist, dass er weniger Byteauswahlleitungen
sowie Byteauswahltransistoren benutzt. Der andere besteht darin,
dass er weniger Programmzeit erfordert.
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KURZBESCHREIBUNG DER ZEICHNUNGEN
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Die
obigen Aspekte und zugehörigen
Vorteile der vorliegenden Erfindung werden unter Bezug auf die folgende
detaillierte Beschreibung in Zusammenhang mit den beiliegenden Zeichnungen
besser verständlich. Darin
zeigen:
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1 eine
Konstruktionsdarstellung einer herkömmlichen Doppelbit-Speicherzelle;
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2 einen
früheren
Y-Decoder zum Lesen einer Doppelbit-Speicherzelle;
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3 ein
Beispiel der Vt-Verteilungen für
Daten, die in einer Anordnung von Speicherzellen gespeichert sind;
-
4 ein
Verfahren zum Lesen wenigstens einer programmierten Doppelbit-Speicherzelle gemäß einem
bevorzugten Ausführungsbeispiel
der vorliegenden Erfindung;
-
5 die
Programmierparameter für
Ref1, Ref2 und Ref3;
-
6 die
Programmierparameter für
Ref1 und Ref2;
-
7 die
Programmierparameter für
Ref1, Ref2 und Ref3;
-
8 einen
Y-Decoder 50 gemäß einem
bevorzugten Ausführungsbeispiel
der vorliegenden Erfindung;
-
9 ein
Blockschaltbild einer Schaltung 60, die dem Zuführen von
DATABn, DATABn + 8 und DATABPqv-Signalen zum Y-Decoder und zum Bereitstellen
der Eingangssignale SAIN und SAREF zum Leseverstärker 68 zum Bestimmen
von OUT 70, das die gelesenen Daten in der Speicherzelle
bestimmt, verwendet wird;
-
10 Cascode 62 gemäß der vorliegenden
Erfindung, wobei Cascode 62 die Drain-Spannung zum Lesen
bereitstellt;
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11 Cascode_pre 64 gemäß der vorliegenden
Erfindung; wobei Cascode_pre 64 die Spannung für die Vorladung
bereitstellt;
-
12 zwei
Programmieransätze,
die einen Vorteil eines Y-Decoders gemäß der vorliegenden Erfindung
zeigen;
-
13 ein
Schaubild, das die Gesamtzahl der Busleitungen vergleicht, die für die vorliegende
Erfindung und den Stand der Technik benötigt werden.
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DETAILLIERTE BESCHREIBUNG
DER ERFINDUNG
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Die
vorliegende Erfindung sieht ein Verfahren zum Lesen von Doppelbit-Speicherzellen
unter Verwendung mehrerer Referenzzellen vor. Jede Speicherzelle
und jede Referenzzelle ist vorzugsweise von dem in 1 dargestellten
Typ, mit einem linken und einem rechten Nitrid-Speicherbereich,
der Normalbit- bzw. Komplementärbit-Daten
speichern kann. Obwohl Speicherbereiche bestehend aus einer Nitridschicht
bevorzugt sind, wird der Fachmann einfach erkennen, dass das hier
erläuterte
detaillierte Verfahren für
die Realisierung mit Zellen modifiziert werden kann, die Speicherbereiche
aufweisen, die schwebende Steueranschlüsse sind. Die Speicherzellen
sind in einer Anordnung angeordnet, um eine Speichervorrichtung
zu bilden. Ein Ausführungsbeispiel
dieser Erfindung verwendet zwei Referenzzellen, und ein weiteres
Ausführungsbeispiel
verwendet drei Referenzzellen.
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4 veranschaulicht
ein Verfahren 100 zum Lesen wenigstens einer programmierten
Doppelbit-Speicherzelle gemäß einem
bevorzugten Ausführungsbeispiel
der vorliegenden Erfindung. In Schritt 105 wird jede Referenzzelle
entsprechend mehreren Programmierparametern programmiert. Die Programmierparameter
werden nachfolgend im Detail diskutiert und hängen von der Anzahl programmierter
Referenzzellen für
eine gegebene Speichervorrichtung ab. Die oben diskutierte Programmiertechnik
wird bevorzugt verwendet, wobei die Gate-Programmierspannung 9,5V
beträgt
und die Drain-Programmierspannung 5V beträgt.
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In
Schritt 110 wählt
der Y-Decoder eine zu lesende Speicherzelle aus und liest in Schritt 115 das
Normalbit der Zelle, um ein Normalbit-Ausgangssignal zu erzeugen.
Dieses Ausgangssignal ist im Allgemeinen ein Strom, der in eine
Spannung umgesetzt wird. Die beim Programmieren und Lesen der Speicherzellen
benutzten bevorzugten Schaltungen sind in 10 bis 13 dargestellt
und werden nachfolgend im Detail erläutert. Die oben erläuterte Technik
zum Lesen einer Doppelbit-Zelle wird bevorzugt verwendet, wobei
die Gate-Lesespannung 4,2V beträgt
und die Drain-Lesespannung 1,2V beträgt. In Schritt 120 wird
das Normalbit-Ausgangssignal der Speicherzelle mit Ausgangsspannungssignalen
verglichen, die durch eine Referenzzellen-Kaskadenschaltung erzeugt
werden, um die Normalbit-Zellendaten zu bestimmen. Die Kaskadenschaltung
zum Erzeugen des Referenzzellen-Ausgangssignals ist dem Fachmann
bekannt.
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In
Schritt 125 werden die Komplementärbit-Daten der ausgewählten Speicherzelle
gelesen, um ein Komplementärbit-Ausgangssignal
zu erzeugen. Das Komplementärbit-Ausgangssignal
der Speicherzelle wird in Schritt 130 mit Ausgangsspannungssignalen
verglichen, die durch die Referenzzellen erzeugt werden, um die
Komplementärbit-Zellendaten
zu bestimmen. Schließlich
wird in Schritt 135 bestimmt, ob irgendwelche weiteren
Speicherzellen gelesen werden müssen.
Falls dies der Fall ist, dann werden die Schritte 110 bis 135 wiederholt,
bis alle relevanten Speicherzellen gelesen worden sind.
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Wie
oben erwähnt,
verwendet ein Ausführungsbeispiel
der vorliegenden Erfindung zwei programmierte Referenzzellen Ref1
und Ref2, um die Speicherzellendaten zu bestimmen. In diesem Ausführungsbeispiel werden
Ref1 und Ref2 programmiert und ihre Vt entsprechend den folgenden
Programmierparametern eingestellt, um den Inhalt der Speicherzellen
vom Beginn bis zum Ende der Lebensdauer der Speichervorrichtung genau
zu bestimmen. Diese Programmierparameter werden basierend auf den
Vt-Verteilungen für
die Speicherzellendaten zu Beginn und am Ende der Lebensdauer bestimmt,
wie in
5 und
6 dargestellt und weiter in
der nachfolgenden Tabelle 1 dargestellt: Tabelle
1
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Die
Programmierparameter realisieren die folgenden Bedingungen:
- (1) Programmieren von Ref1 niedriger als Ref2;
- (2) Programmieren von Ref1 zwischen den Vt-Werten für die Daten
11 bei BOL und die Daten 01 bei EOL, wobei Ref1 bei EOL 1 für die Speicherzellendaten
11 und bei EOL 0 für
die Speicherzellendaten 01 liest;
- (3) Programmieren von Ref2 zwischen den Vt-Werten für die Daten
00 bei EOL und die Daten 10 bei BOL, wobei Ref2 bei EOL 0 für die Speicherzellendaten
00 und bei EOL 1 für
die Speicherzellendaten 10 liest; und
- (4) Programmieren von ΔVt
zwischen Ref1 und Ref2 kleiner als ΔVt zwischen den Normalbits und
den Komplementärbits
für die
Zellendaten 01 oder 10, d.h. Vt von Ref2 – Vt von Ref1 < (Vt01 – Vt10),
wobei, falls die Normalbit-Referenzdaten
01 sind, die Komplementärbit-Referenzdaten
00 für
die Speicherzellendaten 10 und 11 für die Speicherzellendaten 01
lesen müssen.
Vorzugsweise wird Ref1 auf 2,30 V gesetzt und Ref2 wird auf 3,45
V gesetzt.
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Das
Programmieren von Ref1 und Ref2 gemäß den obigen Parametern entspricht
den Normalbit- und den Komplementärbit-Daten für Ref1 bzw.
Ref2 für
jeden Speicherzellendatenzustand, wie nachfolgend in Tabelle 2 darstellt: Tabelle
2
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Die
Speicherzellendaten können
dann durch Lesen der Normalbits und der Komplementärbits von Ref1
und Ref2 entsprechend Tabelle 3 bestimmt werden: Tabelle
3
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Tabelle
3 zeigt einen weiteren wichtigen Parameter, Vt für Ref1 und Ref2 kann nicht
so gesetzt werden, dass die Normalbit-Daten für Ref1 und Ref2 0 bzw. 1 sind
und die Komplementärbit-Daten
für Ref1
und Ref2 0 bzw. 1 sind.
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In
einem weiteren Ausführungsbeispiel
der vorliegenden Erfindung werden drei programmierte Referenzzellen
Ref1, Ref2 und Ref3 benutzt, um die Speicherzellendaten zu bestimmen.
Dieses Verfahren sieht eine noch größere Flexibilität bei den
Einstellungen der Referenz-Vt vor. 5 und 7 zeigen
die Programmierparameter für
Ref1, Ref2 und Ref3. Die Programmierparameter enthalten:
- (1) Programmieren von Ref1 niedriger als Ref2;
- (2) Programmieren von Ref3 zwischen Ref1 und Ref2, wobei (Vt
von Ref2 – Vt
von Ref1) > (Vt von
Ref3 – Vt
von Ref1) oder (Vt von Ref2 – Vt
von Ref3);
- (3) Programmieren von Ref1 zwischen den Vt-Werten für die Daten
11 bei BOL und die Daten 01 bei EOL, wobei Ref1 bei EOL 1 für die Speicherzellendaten
11 und bei EOL 0 für
die Speicherzellendaten 01 liest;
- (4) Programmieren von Ref2 zwischen den Vt-Werten für die Daten
00 bei EOL und die Daten 10 bei BOL, wobei Ref2 bei EOL 0 für die Speicherzellendaten
00 und bei EOL 1 für
die Speicherzellendaten 10 liest; und
- (5) Programmieren von ΔVt
zwischen Ref1 und Ref3 oder zwischen Ref2 und Ref3 kleiner ΔVt zwischen den
Normalbits und den Komplementärbits
für die
Zellendaten 01 oder 10, d.h. (Vt von Ref3 – Vt von Ref1) < (Vt01 – Vt10)
oder (Vt von Ref2 – Vt
von Ref3) < (Vt01 – Vt10),
wobei, falls die Normalbit-Daten für Ref1 und Ref2 jeweils 01
sind, die Komplementärbit-Daten für Ref3 0
für die
Speicherzellendaten 10 und 1 für die
Speicherzellendaten 01 lesen müssen.
Vorzugsweise wird Ref1 auf 2,30 V gesetzt, Ref2 wird auf 3,45 V
gesetzt und REF3 wird auf 2,88 V gesetzt.
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Das
Programmieren von Ref1, Ref2 und Ref3 gemäß den obigen Parametern entspricht
den Normalbit- und Komplementärbit-Daten
für Ref1,
Ref3 bzw. Ref2 für
jeden Speicherzellendatenzustand, wie nachfolgend in Tabelle 4 dargestellt.
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Die
Speicherzellendaten können
dann durch Lesen der Normalbits und der Komplementärbits der
entsprechenden Ref1, Ref2 und Ref3 gemäß Tabelle 5 bestimmt werden.
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Die
Tabelle 5 zeigt zwei weitere wichtige Parameter. Zuerst kann Vt
für Ref1,
Ref2 und Ref3 nicht so eingestellt werden, dass die Normalbit-Daten
für Ref1,
Ref3 und Ref2 0, 1 bzw. 1 betragen und die Komplementärbit-Daten
für Ref1,
Ref3 und Ref2 0, 1 bzw. 1 betragen. Außerdem kann Vt für Ref1,
Ref3 und Ref2 nicht so eingestellt werden, dass die Normalbit-Daten
für Ref1,
Ref3 und Ref2 0, 0 bzw. 1 betragen und die Komplementärbit-Daten
für Ref1,
Ref3, Ref2 0, 0 bzw. 1 betragen.
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8 zeigt
einen Y-Decoder 50 gemäß einem
bevorzugten Ausführungsbeispiel
der vorliegenden Erfindung zur Verwendung beim Programmieren und
Lesen von Doppelbit-Zellen. Der Y-Decoder 50 weist einen Eingang
DATAB(n), z.B. DATAB(0), und einen Eingang DATAB(n + 8), z.B. DATAB(8),
zum Decodieren einer Drain-Spannung zum Lesen für die Normalbit- und die Komplementärbit-Daten auf. Zum Programmieren
werden die gelesene Drain-Spannung und die programmierte Drain-Spannung
umgelagert, d.h. DATABn ist die Drain-Spannung zum Programmieren
von IOn, und DATABn + 8 oder DATABn – 8 ist die Drain-Spannung zum Lesen
von IOn. Der Y-Decoder 50 weist auch einen Eingang DATABPqv
(q = L oder H für
ein niedriges oder hohes Byte) zum Decodieren einer Vorladungsspannung
beim Lesen auf. DATABn und DATABPqv werden decodiert, um zwei Bits
in einer Zelle zu lesen, anstatt das ausgewählte Byte zu decodieren, wie
es der herkömmliche
Y-Decoder macht.
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Wie
in 8 dargestellt, werden zwei BSD für Drain
und Source ausgewählt.
Zwei BSP werden zur Vorladung der Bitleitung neben Drain und zum
Erden der Bitleitung neben Source ausgewählt. Während ein Eingang von DATABn
oder DATABPqv ausgewählt
wird, wird der andere Eingang DATABn oder DATABPqv geerdet.
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9 zeigt
ein Blockschaltbild einer Schaltung 60, die zum Zuführen von
DATABn, DATABn + 8 und DATABPqv-Signalen zum Y-Decoder 50 verwendet
wird. Die Schaltung 60 stellt auch Eingänge SAIN und SAREF für den Leseverstärker 68 bereit,
um OUT 70 zu bestimmen, das die Daten in der gelesenen
Speicherzelle bestimmt.
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10 zeigt ein Ausführungsbeispiel für Cascode 62 gemäß der vorliegenden
Erfindung. Cascode 62 stellt eine Drain-Spannung zum Lesen
bereit. Der Speicherzellenstrom wird in eine SAIN-Spannung transferiert.
Wenn der Zellenstrom klein ist (Daten 0), ist SAIN relativ hoch.
Wenn der Zellenstrom groß ist
(Daten 1), ist SAIN relativ niedrig. SAIN wird mit SAREF verglichen,
welches ein Kaskadenausgang für
die Referenzzelle ist, um die Speicherzellendaten zu bestimmen.
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In
Cascode 62 ist während
des ersten Lesens (READ1 = H) DATABn 1,2V, während DATABn + 8 geerdet ist.
Während
des zweiten Lesens (READ2 = H) wird DATABn geerdet, während DATABn
+ 8 1,2 V beträgt.
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11 zeigt
ein Ausführungsbeispiel
für Cascode-pre 64 gemäß der vorliegenden
Erfindung. Cascode-pre 64 stellt die Spannung für die Vorladung
bereit. Während
des ersten Lesens (READ1 = H) ist DATABPEv 1,2V, während DATABPOv
geerdet wird. Während
des zweiten Lesens (READ2 = H) wird DATABPEv geerdet, während DATABPOv
1,2V beträgt.
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Zum
Programmieren von zwei Bits in einer Zelle sind zwei Pulse erforderlich,
um Source und Drain für die
zwei Bits zu schalten. Wegen des begrenzten Pumpvermögens werden
einige Bits von den 16 Bits gleichzeitige programmiert. Falls maximal
vier Bits programmiert werden, gibt es vier Unterprogramme in einem
Programmpuls. Deshalb benötigt
der Y-Decoder der vorliegenden Erfindung keine zusätzlichen
Unterprogrammpulse.
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12 zeigt
zwei Programmieransätze.
Ansatz 1 ist für
den Y-Decoder gemäß der vorliegenden
Erfindung. Ansatz 2 ist für
den herkömmlichen
Y-Decoder. Ansatz 1 benötigt
keine Entladezeit zwischen den zwei Unterprogrammen, während Ansatz
2 die Entladezeit benötigt.
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13 zeigt
ein Schaubild zum Vergleichen der Gesamtzahl Busleitungen, die für die vorliegende
Erfindung und den Stand der Technik benötigt werden. Die Figur zeigt,
dass bei dem Y-Decoder der vorliegenden Erfindung weniger Busleitungen
und weniger Byteauswahlen erforderlich sind. Zum Beispiel hat beim
Setzen von zwei Bits in einem IO ein IO 64 Diffusionsbitleitungen
(Zellen) und 128 Bits. Zum Setzen von zwei Bits je Zelle in unterschiedlichen
IOs werden zwei IOs miteinander kombiniert, sodass ein 10-Block,
der aus zwei IOs gemacht ist, 128 Diffusionsbitleitungen und 256
Bits besitzt. Der herkömmliche
Y-Decoder erfordert ein Verdoppeln sowohl der Spaltenauswahl als
auch der Byteauswahl.
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Das
Verfahren zum Lesen von Doppelbit-Speicherzellen unter Verwendung
einer Vielzahl von Referenzzellen, die beidseitig gelesen werden,
und eine Y-Decodervorrichtung, die für die beidseitig gelesenen ausgebildet
ist, die in dem obigen Text beschrieben wurden, wurden als Veranschaulichungsbeispiele
für den besten
Ausführungsmodus
der vorliegenden Erfindung ausgewählt. Alle oben beschriebenen
Ausführungsbeispiele
der vorliegenden Erfindung sind für die Grundsätze der
Erfindung beispielhaft und sollen die Erfindung nicht auf die speziell
beschriebenen Ausführungsbeispiele
einschränken.
Demgemäß ist es
offensichtlich, dass, während
das bevorzugte Ausführungsbeispiel
der Erfindung darstellt und beschrieben worden ist, verschiedene Änderungen
daran vorgenommen werden können,
ohne den beanspruchten Schutzumfang der Erfindung zu verlassen.
