DE60219666T2 - Nichtflüchtige integrierte Mehrzustandsspeichersysteme, die dielektrische Speicherelemente verwenden - Google Patents

Nichtflüchtige integrierte Mehrzustandsspeichersysteme, die dielektrische Speicherelemente verwenden Download PDF

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Description

  • Die vorliegende Erfindung betrifft ganz speziell nichtflüchtige Flash-EEPROM-(elektrisch löschbare und programmierbare Nur-Lese-Speicher) Zellenarrays eines Typs, bei dem Ladungsspeicherelemente aus dielektrischem Material genutzt werden.
  • Derzeit werden viele kommerziell erfolgreiche, nichtflüchtige Speicherprodukte genutzt, insbesondere in Form von kleinen Karten, bei denen die Speicherzellen leitfähige Floating Gates aufweisen, üblicherweise aus dotiertem Polysiliziummaterial, auf welchen eine Elektronenladung gespeichert wird, und zwar auf einem Pegel des Datenzustands, der gespeichert wird. Eine übliche Form solcher Speicherzellen weist einen "geteilten Kanal" zwischen Source- und Drain-Diffusionsbereichen auf. Das Floating Gate der Zelle ist über einem Abschnitt des Kanals positioniert, und die Wortleitung (auch als Control Gate bezeichnet) ist über dem anderen Kanalabschnitt positioniert, ebenso wie das Floating Gate. Damit wird effektiv eine Zelle mit zwei Transistoren in Reihe gebildet, einem (dem Speichertransistor), bei dem die Ladungsmenge auf dem Floating Gate in Kombination mit der Spannung an der Wortleitung die Stärke des Stroms steuert, der durch dessen Abschnitt des Kanals fließen kann, und dem anderen (dem Auswahltransistor), bei dem die Wortleitung allein als dessen Gate dient. Die Wortleitung erstreckt sich über eine Zeile von Floating Gates hin. Beispiele für solche Zellen, deren Nutzung in Speichersystemen sowie für Verfahren zur Herstellung derselben sind in den US-Patenten 5,070,032; 5,095,344; 5,315,541; 5,343,063 sowie 5,661,053 und 6,281,075 angegeben.
  • Bei einer Modifikation dieser Flash-EEPROM-Zelle mit geteiltem Kanal ist ein Steuergate hinzugefügt, das zwischen dem Floating Gate und der Wortleitung angeordnet ist. Jedes Steuergate eines Arrays erstreckt sich über eine Spalte von Floating Gates hin, senkrecht zu der Wortleitung. Der Effekt besteht darin, die Wortleitung davon zu entlasten, zwei Funktionen gleichzeitig ausführen zu müssen, wenn eine ausgewählte Zelle gelesen oder programmiert wird. Diese beiden Funktionen bestehen darin, (1) als ein Gate eines Auswahltransistors zu dienen, sodass eine richtige Spannung erforderlich ist, um den Auswahltransistor an- und abzuschalten, und (2) die Spannung des Floating Gate auf einen gewünschten Pegel zu heben, und zwar über eine elektrische (kapazitive) Feldkopplung zwischen der Wortleitung und dem Floating Gate. Es ist oft schwierig, diese beiden Funktionen in optimaler Weise mit einer einzigen Spannung auszuführen. Bei Hinzufügen des Steuergates braucht die Wortleitung nur die Funktion (1) auszuführen, während das hinzugefügte Steuergate die Funktion (2) ausführt. Ferner können solche Zellen mit sourceseitiger Programmierung arbeiten, was den Vorteil niedrigerer Programmierströme und/oder -spannungen hat. Die Nutzung von Steuergates in einem Flash-EEPROM-Array ist in den US-Patenten 5,313,421; 5,712,180 und 6,222,762 beschrieben.
  • Bei den vorstehend einbezogenen Dokumenten sind die Speicherzellen in einer Konfiguration verbunden, die allgemein als NOR-Konfiguration bezeichnet wird. Die einzelnen Speicherzellen, die ein oder zwei Floating Gate-Speicherelemente aufweisen, sind zwischen benachbarte Bitleitungen geschaltet, mit welchen auch benachbarte Zellen in Zellenzeilen verbunden sind. Bei einem Array, das als Array mit virtueller Masse bezeichnet wird, ist eine Bitleitung sowohl mit Source-Diffusionsbereichen einer Spalte von Zellen als auch mit Drain-Diffusionsbereichen einer unmittelbar angrenzenden Spalte von Zellen verbunden. Bei einem anderen Typ von Array-Architektur, die im Allgemeinen als NAND-Konfiguration bezeichnet wird, sind acht, sechzehn oder mehr Speicherzellen in Reihe zusammen geschaltet und sind mit Auswahltransistoren in Strängen zwischen einzelne Bitleitungen und ein gemeinsames Potential geschaltet. Beispiele für solche Arrays und deren Funktionsweise sind in US-Patent 6,046,935 beschrieben, wobei dieses Patent hier durch diese Bezugnahme explizit vollumfänglich einbezogen wird.
  • Es gibt verschiedene Programmierverfahren zum Injizieren von Elektronen aus dem Substrat auf das Floating Gate durch das Gate-Dielektrikum hindurch. Die üblichsten Programmiermechanismen sind in einem von Brown und Brewer herausgegeben Buch, "Nonvolatile Semiconductor Memory Technology" IEEE Press, Abs. 1.2, Seiten 9–25 (1998) beschrieben. Ein Verfahren, das als "Fowler-Nordheim-Tunneln" bezeichnet wird (Abschnitt 1.2.1), bewirkt, dass Elektronen durch das Dielektrikum des Floating Gate tunneln, und zwar unter dem Einfluss einen hohen Feldes, das über dieses durch eine Spannungsdifferenz zwischen dem Steuergate und dem Substratkanal aufgebaut wird. Bei einem weiteren Verfahren, der Injektion heißer Kanalelektronen (CHE – Channel Hot Electrons) in den Drain-Bereich, das üblicherweise als "Hot Electron Injection" oder Injektion heißer Elektronen bezeichnet wird (Abs. 1.2.3), werden Elektronen von dem Kanal der Zelle in einen Bereich des Floating Gate angrenzend an den Drain-Bereich der Zelle injiziert. Bei einem noch weiteren Verfahren, das als "Source Side Injection" oder sourceseitige Injektion bezeichnet wird (Abs. 1.2.4), wird das elektrische Potential der Substratoberfläche auf der Länge des Kanals der Speicherzelle in solcher Weise gesteuert, dass Bedingungen für eine Elektroneninjektion in einem Bereich des Kanals entfernt von dem Drain-Bereich erzeugt werden. Die sourceseitige Injektion ist auch in einem Artikel von Kamiya et al., "EPROM Cell with High Gate Injection Efficiency" IEDM Technical Digest, 1982, Seiten 741–744, und in den US-Patenten 4,622,656 und 5,313,421 beschrieben. Bei einem weiteren Programmierverfahren, das als "Ballistic Injection" oder ballistische Injektion bezeichnet wird, werden in einem kurzen Kanal starke Felder erzeugt, um Elektronen direkt auf das Ladungsspeicherelement zu beschleunigen, wie von Ogura et al. beschrieben wird, "Low Voltage, Low Current, High Speed Program Step Split Gate Cell with Ballistic Direct Injection for EEPROM/Flash", IEDM 1998, Seiten 987–990.
  • Zwei Verfahren zum Entfernen von Ladung von den Floating Gates zum Löschen von Speicherzellen werden in beiden der zuvor beschriebenen zwei Typen von Speicherzellenarrays genutzt. Das eine besteht darin, auf das Substrat zu löschen, indem geeignete Spannungen an Source, Drain, das Substrat und andere Gates angelegt werden, welche bewirken, dass Elektronen durch einen Abschnitt einer dielektrischen Schicht zwischen dem Floating Gate und dem Substrat tunneln.
  • Bei dem anderen Löschverfahren werden Elektronen von dem Floating Gate auf ein anderes Gate übertragen, durch eine dielektrische Tunnelschicht hindurch, die zwischen diesen angeordnet ist. Bei dem vorstehend beschriebenen ersten Typ von Zellen ist ein drittes Gate für diesen Zweck vorgesehen. Bei dem zuvor beschriebenen zweiten Typ von Zellen, der bereits drei Gates aufweist, wegen der Nutzung eines Steuergates, wird das Floating Gate auf die Wortleitung gelöscht, ohne dass ein viertes Gate hinzugefügt zu werden braucht. Obwohl bei diesem zweiten Verfahren wieder eine zweite Funktion hinzukommt, die von der Wortleitung auszuführen ist, werden diese Funktionen zu unterschiedlichen Zeitpunkten ausgeführt, sodass die Notwendigkeit für Kompromisse, um diesen beiden Funktionen Rechnung zu tragen, vermieden wird.
  • Es besteht fortlaufend der Wunsch, die Menge an digitalen Daten, die in einem gegebenen Bereich eines Siliziumsubstrats gespeichert werden kann, zu erhöhen, um die Speicherkapazität einer Speicherkarte mit gegebener Größe und anderer Typen von Baugruppen zu erhöhen oder sowohl die Kapazität zu erhöhen als auch die Größe zu vermindern. Eine Möglichkeit zum Erhöhen der Speicherdichte für Daten besteht darin, mehr als ein Bit Daten pro Speicherzelle zu speichern. Dies wird erreicht, indem ein Fenster eines Ladungspegel-Spannungsbereichs eines Floating Gate in mehr als zwei Zustände unterteilt wird. Die Nutzung von vier solchen Zuständen ermöglicht es, in jeder Zelle zwei Bits Daten zu speichern, eine Zelle mit sechzehn Zuständen speichert vier Bits Daten und so weiter. Eine Flash-EEPROM-Struktur mit mehreren Zuständen und deren Funktionsweise ist in den US-Patenten 5,043,940 und 5,172,338 beschrieben.
  • Eine erhöhte Datendichte kann auch erreicht werden, indem die physische Größe der Speicherzellen und/oder des gesamten Arrays reduziert wird. Die Größe von integrierten Schaltungen schrumpft mit sich verbessernden Prozessverfahren allgemein im Laufe der Zeit für alle Typen von Schaltungen, sodass die Realisierung kleinerer Merkmalsgrößen möglich wird. Da es aber Grenzen dafür gibt, wie weit ein gegebenes Schaltungslayout durch Skalierung über einfache Verkleinerung geschrumpft werden kann, werden also Anstrengungen in Richtung einer Neugestaltung von Zellen in solcher Weise unternommen, dass ein oder mehrere Merkmale weniger Fläche einnehmen.
  • Außerdem werden unterschiedliche Gestaltungen von Speicherzellen realisiert, um die Datenspeicherdichte weiter zu erhöhen. Ein Beispiel dafür stellt eine Speicherzelle mit zwei Floating Gates dar, die in einer NOR-Konfiguration geschaltet ist, welche auch mit der Speicherung mehrerer Zustände auf jedem Floating Gate betrieben werden kann. Bei diesem Typ von Zelle sind über deren Kanal zwischen Source- und Drain-Diffusionsbereichen zwei Floating Gates vorhanden, mit einem Auswahltransistor zwischen diesen. Ein Steuergate ist entlang jeder Spalte von Floating Gates integriert, und darüber ist entlang jeder Zeile von Floating Gates eine Wortleitung angeordnet. Wenn auf ein gegebenes Floating Gate zugegriffen wird, zum Lesen oder Programmieren, wird das Steuergate über dem anderen Floating Gate der Zelle, die das interessierende Floating Gate enthält, ausreichend hoch gehoben, um den Kanal unter dem anderen Floating Gate einzuschalten, und zwar egal, welcher Ladungspegel auf diesem existiert. Damit fällt effektiv das andere Floating Gate als Faktor beim Lesen oder Programmieren des interessierenden Floating Gate in der gleichen Speicherzelle weg. Beispielsweise stellt dann die Stromstärke, die durch die Zelle fließt, welche genutzt werden kann, um deren Zustand zu lesen, eine Funktion der Ladungsmenge auf dem interessierenden Floating Gate dar, aber nicht des anderen Floating Gate in der gleichen Zelle. Ein Beispiel für diese Architektur eines Zellenarrays, seine Herstellung sowie die Betriebsverfahren sind in US-Patent 5,712,180 (Figuren 9+) beschrieben (im Nachfolgenden als "Doppelspeicherelement-Zelle" bezeichnet).
  • Bei einem anderen Typ von Speicherzelle, der in Flash-EEPROM-Systemen brauchbar ist, wird ein nicht-leitfähiges dielektrisches Material anstelle eines leitfähigen Floating Gate genutzt, um Ladung in nichtflüchtiger Weise zu speichern. Eine solche Zelle ist in einem Artikel von Chan et al., "A True Single-Transistor Oxide-Nitride-Oxide EEPROM Device," IEEE Electron Device Letters, Bd. EDL-8, Nr. 3, März 1987, S. 93–95, beschrieben. Ein dreischichtiges Dielektrikum, das aus Siliziumoxid, Siliziumnitrid und Siliziumoxid ("ONO") ausgebildet ist, ist in Zwischenlage zwischen einem leitfähigen Control Gate und einer Oberfläche eines Halbleitersubstrats oberhalb des Kanals der Speicherzelle angeordnet. Die Zelle wird durch Injektion von Elektronen aus dem Zellenkanal in das Nitrid programmiert, wo diese eingefangen werden und in einem begrenzten Bereich gespeichert werden. Diese gespeicherte Ladung ändert dann die Schwellspannung eines Abschnitts des Kanals der Zelle in einer Weise, die feststellbar ist. Die Zelle wird durch Injektion von heißen Löchern in das Nitrid gelöscht. Man vergleiche auch Nozaki et al., "A 1-Mb EEPROM with MONOS Memory Cell for Semiconductor Disk Application", IEEE Journal of Solid-State Circuits, Bd. 26, Nr. 4, April 1991, S. 497–501, wo eine ähnliche Zelle mit einer Konfiguration mit geteiltem Gate beschrieben ist, bei der sich ein Gate aus dotiertem Polysilizium über einem Abschnitt des Speicherzellenkanals erstreckt, um einen separaten Auswahltransistor zu bilden. Die vorstehend mit Bezugnahme auf den Abschnitt 1.2 des von Brown und Brewer herausgegebenen Buches erwähnten Programmierverfahren werden in diesem Abschnitt auch als anwendbar auf dielektrische ladungseinfangende Bauelemente beschrieben.
  • US-Patent 5,851,881 beschreibt die Nutzung von zwei Speicherelementen, die einander benachbart über dem Kanal der Speicherzelle angeordnet sind, wobei das eine ein solches dielektrisches Gate darstellt und das andere ein leitfähiges Floating Gate darstellt. Es werden zwei Bits Daten gespeichert, eines in dem dielektrischen und das andere in dem Floating Gate. Die Speicherzelle wird auf eine von vier unterschiedlichen Kombinationen von Schwellspannungspegeln programmiert, die einen von vier Speicherzuständen darstellt, indem jedes der beiden Gates auf einen von zwei unterschiedlichen Ladungspegelbereichen programmiert wird.
  • Ein weiterer Ansatz zum Speichern von zwei Bits in jeder Zelle wurde von Eitan et al. beschrieben, "NROM: A Novel Localized Trapping, 2-Bit Non-volatile Memory Cell," IEEE Electron Device Letters, Bd. 21, Nr. 11, November 2000, S. 543–545. Eine dielektrische ONO-Schicht erstreckt sich über den Kanal zwischen Source- und Drain-Diffusionsbereichen hin. Die Ladung für ein Bit Daten wird in der dielektrischen Schicht angrenzend an den Drain-Bereich positioniert, und die Ladung für das andere Bit Daten wird in der dielektrischen Schicht angrenzend an den Source-Bereich, positioniert. Eine Mehrzustands-Datenspeicherung mit wird durch separates Auslesen der Binärzustände der räumlich getrennten Ladungsspeicherbereiche in dem Dielektrikum erreicht.
  • Die vorliegende Erfindung ist auf ein Verfahren zum Speichern von Ladungspegeln ausgerichtet, welche Daten repräsentieren, und zwar in einem nichtflüchtigen Speicherzellenarray in einer Mehrzahl von benachbarten Bereichen eines ladungseinfangenden Dielektrikums auf einer Oberfläche eines Halbleitersubstrats zwischen dessen Source- und Drain-Bereichen, welches das Speichern von mehr als zwei Ladungspegeln in einzelnen Bereichen der ersten und zweiten dielektrischen Bereiche umfasst, wodurch mehr als ein Bit Daten in jeweiligen Bereichen der ersten und zweiten dielektrischen Bereiche gespeichert wird. Erfindungsgemäß umfasst dieses Verfahren den Schritt, Ladung in ersten und zweiten Bereichen der Mehrzahl von benachbarten Bereichen mittels zumindest zweier unterschiedlicher Mechanismen zu speichern, die ausgewählt werden aus einer Gruppe bestehend aus sourceseitiger Injektion, Injektion von heißen Elektronen, Fowler-Nordheim-Tunneln und ballistischer Injektion.
  • Die Erfindung wird durch die Ansprüche 1 und 3 definiert.
  • Die Erfindung ist außerdem auf ein Verfahren zum Speichern von Ladungspegeln ausgerichtet, welche Daten repräsentieren, und zwar in einem nichtflüchtigen Speicherzellenarray in einer Mehrzahl von benachbarten Bereichen eines ladungseinfangenden Dielektrikums auf einer Oberfläche eines Halbleitersubstrats zwischen dessen Source- und Drain-Bereichen, welches das Speichern von mehr als zwei Ladungspegeln in einzelnen Bereichen der ersten und zweiten dielektrischen Bereiche umfasst, wodurch mehr als ein Bit Daten in jeweiligen Bereichen der ersten und zweiten dielektrischen Bereiche gespeichert wird. Erfindungsgemäß umfasst dieses Verfahren das Speichern von Ladung in ersten und zweiten Bereichen der Mehrzahl von benachbarten Bereichen mittels zumindest zweier unterschiedlicher Mechanismen, die aus einer Gruppe bestehend aus sourceseitiger Injektion, Injektion von heißen Elektronen, Fowler-Nordheim-Tunneln und ballistischer Injektion ausgewählt werden.
  • Die vorliegende Erfindung umfasst zwei hauptsächliche Aspekte, die entweder zusammen oder getrennt realisiert werden können. Der eine Hauptaspekt ist auf neuartige, nichtflüchtige Speicherzellenstrukturen ausgerichtet, bei denen dielektrische Ladungsspeicherelemente anstatt leitfähiger Floating Gates verwendet werden. Der andere Hauptaspekt ist auf die Speicherung von Ladung in einem von mehr als zwei erkennbaren Pegeln in einem oder mehreren begrenzten, umschlossenen Bereichen in einem dielektrischen Ladungsspeicherelement über einem Kanal eines Speicherzellentransistors ausgerichtet. Dabei wird mehr als ein Bit Daten in einem einzigen lokalisierten Bereich des Dielektrikums über einem Abschnitt des Kanals gespeichert. Zwei oder mehr solcher unabhängig programmierbaren Ladungsspeicherbereiche, die entlang der Länge des Kanals voneinander beabstandet sind, können in jeder Speicherzelle eines Arrays aus solchen Zellen bereitgestellt werden, wobei in jedem solchen Bereich mehr als ein Bit Daten gespeichert wird.
  • Die Erfindung kann in einer Reihe von bekannten Flash-Speichersystemen implementiert werden, beispielsweise den zuvor im Hintergrund beschriebenen. Dort, wo bei einem bekannten Speicherzellenarray leitfähige Floating Gates als Speicherelemente genutzt werden, sind die Floating Gates durch ladungseinfangendes dielektrisches Material ersetzt. Die Verfahren zum Herstellen und Betreiben solcher nichtflüchtiger Speichersysteme mit dielektrischen Speicherelementen sind ihren Gegenstücken mit leitfähigem Floating Gate recht ähnlich. Da sich Ladung in einem dielektrischen Speichermaterial nicht bewegt, kann sich das Dielektrikum üblicherweise über die meisten anderen Bereiche eines Speicherzellenarrays hin erstrecken, über mehrere Zeilen und Spalten von Speicherzellen hinweg. Dort, wo die Speicherzelle jedoch einen Auswahltransistor umfasst, wird bei einer Ausführungsform in dem Auswahltransistor das Elektronenspeichermaterial durch das Gate-Dielektrikum ersetzt.
  • Zwei oder mehr Elektronenspeicherelemente können in dem Speicher-Dielektrikum jeder Speicherzelle bereitgestellt werden, die eine Gatestruktur aufweist, welche eine unabhängige Steuerung des elektrischen Potentials über die Substratoberfläche hin, in jeweils zwei oder mehr Abschnitten entlang der Länge des Speicherzellenkanals ermöglicht. In jedem dielektrischen Elektronenspeicherelement können ein oder zwei unabhängig zu programmierende und auszulesende Ladungsspeicherbereiche genutzt werden. Die Verbreiterung oder Verschiebung eines Bereichs des Dielektrikums, in welchen Elektronen injiziert werden, die mit sich erhöhender Anzahl von Lösch/Programmierzyklen auftreten kann, beeinflusst somit nicht einen benachbarten Bereich in der gleichen Speicherzelle. Damit erhöht sich die Anzahl von Lösch/Programmierzyklen, die der Speicher aushalten kann, sodass sich dessen effektive Lebensdauer erhöht.
  • Bei einem speziellen Beispiel, der zuvor im Hintergrund beschriebenen Doppelspeicherelement-Zelle, wird jedes der beiden Floating Gates der Speicherzelle durch ein ladungsspeicherndes Dielektrikum ersetzt. Dieses Dielektrikum wird in Zwischenlage zwischen leitfähigen Steuergates und dem Substrat angeordnet, um zwei funktional getrennte Ladungsspeicherelemente über Kanälen der Speicherzellen zwischen deren Sources und Drains zu bilden. In jedem dieser beiden Speicherelemente wird vorzugsweise ein Ladungsbereich gespeichert, die entlang der Länge der Zellenkanäle auf entgegengesetzten Seiten des Auswahltransistors liegen, obgleich alternativ auch zwei solcher Bereiche genutzt werden können, um eine weitere Erhöhung der Ladungsspeicherdichte zu erreichen. Der Ladungspegel in einem Bereich beeinflusst den Schwellpegel des Abschnitts der Länge des Zellenkanals unterhalb dieses Bereichs. Zwei oder mehr solcher Ladungspegel, und somit zwei oder mehr unterschiedliche Schwellpegel, sind zum Programmieren in jeden der beiden Ladungsspeicherbereiche jeder Speicherzelle definiert. Das Programmieren und Auslesen eines ausgewählten Bereichs der beiden Ladungsspeicherbereiche einer adressierten Zelle wird in der gleichen Weise wie bei den Systemen mit zwei Floating Gates erreicht, indem der Auswahltransistor eingeschaltet wird und den anderen Kanalabschnitt stark leitfähig macht. Damit wird der ausgewählte Ladungsspeicherbereich der adressierten Zelle ansprechbar auf Spannungen, die an deren Source, Drain und Gates angelegt werden. Spezielle Beispiele für Doppelspeicherelement-Zellenarrays, in welchen die Floating Gates durch das ladungsspeichernde Dielektrikum ersetzt werden können, sind in den US-Patenten 6,091,633; 6,103,573 und 6,151,248 angegeben.
  • Weitere erfindungsgemäße Aspekte der Doppelspeicherelement-Zelle umfassen das Bereitstellen eines dritten dielektrischen Speicherelements unter dem Auswahlgate jeder Speicherzelle, in welchem ein Ladungsspeicherbereich genutzt wird. Damit wird es möglich, in jeder Speicherzelle drei Bits Daten zu speichern, wenn jeder Ladungsspeicherbereich in zwei Zuständen betrieben wird (binärer Betrieb), es lassen sich aber mehr Daten in einer einzigen Zelle speichern, wenn einige der oder alle Ladungsspeicherbereiche in mehr als zwei Zuständen betrieben werden. Außerdem kann optional ein Prozess zur Herstellung eines Speicherzellenarrays, bei dem dielektrische Abstandshalter in einer Maske genutzt werden, um Breiten für Control (Steuer-)Gate-Leitungen zu definieren, genutzt werden, um eine Ausdehnung der Speicherzellen zu reduzieren, um die Datenspeicherdichte des Arrays zu erhöhen.
  • Bei einem anderen spezifischen Beispiel werden bei einem NAND-Array die Floating Gates der Speicherzelle durch Speicherelementbereiche aus einer dielektrischen Schicht ersetzt. Dieses Dielektrikum wird in Zwischenlage zwischen Wortleitungen und der Substratoberfläche angeordnet. Ansonsten wird das Array betrieben, wie in der US-Patentanmeldung 09/893,277, eingereicht am 27. Juni 2001 beschrieben ist. Jeder Speicherelementbereich kann derart betrieben werden, dass er mehr als zwei Ladungspegel speichert, sodass mehr als ein Bit Daten in jedem solchen Bereich gespeichert wird.
  • Durch eine Verbesserung in dem NAND-Array werden die üblichen metallischen Source- und Drain-Bereiche in dem Substrat zwischen benachbarten Wortleitungen und Speicherelementen entlang der Längen von Strängen aus NAND-Speicherzellen überflüssig. Stattdessen werden die Wortleitungen und Ladungsspeicherelemente in solcher Weise dichter gepackt, dass sich praktisch die Dichte der Ladungsspeicherelemente entlang der NAND-Stränge verdoppelt. Das bedeutet, zusätzliche Wortleitungen und Ladungsspeicherelemente werden in den Zwischenräumen angeordnet, die derzeit durch Source- und Drain-Diffusionsbereiche in NAND-Strängen von Speicherzellen eingenommen werden. Dieses verbesserte Array wird in der gleichen Weise betrieben wie ein NAND-Array mit Source- und Drain-Bereichen der Speicherzellen.
  • Weitere Aspekte, Vorteile und Merkmale der vorliegenden Erfindung sind in der folgenden Beschreibung von beispielhaften Ausführungsformen derselben enthalten, wobei diese Beschreibung im Zusammenhang mit den beigefügten Zeichnungen gelesen werden sollte.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1 zeigt eine Draufsicht eines ersten Beispiels eines Speicherzellenarrays; die
  • 2A und 2B stellen Querschnittsansichten des Arrays aus 1 dar, und zwar an jeweiligen Schnittlinien I-I und II-II aufgenommen;
  • 3 stellt eine vergrößerte Ansicht des Schnitts aus 2A dar, wobei eine Speicherzelle zusammen mit exemplarischen Schwellspannungskennlinien in dieser Zelle gezeigt ist;
  • 4 stellt einen Satz beispielhafter Strom-Spannungs-Kennlinien für die Speicherzelle aus 3 dar, die mit vier Zuständen betrieben wird;
  • 5 stellt eine elektrische Äquivalenzschaltung für die in 3 gezeigte Speicherzelle zuzüglich schematischer Darstellungen einiger Funktionselemente dar; die
  • 6A und 6B stellen zwei unterschiedliche spezifische Konfigurationen des dielektrischen Materials dar, die in Speicherzellen zum Einfangen von Ladung genutzt werden können;
  • 7 zeigt eine Draufsicht eines zweiten Beispiels eines Arrays aus Speicherzellen; die
  • 8A und 8B stellen Querschnittsansichten des Arrays aus 7 dar, und zwar an jeweiligen Schnittlinien III-III und IV-IV aufgenommen;
  • 9 stellt eine vergrößerte Ansicht des Schnitts aus 8A dar, wobei eine Speicherzelle zusammen mit beispielhaften Schwellspannungskennlinien in dieser Zelle gezeigt ist;
  • 10 stellt eine Draufsicht eines dritten Beispiels eines Arrays aus Speicherzellen dar; die
  • 11A und 11B stellen Querschnittsansichten des Arrays aus 10 dar, und zwar an jeweiligen Schnittlinien V-V und VI-VI aufgenommen;
  • 12 stellt eine vergrößerte Ansicht des Schnitts aus 11A dar, wobei eine Speicherzelle zusammen mit beispielhaften Schwellspannungskennlinien in dieser Zelle gezeigt ist;
  • 13 stellt einen Schnitt dar, der eine Modifikation der in 11A gezeigten Speicherzellen zeigt;
  • 14 stellt eine Querschnittsansicht des Arrays aus 10 dar, und zwar entlang einer Schnittlinie V-V durch diese aufgenommen, mit einer Modifikation zu der in 11A gezeigten Anordnung;
  • 15 stellt eine vergrößerte Ansicht des Schnitts aus 14 dar, wobei eine Speicherzelle zusammen mit beispielhaften Schwellspannungskennlinien in dieser Zelle gezeigt ist;
  • 16 stellt ein schematisches Diagramm einer Gate-Anschluss-Ausführungsform für die in den 10–15 dargestellten Arrays dar; die
  • 17 bis 20 sind Querschnittsansichten, welche Schritte eines Prozesses zum Ausbilden des in den 10–15 dargestellten Speicherzellearrays darstellen;
  • 21 stellt in Form eines Blockdiagramms ein Flash-EEPROM-System dar, in welchem die Arrays aus Speicherzellen entsprechend dem ersten, zweiten und dritten Beispiel implementiert werden können;
  • 22 stellt eine Draufsicht eines vierten Beispiels eines Speicherzellenarrays dar; die
  • 23A und 23B stellen Querschnittsansichten des Arrays aus 15 dar, und zwar an jeweiligen Schnittlinien VII-VII und VIII-VIII aufgenommen;
  • 24 stellt eine elektrische Äquivalenzschaltung für einen Strang von Speicherzellen des vierten Beispiels dar; die
  • 25A, 25B und 25C stellen einen Prozess zum Ausbilden eines Speicherarrays des in den 15–17 gezeigten Typs dar; die
  • 26A, 26B, 26C und 26D stellen einen anderen Prozess zum Ausbilden eines Speicherarrays des in den 22–24 gezeigten Typs dar;
  • 27 stellt eine Draufsicht eines fünften Beispiels eines Arrays aus Speicherzellen dar;
  • 28 stellt eine Querschnittsansicht des Arrays aus 27 dar, und zwar an der Schnittlinie X-X derselben aufgenommen; die
  • 29A und 29B sind Ansichten des Arrays aus 27 entlang der Schnittlinie X-X aus dieser, welche Schritte einer ersten Prozessausführungsform zeigen; die
  • 30A und 30B sind Ansichten des Arrays aus 27 entlang der Schnittlinie X-X aus dieser, welche Schritte einer zweiten Prozessausführungsform zeigen; und
  • 31 stellt in Form eines Blockdiagramms ein Flash-EEPROM-System dar, in welchem das Array aus Speicherzellen entsprechend dem vierten und dem fünften Beispiel implementiert werden kann.
  • BESCHREIBUNG BEISPIELHAFTER AUSFÜHRUNGSFORMEN
  • Mit Bezugnahme auf die Zeichnungen werden verschiedene spezielle Speicherzellenkonfigurationen beschrieben. Bei jeder dieser Konfigurationen wird Ladung in zumindest einem Bereich eines ladungseinfangenden Dielektrikums gespeichert, das zwischen einem leitfähigen Gate und dem Substrat angeordnet ist. Diese Beispiele für Speicherzellen können entweder in einem binären Modus betrieben werden, bei dem in jedem Ladungsspeicherbereich ein Bit Daten gespeichert wird, oder in einem Mehrzustandsmodus, bei dem mehr als ein Bit Daten in jedem Ladungsspeicherbereich gespeichert wird.
  • Erstes Speicherzellenbeispiel (1–6)
  • In 1 sind in Draufsicht einige Zellen eines zweidimensionalen Arrays aus Zellen dargestellt, wobei orthogonale Schnitte in den 2A und 2B gezeigt sind. In einer Oberfläche 101 eines Halbleitersubstrats 100 sind längliche, parallele Source- und Drain-Diffusionsbereiche 103, 104 und 105 ausgebildet, die sich ihrer Länge nach in der y-Richtung erstrecken und die in der x-Richtung voneinander beabstandet sind. Eine dielektrische Schicht 107, die ein Ladungsspeichermaterial umfasst, ist auf der Substratoberfläche 101 ausgebildet. Längliche, parallele, leitfähige Control Gates 109, 110 und 111 erstrecken sich iher Länge nach in der x-Richtung und sind in der y-Richtung beabstandet. Diese Gates können aus dotiertem Polysiliziummaterial ausgebildet sein, wie es typisch ist.
  • Die Ladungsspeicherelemente dieser einfachen Struktur (was einen ihrer Vorteile darstellt) sind die Bereiche der dielektrischen Schicht 107 zwischen den Source- und Drain-Diffusionsbereichen 103–105 und befinden sich in Zwischenlage zwischen den Steuergates 109–111 und der Substratoberfläche 101. Diese Speicherelementbereiche sind in 1 mit einer Querschraffur markiert. Das ladungseinfangende Material braucht nur in diesen Bereichen angeordnet zu sein, um funktionierende Speicherzellen zu bilden, es kann aber auch über beliebige andere Abschnitte der Struktur ausgedehnt sein, die geeignet sind, auch über das gesamte Speicherzellenarray hin.
  • Dieses Speicherzellenarray kann mit Hilfe von standardmäßigen Prozessverfahren ausgebildet werden, insbesondere jenen, die zum Herstellen von Flash-EEPROM-Arrays des Typs, bei denen ein Floating Gate genutzt wird, entwickelt wurden. Die hauptsächlichen Prozessschritte umfassen das Ausbilden einer Ionenimplantationsmaske auf der Substratoberfläche, durch welche hindurch danach Ionen in die Source- und Drain-Bereiche 103–105 implantiert werden. Diese Maske wird danach entfernt, und die dielektrische Schicht 107 wird über dem gesamten Array ausgebildet. Danach wird über dem Dielektrikum 107 eine Schicht aus leitfähigem Material, beispielsweise dotiertem Polysilizium oder Polycid, abgeschieden, auf deren Oberseite wird eine Ätzmaske ausgebildet, und danach wird das Polysilizium durch die Maske geätzt, sodass die Control Gates 109–111 übrig bleiben. Für den Fall von Polysilizium werden diese Control Gates dotiert, um sie leitfähig zu machen, indem entweder gleich das Polysilizium in dotierter Form abgeschieden wird oder indem dieses nachfolgend durch Ionenimplantation dotiert wird, bevor es in die länglichen Streifen 109–111 getrennt wird. Wenn das Polysilizium geätzt wird, kann in den geätzten Bereichen auch die Schicht 107 entfernt werden, da diese Bereiche für die Funktionsweise des Speichers nicht erforderlich sind, sodass Streifen aus der dielektrischen Schicht 107 unter den Control Gates 109–111 übrig bleiben. Schließlich kann eine weitere Implantation in das Substrat hinein zwischen den Control Gate-Streifen 109–111 mit Hilfe der Control Gates als Maske erfolgen, um die elektrische Isolierung zwischen benachbarten Zellenzeilen zu erhöhen.
  • Die Programmierung und Ladungsrückhaltung für ein solches Array ist in 3 dargestellt, in welcher ein Abschnitt aus 2A vergrößert ist, der eine einzelne Speicherzelle umfasst. Die Programmierung wird durch das Verfahren der Injektion heißer Kanalelektroden erreicht, das zuvor im Hintergrund beschrieben worden ist. Wenn geeignete Spannungen an das Substrat 100, an Source 104, an Drain 105 und an das Control Gate 110 angelegt werden, werden Elektronen in dem Zellenkanal von Source zu Drain ausreichend beschleunigt, um in einen Bereich 115 in der dielektrischen Schicht 107 angrenzend an Drain 105 injiziert zu werden und dort zurückgehalten zu werden. Die tatsächlich angelegten Programmierspannungen hängen von Details der Arraystruktur ab, die folgenden verstehen sich beispielhaft: Substrat 100: 0 Volt, Source 104: 0 Volt; Drain 105: 5 Volt und Control Gate 110: 8 Volt.
  • Das bevorzugte Programmierverfahren folgt demjenigen von Flash-EEPROMs mit leitfähigen Floating Gates, wie es in den zuvor im Hintergrund diskutierten Dokumenten beschrieben ist. Gleichzeitige Impulse dieser Programmierspannungen werden periodisch an eine Reihe von Zellen parallel angelegt, und zwischen den Programmierimpulsen werden die programmierten Zustände der Zellen gelesen. Wenn eine einzelne Zelle ihren programmierten Pegel erreicht, wird das Anlegen von Programmierimpulsen an diese Zelle beendet. Man wird erkennen, dass die Source- und Drain-Diffusionsbereiche von Zellen in benachbarten Spalten gemeinsam genutzt werden und dass sie in einem Modus mit virtueller Masse betrieben werden, der weit verbreitet beim Betreiben von Speicherarrays mit Floating Gates genutzt wird.
  • Es ist zu erkennen, dass die Länge des Kanals der Speicherzelle aus 3 zwei Bestandteile aufweist, "L1" für den Abschnitt der Länge außerhalb des Ladungsspeicherbereichs 115 und "L2" für den Abschnitt der Länge unter dem Bereich 115. Eine Kurve 117 stellt das Verhalten der Schwellspannung (VT) des Kanals dar. Die Kurve ist entlang der Kanalstrecke des Segments L1 flach, auf einem Pegel, der von einer etwaigen die Schwellspannung ändernden Implantation abhängt, die möglicherweise in der Substratoberfläche 101 erfolgt ist, sowie dem Einfluss etwaiger vorheriger Kanallöschvorgänge (später beschrieben). Die in dem Bereich 115 gespeicherte Ladung beeinflusst nicht das Schwellspannungsverhalten in dem Segment L1. In dem Kanalsegment L2 wird jedoch die Schwellspannung deutlich durch die gespeicherte Ladung beeinflusst und stellt, wie bei den Gegenstücksystemen mit Floating Gate, die Kenngröße dar, die gemessen wird, um den Speicherzustand der Zelle zu bestimmen.
  • Die Programmierung durch Fowler-Nordheim-Tunneln durch die auf dem Kanalbereich ausgebildete Oxidschicht hindurch hat ihre Grenzen. Sie kann üblicherweise nur bei einigen speziellen Speicherarray-Konfigurationen genutzt werden, beispielsweise NAND- und AND-Konfigurationen. Es ist nicht praktisch, dieses erste Beispiel oder das zweite oder dritte Beispiel von Speicherzellenarrays, die später beschrieben werden, mit Hilfe dieses Verfahrens zu programmieren. Wenn aber auf diese Weise programmiert würde, würde sich der Speicherbereich in dem Dielektrikum 107 im Wesentlichen einheitlich über die gesamte Länge des Kanals (L1 + L2) erstrecken, anstatt dass er auf den Bereich 115 begrenzt ist.
  • Jede Zelle kann binär betrieben werden, um ein Bit Daten zu speichern, indem festgestellt wird, ob VT oberhalb oder unterhalb eines vorgegebenen Schwellpegels liegt. Entsprechend einem Hauptaspekt der vorliegenden Erfindung kann jedoch in jeder Zelle mehr als ein Bit Daten gespeichert werden, indem diese derart betrieben wird, dass zwischen mehr als zwei Pegeln oder Bereichen von VT unterschieden wird, die durch mehr als zwei vorgegebene Schwellpegel getrennt sind. In 3 ist gezeigt, dass ein Fenster von Schwellpegeln in dem Segment L2 in vier Zustände 0–3 unterteilt ist, und zwar als ein Beispiel, bei dem zwei Bits pro Zelle gespeichert werden. Alternativ können mehr als vier Pegel festgelegt werden, um mehr als zwei Bits pro Speicherelement zu speichern. In 4 sind exemplarische Strom-Spannungs-Kennlinien für die Zelle aus 3 in jeder ihrer vier Speicherzustände als Ergebnis der Speicherung einer entsprechenden Ladungsmenge in dem dielektrischen Bereich 115 gezeigt. Die Größe VCG auf der x-Achse aus 4 stellt die Spannung an dem Control Gate 110 der Zelle dar, und die Größe IZelle auf der y-Achse stellt die Stromstärke durch den Kanal der Zelle dar.
  • Die in 3 gezeigte Speicherzelle stellt effektiv eine Zelle mit geteiltem Kanal dar, da sich der Ladungsspeicherbereich 115 nur über einen Abschnitt des Kanals hin erstreckt. Eine elektrische Äquivalenzschaltung für die Zelle ist in 5 gezeigt, wobei zwei Transistoren Q1 und Q2 zwischen benachbarten Source- und Drain-Diffusionsbereichen 104 und 105 in Reihe geschaltet sind (Bitleitungen). Der Transistor Q1 wird während der Programmierung oder dem Auslesen leitfähig, indem in Kombination ausreichende Spannungen an den Elementen der Zelle bereitgestellt werden. Während des Lesens wird eine Spannungsquelle 121 (VCG) mit dem Control Gate 110 (Wortleitung) verbunden, eine Spannungsquelle 125 (VS) mit dem Diffusionsbereich 104 und eine Spannungsquelle 127 (VD) mit dem Diffusionsbereich 105.
  • Die Zelle aus 3 kann in der gleichen Weise gelesen werden wie eine Zelle, die ein leitfähiges Floating Gate aufweist. Es gibt zwei generelle Möglichkeiten. Die Spannung Die Zelle aus 3 kann in der gleichen Weise gelesen werden wie eine Zelle, die ein leitfähiges Floating Gate aufweist. Es gibt zwei generelle Möglichkeiten. Die Spannung des Control Gate VCG kann fest gehalten werden und der Strom durch die Zelle (IZelle) kann durch eine Leseverstärkerschaltung 129 als Anzeige für den Speicherzustand der Zelle gemessen werden. Die tatsächlich angelegten Spannungen hängen von den Details der Arraystruktur ab, die folgenden verstehen sich exemplarisch: Substrat 100: 0 Volt, Source 104: 0 Volt, Drain 105: 1 Volt und Control Gate 110: 3–5 Volt. Alternativ kann die Spannung des Control Gate VCG variiert werden und ihr Wert notiert werden, wenn durch den Leseverstärker 129 festgestellt wird, dass der Wert für den Zellenstrom einen festgelegten Schwellwert kreuzt. Dieser Spannungswert gibt eine Angabe für den Speicherzustand der Zelle. Bei diesem Beispiel wird eine "Vorwärts"-Auslesung genutzt, da Drain während der Programmierung auch während der Auslesung Drain ist. Alternativ kann die Auslesung in einem "Rückwärts"-Modus erfolgen, bei dem Drain und Source von der Programmierung während der Auslesung umgekehrt werden.
  • Das Schema aus 5 enthält außerdem die zur Programmierung der Zelle genutzten Komponenten, abgesehen davon, dass der Leseverstärker 129 während der Programmierung typischerweise nicht angeschlossen ist. Die Spannungsquellen 121, 125 und 127 sind während der Programmierung wie in 5 gezeigt verbunden, die Werte der angelegten Spannungen sind jedoch unterschiedlich. Eine Anzahl von Zellen entlang zumindest einer Wortleitung kann zusammen gelöscht werden, indem geeignete Spannungen angelegt werden, um zu bewirken, dass sich Elektronen aus den dielektrischen ladungseinfangenden Bereichen zu dem Substrat hin bewegen. Ein Beispielsatz für Löschspannungen lautet folgendermaßen: Substrat 100: 0 Volt, Source 104: Potentialfrei, Drain 105: 5 Volt und Control Gate 110: –8 Volt.
  • 6 stellt zwei beispielhafte Strukturen für die dielektrische Ladungsspeicherschicht 107 dar, die bei allen vorliegend beschriebenen Speicherzellenbeispielen genutzt werden können. Die erste (6A) umfasst eine Schicht 135 aus Siliziumoxid (SiO2), die üblicherweise einfach als "Oxid" bezeichnet wird, welche auf der Substratoberfläche 101 aufgewachsen wird, gefolgt von einer Schicht 137 aus Siliziumnitrid (Si3N4), die üblicherweise einfach als "Nitrid" bezeichnet wird, welche über der Schicht 135 abgeschieden wird. Danach wird auf der Nitridschicht 137 eine Schicht 139 aus Oxid aufgewachsen oder auf dieser abgeschieden oder kombiniert aufgewachsen und abgeschieden. Diese Konfiguration Oxid-Nitrid-Oxid ist als "ONO" bekannt. Die Elektronen werden in der Nitridschicht 137 eingefangen und gespeichert. Beispielhafte Dicken für diese Schichten sind folgende: Schicht 135: 40–80·10–10 m; Schicht 137: 50–80·10–10 m und Schicht 139: 50–100·10–10 m. Die Schicht aus leitfähigem Material, aus welcher die Control Gates ausgebildet werden, wird danach auf der ONO-Schicht abgeschieden.
  • Die zweite Struktur, die in 6B gezeigt ist, nutzt eine maßgeschneiderte Schicht 141 aus siliziumreichem Siliziumdioxid, um Elektronen einzufangen und zu speichern. Ein solches Material ist in den folgenden beiden Artikeln beschrieben: DiMaria et al., "Electrically-alterable read-only-memory using Si-rich SI02 injectors and a floating polycrystalline silicon storage layer", J. Appl. Phys. 52(7), Juli 1981, S. 4825–4842; Hori et al., "A MOSFET with Si-implanted Gate-Si02 Insulator for Nonvolatile Memory Applications", IEDM 92, April 1992, S. 469–472. Die Dicke der Schicht 141 kann beispielsweise etwa 500·10–10 m betragen.
  • Zweites Speicherzellenbeispiel
  • Ein weiteres Beispiel für ein Speicherarray ist in den 7–9 dargestellt, welches sich von dem ersten Beispiel durch die Nutzung zweier Sätze von orthogonal angeordneten leitfähigen Gates anstatt nur eines Satzes unterscheidet. 7 zeigt einige Zellen des Arrays in Draufsicht, und die 8A und 8B zeigen Querschnittsansichten in zwei orthogonalen Richtungen. Parallele Source- und Drain-Diffusionsbereiche 151, 152 und 153, die in einer Oberfläche 164 eines Substrats 163 ausgebildet sind, weisen eine Längsausdehnung in der y-Richtung über das Array hin auf und sind in der x-Richtung voneinander beabstandet. Leitfähige Control Gates 155, 156 und 157, die als Steuergates bezeichnet werden können, weisen ebenfalls eine Längsausdehnung in der y-Richtung auf und sind in der x-Richtung beabstandet. Diese Gates sind längsseits jeweiliger Diffusionsbereiche 151, 152 und 153 angeordnet. Diese Diffusionsbereiche sind weiter voneinander beabstandet als diejenigen aus dem ersten Beispiel, damit es möglich ist, diese Control Gates über den Speicherzellenkanälen anzuordnen. Ein zweiter Satz von leitfähigen Control Gates 159, 160 und 161, welche die Wortleitungen des Arrays bilden, weist eine Längsausdehnung in der x-Richtung auf und ist in der y-Richtung voneinander beabstandet. Die leitfähigen Gates sind typischerweise aus dotiertem Polysilizium ausgebildet, können aber alternativ auch aus anderen niederohmigen Materialien ausgebildet sein.
  • Nehmen wir Bezug auf die Schnittansichten aus den 8A und 8B, so ist über der Substratoberfläche 164 des Arrays eine Schicht aus einem ladungsspeichernden Dielektrikum 165 ausgebildet. Dieses Dielektrikum kann eines der beiden speziellen Dielektrika darstellen, die zuvor mit Bezug auf die 6A–B beschrieben worden sind. Eine weitere dielektrische Schicht 167 ist zwischen den beiden Sätzen von leitfähigen Gates ausgebildet, wo diese einander überkreuzen. Diese Schicht wird relativ dick ausgeführt, damit sie die potenziellen Spannungsdifferenzen zwischen den beiden Sätzen von Gates aushält, beispielsweise als ein 250 10–10 m dickes Oxid.
  • Anhand der 8A sowie der vergrößerten Schnittansicht einer Speicherzelle derselben in 9 wird zu erkennen sein, dass die Länge der einzelnen Speicherzellenkanäle in zwei Abschnitte unterteilt ist, die mit unterschiedlichen Control Gates der beiden Sätze von Control Gates feldgekoppelt sind. Die Wortleitung 160 liegt über ungefähr der linken Hälfte der Länge des Kanals und das Control Gate 157 über der anderen. Das ladungsspeichernde Dielektrikum 165 befindet sich in Zwischenlage zwischen der Substratoberfläche 164 und diesen Gates. Ein Hauptunterschied in der Funktionsweise dieses Arrays zu dem aus dem ersten Beispiel besteht darin, dass Ladung in zwei benachbarten Bereichen 171 und 173 in der Schicht 165 gespeichert werden kann, und jeder dieser Bereiche kann einzeln unabhängig voneinander programmiert und ausgelesen werden. Die Programmierung durch sourceseitige Injektion wird bevorzugt, welche bewirkt, dass der Ladungsspeicherbereich 171 angrenzend an einen Innenrand des Gates 160 liegt und der Ladungsspeicherbereich 173 angrenzend an einen Innenrand des Gates 157 liegt. Wenn jedoch durch Injektion heißer Kanalelektronen programmiert wird, werden Elektronen in Bereichen 172 und 174 in der Schicht anstatt in den Bereichen 171 und 173 gespeichert. Die Bereiche 172 und 174 grenzen an jeweilige Source- und Drain-Bereiche 152 und 153 der Zelle an.
  • Diese beispielhafte Zelle enthält effektiv zwei Ladungsspeicherelemente über ihrem Kanal zwischen benachbarten Source- und Drain-Bereichen 152 und 153, einen unter dem leitfähigen Gate 160 und den anderen unter dem leitfähigen Gate 157. Die dielektrische Schicht 165 kann auf diese Bereiche begrenzt sein oder kann sich, wie es üblicherweise praktischer ist, über einen größeren Teil des Arrays hin erstrecken. Die 7–9 zeigen, dass sich die Ladungsspeicherschicht 165 über das gesamte Array hin erstreckt.
  • Eine Kurve 175 aus 9 stellt das variierende Verhalten der Schwellspannung (VT) über den Kanal der Zelle hin dar, wenn diese in den Bereichen 171 und 173 durch sourceseitige Injektion programmiert ist. Die Größe der in dem Bereich 171 gespeicherten Ladung bewirkt einen VT-Wert 177 der Schwellspannung unter diesem, und die Größe der in dem Bereich 173 gespeicherten Ladung bewirkt einen VT-Wert 179 der Schwellspannung unter diesem. Jeder der Schwellwerte 177 und 179 kann in einem von zwei Speicherzuständen aufrechterhalten werden, wenn ein einziger Umbruchpunkt-Schwellwert zwischen den Zuständen festgesetzt ist. Wenn dies der Fall ist, werden zwei Bits Daten in jeder Zelle gespeichert. Alternativ kann jeder der Werte 177 und 179 mit mehr als zwei Pegeln betrieben werden, wie in 3 für das Array des ersten Beispiels gezeigt ist. Wenn jeder der Pegel 177 und 179 in vier Zuständen betrieben wird, wie in 3 gezeigt ist, lassen sich in jeder Speicherzelle insgesamt vier Bits Daten speichern. Natürlich lassen sich, wenn einer oder beide Abschnitte des Kanals mit mehr als vier Pegeln betrieben werden, mehr als vier Bits Daten in jeder Zelle speichern. Um eine Trennung der Ladungsspeicherbereiche 171 und 173 sicherzustellen, kann ein Abschnitt der dielektrischen Schicht 165 zwischen diesen entfernt werden und durch ein thermisches Oxid oder ein anderes relativ nicht-einfangendes Dielektrikum ersetzt werden. Wenn außerdem die Zelle durch Injektion heißer Kanalelektronen anstatt durch sourceseitige Injektion programmiert wird, zeigen die Pegel 178 und 180 der Kurve den Schwellspannungseffekt der Ladungsspeicherbereiche 172 und 174. Alternativ können alle vier Ladungsspeicherbereiche 171–174 genutzt werden, indem der Reihe nach sowohl mit sourceseitiger Injektion als auch mit Injektion heißer Kanalelektroden programmiert wird, um die in jeder Speicherzelle gespeicherte Datenmenge weiter zu erhöhen.
  • Jeder der Schwellwerte 177 und 179 wird vorzugsweise unabhängig von dem anderen programmiert und gelesen. Ein Segment der Zelle wird hart eingeschaltet, sodass jede Auswirkung des programmierten Schwellpegels derselben ausgeschlossen wird, während das andere programmiert oder gelesen wird. Obgleich die speziellen an das Array angelegten Spannungen von dessen spezifischer Struktur abhängen werden, können die folgenden ungefähren Spannungen zur Programmierung der Zelle aus 9 durch sourceseitige Injektion genutzt werden:
    Programmieren des linken Segments, Bereich 171: Substrat 163: 0 Volt; Source 153: VS = 0 Volt; Drain 152: VD = 5 Volt; Wortleitung 160: VWL = 8 Volt und Steuergate 157: VSG = der Schwellspannung VT 179 des Bauelements auf der rechten Seite zuzüglich etwa 1 Volt.
    Programmieren des rechten Segments, Bereich 173: Substrat 163: 0 Volt; Source 152: VS = 0 Volt; Drain 153: VD = 5 Volt; Steuergate 157: VSG = 8,8 Volt und Wortleitung 160: VWL = der Schwellspannung VT 177 des Bauelements auf der linken Seiten zuzüglich etwa 1 Volt.
  • Ungefähre Spannungen zum Programmieren durch Injektion heißer Kanalelektronen können beispielsweise wie folgt lauten:
    Programmieren des linken Segments, Bereich 172: Substrat 163: 0 Volt; Source 153: VS = 0 Volt; Drain 152: VD = 5 Volt; Steuergate 157: VSG = 8 Volt und Wortleitung 160: VWL = 8 Volt.
    Programmieren des rechten Segments, Bereich 174: Substrat 163: 0 Volt; Source 152: VS = 0 Volt; Drain 153: VD = 5 Volt; Steuergate 157: VSG = 8 Volt und Wortleitung 160: VWL = 8 Volt.
  • Die Programmierung wird bei diesem Beispiel vorzugsweise auch durch alternatives Pulsen einer Mehrzahl von Zellen mit diesen Spannungen parallel und Überprüfen ihrer programmierten Zustände durch Lesen derselben erreicht, wobei die Programmierung auf zellenweiser Basis beendet wird, nachdem der gewünschte Pegel erreicht ist, so wie es bei Flash-Speicherarrays mit Floating Gates erfolgt.
  • Beispielhafte Lesespannungen für die Zelle aus 9, wenn nur die Bereiche 171 und 173 in der zuvor beschriebenen Weise programmiert sind, lauten wie folgt: Beim Auslesen des linken Bereichs 171, Schwellwert 177, wird 0 Volt an das Substrat 163 und an Source 152 angelegt, Drain 153 wird auf einer niedrigen Spannung gehalten (beispielsweise 1 Volt) und das Auswahlgate 157 wird auf einer ausreichend hohen Spannung gehalten, um sicherzustellen, dass der Bereich 173 leitfähig ist, wenn er auf seinen höchsten Schwellspannungszustand programmiert ist. Die Spannung der Wortleitung 160 wird dann variiert, und der Bitleitungsstrom wird überwacht, um die Schwellspannung des Bereichs 171 zu erkennen.
  • Analog erfolgt das Auslesen des rechten Bereichs 173, Schwellwert 179, 0 Volt wird an das Substrat 163 und an Source 153 angelegt, Drain 152 wird auf einer geringen Spannung gehalten und die Wortleitung 160 wird auf einer hohen Spannung gehalten. Die Spannung des Auswahlgates wird dann variiert, und der Bitleitungsstrom wird überwacht, um die Schwellspannung des Bereichs 173 zu erkennen.
  • Beispielhafte Lesespannungen für die Zelle aus 9, wenn nur die Ladungsspeicherbereiche 172 und 174 in der zuvor beschriebenen Weise programmiert worden sind, können wie folgt angegeben werden:
    Beim Auslesen des linken Bereichs 172, Schwellwert 178, wird 0 Volt wird an das Substrat 163 und an Source 152 angelegt, 8 Volt wird an das Auswahlgate 157 angelegt und eine niedrige Spannung (wie etwa 1 Volt) wird an Drain 153 angelegt. Die Spannung der Wortleitung 160 wird dann variiert und der Bitleitungsstrom wird überwacht, um die Schwellspannung des Bereichs 172 zu erkennen.
    Beim Auslesen des rechten Bereichs 174, Schwellwert 180, wird 0 Volt an das Substrat 163 und an Source 153 angelegt, 8 Volt wird an die Wortleitung 160 angelegt und etwa 1 Volt wird an Drain 152 angelegt. Die Spannung des Auswahlgates 157 wird dann variiert, und der Bitleitungsstrom wird überwacht, um die Schwellspannung des Bereichs 174 zu erkennen.
  • Wenn alle vier Bereich 171–174 mit Ladung programmiert sind, können sie nacheinander wie folgt ausgelesen werden:
    Beim Auslesen der Ladungsspeicherbereiche 172 und 174 erfolgt die Auslesung wie vorstehend beschrieben.
    Beim Auslesen des Bereichs 171 wird 0 Volt an das Substrat 163 und an Source 153 angelegt, das Auswahlgate 157 wird auf einer ausreichend hohen Spannung gehalten, um sicherzustellen, dass die Bereiche 173 und 174 leitfähig sind, wenn sie auf ihre höchsten Schwellspannungszustände programmiert sind, und eine ausreichende Spannung, um den Bereich 172 durchgängig zu verarmen, wird an Drain 152 angelegt (ungefähr 3 Volt). Die Spannung der Wortleitung 160 wird dann variiert, und der Bitleitungsstrom wird überwacht, um die Schwellspannung des Bereichs 171 zu erkennen.
    Beim Auslesen des Bereichs 173 wird 0 Volt an das Substrat 163 und an Source 152 angelegt, die Wortleitung 160 wird auf einer ausreichend hohen Spannung gehalten, um sicherzustellen, dass die Bereiche 171 und 172 leitfähig sind, wenn sie auf ihre höchsten Schwellspannungszustände programmiert sind, und eine ausreichende Spannung, um den Bereich 174 durchgängig zu verarmen, wird an Drain 153 angelegt (ungefähr 3 Volt). Die Spannung des Auswahlgates 157 wird dann variiert und der Bitleitungsstrom wird überwacht, um die Schwellspannung des Bereichs 173 zu erkennen.
  • Zusätzlich sollte, um ein solches Auslesen aller vier Bereiche ermöglichen zu können, der Ladungspegel der Zustände, die in jedes Paar von Bereichen (linkes Paar 171 und 172 sowie rechtes Paar 173 und 174) programmiert sind, derart beschränkt werden, dass sie eine vorgegebene Beziehung zueinander aufweisen. Eine solche Beziehung besteht darin, dass der äußere Ladungsspeicherbereich jedes Paars, nämlich der Bereich 172 für das linke Paar und der Bereich 174 für das rechte Paar, einen höheren Ladungspegel erhält, wodurch sich eine ausreichend höhere Schwellspannung (VT) als für den jeweiligen inneren Bereich 171 oder 173 des Paars ergibt (beispielsweise ungefähr einen Zustandspegel höher). Damit wird es dann möglich, die Schwellwerte in jedem der beiden Bereiche unter einem einzigen Gate in der zuvor beschriebenen Weise auszulesen, wobei mit der vorgegebenen Beschränkung einige Schwellwertkombinationen nicht genutzt werden. Dies ist der Fall, weil die Schwellspannung der inneren Bereiche nicht auf Werte programmiert ist, die den Schwellspannungen der äußeren Bereiche gleichkommen oder diese übersteigen.
  • Um dies zu veranschaulichen, ist ein Beispiel sinnvoll. Es können fünf programmierte Schwellpegelbereiche bestimmt werden, von einem niedrigen von 0, danach der Reihe nach 1, 2, 3 und mit 4 als dem höchsten. Vier davon werden in jedem der Ladungsspeicherbereiche 171–174 genutzt, ein oberer Satz von Schwellpegeln 1–4 für jeden der äußeren Bereiche 172 und 174 und ein unterer Satz von 0–3 für die inneren Bereiche 171 und 173. Aus den erlaubten Kombinationen für Schwellspannungen können dann zehn Speicherzustände für jedes ladungsspeichernde Paar für die einzelnen Ladungsspeicherbereiche wie folgt bestimmt werden:
    Figure 00210001
  • Somit sind insgesamt 10 unterschiedliche Zustände auf jeder Seite der in 9 gezeigten Speicherzelle erfassbar, indem die Erkennung von 5 unterschiedlichen Ladungs-(Schwellspannungs-)Pegeln in jedem Bereich ermöglicht wird, woraus sich 100 unterschiedliche Kombinationen von Speicherzuständen für die Speicherzelle ergeben. Selbstverständlich wird die Nutzung einer geringeren Anzahl von Schwellpegeln zu einer geringeren Anzahl erkennbarer Zustände führen, und durch Erhöhung der Anzahl von Schwellpegeln werden zusätzliche Speicherzustände bereitgestellt.
  • Es gibt außerdem eine bevorzugte Reihenfolge für die Programmierung der Schwellpegel in jedem der vier Bereiche. Die beiden inneren Bereiche 171 und 173 werden nämlich vor dem Programmieren der äußeren Bereiche 172 und 174 programmiert. Zuerst wird in jeder Zelle einer Zeile solcher Zellen, die sich eine gemeinsame Wortleitung teilen, der Bereich 173 durch sourceseitige Injektion, programmiert. Danach werden analog entlang der Zeile die Bereiche 171 programmiert, wobei eine Spannung VSG an deren einzelne Steuergates 157 angelegt wird, die von dem Ladungspegel abhängt, der in die Bereiche 173 unter diesen programmiert ist, um eine sourceseitige Injektion zu ermöglichen. Die Bereiche 172 und 174 werden danach in der einen oder anderen Reihenfolge durch Injektion heißer Elektronen programmiert.
  • Das Löschen der Speicherzellen erfolgt bei diesem Beispiel und bei den anderen beiden Beispielen durch Injektion von Löchern in deren ladungseinfangende Schichten und/oder durch Herausziehen der Elektronen aus den ladungseinfangenden Schichten. Die Löcher neutralisieren die negative Ladung der Elektronen, die während eines Programmiervorgangs in die ladungseinfangende Schicht injiziert wurden. Beim vorliegenden zweiten Beispiel (7–9) ist es die Schicht 165, welche während der Programmierung die Elektronen und während des Löschen die Löcher aufnimmt. Es gibt zwei spezifische Löschverfahren. Bei dem einen werden die Löcher aus dem Siliziumsubstrat in einen Ladungsspeicherabschnitt der Schicht 165 injiziert, und zwar durch Tunneln durch einen Oxidabschnitt dieser Schicht, der sich in Kontakt mit der Substratoberfläche befindet, was als "Kanal-Löschung" bezeichnet wird. In dem gleichen Ansatz können einige der Elektronen, die in dem Ladungsspeicherabschnitt der Schicht 165 gespeichert sind, durch Tunnelmechanismen durch den Oxidabschnitt der Schicht 165 hindurch auf die Siliziumoberfläche abgezogen werden. Damit dies geschieht, wird im Falle der Zelle aus 9 ein negatives Potential an die Wortleitung angelegt, ebenso wie an das Auswahlgate, und zwar in Bezug auf das Substrat, wobei Drain und Source entweder auf Masse gelegt werden oder Potentialfrei gelassen werden. Bei dem anderen Verfahren werden die Löcher aus einem Bereich des Substrats in der Nähe von Drain oder Source in die Schicht 165 injiziert, und/oder es werden Elektronen durch Tunneln zwischen der Schicht 165 und den Source- und Drain-Bereichen extrahiert. Bei diesem zweiten Ansatz wird, Bezug nehmend auf die 8 und 9, eine negative Spannung sowohl an die Wortleitungen 159–161 und die Steuergates 155–157 kombiniert mit einer positiven Spannung an Drain und Source 151–153 angelegt. (Bei der in 3 gezeigten Zelle für das zuvor beschriebene erste Beispiel wird eine positive Spannung an Drain 105 angelegt, Source 104 wird Potentialfrei gelassen und eine negative Spannung wird an die Wortleitung 110 angelegt.) Dieser zweite Löschansatz wird nicht genutzt, wenn die inneren Speicherbereiche 171 und 173 der Zelle aus 9 genutzt werden.
  • Wenn Zellen durch sourceseitige Injektion programmiert worden sind, wird das Kanallöschverfahren genutzt. Wenn nur Speicherbereiche genutzt werden, die durch das Verfahren der Injektion heißer Elektronen programmiert worden sind, kann eines dieser beiden Löschverfahren genutzt werden. Wenn aber Zellen durch Injektion heißer Elektronen programmiert worden sind, hat die Kanallöschung den Nachteil, dass Löcher und/oder Elektronen den gesamten Kanal durchtunneln, woraus eine Überlöschung eines Teils der ladungseinfangenden Schicht resultiert, die keine durch frühere Programmierung eingefangenen Elektronen enthält. Dadurch kann bewirkt werden, dass die flachen Null-Abschnitte der Kurve 175 (9) über den Zellenkanal hin auf negative Schwellspannungswerte abgesenkt werden.
  • Um gleichzeitig eine Mehrzahl von Zellen in einem Zellenblock bei diesem zweiten Beispiel zu löschen, werden die folgenden Spannungen gleichzeitig an einzelne Zellen angelegt: Substrat 163: 0 Volt; Source 152: VS = 5 Volt; Drain 153: VD = 5 Volt; Steuergate 157: VSG = –8 Volt und Wortleitung 160: VWL = –8 Volt. Mit diesen Spannungen wird der zuvor beschriebene zweite Löschansatz realisiert.
  • Das Speicherzellenarray aus den 7–9 kann auch durch standardmäßige Prozessverfahren ausgebildet werden, insbesondere durch diejenigen, die zur Herstellung von Flash-EEPROM-Arrays des Typs, bei dem ein Floating Gate genutzt wird, entwickelt worden sind. Bei einem beispielhaften Prozess wird zunächst die Schicht 165 über der gesamten Substratfläche des Speicherzellenarrays ausgebildet. Danach wird über dieser Fläche eine erste Schicht aus Polysilizium abgeschieden und wird durch eine geeignete Maske geätzt, sodass die Control Gates 155–157 übrig bleiben. Die Schicht 165 zwischen den Control Gates 155–157 wird bei einem Beispiel als Teil dieses Ätzprozesses entfernt. Die Source- und Drain-Bereiche 151, 152 und 153 werden danach durch eine Maske hindurch, die durch die Control Gates sowie anderes temporäres Maskierungsmaterial (nicht gezeigt) gebildet wird, implantiert, sodass sie von selbst mit einem Rand der Control Gates 155–157 ausgerichtet sind. Die Schicht 165 wird danach auf der Substratoberfläche 164 zwischen den Control Gates 155–157 und gleichzeitig auf der Oberseite und den Seiten der Control Gates 155–157 ausgebildet. Diese stellt eine kontinuierliche Schicht aus ONO (6A) oder siliziumreichem Oxid (6B) dar. Die in den 8 und 9 gezeigte Schicht 167 kann Teil derselben Schicht 165 sein oder kann eine Kombination aus der Schicht 165 und anderem dielektrischen Material darstellen. Ein solches anderes dielektrisches Material kann die Form von (nicht gezeigten) Oxid-Abstandshaltern aufweisen, die entlang der vertikalen Wände der Control Gates 155–157 ausgebildet werden, und/oder einer dicken Oxidschicht (nicht gezeigt) auf der Oberseite der Steuergates 155–157. Dieses oberseitige Oxid wird vorzugsweise durch Abscheidung des Oxids auf der Oberseite der ersten Polysiliziumschicht abgeschieden, bevor diese in die Gates 155–157 unterteilt wird. Eine zweite Schicht aus Polysilizium wird danach über dieser durchgängigen Schicht ausgebildet und wird danach zu den Wortleitungen 159, 160 und 161 geätzt.
  • Man wird erkennen, dass dieses zweite Beispiel einer Speicherzelle eine um ein Auflösungselement größere Ausdehnung in der x-Richtung aufweist als das erste Beispiel aus den 1–3, und zwar wegen der hinzugefügten Control (Steuer-)Gates 155–157. Bei diesem zweiten Beispiel ist außerdem eine zweite Polysiliziumschicht erforderlich. Diese zusätzliche Struktur und Größe macht es jedoch möglich, die Menge der in jeder Zelle gespeicherten Daten zu verdoppeln.
  • Bei einer für bestimmte Zwecke sinnvollen Modifikation der Zelle aus den 7–9 ist die Elektronenspeicherschicht unter den Control Gates 155–157 durch ein dünnes Gate-Dielektrikum ersetzt (beispielsweise 200·10–10 m dick), üblicherweise einem Oxid, das auf der Substratoberfläche 164 aufgewachsen wird. Dadurch fällt der zweite Elektronenspeicherbereich 173 weg, für jede Zelle kommt jedoch eine unabhängige Auswahl Transistorfunktionen hinzu. Das Löschen kann dann auf einzelne Zellenzeilen eingeschränkt werden.
  • Drittes Speicherzellenbeispiel
  • Bei diesem Beispiel, das in den 10–13 gezeigt ist, wird ein Array aus Doppelspeicherelement-Zellen, wie es zuvor im Hintergrund beschrieben worden ist, bereitgestellt, wobei dessen leitfähige Floating Gates durch Abschnitte aus einer der Schichten aus dielektrischem ladungseinfangendem Material ersetzt sind, die bereits mit Bezug auf die 6A–6B beschrieben worden sind. Die Herstellung und die Funktionsweise dieses Arrays ähnelt denen für die Arrays aus Doppelspeicherelement-Zellen, die in den Patenten und Patentanmeldungen beschrieben sind, welche zuvor im Hintergrund und in der Zusammenfassung einbezogen worden sind.
  • Die 10–12 zeigen ein Array. Source- und Drain-Diffusionsbereiche 185, 186 und 187 sind in einer Oberfläche 181 eines Halbleitersubstrats 183 ausgebildet, und sie erstrecken sich in ihrer Länge nach in der y-Richtung und sind in der x-Richtung von einander beabstandet. Wie anhand der Draufsicht aus 10 deutlich wird, sind leitfähige Steuergates 189, 190, 191, 192, 193 und 194 in der gleichen Weise wie die Diffusionsbereiche ausgerichtet, wobei sie an einer der Seiten der Diffusionsbereiche in der x-Richtung angeordnet sind. Leitfähige Wortleitungen 197–199 sind derart ausgerichtet, dass sie sich ihrer Länge nach in der x-Richtung erstrecken und in der y-Richtung voneinander beabstandet sind. Wie es typisch ist, sind diese leitfähigen Leitungen aus dotiertem Polysiliziummaterial hergestellt.
  • Die Wortleitungen 197–199 werden bevorzugt aus einer einzigen abgeschiedenen Schicht aus leitfähigem Material ausgebildet, anstatt aus zwei Teilen, die in unterschiedlichen Prozessschritten übereinander ausgebildet werden, um zusätzliche Prozessschritte zu vermeiden. Eine solche zweiteilige Struktur kann jedoch auch von Vorteil sein, wenn Leitungen aus dotiertem Polysilizium eine geringere Leitfähigkeit aufweisen, als sie für die Wortleitungen gewünscht wird, in welchem Falle ein zweiter Teil aus einem Material mit einer höheren Leitfähigkeit in Kontakt mit den Oberseiten der Leitungen aus dotiertem Polysilizium angefügt werden kann. Ein solches Material kann Silicid oder ein Metall, um zwei Beispiele zu nennen, darstellen.
  • Wie in den Schnittansichten aus den 11A und 11B dargestellt ist, sind die Steuergates 189–194 über einer Schicht 201 aus Ladungsspeichermaterial entsprechend einer der 6A–6B angeordnet. Nachdem die Steuergates 189–194 über der ladungsspeichernden Schicht 201 ausgebildet sind, werden Streifen dieser Schicht, die sich in der y-Richtung erstrecken, zwischen jedem zweiten der Steuergates in der x-Richtung entfernt. Zwischen den verbleibenden Bereichen zwischen jedem zweiten Steuergate in der x-Richtung werden die Source- und Drain-Bereiche 185–187 implantiert. Auf den Oberseiten und den Seiten der Steuergates 189–194 wird eine Oxidschicht 203 ausgebildet, um diese Steuergates von den Wortleitungen 197–199 zu isolieren, und diese wird gleichzeitig über der freiliegenden Substratoberfläche 181 ausgebildet, um unter den Wortleitungen 197–199 ein Gate-Oxid bereitzustellen. Eine beispielhafte Dicke der dielektrischen Schicht 203 beträgt 200 Ångstrom über den Steuergates 189–194 aus dotiertem Polysilizium und 150 Ångstrom auf der Substratoberfläche 181. Die zum Beispiel in 11A gezeigten Abschnitte 198' der Wortleitung 198, die unmittelbar über dem Abschnitt der Oxidschicht 203 auf der Substratoberfläche 181 ausgebildet werden, dienen als Gates der Auswahltransistoren in dieser Zeile von Speicherzellen.
  • Benachbarte Paare von Steuergates auf jeder Seite der Diffusionsbereiche 185–187 werden vorzugsweise an einem Dekodierer für die Steuergates elektrisch verbunden, um die Komplexität des Dekodierers zu verringern. Ein solches Paar umfasst die Steuergates 191 und 192. Solche benachbarten Paare von Steuergates können alternativ physisch miteinander verschmolzen werden, indem sie über ihre dazwischen liegenden Diffusionsbereiche verbunden werden, wie in verschiedenen bereits angeführten Patenten und Patentanmeldungen für Doppelspeicherelement-Zellen beschrieben ist.
  • Einzelne Speicherelemente können derart definiert werden, dass sie in Bereichen der dielektrischen Einfangschicht 201 unter einem der Steuergates 189–194 vorhanden sind, wo eine der Wortleitungen 197–199 kreuzt, wie durch Querschraffur in der Draufsicht aus 10 gezeigt ist. Es gibt zwei solcher Speicherelemente pro Speicherzelle. Ein Ladungsspeicherbereich kann in jedem Speicherelement in zwei Zuständen (binär) betrieben werden, um 1 Bit pro Speicherelement zu speichern. Die Ladungsspeicherbereiche können alternativ derart betrieben werden, dass sie einzeln mehr als zwei Zustände speichern, beispielsweise vier Zustände pro Bereich, und zwar in analoger Weise, wie in dem Patent 6,151,248 für eine Doppelspeicherelement-Zelle beschrieben ist. Die Funktionsweise eines solchen Speicherarrays mit dielektrischem Speicher ähnelt derjenigen, wie sie in diesem Patent beschrieben ist, wobei ein Unterschied in der Nutzung niedrigerer Spannungen an den Steuergates besteht, da keine Floating Gates vorhanden sind.
  • Nehmen wir Bezug auf 12, so ist eine vergrößerte Ansicht einer der Speicherzellen aus 11A angegeben. Die Zelle kann derart betrieben werden, dass Ladung in der dielektrischen Schicht 201 in zwei Bereichen 211 und 213 eingefangen wird, angrenzend an jede Seite eines Auswahltransistorgates 198', das Teil der Wortleitung 198 ist, und zwar durch Programmierung mit dem Verfahren der sourceseitigen Injektion. Wenn andererseits mit dem Verfahren der Injektion heißer Kanalelektronen programmiert wird, sind die Ladungsspeicherbereiche 212 und 214 stattdessen angrenzend an jeweilige Source- und Drain-Bereiche 186 und 187 angeordnet. Alternativ können alle vier Ladungsspeicherbereiche 211–214 genutzt werden, indem diese nacheinander durch Verfahren der sourceseitigen Injektion und Injektion heißer Elektronen programmiert werden, und zwar jeder Bereich in entweder zwei Zuständen oder mehr als zwei Zuständen, eingeschränkt durch die gleichen Berücksichtigungen von Schwellspannungsbeziehungen, die bereits mit Bezug auf das Beispiel aus 9 diskutiert worden sind, aber ohne die Einschränkung der Schreibreihenfolgesequenz. Die Abschnitte des Dielektrikums 201 in der Speicherzelle auf jeder Seite des Auswahltransistorgates 198' und unterhalb der Wortleitung 198 definieren die beiden Speicherelemente der Zelle, welche die beiden leitfähigen Floating Gates der zuvor erwähnten Doppelspeicherelement-Zellenarrays und -systeme ersetzen. Die dielektrische Schicht 201 kann sich jedoch über diese Speicherelemente hinaus erstrecken. Bei einer Ausbildungsform ist die Schicht 201 in Streifen ausgebildet, die einzelne Breiten aufweisen, welche sich in der x-Richtung zwischen den Auswahltransistoren von Speicherzellen in benachbarten Spalten erstrecken, sowie Längen, die sich in der y-Richtung über eine große Anzahl von Zeilen von Speicherzellen hin erstrecken. Diese Streifen sowie das Dielektrikum der Auswahltransistorgates zwischen diesen kann von selbst mit den Rändern der Steuergates ausgerichtet werden, so wie mit den Rändern der Steuergates 192 und 193, die in 12 gezeigt sind.
  • Die Auswirkung der in den Bereichen 211 und 213 des Dielektrikums 201 gespeicherten Ladung wird durch die Abschnitte 217 und 218 einer Schwellspannungskurve 215 in 12 gezeigt, ähnlich den beiden anderen zuvor beschriebenen Beispielen, wenn durch sourceseitige Injektion programmiert wird. Die sourceseitige Programmierung unterscheidet sich bei dieser Zelle von derjenigen aus 9 durch Verschiebung des Anschlusses, welcher den Vorspannungszustand mit Schwellspannung plus 1 V anlegt. In 12 ist dieser Anschluss für beide Speicherbereiche 211 und 213 die Wortleitung 198, die mit dem Auswahlgate 198' verbunden ist. Außerdem wird das Steuergate oberhalb der Speicherbereiche, die nicht programmiert werden, nun auf einen ausreichend hohen Übersteuerungsspannungspegel (beispielsweise 8 Volt) gebracht. Wenn beispielsweise der Speicherbereich 211 programmiert wird, wird das Steuergate 193 auf die Übersteuerungsspannung gebracht, und die Wortleitung 198 wird auf etwa 1 Volt oberhalb der Schwellspannung des Auswahltransistors 198' gebracht.
  • Der Kurvenabschnitt 217 aus 12 zeigt eine Änderung der Schwellspannung VT auf einem Abschnitt des Speicherzellenkanals unter dem Ladungsbereich 211 an. Analog wird die Auswirkung des Ladungsbereichs 213 auf den Kanal durch den Abschnitt 219 der Kurve 215 angezeigt. Jeder dieser Bereiche kann in zwei Zuständen betrieben werden (wobei ein Bit pro Zelle gespeichert wird) oder in mehr als zwei Zuständen (wobei mehr als ein Bit pro Zelle gespeichert wird), wie bereits zuvor für die anderen Beispiele beschrieben worden ist. Wenn durch Injektion heißer Kanalelektronen programmiert wird, wird Ladung in den Bereichen 212 und 214 gespeichert, wobei die Auswirkung auf die Schwellspannung durch jeweilige Abschnitte 216 und 218 der Kurve 215 aus 12 dargestellt ist. Jeder der Bereiche 212 und 214 kann entweder in zwei oder in mehr als zwei definierten Zuständen betrieben werden. Während einer solchen Programmierung werden alle drei Gates 192, 193 und 198' auf hohe Übersteuerungsspannungen gebracht (beispielsweise werden alle drei auf 8 Volt gebracht). Wenn datenabhängige Ladung in jedem der vier Bereiche 211–214 gespeichert wird, ist die Zellenspeicherfähigkeit die gleiche wie anhand von 9 beschrieben. Das Löschen der Speicherbereiche aus 12 erfolgt entsprechend dem Löschen der Speicherbereiche aus 9, wie bereits beschrieben worden ist.
  • 13 zeigt eine Funktionsmodifikation der in den 11A und 12 im Querschnitt gezeigten Speicherzelle. Der Unterschied besteht darin, dass sich der Abschnitt des Auswahlgates der Wortleitung 198' in eine Nut oder Ausnehmung 221 in dem Substrat 183 hinein erstreckt, wobei das Dielektrikum 205 für das Auswahltransistorgate dazwischen entlang des Bodens und der Wände der Nut 221 ausgebildet ist. Durch diese Struktur erhöht sich die Länge des Kanals des Auswahltransistors, ohne dass zusätzliche Fläche auf der Substratoberfläche 181 belegt wird.
  • Obgleich die Gates in der vorstehenden Struktur vorzugsweise aus dotiertem Polysiliziummaterial bestehen, können anstelle einer oder beider beschriebenen Polysiliziumschichten auch andere geeignete elektrisch leitfähige Materialien genutzt werden. Die zweite Schicht beispielsweise, aus welcher die Wortleitungen 197–199 ausgebildet werden, kann ein Polycidmaterial darstellen, welches Polysilizium mit einem leitfähigen, brechenden Metallsilicid wie beispielsweise von Wolfram auf dessen Oberseite darstellt, um dessen Leitfähigkeit zu erhöhen. Für die erste Schicht, aus welcher die Steuergates 189–194 ausgebildet werden, wird üblicherweise kein Polycidmaterial bevorzugt, weil ein aus einem Polycidmaterial gewachsenes Oxid als Dielektrikum zwischen Polysilizium eine geringere Qualität aufweist als das aus Polysilizium gewachsene. Die gleichen Erwägungen treffen für das zuvor beschriebene zweite Speicherzellenbeispiel zu. Für das erste Speicherzellenbeispiel können diese Gates, da nur eine Schicht für leitfähige Gates ausgebildet wird, ein Polycidmaterial darstellen.
  • Eine Variante der in 11A gezeigten Struktur entlang des Schnitts V-V aus 10 ist in 14 angegeben, in welcher die gleichen Bezugszeichen verwendet sind. Der Hauptunterschied besteht darin, dass eine ladungseinfangende dielektrische Schicht 204 unter den Auswahlgates angeordnet ist, die Teil der Wortleitungen 197–199 sind, um einen weiteren Ladungsspeicherbereich zu bilden, der die Datenspeicherkapazität einer einzigen Speicherzelle weiter erhöht, ohne deren Größe zu erhöhen. Das bedeutet, das relativ nicht-einfangende Auswahlgate-Dielektrikum 203 (12) und 205' (13) zwischen der Substratoberfläche 181 und dem Auswahlgate 198' ist durch eine dielektrische Ladungsspeicherschicht 204 ersetzt, wie am besten in der vergrößerten Ansicht aus 15 gezeigt ist. Dadurch bildet sich ein weiterer Ladungsspeicherbereich 401 in der dielektrischen Schicht 204. Wie in der Schwellspannungskurve 215 aus 15 gezeigt ist, zeigt ein Kurvenabschnitt 403 die Auswirkung des Ladungsspeicherbereichs 401 auf den Speicherzellenkanal an. Der Bereich 401 wird vorzugsweise durch Fowler-Nordheim-Tunneln von Elektronen aus dem Substrat 183 programmiert und weist somit im Wesentlichen die gleiche Ausdehnung wie das Auswahlgate 198' auf. Der Bereich 401 kann in zwei Zuständen betrieben werden (Speichern eines zusätzlichen Datenbits) oder in mehr als zwei Zuständen (Speichern von mehr als einem zusätzlichen Bit). Bei Kombination mit den separaten Ladungsspeicherbereichen 211 und 213 ist die einzelne in 15 dargestellte Speicherzelle dann in der Lage, viele Bits Daten zu speichern.
  • Es ist auch möglich, die einzelnen Speicherzellen aus den 14 und 15 mit den zwei zusätzlichen Ladungsspeicherbereichen 212 und 214 zu betreiben, sodass fünf Ladungsspeicherbereiche in jeder Speicherzelle bereitgestellt werden. Dies ist möglich, da es drei unterschiedliche Programmiermechanismen gibt, die genutzt werden können, um Ladung in diesen unterschiedlichen Bereichen zu speichern: sourceseitige Injektion für die Bereiche 211 und 213, Injektion heißer Elektronen für die Bereiche 212 und 214 sowie Fowler-Nordheim-Tunneln für den Bereich 401. Jeder dieser fünf Bereiche kann in zwei Zuständen betrieben werden (eine Zelle speichert dann fünf Datenbits) oder in mehr als zwei Zuständen (eine Zelle speichert dann mehr als fünf Datenbits) oder indem einer oder mehrere der fünf Bereiche in zwei Zuständen betrieben werden (binär) und die restlichen Bereiche in mehr als zwei Zuständen betrieben werden (Mehrzustands-), und zwar mit den Zustandseinschränkungen für die Bereiche 211, 212, 213 und 214, wie sie zuvor in Zusammenhang mit entsprechenden Ladungsspeicherbereichen der Zelle aus 9 beschrieben worden sind.
  • Nehmen wir Bezug auf 15, so werden die drei Ladungsspeicherbereiche 211, 213 und 401 einer gelöschten Speicherzelle der Reihe nach programmiert. Im gelöschten Zustand ist die Schwellspannungskurve 215 über sämtliche Speicherbereiche hin flach, bei null Volt (nicht gezeigt). Die Bereiche 211, 212, 213 und 214 einer gelöschten Zelle werden zunächst wie zuvor mit Bezug auf 12 beschrieben programmiert. Für die Speicherbereiche 211 und 213, die durch sourceseitige Injektion programmiert werden, wird die Spannung an der Wortleitung 198 auf einem Wert geringfügig oberhalb der Schwellspannung des gelöschten Speicherbereichs 401 gehalten, um die sourceseitige Injektion zu unterstützen. Der mittlere Bereich 401 wird dann durch Fowler-Nordheim-Tunneln programmiert, beispielsweise indem das Substrat 183 auf etwa 0 Volt gehalten wird und einer der Source- und Drain-Bereiche 186 oder 187 auf etwa null Volt gelegt wird und das Auswahlgate 198' auf das Programmierpotential von etwa 10–12 Volt gehoben wird. Um diesen Vorspannungspegel von null Volt zu überwinden, wird das Steuergate 192 oder 193, das dem auf null Volt gebrachten Source- oder Drain-Bereich entspricht, auf eine ausreichende Übersteuerungsspannung oberhalb des höchstmöglichen gespeicherten Schwellspannungspegels (beispielsweise etwa 6 Volt) vorgespannt. Gleichzeitig wird das andere Steuergate des Paares 192, 193 derart vorgespannt, dass die Sperrung zwischen der diesem zugeordneten Source oder Drain und diesem mittleren Bereich 401 aufrechterhalten wird (beispielsweise etwa 0 Volt). Wenn der Bereich 401 in mehr als zwei Zustände programmiert wird, kann die Spannung des Auswahlgates 198' entsprechend variiert werden. Wenn die Programmierung in einer Zelle innerhalb einer Zellenzeile abgeschlossen ist, wird eine weitere Programmierung dieser Zelle durch Anheben ihres Source- oder Drain-Bereichs von dem Programmierpegel von null Volt auf einen Sperrpegel von etwa 5 Volt gesperrt. Auf diese Weise wird die Programmierung an dieser Zelle beendet, während die Programmierung anderer Zellen entlang der gleichen Zeile fortgesetzt wird.
  • Die Ladungspegelzustände der Ladungsspeicherbereiche 211 und 213 werden in der gleichen Weise wie entsprechende Bereiche aus den Beispielen der 12 ausgelesen, wobei die Spannung an der Wortleitung 198 auf etwa 8 Volt gehalten wird. Der Ladungspegel des mittleren Speicherbereichs 401 wird danach gelesen, indem das Substrat 183 auf etwa 0 Volt gehalten wird, eine Spannung von 0 Volt an einen der Source- und Drain-Bereiche 186 und 187 und von etwa 1 Volt an den anderen angelegt wird und die Steuergates 192 und 193 auf etwa 8 Volt gelegt werden. Die Spannung an der Wortleitung 198 wird variiert, und der Bitleitungsstrom wird überwacht, um die Schwellspannung 403 des Ladungsspeicherbereichs 401 zu erkennen. Das Löschen der unter dem Steuergate befindlichen Speicherbereiche 211, 212, 213 und 214 aus 15 erfolgt entsprechend dem Löschen der Speicherbereiche aus 12, wie zuvor angegeben. Das Löschen des Speicherbereichs 401 in 15 erfolgt durch Kanallöschung, beispielsweise durch Anlegen einer ausreichend großen negativen Spannung an die Wortleitung 198.
  • Wegen der vorstehend erwähnten Nutzung unterschiedlicher Steuergate-Spannungspegel, die an die beiden Steuergates während des Programmierens des mittleren Bereichs 401 der Speicherzellen aus 15 angelegt werden, ist es erforderlich, dass die Spannung an jedem der Control (Steuer-)Gates wie beispielsweise den Elementen 189–194 des Arrays aus 10 unabhängig steuerbar sind. Da es üblicherweise nicht praktikabel ist, auf dem gleichen Schaltungschip wie das Array einen solch großen Dekodierer bereitzustellen, wie er erforderlich ist, um die Anzahl von Steuergates eines großen Arrays zu behandeln, werden diese bevorzugt in einer Weise zusammengeschaltet, wie sie schematisch in 16 für einige Speicherzellen einer Zeile dargestellt ist. Eine solche Verbindung ist weitergehend mit Bezug auf 6 der zuvor erwähnten US-Patentanmeldung 09/871,333, eingereicht am 31. Mai 2001, beschrieben. Jedes vierte Steuergate entlang der Zeile ist in diesem Beispiel mit einer gemeinsamen Steuergate-Leitung verbunden, wodurch die gleichzeitige Programmierung und das Auslesen eines Ladungsspeicherbereichs jeder zweiten Zelle entlang der Zeile möglich sind. Eine Steuergate-Leitung 411 ist mit dem Steuergate 191 und weiteren verbunden, eine Leitung 412 mit dem Gate 192 und weiteren, eine Leitung 413 mit den Gates 189, 193 und weiteren und eine Leitung 414 mit den Steuergates 190, 194 und weiteren. Die Wortleitung 198 ist mit dem Auswahlgate jeder der Zellen in der Zeile verbunden, einschließlich den Auswahlgates 198' und 198''. Weitere Zeilen in dem Array weisen in analoger Weise andere Wortleitungen auf.
  • Im Betrieb wird, Bezug nehmend auf 16, wenn die Ladungsspeicherbereiche unter den Steuergates 190, 194 und anderen, die mit der Leitung 414 verbunden sind, programmiert werden, eine hohe Programmierspannung an die Leitung 414 gelegt, und an die Leitung 411 wird eine Umgehungsspannung gelegt, die ausreicht, um Bereiche in dem Kanal unterhalb der Steuergates 191 sowie weiterer, die mit der Leitung 411 verbunden sind, leitfähig zu machen. Eine ausreichend niedrige Spannung (beispielsweise eine negative Spannung von einigen Volt) wird an die Leitungen 412 und 413 gelegt, die mit den Steuergates in den dazwischen liegenden Zellen verbunden sind, die nicht programmiert werden, um jeglichen Strom zu unterdrücken, der ansonsten durch die nicht gewählten dazwischen liegenden Zellen fließen könnte. Die Wortleitung 198 wird auf eine geeignete Spannung gelegt, wie zuvor mit Bezug auf 15 diskutiert worden ist. Auf diese Weise können alle geradzahligen Zellen entlang einer Wortleitung in einem ersten Durchlauf programmiert oder gelesen werden, der aus bis zu fünf separaten Programmiervorgängen für die entsprechenden bis zu fünf Speicherbereiche besteht, und in gleicher Weise können alle ungeradzahligen Zellen entlang der gleichen Wortleitung in einem zweiten Durchlauf programmiert oder gelesen werden.
  • Ein beispielhafter Prozess zum Ausbilden des Arrays aus Speicherzellen, wie es zuvor mit Bezug auf die 10–13 beschrieben worden ist, aber mit einer erhöhten Speicherdichte in der x-Richtung, ist in den Ansichten aus den 17–20 dargestellt. Diese Ansichten sind entlang eines Schnitts in der x-Richtung eines Arrays aufgenommen und zeigen eine Abfolge von Prozessschritten.
  • Eine erste Reihe von Prozessschritten, die in 17 dargestellt sind, umfasst das Ausbilden einer Schicht 419 aus ONO oder einem anderen ladungseinfangenden Dielektrikum auf einer Oberfläche 421 eines Substrats 423 auf einem Bereich des Substrat, auf welchem das Array ausgebildet werden soll. Als nächstes wird auf der Schicht 419 in diesem Bereich eine Schicht 425 aus dotiertem Polysilizium abgeschieden. Darauf folgt die Abscheidung einer Schicht 427 aus Siliziumnitrid über dem Polysilizium. Als nächstes wird über den Nitridschichtstreifen 427 eine Ätzmaske ausgebildet, mit die Fotolackstreifen 429, die sich ihrer Länge nach in der y-Richtung erstrecken und in der x-Richtung voneinander beabstandet sind. Der Abstand dieser Streifen in der x-Richtung wird üblicherweise so klein wie die Auflösungsmöglichkeit der zur Belichtung des Fotolacks verwendeten Lithographie gestaltet.
  • Eine nächste Reihe von Prozessschritten kann mit Bezug auf 18 beschrieben werden. Die Nitridschicht 427 wird zwischen den Maskenelementen 429 (17) isotrop weggeätzt, sodass unter den Maskenelementen befindliche Abschnitte des Nitrids übrig bleiben, nämlich Streifen 427, die sich in der y-Richtung erstrecken. 18 zeigt diese entlang der x-Richtung des Arrays. Die Breite der resultierenden Streifen 427 wird durch einen unterschneidenden Prozess während der Nitridätzung kleiner ausgeführt als diejenigen der Streifen 429 der Fotolackmaske. Danach wird über der Struktur eine dicke Schicht aus Siliziumdioxid abgeschieden, und zwar zur Ausfüllung zwischen den Nitridstreifen 429 sowie über diesen. Dieses Oxid wird danach anisotrop derart geätzt, dass Abstandshalter 431 entlang der Seitenwände der Nitridstreifen 427 übrig bleiben, und zwar mit Zwischenräumen zwischen diesen in der x-Richtung, die eine geringere Ausdehnung als die minimale lithographische Dimension des Prozesses haben. Eine Regulierung der Höhe der Nitridschicht 427 sowie der Dicke des abgeschiedenen Siliziumdioxids werden genutzt, um die Breite der Abstandshalter 431 wie auch des Zwischenraums zwischen diesen zu regulieren.
  • Danach wird die Polysiliziumschicht 425 durch die Zwischenräume zwischen den Oxid-Abstandshaltern 431 hindurch geätzt, was typischerweise das Ätzen einer etwaigen Feldisolation einschließt, die zwischen den Streifen in der y-Richtung vorhanden sein könnte, sodass sich durchgängige Gräben ergeben, die sich in der y-Richtung erstrecken. Dadurch bleiben Streifen 425' aus Polysilizium übrig, die sich durchgängig in der y-Richtung erstrecken. Obgleich die ladungseinfangende dielektrische Schicht 419 zwischen den Segmenten 425' auch durch diese Maske entfernt werden kann, braucht sie es nicht und verbleibt in 19. In jedem Fall werden danach Source- und Drain-Bereiche 433 durch diese Gräben hindurch in das Substrat 423 implantiert, indem Ionen auf die Struktur gerichtet werden. Die Source- und Drain-Bereiche erstrecken sich danach durchgängig in der y-Richtung über das Array hin. Die Oxid-Abstandshalter 431 werden danach durch einen selektiven Ätzprozess entfernt. Danach wird eine dicke Schicht aus Siliziumdioxid in den Gräben und über den verbleibenden Nitridstreifen 427 abgeschieden. Dieses Oxid wird danach durch einen Prozess der chemisch-mechanischen Polierung (CMP) bis hinunter auf die Oberseiten der Nitridstreifen 427 entfernt, wobei das Nitrid als CMP-Stopp genutzt wird. Die mit Oxid gefüllten Abschnitte 435 zwischen den Polysiliziumsegmenten 425' und den Nitridstreifen 427 stellen das Ergebnis dar.
  • In einer nächsten Serie von Schritten, die durch 20 dargestellt werden, wird das Nitrid 427 durch eine selektive Ätzung entfernt, bei der die mit Oxid gefüllten Abschnitte 435 im Wesentlichen an Ort und Stelle verbleiben. Danach erfolgt eine weitere Ätzung des Polysiliziums durch die resultierenden Öffnungen zwischen den Oxidabschnitten 435 hindurch. Dadurch bleiben Control (Steuer-)Gates 425'' aus dotiertem Polysilizium übrig, welche sich ihrer Länge nach in der y-Richtung erstrecken. Bereiche des ladungseinfangenden Dielektrikums 419, die zwischen diesen Gates freiliegen, werden ebenfalls entfernt. Als nächstes wird eine Schicht 437 aus Oxid gewachsen oder abgeschieden (oder beides), um als ein Auswahlgate-Dielektrikum in Bereichen unterhalb der auszubildenden Auswahlgates sowie als Isolierung zwischen den Steuergates und den auszubildenden Wortleitungen zu dienen. Diese Wortleitungen, wie beispielsweise eine Leitung 439, werden durch Abscheiden einer zweiten Schicht aus dotiertem Polysilizium über dem Bereich des Arrays und Entfernen dieser durch eine Maske, bei der Wortleitungsstreifen übrig bleiben, die sich ihrer Länge nach in der x-Richtung erstrecken und die in der y-Richtung beabstandet sind, ausgebildet.
  • Der Hauptvorteil der Struktur aus 20 besteht im Vergleich zu derjenigen Figur aus 11A in der Kompaktheit entlang der x-Richtung. Folglich erhöht sich die Anzahl von Ladungsspeicherbereichen in einer Zeile mit gegebener Länge beträchtlich, bis zu einem Faktor zwei.
  • Funktionsweise des Speichersystems im Allgemeinen
  • Ein beispielhaftes Speichersystem, in welchem die verschiedenen Aspekte der vorliegenden Erfindung implementiert werden können, ist allgemein in dem Blockdiagramm aus 21 dargestellt. Dieses System ist am spezifischsten auf die Verwendung der zuvor diskutierten zweiten und dritten Beispielarrays mit einer Längserstreckung der Control (Steuer-)Gates in y-Richtung ausgerichtet, findet aber auch Anwendung mit dem ersten Beispiel bei Weglassen der Schaltungen, welche die Steuergates verbinden.
  • Eine große Anzahl von einzeln adressierbaren Speicherzellen 11 ist in einer regelmäßigen Matrix aus Zeilen und Spalten angeordnet, obgleich sicher auch andere physische Anordnungen der Zellen möglich sind. Bitleitungen, die vorliegend derart ausgelegt sind, dass sie sich entlang der Spalten des Zellenarrays 11 erstrecken, sind über Leitungen 15 elektrisch mit einer Bitleitungs-Dekodierer- und Treiberschaltung 13 verbunden. Wortleitungen, die in der vorliegenden Beschreibung derart ausgelegt sind, dass sie sich entlang der Zeilen des Zellenarrays 11 erstrecken, sind über Leitungen 17 elektrisch mit einer Wortleitungs-Dekodierer- und Treiberschaltung 19 verbunden. Steuergates, die sich entlang der Spalten von Speicherzellen in dem Array 11 erstrecken, sind über Leitungen 23 elektrisch mit einer Steuergate-Dekodierer- und Treiberschaltung 21 verbunden. Die Steuergates und/oder Bitleitungen können mit ihren jeweiligen Dekodierern durch Verfahren verbunden werden, die in einer gleichzeitig anhängigen Patentanmeldung von Harari et al. mit dem Titel "Steering Gate and Bit Line Segmentation in Non-Volatile Memories", Aktenzeichen 09/871,333, eingereicht am 31. Mai 2001, beschrieben sind, wobei diese Anmeldung hier durch diese Bezugnahme einbezogen wird. Jeder der Dekodierer 13, 19 und 21 erhält über einen Bus 25 Speicherzellenadressen von einem Speicher-Controller 27. Die Dekodierer- und Treiberschaltungen sind außerdem über jeweilige Steuerungs- und Zustands-Signalleitungen 29, 31 und 33 mit dem Controller verbunden. Spannungen, die an die Steuergates und die Bitleitungen angelegt werden, werden über einen Bus 22 koordiniert, der die Steuergate- und Bitleitungs-Dekodier- und Treiberschaltungen 13 und 21 verbindet.
  • Der Controller 27 kann über Leitungen 35 mit einer (nicht gezeigten) Host-Einrichtung verbunden werden. Der Host kann einen Personalcomputer, einen Notebook-Computer, eine digitale Kamera, ein Audioabspielgerät, verschiedene andere tragbare elektronische Einrichtungen und dergleichen darstellen. Das Speichersystem aus 21 wird üblicherweise in einer Karte implementiert, und zwar entsprechend einem von mehreren existierenden technischen und elektrischen Standards, beispielsweise einem gemäß PCMCIA, der CompactFlashTM Association, der MMCTM Association und anderen. Wenn die Schaltung in einem Kartenformat vorliegt, enden die Leitungen 35 in einem Verbinder an der Karte, welcher eine Schnittstelle mit einem komplementären Verbinder der Host-Einrichtung bildet. Die elektrische Schnittstelle vieler Karten entspricht dem ATA-Standard, bei welchem das Speichersystem für den Host erscheint, als wäre es ein Magnetplattenlaufwerk. Es existieren auch andere Schnittstellenstandards für Speicherkarten. Alternativ zu dem Kartenformat werden Speichersysteme der in 21 gezeigten Art dauerhaft in die Host-Einrichtung eingebettet.
  • Die Dekodierer- und Treiberschaltungen 13, 19 und 21 erzeugen geeignete Spannungen in ihren jeweiligen Leitungen des Arrays 11, wie über den Bus 25 adressiert, entsprechend den Steuersignalen auf jeweiligen Steuerungs- und Zustandsleitungen 29, 31 und 33, um Programmier-, Lese- und Löschfunktionen auszuführen. Etwaige Zustandssignale, darunter Spannungspegel und andere Arrayparameter, werden von dem Array 11 für den Controller 27 über die gleichen Steuerungs- und Zustandsleitungen 29, 31 und 33 bereitgestellt. Eine Mehrzahl von Leseverstärkern in der Schaltung 13 empfängt Strom- oder Spannungspegel, welche die Zustände adressierter Speicherzellen in dem Array 11 anzeigen, und stellt während eines Lesevorgangs für den Controller 27 Informationen über diese Zustände über Leitungen 41 bereit. Üblicherweise wird eine große Anzahl solcher Leseverstärker genutzt, damit es möglich ist, die Zustände einer großen Anzahl von Speicherzellen parallel zu lesen. Während der Lese- und Programmiervorgänge wird typischerweise eine Zellenzeile gleichzeitig über die Schaltung 19 adressiert, um in der adressierten Zeile auf eine Anzahl von Zellen zuzugreifen, die durch die Schaltungen 13 und 21 ausgewählt werden. Bei einer Ausführungsform werden während eines Löschvorgangs sämtliche Zellen in jeder von vielen Zeilen zusammen als ein Block adressiert, und zwar zur gleichzeitigen Löschung.
  • Das Speicherzellenarray des Systems aus 21 ist wünschenswerterweise in Segmente unterteilt. Wie anhand des zuvor beschriebenen zweiten und dritten Beispiels zu erkennen sein wird, können sich die Source-Bereiche, Drain-Bereiche und Steuergates ohne Begrenzung in der y-Richtung über das gesamte Array hin erstrecken, soweit sie nicht segmentiert sind. Diese dielektrischen Arrays können in Segmente unterteilt werden, die sich jeweils nur über einen Abschnitt der Ausdehnung des vollständigen Arrays in der y-Richtung hin erstrecken. Die Source- und Drain-Bereiche sind an einem Ende eines Segments über Schalttransistoren mit globalen Bitleitungen verbunden, die normalerweise aus Metall bestehen. Die Steuergates können in analoger Weise über Schalttransistoren mit globalen Steuerleitungen verbunden sein. Alternativ können die Steuergates mit einer Steuergate-Leitung verbunden sein, die in der Weise, wie zuvor mit Bezug auf 16 beschrieben worden ist, busbildend mit dem Segment verknüpft ist. Während der Programmier-, Lese- oder Löschvorgänge ist üblicherweise ein ausgewähltes Segment gleichzeitig mit einem Satz von globalen Bitleitungen verbunden, ebenso wie mit entweder einem Satz von globalen Steuerleitungen oder einer zugehörigen busbildenden Steuergate-Leitung, in Abhängigkeit von der Ausführungsform der Segmentierung, die genutzt wird. Eine solche Segmentierung ist mit Bezug auf 10C des vorstehend erwähnten US-Patents 5,712,180 beschrieben.
  • Die Funktionsweise eines Speichersystems wie des in 21 darstellten ist in zuvor angegebenen Patenten und anhängigen Anmeldungen sowie in anderen Patenten und anhängigen Anmeldungen, die der SanDisk Corporation übertragen sind, welche Abtretungsempfänger der vorliegenden Anmeldung ist, beschrieben. Diejenigen der zitierten Dokumente, welche die Struktur, Prozessgestaltung oder Funktionsweise eines Speichersystems beschrieben, bei welchem Floating Gates als Speicherelemente genutzt werden, werden als relevant für die Implementierung der Systeme, bei denen anstelle der Floating Gates dielektrische Speicherelemente genutzt werden, zu erkennen sein. Außerdem beschreibt die US-Patentanmeldung mit dem Aktenzeichen 09/793,370, eingereicht am 26. Februar 2001 (Veröffentlichungsnummer 2002/0118574) ein Datenprogrammierverfahren, das sich auf Systeme mit sowohl Floating Gate- als auch dielektrischen Speicherelementen anwenden lässt.
  • Viertes Speicherzellenbeispiel
  • Bei einem vierten Beispiel, das in den 22–24 dargestellt ist, sind die Verfahren der dielektrischen Speicherung auf ein NAND-Array angewandt, wobei die Version mit Floating Gates desselben allgemein zuvor im Hintergrund beschrieben worden ist. Leitfähige Wortleitung 241–244, mit Längserstreckung in x-Richtung und in y-Richtung beabstandet, erstrecken sich quer zu Streifen 245–249 aus ladungsspeicherndem Dielektrikum und dazwischen liegenden Isolationsbereichen 251–254, die aus einem Dielektrikum in Gräben des Halbleitersubstrats 257 ausgebildet sind, wie am besten in dem Querschnitt aus 23A zu sehen ist. Die dielektrischen Streifen 245–249 weisen eine Längserstreckung in y-Richtung auf und sind in der x-Richtung voneinander beabstandet, wobei zwischen diesen einer der dielektrischen Isolationsbereiche 251–254 angeordnet ist. Die dielektrischen Bereiche 251–254 sind typischerweise durch typische STI-Verfahren (Shallow Trench Isolation; dt.: Flachgrabenisolation) ausgebildet. Stattdessen können auch alternative Verfahren zum Bereitstellen einer elektrischen Isolation zwischen benachbarten Spalten von Speicherzellen genutzt werden.
  • Die dielektrischen Streifen 245–249 sind direkt auf der Oberfläche des Substrats 257 ausgebildet. Das dielektrische Material sowie andere Eigenschaften entsprechen vorzugsweise einem der beiden zuvor mit Bezug auf die 6A und 6B beschriebenen. Die Wortleitungen 241–244 sind ihrerseits in Bereichen, die zu den Ladungsspeicherbereichen werden, direkt auf der Oberseite dieser dielektrischen Streifen angeordnet. Die Ladungsspeicherbereiche 265–267 sind in 23A entlang der Wortleitung 242 angegeben, und die Bereiche 269, 265, 271 und 272 in 23B entlang des dielektrischen Streifens 246. Dotierte Source- und Drain-Bereiche sind in Oberflächenbereichen des Substrats 257 zwischen den Wortleitungen und dem Isolationsdielektrikum ausgebildet. Zum Beispiel sind die Source- und Drain-Bereiche 261–263 zwischen Wortleitungen einer Spalte, die zwischen dielektrischen Isolationsbereichen 251 und 252 ausgebildet ist, angeordnet. Diese Spalte bildet einen Strang aus in Reihe geschalteten Speicherzellen, wie in der Querschnittsansicht aus 23B gezeigt ist und durch ein elektrisches Äquivalenzschaltungsschema in 24 dargestellt ist. An jedem Ende des Strangs befindet sich ein umschaltender Auswahltransistor, der in 23B an einem Ende mit einem Gate 275 und an dem anderen Ende mit einem Gate 277 gezeigt ist. Anschlüsse 279 und 281 bilden elektrische Enden des Strangs aus Speicher- und Auswahltransistoren. Einer dieser Anschlüsse ist üblicherweise mit einer einzelnen Bitleitung verbunden, und der andere mit einem gemeinsamen Potential. In einem typischen Speicherzellenarray ist eine große Anzahl solcher Transistorspaltenstränge vorhanden, die in Spalten angeordnet sind, welche sich in der y-Richtung erstrecken.
  • Die 22–23B stellen die Nutzung eines dielektrischen Ladungsspeichermaterials in einer speziellen NAND-Speicherzellenarray-Struktur dar. Es wird zu erkennen sein, dass das dielektrische Ladungsspeichermaterial in anderen speziellen NAND-Arraystrukturen auch als Ladungsspeicherelement dienen kann.
  • Typischerweise wird bei existierenden NAND-Arrays mit Speicherzellen mit leitfähigen Floating Gates als Speicherelementen eine Gruppe von Speicherzellen, und zwar eine Zelle aus jedem von mehreren solchen Spaltensträngen, die sich in einer ausgewählten gemeinsamen Zeile befindet, zum gleichzeitigen Lesen oder Programmieren ausgewählt. Die Zeile wird ausgewählt, indem geeignete Spannungen an die Wortleitungen angelegt werden. Während eines Lesevorgangs werden die Wortleitungen der Zeilen in den zugehörigen NAND-Strängen auf eine relativ hohe Spannung gehoben, um die Speicherzellentransistoren in diesen Zeilen entlang jedem der beteiligten Stränge hochgradig leitfähig zu machen, mit Ausnahme der einen Zeile von Zellen, die gelesen werden soll. Während eines Programmiervorgangs wird die Spannung der Wortleitung der ausgewählten Zeile in den zugehörigen Nand-Strängen auf eine höhere Spannung im Vergleich zu den Wortleitungen der nicht ausgewählten Zeilen der zugehörigen NAND-Stränge gehoben. Analog werden die Auswahltransistoren an den Enden der Stränge von ausgewählten Zellenspalten geeignet vorgespannt, und an deren Endanschlüsse werden geeignete Spannungen angelegt, um die gewünschte Lese- oder Programmierfunktion auszuführen. Die gleiche Prozedur kann auf ein NAND-Array aus Speicherzellen mit dielektrischen Speichermedien wie demjenigen aus den 22–24 angewandt werden.
  • Wie bei den anderen zuvor beschriebenen Beispielen beeinflusst die in dem Dielektrikum einer Speicherzelle gespeicherte Ladung die Schwellspannung dieser Zelle. Zum Beispiel legt der Pegel der Ladung, die in dem Bereich 265 des dielektrischen Streifens 246 gespeichert ist, den Schwellspannungspegel für den Speicherzellentransistor fest, der durch diesen Bereich, die angrenzenden Source- und Drain-Bereiche 261 und 262, einen Abschnitt des Substrats zwischen Source und Drain, der den Kanal der Zelle bildet, und einen Abschnitt der Wortleitung 242, die über dem Kanal angeordnet ist, gebildet wird. Jeder der Ladungsspeicherbereiche der Speicherzelle kann in zwei Zuständen oder in mehr als zwei Zuständen betrieben werden, wie bereits zuvor für die anderen Beispiele beschrieben worden ist.
  • Ein Prozess zum Ausbilden der in den 22 bis 23B dargestellten NAND-Struktur umfasst zunächst das Ausbilden einer Schicht aus dem ladungsspeichernden dielektrischen Material wie beispielsweise ONO über der gesamten Fläche des Substrats, die durch das Array eingenommen werden soll. Eine Maske aus Siliziumnitridmaterial wird auf der Oberseite der ONO-Schicht ausgebildet, um parallele, längliche Gräben in dem Substrat zu definieren, die genutzt werden, um benachbarte NAND-Stränge zu isolieren.
  • Durch einen Ätzschritt wird danach durch Öffnungen der Maske hindurch die dielektrische Schicht entfernt und es werden Gräben in dem Substrat ausgebildet. Danach wird über der Struktur Siliziumoxid abgeschieden, um die Gräben und die Öffnungen der Maske auszufüllen. Überschüssiges Oxid wird entfernt, worauf die Entfernung des Maskenmaterials aus Siliziumnitrid folgt. Das Ergebnis ist die Struktur, die in den 23A und 23B gezeigt ist, ohne die Wortleitungen (WLs). Danach werden die Wortleitungen ausgebildet, indem eine Schicht aus dotiertem Polysiliziummaterial über zumindest der Fläche des Arrays abgeschieden wird und danach Abschnitte des Materials durch eine weitere Maske hindurch weggeätzt werden, sodass die Wortleitungen übrig bleiben, wie sie in den 23A und 23B gezeigt sind. Danach kann durch die ladungsspeichernde dielektrische Schicht hindurch eine Ionenimplantation in Bereiche des Substrats erfolgen, die zwischen dem dicken Isolationsdielektrikum und den Wortleitungen freiliegend verbleiben, um dadurch die Source- und Drain-Bereiche auszubilden.
  • Ein weiterer Prozess zum Ausbilden eines geringfügig anderen dielektrischen NAND-Speicherarrays wird durch die 25A, 25B und 25C veranschaulicht. Diese Ansichten zeigen die Entwicklung der Struktur entlang einer Schnittlinie VII-VII der Draufsicht aus 22. Die Bezugszeichen der Elemente aus den 25A–25C, die den Elementen aus den 22–23B entsprechen, sind die gleichen, mit einem angefügten Doppelstrich ('').
  • In einer ersten Reihe von Prozessschritten, die in 25A veranschaulicht sind, wird auf der Oberfläche des Substrats 257'' Siliziumnitrid abgeschieden, üblicherweise nach dem Aufwachsen einer dünnen Schicht 296 aus Siliziumdioxid auf der Substratoberfläche 257''. Danach wird auf der Nitridschicht eine Maske ausgebildet, mit Öffnungen mit Längserstreckung in der y-Richtung (22), und durch die Maske hindurch wird die Nitridschicht weggeätzt, sodass Nitridstreifen 291–295 übrig bleiben, die eine Längserstreckung in der y-Richtung aufweisen und in der x-Richtung voneinander beabstandet sind. Das Substrat wird dann in den Zwischenräumen zwischen den Nitridstreifen, die als Maske dienen, geätzt, wodurch Isolationsgräben in dem Substrat ausgebildet werden. Diese Gräben (25B) werden danach mit Siliziumoxid gefüllt, indem über der Struktur eine dicke Oxidschicht abgeschieden wird und diese danach derart entfernt wird, dass die Abschnitte 251'', 252'', 253'' und 254'' übrig bleiben, welche diese Substratgräben ausfüllen und sich geringfügig über die Substratoberfläche hinaus erstrecken.
  • Eine nächste Reihe von Schritten wird durch 25C veranschaulicht. Die Nitridstreifen 291–295 werden danach durch eine selektive Ätzung entfernt, bei der das Grabenoxid zwischen diesen sowie die Substratoberfläche unter diesen größtenteils unangegriffen bleiben. Danach wird eine Schicht 297 aus einem ladungsspeichernden Dielektrikum, wie beispielsweise ONO, über der gesamten Fläche des Speicherzellearrays ausgebildet, welche die freiliegenden Bereiche der Substratoberfläche und die Abschnitte des Isolationsdielektrikums, die sich über die Substratoberfläche hinaus erstrecken, abdeckt. Danach werden Wortleitungen ausgebildet, indem eine Schicht aus dotiertem Polysiliziummaterial über der gesamten Fläche abgeschieden wird, auf der Polysiliziumschicht eine Maske ausgebildet wird, mit Öffnungen, die eine Längserstreckung in x-Richtung aufweisen und in der y-Richtung voneinander beabstandet sind, und danach durch die Maskenöffnungen hindurch das Polysilizium entfernt wird. Dadurch bleiben die Wortleitungen übrig, die sich quer zu der Struktur erstrecken, einschließlich der Wortleitung 242'' aus 25C. Danach können die Source- und Drain-Bereiche des Substrats (in den Ansichten der 25A–25C nicht gezeigt) durch die ladungsspeichernde dielektrische Schicht 297 hindurch, zwischen den Wortleitungen und dem Isolationsoxid, die als Implantationsmaske dienen, implantiert werden.
  • Es ist zu erkennen, dass sich bei der resultierenden Struktur aus 25C die ladungsspeichernde dielektrische Schicht 297 über die gesamte Fläche des Arrays hin erstreckt, während bei derjenigen aus den 23A und 23B diese dielektrische Schicht auf Streifen zwischen den dicken dielektrischen Isolationsschichten begrenzt ist. In beiden Fällen wird über den Kanälen der NAND-Speichertransistoren, wo Ladung gespeichert werden muss, eine dielektrische Ladungsspeicherschicht bereitgestellt.
  • Ein noch weiterer Prozess zum Ausbilden eines etwas anderen NAND-Arrays ist in den 26A–26D dargestellt. Die 26A–26C zeigen die Entwicklung der Struktur entlang der Schnittlinie VII-VII aus der Draufsicht von 22, während 26D die dazwischen liegende Struktur aus 26C entlang der orthogonalen Schnittlinie VIII-VIII zeigt. Ein grundlegender Unterschied bei dem Prozess aus den 26A–26D besteht in der Ausbildung einer Substratätzmaske mit Streifen aus Polysilizium anstatt aus Nitrid, wobei Abschnitte dieser Streifen in Bereichen der Speicherzellen danach als Teil der Wortleitungen beibehalten werden. Außerdem ist die resultierende dielektrische Ladungsspeicherschicht nicht über das gesamte Speicherzellenarray hin durchgängig. Die Bezugszeichen für Elemente, die denjenigen aus den 22–25C entsprechen, sind in den 26A–26D die gleichen, mit einem angefügten Dreifachstrich (''').
  • Eine erste Reihe von Prozessschritten ist in 26A veranschaulicht. Auf der Oberfläche des Siliziumsubstrats 257''' wird eine Schicht 469 aus einem ladungseinfangenden Dielektrikum, beispielsweise ONO, ausgebildet. Danach wird auf der dielektrischen Schicht 469 über der Fläche des Speicherzellenarrays eine Schicht aus dotiertem Polysilizium abgeschieden. Als nächstes wird auf dem Polysilizium eine Schicht aus Siliziumnitrid abgeschieden. Danach wird eine Maske ausgebildet, um Öffnungen in die Nitrid- und die Polysiliziumschicht zu ätzen, die eine Längserstreckung in y-Richtung aufweisen (22). Danach erfolgt diese Ätzung. Wie in 26A gezeigt ist, bleiben dadurch Polysiliziumstreifen 471–475, abgedeckt mit Nitrid 477, übrig, die eine Längserstreckung in der y-Richtung aufweisen und in der x-Richtung voneinander beabstandet sind.
  • Wie in 26B gezeigt ist, besteht ein nächster Schritt darin, in den Zwischenräumen zwischen den Polysilizium/Nitridstreifen, die als eine Maske dienen, die dielektrische Schicht 469 und das Substrat 257''' wegzuätzen, wodurch Isolationsgräben in dem Substrat ausgebildet werden. Diese Gräben werden danach mit Siliziumoxid gefüllt, durch Abscheiden einer dicken Oxidschicht, die sich durch die Zwischenräume zwischen den Polysilizium/Nitridstreifen hindurch in die Gräben hinein sowie über diesen erstreckt. Dieses Oxid wird danach durch CMP bis hinunter auf die Nitridschicht 477 entfernt, wodurch Oxidabschnitte 251''', 252''', 253''' und 254''' übrig bleiben, welche die Substratgräben bis hinauf zu der Oberseite des verbleibenden Nitrits 477 füllen.
  • Eine nächste Reihe von Schritten wird durch 26C veranschaulicht. Zunächst wird das Nitrid 477 durch eine selektive Ätzung entfernt, bei der die Oberseiten der Polysiliziumstreifen 471–475 freiliegend verbleiben. Danach wird über der Arraystruktur eine zweite Schicht aus dotiertem Polysilizium abgeschieden, wobei ein direkter Kontakt mit den freiliegenden Oberseiten der Polysiliziumstreifen 471–475 und Abschnitten der Oxidstreifen 251'''–254''', die sich über die Polysiliziumstreifen hinaus erheben, hergestellt wird. Als Ergebnis werden die Wortleitungen 241'''–244''' ausgebildet, wie am besten durch 26D gezeigt wird, und zwar durch Ätzen dieser zweiten Polysiliziumschicht in Streifen 481–484, die eine Längserstreckung in x-Richtung aufweisen und in der y-Richtung voneinander beabstandet sind. Mit diesem Ätzschritt werden außerdem Abschnitte der Polysiliziumstreifen 471–475 in den Zwischenräumen zwischen den Streifen 481–484 entfernt, wodurch getrennte Abschnitte 471'–474' dieser Streifen übrig bleiben, die durch die darüber liegenden Streifen 481–484 aus der zweiten Polysiliziumschicht verbunden sind. Source- und Drain-Bereiche wie etwa die Bereiche 261'''–263''' (26D) werden danach in das Substrat 257''' implantiert, durch das ladungsspeichernde Dielektrikum in den Zwischenräumen zwischen den Wortleitungen 241'''–244''' hindurch.
  • Fünftes Speicherzellenbeispiel
  • Ein weiteres NAND-Array ist in den 27 und 28 dargestellt. Die Struktur dieses fünften Beispiels unterscheidet sich von dem vierten Beispiel hauptsächlich darin, dass die Source- und Drain-Diffusionsbereiche entlang der NAND-Speicherzellenstränge zwischen den Wortleitungen weggelassen sind und ein weiterer Satz von Wortleitungen an diesen Stellen hinzugefügt ist. Infolgedessen verdoppelt sich nahezu die Anzahl der unabhängig adressierbaren dielektrischen Ladungsspeicherbereiche entlang der NAND-Stränge der gleichen Länge in der y-Richtung über das Array hin bei Nutzung eines Prozesses mit der gleichen minimal auflösbaren Elementgröße. Die Anzahl der Wortleitungen und somit die Anzahl der unabhängig programmierbaren dielektrischen Ladungsspeicherbereiche in einzelnen NAND-Strängen ist größer als zwei und kann auch 8, 16, 32 oder mehr betragen, aber in etwa einer Hälfte der Länge der herkömmlichen NAND-Stränge mit der gleichen Anzahl von Ladungsspeicherbereichen.
  • 27 stellt eine Draufsicht eines kleinen Teils des fünften Beispielarrays dar, und 28 zeigt einen Querschnitt durch einen der Speicherzellenstränge sowie die Auswahltransistoren an jedem Ende dieses Strangs. Das Array ist auf einem Halbleitersubstrat 301 mit einer Oberfläche 303 ausgebildet. Eine Mehrzahl von ladungsspeichernden dielektrischen Streifen 305–309 weist eine Längserstreckung in der y-Richtung über das Array hin auf und ist in der x-Richtung voneinander beabstandet, zwischen tiefen Oxidisolationsbereichen 311–314, die ebenfalls eine Längsausdehnung in der y-Richtung aufweisen. Die Isolationsbereiche 311–314 können im Wesentlichen die gleichen wie die Bereiche 251–254 (23A) oder 251''–254'' (25C) des vierten Beispiels sein. Die ladungsspeichernden dielektrischen Streifen 305–309 können in der x-Richtung zwischen den Oxidisolationsbereichen physisch getrennt sein, ähnlich dem, was in 23A für das vierte Beispiel gezeigt ist, oder können Teil einer durchgängigen dielektrischen Schicht sein, die sich über die Oxidisolationsbereiche hin erstreckt, wie in 25C gezeigt ist. Ein Schnitt IX-IX durch 27, obgleich nicht speziell gezeigt, kann im Wesentlichen demjenigen aus diesen beiden Figuren gleichen. Diese Merkmale können für die vierten und fünften Beispiele gleich sein.
  • Der Hauptunterschied zwischen den beiden besteht jedoch in der Konfiguration der Wortleitungen 317–323, die eine Längsausdehnung in der x-Richtung aufweisen, wie zuvor, die aber in der y-Richtung unmittelbar aneinander angrenzend gepackt sind, mit einem geeigneten Dielektrikum dazwischen. Die Wortleitungen sind nicht durch die Source- und Drain-Bereiche der Speicherzelle getrennt, wie sie es bei dem vorstehenden vierten Beispiel sind. Tatsächlich sind, wenn die Wortleitungen in der y-Richtung nebeneinander angeordnet sind, die Source- und Drain-Bereiche nicht erforderlich. Diese Bereiche sind bei dem vierten Beispiel nicht direkt mit einer externen Spannung verbunden, sondern stellen vielmehr einen leitfähigen Pfad entlang dieser Intervalle jedes NAND-Strangs zwischen ladungsspeichernden Elementen bereit. Die Wortleitungen und die Ladungsspeicherbereiche unter diesen kontrollieren gemeinsam die Leitfähigkeit des Substratkanals unter sich. Der Ersatz der Source- und Drain-Bereiche bei diesem fünften Beispiel durch zusätzliche Wortleitungen führt dazu, dass die Wortleitungen und die Ladungsspeicherbereiche unter diesen die Leitfähigkeit des Substratkanals dort kontrollieren, wo in dem vorherigen vierten Beispiel die Source- und Drain-Bereiche vorhanden sind. Außerdem verdoppelt sich die Dichte der Ladungsspeicherbereiche entlang der dielektrischen Streifen, wie durch die Ladungsspeicherbereiche 327–333 in einem NAND-Strang aus den 27 und 28 dargestellt wird.
  • Bezug nehmend auf 28 umfasst ein externer Anschluss eines Speicherzellenstrangs an entgegengesetzten Enden des Strangs Source- und Drain-Diffusionsbereiche 341 und 343, die an jeweiligen Anschlüssen 345 und 347 jeweils mit einer globalen Bitleitung (nicht gezeigt) und einem gemeinsamen Potential wie beispielsweise Masse verbunden sind. Dieser Anschluss wird ermöglicht durch Spannungen GC0 and GC1, die an jeweilige Control Gates 349 und 351 an entgegengesetzten Enden des Strangs angelegt werden. Die Control Gates 349 und 351 sind vorzugsweise unmittelbar angrenzend an die Wortleitungen 353 und 355, die sich an den Enden des Strangs befinden, angeordnet.
  • Eine Prozesstechnologie zum Ausbilden der Struktur, die allgemein durch die 27 und 28 dargestellt ist, wird mit Bezug auf die Querschnittsansichten aus den 29A und 29B erklärt. Den Ausgangspunkt kann eine der alternativen Strukturen aus dem vierten Beispiel darstellen, die in den 23A oder 25C dargestellt sind, wobei aber die Source- und Drain-Implantationen weggelassen sind. Auf dieser Stufe befinden sich die Wortleitungen 317, 319, 321 und 323 an ihrer Stelle über durchgängigen ladungsspeichernden dielektrischen Streifen 305–309, aber ein erster zusätzlicher Schritt besteht darin, zwischen den Wortleitungen das Dielektrikum von der Substratoberfläche 303 zu entfernen, sodass eine neue dielektrische Schicht 361, vorzugsweise aus ONO, über der gesamten Struktur ausgebildet werden kann. Die Schicht 361 dient dann als das ladungsspeichernde Dielektrikum unter zusätzlich auszubildenden Wortleitungen und stellt eine dielektrische Schicht zwischen diesen zusätzlichen Wortleitungen und den existierenden Wortleitungen 317, 319, 321 und 323 bereit.
  • Ein nächster Schritt besteht darin, eine Schicht 365 aus dotiertem Polysilizium oder einem anderen geeigneten leitfähigen Material auf der Oberseite der dielektrischen Schicht 361 und in Konformität mit dieser über der gesamten Fläche des Arrays abzuschneiden. Danach wird auf deren Oberseite eine Maske zum Ätzen der Polysiliziumschicht 365 ausgebildet. Bei der Herstellung dieser Maske können zunächst parallele Streifen 367 aus einem Oxid- oder Nitrid-Dielektrikum ausgebildet werden, die eine Längsausdehnung in der x-Richtung aufweisen und in der y-Richtung voneinander beabstandet sind, um Abschnitte der Polysiliziumschicht 365 zwischen den Wortleitungen 317, 319, 321 und 323 abzudecken. Die dielektrischen Streifen 367 werden vorzugsweise ausgebildet, indem eine Schicht aus einem Dielektrikum über der gesamten Polysiliziumschicht 365 abgeschieden wird und danach diese Schicht in Streifen 367 geätzt wird, und zwar unter Verwendung einer Fotolackmaske auf der Oberseite der Oxidschicht. Als nächstes werden entlang der Ränder der Streifen 367 Abstandshalter 369 aus einem Oxid ausgebildet, um die Zwischenräume zwischen diesen zu verschmälern. Ein standardmäßiges Verfahren zum Ausbilden der Abstandshalter 369 besteht darin, eine weitere Schicht aus einem Dielektrikum über den dielektrischen Streifen 367 abzuscheiden und danach diese weitere Schicht anisotrop wegzuätzen, sodass die Abstandshalter 369 übrig bleiben.
  • Ein nächster Schritt besteht darin, die Polysiliziumschicht 365 durch die Maske 367, 369 hindurch zu ätzen, sodass Wortleitungen 318, 320 und 322 übrig bleiben, die in der y-Richtung zwischen den Wortleitungen 317, 319, 321 und 323 angeordnet sind, wie in 29B gezeigt ist. Die dielektrische Maske 367, 369 kann dann, wie gezeigt, entfernt werden, es ist aber nicht immer notwendig, dies zu tun. Da die Fotolackmaske, die genutzt wird, um die maskierenden dielektrischen Streifen 367 auszubilden, nicht von selbst in der y-Richtung mit den Wortleitungen 317, 319, 321 und 323 ausgerichtet ist, werden die Zwischenräume zwischen den dielektrischen Streifen 367 durch Nutzung der Abstandshalter 369 schmaler ausgeführt als die minimal lithographisch auflösbare Dimension des Prozesses. Aber selbst bei einer geringfügigen Fehlausrichtung der Fotolackmaske, wie sie gelegentlich auftreten wird, werden die resultierenden Wortleitungen 318, 320 und 322 die Zwischenräume zwischen benachbarten Wortleitungen 317, 319, 321 und 323, so wie diese durch die dielektrische Schicht 361 abgedeckt sind, vollständig ausfüllen. Dies ist der Fall, weil die Wortleitungen 318, 320 und 322 einzeln in der y-Richtung breiter ausgeführt werden, als es notwendig ist, um die Zwischenräume zwischen den Wortleitungen 317, 319, 321 und 323 auszufüllen, falls eine perfekte Ausrichtung sichergestellt werden könnte.
  • Ein alternatives Verfahren zum Ausbilden der zusätzlichen Wortleitungen wird durch die 30A und 30B veranschaulicht. Es erfolgen verschiedene Schritte, bevor eine zweite Schicht 371 aus dotiertem Polysilizium abgeschieden wird. Die Wortleitungen 317, 319, 321 und 323 aus Polysilizium werden jeweils durch Oxidschichtstreifen 373 abgedeckt, welche wiederum durch Nitridstreifen 375 abgedeckt werden. Die Streifen 373 und 375 werden vorzugsweise ausgebildet, indem die gesamte erste Polysiliziumschicht mit diesen zwei Schichten abgedeckt wird, bevor sie in die einzelnen Wortleitungen 317, 319, 321 und 323 geätzt wird. Alle drei Schichten (das Polysilizium, das Oxid und das Nitrid) werden dann zusammen geätzt, sodass sich als Ergebnis die mehreren Wortleitungsstreifen ergeben, die in 30A dargestellt sind. Danach wird eine Schicht 373 aus einem Dielektrikum wie beispielsweise ONO konform zu den freiliegenden Oberflächen über der Arrayfläche ausgebildet. Über der dielektrischen Schicht 377 wird die zweite Schicht 371 aus dotiertem Polysilizium abgeschieden.
  • Die zweite Polysiliziumschicht 371 wird dick genug ausgeführt, um vollständig die Zwischenräume zwischen den Wortleitungen 317, 319, 321 und 323 auszufüllen. Überschüssiges Polysilizium wird danach durch einen Schritt des chemisch-mechanischen Polierens (CMP) entfernt, bei dem die Nitridstreifen 375 als Stopper genutzt werden. Das Ergebnis stellen die zusätzlichen Wortleitungen 318, 321 und 322 dar, wie sie in 30B gezeigt sind. Zusätzlich zu dem CMP-Schritt kann nachfolgend ein Ätzschritt ausgeführt werden, um sicherzustellen, dass die Polysiliziumstreifen 318, 321 und 322 vollständig elektrisch voneinander isoliert sind, und das kann dazu führen, dass die Dicke dieser Streifen geringfügig reduziert wird.
  • Speichersysteme, bei denen ein Array aus Speicherzellen gemäß dem vierten oder fünften Beispiel genutzt wird
  • Ein weiteres Beispiel für ein Speichersystem, in welchem die verschiedenen Aspekte der vorliegenden Erfindung implementiert werden können, wird durch das Blockdiagramm aus 31 dargestellt. Das Speicherzellenarray 1 umfasst eine Mehrzahl von Speicherzellen, die in einer Matrix angeordnet sind, welche durch eine Spalten-Steuerschaltung 2, eine Zeilen-Steuerschaltung 3, eine gemeinsame Source-Steuerschaltung 4 und eine gemeinsame p-Wannen-Steuerschaltung 5 gesteuert wird. Dieses System ist insbesondere geeignet zur Verwendung eines Speicherzellenarrays 1, das einen NAND-Typ gemäß den zuvor beschriebenen vierten und fünften Beispielen darstellt.
  • Eine Steuerschaltung 2 ist mit Bitleitungen (BL) des Speicherzellenarrays 1 verbunden, um Daten zu lesen, die in den Speicherzellen gespeichert sind, um während eines Programmiervorgangs einen Zustand der Speicherzellen herzustellen und um die Potentialpegel der Bitleitungen (BL) zu steuern, um die Programmierung zu begünstigen oder die Programmierung zu sperren. Ein Anschluss jedes Strangs der zuvor beschriebenen NAND-Speicherzellen kann beispielsweise mit einer der Bitleitungen verbunden werden, und der andere Anschluss des Strangs mit einem gemeinsamen Potential wie beispielsweise Masse. Die Zeilensteuerschaltung 3 ist mit Wortleitungen (WL) verbunden, um Lese- oder Programmierspannungen an die Wortleitungen anzulegen. Diese Spannungen, kombiniert mit den BitleitungsPotentialpegeln, die durch die Spalten-Steuerschaltung 2 kontrolliert werden, bewirken, dass ausgewählte Speicherzellen entlang einer der Wortleitungen parallel gelesen oder programmiert werden. Außerdem wird durch die Schaltungen 2 eine Löschspannung an einen p-Bereich angelegt, auf welchem die Speicherzellen ausgebildet sind. Die gemeinsame Source-Steuerschaltung 4 kontrolliert eine gemeinsame Source-Leitung (in 31 als "c-Source" bezeichnet), die mit den Speicherzellen verbunden ist. Die c-p-Wannen-Steuerschaltung 5 kontrolliert die gemeinsame p-Wannen-Spannung.
  • Die Daten, die in den Speicherzellen gespeichert sind, werden durch die Spalten-Steuerschaltung 2 ausgelesen und werden über interne E/A-Leitungen 53 und einen Daten-Eingabe/Ausgabepuffer 6 an externe E/A-Leitungen 51 ausgegeben. Programmierdaten, die in den Speicherzellen gespeichert werden sollen, werden über die externen E/A-Leitungen 51 in den Daten-Eingabe/Ausgabepuffer 6 eingegeben und werden an die Spalten-Steuerschaltung 2 übermittelt. Die externen E/A-Leitungen 51 sind mit einem Controller 43 verbunden. Der Controller umfasst verschiedene Arten von Registern und weiteren Speicher, darunter einen flüchtigen Direktzugriffsspeicher (RAM) 45.
  • Befehlsdaten zum Steuern der Flash-Speichereinrichtung werden über interne Steuerleitungen 55 über externe Steuerleitungen 57, die mit dem Controller 43 verbunden sind, in Befehlsschaltungen 7 eingegeben. Die Befehlsdaten informieren den Flash-Speicher darüber, welcher Vorgang angefordert wird. Der Eingangsbefehl wird an eine Zustandsmaschine 8 übermittelt, welche die Spalten-Steuerschaltung 2, die Zeilen-Steuerschaltung 3, die gemeinsame Source-Steuerschaltung 4, die gemeinsame p-Wannen-Steuerschaltung 5 und den Daten-Eingabe/Ausgabepuffer 6 steuert. Die Zustandsmaschine 8 kann Statusdaten des Flash-Speichers wie beispielsweise READY/BUSY oder PASS/FAIL ausgeben.
  • Der Controller 43 ist mit einem Host-System wie beispielsweise einem Personalcomputer, einer Digitalkamera oder einem persönlichen digitalen Assistenten (PDA) verbunden oder kann mit einem solchen verbunden werden. Es ist der Host, der Befehle auslöst, wie beispielsweise Daten in das Speicherarray 1 zu speichern oder aus diesem auszulesen, und der diese Daten bereitstellt bzw. empfängt. Der Controller wandelt diese Befehle in Befehlssignale um, die von den Befehlsschaltungen 7 interpretiert und ausgeführt werden können. Der Controller enthält außerdem typischerweise einen Pufferspeicher für die Benutzerdaten, die in das Speicherarray geschrieben werden oder aus diesem gelesen werden. Ein typisches Speichersystem umfasst einen integrierten Schaltungschip 47, der den Controller 43 umfasst, sowie einen oder mehrere integrierten Schaltungschips 49, die jeweils ein Speicherarray und zugeordnete Steuer-, Eingabe/Ausgabe- und Zustandsmaschinen-Schaltungen umfassen. Der Trend geht natürlich dahin, das Speicherarray und die Steuerschaltungen eines Systems zusammen auf einem oder mehreren integrierten Schaltungschips zu integrieren.
  • Jedes der Speichersysteme aus 21 oder 31 kann als Teil des Host-Systems eingebettet werden oder kann in eine Speicherkarte integriert werden, die entfernbar in eine Paarungsbuchse eines Host-Systems eingefügt werden kann. Eine solche Karte kann das gesamte Speichersystem umfassen. Alternativ können der Controller und das Speicherarray (mit zugehörigen Peripherieschaltungen) auf separaten Karten bereitgestellt werden. Verschiedene Kartenimplementierungen sind zum Beispiel in US-Patent 5,887,145 beschrieben.
  • Weitere Speicherzellenkonfigurationen
  • Weitere Konfigurationen von Speicherzellenarrays, bei denen leitfähige Floating Gates genutzt werden, können in analoger Weise dahingehend modifiziert werden, dass die Floating Gates durch ladungseinfangendes dielektrisches Material ersetzt werden, und danach kann jeder Ladungsspeicherbereich des Arrays entweder binär (zwei Zustände) oder mit mehreren Zuständen (mehr als zwei Zuständen) betrieben werden. Beispielsweise werden bei bestimmten Konfigurationen, die in den zuvor angegebenen Patenten und Patentanmeldungen beschrieben sind, entweder die Speicherelemente oder die Source/Drain-Diffusionsbereiche in Gräben angeordnet, wobei die Gräben entweder einen rechteckigen Querschnitt aufweisen oder V-förmig sind. Bei diesen Ausführungsformen können die leitfähigen Speicherelemente ebenfalls durch ladungseinfangendes dielektrisches Material ersetzt werden.

Claims (12)

  1. Ein Verfahren zum Speichern von datenrepräsentierenden Ladungspegeln in einem nichtflüchtigen Speicherzellenarray in einer Vielzahl von benachbarten Bereichen (171–174; 211–214; 265–267; 269–272; 327–330) von ladungseinfangenden Dielektrika (165; 201; 245, 246, 247, 248, 249; 297; 306) auf einer Oberfläche eines Halbleitersubstrats (163; 183; 257; 301) zwischen dessen Source- und Drain-Bereichen (152, 153; 185, 186, 187; 341, 343) umfassend: Speichern von mehr als zwei Ladungspegeln in einzelnen Bereichen der ersten und zweiten dielektrischen Bereiche (171–174; 211–214; 265–267; 269–272; 327–330), wodurch mehr als ein Bit Daten in jeweiligen Bereichen der ersten und zweiten dielektrischen Bereiche (171–174; 211–214; 265–267; 269–272; 327–330) gespeichert wird, dadurch gekennzeichnet, dass es ferner umfasst: Speichern von Ladung in ersten und zweiten Bereichen aus der Vielzahl von benachbarten Bereichen (171–174; 211–214; 265–267; 269–272; 327–330) mittels zumindest zweier unterschiedlicher Mechanismen aus einer Gruppe bestehend aus Source Side Injection, Hot Electron Injection, Fowler-Nordheim-Tunneln und Ballistic Injection.
  2. Ein Verfahren gemäß Anspruch 1, wobei sich das Dielektrikum zwischen zumindest einem leitenden Control Gate (157, 160; 189–194; 241–244; 317–323, 353, 355) und der Oberfläche des Halbleitersubstrats (163; 183; 257; 301) zwischen Source- und Drain-Bereichen (152, 153; 185, 186, 187; 341, 343) von einzelnen Speicherzellen befindet sowie ferner Speichern von Ladung in einer ersten aus der Vielzahl von dielektrischen Bereichen (171–174; 211–214; 265–267; 269–272; 327–330) mittels Source Side Injection sowie Speichern von Ladung in einem zweiten der dielektrischen Bereiche mittels Hot Electron Injection umfasst.
  3. Ein nichtflüchtiger Speicher eines Typs, beinhaltend ein Array von Speicherzellen, welche jeweils ein zwischen leitenden Wortleitungen oder Gate (157, 160; 189–194; 241–244; 317–323, 353, 355) angeordnetes ladungsspeicherndes Dielektrikum aufweisen, sowie eine Oberfläche eines Substrats (163; 183; 257; 301) innerhalb eines halbleitenden Kanals, welcher sich über die Oberfläche zwischen Source- und Drain-Bereichen (152, 153; 185, 186, 187; 341, 343) erstreckt, umfassend: eine Leseschaltung beinhaltend: Spannungsquellen, welche mit zumindest den Wortleitungen oder Gate (157, 160; 189–194; 241–244; 317–323, 353, 355) verbindbar sind, sowie Leseverstärker, welche mit zumindest einer der Sources und Drains (152, 153; 185, 186, 187; 341, 343) einzelner adressierter Seicherzellen verbindbar sind, um einen Ladungspegel zu ermitteln, welcher in den nicht-überlappenden Bereichen (171–174; 211–214; 265–267; 269–272; 327–330) der ladungsspeichernden Dielektrika (165; 201; 245, 246, 247, 248, 249; 297; 306) gespeichert ist, und dadurch mehr als ein Bit der Daten aus jeweils definierten Bereichen der ladungsspeichernden Dielektrika (165; 201; 245, 246, 247, 248, 249; 297; 306) zu lesen, dadurch gekennzeichnet, dass er ferner umfasst: eine Programmierschaltung beinhaltend Spannungsquellen, welche mit zumindest den Wortleitungen oder Gate (157, 160; 189–194; 241–244; 317–323, 353, 355) sowie den Source- und Drain-Bereichen (152, 153; 185, 186, 187; 341, 343) verbindbar sind, um Spannungen mit Größenordnungen zur Verfügung zu stellen, welche bewirken, dass Ladung vom Substrat (163; 183; 257; 301) in zumindest zwei festgelegte nicht-überlappende Bereiche (171–174; 211–214; 265–267; 269–272; 327–330) des ladungsspeichernden Dielektrikums entlang des Kanals einzeln adressierter Speicherzellen mittels zumindest zweier unterschiedlicher Mechanismen gewählt aus einer Gruppe bestehend aus Source Side Injection, Hot Electron Injection, Fowler-Nordheim-Tunneln sowie Ballistic Injection auf Pegel injiziert wird, welche Schwellen von entsprechenden zumindest zwei Anteilen der Kanäle an einen von mehr als zwei Pegeln gemäß den programmierenden Daten anpassen, wobei jeweilige der zwei festgelegten Bereiche (171–174; 211–214; 265–267; 269–272; 327–330) des dielektrischen Speichermaterials mehr als ein Bit solcher Daten speichern können.
  4. Ein Speicher gemäß Anspruch 3, wobei das ladungsspeichernde Dielektrikum (165; 201; 245, 246, 247, 248, 249; 297; 306) Siliziumnitrid beinhaltet.
  5. Ein Speicher gemäß Anspruch 3 oder 4, wobei das ladungsspeichernde Dielektrikum (165; 201; 245, 246, 247, 248, 249; 297; 306) siliziumreiches Siliziumdioxid beinhaltet.
  6. Ein Speicher gemäß einem der Ansprüche 3 bis 5, wobei die Ladung in vier Schwellspannungsbereiche injiziert wird.
  7. Ein Speicher gemäß einem der Ansprüche 3 bis 5, wobei die Ladung in mehr als vier Schwellspannungspegelbereiche injiziert wird.
  8. Ein Speicher gemäß einem der Ansprüche 3 bis 7, wobei die einzelnen Speicherzellen zusätzlich das ladungsspeichernde dielektrische Material (165; 201; 245, 246, 247, 248, 249; 297; 306) beinhalten, welches sich kontinuierlich entlang dem Kanal zumindest zwischen den Source- und Drain-Bereichen (152, 153; 185, 186, 187; 341, 343) erstreckt.
  9. Ein Speicher gemäß Anspruch 3, wobei das Gate (157, 160; 189–194; 241–244; 317–323, 353, 355) zumindest zwei Gates beinhaltet, welche über verschiedenen Segmenten des Kanals mit den zumindest zwei festgelegten nicht-überlappenden Bereichen (171–174; 211–214; 265–267; 269–272; 327–330) des darunter angeordneten ladungsspeichernden Dielektrikums (165; 201; 245, 246, 247, 248, 249; 297; 306) angeordnet sind.
  10. Ein Speicher gemäß Anspruch 9, wobei zumindest einer der Bereiche (171–174; 211–214; 265–267; 269–272; 327–330) des ladungsspeichernden Dielektrikums (165; 201; 245, 246, 247, 248, 249; 297; 306) unter jedem der zumindest zwei Gates (157, 160; 189–194; 241–244; 317–323, 353, 355) angeordnet ist.
  11. Ein Speicher gemäß Anspruch 9, wobei die zumindest zwei Gates (165; 201; 245, 246, 247, 248, 249; 297; 306) zumindest zwei Gates (165; 201; 245, 246, 247, 248, 249; 297; 306) beinhalten, welche aus leitenden Leitungen gebildet sind, deren Längen sich in einer Richtung senkrecht zum Kanal erstrecken.
  12. Ein Speicher gemäß Anspruch 9, wobei die zumindest zwei Gates (165; 201; 245, 246, 247, 248, 249; 297; 306) zumindest ein Gate beinhalten, welches aus einer leitenden Leitung gebildet ist, deren Länge sich in einer Richtung senkrecht zum Kanal erstreckt sowie zumindest ein Gate (165; 201; 245, 246, 247, 248, 249; 297; 306) beinhaltet, welches aus einer leitenden Leitung gebildet ist, deren Länge sich in einer Richtung parallel zum Kanal erstreckt.
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US2696 2001-10-31
US161235 2002-05-31
US10/161,235 US20030080370A1 (en) 2001-10-31 2002-05-31 Multi-state non-volatile integrated circuit memory systems that employ dielectric storage elements
US280352 2002-10-25
US10/280,352 US6925007B2 (en) 2001-10-31 2002-10-25 Multi-state non-volatile integrated circuit memory systems that employ dielectric storage elements
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Families Citing this family (296)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5657332A (en) * 1992-05-20 1997-08-12 Sandisk Corporation Soft errors handling in EEPROM devices
KR100544175B1 (ko) * 1999-05-08 2006-01-23 삼성전자주식회사 링킹 타입 정보를 저장하는 기록 매체와 결함 영역 처리 방법
US7554842B2 (en) * 2001-09-17 2009-06-30 Sandisk Corporation Multi-purpose non-volatile memory card
US7108975B2 (en) * 2001-09-21 2006-09-19 Regents Of The University Of Michigan Atlastin
US6925007B2 (en) 2001-10-31 2005-08-02 Sandisk Corporation Multi-state non-volatile integrated circuit memory systems that employ dielectric storage elements
US7394703B2 (en) * 2002-10-15 2008-07-01 Halo Lsi, Inc. Twin insulator charge storage device operation and its fabrication method
US7391653B2 (en) * 2002-10-15 2008-06-24 Halo Lsi, Inc. Twin insulator charge storage device operation and its fabrication method
US6888755B2 (en) * 2002-10-28 2005-05-03 Sandisk Corporation Flash memory cell arrays having dual control gates per memory cell charge storage element
US7233522B2 (en) * 2002-12-31 2007-06-19 Sandisk 3D Llc NAND memory array incorporating capacitance boosting of channel regions in unselected memory cells and method for operation of same
US7505321B2 (en) * 2002-12-31 2009-03-17 Sandisk 3D Llc Programmable memory array structure incorporating series-connected transistor strings and methods for fabrication and operation of same
US20040130942A1 (en) * 2003-01-02 2004-07-08 Macronix International Co., Ltd. Data retention for a localized trapping non-volatile memory
US6944063B2 (en) 2003-01-28 2005-09-13 Sandisk Corporation Non-volatile semiconductor memory with large erase blocks storing cycle counts
US7233024B2 (en) 2003-03-31 2007-06-19 Sandisk 3D Llc Three-dimensional memory device incorporating segmented bit line memory array
US6879505B2 (en) * 2003-03-31 2005-04-12 Matrix Semiconductor, Inc. Word line arrangement having multi-layer word line segments for three-dimensional memory array
US6956768B2 (en) 2003-04-15 2005-10-18 Advanced Micro Devices, Inc. Method of programming dual cell memory device to store multiple data states per cell
US7045849B2 (en) 2003-05-21 2006-05-16 Sandisk Corporation Use of voids between elements in semiconductor structures for isolation
US7057940B2 (en) * 2003-08-19 2006-06-06 Powerchip Semiconductor Corp. Flash memory cell, flash memory cell array and manufacturing method thereof
EP1523012A1 (de) * 2003-10-02 2005-04-13 Macronix International Co., Ltd. Nichtflüchtige NAND-typ Speicherzelle und dazugehöriges Betriebsverfahren
JP4878743B2 (ja) * 2003-10-02 2012-02-15 旺宏電子股▲ふん▼有限公司 Ｎａｎｄ型不揮発性メモリセルの作動方法
EP1564753A1 (de) * 2003-10-02 2005-08-17 Macronix International Co., Ltd. Nicht-flüchtige NAND-Speicherzelle und Ansteuerungsverfahren davon
US7012835B2 (en) 2003-10-03 2006-03-14 Sandisk Corporation Flash memory data correction and scrub techniques
US7173852B2 (en) * 2003-10-03 2007-02-06 Sandisk Corporation Corrected data storage and handling methods
US20050093057A1 (en) * 2003-11-03 2005-05-05 Fu-Chia Shone Common spacer dual gate memory cell and method for forming a nonvolatile memory array
US7221588B2 (en) * 2003-12-05 2007-05-22 Sandisk 3D Llc Memory array incorporating memory cells arranged in NAND strings
US20050128807A1 (en) * 2003-12-05 2005-06-16 En-Hsing Chen Nand memory array incorporating multiple series selection devices and method for operation of same
US7050330B2 (en) * 2003-12-16 2006-05-23 Micron Technology, Inc. Multi-state NROM device
US7139864B2 (en) * 2003-12-30 2006-11-21 Sandisk Corporation Non-volatile memory and method with block management system
US7173863B2 (en) * 2004-03-08 2007-02-06 Sandisk Corporation Flash controller cache architecture
US8504798B2 (en) 2003-12-30 2013-08-06 Sandisk Technologies Inc. Management of non-volatile memory systems having large erase blocks
US7433993B2 (en) 2003-12-30 2008-10-07 San Disk Corportion Adaptive metablocks
US7631138B2 (en) * 2003-12-30 2009-12-08 Sandisk Corporation Adaptive mode switching of flash memory address mapping based on host usage characteristics
US7383375B2 (en) * 2003-12-30 2008-06-03 Sandisk Corporation Data run programming
US7594135B2 (en) * 2003-12-31 2009-09-22 Sandisk Corporation Flash memory system startup operation
US7816722B2 (en) * 2004-02-04 2010-10-19 Hewlett-Packard Development Company, L.P. Memory array
US7072217B2 (en) * 2004-02-24 2006-07-04 Micron Technology, Inc. Multi-state memory cell with asymmetric charge trapping
US6989320B2 (en) * 2004-05-11 2006-01-24 Advanced Micro Devices, Inc. Bitline implant utilizing dual poly
US7133316B2 (en) * 2004-06-02 2006-11-07 Macronix International Co., Ltd. Program/erase method for P-channel charge trapping memory device
US7106625B2 (en) * 2004-07-06 2006-09-12 Macronix International Co, Td Charge trapping non-volatile memory with two trapping locations per gate, and method for operating same
US20060007732A1 (en) * 2004-07-06 2006-01-12 Macronix International Co., Ltd. Charge trapping non-volatile memory and method for operating same
US7209386B2 (en) * 2004-07-06 2007-04-24 Macronix International Co., Ltd. Charge trapping non-volatile memory and method for gate-by-gate erase for same
US7120059B2 (en) * 2004-07-06 2006-10-10 Macronix International Co., Ltd. Memory array including multiple-gate charge trapping non-volatile cells
US8607016B2 (en) 2004-07-21 2013-12-10 Sandisk Technologies Inc. FAT analysis for optimized sequential cluster management
US7395384B2 (en) * 2004-07-21 2008-07-01 Sandisk Corproation Method and apparatus for maintaining data on non-volatile memory systems
US8375146B2 (en) 2004-08-09 2013-02-12 SanDisk Technologies, Inc. Ring bus structure and its use in flash memory systems
US20060039200A1 (en) * 2004-08-20 2006-02-23 Ching-Sung Yang Non-volatile memory cell, fabrication method and operating method thereof
US7307888B2 (en) * 2004-09-09 2007-12-11 Macronix International Co., Ltd. Method and apparatus for operating nonvolatile memory in a parallel arrangement
US7170785B2 (en) * 2004-09-09 2007-01-30 Macronix International Co., Ltd. Method and apparatus for operating a string of charge trapping memory cells
US20060073702A1 (en) * 2004-09-21 2006-04-06 Skymedi Corporation Memory structure and manufacturing as well as programming method thereof
US7441067B2 (en) 2004-11-15 2008-10-21 Sandisk Corporation Cyclic flash memory wear leveling
US7123518B2 (en) * 2004-11-22 2006-10-17 United Microelectronics Crop. Memory device
US7402886B2 (en) * 2004-11-23 2008-07-22 Sandisk Corporation Memory with self-aligned trenches for narrow gap isolation regions
US7381615B2 (en) * 2004-11-23 2008-06-03 Sandisk Corporation Methods for self-aligned trench filling with grown dielectric for high coupling ratio in semiconductor devices
US7315916B2 (en) * 2004-12-16 2008-01-01 Sandisk Corporation Scratch pad block
US7412560B2 (en) 2004-12-16 2008-08-12 Sandisk Corporation Non-volatile memory and method with multi-stream updating
US7366826B2 (en) 2004-12-16 2008-04-29 Sandisk Corporation Non-volatile memory and method with multi-stream update tracking
US7386655B2 (en) 2004-12-16 2008-06-10 Sandisk Corporation Non-volatile memory and method with improved indexing for scratch pad and update blocks
US7218570B2 (en) * 2004-12-17 2007-05-15 Sandisk 3D Llc Apparatus and method for memory operations using address-dependent conditions
US7882299B2 (en) 2004-12-21 2011-02-01 Sandisk Corporation System and method for use of on-chip non-volatile memory write cache
US7482223B2 (en) 2004-12-22 2009-01-27 Sandisk Corporation Multi-thickness dielectric for semiconductor memory
US6980471B1 (en) * 2004-12-23 2005-12-27 Sandisk Corporation Substrate electron injection techniques for programming non-volatile charge storage memory cells
US7200045B2 (en) * 2004-12-30 2007-04-03 Macronix International Company, Ltd. Method for programming a charge-trapping nonvolatile memory cell by raised-Vs channel initialed secondary electron injection (CHISEL)
US7315474B2 (en) 2005-01-03 2008-01-01 Macronix International Co., Ltd Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays
US8482052B2 (en) 2005-01-03 2013-07-09 Macronix International Co., Ltd. Silicon on insulator and thin film transistor bandgap engineered split gate memory
US7473589B2 (en) 2005-12-09 2009-01-06 Macronix International Co., Ltd. Stacked thin film transistor, non-volatile memory devices and methods for fabricating the same
US7315917B2 (en) * 2005-01-20 2008-01-01 Sandisk Corporation Scheduling of housekeeping operations in flash memory systems
US20060184719A1 (en) * 2005-02-16 2006-08-17 Sinclair Alan W Direct data file storage implementation techniques in flash memories
US9104315B2 (en) 2005-02-04 2015-08-11 Sandisk Technologies Inc. Systems and methods for a mass data storage system having a file-based interface to a host and a non-file-based interface to secondary storage
US20060184718A1 (en) * 2005-02-16 2006-08-17 Sinclair Alan W Direct file data programming and deletion in flash memories
US7877539B2 (en) 2005-02-16 2011-01-25 Sandisk Corporation Direct data file storage in flash memories
TWI282618B (en) * 2005-02-23 2007-06-11 Powerchip Semiconductor Corp Non-volatile memory and manufacturing method and operating method thereof
US7313023B2 (en) * 2005-03-11 2007-12-25 Sandisk Corporation Partition of non-volatile memory array to reduce bit line capacitance
KR100952718B1 (ko) * 2005-06-28 2010-04-13 스펜션 엘엘씨 반도체 장치 및 그의 제조 방법
US7949845B2 (en) * 2005-08-03 2011-05-24 Sandisk Corporation Indexing of file data in reprogrammable non-volatile memories that directly store data files
US7409489B2 (en) 2005-08-03 2008-08-05 Sandisk Corporation Scheduling of reclaim operations in non-volatile memory
US7480766B2 (en) 2005-08-03 2009-01-20 Sandisk Corporation Interfacing systems operating through a logical address space and on a direct data file basis
US7669003B2 (en) * 2005-08-03 2010-02-23 Sandisk Corporation Reprogrammable non-volatile memory systems with indexing of directly stored data files
US7627733B2 (en) * 2005-08-03 2009-12-01 Sandisk Corporation Method and system for dual mode access for storage devices
US7552271B2 (en) 2005-08-03 2009-06-23 Sandisk Corporation Nonvolatile memory with block management
US7558906B2 (en) 2005-08-03 2009-07-07 Sandisk Corporation Methods of managing blocks in nonvolatile memory
US7388252B2 (en) * 2005-09-23 2008-06-17 Macronix International Co., Ltd. Two-bits per cell not-and-gate (NAND) nitride trap memory
US7928005B2 (en) * 2005-09-27 2011-04-19 Advanced Micro Devices, Inc. Method for forming narrow structures in a semiconductor device
US7814262B2 (en) 2005-10-13 2010-10-12 Sandisk Corporation Memory system storing transformed units of data in fixed sized storage blocks
US7529905B2 (en) * 2005-10-13 2009-05-05 Sandisk Corporation Method of storing transformed units of data in a memory system having fixed sized storage blocks
US7631162B2 (en) 2005-10-27 2009-12-08 Sandisck Corporation Non-volatile memory with adaptive handling of data writes
US7509471B2 (en) * 2005-10-27 2009-03-24 Sandisk Corporation Methods for adaptively handling data writes in non-volatile memories
US7634585B2 (en) * 2005-11-04 2009-12-15 Sandisk Corporation In-line cache using nonvolatile memory between host and disk device
US20070106842A1 (en) * 2005-11-04 2007-05-10 Conley Kevin M Enhanced first level storage caching methods using nonvolatile memory
US7379330B2 (en) * 2005-11-08 2008-05-27 Sandisk Corporation Retargetable memory cell redundancy methods
TWI271827B (en) * 2005-11-11 2007-01-21 Powerchip Semiconductor Corp Non-volatile memory and manufacturing method and operating method thereof
US7737483B2 (en) * 2005-12-06 2010-06-15 Sandisk Corporation Low resistance void-free contacts
US7615448B2 (en) * 2005-12-06 2009-11-10 Sandisk Corporation Method of forming low resistance void-free contacts
US7877540B2 (en) * 2005-12-13 2011-01-25 Sandisk Corporation Logically-addressed file storage methods
US7793068B2 (en) * 2005-12-21 2010-09-07 Sandisk Corporation Dual mode access for non-volatile storage devices
US7769978B2 (en) 2005-12-21 2010-08-03 Sandisk Corporation Method and system for accessing non-volatile storage devices
US20070143560A1 (en) * 2005-12-21 2007-06-21 Gorobets Sergey A Non-volatile memories with memory allocation for a directly mapped file storage system
WO2007081638A2 (en) * 2005-12-21 2007-07-19 Sandisk Corporation Non-volatile memories and methods with adaptive file handling in a directly mapped file storage system
US20070143567A1 (en) * 2005-12-21 2007-06-21 Gorobets Sergey A Methods for data alignment in non-volatile memories with a directly mapped file storage system
US7747837B2 (en) 2005-12-21 2010-06-29 Sandisk Corporation Method and system for accessing non-volatile storage devices
US20070143566A1 (en) * 2005-12-21 2007-06-21 Gorobets Sergey A Non-volatile memories with data alignment in a directly mapped file storage system
US20070143561A1 (en) * 2005-12-21 2007-06-21 Gorobets Sergey A Methods for adaptive file data handling in non-volatile memories with a directly mapped file storage system
US7655536B2 (en) * 2005-12-21 2010-02-02 Sandisk Corporation Methods of forming flash devices with shared word lines
US20070156998A1 (en) * 2005-12-21 2007-07-05 Gorobets Sergey A Methods for memory allocation in non-volatile memories with a directly mapped file storage system
US20070143378A1 (en) * 2005-12-21 2007-06-21 Gorobets Sergey A Non-volatile memories with adaptive file handling in a directly mapped file storage system
US7495294B2 (en) * 2005-12-21 2009-02-24 Sandisk Corporation Flash devices with shared word lines
US7700439B2 (en) * 2006-03-15 2010-04-20 Freescale Semiconductor, Inc. Silicided nonvolatile memory and method of making same
US7382654B2 (en) * 2006-03-31 2008-06-03 Macronix International Co., Ltd. Trapping storage flash memory cell structure with inversion source and drain regions
US20070236519A1 (en) * 2006-03-31 2007-10-11 Edelen John G Multi-Level Memory for Micro-Fluid Ejection Heads
US7951669B2 (en) * 2006-04-13 2011-05-31 Sandisk Corporation Methods of making flash memory cell arrays having dual control gates per memory cell charge storage element
US7451264B2 (en) * 2006-04-13 2008-11-11 Sandisk Corporation Cycle count storage methods
US7467253B2 (en) * 2006-04-13 2008-12-16 Sandisk Corporation Cycle count storage systems
KR100760633B1 (ko) * 2006-04-26 2007-09-20 삼성전자주식회사 전하트랩형 비휘발성 메모리 장치 및 그 형성 방법
US7907450B2 (en) 2006-05-08 2011-03-15 Macronix International Co., Ltd. Methods and apparatus for implementing bit-by-bit erase of a flash memory device
US20070266296A1 (en) * 2006-05-15 2007-11-15 Conley Kevin M Nonvolatile Memory with Convolutional Coding
US7840875B2 (en) * 2006-05-15 2010-11-23 Sandisk Corporation Convolutional coding methods for nonvolatile memory
TW200812074A (en) * 2006-07-04 2008-03-01 Nxp Bv Non-volatile memory and-array
KR101320519B1 (ko) * 2006-07-27 2013-10-23 삼성전자주식회사 패스 트랜지스터를 갖는 비휘발성 메모리 소자 및 그 동작방법
KR100763918B1 (ko) * 2006-07-28 2007-10-05 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
KR20080010900A (ko) * 2006-07-28 2008-01-31 삼성전자주식회사 비휘발성 메모리 소자, 그 동작 방법 및 그 제조 방법
US7518912B2 (en) * 2006-08-25 2009-04-14 Powerchip Semiconductor Corp. Multi-level non-volatile memory
US7646054B2 (en) * 2006-09-19 2010-01-12 Sandisk Corporation Array of non-volatile memory cells with floating gates formed of spacers in substrate trenches
US7696044B2 (en) * 2006-09-19 2010-04-13 Sandisk Corporation Method of making an array of non-volatile memory cells with floating gates formed of spacers in substrate trenches
US7961511B2 (en) * 2006-09-26 2011-06-14 Sandisk Corporation Hybrid programming methods and systems for non-volatile memory storage elements
US7716538B2 (en) * 2006-09-27 2010-05-11 Sandisk Corporation Memory with cell population distribution assisted read margining
US7886204B2 (en) * 2006-09-27 2011-02-08 Sandisk Corporation Methods of cell population distribution assisted read margining
US7818653B2 (en) * 2006-09-28 2010-10-19 Sandisk Corporation Methods of soft-input soft-output decoding for nonvolatile memory
US7805663B2 (en) * 2006-09-28 2010-09-28 Sandisk Corporation Methods of adapting operation of nonvolatile memory
US20080092015A1 (en) * 2006-09-28 2008-04-17 Yigal Brandman Nonvolatile memory with adaptive operation
US7904783B2 (en) * 2006-09-28 2011-03-08 Sandisk Corporation Soft-input soft-output decoder for nonvolatile memory
US7656735B2 (en) 2006-09-29 2010-02-02 Sandisk Corporation Dual voltage flash memory methods
US7675802B2 (en) 2006-09-29 2010-03-09 Sandisk Corporation Dual voltage flash memory card
US8772858B2 (en) 2006-10-11 2014-07-08 Macronix International Co., Ltd. Vertical channel memory and manufacturing method thereof and operating method using the same
US7811890B2 (en) 2006-10-11 2010-10-12 Macronix International Co., Ltd. Vertical channel transistor structure and manufacturing method thereof
US20080091871A1 (en) * 2006-10-12 2008-04-17 Alan David Bennett Non-volatile memory with worst-case control data management
US7904780B2 (en) * 2006-11-03 2011-03-08 Sandisk Corporation Methods of modulating error correction coding
US8001441B2 (en) * 2006-11-03 2011-08-16 Sandisk Technologies Inc. Nonvolatile memory with modulated error correction coding
US7558109B2 (en) * 2006-11-03 2009-07-07 Sandisk Corporation Nonvolatile memory with variable read threshold
US7904788B2 (en) * 2006-11-03 2011-03-08 Sandisk Corporation Methods of varying read threshold voltage in nonvolatile memory
US7642160B2 (en) * 2006-12-21 2010-01-05 Sandisk Corporation Method of forming a flash NAND memory cell array with charge storage elements positioned in trenches
US7800161B2 (en) * 2006-12-21 2010-09-21 Sandisk Corporation Flash NAND memory cell array with charge storage elements positioned in trenches
US8209461B2 (en) 2006-12-26 2012-06-26 Sandisk Technologies Inc. Configuration of host LBA interface with flash memory
US7739444B2 (en) 2006-12-26 2010-06-15 Sandisk Corporation System using a direct data file system with a continuous logical address space interface
US7917686B2 (en) * 2006-12-26 2011-03-29 Sandisk Corporation Host system with direct data file interface configurability
US8046522B2 (en) * 2006-12-26 2011-10-25 SanDisk Technologies, Inc. Use of a direct data file system with a continuous logical address space interface and control of file address storage in logical blocks
US20080155175A1 (en) * 2006-12-26 2008-06-26 Sinclair Alan W Host System That Manages a LBA Interface With Flash Memory
US8166267B2 (en) * 2006-12-26 2012-04-24 Sandisk Technologies Inc. Managing a LBA interface in a direct data file memory system
KR101314328B1 (ko) * 2007-01-24 2013-10-01 삼성전자주식회사 비휘발성 메모리 소자 및 그 동작 방법
US7477547B2 (en) * 2007-03-28 2009-01-13 Sandisk Corporation Flash memory refresh techniques triggered by controlled scrub data reads
US7573773B2 (en) * 2007-03-28 2009-08-11 Sandisk Corporation Flash memory with data refresh triggered by controlled scrub data reads
US20080294814A1 (en) * 2007-05-24 2008-11-27 Sergey Anatolievich Gorobets Flash Memory System with Management of Housekeeping Operations
US20080294813A1 (en) * 2007-05-24 2008-11-27 Sergey Anatolievich Gorobets Managing Housekeeping Operations in Flash Memory
US8713283B2 (en) * 2007-06-08 2014-04-29 Sandisk Technologies Inc. Method of interfacing a host operating through a logical address space with a direct file storage medium
US8239639B2 (en) * 2007-06-08 2012-08-07 Sandisk Technologies Inc. Method and apparatus for providing data type and host file information to a mass storage system
US9396103B2 (en) * 2007-06-08 2016-07-19 Sandisk Technologies Llc Method and system for storage address re-mapping for a memory device
US20080307156A1 (en) * 2007-06-08 2008-12-11 Sinclair Alan W System For Interfacing A Host Operating Through A Logical Address Space With A Direct File Storage Medium
US7737488B2 (en) 2007-08-09 2010-06-15 Macronix International Co., Ltd. Blocking dielectric engineered charge trapping memory cell with high speed erase
TWI340474B (en) * 2007-08-24 2011-04-11 Nanya Technology Corp Method of forming semiconductor structure
US8650352B2 (en) * 2007-09-20 2014-02-11 Densbits Technologies Ltd. Systems and methods for determining logical values of coupled flash memory cells
WO2009095902A2 (en) 2008-01-31 2009-08-06 Densbits Technologies Ltd. Systems and methods for handling immediate data errors in flash memory
US8694715B2 (en) 2007-10-22 2014-04-08 Densbits Technologies Ltd. Methods for adaptively programming flash memory devices and flash memory systems incorporating same
WO2009053961A2 (en) 2007-10-25 2009-04-30 Densbits Technologies Ltd. Systems and methods for multiple coding rates in flash devices
US8296498B2 (en) * 2007-11-13 2012-10-23 Sandisk Technologies Inc. Method and system for virtual fast access non-volatile RAM
US20090129152A1 (en) * 2007-11-21 2009-05-21 Roohparvar Frankie F Program and read method for mlc
WO2009072105A2 (en) * 2007-12-05 2009-06-11 Densbits Technologies Ltd. A low power chien-search based bch/rs decoding system for flash memory, mobile communications devices and other applications
US8335977B2 (en) 2007-12-05 2012-12-18 Densbits Technologies Ltd. Flash memory apparatus and methods using a plurality of decoding stages including optional use of concatenated BCH codes and/or designation of “first below” cells
US8453022B2 (en) 2007-12-05 2013-05-28 Densbits Technologies Ltd. Apparatus and methods for generating row-specific reading thresholds in flash memory
US8276051B2 (en) 2007-12-12 2012-09-25 Densbits Technologies Ltd. Chien-search system employing a clock-gating scheme to save power for error correction decoder and other applications
WO2009074978A2 (en) 2007-12-12 2009-06-18 Densbits Technologies Ltd. Systems and methods for error correction and decoding on multi-level physical media
US8327246B2 (en) 2007-12-18 2012-12-04 Densbits Technologies Ltd. Apparatus for coding at a plurality of rates in multi-level flash memory systems, and methods useful in conjunction therewith
US8880483B2 (en) * 2007-12-21 2014-11-04 Sandisk Technologies Inc. System and method for implementing extensions to intelligently manage resources of a mass storage system
WO2009090731A1 (ja) * 2008-01-16 2009-07-23 Fujitsu Limited 半導体記憶装置、制御装置、制御方法
US7975243B2 (en) * 2008-02-25 2011-07-05 Samsung Electronics Co., Ltd. System and method for television control using hand gestures
WO2009118720A2 (en) * 2008-03-25 2009-10-01 Densbits Technologies Ltd. Apparatus and methods for hardware-efficient unbiased rounding
US20090271562A1 (en) * 2008-04-25 2009-10-29 Sinclair Alan W Method and system for storage address re-mapping for a multi-bank memory device
US20090321806A1 (en) * 2008-06-26 2009-12-31 Len Mei Nonvolatile memory with floating gates with upward protrusions
US8332725B2 (en) 2008-08-20 2012-12-11 Densbits Technologies Ltd. Reprogramming non volatile memory portions
US8252653B2 (en) 2008-10-21 2012-08-28 Applied Materials, Inc. Method of forming a non-volatile memory having a silicon nitride charge trap layer
JP5558695B2 (ja) * 2008-11-18 2014-07-23 株式会社東芝 不揮発性半導体記憶装置
US8040744B2 (en) 2009-01-05 2011-10-18 Sandisk Technologies Inc. Spare block management of non-volatile memories
US20100174845A1 (en) * 2009-01-05 2010-07-08 Sergey Anatolievich Gorobets Wear Leveling for Non-Volatile Memories: Maintenance of Experience Count and Passive Techniques
US8244960B2 (en) 2009-01-05 2012-08-14 Sandisk Technologies Inc. Non-volatile memory and method with write cache partition management methods
US8094500B2 (en) * 2009-01-05 2012-01-10 Sandisk Technologies Inc. Non-volatile memory and method with write cache partitioning
US8700840B2 (en) * 2009-01-05 2014-04-15 SanDisk Technologies, Inc. Nonvolatile memory with write cache having flush/eviction methods
US8819385B2 (en) 2009-04-06 2014-08-26 Densbits Technologies Ltd. Device and method for managing a flash memory
US8458574B2 (en) 2009-04-06 2013-06-04 Densbits Technologies Ltd. Compact chien-search based decoding apparatus and method
US7983065B2 (en) * 2009-04-08 2011-07-19 Sandisk 3D Llc Three-dimensional array of re-programmable non-volatile memory elements having vertical bit lines
JP2012523648A (ja) 2009-04-08 2012-10-04 サンディスク スリーディー，エルエルシー 垂直ビット線および二重グローバルビット線アーキテクチャを有する再プログラミング可能な不揮発性メモリ素子の３次元アレイ
US8199576B2 (en) * 2009-04-08 2012-06-12 Sandisk 3D Llc Three-dimensional array of re-programmable non-volatile memory elements having vertical bit lines and a double-global-bit-line architecture
US8351236B2 (en) 2009-04-08 2013-01-08 Sandisk 3D Llc Three-dimensional array of re-programmable non-volatile memory elements having vertical bit lines and a single-sided word line architecture
US8198671B2 (en) * 2009-04-22 2012-06-12 Applied Materials, Inc. Modification of charge trap silicon nitride with oxygen plasma
US8566510B2 (en) 2009-05-12 2013-10-22 Densbits Technologies Ltd. Systems and method for flash memory management
US8868821B2 (en) 2009-08-26 2014-10-21 Densbits Technologies Ltd. Systems and methods for pre-equalization and code design for a flash memory
US8305812B2 (en) * 2009-08-26 2012-11-06 Densbits Technologies Ltd. Flash memory module and method for programming a page of flash memory cells
US8995197B1 (en) 2009-08-26 2015-03-31 Densbits Technologies Ltd. System and methods for dynamic erase and program control for flash memory device memories
US9330767B1 (en) 2009-08-26 2016-05-03 Avago Technologies General Ip (Singapore) Pte. Ltd. Flash memory module and method for programming a page of flash memory cells
US8730729B2 (en) 2009-10-15 2014-05-20 Densbits Technologies Ltd. Systems and methods for averaging error rates in non-volatile devices and storage systems
US8724387B2 (en) 2009-10-22 2014-05-13 Densbits Technologies Ltd. Method, system, and computer readable medium for reading and programming flash memory cells using multiple bias voltages
US8626988B2 (en) * 2009-11-19 2014-01-07 Densbits Technologies Ltd. System and method for uncoded bit error rate equalization via interleaving
US8473669B2 (en) * 2009-12-07 2013-06-25 Sandisk Technologies Inc. Method and system for concurrent background and foreground operations in a non-volatile memory array
US9037777B2 (en) 2009-12-22 2015-05-19 Densbits Technologies Ltd. Device, system, and method for reducing program/read disturb in flash arrays
US8607124B2 (en) * 2009-12-24 2013-12-10 Densbits Technologies Ltd. System and method for setting a flash memory cell read threshold
US8700970B2 (en) * 2010-02-28 2014-04-15 Densbits Technologies Ltd. System and method for multi-dimensional decoding
US8516274B2 (en) 2010-04-06 2013-08-20 Densbits Technologies Ltd. Method, system and medium for analog encryption in a flash memory
US8527840B2 (en) 2010-04-06 2013-09-03 Densbits Technologies Ltd. System and method for restoring damaged data programmed on a flash device
US8745317B2 (en) 2010-04-07 2014-06-03 Densbits Technologies Ltd. System and method for storing information in a multi-level cell memory
TWI473253B (zh) 2010-04-07 2015-02-11 Macronix Int Co Ltd 具有連續電荷儲存介電堆疊的非揮發記憶陣列
CN102237366B (zh) * 2010-04-29 2016-06-15 旺宏电子股份有限公司 具有连续电荷储存介电堆栈的非挥发存储阵列
US9021177B2 (en) 2010-04-29 2015-04-28 Densbits Technologies Ltd. System and method for allocating and using spare blocks in a flash memory
US8526237B2 (en) 2010-06-08 2013-09-03 Sandisk 3D Llc Non-volatile memory having 3D array of read/write elements and read/write circuits and method thereof
US20110297912A1 (en) 2010-06-08 2011-12-08 George Samachisa Non-Volatile Memory Having 3d Array of Read/Write Elements with Vertical Bit Lines and Laterally Aligned Active Elements and Methods Thereof
US8468431B2 (en) 2010-07-01 2013-06-18 Densbits Technologies Ltd. System and method for multi-dimensional encoding and decoding
US8539311B2 (en) 2010-07-01 2013-09-17 Densbits Technologies Ltd. System and method for data recovery in multi-level cell memories
US8467249B2 (en) 2010-07-06 2013-06-18 Densbits Technologies Ltd. Systems and methods for storing, retrieving, and adjusting read thresholds in flash memory storage system
US8964464B2 (en) 2010-08-24 2015-02-24 Densbits Technologies Ltd. System and method for accelerated sampling
US8508995B2 (en) 2010-09-15 2013-08-13 Densbits Technologies Ltd. System and method for adjusting read voltage thresholds in memories
US8452911B2 (en) 2010-09-30 2013-05-28 Sandisk Technologies Inc. Synchronized maintenance operations in a multi-bank storage system
US9063878B2 (en) 2010-11-03 2015-06-23 Densbits Technologies Ltd. Method, system and computer readable medium for copy back
US8850100B2 (en) 2010-12-07 2014-09-30 Densbits Technologies Ltd. Interleaving codeword portions between multiple planes and/or dies of a flash memory device
US9227456B2 (en) 2010-12-14 2016-01-05 Sandisk 3D Llc Memories with cylindrical read/write stacks
US8625322B2 (en) 2010-12-14 2014-01-07 Sandisk 3D Llc Non-volatile memory having 3D array of read/write elements with low current structures and methods thereof
US8711630B2 (en) * 2010-12-29 2014-04-29 Hynix Semiconductor Inc. Programming method of non-volatile memory device
US10079068B2 (en) 2011-02-23 2018-09-18 Avago Technologies General Ip (Singapore) Pte. Ltd. Devices and method for wear estimation based memory management
US8693258B2 (en) 2011-03-17 2014-04-08 Densbits Technologies Ltd. Obtaining soft information using a hard interface
US8990665B1 (en) 2011-04-06 2015-03-24 Densbits Technologies Ltd. System, method and computer program product for joint search of a read threshold and soft decoding
US9240405B2 (en) 2011-04-19 2016-01-19 Macronix International Co., Ltd. Memory with off-chip controller
TWI469147B (zh) * 2011-05-10 2015-01-11 Macronix Int Co Ltd 記憶體的程式化方法
US8861281B2 (en) * 2011-05-11 2014-10-14 Macronix International Co., Ltd. Method of programming memory and memory apparatus utilizing the method
US9195592B1 (en) 2011-05-12 2015-11-24 Densbits Technologies Ltd. Advanced management of a non-volatile memory
US9396106B2 (en) 2011-05-12 2016-07-19 Avago Technologies General Ip (Singapore) Pte. Ltd. Advanced management of a non-volatile memory
US9501392B1 (en) 2011-05-12 2016-11-22 Avago Technologies General Ip (Singapore) Pte. Ltd. Management of a non-volatile memory module
US8996790B1 (en) 2011-05-12 2015-03-31 Densbits Technologies Ltd. System and method for flash memory management
US9372792B1 (en) 2011-05-12 2016-06-21 Avago Technologies General Ip (Singapore) Pte. Ltd. Advanced management of a non-volatile memory
US9110785B1 (en) 2011-05-12 2015-08-18 Densbits Technologies Ltd. Ordered merge of data sectors that belong to memory space portions
US8667211B2 (en) 2011-06-01 2014-03-04 Densbits Technologies Ltd. System and method for managing a non-volatile memory
US8547743B2 (en) * 2011-06-28 2013-10-01 Seagate Technology Llc Read error recovery for solid-state memory based on cumulative background charges
US8975137B2 (en) * 2011-07-11 2015-03-10 Nanya Technology Corporation Process of forming slit in substrate
US8588003B1 (en) 2011-08-01 2013-11-19 Densbits Technologies Ltd. System, method and computer program product for programming and for recovering from a power failure
US8553468B2 (en) 2011-09-21 2013-10-08 Densbits Technologies Ltd. System and method for managing erase operations in a non-volatile memory
JP2013088862A (ja) * 2011-10-13 2013-05-13 Elpida Memory Inc レイアウトデータ作成装置及び半導体装置
US8687421B2 (en) 2011-11-21 2014-04-01 Sandisk Technologies Inc. Scrub techniques for use with dynamic read
US20130151755A1 (en) 2011-12-12 2013-06-13 Reuven Elhamias Non-Volatile Storage Systems with Go To Sleep Adaption
US8762627B2 (en) 2011-12-21 2014-06-24 Sandisk Technologies Inc. Memory logical defragmentation during garbage collection
US8947941B2 (en) 2012-02-09 2015-02-03 Densbits Technologies Ltd. State responsive operations relating to flash memory cells
US8996788B2 (en) 2012-02-09 2015-03-31 Densbits Technologies Ltd. Configurable flash interface
US8996793B1 (en) 2012-04-24 2015-03-31 Densbits Technologies Ltd. System, method and computer readable medium for generating soft information
US8838937B1 (en) 2012-05-23 2014-09-16 Densbits Technologies Ltd. Methods, systems and computer readable medium for writing and reading data
US8879325B1 (en) 2012-05-30 2014-11-04 Densbits Technologies Ltd. System, method and computer program product for processing read threshold information and for reading a flash memory module
US9281029B2 (en) 2012-06-15 2016-03-08 Sandisk 3D Llc Non-volatile memory having 3D array architecture with bit line voltage control and methods thereof
US8923050B2 (en) 2012-06-15 2014-12-30 Sandisk 3D Llc 3D memory with vertical bit lines and staircase word lines and vertical switches and methods thereof
US8750045B2 (en) 2012-07-27 2014-06-10 Sandisk Technologies Inc. Experience count dependent program algorithm for flash memory
US9921954B1 (en) 2012-08-27 2018-03-20 Avago Technologies General Ip (Singapore) Pte. Ltd. Method and system for split flash memory management between host and storage controller
US9368225B1 (en) 2012-11-21 2016-06-14 Avago Technologies General Ip (Singapore) Pte. Ltd. Determining read thresholds based upon read error direction statistics
US8873284B2 (en) 2012-12-31 2014-10-28 Sandisk Technologies Inc. Method and system for program scheduling in a multi-layer memory
US9465731B2 (en) 2012-12-31 2016-10-11 Sandisk Technologies Llc Multi-layer non-volatile memory system having multiple partitions in a layer
US9734911B2 (en) 2012-12-31 2017-08-15 Sandisk Technologies Llc Method and system for asynchronous die operations in a non-volatile memory
US9336133B2 (en) 2012-12-31 2016-05-10 Sandisk Technologies Inc. Method and system for managing program cycles including maintenance programming operations in a multi-layer memory
US9223693B2 (en) 2012-12-31 2015-12-29 Sandisk Technologies Inc. Memory system having an unequal number of memory die on different control channels
US9348746B2 (en) 2012-12-31 2016-05-24 Sandisk Technologies Method and system for managing block reclaim operations in a multi-layer memory
US9734050B2 (en) 2012-12-31 2017-08-15 Sandisk Technologies Llc Method and system for managing background operations in a multi-layer memory
US9069659B1 (en) 2013-01-03 2015-06-30 Densbits Technologies Ltd. Read threshold determination using reference read threshold
US9064547B2 (en) 2013-03-05 2015-06-23 Sandisk 3D Llc 3D non-volatile memory having low-current cells and methods
US9136876B1 (en) 2013-06-13 2015-09-15 Densbits Technologies Ltd. Size limited multi-dimensional decoding
US9123430B2 (en) 2013-06-14 2015-09-01 Sandisk 3D Llc Differential current sense amplifier and method for non-volatile memory
US8933516B1 (en) 2013-06-24 2015-01-13 Sandisk 3D Llc High capacity select switches for three-dimensional structures
US9413491B1 (en) 2013-10-08 2016-08-09 Avago Technologies General Ip (Singapore) Pte. Ltd. System and method for multiple dimension decoding and encoding a message
US9786388B1 (en) 2013-10-09 2017-10-10 Avago Technologies General Ip (Singapore) Pte. Ltd. Detecting and managing bad columns
US9397706B1 (en) 2013-10-09 2016-07-19 Avago Technologies General Ip (Singapore) Pte. Ltd. System and method for irregular multiple dimension decoding and encoding
US9348694B1 (en) 2013-10-09 2016-05-24 Avago Technologies General Ip (Singapore) Pte. Ltd. Detecting and managing bad columns
US9411721B2 (en) 2013-11-15 2016-08-09 Sandisk Technologies Llc Detecting access sequences for data compression on non-volatile memory devices
US9536612B1 (en) 2014-01-23 2017-01-03 Avago Technologies General Ip (Singapore) Pte. Ltd Digital signaling processing for three dimensional flash memory arrays
US10120792B1 (en) 2014-01-29 2018-11-06 Avago Technologies General Ip (Singapore) Pte. Ltd. Programming an embedded flash storage device
US9230689B2 (en) 2014-03-17 2016-01-05 Sandisk Technologies Inc. Finding read disturbs on non-volatile memories
US9123392B1 (en) 2014-03-28 2015-09-01 Sandisk 3D Llc Non-volatile 3D memory with cell-selectable word line decoding
US9542262B1 (en) 2014-05-29 2017-01-10 Avago Technologies General Ip (Singapore) Pte. Ltd. Error correction
US9892033B1 (en) 2014-06-24 2018-02-13 Avago Technologies General Ip (Singapore) Pte. Ltd. Management of memory units
US9584159B1 (en) 2014-07-03 2017-02-28 Avago Technologies General Ip (Singapore) Pte. Ltd. Interleaved encoding
US9972393B1 (en) 2014-07-03 2018-05-15 Avago Technologies General Ip (Singapore) Pte. Ltd. Accelerating programming of a flash memory module
US9449702B1 (en) 2014-07-08 2016-09-20 Avago Technologies General Ip (Singapore) Pte. Ltd. Power management
US9691471B2 (en) * 2014-09-15 2017-06-27 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM cells with vertical gate-all-round MOSFETs
US10114562B2 (en) 2014-09-16 2018-10-30 Sandisk Technologies Llc Adaptive block allocation in nonvolatile memory
US9552171B2 (en) 2014-10-29 2017-01-24 Sandisk Technologies Llc Read scrub with adaptive counter management
US9978456B2 (en) 2014-11-17 2018-05-22 Sandisk Technologies Llc Techniques for reducing read disturb in partially written blocks of non-volatile memory
US9349479B1 (en) 2014-11-18 2016-05-24 Sandisk Technologies Inc. Boundary word line operation in nonvolatile memory
US9524211B1 (en) 2014-11-18 2016-12-20 Avago Technologies General Ip (Singapore) Pte. Ltd. Codeword management
US10305515B1 (en) 2015-02-02 2019-05-28 Avago Technologies International Sales Pte. Limited System and method for encoding using multiple linear feedback shift registers
US9449700B2 (en) 2015-02-13 2016-09-20 Sandisk Technologies Llc Boundary word line search and open block read methods with reduced read disturb
US10628255B1 (en) 2015-06-11 2020-04-21 Avago Technologies International Sales Pte. Limited Multi-dimensional decoding
US9851921B1 (en) 2015-07-05 2017-12-26 Avago Technologies General Ip (Singapore) Pte. Ltd. Flash memory chip processing
US10157681B2 (en) 2015-09-14 2018-12-18 Sandisk Technologies Llc Programming of nonvolatile memory with verify level dependent on memory state and programming loop count
US9653154B2 (en) 2015-09-21 2017-05-16 Sandisk Technologies Llc Write abort detection for multi-state memories
US10133490B2 (en) 2015-10-30 2018-11-20 Sandisk Technologies Llc System and method for managing extended maintenance scheduling in a non-volatile memory
US10120613B2 (en) 2015-10-30 2018-11-06 Sandisk Technologies Llc System and method for rescheduling host and maintenance operations in a non-volatile memory
US9778855B2 (en) 2015-10-30 2017-10-03 Sandisk Technologies Llc System and method for precision interleaving of data writes in a non-volatile memory
US10042553B2 (en) 2015-10-30 2018-08-07 Sandisk Technologies Llc Method and system for programming a multi-layer non-volatile memory having a single fold data path
US9954558B1 (en) 2016-03-03 2018-04-24 Avago Technologies General Ip (Singapore) Pte. Ltd. Fast decoding of data stored in a flash memory
US9817593B1 (en) 2016-07-11 2017-11-14 Sandisk Technologies Llc Block management in non-volatile memory system with non-blocking control sync system
US10475515B2 (en) * 2017-12-21 2019-11-12 Micron Technology, Inc. Multi-decks memory device including inter-deck switches

Family Cites Families (130)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3979582A (en) * 1974-09-17 1976-09-07 Westinghouse Electric Corporation Discrete analog processing system including a matrix of memory elements
JPS5346621B2 (de) * 1974-10-21 1978-12-15
US4112507A (en) * 1976-01-30 1978-09-05 Westinghouse Electric Corp. Addressable MNOS cell for non-volatile memories
US4398248A (en) * 1980-10-20 1983-08-09 Mcdonnell Douglas Corporation Adaptive WSI/MNOS solid state memory system
US4173766A (en) * 1977-09-16 1979-11-06 Fairchild Camera And Instrument Corporation Insulated gate field-effect transistor read-only memory cell
SU960953A1 (ru) 1981-02-06 1982-09-23 Ордена Ленина Физический Институт Им.П.Н.Лебедева Элемент пам ти
US4527257A (en) * 1982-08-25 1985-07-02 Westinghouse Electric Corp. Common memory gate non-volatile transistor memory
JPS59111370A (ja) * 1982-12-16 1984-06-27 Seiko Instr & Electronics Ltd 不揮発性半導体メモリ
US5514581A (en) * 1986-11-04 1996-05-07 Protein Polymer Technologies, Inc. Functional recombinantly prepared synthetic protein polymer
US5168334A (en) * 1987-07-31 1992-12-01 Texas Instruments, Incorporated Non-volatile semiconductor memory
US4870470A (en) * 1987-10-16 1989-09-26 International Business Machines Corporation Non-volatile memory cell having Si rich silicon nitride charge trapping layer
US5198996A (en) 1988-05-16 1993-03-30 Matsushita Electronics Corporation Semiconductor non-volatile memory device
US5043940A (en) * 1988-06-08 1991-08-27 Eliyahou Harari Flash EEPROM memory systems having multistate storage cells
US5095344A (en) * 1988-06-08 1992-03-10 Eliyahou Harari Highly compact eprom and flash eeprom devices
US5070032A (en) * 1989-03-15 1991-12-03 Sundisk Corporation Method of making dense flash eeprom semiconductor memory structures
US5172338B1 (en) * 1989-04-13 1997-07-08 Sandisk Corp Multi-state eeprom read and write circuits and techniques
US5343063A (en) * 1990-12-18 1994-08-30 Sundisk Corporation Dense vertical programmable read only memory cell structure and processes for making them
US5278439A (en) * 1991-08-29 1994-01-11 Ma Yueh Y Self-aligned dual-bit split gate (DSG) flash EEPROM cell
JPH05110114A (ja) * 1991-10-17 1993-04-30 Rohm Co Ltd 不揮発性半導体記憶素子
JPH05129564A (ja) 1991-11-06 1993-05-25 Kawasaki Steel Corp 半導体記憶装置及びその製造方法
JPH05129624A (ja) 1991-11-06 1993-05-25 Rohm Co Ltd 半導体記憶装置
US5313421A (en) * 1992-01-14 1994-05-17 Sundisk Corporation EEPROM with split gate source side injection
US5712180A (en) * 1992-01-14 1998-01-27 Sundisk Corporation EEPROM with split gate source side injection
US6222762B1 (en) * 1992-01-14 2001-04-24 Sandisk Corporation Multi-state memory
US5315541A (en) * 1992-07-24 1994-05-24 Sundisk Corporation Segmented column memory array
GB9217743D0 (en) * 1992-08-19 1992-09-30 Philips Electronics Uk Ltd A semiconductor memory device
US5436481A (en) * 1993-01-21 1995-07-25 Nippon Steel Corporation MOS-type semiconductor device and method of making the same
US5424978A (en) * 1993-03-15 1995-06-13 Nippon Steel Corporation Non-volatile semiconductor memory cell capable of storing more than two different data and method of using the same
US5555204A (en) * 1993-06-29 1996-09-10 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
US5887145A (en) * 1993-09-01 1999-03-23 Sandisk Corporation Removable mother/daughter peripheral card
US5440505A (en) * 1994-01-21 1995-08-08 Intel Corporation Method and circuitry for storing discrete amounts of charge in a single memory element
US5661053A (en) * 1994-05-25 1997-08-26 Sandisk Corporation Method of making dense flash EEPROM cell array and peripheral supporting circuits formed in deposited field oxide with the use of spacers
US5539690A (en) * 1994-06-02 1996-07-23 Intel Corporation Write verify schemes for flash memory with multilevel cells
JP3635681B2 (ja) * 1994-07-15 2005-04-06 ソニー株式会社 バイアス回路の調整方法、電荷転送装置、及び電荷検出装置とその調整方法
US5705415A (en) * 1994-10-04 1998-01-06 Motorola, Inc. Process for forming an electrically programmable read-only memory cell
US5780470A (en) * 1995-06-02 1998-07-14 Bristol-Myers Squibb Company Melatonergic indanyl piperazines
US6163048A (en) * 1995-10-25 2000-12-19 Cypress Semiconductor Corporation Semiconductor non-volatile memory device having a NAND cell structure
US5903495A (en) * 1996-03-18 1999-05-11 Kabushiki Kaisha Toshiba Semiconductor device and memory system
US5768192A (en) * 1996-07-23 1998-06-16 Saifun Semiconductors, Ltd. Non-volatile semiconductor memory cell utilizing asymmetrical charge trapping
US6054734A (en) * 1996-07-26 2000-04-25 Sony Corporation Non-volatile memory cell having dual gate electrodes
JP2000515327A (ja) * 1996-08-01 2000-11-14 シーメンス アクチエンゲゼルシヤフト メモリセル装置の作動方法
US5942787A (en) * 1996-11-18 1999-08-24 Advanced Micro Devices, Inc. Small gate electrode MOSFET
US5889303A (en) * 1997-04-07 1999-03-30 Motorola, Inc. Split-Control gate electrically erasable programmable read only memory (EEPROM) cell
GB2325546B (en) * 1997-05-21 2001-10-17 Motorola Inc Electrically programmable memory and method of programming
US6297096B1 (en) 1997-06-11 2001-10-02 Saifun Semiconductors Ltd. NROM fabrication method
US5824584A (en) * 1997-06-16 1998-10-20 Motorola, Inc. Method of making and accessing split gate memory device
US5969383A (en) * 1997-06-16 1999-10-19 Motorola, Inc. Split-gate memory device and method for accessing the same
IL125604A (en) 1997-07-30 2004-03-28 Saifun Semiconductors Ltd Non-volatile electrically erasable and programmble semiconductor memory cell utilizing asymmetrical charge
US6768165B1 (en) * 1997-08-01 2004-07-27 Saifun Semiconductors Ltd. Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping
US5851881A (en) * 1997-10-06 1998-12-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making monos flash memory for multi-level logic
US5912844A (en) * 1998-01-28 1999-06-15 Macronix International Co., Ltd. Method for flash EEPROM data writing
US6010934A (en) 1998-03-02 2000-01-04 Texas Instruments - Acer Incorporated Method of making nanometer Si islands for single electron transistors
US6030871A (en) * 1998-05-05 2000-02-29 Saifun Semiconductors Ltd. Process for producing two bit ROM cell utilizing angled implant
US6218288B1 (en) * 1998-05-11 2001-04-17 Micron Technology, Inc. Multiple step methods for forming conformal layers
US6348711B1 (en) 1998-05-20 2002-02-19 Saifun Semiconductors Ltd. NROM cell with self-aligned programming and erasure areas
US6215148B1 (en) * 1998-05-20 2001-04-10 Saifun Semiconductors Ltd. NROM cell with improved programming, erasing and cycling
US6346725B1 (en) * 1998-05-22 2002-02-12 Winbond Electronics Corporation Contact-less array of fully self-aligned, triple polysilicon, source-side injection, nonvolatile memory cells with metal-overlaid wordlines
US5991202A (en) * 1998-09-24 1999-11-23 Advanced Micro Devices, Inc. Method for reducing program disturb during self-boosting in a NAND flash memory
US6281075B1 (en) * 1999-01-27 2001-08-28 Sandisk Corporation Method of controlling of floating gate oxide growth by use of an oxygen barrier
US6256231B1 (en) 1999-02-04 2001-07-03 Tower Semiconductor Ltd. EEPROM array using 2-bit non-volatile memory cells and method of implementing same
US6181597B1 (en) * 1999-02-04 2001-01-30 Tower Semiconductor Ltd. EEPROM array using 2-bit non-volatile memory cells with serial read operations
US6103573A (en) * 1999-06-30 2000-08-15 Sandisk Corporation Processing techniques for making a dual floating gate EEPROM cell array
US6151248A (en) * 1999-06-30 2000-11-21 Sandisk Corporation Dual floating gate EEPROM cell array with steering gates shared by adjacent cells
US6388293B1 (en) * 1999-10-12 2002-05-14 Halo Lsi Design & Device Technology, Inc. Nonvolatile memory cell, operating method of the same and nonvolatile memory array
US6255166B1 (en) * 1999-08-05 2001-07-03 Aalo Lsi Design & Device Technology, Inc. Nonvolatile memory cell, method of programming the same and nonvolatile memory array
US6091633A (en) * 1999-08-09 2000-07-18 Sandisk Corporation Memory array architecture utilizing global bit lines shared by multiple cells
JP3912937B2 (ja) 1999-08-10 2007-05-09 スパンション インク 非導電性のチャージトラップゲートを利用した多ビット不揮発性メモリ
KR100343210B1 (ko) * 1999-08-11 2002-07-10 윤종용 단일 전자 충전 ｍｎｏｓ계 메모리 및 그 구동 방법
JP2001110918A (ja) 1999-10-04 2001-04-20 Fujitsu Ltd 不揮発性半導体記憶装置
JP2001148434A (ja) * 1999-10-12 2001-05-29 New Heiro:Kk 不揮発性メモリセルおよびその使用方法、製造方法ならびに不揮発性メモリアレイ
US6177318B1 (en) * 1999-10-18 2001-01-23 Halo Lsi Design & Device Technology, Inc. Integration method for sidewall split gate monos transistor
US6406960B1 (en) * 1999-10-25 2002-06-18 Advanced Micro Devices, Inc. Process for fabricating an ONO structure having a silicon-rich silicon nitride layer
US6248633B1 (en) * 1999-10-25 2001-06-19 Halo Lsi Design & Device Technology, Inc. Process for making and programming and operating a dual-bit multi-level ballistic MONOS memory
US6429063B1 (en) 1999-10-26 2002-08-06 Saifun Semiconductors Ltd. NROM cell with generally decoupled primary and secondary injection
JP4923318B2 (ja) 1999-12-17 2012-04-25 ソニー株式会社 不揮発性半導体記憶装置およびその動作方法
US6331953B1 (en) * 2000-02-16 2001-12-18 Advanced Micro Devices Intelligent ramped gate and ramped drain erasure for non-volatile memory cells
US6215702B1 (en) * 2000-02-16 2001-04-10 Advanced Micro Devices, Inc. Method of maintaining constant erasing speeds for non-volatile memory cells
US6266281B1 (en) * 2000-02-16 2001-07-24 Advanced Micro Devices, Inc. Method of erasing non-volatile memory cells
US6331952B1 (en) * 2000-02-16 2001-12-18 Advanced Micro Devices, Inc. Positive gate erasure for non-volatile memory cells
US6349062B1 (en) * 2000-02-29 2002-02-19 Advanced Micro Devices, Inc. Selective erasure of a non-volatile memory cell of a flash memory device
US6366501B1 (en) * 2000-02-29 2002-04-02 Advanced Micro Devices, Inc. Selective erasure of a non-volatile memory cell of a flash memory device
US6888750B2 (en) 2000-04-28 2005-05-03 Matrix Semiconductor, Inc. Nonvolatile memory on SOI and compound semiconductor substrates and method of fabrication
JP3573691B2 (ja) * 2000-07-03 2004-10-06 シャープ株式会社 不揮発性半導体記憶装置およびその製造方法
TW503528B (en) * 2000-07-12 2002-09-21 Koninkl Philips Electronics Nv Semiconductor device
US6487121B1 (en) * 2000-08-25 2002-11-26 Advanced Micro Devices, Inc. Method of programming a non-volatile memory cell using a vertical electric field
ATE392698T1 (de) * 2000-12-05 2008-05-15 Halo Lsi Design & Device Tech Programmier- und löschverfahren in zwilling-monos-zellenspeichern
JP4050048B2 (ja) * 2000-12-15 2008-02-20 ヘイロ エルエスアイ インコーポレイテッド 高速プログラムおよびプログラム検証への高速切り替え方法
US6445030B1 (en) * 2001-01-30 2002-09-03 Advanced Micro Devices, Inc. Flash memory erase speed by fluorine implant or fluorination
JP4325972B2 (ja) * 2001-01-30 2009-09-02 セイコーエプソン株式会社 不揮発性半導体記憶装置を含む半導体集積回路装置の製造方法
TW476144B (en) 2001-02-02 2002-02-11 Macronix Int Co Ltd Non-volatile memory
US6531350B2 (en) * 2001-02-22 2003-03-11 Halo, Inc. Twin MONOS cell fabrication method and array organization
US6738289B2 (en) 2001-02-26 2004-05-18 Sandisk Corporation Non-volatile memory with improved programming and method therefor
US6418062B1 (en) * 2001-03-01 2002-07-09 Halo Lsi, Inc. Erasing methods by hot hole injection to carrier trap sites of a nonvolatile memory
DE60235335D1 (de) * 2001-03-15 2010-04-01 Halo Inc Doppelbit MONOS Speicherzellgebrauch für breite Programbandbreite
KR100375235B1 (ko) 2001-03-17 2003-03-08 삼성전자주식회사 에스.오.엔.오.에스 플래시 기억소자 및 그 형성 방법
US6493266B1 (en) * 2001-04-09 2002-12-10 Advanced Micro Devices, Inc. Soft program and soft program verify of the core cells in flash memory array
KR100389130B1 (ko) 2001-04-25 2003-06-25 삼성전자주식회사 2비트 동작의 2트랜지스터를 구비한 불휘발성 메모리소자
US6936887B2 (en) * 2001-05-18 2005-08-30 Sandisk Corporation Non-volatile memory cells utilizing substrate trenches
US6580120B2 (en) * 2001-06-07 2003-06-17 Interuniversitair Microelektronica Centrum (Imec Vzw) Two bit non-volatile electrically erasable and programmable memory structure, a process for producing said memory structure and methods for programming, reading and erasing said memory structure
DE10129958B4 (de) * 2001-06-21 2006-07-13 Infineon Technologies Ag Speicherzellenanordnung und Herstellungsverfahren
KR100395769B1 (ko) 2001-06-21 2003-08-21 삼성전자주식회사 비휘발성 메모리 장치의 소거 방법
US6436768B1 (en) * 2001-06-27 2002-08-20 Advanced Micro Devices, Inc. Source drain implant during ONO formation for improved isolation of SONOS devices
US6858906B2 (en) 2001-06-28 2005-02-22 Samsung Electronics Co., Ltd. Floating trap non-volatile semiconductor memory devices including high dielectric constant blocking insulating layers
DE60222504T2 (de) * 2001-07-06 2008-06-19 Halo Lsi Design And Device Technology Inc. Verfahren zur Herstellung von selbstjustierenden L-förmigen Seitenwand-Abstandsstücken
TW583673B (en) * 2001-07-06 2004-04-11 Halo Lsi Inc A control gate decoder for twin MONOS memory with two bit erase capability
US6555865B2 (en) * 2001-07-10 2003-04-29 Samsung Electronics Co. Ltd. Nonvolatile semiconductor memory device with a multi-layer sidewall spacer structure and method for manufacturing the same
US6762092B2 (en) 2001-08-08 2004-07-13 Sandisk Corporation Scalable self-aligned dual floating gate memory cell array and methods of forming the array
KR100407573B1 (ko) * 2001-08-09 2003-11-28 삼성전자주식회사 부유 트랩형 비휘발성 메모리 장치 형성 방법
KR100399350B1 (ko) 2001-08-09 2003-09-26 삼성전자주식회사 부유 트랩형 소자를 가지는 비휘발성 반도체 메모리 장치및 그 제조방법
JP2003163292A (ja) * 2001-08-13 2003-06-06 Halo Lsi Inc ツインｎａｎｄ素子構造、そのアレイ動作およびその製造方法
US6593624B2 (en) 2001-09-25 2003-07-15 Matrix Semiconductor, Inc. Thin film transistors with vertically offset drain regions
US6456528B1 (en) * 2001-09-17 2002-09-24 Sandisk Corporation Selective operation of a multi-state non-volatile memory system in a binary mode
US6413821B1 (en) * 2001-09-18 2002-07-02 Seiko Epson Corporation Method of fabricating semiconductor device including nonvolatile memory and peripheral circuit
KR100454117B1 (ko) 2001-10-22 2004-10-26 삼성전자주식회사 소노스 게이트 구조를 갖는 낸드형 비휘발성 메모리소자의구동방법
DE10153561C2 (de) 2001-10-30 2003-09-04 Infineon Technologies Ag Chargetrappingspeicherzelle, Verfahren zu deren Herstellung und Halbleiterspeichereinrichtung
DE10153384B4 (de) 2001-10-30 2007-08-02 Infineon Technologies Ag Halbleiterspeicherzelle, Verfahren zu deren Herstellung und Halbleiterspeichereinrichtung
US6925007B2 (en) * 2001-10-31 2005-08-02 Sandisk Corporation Multi-state non-volatile integrated circuit memory systems that employ dielectric storage elements
US6897522B2 (en) * 2001-10-31 2005-05-24 Sandisk Corporation Multi-state non-volatile integrated circuit memory systems that employ dielectric storage elements
US6740940B2 (en) * 2001-11-27 2004-05-25 Samsung Electronics Co., Ltd. Semiconductor memory devices having dummy active regions
US6583007B1 (en) * 2001-12-20 2003-06-24 Saifun Semiconductors Ltd. Reducing secondary injection effects
KR100437466B1 (ko) * 2001-12-27 2004-06-23 삼성전자주식회사 비휘발성 메모리소자 및 그 제조방법
US20030134476A1 (en) * 2002-01-17 2003-07-17 Yakov Roizin Oxide-nitride-oxide structure
KR100432889B1 (ko) * 2002-04-12 2004-05-22 삼성전자주식회사 2비트 기입가능한 비휘발성 메모리 소자, 그 구동방법 및그 제조방법
KR100432888B1 (ko) * 2002-04-12 2004-05-22 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조방법
KR100471165B1 (ko) 2002-05-07 2005-03-08 삼성전자주식회사 평탄하지 않은 게이트 절연막을 구비하는 비휘발성 메모리장치 및 그 제조 방법
KR100437453B1 (ko) 2002-05-23 2004-06-23 삼성전자주식회사 소노스 게이트 구조를 갖는 낸드형 비휘발성 메모리 소자및 그 제조방법
US7042045B2 (en) 2002-06-04 2006-05-09 Samsung Electronics Co., Ltd. Non-volatile memory cell having a silicon-oxide nitride-oxide-silicon gate structure
EP1376676A3 (de) 2002-06-24 2008-08-20 Interuniversitair Microelektronica Centrum Vzw Multibit-Festwertspeicherbauelement und Verfahren
KR100475081B1 (ko) * 2002-07-09 2005-03-10 삼성전자주식회사 Sonos형 eeprom 및 그 제조방법
KR100493022B1 (ko) * 2002-07-10 2005-06-07 삼성전자주식회사 Ｓｏｎｏｓ 구조를 갖는 불휘발성 메모리 소자의 제조 방법

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