DE60220590T2 - Verfahren zur Reduzierung von Kopplungseffekten zwischen multi-level Speicherelementen eines nicht flüchtigen Speichers - Google Patents

Verfahren zur Reduzierung von Kopplungseffekten zwischen multi-level Speicherelementen eines nicht flüchtigen Speichers Download PDF

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Description

  • Diese Erfindung betrifft im allgemeinen einen nicht-flüchtigen Speicher und seinen Betrieb und insbesondere Techniken zum Reduzieren der Auswirkungen von in einem Speicherelement gespeicherter Daten beim Lesen von Daten aus anderen Speicherelementen.
  • Die Prinzipien der vorliegenden Erfindung haben auf verschiedene Typen von nicht-flüchtigen Speichern Anwendung, diejenige, die derzeitig vorhanden sind und diejenige, die dazu in Betracht gezogen werden, um neue Techniken zu verwenden, die entwickelt werden. Implementierungen der vorliegenden Erfindung werden allerdings in Bezug auf einen elektrisch löschbaren, programmierbaren Nur-Lese-Flash-Speicher (EEPROM) beschrieben, wobei die Speicherelemente Floating Gates sind.
  • Feldeffektkopplung zwischen benachbarten Floating Gates wird in US-Patent 5,867,429 von Jian Chen und Yupin Fong beschrieben. Der Grad dieser Kopplung steigt zwangsläufig an, während die Größe von Speicherzellenarrays als Ergebnis der Verbesserungen von Herstellungstechniken integrierter Schaltungen verkleinert werden. Das Problem tritt am deutlichsten zwischen zwei Sätzen benachbarter Zellen auf, die zu unterschiedlichen Zeitpunkten programmiert worden sind. Ein Satz von Zellen wird programmiert, um einen Ladungspegel auf deren Floating Gates hinzuzufügen, der einem Satz von Daten entspricht. Nachdem der zweite Satz von Zellen mit einem zweiten Satz von Daten programmiert ist, erscheinen die vom Floating Gate des ersten Satzes von Zellen gelesenen Ladungspegel aufgrund der Auswirkung der Ladung auf den zweiten Satz von Floating Gates, die mit dem ersten gekoppelt sind, oftmals unterschiedlich zu sein. Dies ist als Yupin Effekt bekannt. Das oben erwähnte US-Patent 5,867,429 schlägt vor, entweder die zwei Sätze von Floating Gates physikalisch voneinander zu isolieren oder den Effekt der Ladung auf den zweiten Satz von Floating Gates zu berücksichtigen, wenn aus dem ersten gelesen wird.
  • Dieser Effekt liegt in verschiedenen Typen von Flash-EEPROM Zellenarrays vor. Bei einem NOR Array einer Bauart sind dessen Speicherzellen zwischen benachbarten (Spalten) Bitleitungen verbunden und Control Gates sind mit Wortleitungen (Reihen) verbunden. Die einzelnen Zellen enthalten entweder einen Floating Gate Transistor mit oder ohne einen Select Transistor, der damit in Reihe geschaltet ist, oder zwei Floating Gate Transistoren, die durch einen einzelnen Select Transistor getrennt werden. Beispiele derartiger Arrays und deren Verwendung in Speichersystemen werden in den folgenden US-Patenten und anhängigen Anmeldungen von SanDisk aufgeführt: US-Patent 5,095,344 , 5,172,338 , 5,602,987 , 5,663,901 , 5,430,859 , 5,657,332 , 5,712,180 , 5,890,192 und 6,151 248 sowie 09/505,555 , angemeldet am 17.02.2000 und als US-Patent 6,426,893 erteilt sowie 09/667 , angemeldet am 22.09.2000 und als US-Patent US 6,512,263 erteilt.
  • Ein NAND Array einer Bauart enthält eine Anzahl von Speicherzellen, wie zum Beispiel 8, 16 oder sogar 32, die in Reihe zwischen einer Bitleitung und einem Bezugspotential durch Select Transistoren an beiden Enden miteinander in Reihe verbunden sind. Wortleitungen sind mit Control Gates von Zellen in verschiedenen Reihensträngen verbunden. Relevante Beispiele derartiger Arrays und deren Betrieb werden in den folgende US-Patenten und anhängigen Patentanmeldungen von Toshiba angeführt: 5,570,315 , 5,774,397 und 6,046,935 sowie 09/667,0610 (erteilt als US-Patent 6,737,746 ).
  • Es ist weiterhin üblich, dass in derzeitigen kommerziellen Produkten für jedes Floating Gate ein einzelnes Bit Daten durch Betrieb in einer binären Betriebsart zu speichern, wobei nur zwei Bereiche von Schwellspannungen des Floating Gate Transistors als Speicherpegel definiert sind. Die Schwellspannungen eines Floating Gate Transistors entsprechen Bereichen von Ladungspegeln, die auf deren Floating Gates gespeichert sind. Zusätzlich zum Schrumpfen der Größe des Speicherarrays besteht die Tendenz darin, ferner die Ladungsspeicherdichte derartiger Speicherarrays durch Speichern von mehr als einem Bit Daten in jedem Floating Gate Transistor zu erhöhen. Dies wird durch Festlegen von mehr als zwei Schwellpegeln als Speicherzustände für jeden Floating Gate Transistor für derartige Zustände (2 Bit Daten pro Floating Gate) durchgeführt, die nun in kommerziellen Produkten enthalten sind. Mehr Speicherzustände, wie zum Beispiel 16 Zustände pro Speicherelement werden in Erwägung gezogen. Jeder Floating Gate Transistor hat einen Gesamtbereich (Fenster) von Schwellspannungen, in dem er praktisch betrieben werden kann, und dieser Bereich ist in die Anzahl von Zuständen unterteilt, die dafür festgelegt sind, plus Ränder zwischen den Zuständen um es diesen zu ermöglichen, klar voneinander unterschieden zu werden.
  • Eine übliche Operation von diesen Typen von nicht-flüchtigen Speichern besteht darin, Blöcke von Speicherzellen zu löschen, bevor diese re-programmiert werden. Die Zellen innerhalb des Blocks werden dann einzeln aus gelöschten Zuständen in Zustände programmiert, die durch die Eingangsdaten dargestellt werden, die gespeichert werden. Programmieren enthält typischerweise abwechselnde parallele Beaufschlagung einer großen Anzahl von Speicherzellen mit Programmierspannungspulsen und ein Lesen von deren einzelnen Zuständen, um zu ermitteln, ob die einzelnen Zellen deren vorgesehene Zustände erreicht haben. Programmieren wir für Zellen beendet, die bestätigt worden sind, dass diese deren vorgesehenen Schwellpegel erreicht haben, während paralleles Programmieren der anderen Zellen andauert, bis alle diese Zellen programmiert sind. Wenn die Anzahl von Speicherzuständen pro Speicherelement erhöht wird, wird die Zeit zum Durchführen der Programmierung gewöhnlich erhöht, da die kleineren Spannungsbe reiche für die einzelnen Zustände eine größere Programmiergenauigkeit erfordern. Dies kann eine erheblich nachteilige Auswirkung auf die Performance des Speichersystems haben.
  • Die engeren Bereiche der festgelegten Floating Gate Speicherpegel, die aus einem Mehrzustandbetrieb resultieren, erhöht die Empfindlichkeit einer ersten Gruppe von Speicherelementen auf den Betrag der Ladung, der in einer später programmierten zweiten Gruppe von benachbarten Speicherelementen gespeichert wird. Wenn die erste Gruppe gelesen wird, kann zum Beispiel die Ladung der zweiten Gruppe zu Fehlern beim Lesen der Zustände der ersten Gruppe führen. Das gekoppelte Feld von den benachbarten Speicherelementen kann den scheinbaren Zustand, der gelesen wird, einen ausreichenden Betrag verschieben, um zu einem fehlerhaften Lesen von zumindest einigen Bit einer Gruppe von gespeicherten Daten führen. Falls die Anzahl fehlerhafter Bit innerhalb des Leistungsvermögens eines Fehlerkorrekturcodes (EDD) beibehalten wird, werden die Fehler korrigiert, aber falls die Anzahl von Fehlern höher ist, ist es erforderlich, dass andere Struktur- und/oder Betriebstechnik(en) zum Einsatz kommen. Die im zuvor genannten US-Patent 5,867,429 beschriebenen Techniken sind für viele Arrays geeignet, aber es ist gewünscht, zusätzliche Techniken zum Kompensieren der betriebsbedingten Effekte von Feldkopplung zwischen benachbarten Floating Gates zur Verfügung zu stellen.
  • US-Patent 6,091,640 offenbart eine Technik zum Speichern von Daten, in der ein Satz von Daten in ein Speicherzellenarray anfänglich in einem rauen Schreibmodus geschrieben wird. Anschließend werden die Daten in einem Schreibmodus mit hoher Genauigkeit erneut geschrieben
  • Gemäß einem Aspekt der vorliegenden Erfindung wird ein Verfahren zum Betrieb eines nicht-flüchtigen Speichersystems zur Verfügung gestellt, wobei in einigen Speicherelementen eines Arrays von Speicherelementen gespeicherte Werte aus anderen Speicherelementen gelesene Werte aufgrund von zumindest elektrischer Feldkopplung zwischen Speicherelementen beeinflussen. Das Verfahren beinhaltet Schreiben eines ersten Satzes gespeicherter Werte, der einem ersten Datensatz entspricht, in eine erste Gruppe von Speicherelementen und danach Schreiben eines zweiten Satzes gespeicherter Werte, der einem zweiten Datensatz entspricht, in eine von der ersten Gruppe verschiedene zweite Gruppe von Speicherelementen. Zumindest einige des gespeicherten zweiten Satzes von Werten beeinflussen einige aus zumindest der ersten Gruppe von Speicherelementen gelesene Daten aufgrund von zumindest elektrischer Feldkopplung zwischen diesen. Um exaktes Lesen des ersten Datensatzes aus der ersten Gruppe von Speicherelementen zu vereinfachen, wird nur der erste Satz gespeicherter Werte, der in die erste Gruppe von Speicherelementen geschrieben wird, in einer Weise verändert, was einem Effekt des zweiten Satzes gespeicherter Werte auf die aus zumindest einigen aus der ersten Gruppe von Speicherelementen gelesenen Daten aufgrund von zumindest Feldkopplung zwischen diesen entgegenwirkt, ohne die zweite Gruppe von Speicherelementen nochmals zu schreiben.
  • Gemäß einem weiteren Aspekt der vorliegenden Erfindung wird ein nicht-flüchtiges Speichersystem zum Speichern von Daten zur Verfügung gestellt, das ein Array von Speicherelementen auf einem integrierten Schaltungschip zur Verfügung stellt, eine Programmierschaltung auf dem integrierten Schaltungschip zur Verfügung stellt, der dazu programmiert ist, einen ersten Satz von Daten als ein ersten Satz von gespeicherten Werten in eine erste Gruppe der Speicherelemente zu schreiben und danach einen zweiten Satz von Daten als einen zweiten Satz von gespeicherten Werten in einen zweiten Satz der Speicherelemente zu schreiben. Die Werte in einigen der Speicherelemente gespeicherter Ladung beeinflussen aus anderen der Speicherelemente gelesene Daten aufgrund von zumindest elektrischer Feldkopplung zwischen Speicherelementen, wobei zumindest einige des zweiten Satzes von Werten einige aus der ersten Gruppe von Speicherelementen diese aufgrund der elektrischen Feldkopplung beeinflussen. Die Programmierschaltung ist ferner dazu programmiert, nur den ersten Satz gespeicherter Werte in einer Weise zu verändern, um einem Effekt vom zweiten Satz gespeicherter Werte auf aus der ersten Gruppe von Speicherelementen gelesene Daten zumindest aufgrund der Feldkopplung zwischen diesen entgegenzuwirken, ohne die zweite Gruppe von Speicherelementen nochmals zu Schreiben. Eine erste Gruppe von Speicherelementen wird auf deren gewünschten Zuständen erneut programmiert, nachdem eine zweite benachbarte Gruppe von Speicherelementen programmiert wurde. Da periodisches Lesen des Zustands der Zellen Bestandteil des Programmierprozesses ist, um zu wissen, wann abzubrechen, fügt das Re-Programmieren auf die erste Gruppe von Speicherelementen zusätzliche Ladung, die dazu notwendig ist, um den Effekt des Feldkoppelns mit den später programmierten benachbarten Speicherelementen auszugleichen. Eine alternierende Puls- und Lesesequenz einer typischen Programmieroperation kann dazu verwendet werden, die erste Gruppe von Speicherelementen in Gegenwart der Einwirkung auf die zweite benachbarte programmierte Gruppe von Speicherelementen zu re-programmieren. Ein späteres Lesen der ersten Gruppe von Zellen, obwohl diese noch von der Ladung auf benachbarten Zellen beeinflusst wird, ist genauer, da der Einfluss der Ladung der benachbarten Zelle als eine Folge des Re-Programmierens in Betracht gezogen wurde. Um zu Verhindern einen Datenpuffer aufrechtzuerhalten, der groß genug ist, um die im ersten Durchgang programmierten Daten zur späteren Verwendung im zweiten Programmierdurchgang aufzunehmen, können die Daten, die durch den ersten Durchgang gespeichert wurden, vom Speicher mit angepassten Lesegrenzen gelesen werden und dann werden diese Daten im zweiten Durchgang re-programmiert.
  • Eine Verteilung von Programmierpegeln unter Speicherelementen, die auf den gleichen Zustand programmiert wurden, können durch re-programmieren einiger der Speicherelementen an einer Seite der Verteilung in die andere Seite der Verteilung verdichtet werden. Die Speicherelemente eines vorgegebenen Zustands werden alle gelesen und diejenigen, die programmierte Pegel unterhalb einer festgelegten Schwelle innerhalb der Verteilung haben, werden zusätzlich programmiert, um deren Pegel über den festgelegten Pegel anzuheben. Dies hat das Ergebnis, den Betrag des Programmierfensters zu verringern, der für jeden der Zustände des Speichers notwendig ist, und ermöglicht auf diese Weise zusätzliche Zustände einzufügen und/oder zusätzlichen Raum zwischen Zuständen zur Verfügung zu stellen. Eine derartige Verdichtung kann unabhängig vom im vorstehend beschriebenen Abschnitt durchgeführt werden, kann aber auch vorteilhaft als Teil des Re-Programmierprozesses mit einbezogen sein. In der Tat kann der zweite Programmierdurchgang sofort nach dem ersten Programmieren der selben Gruppe von Zellen erfolgen, um die programmierte Zellenpegelverteilung auf ein Ausmaß zu beschränken, welche die scheinbare Verbreiterung dieser Verteilungen, die nach Programmieren benachbarter Zellen auftritt, berücksichtigt. Der Schritt die Programmierpulsspannungspegel zu erhöhen kann höher als gewöhnlich für den ersten Programmierdurchgang durchgeführt werden, um eine Gruppe von Zellen rasch in deren anfängliche Pegel innerhalb breiter Verteilungen zu programmieren, und dann den gewöhnlich schmalen inkrementelle Spannungsanstieg von Programmierpulsen während des zweiten Durchgangs durchzuführen, um die Ausdehnung dieser Verteilungen zu verdichten. Dadurch, dass die schmale Schwellspannungsverteilungen der programmierten Speicherzellen rasch erreicht werden, führen diese Techniken zu erhöhter Performance.
  • Die Reihenfolge, in der benachbarte Speicherzellen gemäß einer bisherigen Mehrzustand-Programmiertechnik programmiert werden, kann in einer Art und Weise durchgeführt werden, die den Yupin Effekt von Kreuzkopplung zwischen derartigen benachbarten Zellen minimiert. Gemäß der bestehenden Programmiertechnik wird eine erste Gruppe abwechselnder benachbarter Zellen in einer Reihe oder Spalte teilweise in einem ersten Programmierschritt auf die Pegel eines ersten Datenbits programmiert, eine verbleibende zweite Gruppe von abwechselnden Zellen wird dann ähnlich teilweise auf die Pegel eines ersten Datenbit für diese Zellen programmiert, gefolgt vom Beenden der Programmierung der ersten Gruppe mit einem zweiten Bit Daten pro Zelle, und abschließend ist dann die Programmierung der zweiten Gruppe mit seinem zweiten Bit abgeschlossen. Aber um den Yupin Effekt unter den Speicherelementen derartiger Zellen zu minimieren, können beide Bit in separaten Schritten in die erste Gruppe von Zellen programmiert werden, gefolgt vom Programmieren der zweiten Gruppe von Zellen mit deren zwei Bit Daten in separaten Schritten: Diese Technik ist insbesondere auf eine Programmierung eines NAND Spei chers anwendbar, aber nicht darauf beschränkt. Diese Technik kann an sich oder mit den in den vorangehenden zwei Abschnitten beschrieben Techniken verwendet werden, um dem Yupin Effekt oder der Kopplung zwischen benachbarten Speicherelementen in unterschiedlichen Ausmaßen entgegenzuwirken.
  • Zusätzliche Aspekte, Merkmale und Vorteile der vorliegenden Erfindung sind in der folgenden Beschreibung beispielhafter Ausgestaltungen enthalten, wobei die Beschreibung in Zusammenhang mit den beiliegenden Zeichnungen gesehen werden sollte.
  • 1 ist ein Blockdiagramm eines nichtflüchtigen Speichersystems, in dem die verschiedenen Aspekte zum Implementieren der vorliegenden Erfindung beschrieben werden,
  • 2 stellt einen vorliegenden Schaltkreis und Organisation des Speicherarrays aus 1 bei einem NAND Typ dar,
  • 3 zeigt eine Schnittansicht entlang einer Spalte eines NAND Typs eines auf einem Halbleitersubstrat gebildeten Speicherarrays,
  • 4 ist eine Schnittansicht des Speicherarrays aus 3 entlang der Schnittlinie 4-4,
  • 5 ist eine Schnittansicht des Speicherarrays aus 3 entlang der Schnittlinie 5-5,
  • 6 stellt Tabelle 1 als Beispiel für Betriebsspannungen des NAND Speicherzellenarrays aus 2–5 zur Verfügung,
  • 7 stellt ein anderes Merkmal des NAND Speicherzellenarrays aus 2–5 dar,
  • 8 zeigt ein Beispiel einer vorliegenden Verteilung von Schwellspannungen des NAND Speicherzellenarrays aus 2–5, wenn dieses in vier Zuständen betrieben wird,
  • 9B zeigt vorliegende Schwellspannungs-Reaktionen des Speicherzellenarrays von 2–5 als Antwort darauf, mit Spannungspulsen von 9A programmiert zu werden.
  • 10A und 10B sind Schwellspannungsverteilungen, die eine bestehende Mehrzustandtechnik zum Programmieren des Speicherzellenarrays aus 2–5 darstellt,
  • 11 zeigt den Yupin Effekt an Schwellverteilungen des Speichezellenarrays aus 2–5, wenn mit einer bestehenden Technik programmiert wird,
  • 12 zeigt den Yupin Effekt an Schwellverteilungen des Speichezellenarrays aus 2–5, wenn mit einer ersten Technik programmiert wird,
  • 13 stellt die Programmierschritte des Speicherzellenarrays aus 2–5 gemäß der ersten Technik dar, deren Ergebnisse in 12 gezeigt sind,
  • 14B zeigt Schwellspannungspegel-Antworten des Speicherzellenarrays von 2–5 auf Programmierpulse von 14A gemäß des Programmierverfahrens von 13,
  • 15B zeigt Schwellspannungspegel-Antworten des Speicherzellenarrays von 2-5 auf einen abwechselnden Satz von Programmierpulsen von 15A gemäß des Programmierverfahrens von 13,
  • 16 zeigt den Yupin Effekt an Schwellverteilungen des Speichezellenarrays von 2–5, wenn mit einer zweiten Technik programmiert wird,
  • 17 veranschaulicht die Programmierschritte des Speicherzellenarrays von 2–5 gemäß der zweiten Technik, deren Ergebnisse in 16 gezeigt sind,
  • 18 zeigt den Yupin Effekt an Schwellverteilungen des Speichezellenarrays von 2–5, wenn mit einer Veränderung der zweiten Technik programmiert wird,
  • 19 veranschaulicht die Programmierschritte des Speicherzellenarrays von 2–5 gemäß der Veränderung der zweiten Technik, deren Ergebnisse in 16 gezeigt sind,
  • 20 zeigt den Yupin Effekt an Schwellverteilungen des Speichezellenarrays von 2–5, wenn mit einer dritten Technik programmiert wird,
  • 21 ist ein Flussdiagramm, das einen ersten Teil einer beispielhaften Ausgestaltung eines Programmierverfahrens des Speicherzellenarrays von 2–5 zeigt,
  • 22 ist ein Flussdiagramm, das einen zweiten Teil der beispielhaften Ausgestaltung eines Programmierverfahrens des Speicherzellenarrays von 2–5 zeigt,
  • 23 ist ein Flussdiagramm, das einen ersten Teil einer beispielhaften zweiten Ausgestaltung eines Programmierverfahrens des Speicherzellenarrays von 2–5 zeigt,
  • 24 ist ein Flussdiagramm, das einen zweiten Teil der zweiten beispielhaften Ausgestaltung eines Programmierverfahrens des Speicherzellenarrays von 2–5 zeigt,
  • 25 ist ein Flussdiagramm, das, wenn es mit 21 kombiniert wird, einen ersten Teil einer dritten beispielhaften Ausgestaltung eines Programmierverfahrens des Speicherzellenarrays von 2–5 zeigt,
  • 26 ist ein Flussdiagramm, das, wenn es mit 22 kombiniert wird, einen zweiten Teil der dritten beispielhaften Ausgestaltung eines Programmierverfahrens des Speicherzellenarrays von 2–5 zeigt,
  • 27 ist ein Flussdiagramm, das, wenn es mit 23 kombiniert wird, einen ersten Teil einer vierten beispielhaften Ausgestaltung eines Programmierverfahrens des Speicherzellenarrays von 2–5 zeigt,
  • 28 ist ein Flussdiagramm, das, wenn es mit 24 kombiniert wird, einen zweiten Teil der vierten beispielhaften Ausgestaltung eines Programmierverfahrens des Speicherzellenarrays von 2-5 zeigt,
  • 29 veranschaulicht eine Programmiersequenz, welche die dritte und vierte Ausgestaltung verwendet,
  • 30 zeigt einen ersten Teil eines Verfahrens, um Daten aus dem Speicher aus 2–5 auszulesen und
  • 31 zeigt einen zweiten Teil des Verfahrens, um Daten vom Speicher von 2–5 zu lesen.
  • Beispiele nichtflüchtiger Speichersysteme
  • Mit Bezug auf 1–7 wird ein spezifisches nichtflüchtiges Speichersystem beschrieben, in dem die verschiedenen Aspekte der vorliegenden Erfindung implementiert sind, um spezifische Beispiele zur Verführung zu stellen. 1 ist ein Blockdiagramm eines Flash-Speichersystems. Speicherzellenarray 1 enthält eine Mehrzahl von in einer Matrix angeordneten Speicherzellen M, die von einem Spaltenkontrollschaltkreis 2, einem Reihenkontrollschaltkreis 3, einem c-Source-Kontrollschaltkreis 4 und einem c-p-well-Kontrollschaltkreis 5 kontrolliert werden. Der Spaltenkontrollschaltkreis 2 ist mit Bitleitungen (BL) des Speicherzellenarrays 1 verbunden, um in Speicherzellen (M) gespeicherte zu Daten zu lesen, einen Zustand der Speicherzellen (M) während einer Programmier-Operation zu bestimmen sowie Potentialpegel der Bitleitungen (BL) zu kontrollieren, um die Programmierung zu ermöglichen oder die Programmierung zu sperren. Der Reihenkontrollschaltkreis 3 ist mit Wortleitungen (WL) verbunden, um eine der Wortleitungen (WL) auszuwählen, um Lesespannungen anzuwenden, um eine Programmierspannung anzuwenden, die mit den durch den Spaltenkontrollschaltkreis 2 kontrollierten Bitleitungs-Potentialen verbunden ist, und um eine Löschspannung anzuwenden, die mit einer Spannung eines p-Typ-Gebiets gekoppelt ist (als "c-p-well" 21 in 3 beschriftet), auf dem die Speicherzellen (M) ausgebildet sind. Der c-Source-Kontrollschaltkreis 4 kontrolliert eine gemeinsame Source-Leitung (als "c-Source" in 2 beschriftet), die mit den Speicherzellen (M) verbunden ist. Der c-p-well-Kontrollschaltkreis 5 kontrolliert die c-p-well-Spannung.
  • Die in den Speicherzellen (M) gespeicherten Daten werden durch den Spaltenkontrollschaltkreis 2 ausgelesen und werden zu externen I/O-Leitungen über eine I/O-Leitung und einem Daten-Eingabe/Ausgabe-Puffer 6 ausgegeben. In den Speicherzellen zu speichernde Programmdaten sind über die externen I/O-Leitungen Input in den Daten-Eingabe/Ausgabe-Puffer 6 und werden zum Spaltenkontrollschaltkreis 2 transferiert. Die externen I/O-Leitungen sind mit einem Controller 20 verbunden.
  • Befehlsdaten zum Kontrollieren des Flash-Speicherbausteins sind Input in eine Befehls-Schnittstelle, die mit dem Controller 20 verbundenen externen Kontrollleitungen verbunden sind. Die Befehlsdaten melden dem Flash-Speicher, welche Operation ange fordert wird. Der Eingangsbefehl wird zu einer State Machine 8 übertragen, die den Spaltenkontrollschaltkreis 2, den Reihenkontrollschaltkreis 3, den c-Source-Kontrollschaltkreis 4, den c-p-well-Kontrollschaltkreis 5 sowie den Daten-Eingabe/Ausgabe-Puffer 6 kontrolliert. Die State Machine 8 kann Statusdaten des Flash-Speichers wie READY/BUSY oder PASS/FAIL ausgeben.
  • Der Controller 20 ist oder kann mit einem Host-System verbunden werden wie zum Beispiel mit einem Arbeitsplatzrechner, einer Digitalkamera oder einem Minicomputer. Es ist der Host, der Befehle auslöst, wie beispielsweise Daten im Speicherarray 1 zu speichern oder daraus auszulesen und stellt derartige Daten zur Verfügung beziehungsweise empfängt diese. Der Controller wandelt derartige Befehle in Befehlssignale um, die von den Befehlsschaltkreisen 7 interpretiert und ausgeführt werden können. Der Controller enthält üblicherweise auch Pufferspeicher für die in das Speicherarray zu schreibenden oder aus dem Speicherarray zu lesen Nutzdaten. Ein typisches Speichersystem enthält einen integrierten Schaltungschip 21, der den Controller 20 und einen oder mehrere integrierte Schaltungschips 22 umfasst, die jeweils ein Speicherarray und zugehörige Kontroll-, Eingabe/Ausgabe- und State Machine-Schaltkreise enthält. Die Tendenz besteht natürlich darin, das Speicherarray und die Kontrollschaltkreise eines Systems zusammen auf einem oder mehreren integrierten Schaltungschips zu integrieren. Das Speichersystem kann als Teil des Host-Systems eingebettet werden oder kann in einer Speicherkarte enthalten sein, die in einen Verbindungssockel von Host-Systemen herausnehmbar einsetzbar ist. Eine derartige Karte kann das komplette Speichersystem oder den Controller und das Speicherarray mit zugehörigen externen Schaltkreisen enthalten und kann in separaten Karten zur Verfügung gestellt werden.
  • Mit Bezug auf 2 wird eine beispielhafte Struktur des Speicherzellenarrays 1 beschrieben. Ein Flash EEPROM eines NAND-Typs wird als ein Beispiel beschrieben. In einem spezifischen Beispiel sind die Speicherzellen (M) in 1.024 Blöcke unterteilt. Die in jedem Block gespeicherten Daten werden gleichzeitig gelöscht. Der Block ist somit die Mindesteinheit einer Anzahl von Zellen, die gleichzeitig löschbar sind. In diesem Beispiel sind in jedem Block 8.512 Spalten enthalten, die in gerade Spalten und ungerade Spalten unterteilt sind. Die Bitleitungen sind auch in gerade Bitleitungen (BLe) und ungerade Bitleitungen (BLo) unterteilt. Vier mit den Wortleitungen (WL0 bis WL3) verbundene Speicherzellen sind an jeder Gate Elektrode in Reihe verbunden um eine NAND Zelleinheit zu bilden. Ein Anschluss der NAND Zelleinheit ist mit der entsprechenden Bitleitung (BL) über einen ersten Select Transistor (S) verbunden, dessen Gate Elektrode mit einer ersten Select Gate Leitung (SGD) gekoppelt ist und ein anderer Anschluss ist mit der C-Source über einen zweiten Select Transistor (S) verbunden, dessen Gate Elektrode mit einer zweiten Select Gate Leitung (SGS) gekoppelt ist. Obwohl vier Floating Gate Transis toren in jeder Zelleinheit enthalten sind, wird zur Vereinfachung eine höhere Anzahl von Transistoren, wie beispielsweise 8, 16 oder sogar 32 verwendet.
  • In diesem Beispiel werden während einer Lese- und Programmieroperation von Nutzdaten 4.256 Zellen (M) gleichzeitig ausgewählt. Die ausgewählten Zellen (M) haben dieselbe Wortleitung (WL), zum Beispiel WL2, und dieselbe Art Bitleitungen (BL), wie zum Beispiel die geraden Bitleitungen BLe0 bis BLe4255. Deshalb können 532 Byte Daten gleichzeitig gelesen oder programmiert werden. Diese gleichzeitig gelesenen oder programmierten 5328 Daten bilden eine "Seite" logisch. Deshalb kann ein Block zumindest acht Seiten speichern. Wenn jede Speicherzelle (M) zwei Bit Daten speichert, nämlich eine Mehrfachpegelzelle, speichert ein Block 16 Seiten im Fall von zwei Bit pro Zellenspeicherung. In dieser Ausgestaltung speichert das Speicherelement von jeder der Speicherzellen, in diesem Fall das Floating Gate von jeder der Speicherzellen, zwei Bit Nutzdaten.
  • 3 zeigt eine Schnittansicht einer NAND Zelleinheit des Typs, der schematisch in 2 in Richtung der Bitleitung (BL) gezeigt ist. An einer Oberfläche eines p-leitenden Halbleitersubstrats 9 ist ein p-leitendes Gebiet c-p-well 11 gebildet, wobei der c-p-well durch ein n-leitendes Gebiet 10 eingeschlossen ist, um den c-p-well vom p-leitenden Substrat elektrisch zu isolieren. Das n-leitende Gebiet 10 ist mit einer c-p-well-Leitung, welche aus einem ersten Metall MO besteht, über ein erstes Kontaktloch (CB) und eine n-leitende Diffusionsschicht 12 verbunden. Das p-leitende Gebiet c-p-well 11 ist auch mit der c-p-well-Leitung über das erste Kontaktloch (CB) und eine p-leitende Diffusionsschicht 13 verbunden. Die c-p-well-Leitung ist mit dem c-p-well-Kontrollschaltkreis 5 (1) verbunden.
  • Jede Speicherzelle hat ein Floating Gate (FG), welches einen Betrag elektrischer Ladung entsprechend den in der Zelle gespeicherten Daten speichert, wobei die Wortleitung (WL) die Gate Elektrode bildet und die Drain und Source Elektroden aus der gleitenden Diffusionsschicht 12 gebildet werden. Das Floating Gate (FG) ist auf der Oberfläche des c-p-well über einen Tunnel-Oxidfilm (14) gebildet. Die Wortleitung (WL) ist auf dem Floating Gate (FG) über einen Isolationsfilm (15) gestapelt. Die Source Elektrode ist mit der gemeinsamen Source-Leitung (c-source) verbunden, die aus dem ersten Metall (MO) über den zweiten Select Transistor (S) und dem ersten Kontaktloch (CB) gebildet ist. Die gemeinsame Source-Leitung ist mit dem c-Source-Kontrollschaltkreis (4) verbunden. Die Drain Elektrode ist mit der Bitleitung (BL) verbunden, die aus einem zweiten Metall (M1) gebildet wird, welche über den ersten Select Transistor (S), das erste Kontaktloch (CB), eine Zwischenverdrahtung des ersten Metalls (MO) und einem zweiten Kontaktloch (V1) verbunden ist. Die Bitleitung ist mit dem Spaltenkontrollschaltkreis (2) verbunden.
  • 4 und 5 zeigen Schnittansichten entlang einer Speicherzelle (Schnittlinie 4-4 in 3) beziehungsweise eines Select Transistors (Schnittlinie 5-5 in 3) in Richtung der Wortleitung (WL2). Jede Spalte ist von den benachbarten Spalten durch einen Graben isoliert, der im Substrat gebildet ist und mit Isolationsmaterial gefüllt ist, was als Shallow Trench Isolation (STI) bekannt ist. Die Floating Gates (FG) sind voneinander durch den STI und Isolationsfilm 15 sowie Wortleitung (WL) isoliert. Heutzutage ist ein Abstand zwischen dem Floating Gate (FG) im Begriff weniger als 0,1 μm zu werden und eine kapazitive Kopplung zwischen den Floating Gates hat zugenommen. Da die Gate Elektrode (SG) des Select Transistors (S) in den selben Herstellungsprozessschritten wie das Floating Gate (FG) und die Wortleitung (WL) gebildet wird, zeigt diese eine gestapelte Gate Struktur. Diese zwei Select Gate Leitungen (SG) sind am Ende der Leitungen parallel geschaltet.
  • Tabelle 1 in 6 fasst Spannungen zusammen, die dazu verwendet werden, das Speicherzellenarray 1 zu betreiben, wobei in einem spezifischen Beispiel jedes Floating Gate der Speicherzellen zwei Bit speichert, das einen der Zustände "11", "10", "01", "00" hat. Diese Tabelle zeigt den Fall, bei dem die Wortleitung "WL2" und die Bitleitungen "BLe" zum Lesen und Programmieren ausgewählt werden. Durch Erhöhen von c-p-well bis zu einer Löschspannung von 20V und Erden der Wortleitungen (WL) eines ausgewählten Blocks werden die Daten des ausgewählten Blocks gelöscht. Da alle Wortleitungen (WL) der nicht ausgewählten Blöcke, Bitleitungen (BL), Select-Leitungen (SG) und c-Source in einen floating Zustand gesetzt werden, werden diese aufgrund einer kapazitiven Kopplung mit dem c-p-well auch fast bis zu 20V erhöht. Deshalb wird ein starkes elektrisches Feld nur auf die Tunnel-Oxidfilme 14 (4 und 5) der ausgewählten Speicherzellen (M) angewendet und die Daten der ausgewählten Speicherzellen werden gelöscht, wenn ein Tunnel-Strom über den Tunnel-Oxidfilm 14 fließt. Die gelöschte Zelle ist in diesem Beispiel in einem der vier möglichen programmierten Zustände, nämlich "11".
  • Um Elektronen im Floating Gate (FG) während einer Programmieroperation zu speichern, ist die ausgewählte Wortleitung mit WL2 mit einem Programmier-Puls Vpgm verbunden und die ausgewählten Bitleitungen BLe sind geerdet. Um andererseits die Programmierung der Speicherzellen (M) zu sperren, in denen die Programmierung nicht stattfinden soll, sind die entsprechenden Bitleitungen BLe sowie die nicht ausgewählten Bitleitungen BLo mit Vdd, zum Beispiel 3V, einer Spannungsversorgung verbunden. Die nicht ausgewählten Wortleitungen WL0, WL1 und WL3 sind mit 10V verbunden, das erste Select Gate (SGD) ist mit Vdd verbunden und das zweite Select Gate (SGS) ist geerdet. Infolgedessen wird ein Kanalpotential der Speicherzelle (M), die programmiert wird, auf 0V gesetzt. Das Kanalpotential bei der Sperrung der Programmierung wird auf ungefähr 6V infolge des Heraufziehen des Kanalpotentials durch die kapazitive Kopplung mit den Wortleitungen (WL) erhöht. Wie oben erklärt wird nur während der Programmierung an den Tunnel-Oxidfilmen 14 der Speicherzellen (M) ein starkes elektrisches Feld angewendet und der Tunnel-Strom fließt über den Tunnel-Oxidfilm 14 in der entgegengesetzten Richtung im Vergleich zum Löschen und dann wird der logische Zustand von "11" zu einem der anderen Zustände "10", "01" oder "00" verändert.
  • Bei den Lese- und Prüf-Operationen werden die Select Gates (SGD und SGS) und die nicht ausgewählten Wortleitungen (WL0, WL1 und WL3) auf eine Read Pass Spannung von 4,5V angehoben, um diese als Pass Gates zu bilden. Die ausgewählte Wortleitung (WL2) wird mit einer Spannung mit einem Pegel verbunden, der für jede Lese- und Prüf-Operation spezifiziert ist, um zu ermitteln, ob eine Schwellspannung der betroffenen Speicherzelle einen derartigen Pegel erreicht hat. Zum Beispiel ist die ausgewählte Wortleitung WL2 bei einer Lese 10 Operation geerdet, so dass ermittelt wird, ob die Schwellspannung höher als 0V ist. In diesem Lese-Fall kann gesagt werden, dass ein Lesepegel 0V beträgt. Bei einer Prüfen 01 Operation wird die ausgewählte Wortleitung WL2 mit 2,4V verbunden, so dass geprüft wird, ob die Schwellspannung 2,4V erreicht hat. In diesem Prüf-Fall kann gesagt werden, dass ein Prüfpegel 2,4V beträgt.
  • Die ausgewählten Bitleitungen (BLe) werden auf einen hohen Pegel, zum Beispiel 0,7V, vorgeladen. Wenn die Schwellspannung höher als der Lese- oder Prüfpegel ist, hält der Potentialpegel der betroffenen Bitleitung (BLe) aufgrund der nichtleitenden Speicherzelle (M) den hohen Pegel aufrecht. Wenn die Schwellspannung andererseits niedriger als der Lese- oder Prüfpegel ist, sinkt der Potentialpegel der betroffenen Bitleitung (BLe) aufgrund der leitenden Speicherzelle (M) auf einen niedrigen Pegel ab, zum Beispiel auf weniger als 0,5V. Weitere Details der Lese- und Prüf-Operationen werden unten erklärt.
  • 7 zeigt einen Teil des Spaltenkontrollschaltkreises 2 aus 1. Jedes Paar Bitleitungen (BLe und BLo) ist mit einem Datenspeicherteil 16 gekoppelt, der zwei Datenspeicherregister (DS1 und DS2) umfasst, wobei jedes dazu in der Lage ist, ein Bit Daten zu speichern. Der Datenspeicherteil 16 tastet den Potentialpegel der ausgewählten Bitleitung (BL) während einer Lese- oder Prüf-Operationen ab und speichert dann die Daten auf eine binäre Weise und kontrolliert die Bitleitungsspannung in der Programmieroperation. Der Datenspeicherteil 16 wird durch Auswählen eines Signals von "EVENBL" und "ODDBL" selektiv mit der ausgewählten Bitleitung (BL) verbunden. Der Datenspeicherteil 16 ist auch mit der Eingabe/Ausgabe-Leitung gekoppelt, um die Lesedaten auszugeben und die Programmierdaten zu speichern. Die Eingabe/Ausgabe-Leitung ist, wie oben unter Bezugnahme auf 1 beschrieben, mit dem Daten-Eingabe/Ausgabe-Puffer 6 verbunden.
  • Allgemeiner Betrieb des Speichersystems
  • 8 stellt Schwellspannungsverteilungen für das Speicherzellenarray 1 dar, wenn jedes Floating Gate Speicherelement zwei Bit Daten speichert, nämlich vier Datenzustände in jeder Speicherzelle (M). Die Kurve 25 stellt eine Verteilung der Schwellpegel VT der Zellen innerhalb des Arrays 1 dar, die sich im gelöschten Zustand (Datenzustand "11") befinden, welche negative Schwellspannungspegel sind. Die Schwellpegelverteilungen 26 und 27 von Speicherzellen, die "10" beziehungsweise "00" Nutzdaten speichern, liegen wie gezeigt zwischen 0V und 1V sowie zwischen 1V und 2V. Eine Kurve 28 zeigt die Zellenverteilung, welche in den "01" Datenzustand programmiert worden ist, wobei der höchste Schwellspannungspegel mehr als 2V und weniger als 4,5V der Read-Pass-Spannung beträgt.
  • In diesem Beispiel stammt jedes der zwei in einer einzelnen Speicherzelle (M) gespeicherten Bit aus einer unterschiedlichen logischen Seite. Das heißt, jedes Bit der in jeder Speicherzelle gespeicherten zwei Bit trägt eine voneinander verschiedene logische Seitenadresse. Auf das in 8 gezeigte rechte Seitenbit wird zugegriffen, wenn eine niedrigere Seitenadresse (= 0, 2, 4 ..., 16.382) eingegeben wird. Auf das linke Seitenbit wird zugegriffen, wenn eine obere Seitenadresse (= 1, 3, 5 ..., 16.383) eingegeben wird.
  • Um eine verbesserte Zuverlässigkeit zur Verfügung zu stellen, ist es für die individuellen Verteilungen besser, enger zu sein (Verteilung wird geschmälert), weil die dichtere Verteilung einen breiteren Leserand (Entfernung zwischen ihnen) hervorbringt. Gemäß der offenbarten Anordnung wird die Verteilungsbreite ohne eine deutliche Verminderung der Programmiergeschwindigkeit dichter gemacht.
  • Gemäß dem Artikel "Fast and Accurate Programming Method for Multi-level NAND EEPROMs" Digest of 1995 Symposium an VLSI Technology, S. 129-130 erfordert es prinzipiell, eine Verteilung auf eine Breite von 0,2V zu beschränken, so dass die üblichen wiederholenden Programmierpulse zwischen Schritten um 0,2V erhöht werden. Um die Verteilung innerhalb einer Breite von 0,05V zu verdichten, sind Pulse mit einem Anstieg von 0,05V erforderlich. Um Zellen mit einer derartig kleinen Schrittweitenerhöhung der Programmierspannung zu programmieren, wird die Programmierzeit um einen Faktor 4 vergrößert. Jedoch sind wie unten beschrieben, derartig signifikante Erhöhungen der Programmierzeit unnötig, um die Breite einer Schwellspannungsverteilung zu reduzieren.
  • 9A und 9B zeigen eine bestehende Programmierpulstechnik beziehungsweise eine resultierende Schwellverteilungsbreite von Zellen, die in einen bestimmten Zustand programmiert worden sind. Eine Programmierspannungs-Kurvenform Vpgm ist in 9A dargestellt. Die Programmierspannung Vpgm ist in viele Pulse unterteilt und um 0,2V bei jedem Puls erhöht. Es kann gesagt werden, dass eine Vpgm Schrittgröße 0,2V beträgt. Der Startpegel von Vpgm beträgt in diesem besonderen Beispiel 12V.
  • Die Veränderung der Schwellspannung der Speicherzelle, die am schnellsten programmiert wird, ist durch die weißen Vierecke von 9B gezeigt, die am langsamsten programmierte durch die schwarzen Vierecke. Die am schnellsten programmierte Speicherzelle hat den Prüfpegel vom ersten Durchgang nach 14V-Puls erreicht. Die maximale Breite der resultierenden Verteilung beträgt ΔVT = 0,2V.
  • In Zeiträumen zwischen den Pulsen werden die Programmierprüfoperationen durchgeführt. Das heißt, die programmierten Pegel von jeder Zelle, die parallel programmiert werden, werden zwischen jedem Programmierpuls gelesen, um zu ermitteln, ob diese gleich oder größer als der Prüfpegel ist, auf den diese programmiert wird. Falls ermittelt wird, dass die Schwellspannung einer gegebenen Speicherzelle den Prüfpegel überschritten hat, wird Vpgm durch Erhöhen der Spannung der Bitleitung entfernt, mit der die Reihenzelleneinheit der gegebenen Zelle von 0V auf Vdd verbunden ist. Programmieren anderer Zellen, die parallel programmiert werden, dauert an, bis diese wiederum deren Prüfpegel erreichen. Wenn die Schwellspannung der Zelle während des letzten Programmierpulses sich von unterhalb des Prüfpegels nach darüber bewegt, ist die Verschiebung der Schwellspannung gleich der Vpgm-Schrittweite von 0,2V. Daher werden die Schwellspannungen innerhalb einer 0,2V-Breite kontrolliert.
  • 10A und 10B stellen eine spezifische Technik zum Programmieren einer NAND-Zelle mit 4 Zuständen in einem Array des oben beschriebenen Typs dar. In einem ersten Programmierdurchgang wird die Schwellspannung der Zelle gemäß des Bit von der niedrigeren logischen Seite gesetzt. Falls dieses Bit eine "1" ist, wird nichts getan, da sich diese Zelle in einem Zustand als Folge früher gelöscht worden zu sein, befindet. Falls dieses Bit jedoch eine "0" ist, wird der Pegel der Zelle zum ersten programmierten Zustand 34 erhöht. Dies beendet den ersten Programmierdurchgang.
  • In einem zweiten Programmierdurchgang wird der Schwellpegel der Zelle gemäß des Bits, das in der Zelle von der oberen logischen Seite gespeichert ist, gesetzt. Im Falle einer "1" findet keine Programmierung statt, da sich die Zelle in einem der Zustände 33 oder 34 befindet, abhängig vom Programmieren des Bit der niedrigen Seite, die beide ein oberes Seiten-Bit „1" aufnehmen. Falls das obere Seiten-Bit eine "0" ist, wird die Zelle jedoch ein zweites Mal programmiert. Falls der erste Durchgang darauf hinausläuft, dass sich die Zelle im gelöschten Zustand 33 befindet, wird die Zelle von diesem Zustand zum höchsten Zustand 36 programmiert, wie durch den oberen Pfeil in 10B gezeigt. Falls die Zelle jedoch infolge des ersten Programmierdurchgangs in den Zustand 34 programmiert wurde, wird die Zelle im zweiten Durchgang von diesem Zustand weiter zum Zustand 35 programmiert, wie durch den niedrigeren Pfeil von 10B gezeigt. Das Ergebnis des zweiten Durchgangs besteht darin, die Zelle in den zum Speichern einer "0" vor gesehenen Zustand von der oberen Seite zu programmieren, ohne das Ergebnis des ersten Programmierdurchgangs zu verändern.
  • Falls die Zelle mit mehr als vier Zuständen betrieben wird, werden selbstverständlich eine Anzahl von Verteilungen mit dem festgelegten Schwellspannungsfenster der Speicherzelle vorhanden sein, die gleich der Anzahl der Zustände ist. Obwohl spezifische Bitmuster jeder der Verteilungen zugewiesen worden sind, können verschiedene Bitmuster so festgelegt werden, wobei in diesem Fall die Zustände zwischen denen, in denen Programmierung stattfinden kann, unterschiedlich von denen in 10A und 10B gezeigten sein können. Ein paar derartiger Variationen werden im Hintergrund des zuvor erwähnten Patents von Toshiba erörtert.
  • Normalerweise sind die parallel programmierte Zellen abwechselnde Zellen entlang einer Wortleitung. 11 stellt drei Speicherzellen 41, 42 und 43 einer viel größeren Anzahl von Zellen entlang einer Wortleitung 44 dar. Ein Satz abwechselnder Zellen, der die Zellen 41 und 43 enthält, speichert Bit von logischen Seiten 0 und 2 („gerade Seiten"), während der andere Satz von abwechselnden Zellen, der die Zelle 42 enthält, Bit von logischen Seiten 1 und 3 („ungerade Seiten") speichert: Dies führt zum Programmieren von mindestens 4 Seiten von Daten in einer einzelnen Reihe von Speicherzellen in einem vollständigen Programmierzyklus, der für 4 Seiten von Daten zu einem Zeitpunkt in Sequenz wiederholt wird.
  • In den ersten Schritten zum Programmieren der Speicherzellen von zumindest einem Teil einer Reihe, wie mit Bezug auf 10A und 10B oben beschrieben wurde, wird zuerst ein Bit von der niedrigeren 0 Seite in den einzelnen Satz von abwechselnden Zellen programmiert und dann ein Bit von der niedrigeren Seite 1 in den einzelnen zweiten Satz von abwechselnden Zellen. Nach diesen Schritten sind die "11" (auch der gelöschte Zustand) und "10” programmierten Zustandsverteilungen von beiden Seiten 0,2 und Seiten 1,3, wie mit durchgezogener Linen in 11 gezeigt, vorhanden. Die Bit von der oberen Seite 2 werden dann in den ersten Satz von abwechselnden Zellen programmiert, gefolgt von einem Endschritt, die Bit von der oberen Seite 3 in den zweiten Satz von abwechselnden Zellen zu programmieren. Aufgrund des oben erörterten Yuppin Effekts werden die scheinbaren Verteilungen der "11"-Zustände und „10" breiter als die Schwellverteilungen, die durch die durchgezogene Linien angedeutet sind, die sofort nach deren Programmieren existieren, wie durch die erweiterten gestrichelte Linien gezeigt. Dies ist infolge der anfänglich durchgeführten Programmierung von Daten von den niedrigeren Seiten 0 und 1 sowie ist in einer Umgebung durchgeführt, in der keine benachbarte Floating Gates die höheren Ladungspegel enthalten, welche die „00" und „01” Zustände repräsentieren. Die Verbreiterung der scheinbaren anfänglichen Verteilung tritt auf, wenn benachbarte Zellen auf diese höheren Schwellpegelzustände programmiert werden.
  • Ferner lassen die höheren Zustände "00" und "01" von Seiten 0,2 auch diesen scheinbaren Verbreiterungseffekt zu, da benachbarte Floating Gates mit Daten aus Seite 3 geschrieben werden, um deren Ladungspegel auf die „00" und „01" Zustände der ungeraden Seiten zu erhöhen. Der Effekt dieser scheinbaren Verbreiterung besteht darin, eine Grenze der Anzahl von Zuständen zu setzten, in denen der Speicher betrieben werden kann, und um andere Betriebsgrenzen zu erstellen. Es erfordert einen ausreichend breiten Rand zwischen den Zustandsverteilungen aufrechtzuerhalten, so dass die breitere scheinbaren Verteilungen während Datenleseoperationen klar unterschieden werden können. Nur die letzten 2 Zustände, die für Seiten 1,3 programmiert worden sind, wie in 11 ohne die gestrichelten Schwellpegelverbreiterungen gezeigt, die aufgetreten sind, sind vom Yupin Effekt unbeeinflusst, da die Ladungspegel der benachbarten Floating Gates danach nicht verändert sind. Wie in 10B dargestellt, werden die „00" und „01" Zustände der Speicherzellen, die Bit von Seiten 1,3 von 11 speichern, zuletzt programmiert. Für jeden der anderen sechs Zustände der Zellen, die Bit von Seiten 0,2 und 1,3 speichern, besteht eine anschließende Programmierung von benachbarten Zellen, die die Ausdehnung von deren scheinbaren Schwellspannungsverteilungen aufgrund der Feldkopplung zwischen den Floating Gates beeinflussen.
  • Beispiele neuer Programmiertechniken
  • 12 stellt den Effekt von zwei Verbesserungen der Programmiertechniken dar, die oben mit Bezug auf 9–11 beschrieben wurden. Erstens wird die Reihenfolge, in der die Seiten programmiert werden, verändert, so dass die ersten zwei Seiten Datenbit, die programmiert werden, in die ersten veränderten Speicherzellen in einer Reihe geschrieben werden, gefolgt von Schreiben der nächsten zwei Seiten Datenbit in die zweiten veränderten Seiten. Dies hat das Ergebnis, die zwei zusätzlichen programmierten Zustände vom Yupin Effekte auszuschließen. Zweitens werden die anfänglichen Zustandsverteilungen geschmälert (verdichtet), so dass die verbleibende scheinbare Verbreiterung durch den Yupin Effekt noch immer die Weite der effektiven Verteilungen schmal belässt, vorzugsweise nicht breiter als die aktuellen zuerst programmierten Verteilungen. Jede dieser Verbesserungen kann vorteilhaft einzeln implementiert werden oder diese können zusammen verwendet werden. Das Beispiel von 12 zeigt, wie diese gemeinsam verwendet werden.
  • Mit den gleichen Datenseiten, die für die erste und zweite Gruppen von abwechselnden Speicherzellen vorgesehen sind, werden wie in 11 programmiert. Die erste in 12 gezeigte Verbesserung ist das sequentielle Schreiben von Daten von beiden, sowohl Seite 0 als auch 2, in die erste Gruppe von Zellen, gefolgt vom Schreiben von Daten von beiden Seiten 1 und 3 in die zweite Gruppe von Zellen. Das heißt, anstelle abwech selnd vier Datenseiten in die erste und zweite Gruppe von abwechselnden Zellen zu schreiben, wie es im Beispiel von 11 durchgeführt wird, wird die erste Gruppe mit beiden Datenseiten programmiert, bevor die zweite Gruppe mit irgendwelchen Daten programmiert wird. Die zweite Gruppe von abwechselnden Speicherzellen wird dann mit der dritten und vierten Seite von Daten programmiert. Das Ergebnis ist, wie dargestellt, das Beseitigen des Yuppin Effekts mit Bezug auf Zustand "10" der Speicherzellen, die wie gezeigt, Seiten 1,3 speichern. Dies liegt daran, dass keine Erhöhung des Ladungspegels von Floating Gates der direkt benachbarten ersten Gruppe von benachbarten Speicherzellen (speichern Seite 0,2) vorliegt, nachdem der zweite Satz von Zellen mit Datenseiten 1,3 programmiert worden ist. Alle drei der programmierten Zustände von Seiten 1,3 sind dann vom Yupin Effekt befreit und reduziert deshalb die Wahrscheinlichkeit eines fehlerhaften Lesens der gespeicherten Seiten 1,3 von Daten.
  • Aber da der zweite abwechselnde Satz von Speicherzellen mit Datenseiten 1,3 programmiert wird, nachdem der erste Satz von Zellen mit Datenseiten 0,2 programmiert worden ist, unterliegen die Speicherzustände des ersten Satzes dem Yupin Effekt. Um dies zu überwinden, werden die Schwellspannungsverteilungen des ersten Satzes von Zellen verdichtet. Eine Verteilung 51 resultiert aus dem anfänglichen Programmieren der Datenseite 0 in Übereinstimmung mit 10A. Bevor Datenseite 2 programmiert wird, wird diese Verteilung re-programmiert, um die Breite der Verteilung zu reduzieren, wie durch Kurve 52 angedeutet. Nachdem das Programmieren aller vier Seiten beendet ist, verursacht der Yupin Effekt, dass sich die scheinbare Verbreiterung der Schwellverteilung des Zustands „10" zu der durch Kurve 53 angedeuteten verbreitert. Die scheinbare Verteilung 53 wird vorzugsweise kontrolliert, um gleich oder kleiner als die anfängliche Verteilung 51 zu sein.
  • Der gleiche Prozess wird durchgeführt, wenn Datenseiten 2 in einen der programmierten Zustände "00" und "01" programmiert werden, was durchgeführt wird, nachdem Datenseite 0 programmiert und verdichtet wurde. Die Daten werden zuerst in die erste Gruppe abwechselnder Zellen geschrieben, komprimiert und dann tatsächlich vom Yupin Effekt vom späteren Programmieren der benachbarten zweiten Gruppe von abwechselnden Zellen verbreitert.
  • 13 stellt die durchgeführten Schritte dar, um jede der zwei Verdichtungen von Zustandsverteilungen zu erreichen, die in 12 gezeigt sind. Der Zustand wird zuerst mit Daten in Abhängigkeit von einem ersten Prüfpegel 61 programmiert. Das heißt, nachdem jeder Programmierspannungspuls, der auf die Zellen angewendet wurde, die in diesen Zustand zu programmieren sind, werden diese Zellen durch Anwenden geeigneter Spannungsbedingungen gelesen, um zu ermitteln, ob die Schwellspannungspegel der einzelnen Zellen den Pegel 61 erreicht oder überschritten haben. Falls ja, wird die Pro grammierung gestoppt. Falls nein, wird ein zusätzlicher Programmierpuls angewendet und der Zustand wird erneut gelesen. Das Ergebnis ist eine Population von Speicherzellen, die in den festgelegten Zustand programmiert worden sind, der eine Schwellspannungsverteilung wie durch Kurve 62 angedeutet aufweist. Die Breite der Verteilung 62 wird durch die Größe der angewendeten Programmierpulse kontrolliert, im Wesentlichen wie zuvor beschrieben durch eine Spannungsveränderung zwischen Pulsen.
  • Um diese Verteilung zu kürzen, nachdem das parallele Programmieren aller Zellen in diesen Zustand abgeschlossen ist, werden deren Zustände unter Verwendung eines Schwellpegels 63, der niedriger als Pegel 61 ist, gelesen. Dies unterscheidend in andere Zustände programmierte Zellen nur durch Lesen derjenigen, die in den einen programmierten Zustand von Interesse programmiert worden sind. Alternativ können die Daten aus einem Register erhalten werden, falls dies vorhanden ist. Eine zweite Programmieroperation (second Pass) von den Zellen in diesen Zustand findet dann durch Verwendung eines Schwellspannungsprüfpegels 64 statt, der höher als der Prüfpegel 61 ist und innerhalb der Verteilung angeordnet ist. Der Effekt dieser zweiten Programmieroperation besteht darin, diejenigen Zellen mit einem programmierten Schwellpegel, der geringer als der Pegel 64 ist, auf einen Pegel zu re-programmieren, der größer als der Prüfpegel 64 ist, wie durch eine Verteilung 65 angezeigt ist. Die aktuelle Schwellpegelverteilung 65 ist schmaler als die ursprüngliche Verteilung 62, wie in 13 gesehen werden kann. Nach dem andere benachbarte Zellen durch Erhöhen derer gespeicherten Ladungspegel programmiert worden sind, verbreitert sich dann die scheinbare Verteilung aufgrund des Yupin Effekts, wie durch die Verteilung 66 angedeutet ist. Die Breite dieser scheinbaren Verteilung 66 ist schmaler als die, die auftreten würde, falls der zweite Programmierdurchgang nicht durchgeführt würde, und zwar um einen Betrag, der etwa gleich der Differenz zwischen den Prüfpegeln 61 und 64 ist.
  • 14A und 14B stellen eine Veränderung des mit Bezug auf 9A und 9B dargestellten Programmierverfahrens dar, die den zweiten Programmierdurchgang enthält, der mit Bezug auf 13 beschreiben wurde. Die Verwendung des zweiten Programmierdurchgangs (2ndPassWrite) ist sowohl gezeigt, als auch unterschiedliche Prüfpegel für den ersten Durchgang (61) und den zweiten Durchgang (64). Die Veränderung der Schwellspannung der am schnellsten programmierten Speicherzelle ist durch die weißen Quadrate in 14B dargestellt, die am langsamsten programmierten durch die schwarzen Quadrate. Der erste Programmierdurchgang (1stPassWrite) ist ähnlich zu dem vorhandenen Programmierprozeduren, aber es wird ein relativ niedriger Prüfpegel 61 verwendet. Die für den zweiten Programmierdurchgang verwendete Prüfpegel 64 kann der selben sein wie der nun verwendete Prüfpegel.
  • Wenn sich die Schwellspannung von unterhalb des ersten Prüfpegels 61 für den ersten Durchgang infolge eines Programmierpulses bewegt, ist die Verschiebung der Schwellspannung in diesem Beispiel gleich der Schrittweite ΔVpgm von 0,2V. Daher werden die Schwellspannungen innerhalb einer Verteilung 62 kontrolliert, die eine Breite von 0,2V hat, welche die selbe ist wie diejenigen derzeitiger Techniken, aber die Verteilung ist niedriger angeordnet als diejenige, die aus derzeitigen Techniken augrund des niedrigeren Prüfpegels 61 resultiert.
  • Nachdem der 1stPassWrite beendet ist und bevor der 2ndPassWrite beginnt, sind die Speicherzellen für den 2ndPassWrite Ziele, die höhere Schwellspannungen als der Prüfpegel 61 für den 1stPassWrite haben und niedrigere als der Prüfpegel 64 für den 2ndPassWrite haben, Ziele für den 2ndPassWrite.
  • Falls die Speicherzelle, die am schnellsten programmiert wird, den Prüfpegel 61 für den1stPassWrite nach beispielsweise dem 13,8V Puls erreicht, wird der Start-Pegel Vpgm des 2ndPassWrite auf 13,4V oder weniger als 13,4V gesetzt und dadurch die Schwellspannungsverschiebung unter 0,2V herabgesetzt. In einem spezifischen Beispiel wird die Start-Programmierspannung Vpgm des 2ndPassWrite auf 13,4V gesetzt und die des 1stPassWrite auf 12V. Wenn die Schwellspannung einer Zelle unterhalb dieses Prüfpegels 64 infolge eines Programmierpulses des 2ndPassWrite überschreitet, wird die Verschiebung der Schwellspannung unter 0,05V beibehalten. Daher wird die Verteilung der Schwellspannungen der Ziel-Speicherzellen innerhalb einer 0,05V-Breite, die viel dichter als die derzeit erlangte ist, kontrolliert. Falls der Prüfpegel 61 für den 1stPassWrite zumindest 0,15V kleiner als der Prüfpegel 64 für den 2ndPassWrite ist, beträgt daher die Gesamtbreite der Schwellspannungsverteilung 0,05V.
  • In diesem spezifischen Beispiel ist im schlimmsten Fall der maximale Vpgm Pegel des 2ndPassWrite 0,2V höher als der des 1stPassWrte aufgrund des 0,15V höheren Prüfpegels, der im zweiten Durchgang verwendet wird. Da zusätzlich die Start-Vpgm im 2ndPassWrite viel höher als diejenige im 1stPassWrite sein kann, ist die Zeitdauer des 2ndPassWrite immer kürzer als die des 1stPassWrite. So kann gesehen werden, dass die Kosten der Performance, die aus der Verringerung der Schwellspannungsverteilungsbreite von 0,2V auf 0,05V aus der Programmiertechnik in zwei Durchgängen resultiert, geringer als eine Verdopplung der Programmierzeit ist. Bei einer bestehenden Programmiertechnik, welche die gleiche schmale Programmierverteilungsbreite durch Verwendung einer 0,05V ΔVpgm Schrittweite erlangt, wird andererseits die Programmierzeit um einen Faktor 4 verlängert als in dem Fall, bei dem die Breite 0,2V beträgt. Die Programmiertechnik in zwei Durchgängen erhält Programmierzeiten, die über zweimal so schnell wie die bestehende Technik sind, um die selbe Schwellspannungsverteilung zu erhalten.
  • 15A und 156 entsprechen den zugehörigen 14A und 14B, die eine Modifikationen von diesen zeigen, wobei die ΔVpgm Schrittweite des ersten Programmierdurchgangs vergrößert ist, um die Programmierzeit zu verkürzen, während die des zweiten Programmierdurchgangs die selbe bleibt, um eine schmale Verteilungsbreite festzulegen. Die ΔVpgm Schrittweite des 1stPassWrite wird in diesem spezifischen Beispiel von 0,2V auf 0,4V erhöht. Der Prüfpegel für den 1stPassWrite ist um 0,2V verringert und die Differenz zwischen dem Prüfpegel für den 1stPassWrite und für den 2ndPassWrite wird von 0,2V auf zumindest 0,35V ausgedehnt. Die Ausdehnung von 0,2V ist gleich der Differenz zwischen den ΔVpgm Schrittweiten (0,4V–0,2V). Die Start-Pegel der Programmierspannung Vpgm für den 1stPassWrite und den 2ndPassWrite sind die gleichen wie im 0,2V-Schritt Vpgm Fall von 14A. Die Dauer des 1stPassWrite wird um etwa eine Hälfte verkürzt und dadurch wird die Programmierzeit um mehr als 25% im Fall der 0,2V-Schritt Vpgm von 14A und 14B reduziert.
  • In jeder der 14A und 15A können die wenigen anfänglichen Pulse des 1stPassWrite alternativ ohne die Zeiterfordernis zwischen diesen (nicht gezeigt) zum Lesen und Prüfen des in den Zielspeicherzellen gespeicherten Pegels erzeugt werden. Dies liegt daran, dass die Zielzellen selten auf deren erwünschten Schwellpegeln bei den ersten wenigen Pulsen programmiert werden. Dies kann auch mit den ersten wenigen Pulsen des 2ndPassWrite durchgeführt werden. Das Ergebnis ist eine weitere Verringerung der Programmierzeit.
  • Die mit Bezug auf 12–15 beschriebenen Ausgestaltungen verdichten in einem Re-Programmierschritt eine programmierte Verteilung unmittelbar nach der anfänglichen Programmierung, bevor zum Programmieren der benachbarten Zellen fortgeschritten wird und auf diese Weise bevor die anfänglich programmierten Zustände durch den Yupin Effekt verändert werden. In der mit Bezug auf 16–18 beschriebenen Ausgestaltung erfolgt der die Verteilung verdichtende Re-Programmier-Schritt in einem späteren Stadium, nachdem alle Zustände anfänglich programmiert worden sind und auf diese Weise nachdem eine Veränderung der Schwellspannungsverteilungen aufgrund des Yupin Effekts vorhanden ist.
  • Mit Bezug auf 16 ist eine Programmiertechnik dargestellt, wobei Seiten 0,2 zuerst in die erste Gruppe abwechselnder Speicherelemente entlang einer Reihe programmiert werden, gefolgt von programmieren der Seiten 1,3 in die zweite Gruppe von abwechselnden Speicherelementen entlang der selben Reihe. Da eine Gruppe vollständig mit Daten von beiden seiner Seiten programmiert worden ist, bevor die andere Gruppe von Speicherelementen programmiert werden, besteht keine scheinbare Verbreiterung der Zustandsverteilungen der zuletzt zu programmierenden Seiten, in diesem Fall 1,3 aufgrund des Yupin Effekts. Jedoch ist eine derart scheinbare Verbreiterung der Zu standsverteilungen der zuerst programmierten Seiten vorhanden, und zwar Seiten 0,2 aufgrund der kapazitiven Kopplung zwischen den benachbarten abwechselnden Speicherelementen der ersten und zweiten Gruppe entlang der ausgewählten Wortleitung. Ein Weg um die scheinbare Verteilungsverschiebung von Seiten 0,2 zu korrigieren, besteht darin, die erste Gruppe von Speicherelementen mit den selben Daten in einer normalen Art und Weise zu re-programmieren, wobei der gleiche Prüfpegel verwendet wird. Dies resultiert im Verschieben der Zustandsverteilungen von Seiten 0,2, da deren Re-Programmierung unter dem Einfluss der Ladungspegel von benachbarten Speicherelementen durchgeführt wird. Die neu re-programmierten Verteilungen werden dann für den Yupin Effekt auf die anfänglich programmierten Daten korrigiert, in diesem Fall Seiten 0,2.
  • Wie auch immer ist es üblich erwünscht, die Zustandsverteilungen zu verdichten, die zur gleichen Zeit re-programmiert werden. Dadurch besteht keine Verschlechterung, da der Hauptschritt bei der Verdichtung mit einem unterschiedlichen Prüfpegel re-programmiert wird. Dies wurde bereits mit Bezug auf 13 erklärt, wobei die verdichtende Re-Programmierung erfolgt, bevor die benachbarten Speicherelemente programmiert werden und dann die verdichteten Zustandsverteilungen beeinflussen. Im Falle der in 16 dargestellten Programmiersequenz findet das verdichtende Re-Programmieren jedoch statt, nachdem die benachbarten Speicherelemente programmiert worden sind.
  • 17 stellt die verdichtende Re-Programmierung der Zustandsverteilungen für die Daten-Seiten 0,2 in der Programmiersequenz von 17 dar. Nach dem anfänglichen Programmieren von Seiten 0,2 mit einem Prüfpegel 71 und vor Programmieren der Seiten 1,3 tritt die Verteilung von jedem Zustand, wie durch eine Kurve 72 dargestellt, auf. Nach der Programmierung von Seiten 1,3 erscheint diese Verteilung, wie durch die Kurve 75 dargestellt jedoch breiter zu sein. Nach Lesen der Zellen in diesem Zustand mit einem Lesepegel 73 und Re-programmieren mit einem Prüfpegel 74 ist eine durch Kurve 76 angedeutete scheinbare Verteilung das Ergebnis, während die aktuelle Verteilung in einer gepunkteten Linie 77 angezeigt ist. Die angewendeten Programmier- und Re-Programmierpulse sind denen in 14A gezeigten ähnlich. Es ist gezeigt, dass die gewünschte Verdichtung näher bei der scheinbaren Verteilung 76 aufgetreten ist als die scheinbare Verteilung 75.
  • 18 und 19 stellen die selbe Programmiersequenz und Re-Programmierschritte wie entsprechende 16 und 17 dar, außer, dass die anfängliche Programmierung mit Programmierpulsspannungspulsen (1stPassWrite) durchgeführt wird, die um 0,4V pro Puls ansteigen, während die Re-Programmierspannungspulse (2ndPassWrite) in der gleichen Art und Weise wie in 15A gezeigt um 0,2V pro Puls ansteigen. Diese höhere ΔVpgm beim anfänglichen Programmierdurchgang verkürzt die erforderliche Zeit, um den Programmierprozess und Re-Programmierprozess zu beenden.
  • 20 stellt eine andere mögliche Programmiertechnik dar. Dem mit Bezug auf 12 und 13 beschriebene Verfahren folgen zusätzliche Schritte der Re-Programmierung der anfänglichen Datenseiten 0,2. Das zweite Re-Programmieren tritt auf, nachdem die anderen Datenseiten 1,3 programmiert worden sind und erfordert nicht notwendigerweise ein Verdichten der Zustandsverteilungen zu enthalten, kann dies jedoch.
  • Obwohl beispielhafte Ausgestaltungen für ein Flash-EEPROM System beschrieben worden sind, das eine NAND Speicherzellen Architektur aufweist, ist zu erkennen, dass diese und andere Aspekte der vorliegenden Erfindung auf andere Flash-Speicherarchitekturen angewendet werden können (wie zum Beispiel Flash-EEPROM Systeme, die eine NOR Speicherzellenarchitektur haben) oder andere Typen von nichtflüchtigen Speichern, wobei eine Kopplung zwischen Speicherelementen vorhanden ist, was eine scheinbare Verteilung von gespeicherten Pegeln beeinflusst, die den gleichen Speicherzustand darstellen, und erwünscht ist, diesen Effekt zu minimieren.
  • Beispielhafte Programmier-Algorithmen
  • 21 zeigt einen beispielhaften Algorithmus zum Programmieren der geraden Spalten der niedrigen Seite gemäß den Techniken, die mit Bezug auf 12, 13 und 14 beschrieben worden sind. Der Algorithmus kann in drei Teile unterteilt werden. Der erste Teil ist mit einer gestrichelten Linie (S1 bis S4) umgeben. Dieser Teil zeigt Prozeduren des Interfaces. Zu Beginn (S1) wird "Datenlade" Kommando vom Flash Kontroller ausgegeben und in den Daten Eingabe/Ausgabe-Puffer (6) eingegeben. Die Eingabedaten werden als das Kommando erkannt und in die State Machine (8) geschoben, da ein nicht dargestelltes Kommando-Schiebe-Signal Eingabe zum Kommando Interface (7) zu diesem Zeitpunkt ist. Als nächstes (S2) werden Adressdaten, welche die Seitenadresse kennzeichnen, in den Daten-Eingabe/Ausgabe-Puffer (6) vom Kontroller eingegeben und dann geschoben. Die Eingabedaten werden als die Seitenadresse erkannt und in die State Machine (8) geschoben, da ein nicht gezeigtes Latch-Signal in das Kommandointerface (7) zu diesem Zeitpunkt eingegeben wird. Fortlaufend (S3), werden 532B-Programm-Daten in den Daten-Eingabe/Ausgabe-Puffer (6) eingegeben. Die Eingabedaten werden in den Datenspeicher 1 (DS1) geschoben, da zu diesem Zeitpunkt das "Datenlade" Kommando geschoben wird. Am Ende (S4) wird ein „program" Kommando vom Flash-Kontroller ausgegeben und in den Daten-Eingabe/Ausgabe-Puffer (6) eingegeben. Die Eingabedaten werden als Kommando erkannt und in die State Machine (8) geschoben, da das Kommando Latch Signal zum Kommandointerfache (9) zu diesem Zeitpunkt eingegeben wird. Durch das "Programmier" Kommando getriggert werden die in Daten speicher 1 (DS1) geschobenen Daten in die ausgewählten Speicherzellen (M), die von der State Machine (8) kontrolliert werden, automatisch programmiert (S5 bis S20).
  • Der zweite Teil des Algorithmus ist der 1stPassWrite der Schritte S5 bis S10. Zu Beginn wird die Start-Vpgm auf 12V gesetzt und ein in die State Machine (8) eingebetteter Programmzähler wird mit 0 initialisiert. Anschließend wird der erste Programmierpuls auf die ausgewählte Wort-Leitung angewendet, zum Beispiel WL2 wie in der Tabelle 1 (S6) gezeigt. Falls "0"-Daten in den Datenspeicher 1 (DS1) geschoben werden, wird entsprechende Bit-Leitung (BL) geerdet („Programmieren ermöglichen” in der Tabelle 1). Falls andererseits "1"-Daten in den Datenspeicher 1 (DS1) geschoben werden, wird entsprechende Bit-Leitung (BL) mit Vdd verbunden ("Programmieren sperren" in der Tabelle 1).
  • Nach dem Programmieren werden die Zustände der ausgewählten Speicherzellen überprüft. Um zu Prüfen wird die Prüfung 10 für den 1stPass durchgeführt (S7). Bei dieser Operation wird ermittelt, ob die Schwellspannung den Prüfpegel 0,2V für 1stPass, wie in Tabelle 1 gezeigt, erreicht hat. Falls erkannt wird, dass die Schwellspannung erreicht wurde, werden die in DS1 geschoben "0"-Daten zu „1"-Daten geändert. Falls erkannt wird, dass die Schwellspannung nicht erreicht wurde, werden die in DS1 geschoben "0"-Daten beibehalten. Bereits vorhandene "1"-Daten werden auch beibehalten. Auf diese Art und Weise, da unabhängig von den Zuständen der Speicherzellen "0"-Daten nacheinander zu "1"-Daten geändert werden, werden mindestens alle der in den Datenspeicher DS1 geschobenen Daten „1"-Daten. Das bedeutet, dass vom Prüfpegel von 1stPass aus beurteilt alle Speicherzellen erfolgreich programmiert worden sind.
  • Nach der Prüfoperation wird überprüft, ob alle in den Datenspeicher DS1 geschobene Daten „1"-Daten geworden sind (S8). Falls diese "1"-Daten geworden sind, wird der 1stPassWrite beendet und der 2ndPassWrite beginnt. Falls diese nicht "1"-Daten geworden sind, geht der Algorithmus zu Schritt S9 über.
  • Im Schritt S9 wird ein Zählwert, der den Programmzähler hat, geprüft. Falls der Zählwert kleiner als 20 ist, wird der Vpgm Pegel um 0,2V erhöht und der Zählwert um 1 erhöht (S10) und dann kehrt der Algorithmus zum Schritt S6 des Programms zurück. Falls der Zählwert nicht kleiner als 20 ist, wird ein Statusdatum in der State Machine auf „FAIL" gesetzt und der Algorithmus wird beendet (S11).
  • Der dritter Teil des Algorithmus ist der 2ndPassWrite (S12 bis S20). Zu Begin wird das Lesen 10 für 2ndPass durchgeführt (S12). Bei dieser Operation werden die Speicherzellen, die eine höhere Schwellspannung als 0V haben, extrahiert, und dann werden "0"-Daten in die entsprechenden Datenspeicher 1 (DS1) gesetzt. "1"-Daten werden in jeden der verbleibenden Datenspeicher 1 (DS1) gesetzt.
  • Als nächstes wird die Prüfung 10 für 2ndPass durchgeführt (S13). Bei dieser Operation werden die Speicherzellen, deren Schwellspannung höher als 0V und niedriger als 0,4V sind, durch Verwendung des Prüfpegels von 0,4V für 2stPass und die Daten, die bereits in den Datenspeichern 1 (DS1) gespeichert sind, extrahiert. Es wird ermittelt, ob die Schwellspannung den Prüfpegel von 0,4V für 2ndPass erreicht haben, wie in Tabelle 1 gezeigt. Falls ermittelt wird, dass die Schwellspannung erreicht wurde, werden die in DS1 geschobenen „0"-Daten zu "1"-Daten geändert. Falls ermittelt wird, dass die Schwellspannung nicht erreicht wurde, werden die in Datenspeicher 1 (DS1) geschobenen Daten auf "0"-Daten beibehalten. Bereits bestehende "1"-Daten werden auch beibehalten.
  • Nach der Prüfung 10 für 2ndPass (S13), wird die Anfangs-Vpgm auf 13,4V zurückgesetzt und der Programmzähler wird auf 0 re-initialisiert (S14). Dann wird der Programmierpuls von 13,4V auf die ausgewählte Wort-Leitung angewendet, wie in Tabelle 1 gezeigt. Falls "0"-Daten in den Datenspeicher 1 geschoben werden (DS1), wird entsprechende Bit-Leitung (BL) geerdet ("Programmieren ermöglichen" in der Tabelle 1). Falls anderseits "1"-Daten in den Datenspeicher 1 (DS1) geschoben werden, wird die entsprechende Bit-Leitung (BL1) mit Vdd verbunden ("Programmieren sperren" in der Tabelle 1).
  • Nach dem Programmieren (S15) werden die Zustände der ausgewählten Speicherzellen geprüft. Zum Prüfen wird die Prüfung 10 für 2ndPass ausgeführt (S16). Bei dieser Operation wird ermittelt, ob die Schwellspannung den Prüfpegel für 2ndPass von 0,4V erreicht hat, wie in der Tabelle 1 gezeigt. Falls ermittelt wird, dass die Schwellspannung erreicht wurde, werden die in DS1 geschobenen „0"-Daten in „1"-Daten geändert. Falls ermittelt wird, dass die Schwellspannung nicht erreicht wurde, werden die in DS1 geschobenen „0"-Daten beibehalten. Bereits vorhandenen "1"-Daten werden auch beibehalten. Da „0"-Daten nacheinander zu „1"-Daten geändert werden, werden auf diese Art und Weise die „1"-Daten unabhängig von den Zuständen der Speicherzellen beibehalten, zumindest werden alle der in den Datenspeicher 1 (DS1) geschobenen Daten „1"-Daten. Das bedeutet, dass alle Speicherzellen erfolgreich programmiert worden sind.
  • Nach der Prüfoperation (S16) wird geprüft, ob alle in den Datenspeicher 1 (DS1) geschobenen Daten „1"-Daten geworden sind (S17). Falls diese "1"-Daten geworden sind, wird der 2ndPassWrite beendet und der gesamte Programmieralgorithmus wird beendet und das Statusdatum auf „PASS" gesetzt (SO). Falls diese nicht "1"-Daten geworden sind, geht der Algorithmus zu Schritt S18 über.
  • Im Schritt S18 wird der Zählwert, den der Programmzähler hat, geprüft. Falls der Zählwert kleiner als 13 ist, wird der Vpgm-Pegel um 0,2V erhöht und der Zählwert wird um 1 erhöht (S19) und dann kehrt der Algorithmus zum Schritt S15 des Programms zurück. Falls der Zählwert nicht kleiner als 13 ist, wird das Statusdatum auf „FAIL" gesetzt und der Algorithmus wird dann beendet (S11).
  • 22 zeigt ein Beispiel für einen Programmalgorithmus zum Programmieren der geraden Spalten der oberen Seite gemäß des in 12, 13 und 14 dargestellten Verfah rens. Der Algorithmus kann in drei Teile unterteilt werden. Der erste Teil ist von einer gestrichelten Linie umgeben (S1 bis S4). Dieser Teil ist der gleiche wie der in 21 gezeigte mit Schritten S1 bis S4.
  • Der zweite Teil des Algorithmus ist der 1stPassWrite der Schritte S5 bis S13. Am Anfang wird das Lesen 10 für 1stPass durchgeführt (S5). Bei dieser Operation werden die Speicherzellen, deren Schwellspannung höher als 0V ist, extrahiert, und dann werden „0" Daten in entsprechende der zugehörigen Datenspeicher 2 (DS2) gesetzt. "1"-Daten werden in jeden der verbleibenden Datenspeicher 2 (DS2) gesetzt. Die Start-Vpgm wird auf 14V gesetzt und der Programmzähler wird mit 0 initialisiert (S6). Anschließend wird der erste Programmierpuls auf die ausgewählte Wort-Leitung angewendet, zum Beispiel WL2 wie in der Tabelle 1 (S7) gezeigt. Falls "0"-Daten in den Datenspeicher 1 (DS1) geschoben werden, wird entsprechende Bit-Leitung (BL) geerdet („Programmieren zulassen” in der Tabelle 1). Falls andererseits "1"-Daten in den Datenspeicher 1 (DS1) geschoben werden, wird entsprechende Bit-Leitung (BL) mit Vdd verbunden ("Programmieren sperren" in der Tabelle 1).
  • Nach dem Programmieren sind die Zustände der ausgewählten Speicherzellen überprüft. Zum Prüfen wird die Prüfung 01 an erster Stelle durchgeführt (S8). Bei dieser Operation wird ermittelt, ob die Schwellspannung den Prüfpegel von 2,4V wie in Tabelle 1 gezeigt, erreicht hat. Falls ermittelt wird, dass die Schwellspannung erreicht wurde, werden die in DS1 geschoben "0"-Daten zu „1"-Daten geändert. Falls ermittelt wird, dass die Schwellspannung nicht erreicht wurde, werden die in DS1 geschoben "0"-Daten beibehalten. Bereits vorhandene "1"-Daten werden auch beibehalten. An zweiter Stelle wird die Prüfung 00 für 1stPass durchgeführt (S9). Bei dieser Operation wird erkannt, ob die Schwellspannung den Prüfpegel 1,2V für 1stPass wie in Tabelle 1 gezeigt, erreicht hat. Falls erkannt wird, dass die Schwellspannung erreicht wurde, und falls die in den entsprechenden Datenspeichern 2 (DS2) gespeicherten Daten „0"-Daten sind, werden die in DS1 geschoben "0"-Daten zu „1"-Daten geändert. Die im Datenspeicher 1 (DS1) gespeicherten "0"-Daten werden in dem Fall beibehalten, in dem die zugehörigen Datenspeicher 2 (DS2) unabhängig vom ermittelten Ergebnis die "1"-Daten enthalten. Falls erkannt wird, dass die Schwellspannung nicht erreicht wurde, werden die in DS1 geschoben "0"-Daten beibehalten. Bereits vorhandene "1"-Daten werden ebenso beibehalten.
  • Da unabhängig von den Zuständen der Speicherzellen "0"-Daten nacheinander zu "1"-Daten geändert werden, werden auf diese Art und Weise mindestens alle der in den Datenspeicher DS1 geschobenen Daten „1"-Daten. Das bedeutet, dass vom Prüfpegel des „01"-Zustands und des Prüfpegels für 1stPass des Zustandes „00" aus beurteilt, alle Speicherzellen erfolgreich programmiert worden sind.
  • Nach der Prüfoperation wird überprüft, ob alle in den Datenspeicher DS1 geschobene Daten „1"-Daten geworden sind (S10). Falls diese "1"-Daten geworden sind, wird der 1stPassWrite beendet und der 2ndPassWrite beginnt. Falls diese nicht "1"-Daten geworden sind, geht der Algorithmus zu Schritt S9 über.
  • Im Schritt S11 wird der Zählwert geprüft, den der Programmzähler hat. Falls der Zählwert kleiner als 20 ist, wird der Vpgm Pegel um 0,2V erhöht und der Zählwert schreitet um 1 vor (S12) und dann kehrt der Algorithmus zum Schritt S7 des Programms zurück. Falls der Zählwert nicht kleiner als 20 ist, wird das Statusdatum in der State Machine auf „FAIL" gesetzt und der Algorithmus wird beendet (S13).
  • Der dritter Teil des Algorithmus ist der 2ndPassWrite (S14 bis S22). Zu Begin wird das Lesen 00 für 2ndPass durchgeführt (S14). Bei dieser Operation werden die Speicherzellen, die eine höhere Schwellspannung als 1V haben, extrahiert, und dann werden "0"-Daten in die entsprechenden Datenspeicher 1 (DS1) gesetzt. "1"-Daten werden in jeden der verbleibenden Datenspeicher 1 (DS1) gesetzt.
  • Als nächstes wird die Prüfung 00 für 2ndPass durchgeführt (S15). Bei dieser Operation werden die Speicherzellen, deren Schwellspannung höher als 1V und niedriger als 1,4V sind, durch Verwendung des Prüfpegels von 1,4V für 2stPass und die Daten, die bereits in den Datenspeichern 1 (DS1) gespeichert sind, extrahiert Es wird ermittelt, ob die Schwellspannung den Prüfpegel von 1,4V für 2ndPass erreicht haben, wie in Tabelle 1 gezeigt. Falls ermittelt wird, dass die Schwellspannung erreicht wurde, werden die in DS1 geschobenen „0"-Daten zu "1"-Daten geändert. Falls ermittelt wird, dass die Schwellspannung nicht erreicht wurde, werden die in Datenspeicher 1 (DS1) geschobenen Daten auf "0"-Daten belassen. Bereits bestehende "1"-Daten werden auch beibehalten.
  • Nach der Prüfung 00 für 2ndPass (S15), wird die Anfangs-Vpgm auf 14,4V zurückgesetzt und der Programmzähler wird auf 0 re-initialisiert (S16). Dann wird der Programmierpuls von 14,4V auf die ausgewählte Wort-Leitung angewendet, wie in Tabelle 1 gezeigt. Falls "0"-Daten in den Datenspeicher 1 geschoben werden (DS1), wird entsprechende Bit-Leitung (BL) geerdet ("program promotion" in der Tabelle 1). Falls anderseits "1"-Daten in den Datenspeicher 1 (DS1) geschoben werden, wird die entsprechende Bit-Leitung (BL1) mit Vdd verbunden ("program inhibition" in der Tabelle 1).
  • Nach dem Programmieren (S17) werden die Zustände der ausgewählten Speicherzellen geprüft. Zum Prüfen wird die Prüfung 00 für 2ndPass ausgeführt (S18). Bei dieser Operation wird ermittelt, ob die Schwellspannung den Prüfpegel 1,4V für 2ndPass erreicht hat, wie in der Tabelle 1 gezeigt. Falls ermittelt wird, dass die Schwellspannung erreicht wurde, werden die in DS1 geschobenen „0"-Daten in „1" geändert. Falls ermittelt wird, dass die Schwellspannung nicht erreicht wurde, werden die in DS1 geschobenen „0"-Daten beibehalten. Bereits bestehende "1"-Daten werden auch beibehalten. Da „0"- Daten nacheinander zu „1"-Daten geändert werden, werden auf diese Art und Weise die „1"-Daten unabhängig von den Zuständen der Speicherzellen beibehalten, zumindest werden alle der in den Datenspeicher 1 (DS1) geschobenen Daten „1"-Daten. Das bedeutet, dass alle Speicherzellen erfolgreich programmiert worden sind.
  • Nach der Prüfoperation (S18) wird geprüft, ob alle in den Datenspeicher 1 (DS1) geschobenen Daten „1"-Daten geworden sind (S19). Falls diese "1"-Daten geworden sind, wird der 2ndPassWrite beendet und der gesamte Programmalgorithmus wird beendet und das Statusdatum auf „PASS" (522) gesetzt (SO).
  • Im Schritt S20 wird der Zählwert des Programmzählers geprüft. Falls der Zählwert kleiner als 13 ist, wird der Vpgm-Pegel um 0,2V erhöht und der Zählwert schreitet um 1 weiter (S21) und dann kehrt der Algorithmus zum Schritt S15 des Programms zurück. Falls der Zählwert nicht kleiner als 13 ist, wird das Statusdatum auf „FAIL" gesetzt und der Algorithmus wird dann beendet (S11).
  • Im Algorithmus von 22 wird der 2ndPassWrite auf die auf „01"-Zustand zu programmierenden Daten vermieden, da der 2ndPassWrite für „01"-Zustände erneut die maximale Vpgm erfordert und dies in einer unnötigen Programmunterbrechung resultiert. Jedoch kann dies gemäß der vorliegenden Erfindung, falls erforderlich, durchgeführt werden.
  • 23 zeigt ein Beispielprogrammieralgorithmus zum Durchführen des in 12, 19 und 15 gezeigten Verfahrens zum Programmieren der geraden Spalten mit der unteren Datenseite. Dieser Algorithmus ist ähnlich zu dem in 21 gezeigten. Die Unterschiede bestehen in der Vpgm Schrittweite des ersten 1stPassWrite (S10) und dem zugehörigen maximalen Zählwert des Programmzählers im 1stPassWrite (S9). Die Vpgm Schrittweite wird von 0,2V auf 0,4V erhöht, um den 1stPassWrite zu beschleunigen.
  • 24 zeigt einen Beispielprogrammalgorithmus zum Ausführen des in 12, 19 und 15 gezeigten Verfahrens zum Programmieren der geraden Spalten mit den oberen Seiten von Daten. Dieser Algorithmus ist ähnlich zu dem in 22 gezeigten. Die Unterschiede bestehen in der Vpgm Schrittweite des ersten 1stPassWrite (S10) und dem zugehörigen maximalen Zählwert des Programmzählers im 1stPassWrite (S11). Die Vpgm Schrittweite wird von 0,2V auf 0,4V erhöht, um den 1stPassWrite zu beschleunigen.
  • 25 und 26 zeigen Beispielprogrammalgorithmen zum Ausführen des in 12, 13 und 14 dargestellten Verfahrens, wenn diese mit dem Programmalgorithmen von 21 beziehungsweise 22 kombiniert werden. Der Algorithmus von 25 zeigt Programmieren der ungeraden Spalten ohne den 2ndPassWrite, der im in 21 gezeigten Algorithmus zum Programmieren der geraden Spalten verwendet wird. Der Prüfpegel der Prüfung 10 für 1stPass wird von 0,2V auf 0,4V geändert, um die Verteilung mehr als 0,4V zu versetzen als die Verteilung um mehr als 0,4V durch den 2ndPassWrite zu versetzen.
  • 26 zeigt eine Programmierung der ungeraden Spalten ohne den 2ndPassWrite, der im in 22 gezeigten Algorithmus verwendet wird, um gerade Spalten zu programmieren. Der Prüfpegel des Prüfens 00 für 1stPass wird von 1,2V auf 1,4V geändert, um die Verteilung mehr als 1,4V zu versetzen als die Verteilung um mehr als 1,4V durch den 2ndPassWrite zu versetzen. Die Kombination von in 21, 22, 25 und 26 gezeigten Algorithmen kompensieren den Yupin Effekt. Als ein Resultat wird der Programmdurchsatz verbessert.
  • 27 und 28 zeigen Beispielalgorithmen zum Durchführen des Verfahrens von 12, 19 und 15, wenn diese mit den in 23 und 24 gezeigten Programmalgorithmen kombiniert werden. 27 zeigt Programmieren der ungeraden Spalten ohne den 2ndPassWrite, der im in 23 gezeigten Algorithmus verwendet wird, um die geraden Spalten zu programmieren. Der Prüfpegel der Prüfung 10 für 1stPass wird von 0,2V auf 0,4V geändert um die Verteilung um mehr als 0,4V zu versetzen als die Verteilung um mehr als 0,4V durch den 2ndPassWrite zu versetzen. 28 zeigt Programmierung der ungeraden Spalten ohne den 2ndPassWrite, der im in 24 gezeigten Algorithmus angewendet wird, um die geraden Spalten zu programmieren. Der Prüfpegel der Prüfung 00 für 1stPass wird von 0,2V auf 1,4V geändert, um die Verteilung um mehr als 1,4V zu versetzen als die Verteilung um mehr als 1,4V durch den 2ndPassWrite zu versetzen.
  • Die Kombination der in 23, 24, 27 und 28 dargestellten Algorithmen kompensieren den Yupin Effekt. Als ein Resultat wird der Programmdurchsatz außerordentlich verbessert.
  • 29 zeigt eine Beispielprogrammsequenz zum Implementieren des mit Bezug auf 12, 13 und 14 beschriebenen Verfahrens.
  • In jedem Block wird die Datenprogrammierung in Reihenfolge der Seitenadressen ausgehend von der niedrigeren Seite der geraden Bitleitungen der Wortleitungen WLO bis zur oberen Seite der ungeraden Bitleitungen der Wortleitung WL3 durchgeführt. Diese Sequenz wird unter Beachtung des Yupin Effekts gebildet.
  • 30 zeigt einen Beispiellesealgorithmus zum Lesen der niedrigen Seite von Daten, die gemäß des Verfahrens von 15 und 17 verdichtet wurden. Ein von einer gestrichelten Linie (S1 und S2) umgebener Teil zeigt Prozeduren des Interfaces. Zu Beginn wird "data read" Kommando vom Flash Kontroller ausgegeben und in den Daten-Eingabe/Ausgabe-Puffer 6 eingegeben. Die Eingabedaten werden als das Kommando erkannt und in die State Machine (8) geschoben, da ein nicht dargestelltes Kommando-Schiebe-Signal Eingabe zum Kommando Interface (7) zu diesem Zeitpunkt ist. Als nächstes (S2) werden Adressdaten, welche die Seitenadresse kennzeichnen, in den Daten-Eingabe/Ausgabe-Puffer (6) vom Kontroller eingegeben und dann geschoben. Die Eingabedaten werden als die Seitenadresse erkannt und in die State Machine (8) geschoben, da ein nicht gezeigtes Latch-Signal in das Kommando-Interface (7) zu diesem Zeitpunkt eingegeben wird. Durch die Adressdaten getriggert werden die in den ausgewählten Speicherzellen (M) gespeicherten Daten von der State Machine (8) kontrolliert automatisch ausgelesen (S4 und S5).
  • Beim Lesen 01 werden die Speicherzellen, deren Schwellspannung höher als 2V sind, extrahiert und dann werden „1"-Daten in entsprechende der zugehörigen Datenspeicher 2 (DS2) gesetzt. "0"-Daten werden in jeden der verbleibenden Datenspeicher 2 (DS2) gesetzt. Als nächstes wird das Lesen 10 durchgeführt. Bei dieser Operation werden die Speicherzellen, die eine niedrigere Schwellspannung als 0V oder eine höher als 2V haben, extrahiert. Falls erkannt wird, dass die Schwellspannung niedriger als 0V ist oder der Datenspeicher 2 (DS2) die „1"-Daten speichert, werden die „1"-Daten in den Datenspeicher 1 (DS1) gesetzt, andernfalls „0". Die im Datenspeicher 1 (DS1) gespeicherten Daten werden über den Daten-Eingabe/Ausgabe-Puffer (6) synchron mit einem Auslesesignal (nicht gezeigt) ausgegeben und in das Kommandointerface (7) eingegeben.
  • 31 zeigt einen Beispiellesealgorithmus zum Lesen der oberen Seite von Daten, die gemäß des Verfahrens von 16 und 17 verdichtet wurde. Ein Teil, der von einer gestrichelten Linie umgeben (S1 und S2) ist, ist der selbe wie der in 30 gezeigte. Beim Lesen 00 werden die Speicherzellen, die eine höhere Schwellspannung als 1V haben, extrahiert und dann werden „0"-Daten in entsprechende der zugehörigen Datenspeicher 1 (DS1) gesetzt. "1"-Daten werden in jeden der verbleibenden Datenspeicher 1 (DS1) gesetzt. Die im Datenspeicher 1 (DS1) gespeicherten Daten werden über die Daten-Eingabe/Ausgabe-Puffer (6) nach außen synchron mit dem Auslesesignal ausgegeben.

Claims (24)

  1. Verfahren zum Betrieb eines nicht-flüchtigen Speichersystems, wobei gespeicherte Werte in einigen Speicherelementen eines Arrays (1) von Speicherelementen aus anderen Speicherelementen gelesene Werte aufgrund von zumindest elektrischer Feldkopplung zwischen Speicherelementen beeinflussen, umfassend: Schreiben eines ersten Satzes gespeicherter Werte, der einem ersten Datensatz entspricht, in eine erste Gruppe von Speicherelementen, danach Schreiben eines zweiten Satzes gespeicherter Werte, der einem zweiten Datensatz entspricht, in eine von der ersten Gruppe verschiedene zweite Gruppe von Speicherelementen, DADURCH GEKENNZEICHNET, DASS zumindest einige des gespeicherten zweiten Satzes von Werten einige aus zumindest der ersten Gruppe von Speicherelementen gelesene Daten aufgrund von zumindest elektrischer Feldkopplung zwischen diesen beeinflussen, um exaktes Lesen des ersten Datensatzes aus der ersten Gruppe von Speicherelementen zu vereinfachen, wird nur der erste Satz gespeicherter Werte, der in die erste Gruppe von Speicherelementen geschrieben wird, in einer Weise verändert, was einem Effekt des zweiten Satzes gespeicherter Werte auf die aus zumindest einigen aus der ersten Gruppe von Speicherelementen gelesenen Daten aufgrund von zumindest Feldkopplung zwischen diesen entgegenwirkt, ohne die zweite Gruppe von Speicherelementen nochmals zu schreiben.
  2. Verfahren gemäß Anspruch 1, wobei ein Merkmal des ersten Satzes gespeicherter Werte, der vom zweiten Satz gespeicherter Werte beeinflusst wird, Verbreitern einer offensichtlichen Verteilung derjenigen des gespeicherten ersten Satzes von Werten, der besonderen Zuständen des ersten Datensatzes entspricht, beinhaltet, und wobei Verändern des ersten Satzes gespeicherter Werte ein Verdichten der Verteilung derjenigen des gespeicherten ersten Satzes von Werten, der besonderen Zuständen des ersten Datensatzes entspricht, beinhaltet.
  3. Verfahren gemäß Anspruch 2, wobei Verdichten der Verteilung nach Schreiben des zweiten Satzes gespeicherter Werte erfolgt.
  4. Verfahren gemäß Anspruch 3, wobei vor Verdichten der Verteilung des gespeicherten ersten Satzes von Werten der erste Datensatz aus der ersten Gruppe von Speicherelementen gelesen wird.
  5. Verfahren gemäß Anspruch 2, wobei Verdichten der Verteilung vor Schreiben des zweiten Satzes gespeicherter Werte erfolgt.
  6. Verfahren gemäß einem der vorhergehenden Ansprüche, wobei Verändern des ersten Satzes gespeicherter Werte Lesen des ersten Satzes gespeicherter Werte beinhaltet, der in die erste Gruppe von Speicherelementen geschrieben wird, und danach Umprogrammieren der ersten Vielzahl von Speicherelementen mit den gelesenen Daten, wobei das Umprogrammieren durchgeführt wird, ohne eine Kopie der anfangs in die erste Vielzahl von Speicherelementen programmierten Daten speichern zu müssen.
  7. Verfahren gemäß Anspruch 1, wobei die Speicherelemente betrieben werden, um einzeln ein Speicherfenster aufzuweisen, das in eine Vielzahl von definierten Bereichen von Speicherpegeln, die mehr als ein Bit Daten darstellen und die voneinander getrennt sind, aufgeteilt sind, und die einzelnen Speicherelemente durch inkrementelles Verändern derjenigen Speicherpegel programmiert werden, bis einer der Speicherpegelbereiche erreicht wird, der den darin zu speichernden Daten entspricht, wobei Schreiben des ersten Satzes von Speicherwerten in die erste Gruppe von Speicherelementen inkrementelles Verändern der Speicherpegel von einzelnen Speicherelementen beinhaltet, bis einer eines ersten Satzes von Referenzspeicherpegeln, der den zu speichernden Daten entspricht, erreicht oder überschritten wird, dadurch die Daten mit Verteilungen von Speicherpegeln unter der Vielzahl von Speicherelementen mit definierten Bereichen zu speichern, die Breiten aufweisen, die aus inkrementellem Verändern der Speicherpegel resultieren, und wobei Verändern des ersten Satzes gespeicherter Werte, der in die erste Gruppe von Speicherelementen geschrieben wird, Umprogrammieren derjenigen aus der ersten Gruppe von Speicherelementen beinhaltet, die Speicherpegel in einem Teil von einzelnen der Verteilungen durch inkrementelles Verändern der Speicherpegel von diesen einzelnen Speicherelementen aufweisen, bis diese in einen anderen nicht-überlappenden Teil ihrer entsprechenden Verteilungen programmiert sind, wobei der Betrag der inkrementellen Veränderung während einer Programmierung größer als die inkrementelle Veränderung von Speicherpegeln während eines Umprogrammierens ist.
  8. Verfahren gemäß Anspruch 7, wobei die Speichersystemspeicherelemente Floating Gates beinhalten.
  9. Verfahren gemäß einem der vorhergehenden Ansprüche, wobei das nicht-flüchtige Speichersystem, in dem das Verfahren durchgeführt wird, ein Array von Flash elektrisch löschbarer und programmierbarer Nur-Lese-Speicherzellen aufweist, die Speicherelemente in Form von zumindest einem Floating Gate pro Zelle aufweisen.
  10. Verfahren gemäß Anspruch 9, wobei das nicht-flüchtige Speichersystem, in dem das Verfahren durchgeführt wird, in einer NAND-Anordnung verbundene Speicherzellen beinhaltet.
  11. Verfahren gemäß Anspruch 9, wobei das nicht-flüchtige Speichersystem, in dem das Verfahren durchgeführt wird, Speicherzellen beinhaltet, die zwei Floating Gates pro Zelle aufweisen.
  12. Verfahren gemäß einem der Ansprüche 7 oder 8, wobei die Speicherelemente in einer NAND-Anordnung verbunden sind.
  13. Verfahren gemäß einem der vorhergehenden Ansprüche, wobei die Speicherelemente elektrische Floating Gates sind, und wobei die gespeicherten Werte auf dem Floating Gate gespeicherte Ladungspegel sind, die Leitung durch Speicherzellentransistoren, von denen die Floating Gates ein Teil sind, beeinflussen.
  14. Verfahren gemäß Anspruch 13, wobei mehr als zwei gespeicherte Werte für einzelne der Floating Gates definiert sind, um mehr als ein Bit Daten auf jedem einzelnen Floating Gate zu speichern.
  15. Nicht-flüchtiger Speicher zum Speichern von Daten, umfassend: ein Array (1) von Ladungsspeicherelementen auf einem integrierten Schaltungschip, eine Programmierschaltung (2, 3, 4, 5) auf dem integrierten Schaltungschip, die dazu programmiert ist, einen ersten Datensatz als einen ersten Satz gespeicherter Werte in eine erste Gruppe der Speicherelemente zu schreiben, danach einen zweiten Datensatz als einen zweiten Satz gespeicherter Werten in einen zweiten Satz der Speicherelemente zu schreiben, DADURCH GEKENNZEICHNET, DASS Ladungswerte, die in einigen der Speicherelemente gespeichert sind, die aus anderen Speicherelementen gelesene Daten aufgrund von zumindest elektrischer Feldkopplung zwischen Speicherelementen beeinflussen, wobei zumindest einige des gespeicherten zweiten Satzes von Werten gelesene Daten aus zumindest einigen aus der ersten Gruppe von Speicherelementen wegen Feldkopplung zwischen diesen beeinflussen, UND DASS die Programmierschaltung (2, 3, 4, 5) ferner dazu programmiert ist, nur den ersten Satz gespeicherter Werten in einer Weise zu verändern, um einem Effekt vom zweiten Satz gespeicherter Werte auf aus der ersten Gruppe von Speicherelementen gelesene Daten zumindest aufgrund der Feldkopplung zwischen diesen entgegenzuwirken, ohne die zweite Gruppe von Speicherelementen nochmals zu Schreiben.
  16. Speicher gemäß Anspruch 15, wobei die Programmierschaltung eine State Machine (8) beinhaltet, welche die Sequenz des Schreibens des ersten Datensatzes, Schreiben des zweiten Datensatzes und Verändern des ersten Satzes gespeicherter Daten steuert.
  17. Verfahren gemäß Anspruch 15 oder Anspruch 16, wobei die Speicherelemente elektrische Floating Gates beinhalten, wobei die gespeicherten Werte auf den Floating Gates gespeicherte Ladungspegel sind, die Leitung durch Speicherzellen, von denen die Floating Gates ein Teil sind, beeinflussen.
  18. Speicher gemäß Anspruch 15 oder Anspruch 16, wobei die Speicherelemente Teil von in parallelen Strängen angeordneten Speicherzellen mit leitenden Wortleitungen sind, die sich orthogonal über die Stränge der Speicherelemente erstrecken.
  19. Speicher gemäß einem der Ansprüche 15 bis Anspruch 18, wobei die Programmierschaltung (2, 3, 4, 5) dazu programmiert ist, den ersten Satz gespeicherter Werte durch Lesen des ersten Datensatzes aus dem ersten Satz gespeicherter Werte aus der ersten Gruppe von Speicherelementen zu verändern und danach den gelesenen ersten Datensatz in die erste Gruppe von Speicherelementen als den veränderten ersten Satz gespeicherter Werte neu schreibt.
  20. Speicher gemäß einem der Ansprüche 15 bis 18, wobei die Programmierschaltung (2, 3, 4, 5) dazu programmiert ist, den gelesenen ersten Datensatz in die erste Gruppe von Speicherelementen durch abwechselndes Programmieren und Prüfen der auf den einzelnen Speicherelementen gespeicherten Ladungspegel bis zum jeweiligen Erreichen des ersten Satzes gespeicherter Werte neu zu schreiben.
  21. Speicher gemäß Anspruch 20, wobei die Programmierschaltung Prüfflags beinhaltet, die gesetzt werden, wenn die auf einzelnen Speicherelementen gespeicherten Ladungspegel geprüft sind, dass diese einen vorläufigen Pegel erreicht haben, wonach eine Steigerungsrate von zumindest einer Programmierspannung abnimmt.
  22. Speicher gemäß einem der Ansprüche 15 bis 21, wobei das Array (1) von Ladungsspeicherelementen weiterin durch die auf dem zweiten Satz von Speicherelementen gespeicherten Werte gekennzeichnet ist, was ein Verbreitern einer Verteilung des ersten Satzes gespeicherter Werte aus der ersten Gruppe von Speicherelementen hervorruft.
  23. Speicher gemäß einem der Ansprüche 15 bis 21, wobei die Programmierschaltung dazu programmiert ist, den ersten Satz gespeicherter Werte durch Verdichten der Verteilung des ersten Satzes gespeicherter Werte aus der ersten Gruppe von Speicherelementen vor Schreiben des zweiten Satzes gespeicherter Werte zu verändern.
  24. Speicher gemäß einem der Ansprüche 13 bis 21, wobei die Programmierschaltung mehr als zwei gespeicherte Werte für einzelne Speicherelemente (M) definiert, um dadurch mehr als ein Bit Daten pro Speicherelement zu speichern.
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