DE60314672T2 - Doppelschleifenleseschaltung für resistive Speicherelemente - Google Patents

Doppelschleifenleseschaltung für resistive Speicherelemente Download PDF

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Description

  • Die vorliegende Erfindung bezieht sich auf das Lesen von Widerstands-basierten Speichervorrichtungen wie von MRAM Vorrichtungen (MRAM = Magnetwiderstands Direktzugriffsspeicher), die logische Werte als Widerstandszustände in einer Speicherzelle speichern.
  • 1 zeigt ein Beispiel einer Widerstands-basierten Speicher-Array Architektur, genannt ein Matrix Array. Das Speicher Array 8 beinhaltet eine Mehrzahl von Reihenleitungen 6, die orthogonal zu einer Mehrzahl von Spaltenleitungen 12 angeordnet sind. Jede Reihenleitung ist über eine entsprechende Widerstandsspeicherzelle 14 an jede der Spaltenleitungen gekoppelt. Der Widerstandswert jeder Speicherzelle speichert einen von zwei oder mehr logischen Werten, je nachdem welcher Wert einer Mehrzahl von Widerstandswerten für die Anzeige programmiert ist. Ein Merkmal des Matrix Arrays, das Widerstandszellen 14 mit daran angeschlossenen Reihen- und Spaltenleitungen aufweist, besteht darin, dass das Array keine Speicherzellenzugriffstransistoren enthält.
  • Eine MRAM Vorrichtung ist ein Ansatz zum Implementieren eines Widerstands-basierten Speichers. In einem MRAM beinhaltet jede Widerstandsspeicherzelle eine „gepinnte" Magnetschicht (Pinned magnetic Layer), eine gelesene Magnetschicht und eine Tunnelbarrierenschicht zwischen den gepinnten und den gelesenen Schichten. Die gepinnte Schicht weist eine fixierte magnetische Ausrichtung auf, und eine magnetische Ausrichtung der gelesenen Schicht kann für verschiedene Orientierungen programmiert werden. Der Widerstand der Zelle variiert je nach Ausrichtung der gelesenen Schicht. Ein Widerstandswert, zum Beispiel ein höherer Wert, dient zum Bezeichnen einer logischen „Eins", während ein anderer Widerstandswert, zum Beispiel ein niedrigerer Wert, dazu dient, eine logische „Null" zu bezeichnen. Die gespeicherten Daten werden gelesen, indem die entsprechenden Widerstandswerte der Zellen gelesen und die gelesenen Widerstandswerte als logische Zustände der gespeicherten Daten interpretiert werden.
  • Zum Lesen des binären Logikzustands muss die absolute Größe des Speicherzellenwiderstands nicht unbedingt bekannt sein; es muss lediglich bekannt sein, ob der Widerstand über oder unter einem Schwellenwert zwischen den logischen Eins- und den logischen Null-Widerstandswerten liegt. Trotzdem ist das Lesen des logischen Zustands eines MRAM Speicherelements schwierig, weil die Technologie der MRAM Vorrichtung zahlreiche Einschränkungen auferlegt.
  • Ein MRAM Zellenwiderstand wird an der Spaltenleitung der adressierten Zelle gelesen. Um die Zelle zu lesen, wird typisch eine an diese Zelle angeschlossene Reihenleitung geerdet, während die restlichen Reihenleitungen und Spaltenleitungen auf einer bestimmten Spannung gehalten werden. Durch Reduzieren oder Beseitigen der Transistoren aus einer Speicherzelle ist es möglich, die „Real Estate" Anforderungen der Zelle zu reduzieren, die Speicherdichte zu erhöhen und die Kosten zu reduzieren. Eine Zelle eines Matrix Arrays, wie sie oben besprochen wurde, beinhaltet keine Transistoren. Dies wird dadurch erreicht, dass man jedem resistiven Element erlaubt, jederzeit an die entsprechenden Reihen- und Spaltenleitungen gekoppelt zu bleiben. Dies hat zur Folge, dass beim Lesen einer Speicherzelle diese auch auf einem Nebenweg mit signifikantem Kriechstrom durch die anderen Speicherzellen der adressierten Reihenleitung geführt wird.
  • In einer konventionellen MRAM Vorrichtung beträgt der differenzielle Widerstand zwischen einer logischen Eins und einer logischen Null typisch ungefähr 50 KΩ oder 5 Skalenprozent. Dementsprechend variiert eine Lesespannung an der gelesenen MRAM Vorrichtung um ungefähr 5 Skalenprozent zwischen den logischen Eins- und logischen Nullzuständen.
  • Ein Ansatz zum Lesen des MRAM Widerstands besteht dann, einen Strom entsprechend einer Lesespannung im Zeitverlauf zu integrieren, und die resultierende integrierte Spannung nach einer gegebenen Zeitperiode zu lesen. Dies kann dadurch geschehen, dass man eine Spannung an einen Eingang eines Transkonduktanz Verstärkers anlegt und einen vom Verstärker ausgegebenen Strom in einem Kondensator kumuliert.
  • 2 veranschaulicht die theoretische Veränderung in der Spannung an einem solchen Kondensator im Zeitverlauf. Das Zeitintervall tm, das die Kondensatorspannung braucht, um von einer Anfangsspannung V bis auf eine Bezugsspannung Vref zu steigen, ist auf die Spannung bezogen, die an den Eingang des Transkonduktanz Verstärkers angelegt wurde.
  • Wie jedoch in 3 gezeigt, ist das Lesesystem für stochastische Geräusche anfällig. Eine Geräuschkomponente auf der integrierten Spannung kann leicht das gemessene Signal überwinden. Die resultierende Messung erzeugt ein fehlerhaftes Ergebnis, wenn das Geräusch-Spannungs-Signal den Schwellenwert der Bezugsspannung (V) zur Zeit terr kreuzt.
  • EP 1096501 offenbart ein ähnliches System in dem ein Leseverstärker die Integrationszeit eines Signals auf einem Integrator misst, um den Zustand der MRAM-Zelle zu bestimmen. Das System kann also unter der Wirkung des stochastischen Geräusches leiden.
  • Die vorliegende Erfindung stellt ein Verfahren zum Lesen eines Widerstandszustands einer resistiven Speicherzelle dar, umfassend: Führen eines Stroms durch die Speicherzelle zur Erzeugung einer Spannung an der Speicherzelle; Koppeln der Spannung über mindestens einen integrierenden Verstärker an einen digitalen Zähler; wiederholtes Zunehmen und Abnehmen einer digitalen Zählerzählung des digitalen Zählers derart, dass ein gleitender Durchschnittswert der Zählung, im Zeitverlauf betrachtet, sich mit einer Geschwindigkeit ändert, die zu der Größe der an der resistiven Speicherzelle anliegenden Spannung in Beziehung steht; und Beziehen eines Momentanwerts der zu einem bestimmten Zeitpunkt gelesenen Zählung auf den Widerstandszustand der resistiven Speicherzelle.
  • Diese und andere Merkmale und Vorteile der Erfindung werden verständlicher beim Lesen der folgenden ausführlichen Beschreibung im Zusammenhang mit den beigefügten Zeichnungen.
  • 1 zeigt einen Teil der konventionellen MRAM Vorrichtung, bei der ein Matrix Array zum Einsatz kommt;
  • 2 zeigt ein idealisiertes Zeit-Spannungsdiagramm einer integrierten Spannung gemäß eines Verfahrens zum Lesen des MRAM Zellenwiderstands;
  • 3 zeigt ein idealisiertes Zeit-Spannungsdiagramm gemäß 2 mit einer zusätzlichen Spannungsgeräusch-Komponente;
  • 4 zeigt einen Teil einer erfindungsgemäßen magnetischen Direktzugriffsspeichervorrichtung;
  • 5 zeigt einen Teil der Vorrichtung von 4 während des Zellenlesens;
  • 6 zeigt eine erfindungsgemäße Leseschaltung in Form eines Blockdiagramms;
  • 7A bis 7D zeigen Zeitverlaufdiagramme für ein Spannungssignal der Schaltung von 6 mit Nulleingang und verwandten Werten;
  • 8A bis 8C zeigen Zeitverlaufdiagramme für ein idealisiertes Spannungssignal der Schaltung von 6 mit einem ersten Nichtnulleingang und verwandten Werten;
  • 9A und 9B zeigen Zeitverlaufdiagramme für ein idealisiertes Spannungssignal der Schaltung von 6 mit einem zweiten unterschiedlichen Nichtnulleingang und verwandten Werten;
  • 10A bis 10D zeigen Zeitverlaufdiagramme für ein Spannungssignal gemäß 8A und 8B mit einer zusätzlichen Geräuschkomponente;
  • 11 zeigt eine weitere Ausführungsform einer erfindungsgemäßen Leseschaltung;
  • 12A bis 12B zeigen Zeitverlaufdiagramme gemäß 9A und 9B entsprechend der Schaltung von 11;
  • 13 zeigt ein beispielhaftes digitales System, das eine Speichervorrichtung mit einer Leseschaltung gemäß eines Aspekts der vorliegenden Erfindung enthält.
  • Gemäß der vorliegenden Erfindung wird ein Signal an einem digitalen Zähler empfangen, welches Signal einen programmierten Widerstandszustand einer resistiven Speicherzelle darstellt. Ein nach einem Lesezeitintervall gelesener resultierender digitaler Zählungswert stellt den Widerstandszustand der Speicherzelle dar. Weil der Zählungswert digitalisiert ist und über eine längere Zeitdauer erworben wurde, wird das stochastische HF-Geräusch im System ausgefiltert.
  • 4 zeigt als schematische Übersicht einen Teil der Speichervorrichtung gemäß eines Aspekts der Erfindung. Ein Matrix Array von resistiven Speicherzellen ist derart konfiguriert, dass der Widerstand einer bestimmten Speicherzelle durch eine Lesespannung dargestellt werden kann. Die Vorrichtung 5 beinhaltet ein Array 8 von MRAM Zellen 14, eine Mehrzahl von beabstandeten elektrisch leitenden Reihenleitungen 6 und eine Mehrzahl von beabstandeten elektrisch leitenden Spaltenleitungen 12. Die Mehrzahl der Reihenleitungen 6 ist im wesentlichen orthogonal zu der Mehrzahl von Spaltenleitungen 12 angeordnet, definierend eine Mehrzahl von überlappenden Regionen an den entsprechenden Kreuzungen. In anderen Ausführungsformen können die Reihen- und Spaltenleitungen in schräger beabstandeter Beziehung zueinander angeordnet sein. Jede Reihenleitung ist über eine entsprechende Mehrzahl von resistiven MRAM Zellen 14 an jede der Mehrzahl von Spaltenleitungen angeschlossen. Eine Mehrzahl von Schaltgeräten 51, die typisch durch Transistoren implementiert werden, sind jeweils an eine entsprechende Leitung der Reihenleitungen 6, eine erste Quelle mit konstanten Potential (Erde) 20 und eine zweite Quelle mit konstantem Potential (Array Spannung Va) 24 gekoppelt. Eine Steuerschaltung 61 beinhaltet einen Reihen-Dekodierer und ist, wie bei 62 dargestellt, an jede der Mehrzahl von Schaltgeraten 51 gekoppelt. Die Schaltgeräte 51 sind darauf eingerichtet, die Reihenleitungen 6 abwechselnd an Erde 20 und an eine Spannungsquelle Va 24 unter Steuerung der Steuerschaltung 61 anzuschließen. Die Steuerschaltung 61 hält jede der Mehrzahl von Schaltgeräten 51 in einem geerdeten Standard-Reihenleitungs-Zustand. Das Schaltgerät 52 veranschaulicht den Zustand von Schaltgerät 51, wenn die Reihe 54 während eines Lesezyklus ausgewählt wird. Eine Mehrzahl von Leseschaltungen 50 sind jeweils an die Mehrzahl von Spaltenleitungen 12 angeschlossen.
  • Eine Stromversorgung stellt eine elektrische Spannungsquelle bereit, die die verschiedenen elektrischen Potentiale liefert, mit der die Schaltung arbeitet. Die Stromversorgung definiert drei Potentiale einschließlich eines Erdungspotentials 20, einer Betriebsspannung Vcc für die Schaltungselemente und der Spannung Va 24, die wie oben beschrieben angeschlossen sind. Gemäß eines Aspekts der Erfindung ist die Spannung Va 24 ungefähr 5 Volt.
  • In 5 ist dargestellt, dass die ausgewählte Reihenleitung 54 über das ausgewählte Schaltgerät 52 an die Spannung Va 24 gekoppelt ist. Eine bestimmte adressierte Spaltenleitung 30 der Mehrzahl von Spaltenleitungen 12 ist ebenfalls dargestellt Die bestimmte Speicherzelle 38, die die ausgewählte Reihenleitung 54 und die bestimmte Spaltenleitung 30 miteinander verbindet, ist ebenfalls dargestellt. Eine entsprechende Leseschaltung 130 ist betrieblich an die Spaltenleitung 30 angeschlossen, um die Spannung der Spaltenleitung 30 mit Bezug auf Erde 20 zu lesen.
  • Wie dargestellt, sind zwischen der Spaltenleitung 30 und einer entsprechenden Mehrzahl von Reihenleitungen 6 Nebenweg-Speicherzellen, wie beispielsweise 34, 40, 42, 44, 46 eingefügt, die einen Subsatz der Mehrzahl von Speicherzellen 14 bilden. Jede Reihenleitung 6, außer der an die gelesene Zelle 38 angeschlossene Leitung, ist durch ein entsprechendes Schaltgerät 51 geerdet. Somit wird durch die parallelen Kombinationen von Nebenwegzellen, wie beispielsweise 34, 40, 42, 44, 46, ein Spannungsteiler gebildet, der mit einer bestimmten Widerstandszelle 38, die gelesen wird, in Reihe geschaltet ist. Spaltenleitung 30 definiert einen Leseknoten zwischen den Nebenwegzellen und der gelesenen Zelle 38. Die Lesespannung an Spaltenleitung 30 ist an die Leseschaltung 130 gekoppelt.
  • In einer Ausführungsform liegt der Widerstand der ausgewählten resistiven Speicherzelle 38 in einem Bereich von ungefähr 900 KΩ bis ungefähr 1,1 MΩ. Bei verschiedenen bereitgestellten Ausführungsformen, die gängige Technologie verwenden, kann der Speicherzellenwiderstand im Bereich von 900 KΩ bis ungefähr 1 MΩ im niedrigen Widerstandszustand und in einem Bereich von ungefähr 950 KΩ bis ungefähr 1,1 MΩ im hohen Widerstandszustand liegen. In einer bestimmten Vorrichtung überlappen die niedrigen und hohen Bereiche sich nicht. Es versteht sich, dass Fortschritte in der Technologie der resistiven Zelle andere Widerstandswerte ergeben könnten, auf die jedoch die vorliegende Erfindung wirksam angewendet werden kann.
  • 6 veranschaulicht eine erfindungsgemäße Ausführungsform, in der eine Leseschaltung 200 einen Eingangsknoten 210 aufweist, der an eine Spaltenleitung 30 einer resistiven Speichervorrichtung angeschlossen ist. Die Leseschaltung beinhaltet einen Transkonduktanz Verstärker 212. Der Transkonduktanz Verstärker 212 weist eine Transfer-Funktion auf, derart, dass ein an einem Ausgangsknoten 216 des Verstärkers ausgegebener Strom 214 auf eine Spannung bezogen ist, die an einen Eingangsknoten 218 des Verstärkers angelegt wird. Der Ausgangsknoten 216 des Verstärkers ist an eine erste Platte 220 eines Kondensators 222, an einen ersten Eingang 224 eines getakteten Komparators 226, an einen Eingang 228 einer Stromversorgungsschaltung 230 und (wahlweise) an einen Ausgang 232 einer analogen voreingestellten Schaltung 234 angeschlossen. Es ist zu beachten, dass die Funktion der analogen voreingestellten Schaltung von einem korrekt konfigurierten Transkonduktanz Verstärker 212 ausgefürt werden kann, so dass sich eine separate analoge voreingestellte Schaltung erübrigt. Die Stromversorgungsschaltung 230 ist darauf eingerichtet, einen Strom abwechselnd an die erste Kondensatorplatte 220 zu liefern bzw. von dieser abzuziehen, entsprechend des Zustands eines Steuersignals, das an einen Steuereingang 236 der Stromquelle 230 angelegt wird. Der getaktete Komparator 226 beinhaltet einen zweiten Eingang 238, der durch eine Bezugsspannungsquelle 240 auf einer Bezugsspannung Vref 312 (7A) gehalten wird, einen Takteingang 242, der darauf eingerichtet ist, ein Taktsignal zu empfangen, und einen Ausgang 244. Der Ausgang 244 des Komparators 226 ist an einen Aufwärts/Abwärts-Eingang 246 eines getakteten Zählers 248 und an den Steuereingang 236 der Stromversorgungsschaltung 230 gekoppelt. Der getaktete Zähler 248 beinhaltet einen Takteingang 250, einen voreingestellten Eingang 252 und einen digitalen Zählungsausgang 254 einschließlich einer Mehrzahl von digitalen Ausgangsleitungen 256.
  • Im Betrieb wird durch die analoge voreingestellte Schaltung 234 eine voreingestellte Spannung 311 (7A) am Kondensator 222 aufgebaut. Am Ausgang 254 des Zählers 248 wird durch einen an den digitalen voreingestellten Eingang 252 angelegten Signalübergang ein digitaler voreingestellter Wert eingerichtet.
  • In der Annahme, dass die voreingestellte Spannung 311 am Kondensator 222 unter der Bezugsspannung Vref 312 liegt, die an den zweiten Eingang 238 des Komparators 226 angelegt wurde, legt der Ausgang 244 des Komparators 226 einen einem „Aufwärts" Eingang entsprechenden ersten Wert an den Eingang 246 des digitalen Zählers 248 an, sobald der Takteingang 242 des Komparators 226 einen Taktsignalübergang empfängt. Der von dem Komparator ausgegebene erste Wert wird auch an den Steuereingang 236 der Stromversorgungsschaltung 230 angelegt. Dementsprechend fließt Strom 262 vom Eingang 228 der Stromversorgungsschaltung 230, um die Spannung am Kondensator 222 über seine voreingestellte Spannung 311 hinaus zu erhöhen.
  • 7A zeigt das resultierende Spannungssignal 302 am Kondensator 222, wenn keine Spannung an den Eingang 218 des Verstärkers 212 angelegt wird.
  • Die Spannung 302 am Kondensator 222 steigt über die Spannungsschwelle hinaus an, die durch die Bezugsspannung 312 definiert wurde, die an den Eingang 238 des Komparators 226 angelegt wurde. Danach steigt die Spannung am Kondensator 222 weiter an, bis ein Taktübergang von Taktsignal 306 (7C) am Takteingang 242 des Komparators 226 detektiert wird. Nach Detektion eines Taktübergangs schaltet der logische Zustand des Ausgangs 244 von Komparator 226 um (zum Beispiel von „Aufwärts" nach „Abwärts"). In Reaktion darauf ändert die Stromversorgungsschaltung 230 den Zustand, um mit dem Abziehen von Strom 260 vom Kondensator 222 zu beginnen. Während Strom 260 aus dem Kondensator heraus fließt, fällt die Spannung am Kondensator zuerst bis auf und dann unter den Bezugsspannungs Vref Pegel ab. Danach, wenn das Taktsignal 306 am Eingang 242 von Komparator 226 den Zustand wechselt, schaltet der Komparatorausgang wieder um.
  • Die resultierende Spannung 302 des Kondensators 222 oszilliert mit einer symmetrischen dreieckigen Wellenform.
  • 7B zeigt das Zählertaktsignal 304, das an den Takteingang 250 des Zählers 248 angelegt wird.
  • 7C zeigt das Komparator-Taktsignal als 306, das an den Takteingang 242 des Taktkomparators 226 angelegt wird.
  • 7D zeigt einen Ausgangszählungswert 308, der am Ausgang 254 des Zählers 248 angezeigt wird. Man beachte, dass die Ausgangszählung 308 mit einem digitalen voreingestellten Wert 310 beginnt.
  • Der Zähler zählt zyklisch weg vom voreingestellten Wert und wieder zu diesem zurück. Folglich zählt der Zähler abwechselnd aufwärts und abwärts, und der Zeitdurchschnittswert der digitalen Zählerzählung bleibt weitgehend konstant (nahe des digitalen voreingestellten Werts). Stochastische Geräusche am Eingang des Komparators können bewirken, dass der Wert am Zähler zunimmt, wenn er nicht zunehmen sollte. Im Laufe der Zeit tendieren Zufallsgeräusche jedoch dazu zu bewirken, dass der Zähler so viele zufälligen Abwärtszählungen wie Aufwärtszählungen ausführt. Die Geräusche heben sich gegenseitig auf. Der Zähler bewirkt also, dass Hochfrequenzgeräusche im System ausgefiltert werden.
  • Wenn das an den Eingang 218 von Verstärker 212 angelegte Eingangs Spannungssignal nicht Null ist, wird ein entsprechender Nicht-Null-Strom 214 an die erste Platte 220 des Kondensators 222 angelegt. 8A zeigt die resultierende Spannungswellenform an der ersten Platte 222 des Kondensators 220, wenn eine erste Spannung an den Eingang 218 des Verstärkers 212 angelegt wird.
  • Der Strom 214 vom Verstärker 212 wird zu den Strömen 260, 262 der Stromversorgungsschaltung hinzuaddiert. Wenn zum Beispiel die Bewegungsrichtung des aus dem Verstärker 212 kommenden Stroms 214 dazu tendiert, den Kondensator 222 zu laden, lädt der Kondensator 222 ein bisschen schneller und entlädt sich ein bisschen langsamer als in dem Fall für das Signal 302 von 7A. Folglich tendiert in der Zeit zwischen den Übergängen des Komparator-Taktsignals 306 die Spannung am Kondensator 222 dazu, in der unmittelbar darauffolgenden Zwischenübergangszeit etwas mehr zu steigen als zu fallen. Das Ergebnis ist, dass die Durchschnittsspannung am Kondensator im Laufe der Zeit mehr und mehr steigt, bis die uberschüssige Ladung am Kondensator auf einen Punkt angestiegen ist, an dem die während eines Taktintervalls eintretende Entladung nicht mehr ausreicht, die Spannung des Kondensators unter die Bezugsspannung Vref 312 abzusenken. Folglich liegt die Spannung 320 am Kondensator 222 aber der Bezugsspannung 312 für zwei aufeinanderfolgende Übergänge t9, t10 des Taktsignals 307 (wie in 8C dargestellt), das an den Takteingang 242 des getakteten Komparators 226 angelegt ist. Dies spiegelt sich in der digitalen Zählung am nächsten darauffolgenden Übergang des Taktsignals wider, das an den Eingang 250 des Zählers 248 angelegt ist. Wie dargestellt, ändert sich der Zeitdurchschnittswert des Zählerausgangs von einem ersten Wert 324 in einen zweiten Wert 326.
  • Da Strom 214 aus dem Verstärker 212 in den Kondensator 222 fließt, wiederholt sich diese Situation regelmäßig, und die zeitliche Durchschnittszählung am digitalen Zähler steigt mit einer Geschwindigkeit, die der Größe der Spannung entspricht, die am Eingang 218 des Verstärkers 212 anliegt.
  • 8B veranschaulicht grafisch den Wertausgang des digitalen Zählers 248, der dem Spannungssignal von 8A entspricht. Die vertikale Achse zeigt einen digitalen Wert, wie er am Ausgang 254 des getakteten Zählers 248 angezeigt wird. Die horizonale Achse zeigt die Zeit.
  • Die Grafik von 8B zeigt somit bei Zeit t0 einen Zählungswert 310, der gleich dem „digitalen voreingestellten Wert" ist. Danach steigt der Zählungswert um eine Einheit auf („digitaler voreingestellter Wert” + 1) 325 und fallt wieder zurück auf den digitalen voreingestellten Wert 310. Dies tritt wiederholt auf, bis bei Zeit t10 die Zählung von dem digitalen voreingestellten Wert 310 bei 329 um eine zusätzliche Einheit auf („digitaler voreingestellter Wert” – 1) 327 zurückfällt. Eine Zeitlang danach schwankt der Zählerausgang im Zeitverlauf zwischen („digitaler voreingestellter Wert” – 1) 327 und digitalem voreingestellten Wert 310.
  • 9A zeigt das resultierende Spannungssignal 340 am Kondensator 222, wenn eine andere (beispielsweise eine größere) Spannung an den Eingang 218 des Verstärkers 212 angelegt wird. Wie im Falle von 6A steigt die Durchschnittsspannung am Kondensator mit der Zeit. Da jedoch der vom Verstärker 212 gelieferte Strom 214 größer als im Falle von 8A ist, ist die Geschwindigkeit dieses Anstiegs in der mittleren Kondensatorspannung schneller als die in 8A. Folglich treten, wie in 9B dargestellt, zwei aufeinanderfolgende Abwärtszählungen 342, 344 häufiger auf als im Falle von 6A. Das Ergebnis ist, dass der digitale Zähler 248 schneller vom digitalen voreingestellten Wert 310 zurückzählt, da eine höhere Spannung an den Eingang 218 des Verstärkers 212 angelegt wird.
  • 9B veranschaulicht grafisch den Zählungswertausgang des digitalen Zählers 248 entsprechend des Spannungssignals von 9A.
  • 10A ist eine Reproduktion der Grafik von 8A, mit der Ausnahme, dass eine Geräuschkomponente zum Spannungssignal 320 am Kondensator 220 hinzuaddiert wurde. Wie zu sehen ist, kann ein solches Geräusch bewirken, dass die digitale Zählung den Zustand etwas vor (10C) oder etwas nach (10D) der Übergangszeit tt, eines geräuschlosen Systems (10B) wechselt. Ein derartiger früher oder später Übergang hat jedoch keine wesentliche Auswirkung auf die endgültige Zählung nach einer relativ langen Abtastdauer.
  • 11 zeigt einen weiteren Aspekt der Erfindung, in der eine zweite Verstärkerstufe verwendet wird, um die Signalempfindlichkeit weiter zu erhöhen. Wie in 6 beinhaltet der Spannungsteiler 33 die Spaltenleitung 30, die sowohl an ein erstes Ende der gelesenen Speicherzelle 38 als auch an ein erstes Ende des Nebenweg-Widerstands 39 gekoppelt ist. Ein Eingangsknoten 210 der Leseschaltung ist ebenfalls an die Spaltenleitung 30 gekoppelt. Bin zweites Ende des Nebenweg-Widerstands 39 ist an Erdpotential 20 gekoppelt, und ein zweites Ende der gelesenen Speicherzelle 38 ist an eine Quelle der Array Spannung (Va) 22 gekoppelt.
  • Wie bei der Schaltung von 6 beinhaltet 11 einen Transkonduktanz Verstärker 212 mit einem an den Eingangsknoten 210 zu Spaltenleitung 30 gekoppelten Eingang 218 und einem an die erste Platte 220 des ersten Kondensators 222 gekoppelten Ausgang 216. Anstatt jedoch direkt an einen Eingang des getakteten Komparators 226 gekoppelt zu sein, ist die Kondensatorplatte 220 an einen Eingang 518 eines weiteren Transkonduktanz Verstärkers 512 gekoppelt.
  • Ein Ausgang 516 des weiteren Transkonduktanz Verstärkers 512 ist an eine zweite Platte 520 eines zweiten Kondensators 522 sowie an den Eingang 224 des getakteten Komparators 226 gekoppelt. Der Ausgang 224 des getakteten Komparators 226 ist an den Eingang 246 des Zählers 248 sowie an den Eingang 528 einer zweiten Stromversorgungsschaltung 530 gekoppelt. Der Ausgang 224 des getakteten Komparators 226 ist ferner über einen Inverter 503 an einen Eingang 536 der zweiten Stromversorgungsschaltung 530 gekoppelt.
  • Die Stromversorgungsschaltung 530 arbeitet somit gegenphasig zu Stromversorgungsschaltung 230, so dass die Schaltung 530 der Kondensatorplatte 520 Strom 260 zur gleichen Zeit entzieht, wie die Stromversorgungsschaltung 230 Strom 262 an die Kondensatorplatte 220 liefert (und umgekehrt).
  • In einer anderen Ausführungsform könnte eine einzelne Stromversorgungsschaltung dazu benutzt werden, entsprechende Ströme an beide Kondensatoren 222 und 522 zu liefern. Ferner ist zu sehen, dass eine weitere voreingestellte analoge Schaltung 534 am Ausgang 532 der Kondensatorplatte 520 gekoppelt ist. Ein in der Technik bewanderter Fachmann kann aus dem oben Gesagten ohne weiteres eine Schaltung ableiten, in der eine einzelne analoge voreingestellte Schaltung zum Einrichten einer voreingestellten Spannung an beiden Kondensatoren 222 und 522 benutzt wird. Die Alternative ist, wie oben besprochen, eine gewünschte analoge Voreinstellung über die Verstärkerschaltungen 212, 512 einzurichten, so dass keine separate analoge voreingestellte Schaltung benötigt wird.
  • Gemäß eines Aspekts der Erfindung zeigt der Verstärker 212 eine positive Verstärkung, während der Verstärker 512 eine negative Verstärkung zeigt. Während also die an den Eingang 518 angelegte Spannung zunimmt, nimmt der aus dem Eingang 516 abfließende Strom 514 ab (oder nimmt im negativen Sinne zu). Im Betrieb tendiert daher die Schaltung in 11 dazu, ausgehend von einem digitalen voreingestellten Wert aufwärts, nicht abwärts zu zählen. Ein Beispiel dieses Verhaltens ist in den 12A und 12B dargestellt.
  • 12A zeigt die Spannung an einem Kondensator 522 im Zeitverlauf. Die tatsächliche Spannungsgrafik würde sich aus Kurven zweiter Ordnung, nicht Segmenten von Linien zusammensetzen. Die dargestellte Grafik wurde zur Vereinfachung der Darstellung mit Segmenten von Linien approximiert.
  • 12B zeigt, wie der digitale Zähler 248 ausgehend von einem digitalen voreingestellten Wert 310 mit Bezug auf den Betrieb der Schaltung von 11 aufwärts zählt.
  • Es ist zu beachten, dass der Zeitdurchschnittswert der von der Stromversorgung 230 der Schaltung von 6 gelieferte Nettostrom gleich dem Zeitdurchschnittswert von Strom 214, gemessen über den gleichen Zeitraum, ist. Des weiteren kann der Zeitdurchschnittswert des Zählerausgangs auf einen Aufwärtstrend oder einen Abwärtstrend eingerichtet werden, abhängig von der routinemäßigen Auswahl der Schaltungsparameter. Es ist ferner zu beachten, dass in einem Aspekt der Eingangsknoten 210 der Leseschaltung 200 auf Wunsch seriell durch einen Kondensator an die Spaltenleitung 30 gekoppelt werden kann, um eine DC-Komponente der Eingangsspannung auszufiltern.
  • In einer typischen Ausführungsform werden während eines einzelnen Widerstandsmessungs-Ereignisses hunderte, ja tausende von Taksignal 306 Zyklen an den Takteingang 242 angelegt. Zum Beispiel würde ein Minimum von 500 Taktzyklen eine Auflösung von 0,2 Nanoamperes mit Bezug auf den Strom 214 ergeben. Wie ein in der Technik bewanderter Fachmann sofort erkennen wird, ist die Auswahl von Taktfrequenzen und die Beziehung zwischen den Taktfrequenzen eine Sache des routinemäßigen Designs. Zum Beispiel ist es nicht erforderlich, aber natürlich möglich, dass die Komparatoruhr und die Zähleruhr mit der gleichen Frequenz laufen.
  • 13 veranschaulicht ein beispielhaftes Verarbeitungssystem 900, welches eine Speichervorrichtung 17 verwendet, in der eine erfindungsgemäße Zellenwiderstands Leseschaltung 200 zum Einsatz kommt. Das Verarbeitungssystem 900 beinhaltet einen oder mehrere Prozessoren 901, die an einen lokalen Bus 904 gekoppelt sind. Ein Speichersteuergerät 902 und eine primäre Busbrücke 903 sind ebenfalls an den lokalen Bus 904 gekoppelt. Das Verarbeitungssystem 900 könnte mehrere Speichersteuergeräte 902 und/oder mehrere primiäre Busbrücken 903 enthalten. Das Speiehersteuergerät 902 und die primären Busbrücken 903 könnten als einzelnes Gerät 906 integriert werden.
  • Das Speichersteuergerät 902 ist ferner an einen oder mehrere Speicherbusse 907 gekoppelt. Jeder Speicherbus akzeptiert Speicherkomponenten 908, die mindestens eine Speichervorrichtung 17 mit dem erfindungsgemäßen resistiven Lesesystem beinhalten. Die Speicherkomponenten 908 könnten eine Speicherkarte oder ein Speichermodul sein. Beispiele von Speichermodulen beinhalten einzelne Inline-Speichermodule (SIMMs) und doppelte Inline Speichermodule (DIMMs). Die Speicherkomponenten 908 beinhalten ein oder mehrere zusätzlichen Gerate 909. Zum Beispiel könnte in einem SIMM oder einem DIMM das zusätzliche Gerät 909 ein Konfigurationsspeicher, wie ein SPD (Serial Presence Detect) Speicher sein. Das Speichersteuergerät 902 könnte ferner an einen Cachespeicher 905 gekoppelt sein. Der Cachespeicher 905 könnte der einzige Cachespeicher im Verarbeitungssystem sein. Aber auch andere Gerate, zum Beispiel die Prozessoren 901, könnten Cachespeicher enthalten, die zusammen mit dem Cachespeicher 905 eine Cache-Hierarchie bilden. Wenn das Verarbeitungssystem 900 periphere Geräte oder Steuergeräte enthält, die Bus-Masters sind oder die Direktspeicherzugriff (DMA) ermöglichen, könnte das Speichersteuergerät 902 ein Cache-Kohärenz Protokoll implementieren. Wenn das Speichersteuergerät 902 an eine Mehrzahl von Speicherbussen 907 gekoppelt ist, könnte für jeden Speicherbus 907 Parallelbetrieb vorgesehen werden, oder verschiedene Adressbereiche könnten auf verschiedene Speicherbusses 907 abgebildet werden.
  • Die primäre Busbrücke 903 ist an mindestens einen peripheren Bus 910 gekoppelt. Verschiedene Geräte, wie periphere Geräte oder zusätzliche Busbrücken, könnten an den peripheren Bus 910 gekoppelt sein. Diese Gerate könnten ein Speichersteuergerät 911, ein I/O-Gerät 914 fit diverse Zwecke, eine sekundäre Busbrücke 915, ein Multimedienprozessor 918 und eine alte Geräteschnittstelle 920 sein. Die primäre Busbrücke 903 könnte ferner an einen oder mehrere Spezialzweck-Hochgeschwindigkeitsports 922 gekoppelt sein. In einem Personalcomputer zum Beispiel könnte der Spezialzweckport der AGP (Accelerated Graphics Port) sein, der für die Kopplung einer Hochleistungs-Videokarte an das Verarbeitungssystem 900 benutzt wird.
  • Das Speichersteuergerät 911 koppelt ein oder mehrere Speichervorrichtungen 913 über einen Speicherbus 912 an den peripheren Bus 910. Zum Beispiel könnte das Speichersteuergerät 911 ein SCSI Steuergerät sein und die Speichervorrichtungen 913 könnten SCSI Disks sein. Das I/O-Gerät 914 könnte jede beliebige Art von Peripheriegerät sein. Zum Beispiel konnte das I/O-Gerät 914 eine lokale Schnittstelle wie eine Ethernet-Karte sein. Die sekundäre Busbrücke könnte die Schnittstelle zu zusätzlichen Geräten über einen anderen Bus zum Verarbeitungssystem bilden. Zum Beispiel könnte die sekundäre Busbrücke ein USB-Steuergerät sein (USB = Universeller serieller Port), der zur Kopplung von USB-Geräten 917 an das Verarbeitungssystem 900 dient. Der Multimedienprozessor 918 könnte eine Soundkarte, eine Video Capture Karte oder jeder andere Typ von Medienschnittstelle sein, die auch an ein zusätzliches Gerät wie an die Lautsprecher 919 gekoppelt sein könnte. Die alte Schnittstelle 920 dient zur Kopplung von alten Geräten, Tastaturen und Mäusen älteren Stils an das Verarbeitungssystem 900.
  • Das in 13 veranschaulichte Verarbeitungssystem 900 ist lediglich ein beispielhaftes Verarbeitungssystem, mit dem die Erfindung verwendet werden kann. Obwohl 13 eine Verarbeitungsarchitektur veranschaulicht, die insbesondere für einen Allzweckcomputer, wie einen Personalcomputer oder eine Workstation, geeignet ist, sollte man sich dessen bewusst sein, dass gut bekannte Modifikationen vorgenommen werden können, um das Verarbeitungssystem 900 so zu konfigurieren, dass es eine bessere Eignung zum Einsatz in einer Vielfalt von Anwendungen erlangt. Zum Beispiel könnten viele elektronischen Geräte, die Verarbeitung erfordern, mit einer einfacheren Architektur implementiert werden, der eine an die Speicherkomponenten 908 und/oder die Speichervorrichtungen 100 gekoppelte CPU 901 zugrunde liegt. Solche elektronischen Geräte sind zum Beispiel Audio/Video-Prozessoren und Aufnahmegeräte, Spielkonsolen, digitale Fernseher, drahtgebundene oder drahtlose Telefone, Navigationsgeräte (einschließlich Systemen, die auf GPS basieren, und/oder Trägheitsnavigation) und digitale Fotoapparate und/oder Rekorder, usw. Die Modifikationen könnten zum Beispiel beinhalten: Eliminierung unnötiger Komponenten, Hinzufügung von spezialisierten Geräten oder Schaltungen und/oder Integration einer Mehrzahl von Geräten.
  • Obwohl bevorzugte Ausführungsformen der Erfindung in der obigen Darstellung beschrieben wurden, versteht es sich, dass es sich um erfindungsgemäße Beispiele handelt, und die Erfindung nicht auf diese begrenzt ist. Hinzufügungen, Löschungen, Substitutionen und andere Modifikationen können vorgenommen werden, ohne vom Geltungsbereich der vorliegenden Erfindung abzuweichen. Dementsprechend ist die Erfindung als nicht auf die obige Beschreibung beschränkt zu betrachten, sondern nur durch den Geltungsbereich der beigefügten Ansprüche begrenzt.

Claims (5)

  1. Verfahren zum Lesen eines Widerstandszustands einer resistiven Speicherzelle (14), umfassend: Führen eines Strom durch die Speicherzelle (14) zur Erzeugung einer Spannung an der Speicherzelle; Koppeln der Spannung über mindestens einen integrierenden Verstärker (212) an einen digitalen Zähler (248); gekennzeichnet durch wiederholtes Zunehmen und Abnehmen einer digitalen Zählerzählung des digitalen Zählers (248) derart, dass ein gleitender Durchschnittswert der Zählung, im Zeitverlauf betrachtet, sich mit einer Geschwindigkeit ändert, die zu der Größe der an der resistiven Speicherzelle anliegenden Spannung in Beziehung steht; und Beziehen eines Momentanwerts der zu einem bestimmten Zeitpunkt gelesenen Zählung auf den Widerstandszustand der resistiven Speicherzelle (14).
  2. Verfahren zum Lesen eines Widerstandszustands einer resistiven Speicherzelle nach Anspruch 1, ferner umfassend: Initialisieren der Zahlung des digitalen Zählers (248) mit einem ersten Wert zu einem anfänglichen Zeitpunkt; Auswerten der Zählung zu einem zweiten Zeitpunkt nach dem anfänglichen Zeitpunkt zur Ermittlung eines zweiten Werts; und Beziehen der Differenz zwischen den zweiten und ersten Werten auf den Widerstandszustand der resistiven Speicherzelle (14).
  3. Verfahren zum Lesen eines Widerstandszustands einer resistiven Speicherzelle nach Anspruch 1, wobei der gleitende Durchschnittswert der Zählung im Zeitverlauf abnimmt.
  4. Verfahren zum Lesen eines Widerstandszustands einer resistiven Speicherzelle nach Anspruch 1, wobei das Zunehmen umfasst: Zunehmen eines Werts des Zählers, während eine Spannung an einem Kondensator (222) steigt, welche Spannung, zumindest teilweise, durch mindestens einen Transkonduktanz-Verstärker erzeugt wird, der als Eingang die an der resistiven Speicherzelle (14) anliegende Spannung empfangt.
  5. Verfahren zum Lesen eines Widerstandszustands einer resistiven Speicherzelle nach Anspruch 1, wobei: das Zunehmen das Zählen einer ersten Anzahl von Zyklen eines periodischen Taktsignals in Aufwärtsrichtung beinhaltet; und das Abnehmen das Zählen einer zweiten Anzahl von Zyklen eines periodischen Taktsignals in Abwärtsrichtung beinhaltet, wobei die ersten und zweiten Anzahlen der periodischen Taktzyklen abhängig sind von dem Strom, der durch die resistive Speicherzelle (14) geführt wird.
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Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6504750B1 (en) * 2001-08-27 2003-01-07 Micron Technology, Inc. Resistive memory element sensing using averaging
US6826102B2 (en) * 2002-05-16 2004-11-30 Micron Technology, Inc. Noise resistant small signal sensing circuit for a memory device
US6882553B2 (en) * 2002-08-08 2005-04-19 Micron Technology Inc. Stacked columnar resistive memory structure and its method of formation and operation
FR2846776A1 (fr) * 2002-10-30 2004-05-07 St Microelectronics Sa Cellule memoire a trois etats
US6980477B2 (en) * 2002-12-07 2005-12-27 Hewlett-Packard Development Company, L.P. Chopper sensor for MRAM
US6826094B1 (en) * 2003-06-02 2004-11-30 Hewlett-Packard Development Company, L.P. Magnetic memory cell sensing with first and second currents
US7042783B2 (en) * 2003-06-18 2006-05-09 Hewlett-Packard Development Company, L.P. Magnetic memory
EP2853943B1 (de) * 2003-07-08 2016-11-16 Nikon Corporation Waferplatte für die Immersionslithografie
US6970387B2 (en) * 2003-09-15 2005-11-29 Hewlett-Packard Development Company, L.P. System and method for determining the value of a memory element
US7663442B2 (en) * 2005-03-28 2010-02-16 Intel Corporation Data receiver including a transconductance amplifier
US8088478B2 (en) * 2005-06-21 2012-01-03 Weyerhaeuser Nr Company Barrier material
US7397689B2 (en) * 2006-08-09 2008-07-08 Micron Technology, Inc. Resistive memory device
US7817073B2 (en) * 2007-06-15 2010-10-19 Micron Technology, Inc. Integrators for delta-sigma modulators
US9135962B2 (en) 2007-06-15 2015-09-15 Micron Technology, Inc. Comparators for delta-sigma modulators
US7969783B2 (en) * 2007-06-15 2011-06-28 Micron Technology, Inc. Memory with correlated resistance
US8068367B2 (en) 2007-06-15 2011-11-29 Micron Technology, Inc. Reference current sources
US7839703B2 (en) 2007-06-15 2010-11-23 Micron Technology, Inc. Subtraction circuits and digital-to-analog converters for semiconductor devices
US7667632B2 (en) * 2007-06-15 2010-02-23 Micron Technology, Inc. Quantizing circuits for semiconductor devices
US7818638B2 (en) * 2007-06-15 2010-10-19 Micron Technology, Inc. Systems and devices including memory with built-in self test and methods of making and using the same
US7733262B2 (en) 2007-06-15 2010-06-08 Micron Technology, Inc. Quantizing circuits with variable reference signals
US7768868B2 (en) * 2007-06-15 2010-08-03 Micron Technology, Inc. Digital filters for semiconductor devices
US7830729B2 (en) * 2007-06-15 2010-11-09 Micron Technology, Inc. Digital filters with memory
US8117520B2 (en) * 2007-06-15 2012-02-14 Micron Technology, Inc. Error detection for multi-bit memory
US7538702B2 (en) * 2007-06-15 2009-05-26 Micron Technology, Inc. Quantizing circuits with variable parameters
WO2009153838A1 (ja) * 2008-06-20 2009-12-23 富士通株式会社 受信装置
US7864609B2 (en) * 2008-06-30 2011-01-04 Micron Technology, Inc. Methods for determining resistance of phase change memory elements
US20110140708A1 (en) * 2009-12-11 2011-06-16 William Henry Lueckenbach System, method, and apparatus for providing redundant power control using a digital output module
JP4928618B2 (ja) * 2010-02-03 2012-05-09 日清紡ホールディングス株式会社 蓄電モジュール制御装置
US8194441B2 (en) 2010-09-23 2012-06-05 Micron Technology, Inc. Phase change memory state determination using threshold edge detection
KR101298190B1 (ko) 2011-10-13 2013-08-20 에스케이하이닉스 주식회사 저항성 메모리 장치, 그 레이아웃 구조 및 센싱 회로
US8711646B2 (en) * 2012-05-08 2014-04-29 Samsung Electronics Co., Ltd. Architecture, system and method for testing resistive type memory
US9111622B2 (en) 2012-05-09 2015-08-18 Everspin Technologies, Inc. Self referencing sense amplifier for spin torque MRAM
KR20150022242A (ko) 2013-08-22 2015-03-04 에스케이하이닉스 주식회사 반도체 메모리 장치
US9761309B2 (en) 2014-02-28 2017-09-12 Hewlett Packard Enterprise Development Lp Sensing circuit for resistive memory array
CN105448331B (zh) * 2014-08-22 2017-12-01 华邦电子股份有限公司 电阻式随机存取存储器电路以及读取方法
KR102431206B1 (ko) * 2015-12-23 2022-08-11 에스케이하이닉스 주식회사 전자 장치
US9721636B1 (en) * 2016-01-28 2017-08-01 Western Digital Technologies, Inc. Method for controlled switching of a MRAM device
KR102476770B1 (ko) * 2016-04-08 2022-12-13 에스케이하이닉스 주식회사 전자 장치
CN106027145A (zh) * 2016-06-27 2016-10-12 佛山市南海区联合广东新光源产业创新中心 一种可见光通信切换及控制方法
CN105978625A (zh) * 2016-06-27 2016-09-28 佛山市南海区联合广东新光源产业创新中心 一种具有电阻阵列的可见光通信装置
GB2555527B (en) * 2016-11-01 2019-06-05 Evonetix Ltd Current Control
JP2018085155A (ja) * 2016-11-21 2018-05-31 東芝メモリ株式会社 磁気メモリ
US10714185B2 (en) 2018-10-24 2020-07-14 Micron Technology, Inc. Event counters for memory operations
CN113035255B (zh) * 2021-03-30 2022-01-07 长江存储科技有限责任公司 存储器及其操作方法、装置、存储介质

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09140126A (ja) * 1995-05-30 1997-05-27 Linear Technol Corp 適応スイッチ回路、適応出力回路、制御回路およびスイッチング電圧レギュレータを動作させる方法
US6038166A (en) * 1998-04-01 2000-03-14 Invox Technology High resolution multi-bit-per-cell memory
DE19914488C1 (de) * 1999-03-30 2000-05-31 Siemens Ag Vorrichtung zur Bewertung der Zellenwiderstände in einem magnetoresistiven Speicher
US6188615B1 (en) * 1999-10-29 2001-02-13 Hewlett-Packard Company MRAM device including digital sense amplifiers
US6433525B2 (en) * 2000-05-03 2002-08-13 Intersil Americas Inc. Dc to DC converter method and circuitry
US6317375B1 (en) * 2000-08-31 2001-11-13 Hewlett-Packard Company Method and apparatus for reading memory cells of a resistive cross point array
DE10059182C2 (de) * 2000-11-29 2002-10-24 Infineon Technologies Ag Schaltungsanordnung zum zerstörungsfreien, selbstnormierenden Auslesen von MRAM-Speicherzellen
US6693826B1 (en) * 2001-07-30 2004-02-17 Iowa State University Research Foundation, Inc. Magnetic memory sensing method and apparatus
US6504750B1 (en) * 2001-08-27 2003-01-07 Micron Technology, Inc. Resistive memory element sensing using averaging
US6577525B2 (en) * 2001-08-28 2003-06-10 Micron Technology, Inc. Sensing method and apparatus for resistance memory device

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Publication number Publication date
US6914838B2 (en) 2005-07-05
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ATE365965T1 (de) 2007-07-15
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DE60314672D1 (de) 2007-08-09

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