DE69133558T2 - Halbleiterchipanordnung und Verfahren zu Ihrer Herstellung - Google Patents

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Igor Y. Peekshkill Khandros
Thomas H. Monte Sereno Distefano
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Description

  • Die vorliegende Erfindung betrifft eine Halbleiterchipanordnung und ein Verfahren zur Herstellung einer solchen.
  • Moderne elektronische Geräte nutzen Halbleiterchips, die allgemein als "integrierte Schaltungen" bezeichnet werden, die zahlreiche elektronische Elemente enthalten. Diese Chips werden auf Substraten montiert, die sie körperlich halten und jeden Chip elektrisch mit anderen Elementen der Schaltung verbinden. Das Substrat kann Teil eines diskreten Chipbausteins sein, der dazu verwendet wird, einen einzelnen Chip aufzunehmen, und der mit Anschlüssen zur Verbindung mit externen Schaltelementen versehen ist. Derartige Substrate können an einer externen Leiterplatte oder einem Chassis angebracht werden. Alternativ werden bei einer sogenannten "Hybridschaltung" ein oder mehrere Chips direkt auf einem Substrat montiert, das eine Leiterplatte bildet, die so ausgebildet ist, dass sie die Chips und die anderen Schaltungselemente, die auf dem Substrat montiert sind, miteinander verbindet. In jedem Fall muss der Chip sicher auf dem Substrat gehalten werden, und er muss mit zuverlässigen elektrischen Verbindungen mit diesem verbunden sein. Die wechselseitige Verbindung zwischen dem Chip selbst und dem ihn tragenden Substrat wird üblicherweise als Anordnung "der ersten Ebene" oder als Chipverbindung bezeichnet, im Unterschied zur wechselseitigen Verbindung zwischen dem Substrat und den größeren Elementen der Schaltung, die allgemein als Verbindung "auf einer zweiten Ebene" bezeichnet wird.
  • Die Strukturen, die dazu verwendet werden, für die Verbindung der ersten Ebene zwischen dem Chip und dem Substrat zu sorgen, müssen alle erforderlichen elektrischen Verbindungen zum Chip wahrnehmen. Die Anzahl der Verbindungen zu externen Schaltungselementen, die allgemein als "Ein/Ausgang"- oder "I/O"-Verbindungen bezeichnet werden, ist durch die Struktur und die Funktion des Chips bestimmt. Fortschrittliche Chips, die zahlreiche Funktionen ausführen können, können erhebliche Anzahl von I/O-Verbindungen benötigen.
  • Die Größe der Anordnung aus Chip und Substrat ist ein Hauptgesichtspunkt. Die Größe jeder derartigen Anordnung beeinflusst die Größe des gesamten elektronischen Bauteils. Kompaktere Anordnungen, mit kleineren Abständen zwischen Chips, sorgen für kleinere Signalübertragungsverzögerungen und erlauben damit einen schnelleren Betrieb des Bauteils.
  • Verbindungsstrukturen der ersten Ebene, die einen Chip mit einem Substrat verbinden, unterliegen normalerweise erheblichen Belastungen, zu denen es durch Wärmezyklen kommt, da sich Temperaturen innerhalb des Bauteils während des Betriebs ändern. Die innerhalb des Chips freigesetzte elektrische Energie hat die Tendenz, den Chip und das Substrat zu erwärmen, so dass die Temperaturen des Chips und des Substrats jedesmal dann ansteigen, wenn das Bauteil eingeschaltet wird, während sie jedesmal dann abfallen, wenn es ausgeschaltet wird. Da der Chip und das Substrat normalerweise aus verschiedenen Materialien mit verschiedenen Wärmeexpansionskoeffizienten bestehen, erfahren der Chip und das Substrat normalerweise Expansionen und Kontraktionen in verschiedenen Ausmaßen. Dies bewirkt, dass sich die elektrischen Kontakte auf dem Chip relativ zu den elektrischen Kontaktflecken auf dem Substrat bewegen, wenn sich die Temperatur des Chips und des Substrats ändert. Diese Relativbewegung verformt die elektrischen Verbindungen zwischen dem Chip und dem Substrat und setzt sie unter mechanische Spannungen. Diese Spannungen wirken bei wiederholtem Betrieb des Bauteils in wiederholter Weise, und sie können zu einer Zerstörung der elektrischen Verbindungen führen. Belastungen aus einem Wärmezyklus können selbst dann auftreten, wenn der Chip und das Substrat aus ähnlichen Materialien mit ähnlichen Wärmeexpansionskoeffizienten bestehen, da die Temperatur des Chips schneller als diejenige des Substrats ansteigen kann, wenn Spannung zunächst an den Chip angelegt wird.
  • Die Kosten der Anordnung aus Chip und Substrat sind ebenfalls ein Hauptgesichtspunkt. Alle diese Gesichtspunkte bilden zusammengenommen eine gewaltige Herausforderung an die Ingenieurkunst. Bisher erfolgten verschiedene Versuche, Primärverbindungsstrukturen und -Verfahren zu schaffen, die diesen Gesichtspunkten genügen, jedoch ist keine bzw. keines derselben in jeder Hinsicht wirklich zufriedenstellend. Derzeit sind die am verbreitetsten verwendeten Primärverbindungsverfahren das Drahtbonden, das automatische Bonden mittels eines Bandträgers oder "TAB (tape automated bonding)" und das Flip-Chip-Bonden.
  • Beim Drahtbonden verfügt das Substrat über eine Oberfläche mit einer Vielzahl elektrisch leitender Kontaktflecke oder erhabener Bereiche, die in einem ringförmigen Muster angeordnet sind. Der Chip wird im Zentrum des ringförmigen Musters an der Oberfläche des Substrats befestigt, so dass der Chip von den Kontaktflecken auf dem Substrat umgeben ist. Der Chip wird mit der Oberseite nach oben montiert, wobei die Rückseite des Chips der Oberseite des Substrats zugewandt ist, wobei die Vorderseite des Chips nach oben, vom Substrat weg zeigt, so dass elektrische Kontakte an der Vorderseite freiliegen. Zwischen den Kontakten an der Vorderseite des Chips und die Kontaktflecke auf der Oberseite des Substrats sind feine Drähte angeschlossen. Diese Drähte erstrecken sich ausgehend vom Chip zu den umgebenden Kontaktflecken auf dem Substrat nach außen. Bei Drahtbondanordnungen ist die vom Chip, den Drähten und den Kontaktflecken des Substrats auf dem Substrat belegte Fläche wesentlich größer als die Oberfläche des Chips selbst.
  • Beim automatischen Bonden mittels eines Bandträgers ist ein Polymerband mit dünnen Schichten eines metallischen Materials versehen, die Leiter auf einer ersten Fläche des Bands bilden. Diese Leiter sind im Wesentlichen in einem ringförmigen Muster angeordnet, und sie erstrecken sich im Wesentlichen radial, zum Zentrum des ringförmigen Musters hin und von diesem weg. Der Chip wird mit einer Anordnung mit einer Seite nach unten auf dem Band positioniert, wobei Kontakte an der Vorderseite des Chips den Leitern auf der ersten Fläche des Bands gegenüberstehen. Die Kontakte auf dem Chip werden mit den Leitern auf dem Band verbunden. Normalerweise sind zahlreiche Leitermuster entlang der Länge des Bands angeordnet, und ein Chip wird mit jedem dieser individuellen Muster verbunden, so dass die Chips, wenn sie einmal mit dem Band verbunden sind, dadurch durch aufeinanderfolgende Bearbeitungsstationen vorgeschoben werden können, dass das Band vorgeschoben wird. Nachdem jedes Chip mit den ein Muster bildenden metallischen Leitern verbunden wurde, werden der Chip und die unmittelbar angrenzenden Abschnitte des Musters eingekapselt, und die äußersten Abschnitte der metallischen Leiter werden an zusätzlichen Zuleitungsdrähten und am eigentlichen Substrat befestigt. Durch automatischen Bonden mittels eines Bandträgers kann die Anordnung mit guter Beständigkeit gegen thermische Belastungen versehen werden, da die dünnen metallischen Zuleitungsdrähte auf der Bandoberfläche ziemlich flexibel sind und sie sich bei einer Ausdehnung des Chips leicht verbiegen, ohne dass es zu wesentlichen Belastungen am Übergang zwischen dem Zuleitungsdraht und dem Kontakt auf dem Chip kommt. Da sich jedoch die bei automatischem Bonden mittels eines Bandträgers verwendeten Zuleitungsdrähte mit einem radialen, "auffächernden" Muster ausgehend vom Chip erstrecken, ist die Anordnung viel größer als der Chip selbst.
  • Bei Flip-Chip-Bonden sind Kontakte an der Vorderseite des Chips mit Löthöckern versehen. Das Substrat verfügt über Kontaktflecke, die in einem Array angeordnet sind, das dem Array der Kontakte am Chip entspricht. Der Chip, mit den Löthöckern, wird so umgedreht, dass seine Vorderseite der Oberseite des Substrats zugewandt ist, wobei jeder Kontakt und Löthöcker auf dem Chip auf dem geeigneten Kontaktfleck des Substrats positioniert werden. Dann wird die Anordnung erwärmt, um das Lot zu verflüssigen und jeden Kontakt auf dem Chip mit dem gegenüberstehenden Kontaktfleck des Substrats zu verbinden. Da die Flip-Chip-Anordnung keine in herausfächerndem Muster angeordneten Zuleitungsdrähte benötigt, sorgt sie für einen kompakten Aufbau. Die von den Kontaktflecken belegte Fläche des Substrats entspricht ungefähr der Größe des Chips selbst. Darüber hinaus ist die Vorgehensweise des Flip-Chip-Bondens nicht auf Kontakte am Umfang des Chips begrenzt. Vielmehr können die Kontakte auf dem Chip in einem sogenannten "Flächenarray" angeordnet werden, das im Wesentlichen die gesamte Vorderseite des Chips bedeckt. Daher ist Flip-Chip-Bonden gut zur Verwendung bei Chips mit einer großen Anzahl von I/O-Kontakten geeignet. Jedoch sind durch Flip-Chip-Bonden hergestellte Anordnungen ziemlich anfällig für thermische Belastungen. Die Lötverbindungen sind relativ unflexibel, und sie können bei einer Differenzexpansion des Chips und des Substrats sehr hohen Belastungen unterliegen. Diese Schwierigkeiten sind bei relativ großen Chips besonders ausgeprägt. Darüber hinaus ist es schwierig, Chips mit einem Flächenarray von Kontakten vor dem Anbringen des Chips am Substrat zu testen und zu betreiben oder "einzubrennen". Außerdem erfordert es das Flip-Chip-Bonden im Allgemeinen, dass die Kontakte auf dem Chip in einem Flächenarray angeordnet sind, um für angemessenen Abstand der Löthöcker zu sorgen. Flip-Chip-Bonden kann normalerweise nicht bei Chips angewandt werden, die ursprünglich für Drahtbonden oder automatisiertes Bonden mit einem Bandträger konzipiert sind und die über Reihen von in engem Abstand angeordneter Kontakte am Umfang des Chips verfügen.
  • Die Forschungsveröffentlichung mit dem Titel "Organic Card Device Carrier", veröffentlicht in Research Disclosure No. 313, 1. Mai 1990, Seite 372, beschreibt eine auf beiden Seiten verkupferte organische Leiterplatte, die zur Erzeugung eines bearbeiteten Chipträgers mit Wäremausdehnungseigenschaften einer nächsten Leiterplattenebene dient. Dabei wird die Oberseite einer Leiterplatte zur Ausbildung von Lötflecken fotogeätzt und zur Erzeugung einer Vertiefung bearbeitet, in der der Chip mittels eines Bandes montiert wird. In der Mitte der Lötflecken werden Löcher durch die Platte gebohrt oder gestanzt. An den Lötflecken wird mittels Schwalllötung eine Lotverbindung von der Ober- zur Unterseite der Leiterplatte hergestellt. Zugriff zur Chipoberseite zur Ausbildung von Drahtverbindungen vom Chip zu Bonddrahtflecken auf dem Träger gestattet ein die Platte durchsetzender bearbeiteter Schlitz. Es können beliebig viele Träger aufeinander gestapelt, durch Reflow-Löten miteinander verbunden und auf eine nächste Leiterplattenebene aufgelötet werden.
  • Gemäß einem Aspekt schafft die Erfindung eine Halbleiterchipanordnung mit:
    einem Halbleiterchip, dessen Vorderfläche einen Mittelbereich und einen diesen umgebenden Randbereich aufweist, wobei der Chip in dem Mittelbereich der Vorderfläche angeordnete Mittelkontakte und ein dielektrisches Element aufweist, das über der Chip-Vorderfläche liegt und ein die Mittelkontakte umgebendes Loch hat, dadurch gekennzeichnet, dass
    das dielektrische Element mehrere Anschlüsse zur Verbindung mit einem Substrat trägt, dass wenigstens einige der Anschlüsse über der Chip-Vorderfläche liegende Mittelkontaktanschlüsse sind, und dass mindestens einige der Mittelkontaktanschlüsse mit entsprechenden Mittelkontakten in dem Loch jeweils über Mittelkontaktkopplungen verbunden sind, deren jede einen den Mittelkontaktanschluss mit einem Bondanschluss verbindenden Teilleiter und eine Drahtverbindung zwischen dem Bondanschluss und dem Mittelkontakt umfasst.
  • In einem Ausführungsbeispiel sind die Mittelkontaktkopplungen flexibel und die Mittelkontaktanschlüsse (8448) gegenüber dem Chip bewegbar.
  • In einem Ausführungsbeispiel weist das dielektrische Element (8436) eine dünne, flexible Schicht und eine nachgiebige Schicht aus einem Material auf, das einen relativ zu der flexiblen Schicht niedrigen Elastizitätsmodul hat, wobei die nachgiebige Schicht zwischen den Anschlüssen und dem Chip angeordnet ist.
  • Die nachgiebige Schicht gestattet Verschiebungen mindestens der Mittelanschlüsse in Richtung des Chips während des Aufbaus eines zeitweiligen elektrischen Kontakts. Zum Aufbauen eines zeitweiligen elektrischen Kontakts gehört der gleichzeitige Aufbau eines zeitweiligen Kontakts zwischen mehreren Anschlüssen und mehreren mit einer Prüfvorrichtung starr verbundenen Prüfsonden.
  • In einem Ausführungsbeispiel weist das dielektrische Element Befestigungselemente, Schlitze und Außenanschlüsse auf, die an von dem Halbleiterchip abgewandten Flächen der Befestigungselemente angeordnet sind, und wobei die Außenanschlüsse mit innerhalb der Schlitze angeordneten Randkontakten auf dem Halbleiterchip über jeweilige Randkontaktkopplungen verbunden sind, deren jede einen den Außenanschluss mit einem Bondanschluss verbindenden Teilleiter und einen Bonddraht zwischen dem Bondanschluss und dem entsprechenden Randkontakt umfasst.
  • Gemäß einem weiteren Aspekt schafft die Erfindung ein Verfahren zum Herstellen einer Halbleiterchipanordnung, wobei
    ein Halbleiterchip mit einer Vorderfläche bereitgestellt wird, die einen Mittelbereich und einen diesen umgebenden Randbereich hat, wobei der Chip in dem Mittelbereich der Vorderfläche angeordnete Mittelkontakte aufweist, und
    ein dielektrisches Element mit Anschlüssen zu dem Chip montiert wird, indem bewirkt wird, dass das dielektrische Element derart über der Chip-Vorderfläche liegt, dass ein Loch in dem dielektrischen Element die Mittelkontakte des Chips umgibt und mehrere an der dielektrischen Schicht angebrachte Mittelkontaktanschlüsse über der Chip-Vorderfläche liegen, und indem Mittelkontaktkopplungen vorgesehen werden, die mindestens einige der Mittelkontaktanschlüsse mit Mit telkontakten in dem Loch verbinden, indem die Mittelkontaktanschlüsse über Teilleiter mit Bondanschlüssen und diese über Bonddrähte mit den Mittelkontakten innerhalb des Lochs in der dielektrischen Schicht verbunden werden.
  • Weitere Gesichtspunkte, Merkmale und Vorteile der vorliegenden Erfindung werden aus der nachfolgend dargelegten detaillierten Beschreibung bevorzugter Ausführungsbeispiele in Verbindung mit den beigefügten Zeichnungen leichter ersichtlich.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • 1 ist eine schematische, perspektivische Ansicht einer Chipaufbanordnung, die nicht in den Bereich der beanspruchten Erfindung fällt.
  • 2 ist eine Teilschnittansicht entlang einer Linie 2-2 in 1.
  • 3 ist eine Teilansicht, mit vergrößertem Maßstab, des in 2 gekennzeichneten Gebiets.
  • 4 ist ein Layoutdiagramm, das die räumliche Beziehung bestimmter Komponenten beim Aufbau nach 1 zeigt.
  • 5A und 5B sind schematische, perspektivische Teilansichten, die bestimmte Vorgänge bei der Herstellung einer Komponente veranschaulichen, wie bei der Baugruppe nach 1 verwendet.
  • Jede der 6, 7 und 8 ist eine schematische, perspektivische Teilansicht, die bestimmte Vorgänge beim Herstellverfahren für die Anordnung gemäß 1 veranschaulichen.
  • 9 ist eine schematische, perspektivische Teilansicht ähnlich 7, zeigt jedoch Komponenten und Verfahrensschritte bei der Herstellung einer anderen Chipanordnung, die nicht in den Bereich der beanspruchten Erfindung fällt.
  • Jede der 10A bis 10E ist eine schematische, perspektivische Teilansicht, die ein Stadium bei einem weiteren Verfahren zur Herstellung einer Chipanordnung veranschaulicht, die nicht in den Bereich der beanspruchten Erfindung fällt.
  • 11 ist eine schematische Draufsicht eines Halbleiterchips.
  • 12 ist eine 11 ähnliche Ansicht, jedoch zeigt sie den Chip in Verbindung mit zusätzlichen Komponenten.
  • 13 ist eine perspektivische, teilgeschnittene Teilansicht mit vergrößertem Maßstab, die Teile der in 12 dargestellten Komponenten zeigt.
  • 14 ist eine schematische Teilschnittansicht, die die in 13 dargestellten Komponenten gemeinsam mit zusätzlichen Komponenten und Verfahrensausrüstung zeigt.
  • 15 ist eine schematische Teilschnittansicht, die einen Montagevorgang veranschaulicht.
  • 16 ist eine schematische, perspektivische, teilgeschnittene Teilansicht, die einen Montagevorgang zeigt.
  • 17 ist eine schematische Draufsicht, die die Anordnung nach 16 zeigt.
  • 18 ist eine schematische Draufsicht, die einen Aufbau gemäß einem ersten Ausführungsbeispiel der Erfindung zeigt.
  • 19 ist eine Teildraufsicht, die bestimmte beim Aufbau gemäß den 16 und 17 verwendete Komponenten zeigt.
  • Beispiele, die nicht in den Bereich der beanspruchten Erfindung fallen
  • Jeder Chipaufbau verfügt über ein starres Substrat 20 mit einer Oberseite 22 und auf dieser angeordneten Kontaktflecken 24. Das Substrat 20 ist auch mit Leitern 26 versehen, die bestimmte der Kontaktflecke 24 verbinden. Die Kontaktflecke 24 sind in einem Muster auf der Oberseite des Substrats angeordnet, das im Wesentlichen dem Muster von Verbindungen zu Bauteilen wie Halbleiterchips 28 und 30 und diskreten, auf dem Substrat montierten Komponenten 32 entspricht. Die Leiter 26 sind so angeordnet, dass sie die verschiedenen Kontaktflecke 24 mit den gewünschten Mustern verbinden, um die Chips 28 und 30 zu verbinden, wenn dieselben auf dem Substrat montiert sind, und auch diese Chips mit den diskreten Komponenten 32 und den externen Verbindern 34 auf geeignete Weise zum Funktionieren der speziellen Schaltung zu verbinden. Obwohl in 1 nur einige wenige Kontaktflecke 24, Leiter 26 und externe Verbindungen 34 dargestellt sind, kann das Substrat 24 über eine unbegrenzte Anzahl von Kontaktflecken 24, Leitern 26 und externen Verbindungen 34 verfügen. Bei jedem Substrat sind typischerweise Hunderte oder Tausende dieser Elemente vorhanden.
  • Der Chip 28 verfügt über eine im Wesentlichen ebene Rückseite 36 und eine im Wesentlichen ebene Vorderseite 38 mit darauf angebrachten elektrischen Kontakten 40 (2). Die elektrischen Kontakte 40 sind elektrisch mit den internen elektronischen Komponenten (nicht dargestellt) des Chips 28 verbunden. Der Chip 28 ist mit einer Ausrichtung mit der Vorderseite nach unten auf dem Substrat 20 montiert, wobei die Vorderseite 38 des Chips der Oberseite 22 des Substrats zugewandt ist. Zwischen dem Chip und dem Substrat ist ein flexibles, lagenförmiges, dielektrisches Einfügestück 42 angeordnet. Das Einfügestück 42 verfügt über eine erste im Wesentlichen ebene Fläche 44, die dem Chip 28 zugewandt ist, und eine zweite im Wesentlichen ebene Fläche 46, die in der entgegengesetzten Richtung, weg vom Chip 28, zeigt. Das Einfügestück 42 kann über eine oder mehrere Schichten verfügen. Vorzugsweise verfügt es über eine nachgiebige, kompressible Schicht, wie unten weiter erörtert wird. Das Einfügestück 42 verfügt auf seiner zweiten Fläche 46 über mehrere Anschlusspunkte 48. Jedem derartigen Anschlusspunkt ist einer der Kontakte 40 auf dem Chip 28 zugeordnet, und er ist durch eine flexible Zuleitung 50 mit einem solchen Kontakt verbunden. Jedem Anschlusspunkt 48 ist auch ein Kontaktfleck 24 auf dem Substrat 20 zugeordnet, und jeder Anschlusspunkt ist über eine Materialanhäufung 52 aus elektrisch leitendem Verbindungsmaterial wie einem Lot oder einem leitenden Polymer mit dem zugeordneten Kontaktfleck verbunden. So sind die Kontakte auf dem Chip 40 über Zuleitungen 50, Anschlusspunkte 48 und Materialanhäufungen 52 mit den Kontaktflecken 24 auf dem Substrat verbunden.
  • Das Einfügestück 42 verfügt über Öffnungen 54, die sich von seiner ersten Fläche 44 zu seiner zweiten Fläche 46 durch es hindurch erstrecken. Jede Öffnung ist mit einem Kontakt 40 auf dem Chip 28 ausgerichtet. Jeder Anschlusspunkt 48 ist benachbart zu einer der Öffnungen 54 angeordnet. Die jedem Anschlusspunkt zugeordnete Zuleitung 50 verfügt über ein in der zugehörigen Öffnung 54 angeordnetes Kontaktende 56, das mit dem zugehörigen Kontakt 40 auf dem Chip verbunden ist. Jede Zuleitung 50 verfügt auch über ein Anschlussende 58, das mit dem zugehörigen Anschlusspunkt 48 verbunden ist. Bei der Struktur nach 2 sind die Zuleitungen 50 einstückig mit den Anschlusspunkten 48 ausgebildet, so dass das Anschlussende 58 jeder Zuleitung mit dem zugehörigen Anschlusspunkt 48 vereinigt ist. Wie am besten aus 2 erkennbar, ist jede Zuleitung 50 zwischen ihrem Kontaktende 56 und ihrem Anschlussende 58 gekrümmt. Die Krümmung verläuft in der Richtung rechtwinklig zu den Flächen 46 und 48 des Einfügestücks. In den Öffnungen 54 ist eine elastomere, dielektrische Einhüllung 60 so angeordnet, dass sie die Kontaktenden 56 der Zuleitungen 50 bedeckt und demgemäß die Verbindungsstellen der Zuleitungen mit den Kontakten 40 bedeckt.
  • Das Kontaktende 56 jeder Zuleitung 50 ist in Bezug auf den zugehörigen Anschlusspunkt 48 beweglich. Wie am besten aus 3 erkennbar, kann das Kontaktende 56a der Zuleitung 50a gegenüber seiner normalen, nicht verformten Stellung (mit durchgezogenen Linien dargestellt) in den Richtungen parallel zu den Flächen 44 und 46 des Einfügestücks 42 und parallel zur Vorderseite 38 des Chips 28 ausgelenkt werden. Z.B. kann das Kontaktende 56a zur Stellung ausgelenkt werden, die bei 56a' mit gestrichelten Linien dargestellt ist. Diese Auslenkung ist durch die Flexiblität der Zuleitung 50 und durch Verwölben und Faltenbildung des Einfügestücks 42 möglich. Die Einhüllung 60 ist nachgiebig, und sie behindert das Verbiegen der Zuleitungen 50 und das Aufwölben und die Faltenbildung des Einfügestücks 42 nicht wesentlich. Die in 3 dargestellte Auslenkung, von der normalen, nicht ausgelenkten Stellung 56a in die ausgelenkte Stellung 56a' versetzt die Zuleitung 50 in Kompression. D.h., dass sich das Anschlussende 56a im Wesentlichen zum zugehörigen Anschluss 48 bewegt, wenn es sich von der Stellung 56a in die Stellung 56a' bewegt. Eine Bewegung in dieser Richtung wird durch das Verwölben der Zuleitung 50 besonders gut aufgefangen. Das Kontaktende jeder Zuleitung kann sich auch in anderen Richtungen bewegen, wie in der entgegengesetzten Richtung, von der Stellung 56a weg vom zugehörigen Anschluss 48, und in Richtungen rechtwinklig zu diesen Richtungen, in die Zeichnungsebene, wie in 3 gesehen, hinein und aus ihr heraus. Vorgefertigte, auf dem Einfügestück ausgebildete Zuleitungen können in Richtungen parallel zur Fläche des Einfügestücks und parallel zur Ebene der Vorderseite des Chips gekrümmt sein. Dies sorgt für erhöhte Flexibilität der Zuleitungen. Wünschenswerterweise liegt der gekrümmte Abschnitt jeder Zuleitung über einer Öffnung im Einfügestück. So wird der gekrümmte Abschnitt der Zuleitung nicht mit dem Einfügestück verbunden. Dieser Abschnitt der Zuleitung kann sich verbiegen, um eine Relativbewegung des Kontakts und des Anschlusspunkts ohne Verformung des Einfügestücks aufzufangen.
  • Wie am besten aus 4 erkennbar, sind die Kontakte 40 auf dem Chip 28 (jeweils durch einen Punkt in 4 symbolisiert) in einem Muster auf der Vorderseite des Chips 28 angeordnet. Die Kontakte 40 umschließen gemeinsam ein Kontaktmustergebiet 62 auf der Vorderseite des Chips 28. Die Grenze des Kontaktmustergebiets ist in 4 durch eine gestrichelte Linie B veranschaulicht. Die Grenze des Kontaktmustergebiets kann als kürzeste Kombination imaginärer Liniensegmente entlang der Vorderseite des Chips aufgefasst werden, die gemeinsam alle Kontakte 40 umschließen. Beim in 4 dargestellten speziellen Beispiel liegt diese Grenze im Wesentlichen in Form eines Rechtecks vor. Kontakte 40 sind über das gesamte Kontaktmustergebiet 62 an Stellen angeordnet, die durch die Innenstruktur des Chips 28 bestimmt sind. Das Kontaktmustergebiet 62 beinhaltet einen zur Grenze B benachbarten Randbereich und einen zentralen Bereich angrenzend an das geometrische Zentrum 64 des Kontaktmustergebiets. Kontakte 40 sind sowohl im Randbereich als auch im zentralen Bereich angeordnet. Typischerweise sind die Kontakte 40, was jedoch nicht erforderlich ist, mit im Wesentlichen gleichen Abständen über die Gesamtheit des Kontaktmustergebiets 62 angeordnet. Die Anschlusspunkte 48, die in 4 jeweils durch ein X symbolisiert sind, sind mit ähnlichem Muster auf der zweiten Fläche 46 des Einfügestücks 42 angeordnet. Zumindest einige der Anschlusspunkte 40 sind im Gebiet der Fläche 46 des Einfügestücks über dem Kontaktmustergebiet 62 angeordnet. Die Anschlusspunkte 64 umschließen ein Anschlussmustergebiet 66 auf der zweiten Fläche 46 des Einfügestücks. Die Grenze des Anschlussmustergebiets 66 ist in 4 durch die gestrichelte Linie T veranschaulicht. Die Grenze des Anschlussmustergebiets kann als kürzeste Kombination imaginärer Lini ensegmente aufgefasst werden, die gemeinsam alle Anschlüsse auf der zweiten Fläche des Einfügestücks einschließen. Das geometrische Zentrum des Anschlussarraygebiets 66 fällt wünschenswerterweise zumindest näherungsweise mit dem geometrischen Zentrum 64 des Kontaktarraygebiets zusammen. Wünschenswerterweise ist das Anschlussmustergebiet 66 nicht wesentlich größer als das Kontaktmustergebiet 62. D.h., dass der Umfang des Anschlussgebiets vorzugsweise weniger als ungefähr das 1,2-Fache, am bevorzugtesten ungefähr das 1,0-Fache des Umfangs des Kontaktmustergebiets 62 ist. Anders gesagt, liegen die äußersten Anschlusspunkte 48 wünschenswerterweise innerhalb der Grenze B des Kontaktarraygebiets 62, oder dicht bei dieser. Das innerhalb des Anschlussmustergebiets 66 umschlossene Gesamtgebiet ist wünschenswerterweise weniger als ungefähr das 1,4-Fache, eher erwünscht ungefähr das 1,0-Fache des innerhalb des Kontaktmustergebiets 62 umschlossenen Gesamtgebiets. So zeigen die die Kontakte 48 mit Anschlusspunkten 40 verbindenden Zuleitungen 50 kein "Auseinanderlaufen", weg vom geometrischen Zentrum 64 des Kontaktmustergebiets. Typischerweise ist der mittlere Abstand der Anschlusspunkte 48 vom geometrischen Zentrum 64 des Kontaktmustergebiets, gemessen in der Richtung parallel zu den Flächen des Chips und des Einfügestücks, weniger als ungefähr das 1,1-, typischerweise ungefähr das 1,0-Fache des mittleren Abstands der Chipkontakte 40 vom Zentrum 64.
  • Das Einfügestück und die Zuleitungen, wie sie beim Aufbau nach 1–4 verwendet sind, können durch ein Verfahren hergestellt werden, das in 5A–5B schematisch veranschaulicht ist. Bei diesem Verfahren können die Anschlusspunkte 48 und die Zuleitungen 50 durch herkömmliche Herstelltechniken für gedruckte Schaltkreise auf der zweiten Oberfläche 46 des lagenförmigen Einfügestücks abgeschieden werden, bevor Öffnungen 54 hergestellt werden. So können die Zuleitungen und die Anschlusspunkte entweder durch einen aditiven Prozess hergestellt werden, bei dem Metall mit dem gewünschten Muster durch Plattieren abgeschieden wird, oder andernfalls durch einen substraktiven Prozess, der mit einem Laminat beginnt, das sowohl das lagenförmige Einfügestück 42 als auch eine volle Metallschicht enthält, und bei dem das Metall außer in den Gebieten, in denen die Anschlusspunkte und die Zuleitungen erwünscht sind, entfernt wird, um eine Lage zu ergeben, bei denen die Anschlusspunkte und die Zuleitungen positioniert sind (5A). Nach der Herstellung der Anschlusspunkte und der Zuleitungen werden Öffnungen 54 in Ausrichtung mit den Kontaktenden 56 der Zuleitungen 50 (5B) durch Ätzen durch das Einfügestück von der ersten Fläche 44 hindurch oder dadurch hergestellt, dass Strahlungsenergie angewandt wird, wie ein Laserstrahl, der auf geeignete Punkte auf der ersten Fläche 44 fokussiert wird.
  • Ein weiteres Verfahren zum Herstellen einer Komponente mit dem Einfügestück, Anschlusspunkten und Zuleitungen ist in den 10A–10E veranschaulicht. Bei diesem Verfahren werden die Öffnungen 54 im Einfügestück 42 hergestellt, und das Einfügestück mit Öffnungen wird auf seiner zweiten Fläche 46 mit einer Kleberschicht 302 versehen. Auf die erste Fläche des Einfügestücks wird eine leitende Lage, wie eine Kupferlage 304, so aufgetragen, dass sich die Lage 304 über dem Kleber 302 und den Öffnungen 54 befindet. Eine erste Fläche 306 der Lage 304 ist dem Einfügestück 42 zugewandt und steht der zweiten Fläche 46 desselben gegenüber, wobei dazwischen die Kleberschicht 302 angeordnet ist. Eine zweite Fläche 302 der leitenden Lage zeigt vom Einfügestück weg. Eine Schicht 310 aus einer fotoempfindlichen Resistzusammensetzung wird auf die zweite Fläche 308 der leitenden Schicht 304 aufgetragen. Eine zweite Resistzusammensetzung 312 wird innerhalb der Öffnungen 54 so untergebracht, dass der Resist 312 die erste Fläche 306 der leitenden Schicht 304 innerhalb der Öffnungen 54 bedeckt. Wünschenswerterweise wird der Resist 312 dadurch aufgetragen, dass eine Schicht der zweiten Resistzusammensetzung auf die erste Fläche 44 des Einfügestücks 42 aufgetragen wird, wie dies in 10B dargestellt ist. Beide Resistzusammensetzungen 310 und 312 können aus einem sogenannten "Trockenresist" bestehen, d.h. einem Film aus einer Resistzusammensetzung, die auf die anderen Strukturen auflaminiert werden kann. Die Resistzusammensetzung 312 wird unter Druck auf die erste Fläche 44 des Einfügestücks 42 laminiert, so dass die Resistzusammensetzung in die Öffnungen 44 fließt und diese im Wesentlichen auffüllt.
  • In dem in 10C veranschaulichten nächsten Verfahrenstadium wird die erste Resistschicht 310 selektiv gehärtet und ungehärtete Abschnitte werden entfernt, um den gehärteten Resist mit einem Muster zu belassen, das den gewünschten Muster leitender Materialien beim fertiggestellten Erzeugnis entspricht. Derartiges selektives Härten und Entfernen einer Resistschicht können durch bekannte fotografische Techniken realisiert werden. Das verbliebene Resistmuster auf der zweiten Fläche 308 der leitenden Schicht 304 beinhaltet längliche Zuleitungsgebiete 314 und Anschlussgebiete 316, die mit den Zuleitungsgebieten zusammenhängen. Zumindest ein Teil jedes Zuleitungsgebiets 314 liegt über einer der Öffnungen 54 im Einfügestück, wohingegen die Anschlussgebiete 316 nicht über den Öffnungen liegen. Der Abschnitt jedes Zuleitungsgebiets 314 über einer Öffnung ist kleiner als die Öffnung, so dass jedes Zuleitungsgebiet nur über einem Teil der zugehörigen Öffnung 54 liegt. Wünschenswerterweise steht jedes Zuleitungsgebiet 54 in der Längsrichtung über die Öffnung 54 über, wie dies in 10C veranschaulicht ist. Auch das zweite Resistmaterial 312 innerhalb der Öffnungen 54 ist wünschenswerterweise ausgehärtet. Da das zweite Resistmaterial insgesamt ausgehärtet werden kann und nicht selektiv mit vorbestimmten Muster ausgehärtet werden muss, kann das zweite Resistmaterial von einem Typ sein, der durch Wärmeaussetzung oder ein anderes nichtselektives Härtungsverfahren ausgehärtet werden kann. Alternativ kann das zweite Resistmaterial 312 fotografisch gehärtet werden.
  • In dem in 10D veranschaulichten nächsten Verfahrensstadium wird die Anordnung in ein Ätzmittel eingetaucht, das das leitende Material in der Schicht 304 auflösen kann, wobei das Ätzmittel mit dieser Schicht in Kontakt steht. Während des Ätzvorgangs schützt der erste Resist im Zuleitungsgebiet 314 und den Anschlussgebieten 316 die zweite Fläche 308 der leitenden Schicht 304. Das Einfügestück 42 schützt die erste Fläche 306 der Schicht 304 in den Anschlussgebieten 316 und denjenigen Teilen der Zuleitungsgebiete 314, die nicht über Öffnungen 54 liegen. Der zweite Resist 312 schützt die erste Fläche 306 in denjenigen Teilen der Zuleitungsgebiete 314, die über Öffnungen 54 liegen. Daher greift das Ätzmittel diese durch die Zuleitungsabschnitte 314 und die Anschlussabschnitte 316 der ersten Resistschicht 310 bedeckten Abschnitte der leitenden Schicht 304 nicht an. Dann werden die erste Resistschicht 310 und der zweite Resist 312 durch herkömmliche Resistzersetzungsprozesse entfernt, wie dadurch, dass sie Lösungsmitteln ausgesetzt werden, die den Resist angreifen. Dadurch werden die nicht angegriffenen Teile der leitenden Schicht 304 als Zuleitungsleitungen 50 und Anschlusspunkte 48 auf der zweiten Fläche 46 es Einfügestücks 42 zurückgelassen, wobei das Kontaktende 56 jeder Zuleitung 50 über die zugehörige Öffnung 54 übersteht und das Anschlussende 58 jeder Zuleitung mit dem zugehörigen Anschlusspunkt 48 verbunden ist.
  • Dieses Verfahren kann modifiziert werden. Z.B. kann die Kleberschicht 302 weggelassen werden, wobei die leitende Schicht eine zufriedenstellende Verbindung zum Material des Einfügestücks herstellt. Auch muss das Muster des ersten Resist 310 nicht durch einen subtraktiven Prozess ausgebildet werden, wie oben erörtert, sondern es kann statt dessen durch einen aditiven Prozess geschaffen werden, bei dem der Resist nur in den Gebieten zum Herstellen des Musters aufgetragen wird, wie durch Siebdruck. Das Herstellen der Zuleitungen 50 und des Anschlusspunkts 48 durch diese Art eines Ätzprozesses ist von besonderem Nutzen, wenn feine Zuleitungen in guter Ausrichtung mit Öffnungen 54 hergestellt werden. Auch werden die Öffnungen 54 vorab hergestellt, so dass keine Möglichkeit einer Beschädigung der Zuleitungen während der Herstellung der Öffnungen besteht.
  • Die Anordnung aus Einfügestück und Anschlusspunkten und Kontakten wird als im Wesentlichen kontinuierliche Lage oder kontinuierliches Band hergestellt. Wie in 6 dargestellt, können die Einfügestücke in Form eines kontinuierlichen Bands 70 vorhanden sein, wobei mehrere Einfügestücke 42 in Längsrichtung entlang des Bands angeordnet sind und jedes derartige Einfügestück Anschlusspunkte 48 und Zuleitungen 50 trägt. Das Band 70 kann in Form einer einzelnen Lage des für die Einfügestücke 42 verwendeten Materials vorliegen, oder es kann andernfalls gesonderte Stücke eines solchen Materials enthalten, wobei jedes ein Einfügestück oder mehrere bildet, die auf einem Träger oder dergleichen befestigt sind. Das Band 70 kann Zahnlöcher (nicht dargestellt) oder andere Merkmale aufweisen, wie sie üblicherweise bei Bändern zum automatischen Bonden mittels eines Bandträgers für Halbleiterchips verwendet werden.
  • Bei einem Montageverfahren wird das Band 70 in der Stromabwärtsrichtung (nach rechts in 6) vorwärts bewegt, und Chips 28 werden nach dem Zusammenbau jedes Chips mit einem Einfügestück 42 und den zugehörigen Anschlusspunkten und Zuleitungen mit dem Band verbunden. Die Chips werden anschließend mit dem Band stromabwärts durch weitere Abläufe transportiert, wie unten erörtert.
  • Wie am besten aus 7 erkennbar, wird jedes Einfügestück, mit den Anschlusspunkten 48 und den Zuleitungen 50 auf ihm, einem Chip 28 gegenüberstehend angeordnet, und der Chip wird so mit dem Einfügestück ausgerichtet, dass jede Öffnung 54 mit einem Kontakt 40 des Chips ausgerichtet wird. Das Einfügestück 42 und der Chip 28 werden so aneinander gebracht, dass die erste Fläche 44 des Einfügestücks auf der Vorderseite 38 des Chips liegt und die Kontakte in den Öffnungen 54 des Einfügestücks aufgenommen sind. Das Kontaktende 56 jeder Zuleitung 50 liegt zunächst im Wesentlichen in der Ebene der zweiten Fläche 46 des Einfügestücks. Ein Werkzeug 54 wird in Eingriff mit dem Kontaktende 56 jeder Zuleitung vorgeschoben, um das Kontaktende 56 nach unten in die Öffnung 54 darunter und zum zugehörigen Kontakt 40 zu verformen. Das Werkzeug 44 kann ein im Wesentlichen herkömmliches Thermo-, Thermoschall-, Ultraschall-, Kompressions-Bondwerkzeug oder dergleichen von Typen sein, wie sie üblicherweise beim automatischen Bonden mittels eines Bandträgers oder beim Drahtbonden verwendet werden. Durch Vorschieben des Werkzeugs 74 in jede Öffnung 54 werden die Kontaktenden der Zuleitungen innerhalb der Öffnungen gehandhabt und mit den Kontakten 40 auf dem Chip verbunden. Obwohl in 7 nur ein einzelnes Werkzeug 74 dargestellt ist, kann der Bondvorgang als Mehrfachvorgang ausgeführt werden, bei dem viele oder alle Zuleitungen 50 auf einmal mit den zugehörigen Kontakten verbunden werden.
  • Nachdem die Kontakte und Zuleitungen miteinander verbunden wurden, werden das Einfügestück und der Chip in eine weitere Station vorwärts bewegt, in der die Umhüllung 60 innerhalb jeder Öffnung 54 aufgetragen wird. Die Umhüllung 60 kann tropfenweise durch eine herkömmliche Tropfenauftrageinrichtung aufgetragen werden. Wie am besten aus 8 erkennbar, bedeckt jeder Tropfen der Umhüllung 60 das Kontaktende 56 der zugehörigen Zuleitungen, lässt jedoch den zugehörigen Kontakt 48 unbedeckt. Die Umhüllung schützt die relativ empfindlichen Kontaktenden 56 der Zuleitungen und die relativ empfindlichen Verbindungsstellen zu den Anschlusspunkten 40. Wenn die Umhüllung einmal aufgetragen ist, wird die Anordnung aus Einfügestück, Zuleitungen, Anschlusspunkten und Chips in eine Teststation vorwärtsgeschoben. Wie in 8 veranschaulicht, kann die Anordnung, einschließlich dem Chip 28, getestet werden. Zum Test kann es gehören, dass der Chip über die Anschlusspunkte 48 mit einer externen elektronischen Testvorrichtung (nicht dargestellt) verbunden wird. Die Testvorrichtung kann so ausgebildet sein, dass sie den Chip für eine nennenswerte Periode unter Spannung betreibt, um ihn "einzubrennen" und irgendwelche latenten Mängel zu erkennen. Typischerweise sollten gleichzeitig zahlreiche Verbindungen zum Chip erstellt werden. Wie in 8 dargestellt, kann dies dadurch bewerkstelligt werden, dass Prüfspitzen 76 auf Anschlusspunkte 48 aufgesetzt werden. Die Prüfspitzen 46 können sogenannte "nicht nachgiebige" Prüfspitzen sein. D.h., dass die Prüfspitzen so angeordnet sein können, dass sie sich gemeinsam in den Richtungen auf den Chip 28 zu und von diesem wegbewegen (nach oben und unten in 8). Die Prüfspitzen 76 sind an einer gemeinsamen Befestigung (nicht dargestellt) so angebracht, dass die Vertikalpositionen der Prüfspitzen relativ zueinander fixiert sind. Dieser Typ eines "nicht nachgiebigen" Prüfspitzenarrays ist dann besonders zweckdienlich, wenn die erforderlichen Abstände zwischen den Prüfspitzen (die Abstände zwischen den Anschlusspunkten 48) relativ klein sind. Jedoch können Unregelmäßigkeiten der Abmessungen der Prüfspitzen 76 und/oder der Abmessungen der Anschlusspunkte 48 oder des Chips 28 dazu führen, dass eine oder mehrere Prüfspitzen 76 mit dem zugehörigen Anschlusspunkt 48 in Kontakt treten, bevor die anderen Prüfspitzen mit ihren Anschlusspunkten in Kontakt getreten sind. Wünschenswerterweise ist das Einfügestück 42 nachgiebig, so dass jeder Anschlusspunkt 48 durch die zugehörige Prüfspitze 76 geringfügig in der Richtung zum Chip 28 ausgelenkt werden kann. Der Bereich des Einfügestücks 42 unter jedem Anschlusspunkt 48 wird geringfügig zusammengedrückt, um eine derartige Auslenkung aufzufangen. Dies erlaubt es, dass alle Prüfspitzen 76 mit den zugehörigen Kontakten 48 in Kontakt treten, ohne dass auf irgendeine Prüfspitze eine übermäßige Belastung wirkt. Die Anschlusspunkte 48 können größer als die Kontakte auf dem Chip sein, um für eine relativ große Kontaktfläche durch jeden Kontakt 76 zu sorgen und um so ein vernünftigtes Ausmaß an Fehlausrichtung der Kontakte in Richtungen parallel zu den Flächen des Einfügestücks aufzufangen. Da auf diese Weise jeder Chip vor dem Zusammenbau mit dem Substrat getestet werden kann, können Fehler in den Chips, den Anschlusspunkten und den Zuleitungen in Zusammenhang mit dem Einfügestück und an den Verbindungsstellen zwischen den Zuleitungen und den Chipkontakten erkannt werden, bevor der Chip mit dem Substrat vereinigt wird.
  • Nach dem Testvorgang werden der Chip und das Einfügestück mit dem Substrat vereinigt. Die Anordnung aus Chip und Einfügestück wird so ausgerichtet, dass die zweite Fläche des Einfügestücks und die Anschlusspunkte 48 der Oberseite des Substrats zugewandt sind und jeder Anschlusspunkt 48 einen Kontaktfleck 24 auf dem Substrat gegenübersteht. Zwischen die einander gegenüberstehenden Anschlusspunkte 48 und Kontaktflecke 24 werden Materialansammlungen eines Lots aufgetragen und mit einem "Lotaufschmelz"-Vorgang geschmolzen, damit das Lot zwischen dem Kontaktfleck und dem Anschlusspunkt eine feste Verbindung bildet und die Materialanhäufungen des Lots die Anordnung aus Chip und Einfügestück auf dem Substrat 20 mit der in 2 dargestellten Ausrichtung halten. Das Auftragen des Lots und der Aufschmelzvorgang können im Wesentlichen auf dieselbe Weise wie das Auftragen eines Lots und der Aufschmelzvorgang beim herkömmlichen Flip-Chip-Bonden erfolgen. So können die Materialanhäufungen aus dem Lot zunächst auf die Kontaktflecke 24 des Substrats aufgetragen werden, bevor die Anordnung aus Chip und Einfügestück mit dem Substrat vereinigt wird. Alternativ kann das Lot auf die Anschlusspunkte 48 aufgetragen werden und beim Aufschmelzvorgang mit den Kontaktflecken 24 verbunden werden. Typischerweise wird beim Lotaufschmelzvorgang ein Flussmittel verwendet. Da die Materialanhäufungen aus dem Lot die Anordnung aus Chip und Einfügestückfläche auf dem Substrat halten, besteht zwischen dem Einfügestück und dem Substrat ein Zwischenraum 80. Aus der Anordnung können Flussrückstände dadurch ausgespült werden, dass durch diesen Zwischenraum eine Spülflüssigkeit hindurchgeführt wird.
  • Bei einem weiteren ist das Einfügestück 42 nicht mit Zuleitungen versehen, bevor es mit dem Chip 28 vereinigt wird. Statt dessen werden Zuleitungen 50' durch Bonden gesondert hergestellter feiner Drahtstücke auf die Anschlusspunkte 48 und mit den Kontakten 40 nach dem Zusammenbau des Einfügestücks mit dem Chip aufgebracht. Die Zuleitungen 50' sind flexibel und gekrümmt, und sie sind so angeordnet, dass sie sich auf die oben erörterte Weise so verformen, dass sich jeder Kontakt 40 und das zugehörige Kontaktende der Zuleitung 50' relativ zum zugehörigen Anschlusspunkt 48 bewegen können, um eine Wärmeausdehnung aufzufangen. In 9 ist zwischen der ersten Fläche des Einfügestücks und der Oberseite des Chips eine Schicht aus einem Kleber 81 angeordnet.
  • Die in 9 dargestellte Teilanordnung kann ferner mit einer Umhüllung (nicht dargestellt) in Form einer Schicht versehen sein, die im Wesentlichen die gesamte zweite Fläche 46 des Einfügestücks 42 bedeckt und demgemäß die Öffnungen 54 auffüllt und die Zuleitungen 50' bedeckt. Die Schicht ist mit Löchern in Ausrichtung mit den Anschlusspunkten 48 versehen. Diese Löcher können durch Ätzen der Einhüllungsschicht dadurch hergestellt werden, dass diese Schicht durch einen selektiven Beschichtungsprozess wie Siebdruck oder dergleichen aufgetragen wird oder die Umhüllungsschicht bei einem selektiven Aushärtprozess aufgetragen wird. So kann die Umhüllung durch Ultraviolett- oder andere Strahlung gehärtet werden. Die Umhüllung kann auf dem gesamten Einfügestück und auf den Anschlusspunkten 48 abgeschieden werden. Nach dem Auftragen der Umhüllung kann Strahlungsenergie selektiv aufgebracht werden, so dass die Gebiete der Schicht über den Anschlusspunkten 48 ungehärtet verbleiben. Diese Schichten werden dann durch Waschen oder durch einen relativ milden Ätzvorgang entfernt, wodurch Löcher in Ausrichtung mit Anschlusspunkten 48 verbleiben. Alternativ kann die Umhüllungsschicht nicht selektiv gehärtet werden, und dann können Teile dadurch entfernt werden, dass Strahlungsenergie, wie Laserlicht, in Ausrichtung mit Anschlusspunkten 48 angewandt wird. In diesen Löchern in der Umhüllungsschicht werden Materialanhäufungen elektrisch leitenden Bondmaterials abgeschieden. Diese Materialanhäufungen treten dann mit den Kontaktflecken (nicht dargestellt) des Substrats in Kontakt, und sie werden erwärmt, so dass das Bondmaterial zwischen jedem Anschlusspunkt 48 und dem zugehörigen Kontaktfleck auf dem Substrat eine Verbindung herstellt, auf ähnliche Weise wie bei den Lötverbindungen des in 2 dargestellten Aufbaus.
  • Ein Chip kann Kontakte aufweisen, die gemäß einer Umfangsanordnung angeordnet sind, d.h. bei der alle Kontakte angrenzend an den Rand des Chips und demgemäß angrenzend an den Rand des Kontaktmustergebiets angeordnet sind. Die zentrale Zone des Kontaktmustergebiets, die an das geometrische Zentrum des Kontaktarrays angrenzt, kann frei von Kontakten sein. Bei einem derartigen Chip können die Anschlusspunkte auf dem Einfügestück mit einem "zusammenlaufenden" Muster angeordnet sein, d.h. dass der mittlere Abstand vom geometrischen Zentrum des Kontaktarrays zu den Anschlusspunkten auf dem Einfügestück kleiner als der mittlere Abstand von diesem geometrischen Zentrum zu den Kontakten auf dem Chip ist. Einige der Anschlusspunkte sind im Gebiet des Einfügestücks über der zentralen, kontaktfreien Zone des Kontaktmustergebiets angeordnet. Diese Anordnung kann für eine im Wesentlichen gleichmäßige Verteilung von Anschlusspunkten über ein Gebiet sorgen, das dem Kontaktmustergebiet entspricht. Dies sorgt für einen Abstand zwischen benachbarten Anschlusspunkten, der größer als der Abstand zwischen benachbarten Kontakten ist. Eine derartige Anordnung erlaubt eine Verbindung von Chips mit peripheren Kontaktarrays zu Gebietsarrays von Kontaktflecken auf dem Substrat. So können Chips, die ursprünglich für herkömmliche Bondprozesse wie automatisches Bonden mittels eines Bandträgers vorgesehen sind, leicht und wirtschaftlich an Substrate mit kompakten Kontaktfleckenarrays, ähnlich wie denen, die beim Flip-Chip-Bonden verwendet werden, angepasst werden.
  • Chips können in Form eines Wafers vorhanden sein, der eine Vielzahl von Chips enthält, die alle dasselbe Design oder verschiedene Designs haben. Auf den den Wafer bildenden einzelnen Chips können individuelle, getrennte Einfügestücke positioniert werden, und die Einfügestücke können wie oben erörtert, mit den Chips zusammengebaut werden. Bei diesem Vorgang werden die Kontakte auf jedem Chip mit den Zuleitungen und den Anschlusspunkten jedes Einfügestücks verbunden. Nachdem die Einfügestücke an den Chips angebracht wurden, und wünschenswerterweise nach einem Einhüllen der Verbindungsstellen zwischen den Zuleitungen jedes Einfügestücks und den Kontakten jedes Chips, werden die einzelnen Chips vom Wafer und voneinander getrennt, wie durch Zerschneiden des Wafers unter Verwendung einer herkömmlichen Waferzerlege- oder "Zerteil"-Einrichtung, wie sie allgemein dazu verwendet wird, einzelne Chips ohne Einfügestücke abzutrennen. Diese Prozedur ergibt eine Vielzahl von Teilanordnungen von Chips und Einfügestücken, die jeweils an einem einzelnen Substrat angebracht werden können.
  • Alternativ kann ein Wafer mit einer Vielzahl von Chips mit einer Lage zusammengebaut werden, die eine Vielzahl von Einfügestücken enthält. Wiederum werden die Kontakte auf jedem Chip mit den Anschlusspunkten und den Zuleitungen eines individuellen Einfügestücks über den speziellen Chip verbunden. Der Wafer und die Lage werden nach diesem Vorgang zertrennt, wünschenswerterweise nach einem Umhüllen der Zuleitungen, um für einzelne Teilanordnungen mit jeweils einem Chip und einem Einfügestück zu sorgen.
  • Einfügestücke können auch in Form einer Lage bereitgestellt werden, die mehrere Einfügestücke, wie ein Einfügestück, enthält, an vorbestimmten Relativpositionen entsprechend den Positionen von Chips bei einem fertiggestellten Aufbau mit einem Substrat. Chips können an den einzelnen Einfügestücken angebracht werden, und der Gesamtaufbau aus mehreren Chips und der Lage mit mehreren Einfügestücken können an einem Substrat angebracht werden. Jedes Einfügestück in einem derartigen Aufbau enthält wünschenswerterweise ein Muster von Anschlusspunkten und Zuleitungen, wie oben erörtert. Diese Variante der Montageprozeduren sorgt für eine Vereinigung mehrerer Chips zu einer größeren Teilanordnung, bevor ein Verbinden mit dem Substrat erfolgt.
  • Ein in dem in 11 gezeigten Beispiel verwendeter Halbleiterchip 820 verfügt über eine im Wesentlichen ebene Vorderseite 822 (die in 11 erkennbare Seite) mit einem zentralen Bereich 824 angrenzend an das geometrische Zentrum der Seite sowie einem Randbereich 826 angrenzend an die die Seite 822 begrenzenden Ränder 828. Die Vorderseite oder kontakttragende Seite 822 des Chips soll die Oberseite des Chips bilden. So ist, wenn Richtungen spezifiziert werden, die aus der Vorderseite 822 heraus und vom Chip wegzeigende Seite, d.h. die Richtung, die in 11 aus der Zeichenebene zum Betrachter zeigt, die Richtung nach oben. Die Richtung nach unten ist die entgegengesetzte Richtung. Wie bei der vorliegenden Offenbarung in Zusammenhang mit einem Halbleiterchipaufbau verwendet, sollen derartige Begriffe so verstanden werden, dass sie auf dieser Übereinkunft beruhen, und sie sollen nicht so verstanden werden, dass sie irgendwelche speziellen Richtungen in Bezug auf den normalen Schwerkraft-Bezugsrahmen beinhalten sollen. Der Chip 820 verfügt auch über mehrere in Reihen 832 angeordnete Randkontakte 830, wobei eine derartige Reihe an jeden Rand 828 des Chips angrenzt. Die Reihen 832 schneiden einander nicht, sondern sie enden statt dessen mit nennenswerten Abständen von den Ecken des Chips, so dass die Ecken 834 frei von Randkontakten 830 sind. Auch der zentrale Bereich 824 der Chipvorderseite 822 ist frei von Kontakten. Die Kontakte 830 in jeder Reihe 832 sind in sehr engen Abständen angeordnet, mit typischerweise ungefähr 100 bis ungefähr 250 Mikrometern vom Zentrum zum Zentrum. Dieser Abstand vom Zentrum zum Zentrum ist für Drahtbonden oder automatisiertes Bonden mittels eines Bandträgers angemessen. Diese Chipkonfiguration ist für Chips mit einer hohen Anzahl von I/O-Anschlüssen typisch, wie ursprünglich zur Verwendung bei Drahtbondsystemen oder Systemen mit automatischem Bonden mittels eines Bandträgers vorgesehen.
  • Mit einem Chip 820 wird ein lagenförmiges, dielektrisches Einfügestück 836 zusammengebaut. Das Einfügestück 836 verfügt über eine flexible obere Schicht 838 (13) aus einer dünnen Lage eines Materials mit relativ hohem Elastizitätsmodul sowie einer nachgiebigen unteren Schicht 840 aus einem Material mit relativ niedrigem Elastizitätsmodul. Das Material der oberen Schicht 838 mit hohem Modul kann ein Polymer wie ein Polyimid oder ein anderes wärmehärtendes Polymer, ein Fluorpolymer oder ein thermoplastisches Polymer sein. Das nachgiebige Material der unteren Schicht 840 mit niedrigem Modul kann ein Elastomer sein. Wünschenswerterweise verfügt das Material mit niedrigem Modul über elastische Eigenschaften (einschließlich des Elastizitätsmoduls), die mit denen von Weichkautschuk vergleichbar sind, mit einer durch ein Härteprüfgeräts gemessenen Härte von ungefähr 20 bis 70 Shore A. Das Einfügestück 836 verfügt über eine durch die untere Schicht 840 gebildete erste oder Unterseite 842 und eine durch die obere Schicht 838 gebildete zweite oder Oberseite 844. Die untere, nachgiebige Schicht 840 verfügt über Löcher oder Hohlräume 841 zwischen Materialanhäufungen 843 des Materials mit niedrigem Modul.
  • Das Einfügestück 836 verfügt über Ränder 846, die die Flächen 842 und 844 begrenzen und sich zwischen diesen erstrecken. Das Einfügestück verfügt auch über eine Vielzahl zentraler Anschlusspunkte 848, die über die zweite oder Oberseite 844 verteilt sind. Die Anschlusspunkte 848 sind mit im Wesentlichen gleichen Zwischenräume so auf der Fläche 844 verteilt, dass sie ein "Flächenarray" bilden. Die Abmessungen des Einfügestücks 836 in der Ebene der Oberseite 844 sind kleiner als die entspre chenden Abmessungen des Chips 820 in der Ebene der Vorderseite 822. Die Anzahl der zentralen Anschlusspunkte 848 kann ungefähr der Anzahl peripherer Kontakte 830 auf dem Halbleiterchip entsprechen. Jedoch ist der lineare Mitte-Mitte-Abstand zwischen benachbarten zentralen Anschlusspunkten 848 wesentlich größer als der Mitte-Mitte-Abstand zwischen benachbarten peripheren Kontakten 830 auf dem Chip, da die zentralen Kontakte 848 im Wesentlichen gleichmäßigen verteilt sind, anstatt dass sie nur auf einige wenige Reihen konzentriert wären. Jeder zentrale Anschlusspunkt 848 ist mit einer der Materialanhäufungen 843 des Materials mit niedrigem Modul in der nachgiebigen Schicht 840 ausgerichtet, wohingegen die Löcher 841 in der nachgiebigen Schicht nicht mit den zentralen Anschlusspunkten 848 ausgerichtet sind. Bei einer weiteren Variante können die Löcher mit Anschlusspunkten 848 ausgerichtet sein. Bei einer weiteren Variante können die Löcher zusammenhängend ausgebildet sein, wohingegen die Materialanhäufungen des Materials mit niedrigem Modul gesonderte Stäbe oder Säulen bilden, die ganz von derartigen kontinuierlichen Löchern umgeben sind.
  • Wie am besten aus 13 erkennbar, ist jeder zentrale Anschlusspunkt 848 mit einer Teilzuleitung 50 und einem Bondanschlusspunkt 852 verbunden, die einstückig mit dem zentralen Anschlusspunkt ausgebildet sind. Zentrale Anschlusspunkte 848, Teilzuleitungen 50 und Bondanschlusspunkte 852 können aus im wesentlichen jedem beliebigen elektrisch leitenden Material bestehen, jedoch bestehen sie vorzugsweise aus einem metallischen Material wie Kupfer und Kupferlegierungen, Edelmetallen und Edelmetallegierungen. Diese Komponenten werden typischerweise durch herkömmliche fotolithografische Ätz- oder Abscheidungstechniken auf der Ober- oder zweiten Seite 844 des Einfügestücks 836 hergestellt. Die Bondanschlusspunkte 832 sind in Reihen 54 angrenzend an die Ränder 846 des Einfügestücks angeordnet. Wie am besten aus 12 erkennbar, existieren vier derartige Reihen 54 von Bondanschlusspunkten, wobei eine benachbart zu jedem Rand des Einfügestücks liegt.
  • Bei diesem Montageverfahren wird das Einfügestück 836 mit den vorgefertigten Anschlusspunkten 848, den Teilzuleitungen 50 und den Bondanschlusspunkten 852 darauf so auf den Chip 820 positioniert, dass die erste Seite 842 des Einfügestücks der Vorderseite 822 des Chips zugewandt ist und die Ränder 846 des Einfügestücks innerhalb der Reihen 832 der Randkontakte 830 auf dem Chip angeordnet sind. Bondkontaktanschlüsse 832 werden durch einen herkömmlichen Drahtbondvorgang elektrisch mit Kontakten 830 auf dem Chip verbunden. Die Anordnung der Bondanschlusspunkte 852 in Reihen parallel zu den Reihen von Randkontakten 830 auf dem Chip, benachbart zu diesen, erleichtert den Drahtbondprozess erheblich. Die beim Drahtbondvorgang aufgebrachten feinen, flexiblen Bonddrähte 856 verschmelzen mit den Bondanschlusspunkten 852 und den Teilzuleitungen 50 auf dem Einfügestück, um zusammengesetzte Zuleitun gen zu bilden, die sich von den Randkontakten des Chips zu den zentralen Anschlusspunkten auf dem Einfügestück erstrecken. Wie am besten anhand von 13 erkennbar, erstreckt sich jede derartige zusammengesetzte Zuleitung von einem Randkontakt 830 auf zentrale Weise zu einem zugehörigen zentralen Anschlusspunkt 848. Jede derartige zusammengesetzte Zuleitung erstreckt sich über den Rand 846 des Einfügestücks.
  • Im nächsten Verfahrensstadium Stadium wird ein dielektrisches Umhüllungs- oder Lotmaskierungsmaterial mit niedrigem Elastizitätsmodul wie ein Silikonkautschuk oder ein anderes gießbares Polymer 858 (14) auf das Einfügestück und den Chip und auf die Bonddrähte 856 aufgetragen. Die Umhüllung wird so aufgetragen, dass Löcher 860 in Ausrichtung mit jedem der zentralen Anschlusspunkte 848 auf dem Einfügestück verbleiben. Dies kann so bewerkstelligt werden, wie dies oben anhand des Aufbaus nach 9 erörtert wurde. In diesem Stadium ist die Anordnung relativ stabil und kann leicht gehandhabt werden. So sind die Drähte 856 durch die Umhüllung vollständig geschützt.
  • Entweder vor oder nach dem Auftragen der Umhüllung 858 können der Chip und alle innerhalb des Aufbaus hergestellten Verbindungen dadurch getestet werden, dass zeitweilige elektrische Verbindungen mit den zentralen Anschlusspunkten 848 hergestellt werden. Da die zentralen Anschlusspunkte 848 mit erheblichen Mitte-Mitte-Abständen vorliegen, können sie leicht mit Prüfspitzen wie dem schematisch in 14 dargestellten Satz 862 mit mehreren Prüfspitzen kontaktiert werden. Darüber hinaus ist, da die untere Schicht 840 des Einfügestücks nachgiebig ist, jeder zentrale Anschlusspunkt 848 zur Vorderseite 822 des Chips 820 hin, und von dieser weg, auslenkbar. So kann die untere Schicht durch die Spitzen 864 des Satzes 862 von Prüfspitzen zusammengedrückt werden. Dies erleichtert es sehr, guten elektrischen Kontakt zwischen einer Vielzahl von Prüfspitzen und einer Vielzahl von zentralen Anschlusspunkten gleichzeitig herzustellen, und dies erleichtert demgemäß stark das elektrische Testen des Chips und der anderen Komponenten des Aufbaus. Die Konfiguration der nachgiebigen Schicht 840 trägt zu diesem Vorgang bei. Jede Materialanhäufung 843 des Materials mit niedrigem Modul sorgt für eine Unterstützung und Halterung der ausgerichteten Anschlusspunkte 848. Da die Spitzen 864 des Satzes 862 von Prüfspitzen mit den Anschlusspunkten in Kontakt stehen, wird jede Materialanhäufung 843 in der vertikalen Richtung zusammengedrückt und zeigt daher die Tendenz, in horizontaler Richtung, parallel zur Ebene des Chips, aufzuwölben. Löcher 841 sorgen für Raum für ein derartiges Aufwölben. Jeder Anschlusspunkt 848 kann sich im Wesentlichen unabhängig von den anderen Anschlusspunkten nach unten zum Chip hin bewegen. Die nachgiebige Schicht 840 muss nur für eine ausreichende Abwärtsbewegung von Anschlusspunkten 848 sorgen, um Toleranzen der Komponenten und der Testeinrichtung dadurch aufzufangen, dass Differenzen der Vertikalposition zwischen benachbarten Anschlusspunkten und/oder Prüfspitzen aufgefangen werden. Typischerweise reicht eine Nachgiebigkeit von ungefähr 0,125 mm oder weniger aus. Z. B. kann die nachgiebige Schicht 840 ungefähr 0,2 mm dick sein.
  • Obwohl der Satz 862 von Prüfspitzen schematisch so dargestellt ist, dass er nur einige wenige Spitzen 864 enthält, kann er tatsächlich eine vollständige Besetzung von Spitzen 864 mit einer Anzahl entsprechend der Anzahl von Anschlusspunkten 848 aufweisen, so dass alle Anschlusspunkte 848 gleichzeitig kontaktiert werden können. Die Spitzen des Satzes 862 von Prüfspitzen können stabil an einem gemeinsamen Halter 865 angebracht sein. Daher kann der Satz von Prüfspitzen stabil, zuverlässig und beständig sein. Die spezielle Form der Spitzen 864 ist nicht kritisch. Jedoch können die Spitzen 864 wünschenswerterweise als kleine Metallkugeln ausgebildet sein, die durch Lötverbindung mit dem Halter 865 verbunden sind. Der Halter 865 kann seinerseits ein Keramikkörper mit geeigneten Innenzuleitungen sein, ähnlich einem herkömmlichen Halbleitersubstrat. Da der Satz von Prüfspitzen gleichzeitige Verbindungen mit allen Anschlusspunkten in der Teilanordnung herstellen kann, und da der Satz von Prüfspitzenabmessungen und eine Konfiguration ähnlich einem tatsächlichen Substrat aufweisen kann, kann die unter Verwendung der Prüfspitze hergestellte zeitweilige elektrische Verbindung für einen realistischen Test der Teilanordnung aus Chip und Einfügestück sorgen. Insbesondere enthält der Satz von Prüfspitzen keine langen Zuleitungen, die zu unerwünschten Induktivitäten und/oder Kapazitäten führen können. Demgemäß kann der Satz von Prüfspitzen dazu verwendet werden, den Chip mit voller Geschwindigkeit zu testen und zu betreiben. Da der Satz von Prüfspitzen eine einfache, wirtschaftliche Vorrichtung bilden kann, können viele derartige Sätze von Prüfspitzen in einer Herstellanlage bereitgestellt werden, so dass jeder Chip für eine längere Periode getestet werden kann.
  • Im nächsten Stadium des Montagevorgangs nach dem Testen wird die Teilanordnung aus Chip und Einfügestück einem Substrat gegenüber angeordnet, das elektrische Kontaktflecke trägt. Die Anordnung wird so auf dem Substrat positioniert, dass die zentralen Anschlusspunkte 848 auf die elektrischen Kontaktflecke auf dem Substrat zuweisen und jeder zentrale Anschlusspunkt 848 mit einem Kontaktfleck ausgerichtet ist. Zwischen den zentralen Anschlusspunkten und den Kontaktflecken des Substrats können Materialanhäufungen aus einem elektrisch leitenden Bondmaterial wie einem Lot oder einem elektrisch leitenden Kleber angebracht werden. Es wird dann dafür gesorgt, dass diese Materialanhäufungen fließen und eine Verbindung mit den zentralen Anschlusspunkten 848 und den Kontaktflecken herstellen, um dadurch mechanische und elektrische Verbindungen zwischen den zentralen Anschlusspunkten und den Kontaktflecken zu bilden. Dieses Verfahrensstadium kann im Wesentlichen dieselben Techniken nutzen, wie sie bei einer Oberflächenmontage-Technik zum Aufbauen von Komponenten auf gedruckten Leiterplatten verwendet werden. Da die zentralen Anschlusspunkte 848 mit erheblichen Mitte-Mitte-Abständen angeordnet sind, können standardmäßige Oberflächenmontagetechniken ohne Schwierigkeit verwendet werden. Z.B. kann eine hohe Anzahl von I/O-Anschlüssen mit Mitte-Mitte-Abständen von 10 bis 25 Mil (250 bis 625 Mikrometer) erzielt werden. Bei einer alternativen Anordnung kann jeder Kontaktfleck auf dem Substrat ein trennbarer Mikrominiaturverbinder wie eine Buchsenanordnung sein, und an jedem Anschlusspunkt kann ein passender trennbarer Verbinder vorhanden sein. Z.B. kann jeder Anschlusspunkt 848 einen Miniaturstift aufweisen, der so ausgebildet ist, dass er in eine derartige Buchse eingreift. In diesem Fall dienen die Stifte als Maßnahme zum Verbinden von Anschlusspunkten 848 mit den Kontaktflecken des Substrats. Die Umhüllungs- oder Lötmaskierungsschicht kann mit Metallringen versehen sein, die jedes Loch 860 und demgemäß jeden Anschlusspunkt 848 umgeben. Jeder derartige Ring bildet einen vorbestimmten Bereich, der durch Lot benetzt werden kann und so das Lot an jeder Verbindungsstelle auf ein vorbestimmtes Gebiet eingrenzt. Auch können kleine Stummel, Kugeln oder Stifte in den Löchern der Lotmaskierungsschicht in elektrischem Kontakt mit den Anschlusspunkten 848 positioniert sein, und diese Stummel können an ein Substrat gelötet werden.
  • Soweit jeder Randkontakt 830 auf dem Chip mit einem der zentralen Anschlusspunkte 848 auf dem Einfügestück verbunden wird und jeder derartige zentrale Anschlusspunkt mit einem der Kontaktflecke auf dem Substrat verbunden wird, wird jeder Randkontakt 830 mit einem der Kontaktflecke auf dem Substrat verbunden. Der Substratkontaktfleck kann selbstverständlich durch herkömmliche Verbindungen (nicht dargestellt) im Substrat mit anderen Elementen einer elektrischen Schaltung verbunden werden. Z.B. kann das Substrat eine Leiterplatte, eine Schalttafel oder ein Hybridschaltungssubstrat mit verschiedenen elektronischen Elementen zusätzlich zum Chip 820 sein.
  • Die Verbindungen zwischen dem Chip und dem Substrat (zwischen Randkontakten 830 und Kontaktflecken) sind im Gebiet des Chips selbst untergebracht, d.h. innerhalb des vom Chip 820 belegten Gebiets auf dem Substrat. So wird kein Raum auf der Fläche des Substrats durch ein herkömmliches "auseinanderlaufendes" Muster vom Verbindungen vergeudet. Darüber hinaus ist die Anordnung gegen Wärmezyklen im Wesentlichen beständig. Jede der zusammengesetzten Zuleitungen, die einen der Chip-Randkontakte und einen der zentralen Anschlusspunkte 848 auf dem Einfügestück verbinden, ist flexibel. So sind die Teilzuleitungen 50 (13) auf der Oberfläche des Ein fügestücks selbst vorzugsweise flexibel, und es sind auch die feinen Bonddrähte 856 flexibel. Das Einfügestück selbst und insbesondere die obere Schicht 838 und die untere nachgiebige Schicht 840 können flexibel sein. Demgemäß kann eine erhebliche Bewegung von Anschlusspunkten 848 auf dem Einfügestück relativ zu Kontakten 830 auf dem Chip in Richtungen parallel zur Vorderseite des Chips auftreten. Eine derartige Bewegung kann aufgefangen werden, ohne dass wesentliche Kräfte auf die Verbindungsstellen zwischen den Zuleitungen und den Chipkontakten wirken. Während des Gebrauchs des Aufbaus können Wärmeexpansionsdifferenzen zwischen dem Chip 820 und dem Substrat zu einer merklichen Auslenkung der Kontaktflecke auf dem Substrat relativ zu Randkontakten 830 auf dem Chip führen. Insoweit die zentralen Anschlusspunkte 848 des Einfügestücks durch relativ steife, nicht nachgiebige leitende Materialanhäufungen mit den Kontaktflecken des Substrats verbunden sind, zeigen die zentralen Anschlüsse die Tendenz, sich mit den Kontaktflecken zu bewegen. Jedoch wird eine derartige Bewegung leicht aufgefangen und führt demgemäß nicht zu erheblichen Belastungen an den Verbindungen zwischen den zentralen Anschlüssen und Kontaktflecken.
  • Der in 15 dargestellte Aufbau verfügt über ein Einfügestück 836' ähnlich dem oben anhand von 11 bis 14 erörterten Einfügestück. Jedoch weisen die vorgefertigten, den Anschlusspunkten 848' zugeordneten Zuleitungen 850' äußere oder Kontaktabschnitte 854' auf, die sich über den Rand 846' des Einfügestücks nach außen erstrecken. Wenn die vorgefertigten Zuleitungen 850' auf der oberen Schicht 838' des Einfügestücks angeordnet werden, überqueren die vorgefertigten Zuleitungen den Rand 846' des Einfügestücks in beachtlicher Höhe über der ersten oder Unterseite 842' des Einfügestücks. Die vorstehenden äußeren Abschnitte 854' sind nach unten zur ersten Fläche 842' des Einfügestücks gekrümmt. Diese Krümmung wird wünschenswerterweise während der Herstellung des Einfügestücks und der Zuleitungen hergestellt, bevor das Einfügestück mit dem Chip zusammengebaut wird. Beim Montagevorgang wird das Einfügestück 836', auf dem die Zuleitungen 850' und die Anschlusspunkte 848' bereits montiert sind, so auf dem Chip 820' positioniert, dass die äußeren Abschnitte 854' mit den Kontakten 830' des Chips ausgerichtet sind. Die Krümmung der Zuleitungen liegt unter den äußeren oder Kontaktabschnitten 854' in enger Nachbarschaft zu den Chipkontakten 830'. Dann wird ein Werkzeug 855 zur Einwirkung auf die äußeren Abschnitte 854' gebracht, um diese einer Kraft aufzusetzen, um so die Zuleitungen 854' in Eingriff mit den Chipkontakten 830' zu drücken, um die äußeren Abschnitte 854 der Zuleitungen 850' direkt mit den Chipkontakten zu verbinden. Typischerweise wird durch das Werkzeug 855 Druck gemeinsam mit Wärme und/oder Ultraschallenergie ausgeübt. Dieses Verfahrensstadium kann herkömmliche Thermokompressions- oder Ultraschallbondtechniken verwenden, wie sie herkömmlicherweise dazu verwendet werden, innere Zulei tungen bei einem automatisierten Bondvorgang mittels eines Bandträgers oder einem "TAB"-Vorgang anzubonden. Dieser Bondvorgang sorgt für eine Verbindung zwischen jedem Chipkontakt 850' und einem der Anschlusspunkte 848' auf dem Einfügestück, ohne dass irgendein dazwischenliegender Drahtbondvorgang erforderlich wäre. Wenn einmal die Kontakte und die Anschlusspunkte auf diese Weise verbunden sind, kann die sich ergebende Teilanordnung im Wesentlichen auf dieselbe Weise, wie sie oben erörtert ist, vergossen und mit einem Substrat verbunden werden. Da die Zuleitungen 850' flexibel sind, sind die Anschlusspunkte 848' in Bezug auf die Kontakte 830' beweglich, um eine Wärmeausdehnung zu kompensieren.
  • Die bei dieser Struktur verwendeten Anschlusspunkte 848' und Zuleitungen 850' können durch Fotolithografietechniken hergestellt werden. Z.B. kann das Einfügestück zunächst durch eine massive Kupferfolie oder ein anderes Metall, das die zweite Fläche 844' bedeckt und sich über die Ränder 846' hinaus erstreckt, hergestellt werden. Die sich über die Ränder des Einfügestücks erstreckenden Abschnitte der Metallfolie können ausgebaucht werden, um zur Wirkung einer Abwärtskrümmung zu führen. Die Oberfläche der Metallschicht, die weg vom Einfügestück nach oben hin (in der Zeichnung in 15 nach oben) zeigt, kann durch ein herkömmliches Fotoresistmuster so bedeckt werden, dass der Fotoresist die den Anschlusspunkten 848' und den Zuleitungen 850' entsprechenden Gebiete bedeckt. Die entgegengesetzte Fläche der Folie kann in den Gebieten, die sich über die Ränder 846' des Einfügestücks hinaus erstrecken, mit einem weiteren Fotoresist bedeckt werden. Dann kann die Folie einer Ätzlösung ausgesetzt werden, um die nicht durch den Fotoresist bedeckten Gebiete auf der Oberseite zu entfernen, d.h. alle Gebiete der Metallfolie außer den Anschlusspunkten 848' und den Zuleitungen 850' zu entfernen. Der Fotoresist kann entfernt werden, wobei das Einfügestück mit den Anschlusspunkten und den Zuleitungen auf ihm verbleibt. Die der Metallfolie durch Ausbauchen verliehene Krümmung sorgt für die gewünschte Abwärtskrümmung in den äußeren Abschnitten 854' der Zuleitungen. Alternativ können die Zuleitungen nach dem Ätzen unter Verwendung eines Formungsstempels umgebogen werden. Bei einem noch anderen Verfahren zur Zuleitungsherstellung kann das dielektrische Einfügestück, oder eine der im Wesentlichen ebenen dielektrischen Schichten, die das Einfügestück bilden, mit Merkmalen versehen sein, die aus der Ebene der Schichten vorstehen, wie Höckern oder länglichen Rippen. Die Zuleitungen können durch Abscheiden von Metall oder einem anderen leitenden Material so hergestellt werden, dass Zuleitungen gebildet sind, die sich über die vorstehenden Merkmale hinweg erstrecken, wobei dann diejenigen Teile der dielektrischen Schicht oder des Einfügestücks, die die vorstehenden Merkmale bilden, entfernt werden, wie durch selektives Ätzen der dielektrischen Schicht, wodurch Zuleitungen zurückbleiben, die aus der Ebene heraus gekrümmt sind. Der Schritt des Abscheidens des leitenden Materials zum Herstellen der Zuleitungen kann durch selektives Abscheiden des leitenden Materials unter Verwendung herkömmlicher Techniken oder durch Abscheiden eines leitenden Materials und durch selektives Ätzen oder anderes Entfernen desselben vor dem Ätzen der dielektrischen Schicht ausgeführt werden.
  • Eine alternative, im Wesentlichen ähnliche Anordnung, verfügt über ein Einfügestück mit einer flexiblen oberen Schicht, ähnlich der oberen Schicht 838 beim oben anhand von 11–14 erörterten Einfügestück. Anschlusspunkte und Zuleitungen sind auf der ersten oder Unterseite dieser Schicht so positioniert, dass die Anschlusspunkte zum Chip zeigen, wenn die Schicht auf dem Chip positioniert ist. Das Einfügestück kann auch eine gesonderte nachgiebige untere Schicht enthalten, die zwischen der oberen Schicht und der Vorderseite des Chips angeordnet ist und auch unterhalb Anschlusspunkten, d.h. zwischen diesen und dem Chip angeordnet ist. Die nachgiebige Schicht kann auf der Chipfläche positioniert werden, bevor die obere Schicht und die Anschlusspunkte auf der nachgiebigen Schicht positioniert werden. In diesem Fall kann die nachgiebige Schicht auf ihrer Ober- und ihrer Unterseite Kleber tragen, um die obere Schicht mit dem Chip zu verbinden. Da die nachgiebige Schicht weich ist, verbleibt die obere Schicht selbst dann flexibel, wenn sie über die nachgiebige Schicht mit dem Chip verbunden ist, und die Anschlusspunkte sind immer noch in Bezug auf die Kontakte in einer Richtung parallel zur Fläche des Chips beweglich. Alternativ kann die nachgiebige Schicht aus einem teilgehärteten Elastomer, wie einen sogenannten Silikonelastomer der "Stufe B" hergestellt sein. Nach dem Aufbau der oberen Schicht kann dieses teilweise gehärtete Material vollständig gehärtet werden, wie durch Erwärmung, was bewirkt, dass sich das Elastomer mit der oberen Schicht und der Chipoberfläche verbindet. Bei dieser Anordnung sind die Anschlusspunkte unter der oberen Schicht angeordnet. Um für Zugriff auf die Anschlusspunkte von der zweiten oder Oberseite des Einfügestücks her zu sorgen, wird die obere Schicht des Einfügestücks durchlöchert, wie durch Einstrahlen von Strahlungsenergie von einer Strahlungsenergiequelle wie einem Laser, und zwar in Ausrichtung mit den Anschlusspunkten, um dadurch Löcher in Ausrichtung mit diesen zu erzeugen. Wenn die Löcher einmal ausgebildet sind, kann die sich ergebende Teilanordnung auf dieselbe Weise wie oben erörtert, mit einem Substrat verbunden werden. Diese Löcher können hergestellt werden, bevor das Einfügestück mit dem Chip verbunden wird, und tatsächlich können sie hergestellt werden, bevor die Anschlusspunkte auf dem Einfügestück positioniert werden. Bei einer weiteren alternativen Anordnung können die Anschlusspunkte und die Zuleitungen auf der nachgiebigen Schicht selbst angebracht werden.
  • Der in 16 dargestellte Aufbau ist demjenigen nach 15 ähnlich. Jedoch verfügen die außenliegenden Abschnitte 8354 von Zuleitungen 8350 über äußere Fortsätze, die sich über periphere bzw. Randkontakte 8330 des Chips hinaus erstrecken. Diese äußeren Fortsätze sind an einem Befestigungs- bzw. Sicherungselement 8361 befestigt. Obwohl in 16 nur ein Sicherungselement 8361 erkennbar ist, ist deutlich zu beachten, dass an jedem Rand eines Einfügestücks 8336, wie in 17 erkennbar, ein ähnliches Sicherungselement 8361 vorhanden ist. Jedes Sicherungselement dient dazu, die äußeren Abschnitte der Zuleitungen zu verstärken und abzustützen und ein unerwünschtes Verbiegen der Zuleitungen in Richtungen parallel zu den Flächen des Einfügestücks und des Chips während der Montage zu verhindern. Die zentralen Anschlusspunkte 8348 und die Randkontakt-Zuleitungen 8350, die dem Einfügestück 8336 zugeordnet sind, sind auf der ersten oder dem Chip zugewandten Fläche 8342 der oberen Schicht 8338 des Einfügestücks angeordnet. Wie am besten aus 17 erkennbar, sind die Sicherungselemente 8361 durch Brückenelemente 8363 mit dem Einfügestück 8336 verbunden. Die Brückenelemente sind an in gegenseitigen Abständen angeordneten Stellen über den Umfang des Einfügestücks angeordnet. Vorzugsweise sind das Einfügestück, die Sicherungselemente und die Brückenelemente als einstückige Einheit ausgebildet. Alle diese Komponenten können Teile einer einstückigen Lage aus einem dielektrischen Material sein. So können das Einfügestück 8336, die Brückenelemente 8363 und die Sicherungselemente 8361 alle als Teil eines langgestreckten Bands 8381 (17) ausgebildet sein, das mehrere Einfügestücke 8336 aufweisen kann, von denen jedes über zugeordnete Sicherungselemente und Brückenelemente verfügt. Das Band kann auch Abfall- oder Beschneidungsgebiete 8383 aufweisen. Während der verschiedene Montage- und Handhabungsvorgänge können die Einfügestücke und die Chips durch den Prozess des Vorschiebens des Bands vorgeschoben werden.
  • Brückenelemente 8363 sind an den Ecken des Einfügestücks angeordnet. Der bei diesem Aufbau verwendete Chip 8320 verfügt über vier Reihen 8332 von Randkontakten 8330, wobei die Reihen ein im Wesentlichen rechteckiges Muster bilden. Jedoch enden die Reihen der Randkontakte kurz vor den Ecken dieses Rechteckmusters, so dass die Eckbereiche des Musters im Wesentlichen frei von Kontakten 8330 sind. Brückenelemente 8363 liegen über diesen Eckbereichen, und sie bedecken demgemäß keinen der Kontakte 8330.
  • Jedes Sicherungselement 8361 verfügt über eine obere Schicht 8301 (16). Jedes Sicherungselement verfügt über einen inneren Rand 8365, der sich im Wesentlichen parallel zu einem Rand 8346 des Einfügestücks erstreckt, so dass diese parallelen Ränder einen länglichen Schlitz 8367 zwischen dem Sicherungselement und dem Einfügestück bilden. Schlitze 8367 sind mit den Reihen 8332 der Chip-Randkontakte 8330 ausgerichtet. Die Randkontakt-Zuleitungen 8350 erstrecken sich über die Schlitze 8367, wobei die äußeren Fortsätze 8354 dieser Zuleitungen an den Sicherungselementen 8361 angebracht sind, so dass jede Randkontakt-Zuleitung 8350 sowohl durch das Einfügestück als auch das Sicherungselement gehalten wird.
  • Jedes Sicherungselement 8361 verfügt über eine einzelne Reihe äußerer Anschlusspunkte 8372, die sich im Wesentlichen parallel zum benachbarten Schlitz 8367 erstrecken. Die äußeren Anschlusspunkte 8372 sind auf der ersten oder dem Chip zugewandten Fläche 8369 der oberen Schicht 8301 jedes Sicherungselements 8361 angeordnet. Äußere Anschlusszuleitungen 8374 (16) erstrecken sich von den äußeren Anschlusspunkten 8372 über die Schlitze 8367 nach innen. Jede derartige äußere Anschlusszuleitung verfügt über ein inneres Ende 8367, das am Einfügestück 8336 befestigt ist. So erstrecken sich sowohl die äußeren Anschlusszuleitungen 8372 als auch die Randkontakt-Zuleitungen 8350 über den Schlitz 8367. Diese Zuleitungen liegen entlang der Länge jedes Schlitzes 8367 vermischt vor.
  • Im Einfügestück und in der oberen Schicht jedes Sicherungselements sind Löcher 8360 in Ausrichtung mit den zentralen Anschlusspunkten 8348 und den äußeren Anschlusspunkten 8372 vorhanden, so dass die zentralen und die äußeren Anschlusspunkte von den zweiten Flächen des Einfügestücks und der Sicherungselemente her, d.h. von der vom Chip wegzeigenden Fläche, zugänglich sind.
  • Das Einfügestück 8336 verfügt über eine nachgiebige untere Schicht 8340, und jedes Sicherungselement 8361 kann eine nachgiebige untere Schicht 8303 (16) aufweisen. Alle diese nachgiebigen Schichten können den oben erörterten nachgiebigen Schichten ähnlich sein, und sie können zum Erhöhen ihrer Nachgiebigkeit Löcher (nicht dargestellt) beinhalten. Die nachgiebigen Schichten des Einfügestücks und der Sicherungselemente können gesondert von diesen Komponenten hergestellt und montiert werden, oder sie können in das Band 8381 eingeschlossen sein.
  • Die Zuleitungen und die Anschlusspunkte können vor Ort auf dem Einfügestück und den Sicherungselementen durch einen Ätzprozess, ähnlich den oben beschriebenen, ausgebildet werden. Auf die dielektrische Lage, die schließlich die obere Schicht 8338 des Einfügestücks und die oberen Schichten 8301 der Sicherungselemente bildet, kann eine Kupfer- oder andere Metallfolie auflaminiert werden und dann mit einem Fotoresistmuster bedeckt und geätzt werden, um die verschiedenen Anschlusspunkte und Zuleitungen zu bilden. Löcher 8360 und Schlitze 8367 können nach den Anschlusspunkten und Zuleitungen durch selektives Aufbringen von Strahlungsenergie wie Laserstrahlung auf die Folie zum selektiven Entfernen von Abschnitten der Folie ausgebildet werden. Alternativ können die Schlitze und Löcher vor den Zuleitungen und Anschlusspunkten ausgebildet werden, wie durch Ätzen oder mechanisches Stanzen der dielektrischen Lage. Dann können die Zuleitungen und Anschlusspunkte durch Auftragen und selektives Ätzen einer Metallschicht hergestellt werden. In diesem Fall sollten die Löcher und Schlitze in der dielektrischen Lage zeitweilig mit einem Resist gefüllt werden, um ein unerwünschtes Ätzen der Zuleitungen und der Anschlusspunkte durch ein Ätzmittel zu verhindern, das durch die Löcher und die Schlitze eindringt. Die Randkontakt-Zuleitungen 8350 und die äußeren Anschlusszuleitungen 8374 werden innerhalb der Schlitze 8367 zur Unterseite des Einfügestücks nach unten umgebogen. Die Abwärtskrümmung dieser Zuleitungen kann dadurch hergestellt werden, dass die zum Herstellen dieser Zuleitungen verwendete Folie eingebaucht wird. So erstreckt sich jede derartige Zuleitung zur Unterseite des Einfügestücks, obwohl sich jede Zuleitung 8350 und 8374 von oberhalb der unteren Schichten 83083 und 340 der Sicherungselemente und des Einfügestücks in den Schlitz 8367 erstreckt. Bevor das Einfügestück mit dem Chip zusammengebaut wird, wird ein Satz von Unterstützungselementen 8307 dem Chip 8320 gegenüberstehend so angeordnet, dass ein derartiges Unterstützungselement entlang jedem Rand 8309 des Chips liegt. Wie am besten aus 19 erkennbar, können Unterstützungselemente 8307 als einstückiger rechteckiger Ring oder als Box 8311, die die Ränder des Chips eng umgeben kann, vorhanden sein. Jedes Unterstützungselement verfügt über eine Oberseite 8313 (16), die so angeordnet ist, dass sie im Wesentlichen koplanar mit der Vorder- oder Oberseite 8322 des Chips liegt. So können der Chip 8320 und die Unterstützungselemente 8307 auf einem planaren Träger 8315 angeordnet sein, und die Dicke der Unterstützungselemente kann im Wesentlichen der Dicke des Chips entsprechen.
  • Beim Zusammenbau des Einfügestücks mit dem Chip wird das Einfügestück mit den darauf vorhandenen verschiedenen Anschlusspunkten und Zuleitungen so auf dem Chip positioniert, dass die Schlitze, und demgemäß die Zuleitungen, mit den Randkontakten auf dem Chip ausgerichtet sind. Jedes Sicherungselement 8361 liegt über einem Unterstützungselement 8307 und wird zumindest teilweise durch ein solches Element abgestützt. Dann wird in jeden Schlitz 8367 ein Bondwerkzeug eingeführt und mit den Randkontakt-Zuleitungen 8350 und den äußeren Anschlusszuleitungen 8372 in Eingriff gebracht, um jede derartige Zuleitung in Kontakt mit einem der Randkontakte 8330 auf dem Chip zu drücken. Durch das Werkzeug können Wärme, Druck und Ultraschallenergie zugeführt werden, um den Bondvorgang zu fördern. Die Anordnung der Zuleitungen innerhalb des Schlitzes erleichtert den Bondvorgang erheblich. Das Bondwerkzeug 8355 kann in einen der Schlitze 8367 eingeführt werden und entlang der Länge desselben verschoben werden, um alle Zuleitungen mit allen in diesem Schlitz ausgerichteten Randkontakten 8330 zu verbinden. Dieser Prozess kann für jeden Schlitz 8367 wiederholt werden. Das Werkzeug kann gleichzeitig mit vielen Zuleitungen in Kontakt treten und diese anbonden.
  • Nachdem die Zuleitungen an die Kontakte angebondet wurden, wird eine dielektrische Umhüllung (nicht dargestellt) mit niedrigem Modul aufgetragen. Bei einem alternativen Montageverfahren können die nachgiebigen Schichten 8340 und 8303 durch die Umhüllung hergestellt werden. So kann die Umhüllung so aufgetragen werden, dass sie zwischen das Einfügestück (nicht dargestellt) und den Chip eindringt, um dazwischen eine nachgiebige Schicht 8340 auszubilden. Die Umhüllung kann auch zwischen Sicherungselementen 8361 und Unterstützungselementen 8307 eindringen, um nachgiebige Schichten 8303 zu bilden, und sie kann in Schlitze 8367 eindringen, die Zuleitungen 8374 und 8350 zu bedecken. Die Umhüllung kann unter Druck in flüssigem oder fließfähigem Zustand eingebracht und dann gehärtet werden. Das Einfügestück, der Chip und zugehörige Elemente können während dieses Verfahrens in einem Formwerkzeug angeordnet werden, und das Formwerkzeug kann die Abfallgebiete 8383 der Lage oder des Bands (17) abklemmen, um den Fluss der Umhüllung zu begrenzen. Die Umhüllung kann unter Verwendung einer Standard-Spritzgießtechnik unter Druck eingespritzt werden. Nach dem Vergießen kann der in den 16 und 17 dargestellte Aufbau vom Band getrennt werden und im Wesentlichen auf dieselbe Weise wie die oben erörterten Anordnungen an einem Substrat montiert werden. So können sowohl die äußeren Anschlusspunkte 8372 als auch die zentralen Anschlusspunkte 8348 mit Kontaktflecken auf dem Substrat verbunden werden.
  • Der in den 16 und 17 dargestellte Aufbau sorgt für eine gute Verstärkung der Zuleitungen während der Herstellung. Auch sorgen die äußeren Anschlusspunkte für erhöhte Verbindungskapazität. Obwohl sich die Sicherungselemente und die äußeren Anschlusspunkte nach außen über die Randkontakte auf dem Chip erstrecken, ist diese Erstreckung nach außen oder das "Auffächern" minimal. Vorzugsweise belegt die Anordnung mit Sicherungselementen und äußeren Anschlusspunkten ein Gebiet in der Ebene parallel zur Chipfläche, das nicht größer als ungefähr das 1,5-Fache, wünschenswerterweise nicht mehr als ungefähr das 1,2-Fache, des vom Chip selbst belegten Gebiets ist.
  • Ausführungsbeispiel der Erfindung
  • Wie in 18 dargestellt, ist ein Einfügestück 8436 gemäß einem Ausführungsbeispiel der Erfindung mit Sicherungselementen 8461, Schlitzen 8467 und äußeren Anschlusspunkten 8472 ähnlich den entsprechenden Komponenten versehen, die oben anhand von 16 und 17 erörtert wurden. Äußere Anschlusspunkte 8472 sind auf der zweiten Fläche jedes Sicherungselements angeordnet, d.h. auf der Fläche, die vom Halbleiterchip 8420 weg zeigt. Das Einfügestück 8436 verfügt auch über zentrale Anschlusspunkte 8448 auf seiner zweiten Fläche. Jeder zentrale Anschlusspunkt 8448 ist mit einer Teilzuleitung 8450 und einem Bondanschlusspunkt 8452 verbunden. In ähnlicher Weise ist jeder äußere Anschlusspunkt 8472 mit einer ähnlichen Teilzuleitung 7475 und einem Bondanschlusspunkt 8477 verbunden. Zu beiden Seiten jedes Schlitzes 8467 existieren Reihen von Bondanschlusspunkten 8452 und 8477. Die Bondanschlusspunkte werden durch einen Drahtbondvorgang ähnlich demjenigen, der oben anhand von 13 erörtert wurde, mit den Randkontakten 8430 auf dem Chip 8420 verbunden. Hierbei erleichtert wiederum die Anordnung der Bondanschlusspunkte in Reihen den Drahtbondvorgang.
  • Der Chip 8420 verfügt auch über zentrale Kontakte 8431, die im zentralen Bereich der Chipvorderseite angeordnet sind. Das Einfügestück 8436 verfügt über eine diese zentralen Kontakte umgebendes Loch 8480. Einige der Bondanschlusspunkte 8452, die bestimmten zentralen Anschlusspunkten 8448 zugeordnet sind, sind angrenzend an die Ränder des Lochs 8480 angeordnet. Diese Bondanschlusspunkte werden durch Drahtbonden mit den zentralen Kontakten 8431 des Chips verbunden, so dass diese und die Randkontakte 8430 über die zentralen Anschlusspunkte 8448 des Einfügestücks mit dem Substrat verbunden werden.
  • Erfindungsgemäße Anordnungen können zusätzliche Elemente zum mechanischen und elektrischen Schutz beinhalten. So kann im Einfügestück eine dünne, elektrisch leitende Erdungsschicht, wie eine Metallschicht, enthalten sein, um die Anschlusspunkte elektrisch gegen den Chip zu isolieren und für eine bessere Kontrolle von Impedanzen in Zuleitungen zu sorgen, die sich entlang dem Einfügestück erstrecken. Eine derartige leitende Schicht muss durch eine dielektrische Schicht von den Anschlusspunkten getrennt sein. Das Einfügestück selbst kann mehrere Schichten von Anschlusspunkten und Zuleitungen enthalten, die durch dielektrische Zwischenschichten voneinander getrennt sind. Eine derartige Anordnung erlaubt es, dass die Zuleitungen auf dem Einfügestück einander schneiden, ohne miteinander in Kontakt zu treten, und sie erlaubt mehr Zuleitungen und/oder breitere Zuleitungen in einem vorgegebenen Gebiet. Die obersten Schichten eines derartigen mehrschichtigen Einfügestücks können über Löcher verfügen, die mit den Anschlusspunkten der unteren Schichten ausgerichtet sind, um für Zugang zu diesen Anschlusspunkten der unteren Schichten zu sorgen und Anschluss an ein Substrat zu erlauben.

Claims (8)

  1. Halbleiterchipanordnung mit einem Halbleiterchip (8420), dessen Vorderfläche einen Mittelbereich und einen diesen umgebenden Randbereich aufweist, wobei der Chip in dem Mittelbereich der Vorderfläche angeordnete Mittelkontakte (8431) und ein dielektrisches Element (8436) aufweist, das über der Chip-Vorderfläche liegt und ein die Mittelkontakte (8431) umgebendes Loch (8480) hat, dadurch gekennzeichnet, dass das dielektrische Element (8436) mehrere Anschlüsse zur Verbindung mit einem Substrat trägt, dass wenigstens einige der Anschlüsse über der Chip-Vorderfläche liegende Mittelkontaktanschlüsse (8448) sind, und dass mindestens einige der Mittelkontaktanschlüsse (8448) mit entsprechenden Mittelkontakten (8431) in dem Loch (8480) jeweils über Mittelkontaktkopplungen verbunden sind, deren jede einen den Mittelkontaktanschluss (8448) mit einem Bondanschluss (8452) verbindenden Teilleiter (8450) und eine Drahtverbindung zwischen dem Bondanschluss (8452) und dem Mittelkontakt (8431) umfasst.
  2. Chipanordnung nach Anspruch 1, wobei die Mittelkontaktkopplungen flexibel und die Mittelkontaktanschlüsse (8448) gegenüber dem Chip bewegbar sind.
  3. Chipanordnung nach Anspruch 2, wobei das dielektrische Element (8436) eine dünne, flexible Schicht und eine nachgiebige Schicht aus einem Material aufweist, das einen relativ zu der flexiblen Schicht niedrigen Elastizitätsmodul hat, wobei die nachgiebige Schicht zwischen den Anschlüssen und dem Chip angeordnet ist.
  4. Chipanordnung nach Anspruch 1, 2 oder 3, wobei das dielektrische Element (8436) Befestigungselemente (8461), Schlitze (8467) und Außenanschlüsse (8472) aufweist, die an von dem Halbleiterchip (8420) abgewandten Flächen der Befestigungselemente angeordnet sind, und wobei die Außenanschlüsse (8472) mit innerhalb der Schlitze (8467) angeordneten Randkontakten (8430) auf dem Halbleiterchip (8420) über jeweilige Randkontaktkopplungen verbunden sind, deren jede einen den Außenanschluss (8472) mit einem Bondanschluss (8477) verbindenden Teilleiter (8472) und einen Bonddraht zwischen dem Bondanschluss (8477) und dem entsprechenden Randkontakt (8430) umfasst.
  5. Verfahren zum Herstellen einer Halbleiterchipanordnung, wobei ein Halbleiterchip (8420) mit einer Vorderfläche bereitgestellt wird, die einen Mittelbereich und einen diesen umgebenden Randbereich hat, wobei der Chip in dem Mittelbereich der Vorderfläche angeordnete Mittelkontakte (8431) aufweist, und ein dielektrisches Element (8436) mit Anschlüssen zu dem Chip montiert wird, indem bewirkt wird, dass das dielektrische Element (8436) derart über der Chip-Vorderfläche liegt, dass ein Loch (8480) in dem dielektrischen Element (8436) die Mittelkontakte (8431) des Chips umgibt und mehrere an der dielektrischen Schicht angebrachte Mittelkontaktanschlüsse (8448) über der Chip-Vorderfläche liegen, und indem Mittelkontaktkopplungen vorgesehen werden, die mindestens einige der Mittelkontaktanschlüsse (8448) mit Mittelkontakten (8431) in dem Loch (8480) verbinden, indem die Mittelkontaktanschlüsse (8448) über Teilleiter (8450) mit Bondanschlüssen (8452) und diese über Bonddrähte mit den Mittelkontakten (8431) innerhalb des Lochs (8480) in der dielektrischen Schicht verbunden werden.
  6. Verfahren nach Anspruch 5, wobei für die Mittelkontaktkopplungen flexible Mittelkontaktkopplungen vorgesehen werden und die Mittelkontaktanschlüsse (8448) bezüglich des Chips bewegbar sind.
  7. Verfahren nach Anspruch 6, wobei das dielektrische Element (8436) eine dünne, flexible Schicht und eine nachgiebige Schicht aus einem Material mit einem relativ zu der flexiblen Schicht niedrigen Elastizitätsmodul aufweist, und wobei beim Zusammenbauen des dielektrischen Elements mit dem Chip die nachgiebige Schicht zwischen den Anschlüssen und dem Chip angeordnet wird.
  8. Verfahren nach Anspruch 5, 6 oder 7, wobei das dielektrische Element (8436) Befestigungselemente (8461), Schlitze (8467) und Außenanschlüsse (8472) aufweist, die auf von dem Halbleiterchip (8420) abgewandten Flächen der Befestigungselemente angeordnet sind, und wobei in dem Verfahren ferner Kontaktkopplungen vorgesehen werden, die die Außenanschlüsse (8472) mit innerhalb der Schlitze (8467) angeordneten Randkontakten (8430) auf dem Halbleiterchip (8420) verbinden, indem die Außenanschlüsse (8482) über Teilleiter (8475) mit Bondanschlüssen (8477) und diese über Bonddrähte mit den entsprechenden Randkontakten (8430) verbunden werden.
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Families Citing this family (599)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5917707A (en) 1993-11-16 1999-06-29 Formfactor, Inc. Flexible contact structure with an electrically conductive shell
US20010030370A1 (en) * 1990-09-24 2001-10-18 Khandros Igor Y. Microelectronic assembly having encapsulated wire bonding leads
US5148265A (en) 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies with fan-in leads
US5852326A (en) * 1990-09-24 1998-12-22 Tessera, Inc. Face-up semiconductor chip assembly
US5679977A (en) * 1990-09-24 1997-10-21 Tessera, Inc. Semiconductor chip assemblies, methods of making same and components for same
JP2794678B2 (ja) 1991-08-26 1998-09-10 株式会社 半導体エネルギー研究所 絶縁ゲイト型半導体装置およびその作製方法
US5678301A (en) * 1991-06-04 1997-10-21 Micron Technology, Inc. Method for forming an interconnect for testing unpackaged semiconductor dice
KR930008891A (ko) * 1991-10-30 1993-05-22 정몽헌 온-칩 디카플링 캐패시터 구성방법
US5229916A (en) * 1992-03-04 1993-07-20 International Business Machines Corporation Chip edge interconnect overlay element
US5313096A (en) * 1992-03-16 1994-05-17 Dense-Pac Microsystems, Inc. IC chip package having chip attached to and wire bonded within an overlying substrate
EP0569949A3 (en) * 1992-05-12 1994-06-15 Akira Kitahara Surface mount components and semifinished products thereof
US6054756A (en) * 1992-07-24 2000-04-25 Tessera, Inc. Connection components with frangible leads and bus
AU4782293A (en) 1992-07-24 1994-02-14 Tessera, Inc. Semiconductor connection components and methods with releasable lead support
US5977618A (en) * 1992-07-24 1999-11-02 Tessera, Inc. Semiconductor connection components and methods with releasable lead support
US5854534A (en) 1992-08-05 1998-12-29 Fujitsu Limited Controlled impedence interposer substrate
US5375041A (en) * 1992-12-02 1994-12-20 Intel Corporation Ra-tab array bump tab tape based I.C. package
US5468994A (en) * 1992-12-10 1995-11-21 Hewlett-Packard Company High pin count package for semiconductor device
US6262477B1 (en) 1993-03-19 2001-07-17 Advanced Interconnect Technologies Ball grid array electronic package
US5414298A (en) * 1993-03-26 1995-05-09 Tessera, Inc. Semiconductor chip assemblies and components with pressure contact
US5398863A (en) * 1993-07-23 1995-03-21 Tessera, Inc. Shaped lead structure and method
US5477611A (en) * 1993-09-20 1995-12-26 Tessera, Inc. Method of forming interface between die and chip carrier
US5367763A (en) * 1993-09-30 1994-11-29 Atmel Corporation TAB testing of area array interconnected chips
US5412539A (en) * 1993-10-18 1995-05-02 Hughes Aircraft Company Multichip module with a mandrel-produced interconnecting decal
US5548091A (en) * 1993-10-26 1996-08-20 Tessera, Inc. Semiconductor chip connection components with adhesives and methods for bonding to the chip
US5367435A (en) * 1993-11-16 1994-11-22 International Business Machines Corporation Electronic package structure and method of making same
US5820014A (en) 1993-11-16 1998-10-13 Form Factor, Inc. Solder preforms
US6111306A (en) * 1993-12-06 2000-08-29 Fujitsu Limited Semiconductor device and method of producing the same and semiconductor device unit and method of producing the same
US5455390A (en) * 1994-02-01 1995-10-03 Tessera, Inc. Microelectronics unit mounting with multiple lead bonding
US5808351A (en) 1994-02-08 1998-09-15 Prolinx Labs Corporation Programmable/reprogramable structure using fuses and antifuses
US5726482A (en) 1994-02-08 1998-03-10 Prolinx Labs Corporation Device-under-test card for a burn-in board
US5572409A (en) * 1994-02-08 1996-11-05 Prolinx Labs Corporation Apparatus including a programmable socket adapter for coupling an electronic component to a component socket on a printed circuit board
US5917229A (en) 1994-02-08 1999-06-29 Prolinx Labs Corporation Programmable/reprogrammable printed circuit board using fuse and/or antifuse as interconnect
US5813881A (en) * 1994-02-08 1998-09-29 Prolinx Labs Corporation Programmable cable and cable adapter using fuses and antifuses
US5537108A (en) * 1994-02-08 1996-07-16 Prolinx Labs Corporation Method and structure for programming fuses
US5834824A (en) 1994-02-08 1998-11-10 Prolinx Labs Corporation Use of conductive particles in a nonconductive body as an integrated circuit antifuse
TW344109B (en) * 1994-02-10 1998-11-01 Hitachi Ltd Methods of making semiconductor devices
US6686226B1 (en) 1994-02-10 2004-02-03 Hitachi, Ltd. Method of manufacturing a semiconductor device a ball grid array package structure using a supporting frame
TW381328B (en) * 1994-03-07 2000-02-01 Ibm Dual substrate package assembly for being electrically coupled to a conducting member
CN1516251A (zh) 1994-03-18 2004-07-28 �������ɹ�ҵ��ʽ���� 半导体组件的制造方法及半导体组件
US5834339A (en) 1996-03-07 1998-11-10 Tessera, Inc. Methods for providing void-free layers for semiconductor assemblies
US6232152B1 (en) 1994-05-19 2001-05-15 Tessera, Inc. Method of manufacturing a plurality of semiconductor packages and the resulting semiconductor package structures
US5776796A (en) * 1994-05-19 1998-07-07 Tessera, Inc. Method of encapsulating a semiconductor package
US6359335B1 (en) 1994-05-19 2002-03-19 Tessera, Inc. Method of manufacturing a plurality of semiconductor packages and the resulting semiconductor package structures
US5663106A (en) * 1994-05-19 1997-09-02 Tessera, Inc. Method of encapsulating die and chip carrier
US5840402A (en) * 1994-06-24 1998-11-24 Sheldahl, Inc. Metallized laminate material having ordered distribution of conductive through holes
US6117694A (en) * 1994-07-07 2000-09-12 Tessera, Inc. Flexible lead structures and methods of making same
US6690186B2 (en) 1994-07-07 2004-02-10 Tessera, Inc. Methods and structures for electronic probing arrays
US6361959B1 (en) 1994-07-07 2002-03-26 Tessera, Inc. Microelectronic unit forming methods and materials
US5989936A (en) 1994-07-07 1999-11-23 Tessera, Inc. Microelectronic assembly fabrication with terminal formation from a conductive layer
US6486003B1 (en) 1996-12-13 2002-11-26 Tessera, Inc. Expandable interposer for a microelectronic package and method therefor
US5706174A (en) * 1994-07-07 1998-01-06 Tessera, Inc. Compliant microelectrionic mounting device
US5518964A (en) * 1994-07-07 1996-05-21 Tessera, Inc. Microelectronic mounting with multiple lead deformation and bonding
US5688716A (en) 1994-07-07 1997-11-18 Tessera, Inc. Fan-out semiconductor chip assembly
US6228686B1 (en) 1995-09-18 2001-05-08 Tessera, Inc. Method of fabricating a microelectronic assembly using sheets with gaps to define lead regions
US5798286A (en) * 1995-09-22 1998-08-25 Tessera, Inc. Connecting multiple microelectronic elements with lead deformation
US6828668B2 (en) * 1994-07-07 2004-12-07 Tessera, Inc. Flexible lead structures and methods of making same
US6848173B2 (en) * 1994-07-07 2005-02-01 Tessera, Inc. Microelectric packages having deformed bonded leads and methods therefor
US6177636B1 (en) 1994-12-29 2001-01-23 Tessera, Inc. Connection components with posts
US6429112B1 (en) 1994-07-07 2002-08-06 Tessera, Inc. Multi-layer substrates and fabrication processes
US6499216B1 (en) 1994-07-07 2002-12-31 Tessera, Inc. Methods and structures for electronic probing arrays
US6191368B1 (en) 1995-09-12 2001-02-20 Tessera, Inc. Flexible, releasable strip leads
US5590460A (en) 1994-07-19 1997-01-07 Tessera, Inc. Method of making multilayer circuit
JP2616565B2 (ja) * 1994-09-12 1997-06-04 日本電気株式会社 電子部品組立体
US5491302A (en) * 1994-09-19 1996-02-13 Tessera, Inc. Microelectronic bonding with lead motion
US6169328B1 (en) 1994-09-20 2001-01-02 Tessera, Inc Semiconductor chip assembly
US5915170A (en) * 1994-09-20 1999-06-22 Tessera, Inc. Multiple part compliant interface for packaging of a semiconductor chip and method therefor
US5659952A (en) 1994-09-20 1997-08-26 Tessera, Inc. Method of fabricating compliant interface for semiconductor chip
US6870272B2 (en) 1994-09-20 2005-03-22 Tessera, Inc. Methods of making microelectronic assemblies including compliant interfaces
JP2570628B2 (ja) * 1994-09-21 1997-01-08 日本電気株式会社 半導体パッケージおよびその製造方法
JP2861841B2 (ja) * 1994-11-22 1999-02-24 ソニー株式会社 リードフレームの製造方法
US6465743B1 (en) * 1994-12-05 2002-10-15 Motorola, Inc. Multi-strand substrate for ball-grid array assemblies and method
JP3487524B2 (ja) 1994-12-20 2004-01-19 株式会社ルネサステクノロジ 半導体装置及びその製造方法
JPH08186151A (ja) * 1994-12-29 1996-07-16 Sony Corp 半導体装置及びその製造方法
US6046076A (en) * 1994-12-29 2000-04-04 Tessera, Inc. Vacuum dispense method for dispensing an encapsulant and machine therefor
US6826827B1 (en) * 1994-12-29 2004-12-07 Tessera, Inc. Forming conductive posts by selective removal of conductive material
US5929517A (en) 1994-12-29 1999-07-27 Tessera, Inc. Compliant integrated circuit package and method of fabricating the same
US5633785A (en) * 1994-12-30 1997-05-27 University Of Southern California Integrated circuit component package with integral passive component
US5962815A (en) 1995-01-18 1999-10-05 Prolinx Labs Corporation Antifuse interconnect between two conducting layers of a printed circuit board
US7204848B1 (en) 1995-03-01 2007-04-17 Boston Scientific Scimed, Inc. Longitudinally flexible expandable stent
US5801446A (en) * 1995-03-28 1998-09-01 Tessera, Inc. Microelectronic connections with solid core joining units
US20020151111A1 (en) * 1995-05-08 2002-10-17 Tessera, Inc. P-connection components with frangible leads and bus
US5971253A (en) 1995-07-31 1999-10-26 Tessera, Inc. Microelectronic component mounting with deformable shell terminals
US5777379A (en) * 1995-08-18 1998-07-07 Tessera, Inc. Semiconductor assemblies with reinforced peripheral regions
US5861666A (en) * 1995-08-30 1999-01-19 Tessera, Inc. Stacked chip assembly
US5821608A (en) 1995-09-08 1998-10-13 Tessera, Inc. Laterally situated stress/strain relieving lead for a semiconductor chip package
JP3807508B2 (ja) * 1995-09-18 2006-08-09 テセラ，インコーポレイテッド 誘電層を備えた超小形電子リード構造体
US5766987A (en) * 1995-09-22 1998-06-16 Tessera, Inc. Microelectronic encapsulation methods and equipment
US5906042A (en) 1995-10-04 1999-05-25 Prolinx Labs Corporation Method and structure to interconnect traces of two conductive layers in a printed circuit board
US5767575A (en) 1995-10-17 1998-06-16 Prolinx Labs Corporation Ball grid array structure and method for packaging an integrated circuit chip
JP3176542B2 (ja) * 1995-10-25 2001-06-18 シャープ株式会社 半導体装置及びその製造方法
US6284563B1 (en) 1995-10-31 2001-09-04 Tessera, Inc. Method of making compliant microelectronic assemblies
US6211572B1 (en) 1995-10-31 2001-04-03 Tessera, Inc. Semiconductor chip package with fan-in leads
US5966592A (en) * 1995-11-21 1999-10-12 Tessera, Inc. Structure and method for making a compliant lead for a microelectronic device
US6861290B1 (en) 1995-12-19 2005-03-01 Micron Technology, Inc. Flip-chip adaptor package for bare die
US5844317A (en) * 1995-12-21 1998-12-01 International Business Machines Corporation Consolidated chip design for wire bond and flip-chip package technologies
US5635718A (en) * 1996-01-16 1997-06-03 Minnesota Mining And Manufacturing Company Multi-module radiation detecting device and fabrication method
US8033838B2 (en) 1996-02-21 2011-10-11 Formfactor, Inc. Microelectronic contact structure
US5994152A (en) 1996-02-21 1999-11-30 Formfactor, Inc. Fabricating interconnects and tips using sacrificial substrates
US6460245B1 (en) * 1996-03-07 2002-10-08 Tessera, Inc. Method of fabricating semiconductor chip assemblies
JPH09260533A (ja) * 1996-03-19 1997-10-03 Hitachi Ltd 半導体装置及びその実装構造
US5714800A (en) * 1996-03-21 1998-02-03 Motorola, Inc. Integrated circuit assembly having a stepped interposer and method
JP2891665B2 (ja) 1996-03-22 1999-05-17 株式会社日立製作所 半導体集積回路装置およびその製造方法
US20040061220A1 (en) * 1996-03-22 2004-04-01 Chuichi Miyazaki Semiconductor device and manufacturing method thereof
US6000126A (en) * 1996-03-29 1999-12-14 General Dynamics Information Systems, Inc. Method and apparatus for connecting area grid arrays to printed wire board
US5872338A (en) 1996-04-10 1999-02-16 Prolinx Labs Corporation Multilayer board having insulating isolation rings
US6001671A (en) * 1996-04-18 1999-12-14 Tessera, Inc. Methods for manufacturing a semiconductor package having a sacrificial layer
US6821821B2 (en) * 1996-04-18 2004-11-23 Tessera, Inc. Methods for manufacturing resistors using a sacrificial layer
US5808874A (en) * 1996-05-02 1998-09-15 Tessera, Inc. Microelectronic connections with liquid conductive elements
US6667560B2 (en) 1996-05-29 2003-12-23 Texas Instruments Incorporated Board on chip ball grid array
JP3195236B2 (ja) 1996-05-30 2001-08-06 株式会社日立製作所 接着フィルムを有する配線テープ，半導体装置及び製造方法
US6791194B1 (en) 1996-05-30 2004-09-14 Hitachi, Ltd. Circuit tape having adhesive film, semiconductor device, and a method for manufacturing the same
KR100231276B1 (ko) * 1996-06-21 1999-11-15 황인길 반도체패키지의 구조 및 제조방법
US6020220A (en) 1996-07-09 2000-02-01 Tessera, Inc. Compliant semiconductor chip assemblies and methods of making same
FI962816A (fi) * 1996-07-11 1998-01-12 Nokia Mobile Phones Ltd Mikropiirimodulien kotelorakenne
JP2828057B2 (ja) * 1996-08-21 1998-11-25 日本電気株式会社 チップサイズパッケージ
US5776798A (en) * 1996-09-04 1998-07-07 Motorola, Inc. Semiconductor package and method thereof
KR19980020726A (ko) * 1996-09-11 1998-06-25 김광호 칩 스케일의 볼 그리드 어레이 패키지 및 그의 제조 방법
US6482673B2 (en) * 1996-10-17 2002-11-19 Seiko Epson Corporation Semiconductor device, method of making the same, circuit board, flexible substrate, and method of making substrate
US6081035A (en) * 1996-10-24 2000-06-27 Tessera, Inc. Microelectronic bond ribbon design
US6075289A (en) 1996-10-24 2000-06-13 Tessera, Inc. Thermally enhanced packaged semiconductor assemblies
US6127724A (en) 1996-10-31 2000-10-03 Tessera, Inc. Packaged microelectronic elements with enhanced thermal conduction
JP3612155B2 (ja) 1996-11-20 2005-01-19 株式会社日立製作所 半導体装置および半導体装置用のリードフレーム
US5990545A (en) * 1996-12-02 1999-11-23 3M Innovative Properties Company Chip scale ball grid array for integrated circuit package
JP3695893B2 (ja) * 1996-12-03 2005-09-14 沖電気工業株式会社 半導体装置とその製造方法および実装方法
WO1998025302A1 (fr) 1996-12-04 1998-06-11 Shinko Electric Industries Co., Ltd. Dispositif a semi-conducteurs obture a la resine, fabrication dudit dispositif
US5977624A (en) * 1996-12-11 1999-11-02 Anam Semiconductor, Inc. Semiconductor package and assembly for fabricating the same
US6417029B1 (en) 1996-12-12 2002-07-09 Tessera, Inc. Compliant package with conductive elastomeric posts
US6635514B1 (en) * 1996-12-12 2003-10-21 Tessera, Inc. Compliant package with conductive elastomeric posts
US5989939A (en) * 1996-12-13 1999-11-23 Tessera, Inc. Process of manufacturing compliant wirebond packages
US7149095B2 (en) * 1996-12-13 2006-12-12 Tessera, Inc. Stacked microelectronic assemblies
US6133072A (en) * 1996-12-13 2000-10-17 Tessera, Inc. Microelectronic connector with planar elastomer sockets
US6225688B1 (en) 1997-12-11 2001-05-01 Tessera, Inc. Stacked microelectronic assembly and method therefor
US6130116A (en) 1996-12-13 2000-10-10 Tessera, Inc. Method of encapsulating a microelectronic assembly utilizing a barrier
US6054337A (en) * 1996-12-13 2000-04-25 Tessera, Inc. Method of making a compliant multichip package
US6083837A (en) 1996-12-13 2000-07-04 Tessera, Inc. Fabrication of components by coining
US5937276A (en) 1996-12-13 1999-08-10 Tessera, Inc. Bonding lead structure with enhanced encapsulation
US6686015B2 (en) 1996-12-13 2004-02-03 Tessera, Inc. Transferable resilient element for packaging of a semiconductor chip and method therefor
US6121676A (en) * 1996-12-13 2000-09-19 Tessera, Inc. Stacked microelectronic assembly and method therefor
US6054760A (en) * 1996-12-23 2000-04-25 Scb Technologies Inc. Surface-connectable semiconductor bridge elements and devices including the same
JP3462026B2 (ja) * 1997-01-10 2003-11-05 岩手東芝エレクトロニクス株式会社 半導体装置の製造方法
JP2980046B2 (ja) * 1997-02-03 1999-11-22 日本電気株式会社 半導体装置の実装構造および実装方法
JP3593833B2 (ja) * 1997-02-10 2004-11-24 富士通株式会社 半導体装置
JP3499392B2 (ja) 1997-02-12 2004-02-23 沖電気工業株式会社 半導体装置
US6583444B2 (en) * 1997-02-18 2003-06-24 Tessera, Inc. Semiconductor packages having light-sensitive chips
JP3176307B2 (ja) * 1997-03-03 2001-06-18 日本電気株式会社 集積回路装置の実装構造およびその製造方法
US6687980B1 (en) 1997-03-04 2004-02-10 Tessera, Inc. Apparatus for processing flexible tape for microelectronic assemblies
US6049972A (en) * 1997-03-04 2000-04-18 Tessera, Inc. Universal unit strip/carrier frame assembly and methods
JP3963484B2 (ja) 1997-03-10 2007-08-22 セイコーエプソン株式会社 電子部品及び半導体装置並びにこれらの製造方法
JP3848723B2 (ja) 1997-03-31 2006-11-22 株式会社日立製作所 半導体装置の実装構造体及びその検査方法
US6687842B1 (en) 1997-04-02 2004-02-03 Tessera, Inc. Off-chip signal routing between multiply-connected on-chip electronic elements via external multiconductor transmission line on a dielectric element
WO1998044564A1 (en) 1997-04-02 1998-10-08 Tessera, Inc. Chip with internal signal routing in external element
US5950070A (en) * 1997-05-15 1999-09-07 Kulicke & Soffa Investments Method of forming a chip scale package, and a tool used in forming the chip scale package
JP3611948B2 (ja) * 1997-05-16 2005-01-19 日本テキサス・インスツルメンツ株式会社 半導体装置及びその製造方法
JP2924854B2 (ja) 1997-05-20 1999-07-26 日本電気株式会社 半導体装置、その製造方法
US5994781A (en) * 1997-05-30 1999-11-30 Tessera, Inc. Semiconductor chip package with dual layer terminal and lead structure
US6114763A (en) * 1997-05-30 2000-09-05 Tessera, Inc. Semiconductor package with translator for connection to an external substrate
JP3639088B2 (ja) * 1997-06-06 2005-04-13 株式会社ルネサステクノロジ 半導体装置及び配線テープ
WO1999007014A1 (en) * 1997-08-01 1999-02-11 Minnesota Mining And Manufacturing Company Interposer/adhesive composite
JP3622435B2 (ja) 1997-08-06 2005-02-23 富士通株式会社 半導体装置とその製造方法
US6335222B1 (en) * 1997-09-18 2002-01-01 Tessera, Inc. Microelectronic packages with solder interconnections
US6028354A (en) 1997-10-14 2000-02-22 Amkor Technology, Inc. Microelectronic device package having a heat sink structure for increasing the thermal conductivity of the package
US6080605A (en) * 1998-10-06 2000-06-27 Tessera, Inc. Methods of encapsulating a semiconductor chip using a settable encapsulant
KR100282003B1 (ko) * 1997-10-15 2001-02-15 윤종용 칩 스케일 패키지
US6357112B1 (en) * 1997-11-25 2002-03-19 Tessera, Inc. Method of making connection component
US6002168A (en) * 1997-11-25 1999-12-14 Tessera, Inc. Microelectronic component with rigid interposer
US6573609B2 (en) 1997-11-25 2003-06-03 Tessera, Inc. Microelectronic component with rigid interposer
US6064114A (en) 1997-12-01 2000-05-16 Motorola, Inc. Semiconductor device having a sub-chip-scale package structure and method for forming same
US5973391A (en) * 1997-12-11 1999-10-26 Read-Rite Corporation Interposer with embedded circuitry and method for using the same to package microelectronic units
US6586829B1 (en) * 1997-12-18 2003-07-01 Si Diamond Technology, Inc. Ball grid array package
SG73490A1 (en) 1998-01-23 2000-06-20 Texas Instr Singapore Pte Ltd High density internal ball grid array integrated circuit package
US6468830B1 (en) * 1998-01-26 2002-10-22 Tessera, Inc. Compliant semiconductor package with anisotropic conductive material interconnects and methods therefor
US6034427A (en) 1998-01-28 2000-03-07 Prolinx Labs Corporation Ball grid array structure and method for packaging an integrated circuit chip
US6303408B1 (en) 1998-02-03 2001-10-16 Tessera, Inc. Microelectronic assemblies with composite conductive elements
US6309915B1 (en) 1998-02-05 2001-10-30 Tessera, Inc. Semiconductor chip package with expander ring and method of making same
US6423907B1 (en) * 1998-02-09 2002-07-23 Tessera, Inc. Components with releasable leads
EP0948048A1 (de) * 1998-03-20 1999-10-06 Caesar Technology Inc. Gehäuse in Chipgrösse
US6324754B1 (en) 1998-03-25 2001-12-04 Tessera, Inc. Method for fabricating microelectronic assemblies
US6687865B1 (en) 1998-03-25 2004-02-03 On-Chip Technologies, Inc. On-chip service processor for test and debug of integrated circuits
US6329605B1 (en) * 1998-03-26 2001-12-11 Tessera, Inc. Components with conductive solder mask layers
US6465744B2 (en) 1998-03-27 2002-10-15 Tessera, Inc. Graded metallic leads for connection to microelectronic elements
US6196042B1 (en) 1998-04-03 2001-03-06 Tessera, Inc. Coining tool and process of manufacturing same for making connection components
US6001661A (en) * 1998-04-06 1999-12-14 Motorola, Inc. Integrated circuit interconnect method and apparatus
US6080932A (en) * 1998-04-14 2000-06-27 Tessera, Inc. Semiconductor package assemblies with moisture vents
US6197665B1 (en) 1998-04-15 2001-03-06 Tessera, Inc. Lamination machine and method to laminate a coverlay to a microelectronic package
US6300254B1 (en) 1998-04-17 2001-10-09 Tessera, Inc. Methods of making compliant interfaces and microelectronic packages using same
USRE43112E1 (en) 1998-05-04 2012-01-17 Round Rock Research, Llc Stackable ball grid array package
US6294407B1 (en) 1998-05-06 2001-09-25 Virtual Integration, Inc. Microelectronic packages including thin film decal and dielectric adhesive layer having conductive vias therein, and methods of fabricating the same
US6309910B1 (en) 1998-05-18 2001-10-30 Tessera Inc. Microelectronic components with frangible lead sections
US5990566A (en) 1998-05-20 1999-11-23 Micron Technology, Inc. High density semiconductor package
US6300679B1 (en) 1998-06-01 2001-10-09 Semiconductor Components Industries, Llc Flexible substrate for packaging a semiconductor component
US6218213B1 (en) 1998-06-03 2001-04-17 Tessera, Inc. Microelectronic components with frangible lead sections
US5951305A (en) * 1998-07-09 1999-09-14 Tessera, Inc. Lidless socket and method of making same
US6492201B1 (en) * 1998-07-10 2002-12-10 Tessera, Inc. Forming microelectronic connection components by electrophoretic deposition
US6489183B1 (en) * 1998-07-17 2002-12-03 Micron Technology, Inc. Method of manufacturing a taped semiconductor device
US6621173B1 (en) 1998-07-23 2003-09-16 Dow Corning Toray Silicone Co., Ltd. Semiconductor device having an adhesive and a sealant
EP1035577A4 (de) * 1998-08-03 2006-04-19 Shinko Electric Ind Co Verdrahtungssubstrat, seine herstellung und halbleitesvorrichtung
US6248656B1 (en) 1998-08-13 2001-06-19 Tessera, Inc. Metal-jacketed lead manufacturing process using resist layers
US6479887B1 (en) 1998-08-31 2002-11-12 Amkor Technology, Inc. Circuit pattern tape for wafer-scale production of chip size semiconductor packages
US6428641B1 (en) 1998-08-31 2002-08-06 Amkor Technology, Inc. Method for laminating circuit pattern tape on semiconductor wafer
US6306752B1 (en) 1998-09-15 2001-10-23 Tessera, Inc. Connection component and method of making same
JP3661444B2 (ja) 1998-10-28 2005-06-15 株式会社ルネサステクノロジ 半導体装置、半導体ウエハ、半導体モジュールおよび半導体装置の製造方法
US6221750B1 (en) * 1998-10-28 2001-04-24 Tessera, Inc. Fabrication of deformable leads of microelectronic elements
US6394819B1 (en) 1998-10-29 2002-05-28 The Whitaker Corporation Dielectric member for absorbing thermal expansion and contraction at electrical interfaces
JP2000138317A (ja) 1998-10-31 2000-05-16 Anam Semiconductor Inc 半導体装置及びその製造方法
JP2000138262A (ja) 1998-10-31 2000-05-16 Anam Semiconductor Inc チップスケ―ル半導体パッケ―ジ及びその製造方法
JP3502776B2 (ja) 1998-11-26 2004-03-02 新光電気工業株式会社 バンプ付き金属箔及び回路基板及びこれを用いた半導体装置
US8021976B2 (en) 2002-10-15 2011-09-20 Megica Corporation Method of wire bonding over active area of a semiconductor circuit
US6197664B1 (en) 1999-01-12 2001-03-06 Fujitsu Limited Method for electroplating vias or through holes in substrates having conductors on both sides
US6348742B1 (en) * 1999-01-25 2002-02-19 Clear Logic, Inc. Sacrificial bond pads for laser configured integrated circuits
US6356958B1 (en) 1999-02-08 2002-03-12 Mou-Shiung Lin Integrated circuit module has common function known good integrated circuit die with multiple selectable functions
US6334942B1 (en) 1999-02-09 2002-01-01 Tessera, Inc. Selective removal of dielectric materials and plating process using same
US6214640B1 (en) 1999-02-10 2001-04-10 Tessera, Inc. Method of manufacturing a plurality of semiconductor packages
US6001673A (en) * 1999-02-11 1999-12-14 Ericsson Inc. Methods for packaging integrated circuit devices including cavities adjacent active regions
DE19909505C2 (de) * 1999-03-04 2001-11-15 Daimler Chrysler Ag Verfahren zur Herstellung von Schaltungsanordnungen
WO2000054321A1 (en) 1999-03-10 2000-09-14 Tessera, Inc. Microelectronic joining processes
JP4322347B2 (ja) 1999-03-15 2009-08-26 エルピーダメモリ株式会社 半導体装置およびその製造方法
JP4024958B2 (ja) 1999-03-15 2007-12-19 株式会社ルネサステクノロジ 半導体装置および半導体実装構造体
TW432650B (en) 1999-04-16 2001-05-01 Cts Comp Technology System Cor Semiconductor chip device and the manufacturing method thereof
US7030466B1 (en) 1999-05-03 2006-04-18 United Microelectronics Corporation Intermediate structure for making integrated circuit device and wafer
US7179740B1 (en) 1999-05-03 2007-02-20 United Microelectronics Corporation Integrated circuit with improved interconnect structure and process for making same
US6429509B1 (en) 1999-05-03 2002-08-06 United Microelectronics Corporation Integrated circuit with improved interconnect structure and process for making same
US6323060B1 (en) * 1999-05-05 2001-11-27 Dense-Pac Microsystems, Inc. Stackable flex circuit IC package and method of making same
US6376769B1 (en) 1999-05-18 2002-04-23 Amerasia International Technology, Inc. High-density electronic package, and method for making same
US7247035B2 (en) 2000-06-20 2007-07-24 Nanonexus, Inc. Enhanced stress metal spring contactor
US7349223B2 (en) 2000-05-23 2008-03-25 Nanonexus, Inc. Enhanced compliant probe card systems having improved planarity
US7382142B2 (en) 2000-05-23 2008-06-03 Nanonexus, Inc. High density interconnect system having rapid fabrication cycle
US6812718B1 (en) 1999-05-27 2004-11-02 Nanonexus, Inc. Massively parallel interface for electronic circuits
US6717819B1 (en) * 1999-06-01 2004-04-06 Amerasia International Technology, Inc. Solderable flexible adhesive interposer as for an electronic package, and method for making same
EP1061574A1 (de) * 1999-06-17 2000-12-20 Ming-Tung Shen Halbleiteranordnung und Herstellungsverfahren dafür
EP1186035A1 (de) * 1999-06-17 2002-03-13 Infineon Technologies AG Elektronisches bauelement mit flexiblen kontaktierungsstellen und verfahren zum herstellen eines derartigen bauelements
JP3304921B2 (ja) * 1999-06-18 2002-07-22 日本電気株式会社 半導体記憶装置
US6228687B1 (en) * 1999-06-28 2001-05-08 Micron Technology, Inc. Wafer-level package and methods of fabricating
KR100333384B1 (ko) * 1999-06-28 2002-04-18 박종섭 칩 사이즈 스택 패키지 및 그의 제조방법
US6562636B1 (en) 1999-07-14 2003-05-13 Aehr Test Systems Wafer level burn-in and electrical test system and method
US6239489B1 (en) * 1999-07-30 2001-05-29 Micron Technology, Inc. Reinforcement of lead bonding in microelectronics packages
US6675469B1 (en) * 1999-08-11 2004-01-13 Tessera, Inc. Vapor phase connection techniques
US7335965B2 (en) * 1999-08-25 2008-02-26 Micron Technology, Inc. Packaging of electronic chips with air-bridge structures
US6524381B1 (en) * 2000-03-31 2003-02-25 Flex Products, Inc. Methods for producing enhanced interference pigments
JP2001085560A (ja) 1999-09-13 2001-03-30 Sharp Corp 半導体装置およびその製造方法
US7118493B2 (en) * 1999-11-01 2006-10-10 Callaway Golf Company Multiple material golf club head
US6291884B1 (en) 1999-11-09 2001-09-18 Amkor Technology, Inc. Chip-size semiconductor packages
DE19954888C2 (de) 1999-11-15 2002-01-10 Infineon Technologies Ag Verpackung für einen Halbleiterchip
US6392428B1 (en) 1999-11-16 2002-05-21 Eaglestone Partners I, Llc Wafer level interposer
US7019410B1 (en) * 1999-12-21 2006-03-28 Micron Technology, Inc. Die attach material for TBGA or flexible circuitry
US6621155B1 (en) 1999-12-23 2003-09-16 Rambus Inc. Integrated circuit device having stacked dies and impedance balanced transmission lines
US20090100295A1 (en) * 2000-01-06 2009-04-16 Super Talent Electronics, Inc. Reliable memory module testing and manufacturing method
US6784024B2 (en) * 2000-01-18 2004-08-31 Micron Technology, Inc. Die attach curing method for semiconductor device
US6414396B1 (en) 2000-01-24 2002-07-02 Amkor Technology, Inc. Package for stacked integrated circuits
JP2001291822A (ja) * 2000-02-04 2001-10-19 Seiko Epson Corp 半導体チップの製造方法および半導体装置の製造方法、半導体チップ、半導体装置、接続用基板、電子機器
JP2001230341A (ja) 2000-02-18 2001-08-24 Hitachi Ltd 半導体装置
US6890847B1 (en) * 2000-02-22 2005-05-10 Micron Technology, Inc. Polynorbornene foam insulation for integrated circuits
JP2001237348A (ja) 2000-02-23 2001-08-31 Hitachi Ltd 半導体装置およびその製造方法
US6380060B1 (en) * 2000-03-08 2002-04-30 Tessera, Inc. Off-center solder ball attach and methods therefor
US6586955B2 (en) 2000-03-13 2003-07-01 Tessera, Inc. Methods and structures for electronic probing arrays
US6580031B2 (en) 2000-03-14 2003-06-17 Amerasia International Technology, Inc. Method for making a flexible circuit interposer having high-aspect ratio conductors
US6794202B2 (en) 2000-03-15 2004-09-21 Tessera, Inc. Assemblies for temporarily connecting microelectronic elements for testing and methods therefor
DE10012882C2 (de) 2000-03-16 2002-06-20 Infineon Technologies Ag Verfahren und Vorrichtung zur Aufbringung eines Halbleiterchips auf ein Trägerelement
DE10016132A1 (de) * 2000-03-31 2001-10-18 Infineon Technologies Ag Elektronisches Bauelement mit flexiblen Kontaktierungsstellen und Verfahren zu dessen Herstellung
US6664621B2 (en) * 2000-05-08 2003-12-16 Tessera, Inc. Semiconductor chip package with interconnect structure
US7247932B1 (en) 2000-05-19 2007-07-24 Megica Corporation Chip package with capacitor
US7579848B2 (en) 2000-05-23 2009-08-25 Nanonexus, Inc. High density interconnect system for IC packages and interconnect assemblies
US7952373B2 (en) 2000-05-23 2011-05-31 Verigy (Singapore) Pte. Ltd. Construction structures and manufacturing processes for integrated circuit wafer probe card assemblies
US6903617B2 (en) 2000-05-25 2005-06-07 Silicon Laboratories Inc. Method and apparatus for synthesizing high-frequency signals for wireless communications
US6323735B1 (en) 2000-05-25 2001-11-27 Silicon Laboratories, Inc. Method and apparatus for synthesizing high-frequency signals utilizing on-package oscillator circuit inductors
US6875640B1 (en) * 2000-06-08 2005-04-05 Micron Technology, Inc. Stereolithographic methods for forming a protective layer on a semiconductor device substrate and substrates including protective layers so formed
US6812048B1 (en) 2000-07-31 2004-11-02 Eaglestone Partners I, Llc Method for manufacturing a wafer-interposer assembly
US6537831B1 (en) * 2000-07-31 2003-03-25 Eaglestone Partners I, Llc Method for selecting components for a matched set using a multi wafer interposer
US6822469B1 (en) 2000-07-31 2004-11-23 Eaglestone Partners I, Llc Method for testing multiple semiconductor wafers
JP2002057252A (ja) * 2000-08-07 2002-02-22 Hitachi Ltd 半導体装置及びその製造方法
KR100336481B1 (ko) * 2000-08-11 2002-05-15 윤종용 재생가능한 멀티 칩 패키지와 그를 이용한 메모리 카드
US7273769B1 (en) * 2000-08-16 2007-09-25 Micron Technology, Inc. Method and apparatus for removing encapsulating material from a packaged microelectronic device
US6462575B1 (en) * 2000-08-28 2002-10-08 Micron Technology, Inc. Method and system for wafer level testing and burning-in semiconductor components
JP3640876B2 (ja) 2000-09-19 2005-04-20 株式会社ルネサステクノロジ 半導体装置及び半導体装置の実装構造体
US6657286B2 (en) 2000-09-21 2003-12-02 Tessera, Inc. Microelectronic assembly formation with lead displacement
US6589819B2 (en) 2000-09-29 2003-07-08 Tessera, Inc. Microelectronic packages having an array of resilient leads and methods therefor
US6707149B2 (en) * 2000-09-29 2004-03-16 Tessera, Inc. Low cost and compliant microelectronic packages for high i/o and fine pitch
US6959489B2 (en) * 2000-09-29 2005-11-01 Tessera, Inc. Methods of making microelectronic packages
US6815712B1 (en) 2000-10-02 2004-11-09 Eaglestone Partners I, Llc Method for selecting components for a matched set from a wafer-interposer assembly
US6775906B1 (en) * 2000-10-20 2004-08-17 Silverbrook Research Pty Ltd Method of manufacturing an integrated circuit carrier
US6686657B1 (en) 2000-11-07 2004-02-03 Eaglestone Partners I, Llc Interposer for improved handling of semiconductor wafers and method of use of same
TW482328U (en) * 2000-12-13 2002-04-01 Via Tech Inc IC tray to prevent the IC encapsulant from being placed in wrong direction
US6524885B2 (en) * 2000-12-15 2003-02-25 Eaglestone Partners I, Llc Method, apparatus and system for building an interposer onto a semiconductor wafer using laser techniques
US20020078401A1 (en) * 2000-12-15 2002-06-20 Fry Michael Andrew Test coverage analysis system
US20020076854A1 (en) * 2000-12-15 2002-06-20 Pierce John L. System, method and apparatus for constructing a semiconductor wafer-interposer using B-Stage laminates
US6529022B2 (en) 2000-12-15 2003-03-04 Eaglestone Pareners I, Llc Wafer testing interposer for a conventional package
US6469909B2 (en) * 2001-01-09 2002-10-22 3M Innovative Properties Company MEMS package with flexible circuit interconnect
US6885106B1 (en) 2001-01-11 2005-04-26 Tessera, Inc. Stacked microelectronic assemblies and methods of making same
DE10101359A1 (de) * 2001-01-13 2002-07-25 Conti Temic Microelectronic Verfahren zur Herstellung einer elektronischen Baugruppe
TW567562B (en) * 2001-01-15 2003-12-21 Chuen Khiang Wang Method of packaging microchip devices, the interposer used therefor and the microchip device packaged thereby
SG94734A1 (en) * 2001-01-15 2003-03-18 Chuen Khiang Wang Packaging of a microchip device
SG99333A1 (en) * 2001-01-15 2003-10-27 Chuen Khiang Wang Packaging of a microchip device
US7122908B2 (en) * 2001-02-01 2006-10-17 Micron Technology, Inc. Electronic device package
KR100400032B1 (ko) * 2001-02-07 2003-09-29 삼성전자주식회사 와이어 본딩을 통해 기판 디자인을 변경하는 반도체 패키지
US6673653B2 (en) * 2001-02-23 2004-01-06 Eaglestone Partners I, Llc Wafer-interposer using a ceramic substrate
US6377475B1 (en) 2001-02-26 2002-04-23 Gore Enterprise Holdings, Inc. Removable electromagnetic interference shield
US6808958B2 (en) 2001-03-07 2004-10-26 Tessera, Inc. Methods of bonding microelectronic elements
US6632733B2 (en) 2001-03-14 2003-10-14 Tessera, Inc. Components and methods with nested leads
US6694609B2 (en) 2001-03-22 2004-02-24 Molex Incorporated Method of making stitched LGA connector
US6722896B2 (en) * 2001-03-22 2004-04-20 Molex Incorporated Stitched LGA connector
US7498196B2 (en) * 2001-03-30 2009-03-03 Megica Corporation Structure and manufacturing method of chip scale package
DE10116069C2 (de) * 2001-04-02 2003-02-20 Infineon Technologies Ag Elektronisches Bauteil mit einem Halbleiterchip und Verfahren zu seiner Herstellung
US6472251B1 (en) * 2001-04-09 2002-10-29 Delphi Technologies, Inc. Method for integrated circuit packaging
US7115986B2 (en) * 2001-05-02 2006-10-03 Micron Technology, Inc. Flexible ball grid array chip scale packages
US6825552B2 (en) * 2001-05-09 2004-11-30 Tessera, Inc. Connection components with anisotropic conductive material interconnection
JP2002343478A (ja) 2001-05-16 2002-11-29 Tyco Electronics Amp Kk 電気コンタクトおよびそれを用いた電気接続部材
US6525407B1 (en) * 2001-06-29 2003-02-25 Novellus Systems, Inc. Integrated circuit package
SG122743A1 (en) * 2001-08-21 2006-06-29 Micron Technology Inc Microelectronic devices and methods of manufacture
US20030048624A1 (en) * 2001-08-22 2003-03-13 Tessera, Inc. Low-height multi-component assemblies
US7176506B2 (en) * 2001-08-28 2007-02-13 Tessera, Inc. High frequency chip packages with connecting elements
US6856007B2 (en) * 2001-08-28 2005-02-15 Tessera, Inc. High-frequency chip packages
US6534392B1 (en) 2001-09-14 2003-03-18 Tessera, Inc. Methods of making microelectronic assemblies using bonding stage and bonding stage therefor
US7074481B2 (en) 2001-09-17 2006-07-11 Dow Corning Corporation Adhesives for semiconductor applications efficient processes for producing such devices and the devices per se produced by the efficient processes
US6784555B2 (en) 2001-09-17 2004-08-31 Dow Corning Corporation Die attach adhesives for semiconductor applications utilizing a polymeric base material with inorganic insulator particles of various sizes
US6977440B2 (en) * 2001-10-09 2005-12-20 Tessera, Inc. Stacked packages
US6793759B2 (en) 2001-10-09 2004-09-21 Dow Corning Corporation Method for creating adhesion during fabrication of electronic devices
US7335995B2 (en) 2001-10-09 2008-02-26 Tessera, Inc. Microelectronic assembly having array including passive elements and interconnects
AU2002337834A1 (en) * 2001-10-09 2003-04-22 Tessera, Inc. Stacked packages
US7310458B2 (en) 2001-10-26 2007-12-18 Staktek Group L.P. Stacked module systems and methods
US6914324B2 (en) 2001-10-26 2005-07-05 Staktek Group L.P. Memory expansion and chip scale stacking system and method
US6940729B2 (en) 2001-10-26 2005-09-06 Staktek Group L.P. Integrated circuit stacking system and method
US6956284B2 (en) * 2001-10-26 2005-10-18 Staktek Group L.P. Integrated circuit stacking system and method
US7485951B2 (en) 2001-10-26 2009-02-03 Entorian Technologies, Lp Modularized die stacking system and method
US7656678B2 (en) 2001-10-26 2010-02-02 Entorian Technologies, Lp Stacked module systems
US7371609B2 (en) 2001-10-26 2008-05-13 Staktek Group L.P. Stacked module systems and methods
US20030234443A1 (en) * 2001-10-26 2003-12-25 Staktek Group, L.P. Low profile stacking system and method
US7026708B2 (en) * 2001-10-26 2006-04-11 Staktek Group L.P. Low profile chip scale stacking system and method
US20060255446A1 (en) 2001-10-26 2006-11-16 Staktek Group, L.P. Stacked modules and method
US6800944B2 (en) * 2001-12-19 2004-10-05 Texas Instruments Incorporated Power/ground ring substrate for integrated circuits
US6977345B2 (en) * 2002-01-08 2005-12-20 International Business Machines Corporation Vents with signal image for signal return path
SG104293A1 (en) * 2002-01-09 2004-06-21 Micron Technology Inc Elimination of rdl using tape base flip chip on flex for die stacking
US8089142B2 (en) 2002-02-13 2012-01-03 Micron Technology, Inc. Methods and apparatus for a stacked-die interposer
US6575766B1 (en) 2002-02-26 2003-06-10 Intel Corporation Laminated socket contacts
SG115459A1 (en) 2002-03-04 2005-10-28 Micron Technology Inc Flip chip packaging using recessed interposer terminals
SG121707A1 (en) 2002-03-04 2006-05-26 Micron Technology Inc Method and apparatus for flip-chip packaging providing testing capability
SG115456A1 (en) * 2002-03-04 2005-10-28 Micron Technology Inc Semiconductor die packages with recessed interconnecting structures and methods for assembling the same
US6975035B2 (en) * 2002-03-04 2005-12-13 Micron Technology, Inc. Method and apparatus for dielectric filling of flip chip on interposer assembly
SG115455A1 (en) 2002-03-04 2005-10-28 Micron Technology Inc Methods for assembly and packaging of flip chip configured dice with interposer
SG111935A1 (en) * 2002-03-04 2005-06-29 Micron Technology Inc Interposer configured to reduce the profiles of semiconductor device assemblies and packages including the same and methods
US7423336B2 (en) 2002-04-08 2008-09-09 Micron Technology, Inc. Bond pad rerouting element, rerouted semiconductor devices including the rerouting element, and assemblies including the rerouted semiconductor devices
US6744640B2 (en) 2002-04-10 2004-06-01 Gore Enterprise Holdings, Inc. Board-level EMI shield with enhanced thermal dissipation
US6574114B1 (en) * 2002-05-02 2003-06-03 3M Innovative Properties Company Low contact force, dual fraction particulate interconnect
US6992399B2 (en) * 2002-05-24 2006-01-31 Northrop Grumman Corporation Die connected with integrated circuit component for electrical signal passing therebetween
CN101488480A (zh) * 2002-06-17 2009-07-22 亨凯尔公司 间层电介质和预施涂的模片连接粘合剂材料
US7129115B2 (en) * 2002-06-19 2006-10-31 United Test & Assembly Center Limited Packaging of a microchip device
US20040089930A1 (en) * 2002-06-25 2004-05-13 Tessera, Inc. Simplified stacked chip assemblies
US6952047B2 (en) * 2002-07-01 2005-10-04 Tessera, Inc. Assemblies having stacked semiconductor chips and methods of making same
US6867065B2 (en) * 2002-07-03 2005-03-15 Tessera, Inc. Method of making a microelectronic assembly
US20040012078A1 (en) * 2002-07-22 2004-01-22 Hortaleza Edgardo R. Folded tape area array package with one metal layer
US6765288B2 (en) * 2002-08-05 2004-07-20 Tessera, Inc. Microelectronic adaptors, assemblies and methods
AU2003265417A1 (en) * 2002-08-16 2004-03-03 Tessera, Inc. Microelectronic packages with self-aligning features
US20040036170A1 (en) 2002-08-20 2004-02-26 Lee Teck Kheng Double bumping of flexible substrate for first and second level interconnects
US7294928B2 (en) * 2002-09-06 2007-11-13 Tessera, Inc. Components, methods and assemblies for stacked packages
US7071547B2 (en) * 2002-09-11 2006-07-04 Tessera, Inc. Assemblies having stacked semiconductor chips and methods of making same
JP4081666B2 (ja) * 2002-09-24 2008-04-30 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
WO2004034434A2 (en) * 2002-10-11 2004-04-22 Tessera, Inc. Components, methods and assemblies for multi-chip packages
US7265045B2 (en) 2002-10-24 2007-09-04 Megica Corporation Method for fabricating thermal compliant semiconductor chip wiring structure for chip scale packaging
US6877992B2 (en) 2002-11-01 2005-04-12 Airborn, Inc. Area array connector having stacked contacts for improved current carrying capacity
US7098074B2 (en) * 2002-11-13 2006-08-29 Tessera, Inc. Microelectronic assemblies having low profile connections
JP4225036B2 (ja) * 2002-11-20 2009-02-18 日本電気株式会社 半導体パッケージ及び積層型半導体パッケージ
US7176044B2 (en) * 2002-11-25 2007-02-13 Henkel Corporation B-stageable die attach adhesives
JP4208840B2 (ja) * 2002-12-17 2009-01-14 富士通マイクロエレクトロニクス株式会社 半導体装置
US6979208B2 (en) 2002-12-19 2005-12-27 Intel Corporation Laminated socket contacts
DE10261876B4 (de) * 2002-12-20 2004-12-09 Solarc Innovative Solarprodukte Gmbh Herstellungsverfahren für Solarmodule mittels Leitkleber-Bonding und Solarmodule mit Leitkleberbrücken
US7179286B2 (en) 2003-02-21 2007-02-20 Boston Scientific Scimed, Inc. Stent with stepped connectors
DE10308095B3 (de) 2003-02-24 2004-10-14 Infineon Technologies Ag Elektronisches Bauteil mit mindestens einem Halbleiterchip auf einem Schaltungsträger und Verfahren zur Herstellung desselben
US7754537B2 (en) * 2003-02-25 2010-07-13 Tessera, Inc. Manufacture of mountable capped chips
JP2006518944A (ja) * 2003-02-25 2006-08-17 テッセラ，インコーポレイテッド バンプを有するボールグリッドアレー
DE602004012235T2 (de) * 2003-03-07 2009-03-19 Nxp B.V. Halbleiterbauelement, halbleiterkörper und verfahren zu seiner herstellung
US7230339B2 (en) * 2003-03-28 2007-06-12 Intel Corporation Copper ring solder mask defined ball grid array pad
US8518304B1 (en) 2003-03-31 2013-08-27 The Research Foundation Of State University Of New York Nano-structure enhancements for anisotropic conductive material and thermal interposers
US6905342B2 (en) * 2003-04-01 2005-06-14 Hewlett-Packard Development Company, L.P. Protected electrical interconnect assemblies
US7083267B2 (en) * 2003-04-30 2006-08-01 Hewlett-Packard Development Company, L.P. Slotted substrates and methods and systems for forming same
US6913343B2 (en) 2003-04-30 2005-07-05 Hewlett-Packard Development Company, L.P. Methods for forming and protecting electrical interconnects and resultant assemblies
US20040245617A1 (en) * 2003-05-06 2004-12-09 Tessera, Inc. Dense multichip module
US6940158B2 (en) * 2003-05-30 2005-09-06 Tessera, Inc. Assemblies having stacked semiconductor chips and methods of making same
US6972480B2 (en) 2003-06-16 2005-12-06 Shellcase Ltd. Methods and apparatus for packaging integrated circuit devices
WO2005004195A2 (en) 2003-07-03 2005-01-13 Shellcase Ltd. Method and apparatus for packaging integrated circuit devices
DE10339609A1 (de) * 2003-08-28 2005-03-24 Forschungszentrum Karlsruhe Gmbh Oligonukleotid, Verfahren und System zur Detektion von Antibiotikaresistenz-vermittelnden Genen in Mikroorganismen mittels der Echtzeit-PCR
US7542304B2 (en) 2003-09-15 2009-06-02 Entorian Technologies, Lp Memory expansion and integrated circuit stacking system and method
US20050085016A1 (en) * 2003-09-26 2005-04-21 Tessera, Inc. Structure and method of making capped chips using sacrificial layer
US8489196B2 (en) * 2003-10-03 2013-07-16 Medtronic, Inc. System, apparatus and method for interacting with a targeted tissue of a patient
US7495179B2 (en) * 2003-10-06 2009-02-24 Tessera, Inc. Components with posts and pads
US8641913B2 (en) * 2003-10-06 2014-02-04 Tessera, Inc. Fine pitch microcontacts and method for forming thereof
US7462936B2 (en) * 2003-10-06 2008-12-09 Tessera, Inc. Formation of circuitry with modification of feature height
US20050116344A1 (en) * 2003-10-29 2005-06-02 Tessera, Inc. Microelectronic element having trace formed after bond layer
US7183643B2 (en) * 2003-11-04 2007-02-27 Tessera, Inc. Stacked packages and systems incorporating the same
CN100472768C (zh) * 2003-11-10 2009-03-25 汉高公司 含有低k电介质的半导体器件组件及其改进可靠性的方法
US7061121B2 (en) 2003-11-12 2006-06-13 Tessera, Inc. Stacked microelectronic assemblies with central contacts
US20050110131A1 (en) * 2003-11-24 2005-05-26 Lee Kevin J. Vertical wafer stacking using an interposer
US20050108875A1 (en) * 2003-11-26 2005-05-26 Mathieu Gaetan L. Methods for making vertical electric feed through structures usable to form removable substrate tiles in a wafer test system
US7024763B2 (en) 2003-11-26 2006-04-11 Formfactor, Inc. Methods for making plated through holes usable as interconnection wire or probe attachments
JP4492233B2 (ja) * 2003-11-27 2010-06-30 株式会社デンソー 半導体チップの実装構造および半導体チップの実装方法
US7521785B2 (en) * 2003-12-23 2009-04-21 Tessera, Inc. Packaged systems with MRAM
US8207604B2 (en) * 2003-12-30 2012-06-26 Tessera, Inc. Microelectronic package comprising offset conductive posts on compliant layer
US7709968B2 (en) * 2003-12-30 2010-05-04 Tessera, Inc. Micro pin grid array with pin motion isolation
US7176043B2 (en) * 2003-12-30 2007-02-13 Tessera, Inc. Microelectronic packages and methods therefor
US7098544B2 (en) * 2004-01-06 2006-08-29 International Business Machines Corporation Edge seal for integrated circuit chips
US20050156330A1 (en) * 2004-01-21 2005-07-21 Harris James M. Through-wafer contact to bonding pad
US20050163966A1 (en) * 2004-01-23 2005-07-28 Chengalva Mahesh K. Surface mounting of components
US7368695B2 (en) * 2004-05-03 2008-05-06 Tessera, Inc. Image sensor package and fabrication method
ATE541312T1 (de) 2004-05-28 2012-01-15 Nxp Bv Chip mit zwei gruppen von chipkontakten
JP2005347299A (ja) * 2004-05-31 2005-12-15 Shinko Electric Ind Co Ltd チップ内蔵基板の製造方法
DE102004027787A1 (de) * 2004-06-08 2006-01-05 Infineon Technologies Ag Halbleiterbauteile mit Kunststoffgehäuse und Verfahren zur Herstellung derselben
US7453157B2 (en) * 2004-06-25 2008-11-18 Tessera, Inc. Microelectronic packages and methods therefor
US20060027899A1 (en) * 2004-06-25 2006-02-09 Tessera, Inc. Structure with spherical contact pins
US7300821B2 (en) * 2004-08-31 2007-11-27 Micron Technology, Inc. Integrated circuit cooling and insulating device and method
US7423885B2 (en) 2004-09-03 2008-09-09 Entorian Technologies, Lp Die module system
US7760513B2 (en) 2004-09-03 2010-07-20 Entorian Technologies Lp Modified core for circuit module system and method
US7443023B2 (en) 2004-09-03 2008-10-28 Entorian Technologies, Lp High capacity thin module system
US20060051912A1 (en) * 2004-09-09 2006-03-09 Ati Technologies Inc. Method and apparatus for a stacked die configuration
JP5592055B2 (ja) * 2004-11-03 2014-09-17 テッセラ，インコーポレイテッド 積層パッケージングの改良
US7202562B2 (en) * 2004-12-02 2007-04-10 Micron Technology, Inc. Integrated circuit cooling system and method
US7208820B2 (en) * 2004-12-29 2007-04-24 Tessera, Inc. Substrate having a plurality of I/O routing arrangements for a microelectronic device
US8294279B2 (en) 2005-01-25 2012-10-23 Megica Corporation Chip package with dam bar restricting flow of underfill
US20060183270A1 (en) * 2005-02-14 2006-08-17 Tessera, Inc. Tools and methods for forming conductive bumps on microelectronic elements
US7456046B2 (en) * 2005-02-23 2008-11-25 International Business Machines Corporation Method to create flexible connections for integrated circuits
JP5593018B2 (ja) * 2005-02-25 2014-09-17 テッセラ，インコーポレイテッド コンプライアンスを有する超小型電子アセンブリ
US7939934B2 (en) * 2005-03-16 2011-05-10 Tessera, Inc. Microelectronic packages and methods therefor
US8143095B2 (en) 2005-03-22 2012-03-27 Tessera, Inc. Sequential fabrication of vertical conductive interconnects in capped chips
US7098073B1 (en) 2005-04-18 2006-08-29 Freescale Semiconductor, Inc. Method for stacking an integrated circuit on another integrated circuit
US7196427B2 (en) * 2005-04-18 2007-03-27 Freescale Semiconductor, Inc. Structure having an integrated circuit on another integrated circuit with an intervening bent adhesive element
US7265443B2 (en) * 2005-04-29 2007-09-04 Texas Instruments Incorporated Wire bonded semiconductor device having low inductance and noise
TWI269420B (en) * 2005-05-03 2006-12-21 Megica Corp Stacked chip package and process thereof
US20060286717A1 (en) * 2005-05-06 2006-12-21 Tessera, Inc. Stacked microelectronic assemblies having basal compliant layers
US7033861B1 (en) * 2005-05-18 2006-04-25 Staktek Group L.P. Stacked module systems and method
TW200644261A (en) 2005-06-06 2006-12-16 Megica Corp Chip-package structure and manufacturing process thereof
JP4548264B2 (ja) * 2005-08-01 2010-09-22 株式会社デンソー 車両用交流発電機
CN101310380B (zh) * 2005-11-15 2011-02-09 日本电气株式会社 半导体封装、电子部件、以及电子设备
US20070138644A1 (en) * 2005-12-15 2007-06-21 Tessera, Inc. Structure and method of making capped chip having discrete article assembled into vertical interconnect
US7679201B2 (en) * 2005-12-20 2010-03-16 Intel Corporation Device package
US8067267B2 (en) * 2005-12-23 2011-11-29 Tessera, Inc. Microelectronic assemblies having very fine pitch stacking
US8058101B2 (en) * 2005-12-23 2011-11-15 Tessera, Inc. Microelectronic packages and methods therefor
US7936062B2 (en) 2006-01-23 2011-05-03 Tessera Technologies Ireland Limited Wafer level chip packaging
TWI329917B (en) * 2006-04-04 2010-09-01 Chipmos Technologies Inc Semiconductor chip having fine pitch bumps and bumps thereof
US20070290321A1 (en) * 2006-06-14 2007-12-20 Honeywell International Inc. Die stack capacitors, assemblies and methods
US8063401B2 (en) 2006-08-17 2011-11-22 Nxp B.V. Testing for correct undercutting of an electrode during an etching step
US8168537B2 (en) 2006-08-17 2012-05-01 Nxp B.V. Semiconductor component and assumbly with projecting electrode
US7888185B2 (en) * 2006-08-17 2011-02-15 Micron Technology, Inc. Semiconductor device assemblies and systems including at least one conductive pathway extending around a side of at least one semiconductor device
US7545029B2 (en) 2006-08-18 2009-06-09 Tessera, Inc. Stack microelectronic assemblies
US7425758B2 (en) * 2006-08-28 2008-09-16 Micron Technology, Inc. Metal core foldover package structures
US20080054490A1 (en) * 2006-08-31 2008-03-06 Ati Technologies Inc. Flip-Chip Ball Grid Array Strip and Package
US7582966B2 (en) 2006-09-06 2009-09-01 Megica Corporation Semiconductor chip and method for fabricating the same
US7988720B2 (en) 2006-09-12 2011-08-02 Boston Scientific Scimed, Inc. Longitudinally flexible expandable stent
US7417310B2 (en) 2006-11-02 2008-08-26 Entorian Technologies, Lp Circuit module having force resistant construction
US8569876B2 (en) 2006-11-22 2013-10-29 Tessera, Inc. Packaged semiconductor chips with array
US20080150101A1 (en) * 2006-12-20 2008-06-26 Tessera, Inc. Microelectronic packages having improved input/output connections and methods therefor
US7749886B2 (en) 2006-12-20 2010-07-06 Tessera, Inc. Microelectronic assemblies having compliancy and methods therefor
US8604605B2 (en) 2007-01-05 2013-12-10 Invensas Corp. Microelectronic assembly with multi-layer support structure
US8735183B2 (en) * 2007-04-12 2014-05-27 Micron Technology, Inc. System in package (SIP) with dual laminate interposers
US7687895B2 (en) * 2007-04-30 2010-03-30 Infineon Technologies Ag Workpiece with semiconductor chips and molding, semiconductor device and method for producing a workpiece with semiconductors chips
DE102007020656B4 (de) 2007-04-30 2009-05-07 Infineon Technologies Ag Werkstück mit Halbleiterchips, Halbleiterbauteil und Verfahren zur Herstellung eines Werkstücks mit Halbleiterchips
US8008188B2 (en) 2007-06-11 2011-08-30 Ppg Industries Ohio, Inc. Method of forming solid blind vias through the dielectric coating on high density interconnect substrate materials
JP5048420B2 (ja) * 2007-08-17 2012-10-17 新光電気工業株式会社 半導体装置及びその製造方法
DE102007042593B4 (de) * 2007-09-07 2018-10-31 Continental Automotive Gmbh Modul für eine integrierte Steuerelektronik mit vereinfachtem Aufbau
EP2637202A3 (de) 2007-09-28 2014-03-12 Tessera, Inc. Flip-Chip-Verbindung mit zu durch Ätzten ausgebildeten Säulen auf einem Substrat mittels Schmelzmetal verbundenen durch Ätzten ausgebildeten Säulen auf einem mikroelektronischen Bauelement und entsprechendes Herstellungsverfahren
KR100794191B1 (ko) 2007-12-12 2008-01-11 주식회사 파이컴 탄성 변위에 따른 다수 개의 접속 소자의 정렬 방법
WO2009117345A2 (en) 2008-03-17 2009-09-24 Henkel Corporation Adhesive compositions for use in die attach applications
JP5012612B2 (ja) * 2008-03-26 2012-08-29 日本電気株式会社 半導体デバイスの実装構造体及び実装構造体を用いた電子機器
WO2009142940A1 (en) * 2008-05-20 2009-11-26 E. I. Du Pont De Nemours And Company Assemblies comprising a thermally and dimensionally stable polyimide film, an electrode and an absorber layer, and methods relating thereto
US20100044860A1 (en) * 2008-08-21 2010-02-25 Tessera Interconnect Materials, Inc. Microelectronic substrate or element having conductive pads and metal posts joined thereto using bond layer
US9164404B2 (en) 2008-09-19 2015-10-20 Intel Corporation System and process for fabricating semiconductor packages
US9165841B2 (en) * 2008-09-19 2015-10-20 Intel Corporation System and process for fabricating semiconductor packages
US8212346B2 (en) * 2008-10-28 2012-07-03 Global Foundries, Inc. Method and apparatus for reducing semiconductor package tensile stress
US8183677B2 (en) * 2008-11-26 2012-05-22 Infineon Technologies Ag Device including a semiconductor chip
EP2390910A4 (de) * 2009-01-22 2015-04-22 Kyocera Corp Leiterplatte zur komponentenanbringung und kapselung zum komponentenhalten damit
EP2242094A1 (de) 2009-04-17 2010-10-20 Nxp B.V. Folie und Verfahren für eine Verbindung auf Basis dieser Folie sowie ein daraus resultierendes Gehäuse
US8227918B2 (en) * 2009-09-16 2012-07-24 International Business Machines Corporation Robust FBEOL and UBM structure of C4 interconnects
US20110123796A1 (en) 2009-11-20 2011-05-26 E.I. Dupont De Nemours And Company Interposer films useful in semiconductor packaging applications, and methods relating thereto
KR20120101459A (ko) 2009-11-20 2012-09-13 이 아이 듀폰 디 네모아 앤드 캄파니 폴리이미드 필름 및 전극을 포함하는 조립체, 및 그 관련 방법
US8698320B2 (en) * 2009-12-07 2014-04-15 Henkel IP & Holding GmbH Curable resin compositions useful as underfill sealants for use with low-k dielectric-containing semiconductor devices
US8799845B2 (en) * 2010-02-16 2014-08-05 Deca Technologies Inc. Adaptive patterning for panelized packaging
US9196509B2 (en) 2010-02-16 2015-11-24 Deca Technologies Inc Semiconductor device and method of adaptive patterning for panelized packaging
TWM397596U (en) * 2010-03-22 2011-02-01 Mao Bang Electronic Co Ltd Integrated circuit chip card
US8860193B2 (en) * 2010-06-04 2014-10-14 Marvell World Trade Ltd. Pad configurations for an electronic package assembly
US8330272B2 (en) 2010-07-08 2012-12-11 Tessera, Inc. Microelectronic packages with dual or multiple-etched flip-chip connectors
US9159708B2 (en) 2010-07-19 2015-10-13 Tessera, Inc. Stackable molded microelectronic packages with area array unit connectors
US8482111B2 (en) 2010-07-19 2013-07-09 Tessera, Inc. Stackable molded microelectronic packages
US9640437B2 (en) 2010-07-23 2017-05-02 Tessera, Inc. Methods of forming semiconductor elements using micro-abrasive particle stream
US8580607B2 (en) 2010-07-27 2013-11-12 Tessera, Inc. Microelectronic packages with nanoparticle joining
US8198739B2 (en) 2010-08-13 2012-06-12 Endicott Interconnect Technologies, Inc. Semi-conductor chip with compressible contact structure and electronic package utilizing same
US8830689B2 (en) 2010-09-16 2014-09-09 Samsung Electro-Mechanics Co., Ltd. Interposer-embedded printed circuit board
US8610259B2 (en) 2010-09-17 2013-12-17 Tessera, Inc. Multi-function and shielded 3D interconnects
US8847380B2 (en) 2010-09-17 2014-09-30 Tessera, Inc. Staged via formation from both sides of chip
US8553420B2 (en) 2010-10-19 2013-10-08 Tessera, Inc. Enhanced stacked microelectronic assemblies with central contacts and improved thermal characteristics
KR101796116B1 (ko) 2010-10-20 2017-11-10 삼성전자 주식회사 반도체 장치, 이를 포함하는 메모리 모듈, 메모리 시스템 및 그 동작방법
KR101075241B1 (ko) 2010-11-15 2011-11-01 테세라, 인코포레이티드 유전체 부재에 단자를 구비하는 마이크로전자 패키지
US8378478B2 (en) 2010-11-24 2013-02-19 Tessera, Inc. Enhanced stacked microelectronic assemblies with central contacts and vias connected to the central contacts
US8587126B2 (en) 2010-12-02 2013-11-19 Tessera, Inc. Stacked microelectronic assembly with TSVs formed in stages with plural active chips
US8736066B2 (en) 2010-12-02 2014-05-27 Tessera, Inc. Stacked microelectronic assemby with TSVS formed in stages and carrier above chip
US8610264B2 (en) 2010-12-08 2013-12-17 Tessera, Inc. Compliant interconnects in wafers
US8853558B2 (en) 2010-12-10 2014-10-07 Tessera, Inc. Interconnect structure
US20120146206A1 (en) 2010-12-13 2012-06-14 Tessera Research Llc Pin attachment
KR101118711B1 (ko) 2010-12-17 2012-03-12 테세라, 인코포레이티드 중앙 콘택을 구비한 적층형 마이크로전자 조립체
KR101061531B1 (ko) 2010-12-17 2011-09-01 테세라 리써치 엘엘씨 중앙 콘택을 구비하며 접지 또는 배전을 개선한 적층형 마이크로전자 조립체
US9137903B2 (en) 2010-12-21 2015-09-15 Tessera, Inc. Semiconductor chip assembly and method for making same
US8970028B2 (en) 2011-12-29 2015-03-03 Invensas Corporation Embedded heat spreader for package with multiple microelectronic elements and face-down connection
US8928153B2 (en) 2011-04-21 2015-01-06 Tessera, Inc. Flip-chip, face-up and face-down centerbond memory wirebond assemblies
US9013033B2 (en) 2011-04-21 2015-04-21 Tessera, Inc. Multiple die face-down stacking for two or more die
US8304881B1 (en) 2011-04-21 2012-11-06 Tessera, Inc. Flip-chip, face-up and face-down wirebond combination package
US8338963B2 (en) 2011-04-21 2012-12-25 Tessera, Inc. Multiple die face-down stacking for two or more die
US20120268899A1 (en) 2011-04-21 2012-10-25 Tessera Research Llc Reinforced fan-out wafer-level package
US8633576B2 (en) 2011-04-21 2014-01-21 Tessera, Inc. Stacked chip-on-board module with edge connector
US8952516B2 (en) 2011-04-21 2015-02-10 Tessera, Inc. Multiple die stacking for two or more die
US8841765B2 (en) 2011-04-22 2014-09-23 Tessera, Inc. Multi-chip module with stacked face-down connected dies
KR101128063B1 (ko) 2011-05-03 2012-04-23 테세라, 인코포레이티드 캡슐화 층의 표면에 와이어 본드를 구비하는 패키지 적층형 어셈블리
US8618659B2 (en) 2011-05-03 2013-12-31 Tessera, Inc. Package-on-package assembly with wire bonds to encapsulation surface
US8854072B2 (en) * 2011-06-03 2014-10-07 Hai Dau High temperature-low leakage probe apparatus and method of manufacturing same
US8525338B2 (en) 2011-06-07 2013-09-03 Tessera, Inc. Chip with sintered connections to package
US8890304B2 (en) 2011-06-08 2014-11-18 Tessera, Inc. Fan-out microelectronic unit WLP having interconnects comprising a matrix of a high melting point, a low melting point and a polymer material
US8502390B2 (en) 2011-07-12 2013-08-06 Tessera, Inc. De-skewed multi-die packages
US8823165B2 (en) 2011-07-12 2014-09-02 Invensas Corporation Memory module in a package
US8513817B2 (en) 2011-07-12 2013-08-20 Invensas Corporation Memory module in a package
US8872318B2 (en) 2011-08-24 2014-10-28 Tessera, Inc. Through interposer wire bond using low CTE interposer with coarse slot apertures
WO2013052321A2 (en) 2011-10-03 2013-04-11 Invensas Corporation Stub minimization using duplicate sets of signal terminals in assemblies without wirebonds to package substrate
US8436457B2 (en) 2011-10-03 2013-05-07 Invensas Corporation Stub minimization for multi-die wirebond assemblies with parallel windows
US8513813B2 (en) 2011-10-03 2013-08-20 Invensas Corporation Stub minimization using duplicate sets of terminals for wirebond assemblies without windows
US8610260B2 (en) 2011-10-03 2013-12-17 Invensas Corporation Stub minimization for assemblies without wirebonds to package substrate
US8405207B1 (en) 2011-10-03 2013-03-26 Invensas Corporation Stub minimization for wirebond assemblies without windows
WO2013052372A2 (en) 2011-10-03 2013-04-11 Invensas Corporation Stub minimization for multi-die wirebond assemblies with parallel windows
US8345441B1 (en) 2011-10-03 2013-01-01 Invensas Corporation Stub minimization for multi-die wirebond assemblies with parallel windows
WO2013052345A1 (en) 2011-10-03 2013-04-11 Invensas Corporation Stub minimization for assemblies without wirebonds to package substrate
US8441111B2 (en) 2011-10-03 2013-05-14 Invensas Corporation Stub minimization for multi-die wirebond assemblies with parallel windows
US8659140B2 (en) 2011-10-03 2014-02-25 Invensas Corporation Stub minimization using duplicate sets of signal terminals in assemblies without wirebonds to package substrate
WO2013052080A1 (en) 2011-10-03 2013-04-11 Invensas Corporation Stub minimization for multi-die wirebond assemblies with orthogonal windows
TWI515864B (zh) 2011-10-03 2016-01-01 英帆薩斯公司 具有自封裝中心偏移之端子格柵之短線最小化
DE102011115886B4 (de) * 2011-10-15 2020-06-18 Danfoss Silicon Power Gmbh Verfahren zur Schaffung einer Verbindung eines Leistungshalbleiterchips mit oberseitigen Potentialflächen zu Dickdrähten
US8404520B1 (en) 2011-10-17 2013-03-26 Invensas Corporation Package-on-package assembly with wire bond vias
US8637992B2 (en) 2011-11-30 2014-01-28 Invensas Corporation Flip chip package for DRAM with two underfill materials
US8946757B2 (en) 2012-02-17 2015-02-03 Invensas Corporation Heat spreading substrate with embedded interconnects
US9349706B2 (en) 2012-02-24 2016-05-24 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
US8372741B1 (en) 2012-02-24 2013-02-12 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
US8835228B2 (en) 2012-05-22 2014-09-16 Invensas Corporation Substrate-less stackable package with wire-bond interconnect
JP2013258044A (ja) * 2012-06-12 2013-12-26 Molex Inc コネクタ
US9391008B2 (en) 2012-07-31 2016-07-12 Invensas Corporation Reconstituted wafer-level package DRAM
JP2015523742A (ja) 2012-08-02 2015-08-13 テッセラ，インコーポレイテッド ２以上のダイにおける複数ダイ・フェースダウン・スタッキング
US9502390B2 (en) 2012-08-03 2016-11-22 Invensas Corporation BVA interposer
US8846447B2 (en) 2012-08-23 2014-09-30 Invensas Corporation Thin wafer handling and known good die test method
US9368477B2 (en) 2012-08-27 2016-06-14 Invensas Corporation Co-support circuit panel and microelectronic packages
US8787034B2 (en) 2012-08-27 2014-07-22 Invensas Corporation Co-support system and microelectronic assembly
US8848391B2 (en) 2012-08-27 2014-09-30 Invensas Corporation Co-support component and microelectronic assembly
US8848392B2 (en) 2012-08-27 2014-09-30 Invensas Corporation Co-support module and microelectronic assembly
TWI487921B (zh) * 2012-11-05 2015-06-11 矽品精密工業股份有限公司 半導體封裝件之測試方法
CN104838486B (zh) * 2012-11-05 2018-06-26 德卡技术股份有限公司 半导体器件和用于板式封装的自适性图案化的方法
US8975738B2 (en) 2012-11-12 2015-03-10 Invensas Corporation Structure for microelectronic packaging with terminals on dielectric mass
US9165906B2 (en) 2012-12-10 2015-10-20 Invensas Corporation High performance package on package
US8878353B2 (en) 2012-12-20 2014-11-04 Invensas Corporation Structure for microelectronic packaging with bond elements to encapsulation surface
US9136254B2 (en) 2013-02-01 2015-09-15 Invensas Corporation Microelectronic package having wire bond vias and stiffening layer
US8907500B2 (en) 2013-02-04 2014-12-09 Invensas Corporation Multi-die wirebond packages with elongated windows
US8786069B1 (en) 2013-03-15 2014-07-22 Invensas Corporation Reconfigurable pop
US9365749B2 (en) 2013-05-31 2016-06-14 Sunray Scientific, Llc Anisotropic conductive adhesive with reduced migration
US9777197B2 (en) 2013-10-23 2017-10-03 Sunray Scientific, Llc UV-curable anisotropic conductive adhesive
US9070423B2 (en) 2013-06-11 2015-06-30 Invensas Corporation Single package dual channel memory with co-support
US9154972B2 (en) * 2013-06-12 2015-10-06 Apple Inc. Methods and apparatus for testing electronic devices with antenna arrays
US9034696B2 (en) 2013-07-15 2015-05-19 Invensas Corporation Microelectronic assemblies having reinforcing collars on connectors extending through encapsulation
US9023691B2 (en) 2013-07-15 2015-05-05 Invensas Corporation Microelectronic assemblies with stack terminals coupled by connectors extending through encapsulation
US8883563B1 (en) 2013-07-15 2014-11-11 Invensas Corporation Fabrication of microelectronic assemblies having stack terminals coupled by connectors extending through encapsulation
US9167710B2 (en) 2013-08-07 2015-10-20 Invensas Corporation Embedded packaging with preformed vias
US9685365B2 (en) 2013-08-08 2017-06-20 Invensas Corporation Method of forming a wire bond having a free end
US20150076714A1 (en) 2013-09-16 2015-03-19 Invensas Corporation Microelectronic element with bond elements to encapsulation surface
US9123555B2 (en) 2013-10-25 2015-09-01 Invensas Corporation Co-support for XFD packaging
US9087815B2 (en) 2013-11-12 2015-07-21 Invensas Corporation Off substrate kinking of bond wire
US9082753B2 (en) 2013-11-12 2015-07-14 Invensas Corporation Severing bond wire by kinking and twisting
US9263394B2 (en) 2013-11-22 2016-02-16 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9583456B2 (en) 2013-11-22 2017-02-28 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9379074B2 (en) 2013-11-22 2016-06-28 Invensas Corporation Die stacks with one or more bond via arrays of wire bond wires and with one or more arrays of bump interconnects
US9583411B2 (en) 2014-01-17 2017-02-28 Invensas Corporation Fine pitch BVA using reconstituted wafer with area array accessible for testing
US9214454B2 (en) 2014-03-31 2015-12-15 Invensas Corporation Batch process fabrication of package-on-package microelectronic assemblies
JP6215755B2 (ja) * 2014-04-14 2017-10-18 ルネサスエレクトロニクス株式会社 半導体装置
US10381326B2 (en) 2014-05-28 2019-08-13 Invensas Corporation Structure and method for integrated circuits packaging with increased density
US9646917B2 (en) 2014-05-29 2017-05-09 Invensas Corporation Low CTE component with wire bond interconnects
US9412714B2 (en) 2014-05-30 2016-08-09 Invensas Corporation Wire bond support structure and microelectronic package including wire bonds therefrom
US9754910B2 (en) * 2014-06-05 2017-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of packaging semiconductor devices and packaged semiconductor devices
US9040316B1 (en) 2014-06-12 2015-05-26 Deca Technologies Inc. Semiconductor device and method of adaptive patterning for panelized packaging with dynamic via clipping
US9281296B2 (en) 2014-07-31 2016-03-08 Invensas Corporation Die stacking techniques in BGA memory package for small footprint CPU and memory motherboard design
US9691437B2 (en) 2014-09-25 2017-06-27 Invensas Corporation Compact microelectronic assembly having reduced spacing between controller and memory packages
US9735084B2 (en) 2014-12-11 2017-08-15 Invensas Corporation Bond via array for thermal conductivity
US9888579B2 (en) 2015-03-05 2018-02-06 Invensas Corporation Pressing of wire bond wire tips to provide bent-over tips
US9502372B1 (en) 2015-04-30 2016-11-22 Invensas Corporation Wafer-level packaging using wire bond wires in place of a redistribution layer
US9761554B2 (en) 2015-05-07 2017-09-12 Invensas Corporation Ball bonding metal wire bond wires to metal pads
US9633971B2 (en) 2015-07-10 2017-04-25 Invensas Corporation Structures and methods for low temperature bonding using nanoparticles
US10886250B2 (en) 2015-07-10 2021-01-05 Invensas Corporation Structures and methods for low temperature bonding using nanoparticles
US9543277B1 (en) 2015-08-20 2017-01-10 Invensas Corporation Wafer level packages with mechanically decoupled fan-in and fan-out areas
US9490222B1 (en) 2015-10-12 2016-11-08 Invensas Corporation Wire bond wires for interference shielding
US10490528B2 (en) 2015-10-12 2019-11-26 Invensas Corporation Embedded wire bond wires
US10332854B2 (en) 2015-10-23 2019-06-25 Invensas Corporation Anchoring structure of fine pitch bva
US10181457B2 (en) 2015-10-26 2019-01-15 Invensas Corporation Microelectronic package for wafer-level chip scale packaging with fan-out
US9484080B1 (en) 2015-11-09 2016-11-01 Invensas Corporation High-bandwidth memory application with controlled impedance loading
US10043779B2 (en) 2015-11-17 2018-08-07 Invensas Corporation Packaged microelectronic device for a package-on-package device
US9659848B1 (en) 2015-11-18 2017-05-23 Invensas Corporation Stiffened wires for offset BVA
US9984992B2 (en) 2015-12-30 2018-05-29 Invensas Corporation Embedded wire bond wires for vertical integration with separate surface mount and wire bond mounting surfaces
US9679613B1 (en) 2016-05-06 2017-06-13 Invensas Corporation TFD I/O partition for high-speed, high-density applications
US9935075B2 (en) 2016-07-29 2018-04-03 Invensas Corporation Wire bonding method and apparatus for electromagnetic interference shielding
US10157803B2 (en) 2016-09-19 2018-12-18 Deca Technologies Inc. Semiconductor device and method of unit specific progressive alignment
US10573601B2 (en) 2016-09-19 2020-02-25 Deca Technologies Inc. Semiconductor device and method of unit specific progressive alignment
US10299368B2 (en) 2016-12-21 2019-05-21 Invensas Corporation Surface integrated waveguides and circuit structures therefor
USD887998S1 (en) * 2017-02-17 2020-06-23 Stat Peel Ag Chip
US11652031B2 (en) * 2018-12-13 2023-05-16 Intel Corporation Shrinkable package assembly
TWI700499B (zh) * 2019-07-17 2020-08-01 美商第一檢測有限公司 晶片測試系統
TWI743907B (zh) * 2020-07-28 2021-10-21 華烽科技股份有限公司 預燒測試高電流提昇裝置

Family Cites Families (230)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3302067A (en) * 1967-01-31 Modular circuit package utilizing solder coated
US35119A (en) * 1862-04-29 Improvement in corn-sh ellers
DE1238459B (de) 1961-04-27 1967-04-13 Hoechst Ag Verfahren zur Herstellung von Carbonsaeureestern von ungesaettigten Alkoholen
US3614832A (en) * 1966-03-09 1971-10-26 Ibm Decal connectors and methods of forming decal connections to solid state devices
US3390308A (en) * 1966-03-31 1968-06-25 Itt Multiple chip integrated circuit assembly
US3426252A (en) * 1966-05-03 1969-02-04 Bell Telephone Labor Inc Semiconductive device including beam leads
DE1539692A1 (de) * 1966-06-23 1969-10-16 Blume & Redecker Gmbh Umklebevorrichtung fuer Spulen
US3474297A (en) * 1967-06-30 1969-10-21 Texas Instruments Inc Interconnection system for complex semiconductor arrays
US3689991A (en) * 1968-03-01 1972-09-12 Gen Electric A method of manufacturing a semiconductor device utilizing a flexible carrier
US3680206A (en) * 1969-06-23 1972-08-01 Ferranti Ltd Assemblies of semiconductor devices having mounting pillars as circuit connections
DE2119567C2 (de) * 1970-05-05 1983-07-14 International Computers Ltd., London Elektrische Verbindungsvorrichtung und Verfahren zu ihrer Herstellung
US3683105A (en) * 1970-10-13 1972-08-08 Westinghouse Electric Corp Microcircuit modular package
US3680037A (en) * 1970-11-05 1972-07-25 Tech Wire Prod Inc Electrical interconnector
US3864728A (en) * 1970-11-20 1975-02-04 Siemens Ag Semiconductor components having bimetallic lead connected thereto
US3724068A (en) * 1971-02-25 1973-04-03 Du Pont Semiconductor chip packaging apparatus and method
US3772575A (en) * 1971-04-28 1973-11-13 Rca Corp High heat dissipation solder-reflow flip chip transistor
US3670091A (en) 1971-05-20 1972-06-13 Sqrague Electric Co Encapsulated electrical components with protective pre-coat containing collapsible microspheres
US3832769A (en) * 1971-05-26 1974-09-03 Minnesota Mining & Mfg Circuitry and method
US3611061A (en) * 1971-07-07 1971-10-05 Motorola Inc Multiple lead integrated circuit device and frame member for the fabrication thereof
GB1387587A (en) * 1971-07-22 1975-03-19 Plessey Co Ltd Electrical interconnectors and connector assemblies
CA954635A (en) * 1972-06-06 1974-09-10 Microsystems International Limited Mounting leads and method of fabrication
US3823467A (en) * 1972-07-07 1974-07-16 Westinghouse Electric Corp Solid-state circuit module
US3952404A (en) * 1973-07-30 1976-04-27 Sharp Kabushiki Kaisha Beam lead formation method
US3868724A (en) * 1973-11-21 1975-02-25 Fairchild Camera Instr Co Multi-layer connecting structures for packaging semiconductor devices mounted on a flexible carrier
UST955008I4 (en) * 1974-08-19 1977-02-01 International Business Machines Corporation Flip chip structure including a silicon semiconductor element bonded to an Si3 N4 base substrate
US4074342A (en) * 1974-12-20 1978-02-14 International Business Machines Corporation Electrical package for lsi devices and assembly process therefor
US4189825A (en) * 1975-06-04 1980-02-26 Raytheon Company Integrated test and assembly device
JPS5379335A (en) † 1976-12-24 1978-07-13 Hitachi Ltd Memory unit
US4246595A (en) * 1977-03-08 1981-01-20 Matsushita Electric Industrial Co., Ltd. Electronics circuit device and method of making the same
JPS53149763A (en) * 1977-06-01 1978-12-27 Citizen Watch Co Ltd Mounting method of semiconductor integrate circuit
DE2745571A1 (de) 1977-10-11 1979-04-19 Klippan Nv Vorrichtung zum buendeln von waren
US4179802A (en) * 1978-03-27 1979-12-25 International Business Machines Corporation Studded chip attachment process
FR2439478A1 (fr) 1978-10-19 1980-05-16 Cii Honeywell Bull Boitier plat pour dispositifs a circuits integres
US4225900A (en) 1978-10-25 1980-09-30 Raytheon Company Integrated circuit device package interconnect means
US4268848A (en) 1979-05-07 1981-05-19 Motorola, Inc. Preferred device orientation on integrated circuits for better matching under mechanical stress
US5861670A (en) 1979-10-04 1999-01-19 Fujitsu Limited Semiconductor device package
SU1003396A1 (ru) 1980-02-08 1983-03-07 Институт коллоидной химии и химии воды АН УССР Электрический соединитель
US4349862A (en) * 1980-08-11 1982-09-14 International Business Machines Corporation Capacitive chip carrier and multilayer ceramic capacitors
US4371912A (en) 1980-10-01 1983-02-01 Motorola, Inc. Method of mounting interrelated components
US4549247A (en) 1980-11-21 1985-10-22 Gao Gesellschaft Fur Automation Und Organisation Mbh Carrier element for IC-modules
DE3123198C2 (de) * 1980-12-08 1993-10-07 Gao Ges Automation Org Trägerelemente für einen IC-Baustein
CA1183280A (en) 1981-02-09 1985-02-26 Francis N. Sinnadurai Integrated circuit chip carrier
US4525921A (en) 1981-07-13 1985-07-02 Irvine Sensors Corporation High-density electronic processing package-structure and fabrication
US4472876A (en) * 1981-08-13 1984-09-25 Minnesota Mining And Manufacturing Company Area-bonding tape
US4410905A (en) * 1981-08-14 1983-10-18 Amp Incorporated Power, ground and decoupling structure for chip carriers
US4437141A (en) * 1981-09-14 1984-03-13 Texas Instruments Incorporated High terminal count integrated circuit device package
US4435740A (en) * 1981-10-30 1984-03-06 International Business Machines Corporation Electric circuit packaging member
US4536469A (en) * 1981-11-23 1985-08-20 Raytheon Company Semiconductor structures and manufacturing methods
FR2521350B1 (fr) 1982-02-05 1986-01-24 Hitachi Ltd Boitier porteur de puce semi-conductrice
US4754316A (en) 1982-06-03 1988-06-28 Texas Instruments Incorporated Solid state interconnection system for three dimensional integrated circuit structures
WO1984000851A1 (en) 1982-08-10 1984-03-01 Brown David F Electrical circuit units
US4761681A (en) 1982-09-08 1988-08-02 Texas Instruments Incorporated Method for fabricating a semiconductor contact and interconnect structure using orientation dependent etching and thermomigration
DE3248385A1 (de) 1982-12-28 1984-06-28 GAO Gesellschaft für Automation und Organisation mbH, 8000 München Ausweiskarte mit integriertem schaltkreis
US4658332A (en) * 1983-04-04 1987-04-14 Raytheon Company Compliant layer printed circuit board
US4648179A (en) * 1983-06-30 1987-03-10 International Business Machines Corporation Process of making interconnection structure for semiconductor device
US4545610A (en) * 1983-11-25 1985-10-08 International Business Machines Corporation Method for forming elongated solder connections between a semiconductor device and a supporting substrate
US4751199A (en) * 1983-12-06 1988-06-14 Fairchild Semiconductor Corporation Process of forming a compliant lead frame for array-type semiconductor packages
KR900001273B1 (ko) * 1983-12-23 1990-03-05 후지쑤 가부시끼가이샤 반도체 집적회로 장치
US4672737A (en) 1984-01-23 1987-06-16 Irvine Sensors Corporation Detector array module fabrication process
US4670770A (en) * 1984-02-21 1987-06-02 American Telephone And Telegraph Company Integrated circuit chip-and-substrate assembly
US4574470A (en) * 1984-03-19 1986-03-11 Trilogy Computer Development Partners, Ltd. Semiconductor chip mounting system
US4597617A (en) * 1984-03-19 1986-07-01 Tektronix, Inc. Pressure interconnect package for integrated circuits
US4685998A (en) * 1984-03-22 1987-08-11 Thomson Components - Mostek Corp. Process of forming integrated circuits with contact pads in a standard array
US4627151A (en) * 1984-03-22 1986-12-09 Thomson Components-Mostek Corporation Automatic assembly of integrated circuits
KR890004820B1 (ko) 1984-03-28 1989-11-27 인터내셔널 비지네스 머신즈 코포레이션 배저장밀도의 메모리 모듈 및 보드와 그 형성방법
US4667220A (en) * 1984-04-27 1987-05-19 Trilogy Computer Development Partners, Ltd. Semiconductor chip module interconnection system
GB8412674D0 (en) 1984-05-18 1984-06-27 British Telecomm Integrated circuit chip carrier
US4631820A (en) 1984-08-23 1986-12-30 Canon Kabushiki Kaisha Mounting assembly and mounting method for an electronic component
JPS6159860A (ja) * 1984-08-31 1986-03-27 Fujitsu Ltd 半導体集積回路装置の製造方法
US4772936A (en) * 1984-09-24 1988-09-20 United Technologies Corporation Pretestable double-sided tab design
US4655524A (en) * 1985-01-07 1987-04-07 Rogers Corporation Solderless connection apparatus
US4649415A (en) * 1985-01-15 1987-03-10 National Semiconductor Corporation Semiconductor package with tape mounted die
US4604644A (en) * 1985-01-28 1986-08-05 International Business Machines Corporation Solder interconnection structure for joining semiconductor devices to substrates that have improved fatigue life, and process for making
US4628406A (en) * 1985-05-20 1986-12-09 Tektronix, Inc. Method of packaging integrated circuit chips, and integrated circuit package
EP0218796B1 (de) 1985-08-16 1990-10-31 Dai-Ichi Seiko Co. Ltd. Halbleiteranordnung mit Packung vom Steckerstifttyp
JPS6253000A (ja) 1985-08-31 1987-03-07 日本電気株式会社 半導体の実装構造
CA1226966A (en) * 1985-09-10 1987-09-15 Gabriel Marcantonio Integrated circuit chip package
US4949224A (en) 1985-09-20 1990-08-14 Sharp Kabushiki Kaisha Structure for mounting a semiconductor device
US4874721A (en) * 1985-11-11 1989-10-17 Nec Corporation Method of manufacturing a multichip package with increased adhesive strength
US4686998A (en) 1985-11-12 1987-08-18 Mediscan Research Limited Patient temperature and heartbeat rate monitoring system
US4924353A (en) * 1985-12-20 1990-05-08 Hughes Aircraft Company Connector system for coupling to an integrated circuit chip
US4700473A (en) * 1986-01-03 1987-10-20 Motorola Inc. Method of making an ultra high density pad array chip carrier
US4700276A (en) 1986-01-03 1987-10-13 Motorola Inc. Ultra high density pad array chip carrier
US4793814A (en) * 1986-07-21 1988-12-27 Rogers Corporation Electrical circuit board interconnect
US4709468A (en) * 1986-01-31 1987-12-01 Texas Instruments Incorporated Method for producing an integrated circuit product having a polyimide film interconnection structure
US4890157A (en) * 1986-01-31 1989-12-26 Texas Instruments Incorporated Integrated circuit product having a polyimide film interconnection structure
US4721993A (en) * 1986-01-31 1988-01-26 Olin Corporation Interconnect tape for use in tape automated bonding
JP2502511B2 (ja) * 1986-02-06 1996-05-29 日立マクセル株式会社 半導体装置の製造方法
US4890152A (en) 1986-02-14 1989-12-26 Matsushita Electric Works, Ltd. Plastic molded chip carrier package and method of fabricating the same
JPS62194652A (ja) * 1986-02-21 1987-08-27 Hitachi Ltd 半導体装置
US4695870A (en) * 1986-03-27 1987-09-22 Hughes Aircraft Company Inverted chip carrier
US4681654A (en) * 1986-05-21 1987-07-21 International Business Machines Corporation Flexible film semiconductor chip carrier
US4734825A (en) 1986-09-05 1988-03-29 Motorola Inc. Integrated circuit stackable package
KR900007231B1 (ko) * 1986-09-16 1990-10-05 가부시키가이샤 도시바 반도체집적회로장치
JPH0777247B2 (ja) 1986-09-17 1995-08-16 富士通株式会社 半導体装置の製造方法
US4884122A (en) * 1988-08-05 1989-11-28 General Electric Company Method and configuration for testing electronic circuits and integrated circuit chips using a removable overlay layer
US4783695A (en) * 1986-09-26 1988-11-08 General Electric Company Multichip integrated circuit packaging configuration and method
US4918811A (en) * 1986-09-26 1990-04-24 General Electric Company Multichip integrated circuit packaging method
US4937203A (en) * 1986-09-26 1990-06-26 General Electric Company Method and configuration for testing electronic circuits and integrated circuit chips using a removable overlay layer
GB8626828D0 (en) * 1986-10-11 1986-12-10 Microelectronics & Computer Pressure contact interconnect from tape
US4811082A (en) * 1986-11-12 1989-03-07 International Business Machines Corporation High performance integrated circuit packaging structure
DE3639630A1 (de) * 1986-11-20 1988-06-01 Gao Ges Automation Org Datentraeger mit integriertem schaltkreis und verfahren zur herstellung desselben
US4814295A (en) * 1986-11-26 1989-03-21 Northern Telecom Limited Mounting of semiconductor chips on a plastic substrate
US4801992A (en) 1986-12-01 1989-01-31 Motorola Inc. Three dimensional interconnected integrated circuit
JPH07112041B2 (ja) * 1986-12-03 1995-11-29 シャープ株式会社 半導体装置の製造方法
US4990948A (en) 1986-12-27 1991-02-05 Canon Kabushiki Kaisha Flexible printed circuit board
JP2533511B2 (ja) * 1987-01-19 1996-09-11 株式会社日立製作所 電子部品の接続構造とその製造方法
US5086337A (en) * 1987-01-19 1992-02-04 Hitachi, Ltd. Connecting structure of electronic part and electronic device using the structure
US4783719A (en) * 1987-01-20 1988-11-08 Hughes Aircraft Company Test connector for electrical devices
US4766670A (en) * 1987-02-02 1988-08-30 International Business Machines Corporation Full panel electronic packaging structure and method of making same
US4855867A (en) * 1987-02-02 1989-08-08 International Business Machines Corporation Full panel electronic packaging structure
US4811081A (en) * 1987-03-23 1989-03-07 Motorola, Inc. Semiconductor die bonding with conductive adhesive
US4942140A (en) * 1987-03-25 1990-07-17 Mitsubishi Denki Kabushiki Kaisha Method of packaging semiconductor device
US4874722A (en) 1987-04-16 1989-10-17 Texas Instruments Incorporated Process of packaging a semiconductor device with reduced stress forces
US4953005A (en) 1987-04-17 1990-08-28 Xoc Devices, Inc. Packaging system for stacking integrated circuits
US4862249A (en) 1987-04-17 1989-08-29 Xoc Devices, Inc. Packaging system for stacking integrated circuits
US4933810A (en) 1987-04-30 1990-06-12 Honeywell Inc. Integrated circuit interconnector
KR880014671A (ko) 1987-05-27 1988-12-24 미다 가쓰시게 수지로 충진된 반도체 장치
US4796078A (en) * 1987-06-15 1989-01-03 International Business Machines Corporation Peripheral/area wire bonding technique
KR970003915B1 (ko) 1987-06-24 1997-03-22 미다 가쓰시게 반도체 기억장치 및 그것을 사용한 반도체 메모리 모듈
US5138438A (en) 1987-06-24 1992-08-11 Akita Electronics Co. Ltd. Lead connections means for stacked tab packaged IC chips
JP2567870B2 (ja) * 1987-09-17 1996-12-25 株式会社日立製作所 半導体記憶装置
US4801999A (en) * 1987-07-15 1989-01-31 Advanced Micro Devices, Inc. Integrated circuit lead frame assembly containing voltage bussing and distribution to an integrated circuit die using tape automated bonding with two metal layers
US4967261A (en) * 1987-07-30 1990-10-30 Mitsubishi Denki Kabushiki Kaisha Tape carrier for assembling an IC chip on a substrate
US4855872A (en) * 1987-08-13 1989-08-08 General Electric Company Leadless ceramic chip carrier printed wiring board adapter
GB2209867B (en) * 1987-09-16 1990-12-19 Advanced Semiconductor Package Method of forming an integrated circuit chip carrier
US5016138A (en) 1987-10-27 1991-05-14 Woodman John K Three dimensional integrated circuit package
JPH01129431A (ja) 1987-11-16 1989-05-22 Sharp Corp 半導体チップ実装方式
US5198888A (en) 1987-12-28 1993-03-30 Hitachi, Ltd. Semiconductor stacked device
US5028986A (en) 1987-12-28 1991-07-02 Hitachi, Ltd. Semiconductor device and semiconductor module with a plurality of stacked semiconductor devices
US4841355A (en) 1988-02-10 1989-06-20 Amdahl Corporation Three-dimensional microelectronic package for semiconductor chips
JP2706077B2 (ja) * 1988-02-12 1998-01-28 株式会社日立製作所 樹脂封止型半導体装置及びその製造方法
US4926241A (en) * 1988-02-19 1990-05-15 Microelectronics And Computer Technology Corporation Flip substrate for chip mount
US4829405A (en) * 1988-03-14 1989-05-09 International Business Machines Corporation Tape automated bonding package
US4847146A (en) * 1988-03-21 1989-07-11 Hughes Aircraft Company Process for fabricating compliant layer board with selectively isolated solder pads
US5072283A (en) * 1988-04-12 1991-12-10 Bolger Justin C Pre-formed chip carrier cavity package
US5103557A (en) * 1988-05-16 1992-04-14 Leedy Glenn J Making and testing an integrated circuit using high density probe points
US4987100A (en) 1988-05-26 1991-01-22 International Business Machines Corporation Flexible carrier for an electronic device
US4937707A (en) * 1988-05-26 1990-06-26 International Business Machines Corporation Flexible carrier for an electronic device
US4842662A (en) * 1988-06-01 1989-06-27 Hewlett-Packard Company Process for bonding integrated circuit components
FR2634340B1 (fr) * 1988-07-13 1994-06-17 Thomson Csf Dispositif d'interconnexion entre un circuit integre et un circuit electrique, application du dispositif a la connexion d'un circuit integre notamment a un circuit imprime, et procede de fabrication du dispositif
US4887148A (en) * 1988-07-15 1989-12-12 Advanced Micro Devices, Inc. Pin grid array package structure
US4937653A (en) * 1988-07-21 1990-06-26 American Telephone And Telegraph Company Semiconductor integrated circuit chip-to-chip interconnection scheme
EP0351581A1 (de) * 1988-07-22 1990-01-24 Oerlikon-Contraves AG Hochintegrierte Schaltung sowie Verfahren zu deren Herstellung
US4939316A (en) 1988-10-05 1990-07-03 Olin Corporation Aluminum alloy semiconductor packages
US4956694A (en) 1988-11-04 1990-09-11 Dense-Pac Microsystems, Inc. Integrated circuit chip stacking
US5001542A (en) 1988-12-05 1991-03-19 Hitachi Chemical Company Composition for circuit connection, method for connection using the same, and connected structure of semiconductor chips
JPH02174255A (ja) * 1988-12-27 1990-07-05 Mitsubishi Electric Corp 半導体集積回路装置
US5055907A (en) * 1989-01-25 1991-10-08 Mosaic, Inc. Extended integration semiconductor structure with wiring layers
US5192716A (en) 1989-01-25 1993-03-09 Polylithics, Inc. Method of making a extended integration semiconductor structure
US4996583A (en) 1989-02-15 1991-02-26 Matsushita Electric Industrial Co., Ltd. Stack type semiconductor package
JPH07114223B2 (ja) † 1989-03-07 1995-12-06 日本電気株式会社 半導体装置
DE3911711A1 (de) 1989-04-10 1990-10-11 Ibm Modul-aufbau mit integriertem halbleiterchip und chiptraeger
US5023205A (en) * 1989-04-27 1991-06-11 Polycon Method of fabricating hybrid circuit structures
US4953060A (en) 1989-05-05 1990-08-28 Ncr Corporation Stackable integrated circuit chip package with improved heat removal
US5027191A (en) * 1989-05-11 1991-06-25 Westinghouse Electric Corp. Cavity-down chip carrier with pad grid array
US5089880A (en) 1989-06-07 1992-02-18 Amdahl Corporation Pressurized interconnection system for semiconductor chips
US5072075A (en) 1989-06-28 1991-12-10 Digital Equipment Corporation Double-sided hybrid high density circuit board and method of making same
US4954878A (en) * 1989-06-29 1990-09-04 Digital Equipment Corp. Method of packaging and powering integrated circuit chips and the chip assembly formed thereby
US5412247A (en) 1989-07-28 1995-05-02 The Charles Stark Draper Laboratory, Inc. Protection and packaging system for semiconductor devices
GB8918482D0 (en) * 1989-08-14 1989-09-20 Inmos Ltd Packaging semiconductor chips
US5834799A (en) * 1989-08-28 1998-11-10 Lsi Logic Optically transmissive preformed planar structures
US5504035A (en) 1989-08-28 1996-04-02 Lsi Logic Corporation Process for solder ball interconnecting a semiconductor device to a substrate using a noble metal foil embedded interposer substrate
US5053922A (en) * 1989-08-31 1991-10-01 Hewlett-Packard Company Demountable tape-automated bonding system
JP2978511B2 (ja) * 1989-09-20 1999-11-15 株式会社日立製作所 集積回路素子実装構造体
US5217916A (en) 1989-10-03 1993-06-08 Trw Inc. Method of making an adaptive configurable gate array
US5006673A (en) * 1989-12-07 1991-04-09 Motorola, Inc. Fabrication of pad array carriers from a universal interconnect structure
US5045921A (en) * 1989-12-26 1991-09-03 Motorola, Inc. Pad array carrier IC device using flexible tape
US4989069A (en) * 1990-01-29 1991-01-29 Motorola, Inc. Semiconductor package having leads that break-away from supports
US5006922A (en) 1990-02-14 1991-04-09 Motorola, Inc. Packaged semiconductor device having a low cost ceramic PGA package
US5046238A (en) 1990-03-15 1991-09-10 Rogers Corporation Method of manufacturing a multilayer circuit board
US5123850A (en) 1990-04-06 1992-06-23 Texas Instruments Incorporated Non-destructive burn-in test socket for integrated circuit die
EP0454447A3 (en) 1990-04-26 1993-12-08 Hitachi Ltd Semiconductor device assembly
US5065227A (en) 1990-06-04 1991-11-12 International Business Machines Corporation Integrated circuit packaging using flexible substrate
CA2083514A1 (en) * 1990-06-08 1991-12-09 Joyce B. Hall Reworkable adhesive for electronic applications
US5583375A (en) 1990-06-11 1996-12-10 Hitachi, Ltd. Semiconductor device with lead structure within the planar area of the device
US5173766A (en) 1990-06-25 1992-12-22 Lsi Logic Corporation Semiconductor device package and method of making such a package
US5377077A (en) 1990-08-01 1994-12-27 Staktek Corporation Ultra high density integrated circuit packages method and apparatus
AU8519891A (en) 1990-08-01 1992-03-02 Staktek Corporation Ultra high density integrated circuit packages, method and apparatus
US5475920A (en) 1990-08-01 1995-12-19 Burns; Carmen D. Method of assembling ultra high density integrated circuit packages
US5019673A (en) * 1990-08-22 1991-05-28 Motorola, Inc. Flip-chip package for integrated circuits
US5029325A (en) * 1990-08-31 1991-07-02 Motorola, Inc. TAB tape translator for use with semiconductor devices
US5086558A (en) 1990-09-13 1992-02-11 International Business Machines Corporation Direct attachment of semiconductor chips to a substrate with a substrate with a thermoplastic interposer
US5148266A (en) 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies having interposer and flexible lead
US5258330A (en) 1990-09-24 1993-11-02 Tessera, Inc. Semiconductor chip assemblies with fan-in leads
US5148265A (en) 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies with fan-in leads
US5679977A (en) 1990-09-24 1997-10-21 Tessera, Inc. Semiconductor chip assemblies, methods of making same and components for same
CA2050091C (en) 1990-10-03 1999-06-15 Richard C. Eden Electronic circuit and method with thermal management
US5117275A (en) 1990-10-24 1992-05-26 International Business Machines Corporation Electronic substrate multiple location conductor attachment technology
US5117282A (en) 1990-10-29 1992-05-26 Harris Corporation Stacked configuration for integrated circuit devices
US5136366A (en) 1990-11-05 1992-08-04 Motorola, Inc. Overmolded semiconductor package with anchoring means
US5172303A (en) 1990-11-23 1992-12-15 Motorola, Inc. Electronic component assembly
US5216278A (en) 1990-12-04 1993-06-01 Motorola, Inc. Semiconductor device having a pad array carrier package
US5241133A (en) 1990-12-21 1993-08-31 Motorola, Inc. Leadless pad array chip carrier
US5379191A (en) 1991-02-26 1995-01-03 Microelectronics And Computer Technology Corporation Compact adapter package providing peripheral to area translation for an integrated circuit chip
US5289346A (en) 1991-02-26 1994-02-22 Microelectronics And Computer Technology Corporation Peripheral to area adapter with protective bumper for an integrated circuit chip
US5225966A (en) 1991-07-24 1993-07-06 At&T Bell Laboratories Conductive adhesive film techniques
US5252857A (en) 1991-08-05 1993-10-12 International Business Machines Corporation Stacked DCA memory chips
US5227583A (en) 1991-08-20 1993-07-13 Microelectronic Packaging America Ceramic package and method for making same
US5128831A (en) * 1991-10-31 1992-07-07 Micron Technology, Inc. High-density electronic package comprising stacked sub-modules which are electrically interconnected by solder-filled vias
US5350947A (en) 1991-11-12 1994-09-27 Nec Corporation Film carrier semiconductor device
US5161090A (en) * 1991-12-13 1992-11-03 Hewlett-Packard Company Heat pipe-electrical interconnect integration for chip modules
US5360992A (en) * 1991-12-20 1994-11-01 Micron Technology, Inc. Two piece assembly for the selection of pinouts and bond options on a semiconductor device
US5282312A (en) 1991-12-31 1994-02-01 Tessera, Inc. Multi-layer circuit construction methods with customization features
JPH05218281A (ja) 1992-02-07 1993-08-27 Texas Instr Japan Ltd 半導体装置
US5222014A (en) 1992-03-02 1993-06-22 Motorola, Inc. Three-dimensional multi-chip pad array carrier
US5313096A (en) 1992-03-16 1994-05-17 Dense-Pac Microsystems, Inc. IC chip package having chip attached to and wire bonded within an overlying substrate
US5210939A (en) 1992-04-17 1993-05-18 Intel Corporation Lead grid array integrated circuit
JPH0653277A (ja) 1992-06-04 1994-02-25 Lsi Logic Corp 半導体装置アセンブリおよびその組立方法
US5266912A (en) 1992-08-19 1993-11-30 Micron Technology, Inc. Inherently impedance matched multiple integrated circuit module
JP3105089B2 (ja) * 1992-09-11 2000-10-30 株式会社東芝 半導体装置
US5414298A (en) 1993-03-26 1995-05-09 Tessera, Inc. Semiconductor chip assemblies and components with pressure contact
EP0637070B1 (de) 1993-07-28 1997-09-24 The Whitaker Corporation Von der Peripherie-unabhängiges präzises Positionsglied für einen Halbleiterchip und Herstellungsverfahren dafür
US5394009A (en) 1993-07-30 1995-02-28 Sun Microsystems, Inc. Tab semiconductor package with cushioned land grid array outer lead bumps
US5431571A (en) 1993-11-22 1995-07-11 W. L. Gore & Associates, Inc. Electrical conductive polymer matrix
US5454160A (en) 1993-12-03 1995-10-03 Ncr Corporation Apparatus and method for stacking integrated circuit devices
US5477082A (en) 1994-01-11 1995-12-19 Exponential Technology, Inc. Bi-planar multi-chip module
KR950027550U (ko) 1994-03-07 1995-10-18 정의훈 클로즈 가이드(Cloth guide)의 경사안내로울러 좌. 우 이송장치
US5675180A (en) 1994-06-23 1997-10-07 Cubic Memory, Inc. Vertical interconnect process for silicon segments
US5518964A (en) 1994-07-07 1996-05-21 Tessera, Inc. Microelectronic mounting with multiple lead deformation and bonding
KR100218996B1 (ko) 1995-03-24 1999-09-01 모기 쥰이찌 반도체장치
US5627405A (en) 1995-07-17 1997-05-06 National Semiconductor Corporation Integrated circuit assembly incorporating an anisotropic elecctrically conductive layer
US5808874A (en) 1996-05-02 1998-09-15 Tessera, Inc. Microelectronic connections with liquid conductive elements
US6020220A (en) 1996-07-09 2000-02-01 Tessera, Inc. Compliant semiconductor chip assemblies and methods of making same
US5864177A (en) * 1996-12-12 1999-01-26 Honeywell Inc. Bypass capacitors for chip and wire circuit assembly
US6190509B1 (en) 1997-03-04 2001-02-20 Tessera, Inc. Methods of making anisotropic conductive elements for use in microelectronic packaging
US5994166A (en) 1997-03-10 1999-11-30 Micron Technology, Inc. Method of constructing stacked packages
US5950070A (en) 1997-05-15 1999-09-07 Kulicke & Soffa Investments Method of forming a chip scale package, and a tool used in forming the chip scale package
JP3644662B2 (ja) 1997-10-29 2005-05-11 株式会社ルネサステクノロジ 半導体モジュール
US5861678A (en) * 1997-12-23 1999-01-19 Micron Technology, Inc. Method and system for attaching semiconductor dice to substrates

Also Published As

Publication number Publication date
DK0551382T3 (da) 2002-04-15
JP2924923B2 (ja) 1999-07-26
US6465893B1 (en) 2002-10-15
DE69132880T2 (de) 2002-09-12
EP1353374A1 (de) 2003-10-15
ES2167313T3 (es) 2002-05-16
DE69133468T3 (de) 2016-12-29
EP1353374B1 (de) 2007-01-24
US20020011663A1 (en) 2002-01-31
CA2091438A1 (en) 1992-03-25
ATE297054T2 (de) 2005-06-15
DE69132880D1 (de) 2002-01-31
DE69133468D1 (de) 2005-07-07
DE69133468T2 (de) 2005-10-13
US6433419B2 (en) 2002-08-13
WO1992005582A1 (en) 1992-04-02
EP1111672B2 (de) 2016-08-03
JPH06504408A (ja) 1994-05-19
KR970005709B1 (ko) 1997-04-19
ES2281598T3 (es) 2007-10-01
EP0551382A1 (de) 1993-07-21
DK1353374T3 (da) 2007-05-21
EP0551382A4 (en) 1993-09-01
US6392306B1 (en) 2002-05-21
ES2242704T5 (es) 2017-02-10
US6372527B1 (en) 2002-04-16
EP1111672B1 (de) 2005-06-01
US5148265A (en) 1992-09-15
US5347159A (en) 1994-09-13
ATE211305T1 (de) 2002-01-15
AU8731291A (en) 1992-04-15
ATE352870T1 (de) 2007-02-15
EP1111672A2 (de) 2001-06-27
EP1111672A3 (de) 2002-09-18
DE69133558D1 (de) 2007-03-15
ES2242704T3 (es) 2005-11-16
CA2091438C (en) 2000-08-08
US6133627A (en) 2000-10-17
EP0551382B1 (de) 2001-12-19

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