DE69434235T2 - Aktivmatrixschaltkreisplatine und deren Herstellungsverfahren - Google Patents

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Description

  • GEBIET DER ERFINDUNG
  • Die vorliegende Erfindung betrifft ein Herstellungsverfahren für eine Aktiv-Matrix-Leiterplatte.
  • Dünnfilmtransistoren (nachfolgend "TFT") mit einem polykristallinen Siliziumfilm werden als Pixeltransistoren in Flüssigkristallanzeigetafeln und anderen Aktiv-Matrix-Leiterplatten verwendet. Von den verfügbaren Flüssigkristallanzeigetafeln werden die Aktiv-Matrix-Leiterplatten vom Typ mit eingebauter Treiberschaltung (vom Typ mit eingebauter Peripherieschaltung), in denen die Treiberschaltung mit TFT in einem Gebiet am Rand des Pixelgebiets ausgebildet ist, in Flüssigkristallanzeigetafeln für Sucher und Projektoren verwendet wegen des Packaging-Technologieproblems, daß das Herstellen elektrischer Verbindungen an Anschlüsse mit engem Abstand schwierig ist. Als Ergebnis werden TFT für das Treiberschaltungsgebiet und TFT für das Pixelgebiet beide auf einer einzigen Aktiv-Matrix-Leiterplatte ausgebildet.
  • Von diesen TFT ist bei den TFT des Pixelgebiets ein niedriger AUS-Strom erforderlich, so daß die Ladung, die durch die Pixelelektroden geschrieben wurde, gehalten werden kann. Polykristalline Silizium-TFT können jedoch, da der AUS-Strom hoch ist, eine versetzte Gatestruktur verwenden, in der ein Source-Draingebiet an einer Stelle vorgesehen wird, die von der Kante der Gateelektrode getrennt ist.
  • Zusätzlich kann ein Gebiet niedriger Konzentration an der Kante des Draingebiets vorgesehen werden, und eine Drainstruktur (LDD-Struktur) mit einer reduzierten Feldstärke in diesem Gebiet benutzt werden.
  • Das folgende Herstellungsverfahren wird gewöhnlich benutzt, um Dünnfilmtransistoren mit einer solchen Struktur herzustellen.
  • Wenn der n-Kanal-Typ TFT 1200a in dem Treiberschaltungsgebiet, der p-Kanal-Typ TFT 1200b in dem Treiberschaltungsgebiet und der n-Kanal-Typ TFT 1200c in dem Pixelgebiet, wie in 8(a) von links nach rechts im Schnitt dargestellt, gebildet werden, wird zunächst die erste, zweite und dritte Siliziumschicht 1202, 1202, 1203 auf der Oberflächenseite des Substrats 1201 ausgebildet. Die Oberflächenseite der ersten, zweiten und dritten Siliziumschicht 1202, 1202, 1203 werden dann durch eine Gate-Isolationsschicht 1211 bedeckt. Danach wird eine leitfähige Schicht, die die Gateelektrode bildet, auf der Oberflächenseite der Gate-Isolationsschicht 1211 ausgebildet, diese wird mit einem Resist 1213 zum Strukturieren maskiert, und die Gateelektrode 1212 wird gebildet.
  • Dann wird, wie durch den Pfeil 1214 angezeigt, ein Fremdstoff, der später als Donator fungiert, ionenimplantiert, und das Source-Draingebiet 1207 wird gebildet.
  • Dann wird die Gateelektrode 1212 mit dem Resist 1213 als Maske übergeätzt, und die Gateelektrode 1212 wird verengt, wie in 8(b) gezeigt. Als Ergebnis ist die Länge der Gateelektrode 1212 kleiner als die Länge des Bereichs (Kanalausbildungsbereich) in der ersten, zweiten und dritten Siliziumschicht 1202, 1202, 1203, in denen Fremdstoffe nicht eingebracht sind, und die versetzte Gatestruktur wird gebildet.
  • Dann wird, wie in 8(c) gezeigt, ein Fremdstoff, der später als Akzeptor fungiert, in die zweite Siliziumschicht 1202 ionenimplantiert (Pfeil 1221), wobei die erste und dritte Siliziumschicht 1202, 1203 mit Resist 1215 bedeckt sind. Weil zuvor Donatorfremdstoffe in die zweite Siliziumschicht 1202 eingebracht wurden, wird der Akzeptorfremdstoff in einer hohen Konzentration eingebracht.
  • Es sollte beachtet werden, daß, wenn TFT 1200a und 1200c mit einer LDD-Struktur ausgebildet werden, der Resist 1215 nach dem Einbringen des Akzeptorfremdstoffs entfernt wird, und ein Donatorfremdstoff in einer angemessenen Dosis ionenimplantiert wird.
  • In dem so gebildeten TFT kann der AUS-Strompegel ausreichend abgesenkt werden, weil die Bündelung des elektrischen Feldes an der Drainkante durch die versetzte Struktur oder LDD-Struktur vermindert werden kann.
  • Jedoch bestehen die folgenden Probleme bei dem eben beschriebenen herkömmlichen Herstellungsverfahren.
  • Zunächst legt dieses Verfahren, obwohl die elektrischen TFT-Kenngrößen mit der Gatelänge variieren, die Gatelänge durch ein Überätzen der Gateelektrode fest, und es ist daher schwierig, die Gatelänge einzustellen. Zum Beispiel ist es, wenn eine aus polykristallinem Silizium bestehende Gateelektrode plasmageätzt wird, möglich, den Abschluß des Ätzens zu bestimmen, weil die Stärke der Plasmaemission sich an dem Endpunkt der Ätzung verändert, wenn die Strukturierung in normaler Weise erfolgt, aber es ist schwierig, den Endpunkt zuverlässig festzulegen, weil die Stärke der Plasmaemission sich beim Überätzen nicht verändert. Zusätzlich ist es auch schwierig, das Überätzen zu steuern, wenn das Überätzen über die Ätzzeit gesteuert wird, weil die Ätzgeschwindigkeit leicht mit den Betriebsbedingungen etc. der Ätzapparatur variiert. Als Ergebnis variieren die EIN-Strom-Kenngrößen und andere elektrische Kenngrößen von TFT, die mit herkömmlichen Verfahren hergestellt sind, unvermeidlicherweise aufgrund der Schwankung der Gatelänge und der Versetzungslänge. Schwankungen dieser Art sind schwerwiegende Defekte in Treiberschaltungs-TFT, die durch denselben Prozeß gebildet werden.
  • Wegen des Überätzens ist es auch schwierig, die Unterteilung bzw. das Rastermaß der Einheiten zu erhöhen. Genauer gesagt, muß die Aktiv-Matrix-Leiterplatte mit großen Strukturmusterabmessungen entworfen werden, um Schwankungen beim Überätzen der Gateelektrode aufzufangen, und Entwürfe mit einem solch großen Spielraum führen zu einer großen Verschwendung in dem Design der Aktiv-Matrix-Leiterplatte. Zusätzlich sind herkömmliche Herstellungsverfahren nicht für hochauflösende Flüssigkristallanzeigetafeln geeignet und stellen ein Hindernis bei der Reduktion der grundlegenden Musterabmessung der Aktiv-Matrix-Leiterplatte von 5 μm auf 2 μm oder 3 μm, oder sogar kleinere Abmessungen dar.
  • Zweitens ist eine Hochtemperaturbearbeitung oberhalb von 600°C erforderlich, um den ioneneingepflanzten Fremdstoff in LDD-Strukturen zu aktivieren. Bei solch einer Hochtemperaturbearbeitung ist es jedoch nicht möglich, preiswerte Glassubstrate zu verwenden. Als Ergebnis stehen herkömmliche Herstellungsverfahren auch einer zunehmenden Bildschirmgröße der Anzeigetafeln und einer Reduzierung der Kosten der Anzeigetafeln entgegen. Darüber hinaus sind herkömmliche Ioneneinpflanzungstechnologien wegen des engen Einpflanzungsgebiets nicht gut geeignet, um große Leiterplatten zu bearbeiten.
  • Technologien zum Implantieren der erzeugten Ionen ohne Massentrennung wurden mit der Zielrichtung studiert, diese Probleme zu lösen. Zum Beispiel wurde ein Verfahren untersucht, eine Mischung eines Fremdstoffgases verdünnt mit Wasserstoff als Dotiergas zu benutzen und die aus dieser Mischung erzeugten Ionen ohne Massentrennung zu implantieren, und der Fremdstoff wurde bei vergleichsweise niedrigen Temperaturen von etwa 300°C aktiviert. Jedoch kann dieses Verfahren nicht einen Siliziumfilm aktivieren, der mit einer niedrigen Ionenkonzentration mit einer Fremdstoffkonzentration von 1 × 1019/cm3 oder weniger implantiert ist, und es ist immer noch nicht möglich, einen LDD-Struktur-TFT in einem Niedertemperaturprozeß herzustellen.
  • Eine Aktiv-Matrix-Leiterplatte mit einem an der Oberflächenseite aus einem isolierten Substrat liegenden Treiberschaltungsgebiet umfassend eine CMOS-Schaltung mit einem ersten Dünnfilmtransistor eines ersten Leitfähigkeitstyps und einem zweiten Dünnfilmtransistor eines zweiten Leitfähigkeitstyps, und ein Pixelgebiet umfassend einen dritten Dünnfilmtransistor eines ersten Leitfähigkeitstyps ist in der EP-A-0 342 925 offenbart. Die JP-A-4-293023 offenbart eine ähnliche Aktiv-Matrix-Leiterplatte, bei der die Fremdstoffdichte in dem Kanalgebiet der TFTs in dem Pixelgebiet größer ist als in dem Kanalgebiet der TFTs in dem Treiberschaltungsgebiet.
  • Die Druckschrift JP-A-63-204 769 offenbart einen TFT mit einer LDD-Struktur mit Source- und Draingebieten, die jeweils aus zwei Teilen bestehen, einem ersten Teil neben dem Kanal und einem zweiten Teil angrenzend an den ersten Teil auf der dem Kanal abgewandten Seite. Die zweiten Teile weisen eine höhere Fremdstoffkonzentration auf und werden als Kontaktgebiete zum Kontakt mit einer Source- bzw. einer Drainelektrode benutzt.
  • Die Druckschrift EP-A-0 544 229 (Stand der Technik gemäß Art. 54(3)EPÜ) offenbart eine Aktiv-Matrix-Leiterplatte mit einem Treiberschaltungsgebiet, der mit einer CMOS-Schaltung versehen ist, die einen ersten Dünnfilmtransistor eines ersten Leitfähigkeitstyps und einen zweiten Dünnfilmtransistor eines zweiten Leitfähigkeitstyps umfaßt, und mit einem Pixelgebiet, der einen dritten Dünnfilmtransistor des ersten Leitfähigkeitstyps umfaßt, wobei das Source-Draingebiet nicht selbstausgerichtet auf die Gateelektrode ausgebildet ist. Alle drei Transistoren weisen eine LDD-Struktur auf, bei der der Bereich niedriger Konzentration des Source-Draingebiets des Pixeltransistors kleiner ist als das des ersten Transistors, obwohl nicht angegeben.
  • Das Dokument US-A-528,480 offenbart eine Wechselstrom gespeiste Elektrolumineszenz-Anzeigeeinrichtung umfassend eine Verbindung von einem Elektrolumineszenz-Element, einem Pixeltransistor zum Antrieb des Elektrolumineszenz-Elements, eine Wechselstrom-Stromquelle, einen Schalttransistor für die Ein-/Aussteuerung des Pixeltransistors und einen Kondensator. Um eine hohe Durchbruchsspannung des Pixeltransistors zu erreichen, weist er versetzte Gatezonen auf, die die Source- und Draingebiete von den Kanten der Gateelektrode trennen.
  • EP-A.0 513 590 offenbart einen Dünnfilmtransistor zur Verwendung in dem Pixelgebiet einer Aktriv-Matrix-Leiterplatte. Zum Erhalt eines hohen ION/IOFF-Verhältnisses schlägt das Dokument vor, einen Versatz zwischen dem Gate und dem jeweiligen der Source- und Draingebiet vorzusehen. Der Versatz wird dadurch erhalten, daß zuerst ein Gate ausgebildet wird und die Source- und Draingebiete selbstausgerichtet auf das Gate ausgebildet werden. Anschließend ist das Gate einer anodischen Oxidation zur Bildung des Versatzes unterworfen.
  • Unter Berücksichtigung der obigen Probleme ist es eine Aufgabe der vorliegenden Erfindung ein Verfahren zu schaffen, das die Verbesserung der Struktur der Source-/Draingebiete erlaubt, und daher eine Aktiv-Matrix-Leiterplatte mit Dünnfilmtransistoren zu erhalten, in denen die AUS-Strom-Kenngrößen verbessert sein können.
  • Diese Aufgabe wird mit einem Verfahren wie beansprucht gelöst.
  • Bei dieser Erfindung sind der erste Leitfähigkeitstyp und zweite Leitfähigkeitstyp entgegengesetzte Leitfähigkeitstypen, das heißt, wenn der erste Leitfähigkeitstyp ein n-Typ ist, dann ist der zweite Leitfähigkeitstyp ein p-Typ. Umgekehrt, wenn der erste Leitfähigkeitstyp ein p-Typ ist, dann ist der zweite Leitfähigkeitstyp ein n-Typ. Zusätzlich bezeichnet "Fremdstoffionen" in dieser Erfindung Ionen, die entweder Donatoren oder Akzeptoren sind.
  • Bei einer Aktiv-Matrix-Leiterplatte mit einem integrierten Treiberschaltungsgebiet, die mit dem Verfahren gemäß der vorliegenden Erfindung erhalten wird, hat der Dünnfilmtransistor des Pixelgebiets eine Versatzgatestruktur, wodurch das Source-Drain-Gebiet in einer Position seitlich versetzt mit einer vorbestimmten Distanz von der Kante der Gateelektrode ist.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1 ist ein einfaches Blockdiagramm einer Aktiv-Matrix-Leiterplatte mit einer eingebauten Treiberschaltung.
  • 2 ist ein einfaches Blockdiagramm, das die typische Struktur des Pixelgebiets einer Aktiv-Matrix-Leiterplatte zeigt.
  • 3 ist eine Querschnittsdarstellung, die die typische grundlegende Struktur einer Flüssigkristallanzeigetafel zeigt.
  • 4 ist eine Querschnittsdarstellung, die eine TFT-Struktur zeigt, ausgebildet in dem Pixelgebiet und dem Treiberschaltungsgebiet einer Aktiv-Matrix-Leiterplatte.
  • 5 zeigt einen Prozeßfluß des Herstellungsverfahrens der Aktiv-Matrix-Leiterplatte von 4.
  • 6 ist eine Querschnittsdarstellung, die in typischer Weise eine TFT-Struktur zeigt, die in dem Pixelgebiet und dem Treiberschaltungsgebiet einer Aktiv-Matrix-Leiterplatte ausgebildet ist und welche gemäß einem Ausführungsbeispiel der vorliegenden Erfindung erzielt wird.
  • 7 zeigt einen Prozeßfluß des Herstellungsverfahrens für die Aktiv-Matrix-Leiterplatte von 6.
  • 8 zeigt einen Prozeßfluß des Herstellungsverfahrens eines herkömmlichen TFT.
  • Bevor die Struktur einer Aktiv-Matrix-Leiterplatte hergestellt gemäß einem Verfahren eines Ausführungsbeispiels der vorliegenden Erfindung beschrieben wird, wird die grundlegende Struktur einer Aktiv-Matrix-Leiterplatte mit einer eingebauten Treiberschaltung, wie sie in Flüssigkristallanzeigetafeln verwendet wird, beschrieben.
  • 1 ist ein einfaches Blockdiagramm einer Aktiv-Matrix-Leiterplatte mit einer eingebauten Treiberschaltung, 2 ist ein einfaches Blockdiagramm, das in typischer Weise die Struktur des Pixelgebiets einer Aktiv-Matrix-Leiterplatte zeigt, und 3 ist eine Querschnittsdarstellung, die in typischer Weise die grundlegende Struktur einer Flüssigkristallanzeigetafel zeigt.
  • In 1 ist die Aktiv-Matrix-Leiterplatte 10 unterteilt in ein Pixelgebiet 10a und Treiberschaltungsgebiete 10b, 10c (Peripherieschaltungsteil). Die Pixelregion 13 ist gebildet und unterteilt in Pixelgebiet 10a durch Scanleitungen (Gateleitungen) 11a, 11b ... (11), verbunden mit dem Treiberschaltungsgebiet 10b (Scanleitungstreiberschaltung), und Datenleitungen 12a, 12b ... (12), verbunden mit dem Treiberschaltungsgebiet 10c (Datenleitungstreiberschaltung), wie in 2 gezeigt. In der Pixelregion 13 ist ein TFT 10d ausgebildet, der auf Grundlage eines Scansignals aus der Scanleitung 11 zwischen einem Zustand des Verbindens und einem Zustand des Trennens der Seite der Datenleitung 12 von bzw. mit der Seite der Pixelelektrode umschaltet. In den Treiberschaltungsgebieten 10b, 10c ist ebenfalls eine CMOS-Schaltung durch Dünnfilmtransistoren eines anderen Leittähigkeitstyps gebildet.
  • Von diesen Dünnfilmtransistoren ist für den TFT 10d des Pixelgebiets 10a eine niedrige AUS-Strom-Charakteristik erforderlich, so daß eine ausreichende Ladung in der Flüssigkristallkapazität 10f gehalten werden kann. Weil in den Dünnfilmtransistoren der Treiberschaltungsgebiete 10b, 10c ein mit hochqualitativem Anzeigebetrieb verträglicher Hochgeschwindigkeitsbetrieb erforderlich ist, wird in den Treiberschaltungsgebieten 10b, 10c im allgemeinen ein Dünnfilmtransistor mit einer selbstausgerichteten Struktur verwendet.
  • Es soll bemerkt werden, daß es, wie in 2 gezeigt, Fälle gibt, in denen eine Speicherkapazität 10e in der Pixelregion 13 gebildet ist, und diese Speicherkapazität 10e kann überlagert aufgebaut sein, mit einem Teil der vorhergehenden Scanleitung 11 als oberem Sockel und einem Teil der Drainelektrode des TFT 10d als unterem Sockel. Daher ist es, wenn der AUS-Strom des TFT 10d des Pixelgebiets 10a groß ist, notwendig, die Speicherkapazität 10e zu vergrößern, und das Öffnungsverhältnis der Pixelregion 13 wird verringert. Es sei bemerkt, daß die Flüssigkristallkapazität 10f die Kapazität ist, die entsteht, wenn die Aktiv-Matrix-Leiterplatte 10 und die Gegenleiterplatte 16, auf der die Gegenelektrode 15 ausgebildet ist, einander gegenüber plaziert werden und die Flüssigkristalle 17, wie in 3 gezeigt, einschließen.
  • Es werden daher drei Arten von Dünnfilmtransistoren gebildet, einschließlich eines Paars Dünnfilmtransistoren mit entgegengesetztem Leitfähigkeitstyp im Treiberschaltungsgebiet und einem Dünnfilmtransistor im Pixelgebiet, weil die Kenngrößen, die für die Dünnfilmtransistoren verlangt werden, für eine Aktiv-Matrix-Leiterplatte 10 vom Typ mit eingebauter Treiberschaltung verschieden sind.
  • Die folgende Struktur und das Herstellungsverfahren können daher benutzt werden, so daß verschiedene Arten von Dünnfilmtransistoren effizient hergestellt werden können.
  • 4 ist eine Querschnittsdarstellung, die in typischer Weise die Struktur des in der Aktiv-Matrix-Leiterplatte gebildeten Dünnfilmtransistors (nachfolgend "TFT") zeigt, die Struktur des in dem Pixelgebiet gebildeten TFT und den in dem Treiberschaltungsgebiet gebildeten n-Kanal-Typ TFT und p-Kanal-Typ TFT.
  • In 4 werden, in der Aktiv-Matrix-Leiterplatte 100, der n-Kanal-Typ TFT-A des Treiberschaltungsgebiets, der p-Kanal-Typ TFT-B des Treiberschaltungsgebiets, und der n-Kanal-Typ TFT-C des Pixelgebiets auf einem transparenten isolierten Substrat 101 gebildet, gezeigt der Reihenfolge nach beim Betrachten der Figur von der linken Seite her. Die CMOS-Schaltung in dem Treiberschaltungsgebiet ist durch TFT-A und TFT-B gebildet.
  • Eine Gate-Isolationsschicht 114 ist auf der Oberflächenseite des Kanalausbildungsgebiets 111 und der Source-Draingebiete 112, 113 gebildet, und eine Gateelektrode 115 wird auf der Oberflächenseite dieser Gate-Isolationsschicht 114 im TFT-A gebildet. Die Source-Draingebiete 112, 113 sind n+ Gebiete hoher Konzentration mit einer Fremdstoffkonzentration gleich oder größer als 1 × 1019/cm3, beispielsweise 1 × 1020/cm3, und sind selbstausrichtend auf die Gateelektrode 115 gebildet.
  • Eine Gate-Isolationsschicht 124 ist auf der Oberflächenseite des Kanalausbildungsgebiets 121 und der Source-Draingebiete 122, 123 gebildet, und eine Gateelektrode 125 ist auf der Oberflächenseite dieser Gate-Isolationsschicht 124 im TFT-B gebildet. Die Source-Draingebiete 122, 123 sind p+ Gebiete hoher Konzentration mit einer Fremdstoffkonzentration gleich oder größer als 1 × 1019/cm3, beispielsweise 1 × 1020/cm3, und sind selbstausrichtend auf die Gateelektrode 125 gebildet.
  • Eine Gate-Isolationsschicht 134 ist auf der Oberflächenseite des Kanalausbildungsgebiets 131 und der Source-Draingebiete 132, 133 gebildet, und eine Gateelektrode 135 ist auf der Oberflächenseite dieser Gate-Isolationsschicht 134 im TFT-C gebildet. Die Source-Draingebiete 132, 133 sind als n–-Gebiete niedriger Dichte gebildet, mit einer Fremdstoffkonzentration gleich oder weniger als 1 × 1019/cm3, beispielsweise 5 × 1018/cm3, und sind selbstausrichtend auf die Gateelektrode 135 gebildet.
  • Daher kann ein großer EIN-Strom in TFT-A und TFT-B des Treiberschaltungsgebiets erhalten werden. Zusätzlich ist der AUS-Strom in dem TFT-C des Pixelgebiets klein, weil die Source-Draingebiete 132, 133 eine niedrige Konzentration an Fremdstoffen aufweisen. Als Ergebnis kann unter Benutzung der Aktiv-Matrix-Leiterplatte 100 dieses Beispiels eine hochauflösende, hochqualitative Anzeige in Flüssigkristallanzeigetafeln erhalten werden, weil in dem Treiberschaltungsgebiet ein Hochgeschwindigkeitsbetrieb möglich ist, und in dem Pixelgebiet die eingeschriebene Ladung ausreichend erhalten werden kann.
  • Das Herstellungsverfahren für eine Aktiv-Matrix-Leiterplatte 100 einer solchen Struktur ist mit Bezug auf 5 beschrieben.
  • 5 zeigt einen Prozeßfluß des Herstellungsverfahrens für die Aktiv-Matrix-Leiterplatte.
  • Zuerst wird, wie in 5(a) gezeigt, nach dem Ausbilden eines polykristallinen Siliziumfilms auf der Oberflächenseite eines isolierten Substrats 101 diese strukturiert, um Siliziumfilme 110, 120, 130 zu bilden. Der Siliziumfilm 110 ist ein erster Siliziumfilm zum Ausbilden des TFT-A in dem Treiberschaltungsgebiet, und der Siliziumfilm 120 ist ein zweiter Siliziumfilm zum Ausbilden des TFT-B in dem Treiberschaltungsgebiet. Der Siliziumfilm 130 ist ein dritter Siliziumfilm zum Ausbilden des TFT-C in dem Pixelgebiet (erster Prozeß).
  • Dann werden Gate-Isolationsschichten 114, 124, 134 auf der Oberflächenseite jedes Siliziumfilms 110, 120, 130 gebildet (zweiter Prozeß).
  • Dann wird, nach dem Ausbilder eines polykristallinen Siliziumfilm auf den Oberflächen der Gate-Isolationsschichten 114, 124, 134 (die gesamte Oberfläche des isolierten Substrats 101), eine hohe Konzentration von Fremdstoffen in diese eingebracht. Der polykristalline Siliziumfilm, in den ein Fremdstoff eingebracht wurde, wird dann unter Benutzung von Photoätzungs-Techniken strukturiert, um Gateelektroden 115, 125, 135 zu bilden. Die Gateleitungen werden gleichzeitig mit denselben Materialien gebildet, wenn die Gateelektroden 115, 125, 135 gebildet werden (dritter Prozeß).
  • Es sollte beachtet werden, daß die Abmessungen des Siliziumfilms nach der Strukturierung präzise festgelegt werden können, weil der Endpunkt der Ätzung ausdrücklich bestimmt werden kann, da eine Trockenätzung unter Benutzung eines CF4-Plasmas in dem vorliegenden Beispiel zum Strukturieren des polykristallinen Siliziumfilms verwendet wird.
  • Anschließend werden, wie durch Pfeile P+ gezeigt, Phosphorionen in niedriger Konzentration mit einer Dosis von 5 × 1013/cm2 in die Siliziumfilme 110, 120, 130 implantiert, wobei die Gateelektroden 115, 125, 135 als eine Maske benutzt werden (Prozeß zur Bildung von Gebieten niedriger Konzentration).
  • Als Ergebnis werden Gebiete 110a, 120a, 130a niedriger Konzentration mit einer Fremdstoffkonzentration von 5 × 1018/cm3 selbstausgerichtet auf die Gateelektroden 115, 125, 135 in den Siliziumfilmen 110, 120, 130 gebildet. Das Gebiet niedriger Konzentration 130a wird zu den Source-Draingebieten 132, 133 des TFT-C ohne eine weitere Ionenimplantation in den folgenden Prozessen. Zusätzlich wird der Teil des Siliziumfilms 130, der direkt unterhalb der Gateelektrode 135 angeordnet ist, das Kanalausbildungsgebiet 131.
  • Dann werden, wie in 5(b) gezeigt, nachdem die Seite mit den Siliziumfilmen 120, 130 mit Resist 140 maskiert wurde, Phosphorionen in hoher Konzentration bei einer Dosis von 1 × 1015/cm2 in den Siliziumfilm 110 implantiert (Gebiet niedriger Konzentration 110a), wie durch die Pfeile P+ gezeigt (vierter Prozeß).
  • Als Ergebnis wird das Gebiet niedriger Konzentration 110a zu Source-Draingebieten 112, 113 (n+ Gebiet hoher Dichte) mit einer Fremdstoffkonzentration von 1 × 1020/cm3 ausgebildet, selbstausgerichtet auf die Gateelektrode 115. Zusätzlich wird der Teil des Siliziumfilms 110, der direkt unterhalb der Gateelektrode 115 angeordnet ist, zu dem Kanalausbildungsgebiet 111.
  • Dann werden, wie in 5(c) gezeigt, nachdem die Seiten mit den Siliziumfilmen 110, 130 mit Resist 150 maskiert wurden, Borionen in hoher Konzentration bei einer Dosis von 1 × 1015/cm2 in den Siliziumfilm 120 implantiert (Gebiet niedriger Konzentration 120a), wie durch Pfeil B+ gezeigt (vierter Prozeß).
  • Als Ergebnis werden die Gebiete niedriger Konzentration 120a zu Source-Draingebieten 122, 123 (p+ Gebiet hoher Dichte) mit einer Fremdstoffkonzentration von 1 × 1020/cm3, ausgebildet selbstausgerichtet auf die Gateelektrode 125. Zusätzlich wird der Teil des Siliziumfilms 120, der direkt unterhalb der Gateelektrode 125 angeordnet ist, zu dem Kanalausbildungsgebiet 121.
  • Auf diese Weise wird, auch wenn drei Arten von TFT auf einer Aktiv-Matrix-Leiterplatte 100 gebildet werden, in dem Prozeß, der das Gebiet niedriger Konzentration auf der Pixelgebietsseite bildet, eine niedrige Konzentration an Fremdstoffen auch in der Seite des Treiberschaltungsgebiets implantiert, und dort wird ein Gebiet hoher Konzentration gebildet durch die hohe Konzentration an Fremdstoffen, die auf der Seite des Treiberschaltungsgebiets implantiert werden. Daher kann die Fremdstoffkonzentration des jeweiligen Gebiets separat gesteuert werden, während zugleich die Anzahl der Maskierungsschritte auf ein Minimum gehalten wird. Daher kann ein TFT mit einer optimalen Struktur durch dieses Herstellungsverfahren hergestellt werden, ohne die Gateelektrode von der Seite zu ätzen. Als Ergebnis kann die Darstellungsschärfe der Flüssigkristallanzeigetafel verbessert werden, weil die EIN-Strom-Kennlinie der TFT im Treiberschaltungsgebiet und die AUS-Strom-Kennlinie der TFT im Pixelgebiet verbessert werden können, und die elektrischen Kenngrößen stabil sind.
  • Wenn die Fremdstoffkonzentration des Source-Draingebiets in einem n-Kanal-Typ TFT variiert wird fällt der EIN-Strom ab, da der elektrische Widerstand des Source-Draingebiets ansteigt, wenn die Dosis reduziert wird. Weiters fällt der AUS-Strom ab, da die elektrische Feldstärke zwischen dem Draingebiet und der Gateelektrode abnimmt zusätzlich dazu, daß der elektrischen Widerstandes des Source-Draingebiets ansteigt, wenn die Dosis reduziert wird. Daher ist es ausreichend, das Source-Draingebiet als Gebiet niedriger Konzentration in dem Pixelgebiet TFT zu bilden, wenn ein kleiner AUS-Strom erforderlich ist.
  • Weil ein niedriger AUS-Strom in dem TFT-C in dem Pixelgebiet über den Bereich der Gatespannung Vg von 0 V bis etwa –10 V erforderlich ist, ist die Fremdstoffdosis für die Source-Draingebiete 132, 133 weniger als oder gleich 1 × 1014/cm2, und vorzugsweise weniger als 5 × 1013/cm2. Weil der Pegel des TFT-C AUS-Stroms je nach Einstellungsbedingungen und den Spezifikationen der Flüssigkristallanzeigetafel, in der die Aktiv-Matrix-Leiterplatte 100 eingesetzt ist, unterschiedlich ist, wird allerdings die Fremdstoffkonzentration der Source-Draingebiete 132, 133 je nach den Spezifikationen und Einstellungsbedingungen auf einen optimalen Wert gesetzt.
  • Der EIN-Strom von TFT-A und TFT-B im Treiberschaltungsgebiet ist jedoch im allgemeinen vorzugsweise größer, und wenn die Gatespannung Vg 10 V beträgt, muß der Drainstrom Id 10 μA oder mehr betragen. Daher muß die Fremdstoffdosis des Source-Draingebiets von TFT-A und TFT-B ungefähr 1 × 1014/cm2 oder mehr betragen.
  • Es sollte beachtet werden, daß der TFT-EIN-Strom und AUS-Strom auch von der Filmdicke des polykristallinen Siliziumfilms in dem Kanalausbildungsbereich und der Schichtdicke der Gate-Isolationsschicht abhängt. Des weiteren hängt der elektrische Widerstand des Source-Draingebiets, der den EIN-Strom und AUS-Strom beeinflußt, auch von der Filmdicke und der Polykristallinität des Source-Draingebiets ab. Darüber hinaus wird zusätzlich zur Dosierung die Fremdstoffkonzentration in dem Source-Draingebiet auch von der Ionenenergie während der Implantation und der Filmdicke der Gate-Isolationsschicht beeinflußt. Daher wird die Dosierung so eingestellt, wie sie unter Berücksichtigung der Ionenenergie und der Filmdicke der Gate-Isolationsschicht erforderlich ist.
  • Ausführungsbeispiel
  • Die Struktur einer Aktiv-Matrix-Leiterplatte dieses Ausführungsbeispiels zeichnet sich durch Ausbilden einer Anschlußfläche aus, die ein Gebiet hoher Konzentration und nur in dem Source-Draingebiet der n-Kanal-Typ TFTs ausgebildet ist.
  • 6 ist ein Querschnittsdiagramm, das in typischer Weise die Struktur des in einer Aktiv-Matrix-Leiterplatte gemäß der vorliegenden Erfindung ausgebildeten TFT zeigt.
  • Bei der Aktiv-Matrix-Leiterplatte 400 gemäß dieses Ausführungsbeispiels ist eine Gateisolationsschicht 414 auf der Oberflächenseite des Kanalausbildungsgebiets 411 und der Source-Draingebiete 412, 413 von TFT-A ausgebildet, und eine Gateelektrode 415 ist auf der Oberflächenseite der Gateisolationsschicht 414 ausgebildet.
  • Die Source-Draingebiete 412, 413 sind n+ Gebiete hoher Konzentration mit einer Fremdstoffkonzentration von 1 × 1019/cm3, z. B. 1 × 1020/cm3, und selbstausgerichtet auf die Gateelektrode 415 gebildet. Die Source-Draingebiete 412, 413 umfassen dünne Oberschicht-Source-Draingebiete 412a, 413a, die aus demselben polykristallinen Siliziumfilm als Kanalausbildungsgebiet 411 ausgebildet sind, und dicke Bodenschicht-Source-Draingebiete 412b, 413b.
  • Die Gateisolationsschicht 124 ist auf der Oberflächenseite des Kanalausbildungsgebiets 121 und der Source-Draingebiete 122, 123 ausgebildet, und die Gateelektrode 125 ist auf der Oberflächenseite dieser Gateisolationsschicht 124 von TFT-B ausgebildet. Die Source-Draingebiete 122, 123 sind p+ Gebiete hoher Dichte mit einer Fremdstoffkonzentration gleich oder größer als 1 × 1019/cm3, z. B. 1 × 1020/cm3, und selbstausgerichtet auf die Gateelektrode 125 gebildet.
  • Die Gateisolationsschicht 434 ist an der Oberflächenseite des Kanalausbildungsgebiets 431 und der Source-Draingebiete 432, 433 ausgebildet, und die Gateelektrode 435 ist an der Oberflächenseite dieser Gateisolationsschicht 434 von TFT-C ausgebildet.
  • Die Source-Draingebiete 432, 433 umfassen dünne Oberschicht-Source-Draingebiete 432a, 433a, die aus demselben polykristallinen Siliziumfilm wie die Kanalausbildungsgebiete 431 ausgebildet sind, und dicke Bodenschicht-Source-Draingebiete 432b, 433b. Die Oberschicht-Source-Draingebiete 432a, 432b sind nicht-dotierte Gebiete. Die Bodenschicht-Source-Draingebiete 432b, 433b sind jedoch n+ Gebiete hoher Konzentration mit einer Fremdstoffkonzentration von 1 × 1019/cm3, z. B. 1 × 1020/cm3. Folglich werden der Teil der Oberschicht-Source-Draingebiete 432a, 433a, der näher der Kante der Gateelektrode 435 positioniert ist, die nicht-dotierten Versatzgebiete 432c, 433c.
  • Es sei angemerkt, daß, obwohl in den Figuren nicht gezeigt, die Sourceelektroden und die Drainelektroden der TFT-A und der TFT-B mit den Bodenschicht-Source-Draingebieten 412b, 413b, 432b, 433b verbunden sind.
  • Die so in dem TFT-A und TFT-B der Treiberschaltungsgebiete gebildeten Source-Draingebiete 412, 413, 122, 123 sind selbstausgerichtet auf die Gateelektroden 415, 125 ausgebildet, und sind als Gebiete hoher Konzentration mit einem niedrigen elektrischen Widerstand gebildet. Des weiteren ist der elektrische Widerstand niedrig, da die Source-Draingebiete 412, 413 in zwei Schichten mit einer dicken Filmdicke ausgebildet sind. Daher kann ein hoher AN-Strom in dem TFT-A und TFT-B des Treiberschaltungsgebiets erhalten werden. Auf die gleiche Weise kann, da die Filmdicke in den Source-Draingebieten 432, 433 von TFT-C in den Pixelgebieten dick ist, und Source-Draingebiete 432b, 433b, die Gebiete hoher Konzentration sind, gebildet werden, ein hoher AN-Strom erhalten werden, da der elektrische Widerstand niedrig ist. Nichtsdestotrotz ist der AUS-Strom ausreichend niedrig, da der TFT-C im Pixelgebiet eine versetzte Gatestruktur aufweist und die Filmdicke der Versatzgebiete 432c, 433c dick ist. Folglich ist ein Hochgeschwindigkeitsbetrieb in dem Treiberschaltungsgebiet möglich, und die eingeschriebene Ladung kann ausreichend im Pixelgebiet gehalten werden.
  • Bei dem Herstellungsverfahren einer Aktiv-Matrix-Leiterplatte 400 mit einer solchen Struktur ist, wird, nachdem zuerst ein nicht-dotierter Siliziumfilm großer Filmdicke auf der Oberflächenseite des isolierten Substrats 101 gebildet wurde, der Siliziumfilm strukturiert, um Siliziumfilme 401, 402, 403 zu bilden, wie in 7(a) gezeigt.
  • Als nächstes werden, wie in 7(b) gezeigt, mit dem Siliziumfilm 402 maskiert mit dem Resist 420, Phosporionen hoher Konzentration bei einer Dosis von 1 × 1015/cm2 in die Siliziumfilme 401, 403 implantiert, wie durch den Pfeil P+ gezeigt, um Source-Draingebiete 412b, 413b, 432b, 433b der Bodenschicht auszubilden.
  • Wie in 7(c) gezeigt, wird als nächstes, nachdem ein dünner polykristalliner Siliziumfilm über der gesamten Oberfläche des isolierten Substrats 101 ausgebildet wurde, dieser strukturiert, um nichtdotierte Siliziumfilme 410, 421, 430 zu bilden. Der Siliziumfilm 421 verbindet sich hier mit dem Siliziumfilm 402, um den Siliziumfilm 120 zu bilden. Der Siliziumfilm 410 ist der erste Siliziumfilm zur Bildung des TFT-A, und der Siliziumfilm 421 ist ein zweiter Siliziumfilm zur Bildung des TFT-B. Der Siliziumfilm 430 ist der dritte Siliziumfilm zur Bildung des TFT-C (erster Prozeß).
  • Danach werden Gate-Isolationsschichten 414, 124, 434 auf der Oberflächenseite des jeweiligen Siliziumfilms 410, 120, 430 ausgebildet (zweiter Prozeß), und dann werden die Gateelektroden 415, 125, 435 gebildet (dritter Prozeß).
  • Wie in 7(d) gezeigt, wird als nächstes die Seite mit den Siliziumfilmen 120, 430 mit dem Resist 440 maskiert. In diesem Zustand werden Phosporionen hoher Konzentration bei einer Dosis von 1 × 1015/cm2 in die Siliziumfilme 410, 430 implantiert, wie durch den Pfeil P+ gezeigt (vierter Prozeß).
  • Folglich werden Source-Draingebiete 412, 413 mit einer 1 × 1020/cm3 Fremdstoffkonzentration selbstausgerichtet auf die Gateelektrode 415 gebildet.
  • Eine Resistmaske mit Aussparungen, die in dem Teil des Siliziumfilms 430 ausgebildet sind, der dem entspricht, in dem Source-Draingebiete 432b, 433b in der Bodenschicht ausgebildet werden sollen, kann hier verwendet werden. In diesem Fall können alle der Source-Draingebiete 432, 433 mit Ausnahme des Versatzgebiets als n+ Gebiete hoher Konzentration ausgebildet werden.
  • Als nächstes werden nach dem Maskieren der Siliziumfilme 410, 430 mit dem Resist 450, wie in 7(e) gezeigt, Boronionen hoher Konzentration bei einer Dosis von 5 × 1015/cm2 in den Siliziumfilm 120 implantiert, wie durch den Pfeil B+ gezeigt (fünfter Prozeß).
  • Daraus resultierend werden die Source-Draingebiete 122, 123, die p+ Gebiete hoher Konzentration sind, selbstausgerichtet auf die Gateelektrode 125 in dem Siliziumfilm 120 ausgebildet.
  • Es sei angemerkt, daß je dicker die Filmdicke der Source-Draingebiete 412, 413 ist, desto höher ist der AN-Strom des TFT-A, und, um so besser kann die Gesamtdicke der Source-Draingebiete 412, 413 und des Kanalbildungsgebiets 411 erhöht werden, wie bei dem TFT-B. Zusätzlich kann die Reihenfolge des vierten und fünften Prozesses umgekehrt werden.
  • Möglichkeiten zur Verwendung in der Industrie
  • Bei der Aktiv-Matrix-Leiterplatte betreffend die vorliegende Erfindung ist, wie oben beschrieben, der TFT des Pixelgebiets mit einer versetzten Gatestruktur ausgelegt, und in dem Treiberschaltungsgebiet ist das Source-Draingebiet des TFT als Gebiet hoher Konzentration mit einer selbstausgerichteten Struktur ausgebildet. Daher kann gemäß der vorliegenden Erfindung die Qualität der Anzeige einer Flüssigkristallanzeigetafel verbessert werden, da die AN-Strom-Kennlinien des TFT in dem Treiberschaltungsgebiet und die AUS-Strom-Kennlinien des TFT in dem Pixelgebiet verbessert werden können.

Claims (1)

  1. Herstellungsverfahren für eine Aktiv-Matrix-Leiterplatte mit einem Treiberschaltungsgebiet (10b, 10c) auf der Oberflächenseite eines isolierten Substrats (101), versehen mit einer CMOS-Schaltung, umfassend einen ersten Dünnfilmtransistor (TFT-A) eines ersten Leitfähigkeitstyps und einen zweiten Dünnfilmtransistor (TFT-B) eines zweiten Leitfähigkeitstyps, deren Source-Draingebiete (412, 413, 122, 123) selbstausgerichtet auf die jeweilige Gateelektrode (415, 125) sind, und einem Pixelgebiet (10a) umfassend einen dritten Dünnfilmtransistor (TFT-C) des ersten Leitfähigkeitstyps, gekennzeichnet durch a) Ausbilden von nicht-dotierten ersten, zweiten und dritten Siliziumfilmen (401, 402, 403) für den ersten, zweiten bzw. dritten Dünnfilmtransistor auf der Oberflächenseite eines isolierten Substrats (101), wobei sowohl der erste als auch der dritte Siliziumfilm (401, 403) ein Paar mit Zwischenraum angeordneter Teilfilme umfaßt, b) Maskieren des zweiten Siliziumfilms (402) und Ionenimplantieren eines Fremdstoffs des ersten Leitfähigkeitstyps in den ersten und den dritten Siliziumfilm (401, 403), wodurch Bodenschichten (412b, 413b, 432b, 433b) eines Sourcegebiets und eines Draingebiets sowohl bei den ersten als auch bei den dritten Dünnfilmtransistoren (TFT-A, TFT-C) ausgebildet werden, c) Ausbilden eines nicht-dotierten ersten polykristallinen Siliziumfilms (410) als Oberschichten für die Source- und Draingebiete, auf den Bodenschichten (412b, 413b) für den ersten Dünnfilmtransistor und, als Kanalgebiet, in den Zwischenraum zwischen diesen Bodenschichten, Ausbilden eines nicht-dotierten zweiten polykristallinen Siliziumfilms (421) auf dem zweiten Siliziumfilm (402), und Ausbilden eines nicht-dotierten dritten polykristallinen Siliziumfilms (430) als Oberschichten für die Source- und Draingebiete, auf den Bodenschichten (432b, 433b) für den dritten Dünnfilmtransistor und, als Kanal und Versatzgebiete, in den Zwischenraum zwischen diesen Bodenschichten, wobei die Dicke der ersten bis dritten polykristallinen Siliziumfilme (410, 421, 430) dünner ist als die der ersten bis dritten Siliziumfilme (401, 402, 403), d) Ausbilden eines Gateisolierfilms (414, 124, 434) auf der Oberfläche eines jeden der in Schritt c) ausgebildeten polykristallinen Siliziumfilme, e) Ausbilden einer Gateelektrode (415, 125, 435) auf der Oberflächeseite eines jeden der Gateisolierfilme (414, 124, 434), wobei jede Gateelektrode (415, 435) über dem jeweiligen Kanalgebiet zwischen der Bodenschicht (412b, 413b, 432b, 433b) für jeden der ersten und dritten Dünnfilmtransistoren (TFT-A, TFT-C) gelegen ist, f) Ionenimplantieren eines Fremdstoffes des ersten Leitfähigkeitstyps bei einer Dosis von 1 × 1014/cm2 oder mehr in den ersten polykristallinen Siliziumfilm (410) durch Verwendung der jeweiligen Gateelektrode (415) als Maske, wobei der zweite und der dritte polykristalline Siliziumfilm (421, 430) mit einer ersten Maske 440) bedeckt sind, und der Teil (440a) der ersten Maske entspre chend dem beabsichtigten Formationsgebiet der Source- und Draingebiete des dritten Dünnfilmtransistors (TFT-C) ausgespart ist, wodurch Source- und Draingebiete (412, 413) des ersten Dünnfilmtransistors (TFT-A) selbstausgerichtet auf das jeweilige Gate (415) erhalten werden, und die Source- und Draingebiete (432, 433) des dritten Dünnfilmtransistors (TFT-C) versetzt relativ zum jeweiligen Gate (435) sind, und g) Ionenimplantieren eines Fremdstoffs des zweiten Leitfähigkeitstyps bei einer Dosis von 1 × 1014/cm2 oder mehr in den zweiten polykristallinen Siliziumfilm (421) und den zweiten Siliziumfilm (402) durch Verwendung der jeweiligen Gateelektrode (125) als Maske, wobei die ersten und dritten polykristallinen Siliziumfilme (410, 430) durch eine zweite Maske (450) bedeckt gehalten werden, wodurch Source- und Draingebiete (122, 123) des zweiten Dünnfilmtransistors (TFT-B) selbstausgerichtet auf das jeweilige Gate (125) erhalten werden, wobei der Schritt g) entweder dem Schritt f) folgen oder vorangehen kann, und die Fremdstoffkonzentration der Source- und Draingebiete 1 × 1019/cm3 oder mehr ist.
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