DE69532907T2 - Halbleitervorrichtung und Verfahren zu ihrer Herstellung - Google Patents

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    • H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS

Description

  • Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung, die einen vertikalen Feldeffekttransistor (Field-Effect Transistor – FET) verwendet, bei dem ein Strom in einer vertikalen Richtung in Bezug auf ein Substrat fließt, und bezieht sich auch auf ein Verfahren zum Herstellen desselben.
  • Eine höhere Packungsdichte von Halbleitervorrichtungen erforderte eine kleinere, kritische Dimension (Critical Dimension – CD). Allerdings ist es schwierig, die Abweichung in der CD bei einem Lithographieprozess zu verringern, und eine nicht vernachlässigbare Dispersion von MOSFET-Charakteristika kann aufgrund der Abweichung in der CD auftreten, was ein primärer Faktor wird, der den Skalierungs-Trend beeinträchtigt.
  • Im Hinblick auf die Tatsache, dass das vorstehende Problem nun wesentlich ist, hat ein vertikaler Feldeffekttransistor die Aufmerksamkeit auf sich gezogen, da seine Kanallänge präzise in Abhängigkeit von einer Schichtdicke kontrolliert werden kann, was eine Kontrolle durch eine Lithographie-Technik vermeidet.
  • In vielen Fällen (auf die als ein erster Stand der Technik Bezug genommen wird) wird ein epitaxiales Wachstumsverfahren verwendet, um den vertikalen Feldeffekttransistor herzustellen, wie dies in, z. B. den japanischen offengelegten Patentveröffentlichungen Nr.'n 63-229756 (1988), 2-66969 (1990) und 3-60075 (1991) offenbart ist.
  • Als ein Verfahren, das ein epitaxiales Wachstumsverfahren verwendet, ist ein solches Verfahren zum Verhindern eines Durchstanzens vorgeschlagen worden, bei dem eine δ-dotierte Schicht an einer Mitte einer Kanalschicht vorgesehen ist, die durch ein MBE (Molecular Beam Epitaxy) Verfahren („Vertical Si-MOSFETs with Channel Lengths Down to 45 nm", H. Gossner et al., Extended Abstracts of the 1993 International Conference on Solid State Devices and Materials, Seiten 422–424) gebildet ist.
  • Wie bei (a)–(h) in 4 der US-Patentspezifikation Nr. 5,016,067 dargestellt ist, ist ein vertikaler Feldeftekttransistor vorgeschlagen worden (auf den als ein zweiter Stand der Technik Bezug genommen wird), bei dem eine Source-, Kanal- und Drain-Schicht durch Ionenimplantierung und thermische Diffusion gebildet sind, ebenso wie ein Feldeffekttransistor (auf den als ein dritter Stand der Technik Bezug genommen wird), bei dem eine Störstellen-Diffusionsschicht durch Ionenimplantierung gebildet ist, wie dies in „Impact on Surrounding Gate Transistor (SGT) for Ultra-High-Density LSI's" (H. Takato et al., IEEE Trans. Electron Devices, ED-38, Seite 573 (1991)) offenbart ist.
  • Allerdings wird in dem ersten Stand der Technik, in dem der vertikale Feldeffekttransistor durch das epitaxiale Wachstumsverfahren gebildet wird, ein Film einer gleichen Polarität insgesamt über ein Halbleitersubstrat gebildet, so dass es schwierig ist, einen Feldeffekttransistor vom n-Typ und einen Feldeftekttransistor vom p-Typ auf demselben Halbleitersubstrat zu bilden, was zu einer Schwierigkeit beim Bilden einer CMOS-Schaltung führt. Im Hinblick auf eine Miniaturisierung von elektronischen Geräten ist es wesentlich, den Energieverbrauch von Transistorschaltungen zu verringern, und für diesen Zweck ist es erwünscht, Transistorschaltungen zu bilden, die eine CMOS-Struktur haben.
  • Falls der vertikale Feldeftekttransistor durch das selektive, epitaxiale Waclhstumsverfahren hergestellt wird, wie dies in der japanischen, offengelegten Patentveröffentlichung Nr. 2-66969 offenbart ist, kann die CMOS-Schaltung gebildet werden, allerdings kann eine Kanallänge nicht präzise auf einen exakten Wert aufgrund einer Erhöhung in der Anzahl der Herstellschritte und einer Erhöhung der thermischen Hysterese, verursacht durch die Erhöhung der Anzahl von Malen eines epitaxialen Wachstums, kontrolliert werden. Deshalb kann der vertikale Feldeffekttransistor, der eine kurze Kanallänge besitzt, nicht hergestellt werden.
  • Gemäß dem zweiten und dem dritten Stand der Technik, in dem der vertikale Feldeffekttransistor durch Ionenimplantierung hergestellt wird, kann die CMOS-Schaltung relativ einfach hergestellt werden.
  • Gemäß dem Verfahren in dem zweiten Stand der Technik, der offenbart ist, z. B. in der US-Patentspezifikation Nr. 5,016,067, kann allerdings die Kanallänge der Transistoren, die die CMOS-Schaltung bilden, nicht präzise kontrolliert werden. Der Grund hierfür ist wie folgt. In dem Fall, bei dem eine Wärmebehandlung nach einer Implantierung von Ionen in die Kanalschicht durchgeführt wird oder eine Wärmebehandlung nach Implantierung von Ionen in die oberste Schicht durchgeführt wird, d. h. eine Source- oder Drain-Schicht, kann, falls eine thermische Diffusion unzureichend ist, keine gleichförmige Konzentration in der Kanal-Schicht erhalten werden, was zu einer Schwierigkeit beim Kontrollieren der Kanallänge führt. Dabei diffundiert eine Störstelle bzw. ein Fremdatom des entgegengesetzten Leittähigkeits-Typs in die Kanal-Schicht von seiner oberen und unteren Seite hinein, so dass die Kanallänge unerwartet verringert wird.
  • Gemäß dem dritten Stand der Technik umgibt ein Diffusionsbereich mit geringeren Störstellen, der auf einem Halbleitersubstrat durch Ionenimplantierung zum Bilden einer Drain und einer Source gebildet ist, die Kanal-Schicht, und er besitzt demzufolge einen großen Bereich. Deshalb kann der belegte Bereich des vertikalen Feldeftekttransistors nicht ausreichend verringert werden und eine Kopplungskapazität an der unteren Seite erhöht sich übermäßig, was zu einer Verringerung der Arbeitsgeschwindigkeit führt.
  • Eine Halbleitervorrichtung, die zwei MOSFETs aufweist, ist aus der DE 413909 A1 , bekannt. Ein erster, isolierender Bereich ist auf dem Substrat gebildet. Die erste Halbleiter-Schicht dieses MOSFET, die die Source oder das Drain bildet, ist von demselben Störstellen-Typ wie das Substrat. Auf der Oberseite des ersten MOSFET ist ein zweiter MOSFET angeordnet.
  • Die US 5072276 beschreibt eine Halbleitervorrichtung, die zwei vertikale MOSFETs aufweist. Die Leitfähigkeit des Kanal-Schicht-Bereichs wird über eine Gate-Elektrode kontrolliert, die durch ein Polysilizium gebildet ist, vorgesehen in einem Graben zwischen den zwei vertikalen MOSFETs. Diese Gate-Elektrode dient dazu, gleichzeitig die Kanäle beider vertikaler MOSFETs zu kontrollieren.
  • Im Hinblick auf das Vorstehende ist es eine erste Aufgabe der Erfindung, eine präzisere Kontrolle der Kanallänge von Halbleitervorrichtungen mit vertikalen Feldeffekttransistoren, gebildet auf einem Halbleitersubstrat, mit einer verringerten Kopplungskapazität, zu ermöglichen. Es ist eine zweite Aufgabe der Erfindung, eine einfache und zuverlässige Herstellung einer komplementären Halbleitervorrichtung zu ermöglichen, wie beispielsweise eines vertikalen CMOSFET und eines vertikalen CMOS-Invertierers.
  • Diese Aufgaben werden durch eine Halbleitervorrichtung, die die Merkmale des Anspruchs 1 aufweist, und ein Verfahren zum Herstellen einer Halbleitervorrichtung, das die Merkmale des Anspruchs 8 aufweist, gelöst.
  • Gemäß der erfindungsgemäßen Halbleitervorrichtung kann, da die Kanallänge von der Filmdicke der zweiten oder fünften Halbleiter-Schicht, die die Kanal-Schicht bildet, abhängt, die Kanallänge präzise kontrolliert werden.
  • Die erste und vierte Halbleiter-Schicht, die die Source und das Drain bilden, sind unmittelbar unter der zweiten und der fünften Halbleiter-Schicht, die die Kanal-Schicht bilden, jeweils, gebildet. Deshalb kann ein Bereich der ersten Halbleiter-Schicht, und demzufolge ein Bereich der Halbleitervorrichtung, klein sein, so dass die Kopplungkapazität klein sein kann, was einen Betrieb unter hoher Geschwindigkeit ermöglicht. Auch kann die Halbleitervorrichtung in einem größeren Umfang miniaturisiert werden. Der mehrschichtige Bereich, gebildet aus der ersten, der zweiten und der dritten Halbleiter-Schicht, ebenso wie der mehrschichtige Bereich, gebildet aus der vierten, fünften und sechsten Halbleiter-Schicht, liegen jeweils in einer isolierenden Form vor, und können demzufolge durch Ätzen mehrschichtiger Bereiche, niedergeschlagen durch epitaxiales Wachstum, gebildet werden.
  • Deshalb kann eine CMOS-Schaltung auf einem einzelnen Halbleitersubstrat über einfache Herstellschritte gebildet werden.
  • Bevorzugte Ausführungsformen sind die Gegenstände von abhängigen Ansprüchen 1 bis 7.
  • In der erfindungsgemäßen Halbleitervorrichtung kann die erste Halbleiter-Schicht einen ersten Vorsprung, über die zweite Halbleiter-Schicht in einer Oberflächenrichtung des Substrats vorstehend, umfassen, und die vierte Halbleiter-Schicht kann vorzugsweise einen zweiten Vorsprung, über die fünfte Halbleiter-Schicht in der Oberflächenrichtung des Substrats vorstehend, umfassen. In dieser Struktur kann sowohl der erste als auch der zweite Vorsprung als eine Leitungselektrode der Source und des Drain verwendet werden.
  • Es ist bevorzugt, dass die Dicke des ersten Vorsprungs kleiner als die Dicke der dritten Halbleiter-Schicht ist, und die Dicke des zweiten Vorsprungs kleiner als die Dicke der sechsten Halbleiter-Schicht ist. Diese Struktur bildet den nachfolgenden Vorteil bei einer solchen Verarbeitung dahingehend, dass eine leitfähige Schicht, die insgesamt den ersten und den zweiten, isolierenden, mehrschichtigen Bereich abbildet, gebildet wird und dann isotrop geätzt wird, um die Gate-Elektroden zu bilden. Da die Dicken des ersten und zweiten Vorsprungs kleiner als die Dicken der dritten und der sechsten Halbleiter-Schicht, jeweils, sind, kann ein Überätzen vorgenommen werden, um vollständig die leitfähige Schicht von den Seitenflächen des ersten und zweiten Vorsprungs zu entfernen, während ein solcher Zustand beibehalten wird, dass die Seitenflächen der Kanal-Schicht vollständig mit den Gate-Elektroden abgedeckt sind, da die leitfähige Schicht vollständig die Seitenflächen der zweiten und der fünften Halbleiter-Schicht abdecken.
  • In der Halbleitervorrichtung, die den ersten und den zweiten Vorsprung besitzt, kann die erste Halbleiter-Schicht eine Source eines MOSFET einer ersten Polarität, einen CMOS-Invertierer bildend, sein, die dritte Halbleiter-Schicht kann ein Drain des MOSFET der ersten Polarität sein, die vierte Halbleiter-Schicht kann eine Source eines MOSFET einer zweiten Polarität, den CMOS-Invertierer bildend, sein, und die sechste Halbleiter-Schicht kann ein Drain des MOSFET der zweiten Polarität sein. Entsprechend dieser Struktur werden die dritte und die sechste Halbleiter-Schicht einer kleinen, parasitären Kapazität für die Drains des CMOS-Invertierers verwendet, so dass die Betriebsgeschwindigkeit und der Energieverbrauch der Vorrichtung verbessert werden können.
  • In der Halbleitervorrichtung ist es bevorzugt, dass der erste Gate-Isolationsfilm aus einem ersten, isolierenden Film gebildet wird, der vollständig den ersten, isolierenden, mehrschichtigen Bereich abdeckt, wobei eine Dicke eines Bereichs des ersten, isolierenden Films, angeordnet an den Seiten der ersten und der dritten Halbleiter-Schicht, größer als eine Dicke eines ersten Gate-Elektrodenfilms ist, wobei der zweite Gate-Isolierfilm aus einem zweiten, isolierenden Film gebildet ist, der vollständig den zweiten, isolierenden, mehrschichtigen Bereich abdeckt, und wobei eine Dicke des Bereichs des zweiten isolierenden Films, angeordnet an den Seiten der vierten und der sechsten Halbleiter-Schicht, größer als eine Dicke eines zweiten Gate-Elektrodenfilms ist.
  • Dies kann parasitäre Kapazitäten der ersten und der zweiten Gate-Elektrode aufgrund der kleinen Dicken des ersten und des zweiten Gate-Isolationsfilms verringern und kann eine elektrostatische Zerstörung aufgrund der großen Filmdicke des isolierenden Films, ein anderer als der erste und der zweite Gate-Isolationsfilm, verhindern.
  • In der Halbleitervorrichtung können die erste und die dritte Halbleiter-Schicht vorzugsweise jeweils an Bereichen in Kontakt mit leicht dotierten Halbleiter-Schichten, leicht dotiert mit Störstellen des ersten Leitfähigkeits-Typs, vorgesehen werden, und die vierte und die sechste Halbleiter-Schicht können jeweils vorzugsweise an Bereichen in Kontakt mit der fünften Halbleiter-Schicht, mit leicht dotierten Halbleiter-Schichten, leicht dotiert mit Störstellen des zweiten Leitfähigkeits-Typs, vorgesehen werden. Dies unterdrückt eine Konzentration eines elektrischen Felds an einem Bereich in jeder Kanal-Schicht nahe der Drain-Schicht, so dass elektrische Charakteristika der Halbleitervorrichtung, wie beispielsweise eines MOSFET, verbessert werden.
  • Die Halbleitervorrichtung kann vorzugsweise eine solche Struktur haben, dass der erste, isolierende, mehrschichtige Bereich einen oberen Bereich größer als einen unteren Bereich des zweiten, isolierenden, mehrschichtigen Bereichs besitzt, der erste, isolierende, mehrschichtige Bereich einen p-Kanal-MOSFET bildet und der zweite, isolierende, mehrschichtige Bereich einen n-Kanal-MOSFET bildet. Entsprechend dieser Struktur bildet ein erster, isolierender, mehrschichtiger Bereich, der einen großen, unteren Bereich besitzt, den p-Kanal-MOSFET, der eine niedrige Stromansteuerkapazität besitzt, so dass die Verringerung der Stromansteuerkapazität des MOSFET unterdrückt wird.
  • In der Halbleitervorrichtung kann die vierte Halbleiter-Schicht an der Seite der ersten Halbleiter-Schicht angeordnet werden, die fünfte Halbleiter-Schicht kann an der Seite der zweiten Halbleiter-Schicht angeordnet werden, und die sechste Halbleiter-Schicht kann an der Seite der dritten Halbleiter-Schicht angeordnet werden.
  • Gemäß dieser Struktur können ein p-Kanal- und ein n-Kanal-MOSFET im Wesentlichen auf demselben Niveau angeordnet werden, so dass eine Höhe der Halbleitervorrichtung, die eine CMOS-Schaltung besitzt, klein sein kann.
  • In dem Fall, bei dem die erste und vierte Halbleiter-Schicht, die zweite und die fünfte Halbleiter-Schicht und die dritte und die sechste Halbleiter-Schicht Seite an Seite angeordnet sind, ist es bevorzugt, dass die erste und vierte Halbleiter-Schicht eine gleiche Höhe haben, die zweite und die fünfte Halbleiter-Schicht eine gleiche Höhe haben, und die dritte und sechste Halbleiter-Schicht eine gleiche Höhe haben.
  • Gemäß dieser Struktur können der erste und der zweite, isolierende, mehrschichtige Bereich gleichzeitig gebildet werden, so dass die Herstellschritte in der Zahl verringert werden können.
  • In der Halbleitervorrichtung kann mindestens eine der zweiten und fünften Halbleiter-Schichten vorzugsweise die Störstelle, verteilt so, um eine Mehrzahl von Konzentrations-Peaks zu bilden, enthalten.
  • Dies kann eine ungleichförmige Konzentration von Störstellen in der Kanal-Schicht, die durch eine unzureichende, thermische Diffusion verursacht sein kann, verhindern, und es ist auch möglich, ein Problem einer Erhöhung der Kanallänge zu verhindern, was durch eine übermäßige, thermische Diffusion verursacht sein kann. Deshalb können Charakteristika jeweiliger Transistoren stabil sein, und jeweilige Kanal-Schichten können präzise entsprechend dem Design kontrolliert werden.
  • Gemäß dem erfindungsgemäßen Verfahren wird der erste, isolierende, mehrschichtige Bereich durch Ätzen der ersten, mehrschichtigen Halbleiter-Schicht, umfassend, in eine aufeinander folgend geschichteten Art und Weise, die erste Halbleiter-Schicht, die die Source oder das Drain bildet, die zweite Halbleiter-Schicht, die den Kanal bildet, und die dritte Halbleiter-Schicht, die das Drain oder die Source bildet, gebildet. Auch wird der zweite, isolierende, mehrschichtige Bereich durch Ätzen der zweiten, mehrschichtigen Halbleiter-Schicht gebildet, umfassend, in einer aufeinander folgend geschichteten Art und Weise, die vierte Halbleiter-Schicht, die die Source oder das Drain bildet, die fünfte Halbleiter-Schicht, die den Kanal bildet, und die sechste Halbleiter-Schicht, die das Drain oder die Source bildet. Deshalb kann jede Kanallänge präzise kontrolliert werden. Auch können Flächenbereiche der ersten und der vierten Halbleiter-Schicht, und demzufolge ein Bereich der Halbleitervorrichtung, klein sein. Dementsprechend kann die Kopplungskapazität klein sein, was einen Hochgeschwindigkeitsbetrieb zulässt und weiterhin die Halbleitervorrichtung miniaturisiert.
  • Bevorzugte Ausführungsformen des Verfahrens sind Gegenstand der abhängigen Ansprüche 9 bis 13.
  • In dem erfindungsgemäßen Herstellverfahren kann der erste Schritt ausgeführt werden, um die vierte Halbleiter-Schicht an demselben Schritt wie die zweite Halbleiter-Schicht zu bilden und um die fünfte Halbleiter-Schicht an demselben Schritt wie die dritte Halbleiter-Schicht zu bilden.
  • Entsprechend dieser Art und Weise können der erste und der zweite, isolierende, mehrschichtige Bereich an unterschiedlichen Bereichen auf demselben Halbleitersubstrat mit weniger Schritten gebildet werden.
  • In dem Herstellverfahren kann der erste Schritt vorzugsweise einen einen isolierenden Bereich bildenden Schritt eines Bewirkens eines Ätzens selektiv auf der zweiten und der dritten Halbleiter-Schicht umfassen, die erste, mehrschichtige Halbleiter-Schicht bildend, um einen ersten, isolierenden Bereich, gebildet aus der zweiten und der dritten Halbleiter-Schicht, zu bilden, und eines Bewirkens eines Ätzens selektiv auf der fünften und sechsen Halbleiter-Schicht, die zweite, mehrschichtige Halbleiter-Schicht bildend, um einen zweiten, isolierenden Bereich, gebildet aus der fünften und der sechsten Halbleiter-Schicht, zu bilden; und einen einen Vorsprung bildenden Schritt eines effektiven Bewirkens eines Ätzens selektiv auf der ersten Halbleiter-Schicht, die erste, mehrschichtige Halbleiter-Schicht bildend, um einen ersten Vorsprung, gebildet auf der ersten Halbleiter-Schicht, zu bilden, und über die zweite Halbleiter-Schicht des ersten, isolierenden Bereichs in einer Oberflächenrichtung des Substrats vorstehend, und eines Bewirkens eines Ätzens selektiv auf der vierten Halbleiter-Schicht, die zweite, mehrschichtige Halbleiter- Schicht bildend, um einen zweiten Vorsprung zu bilden, gebildet aus der vierten Halbleiter-Schicht und über die fünfte Halbleiter-Schicht des zweiten, isolierenden Bereichs in der Oberflächenrichtung des Substrats vorstehend.
  • Entsprechend dieser Art und Weise werden der erste Vorsprung, der aus der ersten Halbleiter-Schicht gebildet ist und über die zweite Halbleiter-Schicht in der Oberflächenrichtung des Substrats vorsteht, ebenso wie der zweite Vorsprung, der aus der vierten Halbleiter-Schicht gebildet ist und über die fünfte Halbleiter-Schicht in der Oberflächenrichtung des Substrats vorsteht, gebildet. Deshalb können der erste und der zweite Vorsprung als Leitungselektroden verwendet werden.
  • In diesem Fall kann der den Vorsprung bildende Schritt vorzugsweise so ausgeführt werden, dass der erste Vorsprung eine Dicke kleiner als eine Dicke der dritten Halbleiter-Schicht besitzt und der zweite Vorsprung eine Dicke kleiner als eine Dicke der sechsten Halbleiter-Schicht besitzt.
  • Dieses Verfahren bietet den nachfolgenden Vorteil in einer solchen Verarbeitung, dass eine leitfähige Schicht, die vollständig den ersten und den zweiten, isolierenden, mehrschichtigen Bereich abdeckt, gebildet wird und dann isotrop geätzt wird, um die erste und die zweite Gate-Elektrode zu bilden. Da die Dicken des ersten und des zweiten Vorsprungs geringer als die Dicken der dritten und der sechsten Halbleiter-Schichten, jeweils, sind, kann ein Überätzen effektiv vollständig die leitfähige Schicht von den Seitenflächen des ersten und des zweiten Vorsprungs entfernen, während ein solcher Zustand beibehalten wird, dass die Seitenfläche jeder Kanal-Schicht vollständig mit der Gate-Elektrode abgedeckt ist, da die leitfähige Schicht vollständig die Seitenoberflächen der zweiten und der fünften Halbleiter-Schicht abdeckt.
  • In dem Herstellverfahren ist es möglich, dass der erste Schritt einen Schritt eines Bildens einer ersten, stark dotierten Störstellenschicht, angeordnet unter der ersten Halbleiter-Schicht auf einem Bereich des Halbleitersubstrats, umfasst, und eines Bildens einer zweiten, stark dotierten Störstellenschicht, angeordnet unter der vierten Halbleiter-Schicht auf einem unterschiedlichen Bereich des Halbleitersubstrats, umfasst; und wobei der zweite Schritt einen Schritt eines Vornehmens einer Wärmebehandlung auf dem Halbleitersubstrat, um, an Oberflächen der ersten, stark dotierten Störstellenschicht und dem ersten, isolierenden, mehrschichtigen Bereich, einen ersten, isolierenden Film, hergestellt aus einem thermischen Oxidfilm und mit einem Bereich, der an den Seiten der ersten und der dritten Halbleiter-Schicht des ersten, isolierenden, mehrschichtigen Bereichs angeordnet ist und eine Dicke größer als diejenige, eines Bereichs, der an der Seite der zweiten Halbleiter-Schicht angeordnet ist, besitzt, zu bilden, und um, an Oberflächen der zweiten, stark dotierten Störstellenschicht und des zweiten, isolierenden, mehrschichtigen Bereichs, einen zweiten isolierenden Film, hergestellt aus einem thermischen Oxidfilm und mit einem Bereich, der an den Seiten der vierten und der sechsten Halbleiter-Schicht des zweiten isolierenden, mehrschichtigen Bereichs angeordnet ist und eine Dicke größer als diejenige eines Bereichs, angeordnet an der Seite der fünften Halbleiter-Schicht besitzt, zu bilden.
  • Entsprechend dieser Art und Weise, in der die Wärmebehandlung nach Bilden der ersten und der zweiten, stark dotierten Störstellenschicht, angeordnet unter der ersten und der zweiten Halbleiter-Schicht auf dem Halbleitersubstrat, jeweils, vorgenommen wird, wird eine beschleunigte Oxidation in der ersten und der zweiten, stark dotierten Störstellenschicht, ebenso wie in der ersten, der dritten, der vierten und der sechsten Halbleiter-Schicht, die Source und das Drain bildend, ausgeführt. Deshalb kann eine Filmdicke des ersten und des zweiten Gate-Isolationsfilms klein sein, und eine Dicke der anderen, isolierenden Filme kann groß sein, so dass eine parasitäre Kapazität der ersten und der zweiten Gate-Elektrode verringert wird und eine elektrostatische Zerstörung in den anderen, isolierenden Filmen verhindert werden kann.
  • In dem Herstellverfahren kann der erste Schritt vorzugsweise einen Schritt eines Bildens einer leicht dotierten Halbleiter-Schicht, dotiert leicht mit Störstellen des ersten Leitfähigkeits-Typs an einem Bereich sowohl der ersten als auch der dritten Halbleiter-Schicht, die in Kontakt mit der zweiten Halbleiter-Schicht stehen, umfassen, und eines Bildens einer leicht dotierten Halbleiter-Schicht, dotiert leicht mit Störstellen des zweiten Leitfähigkeits-Typs an einem Bereich jeder der vierten und sechsten Halbleiter-Schicht, die in Kontakt mit der fünften Halbleiter-Schicht stehen, umfassen. Dies unterdrückt eine Konzentration eines elektrischen Felds an einem Bereich jeder Kanal-Schicht nahe der Drain-Schicht, was zu einer Verbesserung elektrischer Charakteristika der Halbleitervorrichtung führt.
  • In dem Herstellverfahren kann der erste Schritt die Schritte eines Bildens der ersten Halbleiter-Schicht auf einem Bereich des Halbleitersubstrats, Bilden der zweiten Halbleiter-Schicht auf der ersten Halbleiter-Schicht, Bilden der dritten Halbleiter-Schicht auf der zweiten Halbleiter-Schicht, Bilden der vierten Halbleiter-Schicht auf einem Bereich des Halbleitersubstrats an einer Seite der ersten Halbleiter-Schicht, Bilden der fünften Halbleiter-Schicht auf der vierten Halbleiter-Schicht, und Bilden der sechsten Halbleiter-Schicht auf der fünften Halbleiter-Schicht, umfassen.
  • Dadurch können p-Kanal- und n-Kanal-MOSFETs im Wesentlichen auf derselben Ebene angeordnet werden, so dass eine Höhe der Halbleitervorrichtung, die eine CMOS-Schaltung besitzt, gering sein kann.
  • In dem Herstellverfahren kann der erste Schritt vorzugsweise einen Schritt, der dem Schritt eines Bildens der ersten Halbleiter-Schicht vorausgeht, eines Bildens einen ersten Grabenschicht, dotiert mit Störstellen des zweiten Leitfähigkeits-Typs an einem Bereich in dem Halbleitersubstrat zum Bilden der ersten Halbleiter-Schicht, und einen Schritt, der dem Schritt eines Bildens der vierten Halbleiter-Schicht vorausgeht, eines Bildens einer zweiten Grabenschicht, dotiert mit Störstellen des ersten Leitfähigkeits-Typs an einem Bereich in dem Halbleitersubstrat zum Bilden der vierten Halbleiter-Schicht, umfassen. Dies stellt die Bildung von Grabenschichten unter der ersten und der vierten Halbleiter-Schicht, jeweils, sicher.
  • Andere Aufgaben, Merkmale und Vorteile der Erfindung werden aus der nachfolgenden, detaillierten Beschreibung ersichtlich werden, die in Verbindung mit den beigefügten Zeichnungen vorgenommen wird.
  • 1 stellt, bei (a) und (b), die eine perspektivische Schnittansicht und eine Draufsicht, jeweils, zeigen, einen CMOSFET und einen CMOS Invertierer einer ersten Ausführungsform der Erfindung dar;
  • 2 zeigt eine perspektivische Schnittansicht eines CMOSFET und eines CMOS Invertierers einer zweiten Ausführungsform der Erfindung;
  • 3 zeigt eine perspektivische Schnittansicht eines CMOSFFET und eines CMOS Invertierers, der zum Verständnis der Erfindung nützlich ist;
  • 4 stellt, bei (a)–(d), Querschnitte des CMOSFET und des CMOS Invertierers der ersten Ausführungsform unter unterschiedlichen Schritten im Herstellverfahren dar;
  • 5 stellt, bei (a)–(c), Querschnitte des CMOSFET und CMOS Invertierers der ersten Ausführungsform bei unterschiedlichen Schritten im Herstellverfahren dar;
  • 6 stellt, bei (a)–(d), Querschnitte des CMOSFET und des CMOS Invertierers der zweiten Ausführungsform bei unterschiedlichen Schritten im Herstellverfahren dar;
  • 7 stellt, bei (a)–(d), Querschnitte des CMOSFET und des CMOS Invertierers der zweiten Ausführungsform bei unterschiedlichen Schritten im Herstellverfahren dar;
  • 8 zeigt eine Querschnittsansicht, die ein Problem darstellt, verursacht durch ein. nicht geeignetes Ätzen, das zum Bilden einer Gate-Elektrode in einem Herstellverfahren des CMOSFET und CMOS Invertierers der ersten Ausführungsform durchgeführt wird;
  • 9 zeigt eine Querschnittsansicht, die ein Problem darstellt, verursacht in dem Fall, wo jede Halbleiter-Schicht eine nicht geeignete Dicke besitzt, in einem Verfahren eines Herstellens des CMOSFET und CMOS Invertierers der ersten Ausführungsform;
  • 10 zeigt eine Querschnittsansicht eines CMOSFET und eines CMOS Invertierers einer Modifikation der ersten Ausführungsform;
  • 11 stellt eine Verteilung von Störstellen an epitaxialen Schichten in dem CMOSFET und CMOS Invertierer der ersten Ausführungsform dar;
  • 12 stellt, bei (a)–(d), Querschnitte eines CMOSFET einer dritten Ausführungsform an unterschiedlichen Schritten in einem Herstellverfahren das;
  • 13 stellt, bei (a)–(c), Querschnitte des CMOSFET der dritten Ausführungsform bei unterschiedlichen Schritten in dem Herstellverfahren dar;
  • 14 stellt, bei (a) und (b), Querschnitte des CMOSFET der dritten Ausführungsform bei unterschiedlichen Schritten in dem Herstellverfahren dar;
  • 15 stellt, bei (a) und (b), eine Verteilung von ionen-implantierten Störstellen in dem CMOSFET und CMOS Invertierer der vierten Ausführungsform dar;
  • 16 stellt, bei (a) und (b), Profile einer Träger-Konzentration in dem CMOSFET der dritten Ausführungsform dar;
  • 17 stellt, bei (a)–(d), Querschnitte eines CMOSFET einer vierten Ausführungsform der Erfindung bei unterschiedlichen Schritten in einem Herstellverfahren dar;
  • 18 stellt, bei (a)–(c), Querschnitte des CMOSFET der vierten Ausführungsform bei unterschiedlichen Schritten in dem Herstellverfahren dar;
  • 19 zeigt einen Querschnitt des CMOSFET der vierten Ausführungsform bei einem Schritt in dem Herstellverfahren;
  • 20 stellt, bei (a)–(c), Querschnitte eines CMOSFET einer fünften Ausführungsform der Erfindung an unterschiedlichen Schritten in dem Herstellverfahren dar;
  • 21 zeigt eine Querschnittsansicht des CMOSFET der fünften Ausführungsform an einem Schritt in dem Herstellverfahren; und
  • 22 zeigt eine Querschnittsansicht des CMOSFET der sechsten Ausführungsform der Erfindung.
  • 1 stellt, bei (a) und (b), einen CMOSFET und einen CMOS Invertierer einer ersten Ausführungsform der Erfindung dar. Genauer gesagt stellt 1 bei (a) eine perspektivische Querschnittsansicht eines n-Kanal-MOSFET 111A und eines p-Kanal-MOSFET 112A unmittelbar nach Bildung von Gate-Elektroden dar, und stellt, bei (b), eine Draufsicht zum Zeigen einer Art und Weise einer Zwischenverbindung in dem n-Kanal-MOSFET und dem p-Kanal-MOSFET, wenn der CMOS Invertierer gebildet ist, dar.
  • Bei (a) in 1 ist ein Halbleitersubstrat 101, hergestellt aus einem p-Typ-(100)-Silizium, gezeigt. Auf dem Halbleitersubstrat 101 sind aufeinander folgend gebildet, oder geschichtet, durch ein epitaxiales Wachstumsverfahren, eine erste Silizium-Halbleiter-Schicht vom p-Typ 102, die eine Filmdicke von 200 nm besitzt, ein Paar von ersten Silizium-Halbleiter-Schichten vom n-Typ 1031, 1032, die eine Filmdicke von 100 nm haben, ein Paar von zweiten Silizium-Halbleiter-Schichten vom p-Typ 1041, 1042, die eine Filmdicke von 150 nm haben, ein Paar von zweiten Silizium-Halbleiter-Schichten vom n-Typ 1051, 1052, die eine Filmdicke von 200 nm haben, eine dritte Silizium-Halbleiter-Schicht vom P-Typ 106, die eine Filmdicke von 100 nm besitzt, eine dritte Silizium-Halbleiter-Schicht 107 vom n-Typ, die eine Filmdicke von 150 nm besitzt, und eine vierte Silizium-Halbleiter-Schicht vom p-Typ 108, die eine Filmdicke von 200 nm besitzt.
  • Die erste Silizium-Halbleiter-Schicht vom n-Typ 1031, die zweite Silizium-Halbleiter-Schicht vom p-Typ 1041 und die zweite Silizium-Halbleiter-Schicht 1051 vom N-Typ, die auf der linken Seite bei (a) in 1 dargestellt sind, bilden einen ersten, isolierenden, mehrschichtigen Bereich, der einen kreisförmigen Querschnitt besitzt. Der n-Kanal-MOSFET 111A ist aus der ersten Silizium-Halbleiter-Schicht vom n-Typ 1031, eine Source bildend, der zweiten Silizium-Halbleiter-Schicht vom p-Typ 1041, einen Kanal bildend, und der zweiten Silizium-Halbleiter-Schicht 1051 vom n-Typ, ein Drain bildend, gebildet. Die erste Silizium-Halbleiter-Schicht vom n-Typ 1032, die zweite Silizium-Halbleiter-Schicht vom p-Typ 1042, die zweite Silizium-Halbleiter-Schicht vom n-Typ 1052, die dritte Silizium-Halbleiter-Schicht 106 vom p-Typ, die dritte Silizium-Halbleiter-Schicht vom n-Typ 107 und die vierte Silizium-Halbleiter-Schicht vom p-Typ 108, die auf der rechten Seite bei (a) in 1 dargestellt sind, bilden einen zweiten, isolierenden, mehrschichtigen Bereich, der einen kreisförmigen Querschnitt besitzt. Der p-Kanal-MOSFET 112A ist aus der dritten Silizium-Halbleiter-Schicht vom p-Typ 106, eine Source bildend, der dritten Silizium-Halbleiter-Schicht vom n-Typ 107, einen Kanal bildend, und der vierten Silizium-Halbleiter-Schicht vom p-Typ, ein Drain bildend, gebildet.
  • Die ersten Silizium-Halbleiter-Schichten vom n-Typ 1031, 1032, die zweiten Silizium-Halbleiter-Schichten vom n-Typ 1051, 1052 und die dritte Silizium-Halbleiter-Schicht vom n-Typ 107 enthalten Störstellen (Bor) mit Konzentrationen von 4E 20 cm–3, 4E 20 cm–3, 4E 20 cm–3, 4E 20 cm–3 und 1E 18 cm–3, jeweils. Die erste Silizium-Halbleiter-Schicht 102 vom p-Typ, die zweite Silizium-Halbleiter-Schichten vom p-Typ 1041, 1042, die dritte Silizium-Halbleiter-Schicht vom p-Typ 106 und die vierte Silizium-Halbleiter-Schicht vom p-Typ 108 enthalten Störstellen (Phosphor) unter einer Konzentration von 4E 20 cm3, 1E 18 cm–3, 1E 18 cm–3, 4E 20 cm–3 und 4E 20 cm–3, jeweils. Demzufolge bilden stark dotierte Störstellen-Schichten (mit der Konzentration von 4E 20 cm–3) die Source/Drain-Schichten, und die leicht dotierten Störstellen-Schichten (mit der Konzentration von 1E 18 cm–3) bilden die Kanal-Schichten.
  • 11 stellt bei (a) eine Verteilung der Störstellen-Konzentration an jeweiligen Halbleiter-Schichten in einem Basis-MOSFET dar. 11 stellt bei (b) eine Verteilung der Störstellen-Konzentration an jeweiligen Halbleiter-Schichten in einem MOSFET dar, der eine sogenannte LDD (Lightly Doped Drain – leicht dotiertes Drain) Struktur besitzt, in der die Störstellen-Konzentration in dem Drain niedrig (4E 20 cm–3) an einem Bereich nahe der Kanal-Schicht ist. Ähnlich zu dem herkömmlichen, selbst-ausgerichteten MOSFET, wird die Konzentration eines elektrischen Felds in der Nähe des Drain unterdrückt, so dass der MOSFET in elektrischen Charakteristika verbessert ist.
  • Unter Bezugnahme wiederum auf (a) in 1, ist bei 1091, 1092 ein thermischer Oxidfilm angegeben, der vollständig die jeweiligen Halbleiter-Schichten abdeckt. Der thermische Oxidfilm 1091, 1092 besitzt Bereiche, die die zweiten Silizium-Halbleiter-Schichten vom p-Typ 1041, 1042 und die dritte Silizium-Halbleiter-Schicht vom n-Typ 107 abdecken und jeweils einen Gate-Oxidfilm mit einer Dicke von 4,5 nm bilden, und besitzt auch einen Bereich, der andere Halbleiter-Schichten abdeckt und eine Filmdicke von 30 nm besitzt. Bei 1101, 1102 sind Gate-Elektroden angegeben, hergestellt aus einem polykristallinem Siliziumfilm oder einer Schicht mit einer Dicke von 200 nm, und die Umfänge der zweiten Silizium-Halbleiter-Schicht vom p-Typ 1041 in dem ersten, isolierenden, mehrschichtigen Bereich und der dritten Silizium-Halbleiter-Schicht vom n-Typ 107, in dem zweiten, isolierenden, mehrschichtigen Bereich, jeweils, abdeckend. Der polykristalline Siliziumfilm an einer unteren Position des zweiten, isolierenden, mehrschichtigen Bereichs 112A ist nicht erforderlich, sondern wird aus bestimmten Gründen gebildet, die sich auf den Herstellprozess beziehen.
  • In der ersten Ausführungsform kann, da die erste Silizium-Halbleiter-Schicht vom p-Typ 102, d. h. die stark dotierte Störstellen-Schicht, auf dem Siliziumsubstrat 101 angewachsen ist, der thermische Oxidfilm 1091, 1092 eine große Filmdicke an einem Bereich, einem anderen als ein Bereich, der die Oberflächen der Silizium-Halbleiter-Schicht vom p-Typ 1041 abdeckt, und die dritte Silizium-Halbleiter-Schicht vom n-Typ 107 haben, so dass eine parasitäre Kapazität der Gate-Elektrode 1101, 1102 verringert werden kann, und die elektrostatische Zerstörung des thermischen Oxidfilms an einem Bereich, ein anderer als der Gate-Oxidfilm, kann verhindert werden.
  • Ein isolierender Zwischenschichtfilm (nicht dargestellt), der eine Filmdicke von 400 nm besitzt, ist auf der gesamten Oberfläche des thermischen Oxidfilms 1091, 1092 niedergeschlagen und ist mit Source-Elektrodenkontakten 113A, Drain-Elektrodenkontakten 113B und Gate-Elektrodenkontakten 113C versehen, von denen jede eine Seite mit 0,2 μm in der Länge besitzt, wie dies bei (b) in 1 dargestellt ist. Eine mehrschichtige Metallzwischenverbindung 114 ist aus TiN/AlCu/TiN/Ti auf dem isolierenden Zwischenschichtfilm gebildet, wodurch der CMOS Invertierer abgeschlossen ist. Bei 115 ist eine Leitung der Gate-Elektrode 1101 angegeben. Die ersten Silizium-Halbleiter-Schichten vom n-Typ 1031, 1032 sind mit Erdungspotenzial Vss verbunden. Die dritte Silizium-Halbleiter-Schicht vom p-Typ 108 ist mit einer Energieversorgungsquelle Vcc verbunden. Ein Eingangssignal IN wird an jede der Gate-Elektroden 1101, 1102 des n-Kanal- und p-Kanal-MOSFET 111A und 112A angelegt. Ein Ausgangssignal OUT ist aus der zweiten Silizium-Halbleiter-Schicht vom n-Typ 1051 und der vierten Silizium-Halbleiter-Schicht vom p-Typ 108 gebildet, die Drains des n-Kanal-MOSFETs 111A und des p-Kanal-MOSFETs 112A, jeweils sind.
  • Die Drains sind aus den obersten Halbleiter-Schichten des n-Kanal- und p-Kanal-MOSFETs 111A und 112A aus dem Grund gebildet, dass die obersten Halbleiter-Schichten eine kleinere parasitäre Kapazität als die unteren Halbleiter-Schichten haben, so dass die Arbeitsgeschwindigkeit und der Energieverbrauch der Vorrichtung verbessert werden kann.
  • 2 zeigt eine perspektivische Schnittansicht, die einen n-Kanal-MOSFET 111B und einen p-Kanal-MOSFET 112B, unmittelbar nach Bildung von Gate-Elektroden eines CMOSFET und eines CMOS Invertierers der zweiten Ausführungsform der Erfindung, darstellt. In der zweiten Ausführungsform wird eine Kanal-Schicht des n-Kanal-MOSFET 111B gemeinsam als eine Source-Schicht des p-Kanal-MOSFET 112B verwendet, und eine Drain-Schicht des n-Kanal-MOSFET 111B wird gemeinsam als eine Kanal-Schicht des p-Kanal-MOSFET 112B verwendet.
  • Wie in 2 dargestellt ist, sind dort, gebildet auf dem Halbleitersubstrat 101, durch das epitaxiale Wachstumsverfahren, die erste Silizium-Halbleiter-Schicht vom p-Typ 102, die eine Filmdicke von 150 nm besitzt, die gepaarten ersten Silizium-Halbleiter-Schichten vom n-Typ 1031, 1033, die eine Filmdicke von 50 nm haben, die gepaarten zweiten Silizium-Halbleiter-Schichten vom p-Typ 1041, 1043, die eine Filmdicke von 150 nm haben, die gepaarten dritten Silizium-Halbleiter-Schichten vom n-Typ 1071, 1073, die eine Filmdicke von 150 nm haben, und die vierte Silizium-Halbleiter-Schicht vom p-Typ 1083, die eine Filmdicke von 150 nm besitzt, gebildet. Die zweite Ausführungsform ist nicht mit der zweiten Silizium-Halbleiter-Schicht vom n-Typ 1051, 1052 und der dritten Silizium-Halbleiter-Schicht vom p-Typ 106 versehen.
  • Auf der linken Seite in der Figur bilden die erste Silizium-Halbleiter-Schicht vom n-Typ 1031, die die Source bildet, die zweite Silizium-Halbleiter-Schicht vom p-Typ 1041, die den Kanal bildet, und die dritte Silizium-Halbleiter-Schicht vom n-Typ 1071, die das Drain bildet, einen n-Kanal-MOSFET 111B. Auf der rechten Seite bilden die zweite Silizium-Halbleiter-Schicht vom p-Typ 1043, die die Source bildet, die dritte Silizium-Halbleiter-Schicht vom n-Typ 1073, die den Kanal bildet, und die vierte Silizium-Halbleiter-Schicht vom p-Typ 1038, die das Drain bildet, den p-Kanal-MOSFET 112B.
  • Die ersten Silizium-Halbleiter-Schichten vom n-Typ 1031, 1033 und die dritte Silizium-Halbleiter-Schicht vom n-Typ 1073 enthalten Störstellen (Bor) unter Konzentrationen von 4E 20 cm–3, 4E 20 cm–3 und 1E 18 cm–3 jeweils. Die erste Silizium-Halbleiter-Schicht vom p-Typ 102, die zweiten Silizium-Halbleiter-Schichten vom p-Typ 1041, 1043 und die vierte Silizium-Halbleiter-Schicht vom p-Typ 1083 enthalten Störstellen (Phosphor) unter Konzentrationen von 4E 20 cm–3, 1E 18 cm–3, 1E 18 cm–3 und 4E 20 cm–3, jeweils. Demzufolge bilden die stark dotierten Störstellen-Schichten (mit der Konzentration von 4E 20 cm–3) die Source/Drain-Bereiche, und leicht dotierte Störstellen-Schichten (mit der Konzentration von 1E 18 cm–3) bilden die Kanal-Schicht.
  • Wie 2 zeigt, ist mit 1091, 1092 der thermische Oxidfilm, der vollständig die jeweiligen Halbleiter-Schichten abdeckt, bezeichnet. Der thermische Oxidfilm 1091, 1092 besitzt Bereiche, die die zweiten Silizium-Halbleiter-Schichten vom p-Typ 1041, 1043 und die dritten Silizium-Halbleiter-Schichten vom n-Typ 1073 abdecken und Gate-Oxidfilme mit einer Dicke von 4,5 nm bilden, und besitzt auch einen Bereich, der andere Halbleiter-Schichten abdeckt und eine Filmdicke von 30 nm besitzt. Mit 1101, 1102 sind die Gate-Elektroden, hergestellt aus polykristallinen Siliziumfilmen oder -schichten mit 200 nm in der Dicke, und Umfänge der zweiten Silizium-Halbleiter-Schicht vom p-Typ 1041 in dem ersten, isolierenden, mehrschichtigen Bereich und die dritte Silizium-Halbleiter-Schicht vom n-Typ 1073 in dem zweiten, isolierenden, mehrschichtigen Bereich abdeckend, hergestellt.
  • In der zweiten Ausführungsform kann, da die erste Silizium-Halbleiter-Schicht vom p-Typ 102, d. h. eine stark dotierte Störstellen-Schicht, auf dem Siliziumsubstrat 101 angewachsen ist, der thermische Oxidfilm 1091, 1092 eine große Filmdicke an einem Bereich, einem anderen als Bereiche über den Oberflächen der Silizium-Halbleiter-Schicht vom p-Typ 1041, und die dritte Silizium-Halbleiter-Schicht vom n-Typ 1073, haben, so dass eine parasitäre Kapazität der Gate-Elektrode 1101, 1102 verringert werden kann, und die elektrostatische Zerstörung des thermischen Oxidfilms an Bereichen, andere als der Gate-Oxidfilm, kann verhindert werden.
  • In der zweiten Ausführungsform werden die zweiten Silizium-Halbleiter-Schichten vom p-Typ 1041, 1043 gemeinsam als der Kanal und die Source, jeweils, verwendet, und die dritten Silizium-Halbleiter-Schichten vom n-Typ 1071, 1073 werden gemeinsam als das Drain und der Kanal jeweils verwendet. Für diesen Zweck enthalten die Halbleiter-Schichten Störstellen unter einer Konzentration, die nicht ausreichend zum Erreichen eines Ohm'schen Kontakts ist. Deshalb werden, an einem Schritt eines Bildens einer Zwischenverbindung, die später beschrieben wird, eine Diffusionsschicht vom p-Typ 121 und eine Diffusionsschicht vom n-Typ 122, wobei jede davon Störstellen unter einer Konzentration von 4E 20 cm–3 enthält, an der zweiten Silizium-Halbleiter-Schicht vom p-Typ 1043 und der dritten Silizium-Halbleiter-Schicht vom n-Typ 1071 gebildet, wie dies auch bei (d) in 7 dargestellt ist. Dies wird weiterhin im Detail unter Bezugnahme auf (d) in 7 in Verbindung mit einem Herstellverfahren der zweiten Ausführungsform beschrieben.
  • 3 zeigt eine perspektivische Schnittansicht eines CMOSFET und eines CMOS Invertierers, nützlich zum Verständnis der Erfindung, und zwar unmittelbar nach der Bildung einer Gate-Elektrode. In der ersten und der zweiten Ausführungsform bilden der n-Kanal-MOSFET und der p-Kanal-MOSFET die isolierenden, mehrschichtigen Bereiche unabhängig voneinander. In der vorliegenden Vorrichtung sind der n-Kanal-MOSFET und der p-Kanal-MOSFET vertikal geschichtet, um einen einzelnen, isolierenden, mehrschichtigen Bereich zu bilden. Dies kann einen Bereich, belegt durch den Invertierer, verringern. In 3 werden dieselben Bereiche und Elemente wie solche in 1 nicht nachfolgend beschrieben.
  • Gemäß der Vorrichtung nach der 3 besitzt der MOSFET an der unteren Schicht einen großen Bereich, und besitzt demzufolge eine große Gate-Breite, so dass es bevorzugt ist, den p-Kanal-MOSFET, der eine geringere Stromansteuer-Kapazität an der unteren Schicht besitzt, anzuordnen. Dementsprechend ist es, wie in 3 dargestellt ist, natürlich notwendig, die Reihenfolge der geschichteten, epitaxialen Schichten zu ändern.
  • In den vorstehenden Ausführungsformen ist jede Gate-Elektrode 1101, 1102 um den Umfang des Kanals herum gebildet, d. h. die zweite Silizium-Halbleiter-Schicht vom p-Typ 1041 oder die dritte Silizium-Halbleiter-Schicht vom n-Typ 1073, 107.
  • Die CMOSFETs und CMOS Invertierer in den vorstehenden Ausführungsformen, die bereits beschrieben sind, besitzen die folgenden, sich verändernden Merkmale.
    • (1) Da die vertikale MOSFET-Struktur eingesetzt wird, hängt die Kanallänge nur von der Tiefe der Störstellen-Schicht ab. Deshalb ist es möglich, einen solchen Nachteil in dem herkömmlichen selbst-ausgerichteten Prozess zu verhindern, dass eine bearbeitete Größe der Gate-Elektrode, hergestellt aus einer polykristallinen Siliziumschicht, die Stromansteuerkapazität beeinflusst, so dass ein solches Problem verhindert werden kann, dass es schwieriger wird, die Stromansteuerkapazität zu steuern, da die Struktur in einem größeren Umfang miniaturisiert wird.
    • (2) Ähnlich zu der SOI-Struktur wird die Expansion der Verarmungsschicht unterdrückt. (Während die Expansion durch einen isolierenden Film in der SOI-Struktur unterdrückt wird, wird die Expansion unterdrückt, wenn Verarmungsschichten, die sich von Bereichen um die Kanalbereiche herum erstrecken, miteinander entsprechend der Struktur der Erfin dung verbunden werden.) Genauer gesagt ist, in der Struktur, die die kreisförmigen Kanalbereiche verwendet, die Gate-Breite gleich zu 2πr (= 2 × (Zahl p) × (Radius des Kanalbereichs)), und der verarmungsfähige Bereich ist gleich zu πr2 (= (Zahl p) × (Radius des Kanalbereichs)2), so dass die Tiefe des Kanalbereichs pro Länge gleich zu r/2 (= (Radius des Kanalbereichs)/2) ist. In jeder der Ausführungsformen, die bereits beschrieben sind, ist die Verarmungsschicht nur in einem Umfang ähnlich zu demjenigen des Falls, bei dem die SOI-Struktur eingesetzt wird, die einen Kanalbereich von 0,1 μm in der Dicke besitzt, gebildet. Deshalb kann die invertierte Schicht einfach gebildet werden, und demzufolge kann die Stromansteuerkapazität erhöht werden.
    • (3) Durch Vorsehen des ersten und des zweiten, isolierenden, mehrschichtigen Bereichs, die unabhängig voneinander gebildet sind und die durch Ätzen von vier oder mehr Halbleiter-Schichten gebildet sind, ist es möglich, die CMOS-Schaltung zu bilden, die nicht durch den vertikalen MOSFET, der bereits vorgeschlagen ist, ohne Schwierigkeit, gebildet werden kann.
    • (4) Der Kanalbereich ist von dem Substrat beabstandet, wie dies in der SOI-Struktur vorgenommen ist, so dass ein Verriegelungs-Phänomen nicht auftritt, und eine Separationsbreite zwischen dem nMOS und dem pMOSFET kann minimiert werden.
    • (5) In der Struktur, die den CMOS Invertierer umfasst, werden die jeweiligen Drains aus den obersten Halbleiter-Schichten des n-Kanal- und p-Kanal-MOSFETs gebildet, d. h. die Schichten, deren parasitäre Kapazitäten klein sind, wodurch die Arbeitsgeschwindigkeit und der Energieverbrauch der Vorrichtung verbessert werden kann. Die geschichtete Struktur des n-Kanal- und p-Kanal-MOSFETs kann einen Bereich, der durch den Invertierer belegt ist, verringern.
    • (6) Der thermische Oxidfilm 1091, 1092 besitzt eine größere Dicke an einem Bereich, ein anderer als die Oberflächen der Silizium-Halbleiter-Schicht vom p-Typ 1041, 1043, und der dritten Silizium-Halbleiter-Schicht vom n-Typ 107, 1073. Dies verringert die parasitäre Kapazität der Gate-Elektrode 1101, 1102 und verhindert eine elektrostatische Zerstörung des thermischen Oxidfilms an dem Bereich, ein anderer als der Gate-Oxidfilm.
  • Unter Bezugnahme auf die 4 und 5 wird ein Verfahren zum Herstellen des CMOSFET und CMOS Invertierers der ersten Ausführungsform nachfolgend beschrieben.
  • Wie bei (a) in 4 beschrieben ist, wird das epitaxiale Wachstumsverfahren ausgeführt, um aufeinanderfolgend auf dem p-Typ-(100) Siliziumsubstrat 101 die erste Silizi um-Halbleiter-Schicht vom p-Typ 102 mit einer Dicke von 200 nm, die erste Silizium-Halbleiter-Schicht vom p-Typ 1031, 1032 mit einer Dicke von 100 nm, die zweite Silizium-Halbleiter-Schicht vom p-Typ 1041, 1042 mit einer Dicke von 150 nm, die zweite Silizium-Halbleiter-Schicht vom n-Typ 1051, 1052 mit einer Dicke von 200 nm, die dritte Silizium-Halbleiter-Schicht vom p-Typ mit einer Dicke von 100 nm, die dritte Silizium-Halbleiter-Schicht vom n-Typ 107 mit einer Dicke von 150 nm und die vierte Silizium-Halbleiter-Schicht vom p-Typ 108 mit einer Dicke von 200 nm zu bilden.
  • Hierbei ist das epitaxiale Wachstumsverfahren spezifisch ein Hochvakuum-CVD-Verfahren. Die erste, die zweite und die dritte Silizium-Halbleiter-Schicht vom n-Typ 1031, 1032, 1051, 1052 und 107 sind unter den Verfahrensbedingungen gebildet, dass die Wachstumstemperatur 600°C beträgt, das Dotiermittel B2H6 mit einer Basis von H2 bei 90 ppm ist, und ein CVD-Gas Silan ist. Die erste, die zweite, die dritte und die vierte Silizium-Halbleiter-Schicht vom p-Typ 102, 141, 142, 106 und 108 sind unter den Prozessbedingungen gebildet, dass die Wachstumstemperatur 600°C beträgt, das Dotiermittel PH3 mit einer Basis von H2 bei 90 ppm ist und ein CVD-Gas Silan ist. Die Konzentrationen der Störstellen (Bor) in der ersten, der zweiten und der dritten Silizium-Halbleiter-Schicht vom n-Typ 1031, 1032, 1051, 1052 und 107 sind 4E 20 cm–3, 4E 20 cm–3, 4E 20 cm–3, 4E 20 cm–3 und 1E 18 cm–3, jeweils. Die Konzentrationen der Störstelle (Phosphor) in der ersten, zweiten, dritten, vierten Silizium-Halbleiter-Schicht vom p-Typ 102, 1041, 4042, 106 und 108 sind 4E 20 cm–3, 1E 18 cm–3, 1E 18 cm–3, 4E 20 cm–3 und 4E 20 cm–3, jeweils. Die stark dotierten Störstellenschichten (mit der Konzentration von 4E 20 cm–3) bilden die Source/Drain-Schichten, und die leicht dotierten Störstellenschichten (mit der Konzentration von 1E 18 cm–3) bilden die Kanal-Schichten.
  • Wie bei (b) in 4 dargestellt ist, wird, nach Abdecken der Oberfläche des geschichteten Substrats, das den p-Kanal-MOSFET bilden wird, mit einem ersten Fotoresist 141, ein anisotropes Ätzen durch RIE (Reactive Ion Etching – reaktives Ionenätzen) auf der vierten Silizium-Halbleiter-Schicht vom p-Typ 108, der dritten Silizium-Halbleiter-Schicht 107 vom n-Typ und der dritten Silizium-Halbleiter-Schicht vom p-Typ 106 unter Verwendung des ersten Fotoresists 141 als eine Maske vorgenommen. Die Belichtungsvorrichtung, die in diesem Prozess verwendet wird, ist eine ArF-Eximer-Belichtungs- bzw. Bestrahlungsvorrichtung. Die Ätzvorrichtung, die in diesem Prozess verwendet wird, ist eine LEP-Vorrichtung. Die Ätzbedingungen sind, zum Beispiel, wie folgt:
    Cl2: 6 sccm
    O2: 3 sccm
    Druck: 1 Pa
    LEP-Leistung: 100 W
    Vorspannungsleistung: 100 W
  • Die Luminiszenz der Störstellen, d. h. von Phosphor und Bor, wird durch eine präzise Beendigung des Ätzens erfasst.
  • Wie bei (c) in 4 dargestellt ist, wird, nach Entfernen des ersten Fotoresists 141, ein zweiter Fotoresist 142 gebildet, um die jeweiligen Kanalbereiche der n-Kanal- und p-Kanal-MOSFETs abzudecken, und dann wird, unter Verwendung des zweiten Fotoresists 142 als eine Ätz-Maske, ein anisotropes Ätzen in dem RIE-Verfahren auf der vierten Silizium-Halbleiter-Schicht vom p-Typ 108, der dritten Silizium-Halbleiter-Schicht vom n-Typ 107, der zweiten Silizium-Halbleiter-Schicht vom n-Typ 1051, 1052 und der zweiten Silizium-Halbleiter-Schicht vom p-Typ 1041, 1042 durchgeführt. Die Ätzvorrichtung und die Ätzbedingungen sind dieselben wie solche, die bereits beschrieben sind. Die Seitenwände der Halbleiter-Schichten, auf denen das vorstehende Ätzen vorgenommen wird, werden Zwischenflächen zwischen dem Oxidfilm und dem Silizium des MOS-Transistors bilden. Deshalb muss ein Niederschlag des Films auf der Seitenwand soweit als möglich unterdrückt werden. Dementsprechend wird die LEP-Ätzvorrichtung, die zum Unterdrücken des Film-Niederschlags geeignet ist, verwendet, und das Ätzen wird mit Chlorgas unter einem Hochvakuum-Zustand durchgeführt.
  • Wie bei (d) in 4 dargestellt ist, wird, nach Bilden eines dritten Fotoresists 143, der die jeweiligen Source-Bereiche des n-Kanal- und p-Kanal-MOSFETs abdeckt, ein anisotropes Ätzen in dem RIE-Verfahren auf der dritten Silizium-Halbleiter-Schicht vom p-Typ 106 und der ersten Silizium-Halbleiter-Schicht vom n-Typ 1031, 1032 unter Verwendung des zweiten und des dritten Fotoresists 142 und 143 als eine Ätzmaske vorgenommen. Die Ätzvorrichtung und die Ätzbedingungen sind dieselben wie solche, die bereits beschrieben sind. Dieses Ätzen bildet den ersten, isolierenden, mehrschichtigen Bereich, der den n-Kanal-MOSFET, gebildet aus der ersten Silizium-Halbleiter-Schicht vom n-Typ 1031, der zweiten Silizium-Halbleiter-Schicht vom p-Typ 1041 und der zweiten Silizium-Halbleiter-Schicht vom n-Typ 1051, ebenso wie den zweiten, isolierenden, mehrschichtigen Bereich bildet, der den p-Kanal-MOSFET, gebildet aus der dritten Silizium-Halbleiter- Schicht vom p-Typ 106, der dritten Silizium-Halbleiter-Schicht vom n-Typ 107 und der vierten Silizium-Halbleiter-Schicht vom p-Typ 108, bildet.
  • Wie bei (a) in 5 dargestellt ist, wird, nach Entfernen des zweiten und des dritten Fotoresists 142 und 143, eine Trockenoxidation ausgeführt, um den thermischen Oxidfilm 1091, 1092 auf der gesamten Oberfläche der Halbleiter-Schichten zu bilden. Diese Behandlung bildet den thermischen Oxidfilm 1091, 1092, der eine Filmdicke von 4,5 nm besitzt, und bildet den Gate-Oxidfilm auf den Oberflächen der dritten Silizium-Halbleiter-Schicht vom n-Typ 107 und der zweiten Silizium-Halbleiter-Schicht vom p-Typ 1041, die Kanal-Bereiche bildend, und bildet auch, durch eine beschleunigte Oxidation, den dicken, thermischen Oxidfilm 1091, 1092 mit einer Dicke von 30 nm auf den Oberflächen der stark dotierten Störstellenschichten, d. h. die erste Silizium-Halbleiter-Schicht vom p-Typ 102, die erste Silizium-Halbleiter-Schicht vom n-Typ 1031, 1032, die zweite Silizium-Halbleiter-Schicht vom n-Typ 1051, 1052, die dritte Silizium-Halbleiter-Schicht vom p-Typ 106 und die vierte Silizium-Halbleiter-Schicht vom p-Typ 108. Der Grund zum Anwachsen der ersten Silizium-Halbleiter-Schicht vom p-Typ 102, die die stark dotierte Störstellenschicht, eine andere als die Source/Drain-Schichten, ist, auf dem Siliziumsubstrat 101 ist wie folgt. In dem Schritt eines Bildens des thermischen Oxidfilms 1091, 1092 wird der geätzte Boden als die stark dotiert Störstellenschicht definiert, wodurch der thermische Oxidlfilm 1091, 1092 durch eine beschleunigte Oxidation gebildet wird, um einen dicken Bereich vollständig an dem Bereich zu haben, der in Kontakt mit der Gate-Elektrode 1101, 1102 steht, allerdings nicht die Oberflächen der Silizium-Halbleiter-Schicht vom n-Typ 107 und der Silizium-Halbleiter-Schicht vom p-Typ 1041, 1042 abdeckt, so dass die parasitären Kapazitäten zwischen der Gate-Elektrode 1101, 1102 und den jeweiligen Halbleiter-Schichten reduziert werden können, und die elektrostatische Zerstörung des thermischen Oxidfilms 1091, 1092 an dem Bereich, ein anderer als der Gate-Oxidfilm, kann verhindert werden.
  • Nach Niederschlagen eines polykristallinen Siliziumfilms mit einer Dicke von 200 nm auf der gesamten Oberfläche der sich ergebenden Vorrichtung durch das LP-CVD-Verfahren, wird ein vierter Fotoresist (nicht dargestellt) auf dem polykristallinen Siliziumfilm gebildet, um eine Leitung 115 (siehe (b) in 1) der Gate-Elektrode 1101 und eine Leitung zu der Gate-Elektrode 1102 abzudecken, und dann wird ein anisotropes Ätzten in dem RIE-Verfahren auf dem polykristallinen Siliziumfilm unter Verwendung des vierten Fotoresists als eine Ätzmaske vorgenommen. Dadurch werden, wie bei (b) in 5 dargestellt ist, die Gate-Elektroden 1101, 1102, die die dritte Silizium-Halbleiter-Schicht vom n-Typ 107 und die zweite Silizium-Halbleiter-Schicht vom p-Typ 1041 ebenso wie die Leitungen umgeben, gebildet. In diesem Fall bewirkt das anisotrope Ätzen das Überätzen von ungefähr 60% auf dem polykristallinen Siliziumfilm aus dem folgenden Grund. Falls das Überätzen mit ungefähr 20% ausgeführt werden würde, würden Bereiche 116 des polykristallinen Siliziumfilms um die Silizium-Halbleiter-Schicht vom p-Typ 106 und die erste Silizium-Halbleiter-Schicht vom n-Typ 1031 herum verbleiben. Diese restlichen Bereiche 116 des polykristallinen Siliziumfilms würden mit den Gate-Elektroden 1101, 1102 verbunden werden, so dass die Gate-Kapazität nicht vorteilhaft ansteigen würde und deshalb die Geschwindigkeit der Vorrichtung verringert werden würde; siehe 8.
  • Nun wird eine Beschreibung über den Grund, warum die zweite Silizium-Halbleiter-Schicht vom n-Typ 1051 und die vierte Silizium-Halbleiter-Schicht vom p-Typ 108 eine Filmdicke, größer als diejenige der anderen Halbleiter-Schichten, besitzt, vorgenommen. Falls alle Halbleiter-Schichten die gleiche Filmdicke von 150 nm hätten, wäre es notwendig, ein Überätzen von 85% vorzunehmen, d. h. mit einer Dicke entsprechend zu der Dicke der dritten Silizium-Halbleiter-Schicht vom p-Typ 106 und der ersten Silizium-Halbleiter-Schicht vom n-Typ 1031, um die restlichen Bereiche 116 (siehe 8) des polykristallinen Siliziumfilms um die dritte Silizium-Halbleiter-Schicht vom p-Typ 106 und die erste Silizium-Halbleiter-Schicht vom n-Typ 1031 zu verhindern. Falls die zweite Silizium-Halbleiter-Schicht vom n-Typ 1051 und die vierte Silizium-Halbleiter-Schicht vom p-Typ 108 keine Dicke größer als diejenige von anderen Halbleiter-Schichten hätten, würden die Gate-Elektroden 1101, 1102 nicht ausreichend die Umfänge der Kanalschichten abdecken, d. h. der dritten Silizium-Halbleiter-Schicht vom n-Typ 107 und der zweiten Silizium-Halbleiter-Schicht vom p-Typ 1041.
  • Anstelle der Struktur, in der die zweite Silizium-Halbleiter-Schicht vom n-Typ 1051, 1052 und die vierte Silizium-Halbleiter-Schicht vom p-Typ 108 dicker als die anderen Halbleiter-Schichten sind, kann eine solche Struktur, dargestellt in 10, eingesetzt werden, derart, dass die dritte Silizium-Halbleiter-Schicht vom p-Typ 106 und die erste Silizium-Halbleiter-Schicht vom n-Typ 1031 an Bereichen vorgesehen sind, die sich über die dritte Silizium-Halbleiter-Schicht 107 vom n-Typ und die zweite Silizium-Halbleiter-Schicht vom p-Typ 1041 mit abgestuften Bereichen hinaus erstrecken, die eine kleinere Dicke als die Silizium-Halbleiter-Schicht 1051 vom n-Typ und die vierte Silizium-Halbleiter-Schicht vom p-Typ 108, jeweils, haben. Diese Struktur kann an dem Schritt gebildet werden, wo das anisotrope Ätzen auf der vierten Silizium-Halbleiter-Schicht vom p-Typ 108, der dritten Silizium-Halbleiter-Schicht vom n-Typ 107, der zweiten Silizium-Halbleiter-Schicht vom n-Typ 1051, 1052 und der zweiten Silizium-Halbleiter-Schicht vom p-Typ 1041, 1042 unter Verwendung des zweiten Fotoresists 142 als eine Ätzmaske gebildet wird, wie dies bereits unter Bezugnahme auf (c) in 4 beschrieben ist, und genauer gesagt durch Vornehmen des Überätzens in einem Umfang entsprechend zu ungefähr der Hälfte der Filmdicke auf der dritten Silizium-Halbleiter-Schicht vom p-Typ 106 und der ersten Silizium-Halbleiter-Schicht 1031 vom n-Typ. Dies verhindert die restlichen Bereiche 116 des polykristallinen Siliziumfilms um die dritte Silizium-Halbleiter-Schicht vom p-Typ 106 und die erste Silizium-Halbleiter-Schicht 1031 vom n-Typ herum.
  • Wie bei (c) in 5 dargestellt ist, werden, nach Niederschlagen eines isolierenden Zwischenschichtfilms 117 von 400 nm in der Dicke auf der gesamten Oberfläche der sich ergebenden Vorrichtung durch ein bekanntes Verfahren, Kontaktlöcher 113 mit einem Durchmesser von 0,25 μm an dem isolierenden Zwischenschichtfilm 117 gebildet, um einen Kontakt mit den Source-, Drain- und Gate-Elektroden herzustellen. Die mehrschichtige Metallzwischenverbindung 114, hergestellt aus TiN/AlCu/TiN/Ti, wird dann gebildet.
  • Unter Bezugnahme auf die 6 und 7 wird ein Verfahren zur Herstellung des CMOSFET und CMOS Invertierers der zweiten Ausführungsform nachfolgend beschrieben.
  • Wie bei (a) in 6 dargestellt ist, wird ein epitaxiales Wachstumsverfahren ausgeführt, um aufeinanderfolgend auf dem (100)-Siliziumsubstrat vom p-Typ 101 die erste Silizium-Halbleiter-Schicht vom p-Typ 102 mit einer Dicke von 200 nm, die erste Silizium-Halbleiter-Schicht vom n-Typ 1031, 1033 mit einer Dicke von 50 nm, die zweite Silizium-Halbleiter-Schicht vom p-Typ 1041, 1043 mit einer Dicke von 150 nm, die dritte Silizium-Halbleiter-Schicht vom n-Typ 1071, 1073 mit einer Dicke von 150 nm und die vierte Silizium-Halbleiter-Schicht vom p-Typ 1083 mit einer Dicke von 150 nm zu bilden. Die zweite Silizium-Halbleiter-Schicht vom n-Typ 1051, 1052 und die dritte Silizium-Halbleiter-Schicht vom p-Typ 106 werden nicht gebildet.
  • Ähnlich zu dem Verfahren, das bereits beschrieben ist, wird das Hochvakuum-CVD-Verfahren für das epitaxiale Wachstum eingesetzt. Auch wird der Prozess unter denselben Bedingungen wie solche, die bereits beschrieben sind, durchgeführt. Die Konzentrationen von Störstellen (Bor) in der ersten und der dritten Silizium-Halbleiter-Schicht vom n-Typ 1031, 1033 und 1073 betragen 4E 20 cm–3, 4E 20 cm–3 und 1E 18 cm–3, jeweils. Die Konzentrationen von Störstellen (Phosphor) in der zweiten und vierten Silizium-Halbleiter-Schicht vom p-Typ 10341, 1042 und 1083 betragen 1E 18 cm–3, 1E 18 cm–3 und 4E 20 cm–3, jeweils. Die stark dotierten Störstellenschichten (mit der Konzentration von 4E 20 cm–3) bilden die Source/Drain-Schichten, und die leicht dotierten Störstellenschichten (mit der Konzentration von 1E 18 cm–3) bilden die Kanalschichten.
  • Wie bei (b) in 6 dargestellt ist, wird, nach Abdecken der Oberfläche des Substrats, was den p-Kanal-MOSFET bildet, mit dem ersten Fotoresist 141, ein anisotropes Ätzen durch RIE auf der vierten Silizium-Halbleiter-Schicht vom p-Typ 1083 unter Verwendung des ersten Fotoresists 141 als eine Ätzmaske durchgeführt. Die Ätzvorrichtung und die Ätzbedingungen in diesem Prozess sind dieselben wie solche, die bereits beschrieben sind.
  • Wie bei (c) in 6 dargestellt ist, wird, nach Entfernen des ersten Fotoresists 141, der zweite Fotoresist 142 gebildet, um die jeweiligen Kanalbereiche der n-Kanal- und p-Kanal-MOSFETs abzudecken, und dann wird, unter Verwendung des zweiten Fotoresists 142 als eine Ätzmaske, ein anisotropes Ätzen in dem RIE-Verfahren auf der vierten Silizium-Halbleiter-Schicht vom p-Typ 1083, der dritten Silizium-Halbleiter-Schicht vom n-Typ 1071, 1073 und der zweiten Silizium-Halbleiter-Schicht vom p-Typ 1041, 1043 vorgenommen. Die Ätzvorrichtung und die Ätzbedingungen sind dieselben wie solche, die bereits beschrieben sind.
  • Wie bei (d) in 6 dargestellt ist, wird, nach Bilden des dritten Fotoresists 143, der die jeweiligen Source-Bereiche der n-Kanal- und p-Kanal-MOSFETs abdeckt, ein anisotropes Ätzen in dem RIE-Verfahren auf der zweiten Silizium-Halbleiter-Schicht vom p-Typ 1041, 1043 und der ersten Silizium-Halbleiter-Schicht vom n-Typ 1031, 1033 unter Verwendung des dritten Fotoresists 143 als eine Ätzmaske durchgeführt. Die Ätzvorrichtung und die Ätzbedingungen sind dieselben wie solche, die bereits beschrieben sind. Dieses Ätzen bildet den ersten, isolierenden, mehrschichtigen Bereich, der den n-Kanal-MOSFET, gebildet aus der ersten Silizium-Halbleiter-Srhicht vom n-Typ 1031, der zweiten Silizium-Halbleiter-Schicht vom p-Typ 1041 und der dritten Silizium-Halbleiter-Schicht vom n-Typ 1071, bildet, ebenso wie den zweiten, isolierenden, mehrschichtigen Bereich, der den p-Kanal-MOSFET, gebildet aus der zweiten Silizium-Halbleiter-Schicht vom p-Typ 1043, der dritten Silizium-Halbleiter-Schicht vom n-Typ 1073 und der vierten Silizium-Halbleiter-Schicht vom p-Typ 1083, bildet.
  • Wie bei (a) in 7 dargestellt ist, wird, nach Entfernen des zweiten und des dritten Fotoresists 142 und 143, eine Trockenoxidation ausgeführt, um den thermischen Oxidfilm 1091, 1092 auf der gesamten Oberfläche der Halbleiter-Schichten zu bilden. Diese Verarbeitung bildet den thermischen Oxidfilm 1091, 1092, der eine Filmdicke von 4,5 nm besitzt, und den Gate-Oxidfilm auf den Oberflächen der dritten Silizium-Halbleiter-Schicht vom n-Typ 1073 und der zweiten Silizium-Halbleiter-Schicht vom p-Typ 1041, die Kanalbereiche bildend, und bildet auch, durch eine beschleunigte Oxidation, den dicken, thermischen Oxidfilm 109 mit einer Dicke von 30 nm auf den Oberflächen der stark dotierten Störstellenschichten, d. h. der ersten Silizium-Halbleiter-Schicht vom p-Typ 102, der ersten Silizium-Halbleiter-Schicht vom n-Typ 1031, 1033 und der vierten Silizium-Halbleiter-Schicht vom p-Typ 1083. Der Grund für das Anwachsen der ersten Silizium-Halbleiter-Schicht vom p-Typ 102, die die stark dotierte Störstellenschicht ist, eine andere als die Source/Drain-Schichten, auf dem Siliziumsubstrat 101 ist wie folgt. In dem Schritt eines Bildens des thermischen Oxidfilms 1091, 1092 wird der geätzte Boden als stark dotierte Störstellenschicht definiert, wodurch der thermische Oxidfilm 1091, 1092 durch eine beschleunigte Oxidation gebildet wird, um einen dicken Bereich zu haben, der vollständig den gesamten Bereich abdeckt, der in Kontakt mit den Gate-Elektroden 1101, 1102 steht, allerdings nicht die Oberflächen der dritten Silizium-Halbleiter-Schicht vom n-Typ 1073 und die zweite Silizium-Halbleiter-Schicht vom p-Typ 1041 abdeckt, so dass die parasitären Kapazitäten zwischen den Gate-Elektroden 1101, 1102 und den jeweiligen Halbleiter-Schichten reduziert werden können, und die elektrostatische Zerstörung des thermischen Oxidfilms 1091, 1092 an dem Bereich, ein anderer als der Gate-Oxidfilm, kann verhindert werden.
  • Nach Niederschlagen eines polykristallinen Siliziumfilms mit 200 nm in der Dicke auf der gesamten Oberfläche der sich ergebenden Vorrichtung durch das LP-CVD-Verfahren, wird der vierte Fotoresist (nicht dargestellt) auf dem polykristallinen Siliziumfilm gebildet, um eine Leitung (nicht dargestellt) der Gate-Elektroden 1101, 1102 abzudecken, und dann wird ein anisotropes Ätzen in dem RIE-Verfahren auf dem polykristallinen Siliziumfilm unter Verwendung des vierten Fotoresists als eine Ätzmaske durchgeführt. Dadurch werden, wie bei (b) in 7 dargestellt ist, die Gate-Elektroden 1101, 1102, die die zweite Silizium-Halbleiter-Schicht vom p-Typ 1041 in dem ersten, isolierenden, mehrschichtigen Bereich und die dritte Silizium-Halbleiter-Schicht vom n-Typ 1073 in dem zweiten, isolierenden, mehrschichtigen Bereich, ebenso wie die Leitung (nicht dargestellt) davon, umgeben, gebildet. In diesem Fall bewirkt das anisotrope Ätzen das Überätzen von ungefähr 40% auf dem polykristallinen Silizium-Film mit 200 nm in der Dicke. In dieser Ausführungsform kann, da die erste Silizium-Halbleiter-Schicht vom n-Typ 1031, 1033 so niedergeschlagen wird, um eine geringe Dicke von 50 nm zu haben, das Überätzen von 40% als das anisotrope Ätzen auf dem polykristallinen Siliziumfilm ohne irgendeinen Nachteil ausgeführt werden.
  • Wie bei (c) in 7 dargestellt ist, werden, nach einem Niederschlagen eines isolierenden Zwischenschichtfilms 117 mit 400 nm in der Dicke auf der gesamten Oberfläche des Siliziumsubstrats 101 durch ein bekanntes Verfahren, die Kontaktlöcher 113 mit 0,25 μm im Durchmesser an dem isolierenden Zwischenschichtfilm 117 gebildet, um einen Kontakt mit den Source-, Drain- und Gate-Elektroden herzustellen.
  • Wie bei (d) in 7 dargestellt ist, ist BF2 durch die Kontaktlöcher oberhalb der zweiten Silizium-Halbleiter-Schicht vom p-Typ 1043 ionen-implantiert, um eine Diffusionsschicht vom p-Typ 1021 mit einer hohen Störstellenkonzentration (4E 20 cm–3) zu bilden, und Arsen wird durch das Kontaktloch oberhalb der dritten Silizium-Halbleiter-Schicht vom n-Typ 1071 ionen-implantiert, um eine Diffusionsschicht vom n-Typ 122 mit einer hohen Störstellenkonzentration (4E 20 cm–3) zu bilden. Dann wird die mehrschichtige Zwischenverbindung, hergestellt aus TiN/AlCu/TiN/Ti, gebildet. Der Grund für eine Bildung der Diffusionsschichten vom p-Typ und vom n-Typ 121 und 122 mit einer hohen Störstellenkonzentration ist wie folgt. Da die zweite Silizium-Halbleiter-Schicht vom p-Typ 1041, 1043 und die dritte Silizium-Halbleiter-Schicht vom n-Typ 1071, 1073 gemeinsam als die Source/Drain-Bereiche und der Kanalbereich verwendet werden, sind deren Störstellenkonzentrationen unzureichend, um einen Ohm'schen Kontakt zu erreichen. Aus diesem Grund werden die Störstellenkonzentrationen der zweiten Silizium-Halbleiter-Schicht vorn p-Typ 1043, die den Source-Bereich bildet, und die dritte Silizium-Halbleiter-Schicht vom n-Typ 1071, die den Drain-Bereich bildet, erhöht.
  • Die erste und die zweite Ausführungsform sind in Verbindung mit dem Verfahren zur Herstellung des CMOSFET und des CMOS Invertierers beschrieben worden, bei denen das Hochvakuumverfahren für das epitaxiale Wachstum der Halbleiter-Schichten ver wendet wird. Alternativ können Verfahren, die das epitaxiale Wachstum unter einer niedrigeren Temperatur ermöglichen, verwendet werden, wobei in einem solchen Fall die Störstellenkonzentration genauer kontrolliert werden kann. Diese alternativen Verfahren können ein Bias-Sputter-Verfahren oder ein MBE-Verfahren sein.
  • Die erste und die zweite Ausführungsform verwenden den thermischen Oxidfilm als den Gate-Oxidfilm. Alternativ können andere Filme, wie beispielsweise ein ONO-(Oxid-Nitrid-Oxid)-Film, für eine weitere Verbesserung der Zuverlässigkeit verwendet werden, wie dies in einem MOSFET einer anderen Struktur vorgenommen werden kann. Der Gate-Elektrodenfilm und die mehrschichtige Metallzwischenverbindung, die aus polykristallinem Silizium und TIN/AlCu/TiN/Ti in den vorstehenden Ausführungsformen, jeweils, hergestellt sind, können offensichtlich aus einem anderen Material hergestellt werden.
  • Ein CMOSFET einer dritten Ausführungsform und ein Verfahren zum Herstellen desselben werden nachfolgend unter Bezugnahme auf die 12 bis 14 beschrieben. Die. dritte Ausführungsform bezieht sich auf eine Struktur, die einen Transistor umfasst, dessen Kanallänge ungefähr 0,2 μm beträgt.
  • Nach Aufbringen eines Resist-Films auf ein Halbleitersubstrat 10, hergestellt aus Silizium, werden eine Belichtung und Entwicklung auf dem Resist-Film vorgenommen, um ein Resist-Muster zu bilden, das eine Öffnung an einem einen n-Kanal-Transistor bildenden Bereich auf dem Halbleitersubstrat 10 besitzt, wie dies bei (a) in 12 dargestellt ist. Danach werden, unter Verwendung des Resist-Musters 11 als eine Maske, Bor, Phosphor, Bor, Bor und Phosphor aufeinanderfolgend in das Halbleitersubstrat 10 entsprechend einer Reihenfolge, die in Tabelle 1 dargestellt ist, ionen-implantiert, um eine Grabenschicht vom p–-Typ 12, eine erste Schicht vom n+-Typ 13, eine Schicht vom p–-Typ 14 und eine zweite Schicht vom n+-Typ 15 zu bilden, die in dieser Reihenfolge auf dem Halbleitersubstrat 10 beschichtet werden.
  • TABELLE 1
    Figure 00270001
  • Nach Entfernen des Resist-Musters 11 durch Aschen wird ein Resist-Film auf das Halbleiter-Substrat 10 aufgebracht, und dann werden eine Belichtung und Entwicklung auf dem Resist-Film vorgenommen, um ein Resist-Muster 16 zu bilden, das eine Öffnung an einem einen p-Kanal-Transistor bildenden Bereich auf dem Halbleitersubstrat 10 besitzt, wie dies bei (b) in 12 dargestellt ist. Unter Verwendung des Resist-Musters 16 als eine Maske werden Phosphor, Bor, Phosphor, Phosphor und Bor aufeinanderfolgend in das Halbleitersubstrat 10 entsprechend der Reihenfolge, die in Tabelle 2 dargestellt ist, ionen-implantiert, um eine Grabenschicht vom vom n–-Typ 17, eine erste Schicht vom p+-Typ 18, eine Schicht vom n–-Typ 19 und eine zweite Schicht vom p+-Typ 20 zu bilden, die in dieser Reihenfolge auf dem Halbleitersubstrat 10 beschichtet werden.
  • TABELLE 2
    Figure 00280001
  • Dann wird, nachdem ein Siliziumoxidfilm auf der Oberfläche des Halbleitersubstrats 10 durch ein chemisches Dampfphasen-Wachstumsverfahren unter normalem Druck gebildet ist, ein Resist-Film auf den Siliziumoxidfilm aufgebracht und dann werden eine Belichtung und eine Entwicklung auf dem Resist-Film vorgenommen, um ein Resist-Muster 21 zu bilden, wie dies bei (c) in 12 dargestellt ist. Unter Verwendung des Resist-Musters 21 als eine Maske wird ein Trockenätzen hauptsächlich unter Verwendung eines Fluor enthaltenden Gases auf dem Siliziumoxidfilm vorgenommen, und dann wird ein Trockenätzen hauptsächlich unter Verwendung eines Chlor enthaltenden Gases auf dem Halbleitersubstrat 10 vorgenommen, um eine Source- (oder Drain-) Schicht vom n+-Typ 15A, eine Kanal-Schicht vom p–-Typ 14A, eine Source- (oder Drain-) Schicht vom p+-Typ 20A und eine Kanal-Schicht vom n–-Typ 19A zu bilden. Dieses Ätzen wird vorgenommen, um eine Position unmittelbar vor der untersten, dotierten Schicht zu erreichen, so dass eine Luminiszenz der Störstellen (d. h. Phosphor oder Bor) erfasst wird, um präzise einen Punkt zu bestimmen, an dem das Ätzen beendet werden soll.
  • Ähnlich zu dem Verfahren, das bereits beschrieben ist, wird, nach Bilden eines Resist-Musters 22, wie es bei (d) in 12 dargestellt ist, ein Ätzen, unter Verwendung des Resist-Musters 22 als eine Maske, durchgeführt, um eine Drain- (oder Source-) Schicht vom n+-Typ 13A und eine Drain- (oder Source-) Schicht vom p+-Typ 18A zu bilden, wodurch ein n-Kanal- und ein p-Kanal-Transistor, jeweils gebildet aus einem isolierenden, mehrschichtigen Bereich, gebildet werden.
  • Nach Entfernen des Resist-Musters 22 durch Aschen, wird der Siliziumoxidfilm durch Ätzen mit einer Fluorsäurelösung entfernt. Dann wird ein Reinigen mit einer flüssigen Mischung aus Ammoniumhydroxid und einem Wasserstoffperoxid durchgeführt, um Beschädigungs-Schichten an den Oberflächen der isolierenden Transistor-Schichten des n-Kanals und des p-Kanals zu entfernen.
  • Dann wird ein Erwärmen bei eine Temperatur nicht höher als 800°C durchgeführt, um einen Gate-Oxidfilm 23A, 230A durch thermisches Oxidieren der Oberflächenbereiche der isolierenden n- und p-Kanal-Transistor-Schichten zu bilden, wie dies bei (a) in 13 dargestellt ist. Dann wird das Vakuumdruck-Dampfphasen-Wachstumsverfahren durchgeführt, um einen polykristallinen Siliziumfilm 24 zum Bilden der Gate-Elektroden durchzuführen.
  • Ähnlich zu dem Verfahren, das bereits beschrieben ist, wird, nach Bilden eines Resist-Musters auf dem polykristallinen Siliziumfilm 24, der polykristalline Siliziumfilm 24 mit einem Chlor enthaltenden Gas unter Verwendung des Resist-Musters als eine Maske geätzt, so dass ringförmige Gate-Elektroden 24A, 240A um die isolierenden Halbleiter-Schichten herum gebildet werden, wie dies bei (b) in 13 dargestellt ist.
  • Nach Bilden eines Resist-Musters, das eine Öffnung an dem n-Kanal-Transistor-Bildungs-Bereich auf der Halbleiterstruktur besitzt, wird ein Arsen mit einer Dosis von 4 × 1015–8 × 1015cm–2, unter Verwendung des Resist-Musters als eine Maske, ionen-implantiert. Danach wird das Resist-Muster entfernt.
  • Nach Bilden eines Resist-Musters, das eine Öffnung an dem p-Kanal-Transistor-Bildungs-Bereich besitzt, auf der Halbleiterstruktur, wird Bortrifluorid (BF3) mit einer Dosis von 3 × 1015–6 × 1015cm–2 unter Verwendung des Resist-Musters als eine Maske ionen-implantiert. Danach wird das Resist-Muster entfernt.
  • Ein schnelles, thermisches Glühen wird bei einer Temperatur von 900°C für 90 Sekunden durchgeführt, um die ionen-implantierte Störstelle zu aktivieren, so dass die n+-Drain-Schicht 13A, die Kanal-Schicht vom p–-Typ 14A, die Source-Schicht vom n+-Typ 15A, die Drain-Schicht vom p+-Typ 18A, die Kanal-Schicht vom n–-Typ 19A und die p+-Source-Schicht 20A aktiviert werden.
  • Nach einem Niederschlagen eines Siliziumoxidfilms (der als ein BPSG-Film bezeichnet wird) 25, der Boratglas (B2O3) und Phosphatglas (P2O5) enthält, mit dem chemischen Dampfphasen-Wachstumsverfahren unter normalem Druck, wird eine Wärmebehandlung bei einer Temperatur nicht höher als 750°C durchgeführt. Danach wird der BPSG-Film 25 mit einem chemisch-mechanischen Polierverfahren (CMP) zum Glätten davon poliert. Nach Bilden eines Resist-Musters, das eine Öffnung an einer vorbestimmten Position auf dem BPSG-Film 25 besitzt, wird ein Trockenätzen auf dem BPSG-Film 25 mit einem Gas, das Fluorkarbid enthält, unter Verwendung des Resist-Musters als eine Maske, durchgeführt, so dass eine Öffnung an dem BPSG-Film 25 gebildet wird. Nach Reinigen der Öffnung werden ein Titan-(Ti)-Film 26, ein Titannitrit-(TiN)-Film 27 und ein Wolfram-(W)-Film 28 aufeinander folgend in der Öffnung gebildet, so dass die Öffnung mit diesen Schichten gefüllt ist, wie dies bei (c) in 13 dargestellt ist.
  • Wie bei (a) in 14 dargestellt ist, wird, nach Niederschlagen einer ersten Metall-Zwischenverbindung 29, hauptsächlich Aluminium enthaltend und aus einer mehrschichtigen Struktur aus TiN/AlCu/Ti gebildet, ein Siliziumoxidfilm 30 auf der ersten Metall-Zwischenverbindung 29 durch ein chemisches Plasma-Dampfphasen-Wachstumsverfahren niedergeschlagen. Nach Polieren und dadurch Glätten des Siliziumoxidfilms 30 durch CMP, werden Durchgangslöcher an dem Siliziumoxidfilm 30 gebildet, und dann werden zweite Metall-Zwischenverbindungen 31, die hauptsächlich Aluminium enthalten und aus einer mehrschichtigen Struktur aus TiN/AlSiCu/Ti gebildet sind, gebildet.
  • Wie bei (b) in 14 dargestellt ist, werden ein Phosphorglas-(PSG)-Film und ein Siliziumnitritfilm (SiN) aufeinander folgend niedergeschlagen, um einen Passivierungsfilm 32 mit einem chemischen Plasma-Dampfphasen-Wachstumsverfahren zu bilden, und dann werden Öffnungen 33 zum Herausführen der Gate-Elektroden an dem Passivierungsfilm 32 gebildet.
  • 15 stellt bei (a) und (b) Ergebnisse einer Simulation eines Störstellen-Profils oder eines Dotier-Profils in dem Fall dar, wo eine Ionenimplantierung unter den Implantierungsbedingungen ausgeführt ist, die in der dritten Ausführungsform dargestellt sind. Bei (a) in 15 ist das Dotier-Profil des n-Kanal-Transistors dargestellt, und bei (b) in 15 ist das Dotier-Profil des p-Kanal-Transistors dargestellt. Da die p–-Typ-Schicht 14 und die n–-Typ-Schicht 19, die die Kanal-Schichten bilden, durch Implantieren zweimal des Bors und Implantieren zweimal des Phosphors unter unterschiedlichen Implantierungsbedingungen gebildet sind, treten zwei Peaks bei der Störstellen-Verteilung in sowohl der p–-Typ- als auch der n–-Typ-Schicht 14A und 19A auf. Deshalb kann die Träger-Korzentration in sowohl der p–-Typ als auch der n–-Typ-Kanal-Schicht 14A und 19A gleichförmig sein, so dass jeder Transistor stabile Charakteristika haben kann.
  • 16 stellt bei (a) und (b) Ergebnisse dar, erhalten durch Simulieren einer Verteilung der Träger-Konzentrationen in der Tiefen-Richtung in dem Fall, bei dem die Implantierung und die Wärmebehandlung gemäß der Art und Weise durchgeführt werden, die bereits in Verbindung mit der dritten Ausführungsform beschrieben sind. Wie anhand von (a) und (b) in 16 gesehen werden kann, ist die Träger-Konzentration in der Tiefen-Richtung im Wesentlichen gleichförmig in sowohl der p–-Typ- als auch der n–-Typ-Kanal-Schicht 14A und 19A verteilt.
  • Gemäß der dritten Ausführungsform werden die Kanal-Schichten, die eine Breite von ungefähr 0,2 μm haben, in dem n-Kanal- und dem p-Kanal-Transistor gebildet, und die Störstellen-Konzentrationen in den Kanal-Schichten werden auf einen im Wesentlichen konstanten Wert von 1017 cm–3 eingestellt, so dass sie dahingehend bestätigt werden kann, dass die beabsichtigte Störstellen-Konzentrations-Verteilung erhalten wird.
  • Durch Ausführen der Ionen-Implantierung und dadurch Bilden der Source-Schichten, der Kanal-Schichten und der Drain-Schichten, wie dies in der dritten Ausführungsform dargestellt ist, ist es möglich, den vertikalen p-Kanal-Feldeffekt-Transistor und den vertikalen n-Kanal-Feldeffekt-Transistor auf demselben Halbleitersubstrat zu bilden, so dass der CMOSFET einfach und leicht gebildet werden kann.
  • Nun wird eine Beschreibung in Bezug auf einen CMOSFET einer vierten Ausführungsform und eines Verfahrens zum Herstellen desselben nachfolgend unter Bezugnahme auf die 17–19 beschrieben. Die vierte Ausführungsform bezieht sich auf eine Struktur, die einen Transistor umfasst, dessen Kanallänge ungefähr 0,1 μm beträgt.
  • Nach Aufbringen eines Resist-Films auf ein Halbleitersubstrat 40, hergestellt aus Silizium, werden eine Belichtung und eine Entwicklung in Bezug auf den Resist-Film durchgeführt, um ein Resist-Muster 41 zu bilden, das eine Öffnung an einem p-Kanal-Transistor-Bildungsbereich auf dem Halbleitersubstrat 40 besitzt, wie dies bei (a) in 17 dargestellt ist. Danach wird, unter Verwendung des Resist-Musters 41 als eine Maske, Phosphor in das Halbleitersubstrat 40 hinein mit einer Dosis von 5 × 1013 cm–2 ionen-implantiert, um eine n–-Typ-Schicht 42 zu bilden. Nach Entfernen des Resist-Musters 41 durch Aschen wird eine Wärmebehandlung bei einer Temperatur von 1000°C für 90 Minuten durchgeführt.
  • Dann wird ein Resist-Film auf das Halbleitersubstrat 40 aufgebracht und dann werden eine Belichtung und eine Entwicklung in Bezug auf den Resist-Film durchgeführt, um ein Resist-Muster 43 zu bilden, das eine Öffnung an einem n-Kanal-Transistor-Bildungsbereich auf dem Halbleitersubstrat 40 besitzt, wie dies bei (b) in 17 dargestellt ist. Unter Verwendung des Resist-Musters 43 als eine Maske, wird Bor in das Halbleitersubstrat 40 mit einer Beschleunigungsspannung von 90 keV und einer Dosis von 3 × 1013 cm–2 ionen-implantiert, und dann wird Arsen in das Halbleitersubstrat 40 mit einer Beschleunigungsspannung von 40 keV und einer Dosis von 4 × 1015cm–2 ionen-impplantiert, um p–-Typ und n-Typ-Schichten 44 und 45 zu bilden.
  • Nach Bilden eines Resist-Musters, das eine Öffnung an dem p-Kanal-Trarisistor-Bildungsbereich auf dem Halbleitersubstrat 40 besitzt, wird Bortrifluorid (BF3) in das Halbleitersubstrat 40 mit einer Beschleunigungsspannung von 30 keV und einer Dosis von 3 × 1015–6 × 1015cm–2 unter Verwendung des Resist-Musters als eine Maske ionen-implantiert. Nach Entfernen des Resist-Musters wird eine Wärmebehandlung bei einer Temperatur von 850°C für 90 Minuten durchgeführt, um eine Graben-Schicht vom n-Typ 46A, eine Graben-Schicht vom p-Typ 44A, eine n+-Typ-Drain- (oder Source-) Schicht 45A und eine p+-Typ-Drain- (oder Source-) Schicht 47A zu bilden, wie dies bei (c) in 17 dargestellt ist.
  • Dann wird ein natürlicher Oxidfilm in einer Kammer einer chemischen Dampfphasen-Wachstums-Vorrichtung, entfernt, die zum Entfernen des natürlichen Oxidfilms mit HF-Dampf geeignet ist, und ein chemisches Dampfphasen-Wachstumsverfahren wird kontinuierlich ausgeführt, um epitaxial einen nicht-dotierten Siliziumfilm 48, 58 mit 50 nm anzuwachsen, wie dies bei (d) in 17 dargestellt ist. In diesem Schritt wird die Wachs tumstemperatur nicht höher als 800°C eingestellt, um eine Änderung der Dotier-Profile zu verhindern.
  • Nach Bilden eines Resist-Musters, das eine Öffnung an dem n-Kanal-Transistor-Bildungsbereich auf der sich ergebenden Halbleiterstruktur besitzt, wird Bor mit einer Beschleunigungsspannung von 5 keV und einer Dosis von 1 × 1013 cm–2 oder mehr unter Verwendung des Resist-Musters als eine Maske ionen-implantiert, so dass eine δ–-dotierte Schicht 49 vom p-Typ so gebildet wird, wie dies bei (a) in 18 dargestellt ist. Dann wird das Resist-Muster durch Aschen entfernt. Nach Bilden eines Resist-Musters, das eine Öffnung an dem p-Kanal-Transistor-Bildungsbereich auf der Halbleiter-Struktur besitzt, wird Arsen mit einer Beschleunigungsspannung von 10 keV und einer Dosis von 1 × 1013 cm–2 oder mehr unter Verwendung des Resist-Musters als eine Maske ionen-implantiert, so dass eine δ–-dotierte Schicht 49 vom n-Typ 50 gebildet wird. Dann wird das Resist-Muster durch Aschen entfernt.
  • Dann wird ein natürlicher Oxidfilm in einer Kammer einer chemischen Dampfphasen-Wachstums-Vorrichtung, geeignet zum Entfernen des natürlichen Oxidfilms, mit HF-Dampf entfernt, und das chemische Dampfphasen-Wachstumsverfahren wird ausgeführt, um epitaxial einen nicht-dotierten Siliziumoxidfilm 51, 59 mit 250 nm anwachsen zu lassen, wie dies bei (b) in 18 dargestellt ist. Danach werden, ähnlich zu der ersten Ausführungsform, eine Source- (oder Drain-) Schicht vom n+-Typ 52 und eine Source- (oder Drain-) Schicht vom p+-Typ 53 so gebildet, wie dies bei (c) in 18 dargestellt ist, und dann wird, wie in 19 dargestellt ist, eine Verarbeitung so ausgeführt, um Gate-Elektroden 24A, 240A, einen BPSG-Film 25, einen Titanfilm 26, einen Titannitritfilm 27, einen Wolframfilm 28, eine erste Metall-Zwischenverbindung 29, einen Siliziumoxidfilm 30, eine zweite Metall-Zwischenverbindung 31, einen Passivierungsfilm 32 und eine Öffnung 33 zum Herausführen der Elektrode zu bilden.
  • Falls die Kanallänge verringert wird, muss die Störstellen-Konzentration in der Kanal-Schicht erhöht werden, um ein Durchstanzen zu verhindern. Allerdings führt eine Erhöhung der Störstellen-Konzentration zu einer Erhöhung der Feldintensität und demzufolge zu einer Erzeugung von heißen Trägern an einem Verbindungsbereich der Kanal-Schicht in Bezug auf die Drain-Schicht. In dieser vierten Ausführungsform ist deshalb die δ-dotierte Schicht in der Kanal-Schicht vorgesehen, wodurch die Durchstanzung ohne Erhöhen der Störstellen-Konzentration in der Kanal-Schicht verhindert werden kann.
  • Da das Verfahren der vierten Ausführungsform eine Ionen-Implantierung mit einer geringen Energie einsetzt, kann die δ-dotierte Schicht in entweder dem p-Kanal- oder dem n-Kanal-Transistor gebildet werden. Wie vorstehend beschrieben ist, ist es möglich, einfach den vertikalen Feldeffekttransistor herzustellen, der eine geringe Kanallänge besitzt.
  • Durch Einstellen der Beschleunigungsenergie der Ionen auf einen geeigneten Wert, kann die Dicke der δ-dotierten Schicht auf einen Wert nicht höher als 0,01 μm kontrolliert werden, so dass der Transistor, der eine Kanallänge nicht länger als 0,1 μm besitzt, einfach hergestellt werden kann.
  • Durch Einsetzen der Struktur, bei der die δ-dotierte Schicht 50 vom n-Typ des p-Kanal-Transistors dünner als die δ-dotierte Schicht 49 vom p-Typ des n-Kanal-Transistors ist, wird die Stromansteuerfähigkeit des p-Kanal-Transistors verbessert und die Größe davon kann verringert werden, so dass ein Bereich, belegt durch die Schaltung, verringert werden kann.
  • Ein CMOSFET und ein Verfahren zum Herstellen desselben der fünften Ausführungsform der Erfindung wird nachfolgend unter Bezugnahme auf die 20 und 21 beschrieben.
  • Wie bei (a) in 20 dargestellt ist, wird, nach Bilden eines Siliziumoxidfilms 61 auf einem Halbleitersubstrat 60, hergestellt aus Silizium, ein Resist-Muster, das eine Öffnung an einem p-Kanal-Transistor-Bildungs-Bereich besitzt, auf dem Siliziumoxidfilm 61 gebildet. Unter Verwendung des Resist-Musters als eine Maske wird ein Nassätzen mit einer Fluor enthaltenden Lösung oder ein Trockenätzen mit einem Fluor enthaltenden Gas auf dem Siliziumoxidfilm 61 vorgenommen, um eine Öffnung zu bilden, die das Halbleitersubstrat 60 erreicht, und zwar in dem Siliziumoxidfilm 61. Danach wird das Resist-Muster durch Aschen entfernt. Danach wird ein natürlicher Oxidfilm in einer Kammer einer chemischen Dampfphasen-Wachstums-Vorrichtung, geeignet zum Entfernen des natürlichen Oxidfilms mit HF-Dampf, entfernt, und ein selektives Dampfphasen-Wachstumsverfahren wird ausgeführt, um aufeinander folgend eine Graben-Schicht vom n-Typ 62, eine Drain- (Source-) Schicht vom p+-Typ 63, eine erste, leicht dotierte Schicht vom p–-Typ 64, eine Kanal-Schicht vom n-Typ 65, eine zweite, leicht dotierte Schicht vom p–-Typ 66 und eine Source- (oder Drain-) Schicht vom p+-Typ 67 anwachsen zu lassen. In diesem Schritt wird die Wachstumstemperatur nicht höher als 800°C eingestellt, um ein Ändern der Dotier-Profile zu verhindern. Die Dicke des Siliziumoxidfilms 61 wird so eingestellt, dass sie im Wesentlichen gleich zu einer Summe der Dicken der jeweiligen Schichten, angewachsen durch das selektive Dampfphasen-Wachstumsverfahren, ist.
  • Wie bei (b) in 20 dargestellt ist, wird das chemische Dampfphasen-Wachstumsverfahren unter normalem Druck ausgeführt, um einen Siliziumoxidfilm 68 vollständig auf dem Halbleitersubstrat 60 zu bilden. Nach Bilden eines Resist-Musters, das eine Öffnung an einem n-Kanal-Transistor-Bildungs-Bereich auf dem Siliziumoxidfilm 68 besitzt, wird ein Nassätzen mit einer Fluor enthaltenden Lösung oder ein Trockenätzen mit einem Fluor enthaltenden Gas auf dem Siliziumoxidfilm 68, unter Verwendung des Resist-Musters als eine Maske, durchgeführt, um eine Öffnung zu bilden, die das Halbleitersubstrat 60 erreicht, und zwar in dem Siliziumoxidfilm 68. Danach wird das Resist-Muster durch Aschen entfernt. Danach wird ein natürlicher Oxidfilm in einer Kammer einer chemischen Dampfphasen-Wachstums-Vorrichtung, geeignet zum Entfernen des natürlichen Oxidfilms mit HF-Dampf, entfernt, und ein selektives Dampfphasen-Wachstumsverfahren wird ausgeführt, um aufeinander folgend eine Graben-Schicht vom p-Typ 69, eine Drain- (oder Source-) Schicht vom n+-Typ 70, eine erste, leicht dotierte Schicht vom n–-Typ 71, eine Kanal-Schicht vom p–-Typ 72, eine zweite, leicht dotierte Schicht vom n–-Typ 73 und eine Source- (oder Drain-) Schicht 74 vom n+-Typ anwachsen zu lassen. Auch wird in diesem Schritt die Wachstumstemperatur nicht höher als 800°C eingestellt, um eine Änderung der Dotier-Profile zu verhindern.
  • Wie bei (c) in 20 dargestellt ist, wird der Siliziumoxidfilm 68 vollständig durch ein Nassätzen mit einer Fluor enthaltenden Lösung entfernt.
  • Dann wird, ähnlich zu der vierten Ausführungsform, eine Verarbeitung durchgeführt, um die Gate-Elektroden 24A, 240A, den BPSG-Film 25, den Titanfilm 26, den Titannitritfilm 27, den Wolframfilm 28, die erste Metall-Zwischenverbindung 29, den Siliziumoxidfilm 30, die zweite, Metall-Zwischenverbindung 31, den Passivierungsfilm 32, und die Öffnung 33 zum Herausführen der Elektrode, wie dies in 21 dargestellt ist, zu bilden.
  • 22 stellt eine Schnittstruktur eines CMOSFET einer sechsten Ausführungsform der Erfindung dar. Obwohl die fünfte Ausführungsform, die bereits beschrieben ist, die Kanal-Schicht, gebildet aus der Störstellen-Schicht vom p–-Typ und die Kanal-Schicht, gebildet aus der Störstellen-Schicht vom n–-Typ, einsetzt, setzt die sechste Ausführungsform die Struktur ähnlich zu derjenigen der vierten Ausführungsform ein, bei der die δ-dotierte Schicht zwischen den nicht-dotierten Schichten angeordnet ist, und demzufolge den Effekt ähnlich zu der vierten Ausführungsform erreichen kann. Wie in 22 dargestellt ist, umfasst der CMOSFET der sechsten Ausführungsform ein Halbleitersubstrat 80, hergestellt aus Silizium, eine Graben-Schicht vom n-Typ 81, eine Drain- (oder Source-) Schicht vom p+-Typ 82, eine erste, leicht dotierte Schicht vom p–-Typ 83, einen nicht-dotierten Siliziumfilm 84, eine δ–-dotierte Schicht vom p-Typ 85, einen nicht-dotierten Siliziumfilm 86, eine zweite, leicht dotierte Schicht vom p–-Typ 87, eine Source- (oder Drain-) Schicht vom p+-Typ 88, eine Graben-Schicht vom p-Typ 89, eine Drain- (oder Source-) Schicht 90 vom n+-Typ, eine erste, leicht dotierte Schicht vom n–-Typ 91, einen nicht-dotierten Siliziumfilm 92, eine δ–-dotierte Schicht 93 vom p-Typ, einen nicht-dotierten Siliziumoxidfilm 94, eine zweite, leicht dotierte Schicht vom n–-Typ 95, eine Source- (oder Drain-) Schicht vom n+-Typ 96, die Gate-Elektroden 24A, 240A, den BPSG-Film 25, den Titanfilm 26, den Titannitritfilm 27, den Wolframfilm 28, die erste Metall-Zwischenverbindung 29, den Siliziumoxidfilm 30, die zweite Metall-Zwischenverbindung 31, den Passivierungsfilm 32 und die Öffnungen 33 zum Herausführen der Elektrode.
  • Gemäß der sechsten Ausführungsform werden komplementäre, vertikale Feldeffekttransistoren erhalten, während präzise die Dicke jeder Schicht kontrolliert wird, und eine parasitäre Kapazität, ein parasitärer Widerstand, und andere, können verringert werden, so dass vorgesehene Charakteristika leicht erhalten werden können. Auch können die Schichten einer Störstellen-Konzentration, niedriger als diejenige der Source/Drain-Schichten, einfach an beiden Seiten der Kanal-Schicht gebildet werden. Aufgrund der Vorsehung der LDD (Lightly Doped Drain – leicht dotiertes Drain) Struktur, wie sie vorstehend beschrieben ist, kann die Intensität des elektrischen Felds in der Nähe der Drain-Schicht verringert werden, und es ist möglich, den Transistor herzustellen, der eine Verschlechterung der Charakteristika aufgrund von heißen Trägern unterdrücken kann.
  • In der vierten Ausführungsform werden eine Ionen-Implantierung und Wärmebehandlung zum Bilden der Graben-Schicht, der Source-Schicht und der Drain-Schicht in dem Halbleitersubstrat eingesetzt. Alternativ können andere Verfahren, wie beispielsweise ein selektives Dampfphasen-Epitaxialverfahren, zum Bilden davon eingesetzt werden. Ein Plasma-Dotieren kann als ein Verfahren zum Bilden der δ-dotierten Schicht eingesetzt werden.
  • In der vierten Ausführungsform wird der nicht-dotierte Siliziumfilm durch das Dampfphasen-Epitaxialverfahren anwachsen lassen. Alternativ können andere Verfahren, wie beispielsweise ein Niedertemperatur-Festphasen-Epitaxialverfahren, zum Anwachsen desselben eingesetzt werden.
  • In der vierten und fünften Ausführungsform wird der natürliche Oxidfilm mit HF-Dampf vor dem epitaxialen Wachstum entfernt. Falls die Verarbeitungstemperatur nicht höher als 800°C ist, kann der natürliche Oxidfilm durch andere Verfahren, wie beispielsweise eine Argonplasma-Berarbeitung, entfernt werden.
  • In jeder der Ausführungsformen wird der thermische Oxidfilm als der Gate-Isolationsfilm verwendet. Alternativ kann ein ONO-(Oxid-Nitrid-Oxid)-Film, oder dergleichen, verwendet werden, wobei in einem solchen Fall die Zuverlässigkeit weiter verbessert wird, wie dies in einem FET oder andern Strukturen vorgenommen werden kann. Ein anderes Material kann, wie es offensichtlich ist, anstelle des polykristallinen Siliziums eingesetzt werden, verwendet für das Film-Bilden der Gate-Elektrode, ebenso wie TiN/AlSiCu/Ti, verwendet für die mehrschichtige Metall-Zwischenverbindung. Die Glättung des Zwischenschicht-Isolationsfilms kann durch ein anderes Verfahren, wie beispielsweise ein Resist-Etchback-Verfahren, oder ein Verfahren, das ein SOG (Spin On Glass) einsetzt, ausgeführt werden.

Claims (13)

  1. Halbleitervorrichtung, die aufweist: ein Halbleitersubstrat (10; 40, 60, 80, 101), das einen ersten Bereich (12; 44A; 69; 89; 1033; 1052) eines ersten Leitfähigkeits-Typs und einen zweiten Bereich (17; 46A; 62; 81; 102) eines zweiten Leitfähigkeits-Typs besitzt; einen ersten MOSFET (111A; 111B), der aus einem ersten, isolierenden, mehrschichtigen Bereich aufgebaut ist, umfassend: eine erste Halbleiter-Schicht (18A; 47A; 63, 64; 82, 83; 1031), die eine Source oder ein Drain bildet, wobei die erste Halbleiter-Schicht (18A; 47A; 63, 64; 82, 83; 1031) mit Störstellen des ersten Leitfähigkeits-Typs dotiert ist und auf dem zweiten Bereich (17; 46A; 62; 81; 102) des Halbleitersubstrats (10; 40, 60, 80, 101) gebildet ist; eine zweite Halbleiter-Schicht (19A; 50, 51, 58; 65; 84, 85, 86; 1041), die einen Kanal bildet, wobei die zweite Halbleiter-Schicht (19A; 50, 51, 58; 65; 84, 85, 86; 1041) mit Störstellen des zweiten Leitfähigkeits-Typs dotiert ist und auf der ersten Halbleiter-Schicht (18A; 47A; 63, 64; 82, 83; 1031) gebildet ist; und eine dritte Halbleiter-Schicht (20A; 53; 66, 67; 87, 88; 1071, 1051), die eine Source oder ein Drain bildet, wobei die dritte Halbleiter-Schicht (20A; 53; 66, 67; 87, 88; 1071, 1051) mit Störstellen des ersten Leitfähigkeits-Typs dotiert ist und auf der zweiten Halbleiter-Schicht (19A; 50, 51, 58; 65; 84, 85, 86; 1041) gebildet ist; einen zweiten MOSFET (112A; 112B), der aus einem zweiten, isolierenden, mehrschichtigen Bereich aufgebaut ist, umfassend: eine vierte Halbleiter-Schicht (13A; 45A; 70, 71; 90, 91; 1043; 106), die eine Source oder ein Drain bildet, wobei die vierte Halbleiter-Schicht (13A; 45A; 70, 71; 90, 91; 1043; 106) mit Störstellen des zweiten Leitfähigkeits-Typs dotiert ist und auf dem ersten Bereich (12; 44A; 69; 89; 1033; 1052) auf dem Halbleitersubstrat (10; 40) gebildet ist; eine fünfte Halbleiter-Schicht (14A; 48, 49; 59; 72; 92, 93, 94; 1073; 107), die einen Kanal bildet, wobei die fünfte Halbleiter-Schicht (14A; 48, 49, 59; 72; 92, 93, 94; 1073; 107) mit Störstellen des ersten Leitfähigkeits-Typs dotiert ist und auf der vierten Halbleiter- Schicht (13A; 45A; 70, 71; 90, 91; 1043; 106) gebildet ist, und eine sechste Halbleiter-Schicht (15A; 52; 73, 74; 95, 96; 1083; 108), die eine Source oder ein Drain bildet, wobei die sechste Halbleiter-Schicht (15A; 52; 73, 74; 95, 96; 1083; 108) mit Störstellen des zweiten Leitfähigkeits-Typs dotiert ist und auf der fünften Halbleiter-Schicht (14A; 48, 49, 59; 72; 92, 93, 94; 1073; 107) gebildet ist; eine erste Gate-Elektrode (24A; 1101), gebildet auf der Seite der zweiten Halbleiter-Schicht (19A; 50, 51, 58; 65; 84, 85, 86; 1041) und diese umgebend, mit einem ersten Gate-Isolationsfilm (23A; 1091) dazwischen; und eine zweite Gate-Elektrode (240A; 1102), gebildet auf der Seite der fünften Halbleiter-Schicht (14A; 48, 49, 59; 72; 92, 93, 94; 1073; 107) und diese umgebend, mit einem zweiten Gate-Isolationsfilm (230A; 1092) dazwischen, wobei die zweite Gate-Elektrode (240A; 1102) von der ersten Gate-Elektrode (24A; 1101) separiert ist.
  2. Halbleitervorrichtung nach Anspruch 1, wobei die erste Halbleiter-Schicht (18A; 47A; 63, 64; 82, 83; 1031) einen ersten Vorsprung besitzt, der über die zweite Halbleiter-Schicht (19A; 50, 51, 58; 65; 84, 85, 86; 1041) entlang der Oberfläche des Substrats (10; 40, 60, 80, 101) vorsteht; und wobei die vierte Halbleiter-Schicht (13A; 45A; 70, 71; 90, 91; 1043; 106) einen zweiten Vorsprung besitzt, der über die fünfte Halbleiter-Schicht (14A; 48, 49, 59; 72; 92, 93, 94; 1073; 107) entlang der Oberfläche des Substrats (10; 40, 60, 80, 101) vorsteht.
  3. Halbleitervorrichtung nach Anspruch 2, wobei die Dicke des ersten Vorsprungs geringer ist als die Dicke der dritten Halbleiter-Schicht (20A; 53; 66, 67; 87, 88; 1071; 1051); und wobei die Dicke des zweiten Vorsprungs kleiner als die Dicke der sechsten Halbleiter-Schicht (15A; 52; 73, 74; 95, 96; 1083; 108) ist.
  4. Halbleitervorrichtung nach Anspruch 1, wobei der erste MOSFET (111A; 111B) und der zweite MOSFET (112A; 112B) einen CMOS-Invertierer bilden; wobei die erste Halbleiter-Schicht (18A; 47A; 63, 64; 82, 83; 1031) eine Source des ersten MOSFET (111A; 111B) ist; wobei die dritte Halbleiter-Schicht (20A; 53; 66, 67; 87, 88; 1071; 1051) ein Drain des ersten MOSFET (111A; 111B) ist; wobei die vierte Halbleiter-Schicht (13A; 45A; 70, 71; 90, 91; 1043; 106) eine Source des zweiten MOSFET (112A; 112B) ist; und wobei die sechste Halbleiter-Schicht (15A; 52; 73, 74; 95, 96; 1083; 108) ein Drain des zweiten MOSFET (112A; 112B) ist.
  5. Halbleitervorrichtung nach Anspruch 1, wobei der erste Gate-Isolationsfilm (1091) einen ersten, isolierenden Film umfasst, der vollständig den ersten, isolierenden, mehrschichtigen Bereich abdeckt; wobei die Dicke jedes Teils des ersten Gate-Isolationsfilms (1091), angeordnet an den Seiten der ersten (1031) und der dritten (1071; 1051) Halbleiter-Schichten, größer als die Dicke irgendeines anderen Teils des ersten Gate-Isolationsfilms (1091) ist; wobei der zweite Gate-Isolationsfilm (1092) einen zweiten Isolationsfilm umfasst, der vollständig den zweiten, isolierenden, mehrschichtigen Bereich abdeckt; wobei die Dicke jedes Teils des zweiten Gate-Isolationsfilms (1092), angeordnet an den Seiten der vierten (1043; 106) und sechsten (1083; 108) Halbleiter-Schichten, größer als die Dicke irgendeines anderen Teils des zweiten Gate-Isolationsfilms (1092) ist.
  6. Halbleitervorrichtung nach Anspruch 1, wobei mindestens eine der zweiten (50, 51, 58; 84, 85, 86) und der fünften (48, 49, 59; 92, 93, 94) Halbleiter-Schichten Störstellen enthält, die so verteilt sind, um mindestens einen Konzentrations-Peak (49, 50; 85, 93) zu bilden.
  7. Halbleitervorrichtung nach Anspruch 1, wobei ein Teil der ersten Halbleiter-Schicht (63, 64; 82, 83) in Kontakt mit der zweiten Halbleiter-Schicht (65; 84, 85, 86) und ein Teil der dritten Halbleiter-Schicht (66, 67; 87, 88) in Kontakt mit der zweiten Halbleiter-Schicht (65; 84, 85, 86) jeweils eine Halbleiter-Schicht (64, 66; 83, 87) besitzt, die leicht mit Störstellen des ersten Leitfähigkeits-Typs dotiert ist; und wobei ein Teil der vierten Halbleiter-Schicht (70, 71; 90, 91) in Kontakt mit der fünften Halbleiter-Schicht (72; 92, 93, 94) steht und ein Teil der sechsten Halbleiter-Schicht (73, 74; 95, 96) in Kontakt mit der fünften Halbleiter-Schicht (72; 92, 93, 94) steht, wo bei jede eine Halbleiter-Schicht (71, 74; 91, 95) besitzt, die leicht mit Störstellen des zweiten Leitfähigkeits-Typs dotiert ist.
  8. Verfahren zum Herstellen einer Halbleitervorrichtung, das aufweist: einen ersten Schritt eines Bildens eines ersten Bereichs (12; 44A; 69; 89; 1033; 1052) eines ersten Leitfähigkeits-Typs und eines Bildens eines zweiten Bereichs (17; 46A; 62; 81; 102) eines zweiten Leitfähigkeits-Typs in einem Halbleitersubstrat (10; 40, 60, 80, 101); einen zweiten Schritt, der das Bilden einer ersten, mehrschichtigen Halbleiter-Schicht aufweist, umfassend: Bilden einer ersten Halbleiter-Schicht (18A; 47A; 63, 64; 82, 83; 1031), die eine Source oder ein Drain bildet, wobei die erste Halbleiter-Schicht (18A; 47A; 63, 64; 82, 83; 1031) mit Störstellen des ersten Leitfähigkeits-Typs dotiert wird und auf dem zweiten Bereich (17; 46A; 62; 81; 102) des Halbleitersubstrats (10; 40, 60, 80, 101) gebildet wird; Bilden einer zweiten Halbleiter-Schicht (19A; 50, 51, 58; 65; 84, 85, 86; 1041) auf der ersten Halbleiter-Schicht (18A; 47A; 63, 64; 82, 83; 1031), wobei die zweite Halbleiter-Schicht (19A; 50, 51, 58; 65; 84, 85, 86; 1041) mit Störstellen des zweiten Leitfähigkeits-Typs dotiert wird, und Bilden eines Kanals, und Bilden einer dritten Halbleiter-Schicht (20A; 53; 66, 67; 87, 88; 1071; 1051) auf der zweiten Halbleiter-Schicht (19A; 50, 51, 58; 65; 84, 85, 86; 1041), wobei die dritte Halbleiter-Schicht (20A; 53; 66, 67; 87, 88; 1071; 1051) eine Source oder ein Drain bildet und mit Störstellen des ersten Leitfähigkeits-Typs dotiert wird, wobei der zweite Schritt weiterhin das Bilden einer zweiten mehrschichtigen Halbleiter-Schicht aufweist, umfassend: Bilden einer vierten Halbleiter-Schicht (13A; 45A; 70, 71; 90, 91; 1043; 106), eine Source oder ein Drain bildend, wobei die vierte Halbleiter-Schicht (13A; 45A; 70, 71; 90, 91; 1043; 106) mit Störstellen des zweiten Leitfähigkeits-Typs dotiert wird und auf dem ersten Bereich (12; 44A; 69; 89; 1033; 1052) des Halbleitersubstrats (10; 40, 60, 80, 101) gebildet wird; Bilden einer fünften Halbleiter-Schicht (14A; 48, 49, 59; 72; 92, 93, 94; 1073; 107) auf der vierten Halbleiter-Schicht (13A; 45A; 70, 71; 90, 91; 1043; 106), wobei die fünfte Halbleiter-Schicht (14A; 48, 49, 59; 72; 92, 93, 94; 1073; 107) mit Störstellen des ersten Leitfähigkeits-Typs dotiert wird und einen Kanal bildet, und Bilden einer sechsten Halbleiter-Schicht (15A; 52; 73, 74; 95, 96; 1083; 108) auf der fünften Halbleiter-Schicht (14A; 48, 49, 59; 72; 92, 93, 94; 1073; 107), wobei die sechste Halbleiter-Schicht (15A; 52; 73, 74; 95, 96; 1083; 108) mit Störstellen des zweiten Leitfähigkeits-Typs dotiert wird und eine Source oder ein Drain bildet; einen dritten Schritt, der ein selektives Ätzen auf der ersten (18A; 47A; 63, 64; 82, 83; 1031), der zweiten (19A; 50, 51, 58; 65; 84, 86; 1041) und der dritten (20A; 53; 66, 67; 87, 88; 1071; 1051) Halbleiter-Schicht der ersten, mehrschichtigen Halbleiter-Schichten aufweist, um einen ersten, isolierenden, mehrschichtigen Bereich, zusammengesetzt aus den ersten, zweiten und dritten Halbleiter-Schichten, auf dem zweiten Bereich (17; 46A; 62; 81; 102) des Halbleitersubstrats (10; 40, 60, 80, 101) zu bilden; wobei der dritte Schritt weiterhin ein selektives Ätzen auf der vierten (13A; 45A; 70, 71; 90, 91; 1043; 106), der fünften (14A; 48, 49, 59; 72; 92, 93, 94; 1073; 107) und der sechsten Halbleiter-Schicht (15A; 52; 73, 74; 95, 96; 1083; 108) der zweiten, mehrschichtigen Halbleiter-Schichten aufweist, um einen zweiten, isolierenden, mehrschichtigen Bereich, zusammengesetzt aus der vierten, der fünften und der sechsten Halbleiter-Schicht, auf dem ersten Bereich (12; 44A; 69; 89; 1033; 1052) des Halbleitersubstrats (10; 40, 60, 80, 101) zu bilden; einen vierten Schritt eines Bildens eines ersten Gate-Isolationsfilms (23A; 1091), der den ersten, isolierenden, mehrschichtigen Bereich abdeckt, und eines Bildens eines zweiten Gate-Isolationsfilms (230A; 1092), der den zweiten, isolierenden, mehrschichtigen Bereich abdeckt; und einen fünften Schritt eines Bildens einer ersten Gate-Elektrode (24A; 1101) auf der Seite der zweiten Halbleiter-Schicht (19A; 50, 51, 58; 65; 84, 85, 86; 1041) und diese umgebend, mit dem ersten Gate-Isolationsfilm (23A; 1091) dazwischen, und eines Bildens einer zweiten Gate-Elektrode (240A; 1102), separiert von der ersten Gate-Elektrode (24A; 1101) auf der Seite der fünften Halbleiter-Schicht (14A; 48, 49, 59; 72; 92, 93, 94; 1073; 107) und diese umgebend, mit dem zweiten Gate-Isolationsfilm (230A; 1092) dazwischen.
  9. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 8, wobei, während des zweiten Schritts, die zweite (1041) und die vierte (1043) Halbleiter-Schicht in demselben Prozess gebildet werden und die dritte (1051) und fünfte (1073) Halbleiter-Schicht in demselben Prozess gebildet werden.
  10. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 8, wobei der dritte Schritt die Schritte umfasst: selektives Ätzen auf der zweiten (19A; 50, 51, 58; 65; 84, 85, 86; 1041) und der dritten (20A; 53; 66, 67; 87, 88; 1071; 1051) Halbleiter-Schicht, um einen isolierenden, mehrschichtigen Bereich, zusammengesetzt aus der zweiten und der dritten Halbleiter-Schicht, und auf der fünften (14A; 48, 49, 59; 72; 92, 93, 94; 1073; 107) und der sechsten (15A; 52; 73, 74; 95, 96; 1083; 108) Halbleiter-Schicht, um einen anderen, isolierenden, mehrschichtigen Bereich, zusammengesetzt aus der fünften und der sechsten Halbleiter-Schicht, zu bilden; und selektives Ätzen auf der ersten Halbleiter-Schicht (18A; 47A; 63, 64; 82, 83; 1031), um einen ersten Vorsprung zu bilden, der aus der ersten Halbleiter-Schicht (18A; 47A; 63, 64; 82, 83; 1031) zusammengesetzt ist und über die zweite Halbleiter-Schicht (19A; 50, 51, 58; 65; 84, 85, 86; 1041) entlang der Oberfläche des Halbleitersubstrats (10; 40) vorsteht; und auf der vierten Halbleiter-Schicht (13A; 45A; 70, 71; 90, 91; 1043; 106), um einen zweiten Vorsprung zu bilden, der aus der vierten Halbleiter-Schicht (13A; 45A; 70, 71; 90, 91; 1043; 106) aufgebaut ist und über die fünfte Halbleiter-Schicht (14A; 48, 49, 59; 72; 92, 93, 94; 1073; 107) entlang der Oberfläche des Halbleitersubstrats (10; 40, 60, 80, 101) vorsteht.
  11. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 10, wobei der erste Vorsprung so gebildet ist, dass die Dicke davon geringer als die Dicke der dritten Halbleiter-Schicht (20A; 53; 66, 67; 87, 88; 1071; 1051) ist, und der zweite Vorsprung so gebildet ist, dass die Dicke davon kleiner als die Dicke der sechsten Halbleiter-Schicht (15A; 52; 73, 74; 95, 96; 1083; 108) ist.
  12. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 8, wobei, in dem zweiten Schritt, der erste Bereich des Halbleitersubstrats stark mit Störstellen des ersten Leitfähigkeits-Typs dotiert wird und der zweite Bereich des Halbleitersubstrats stark mit Störstellen des zweiten Leitfähigkeits-Typs dotiert wird; und wobei, während des vierten Schritts, der erste Isolationsfilm aus einem thermischen Oxidfilm auf den Oberflächen des zweiten Bereichs und des ersten, isolierenden, mehrschichtigen Bereichs durch Durchführen einer selektiven Wärmebehandlung auf dem Halbleitersubstrat hergestellt wird, wobei die Dicke jedes Teils des ersten Isolationsfilms, angeordnet an den Seiten der ersten und der zweiten Halbleiter-Schichten, größer als die Dicke eines Teils eines ersten, isolierenden Films ist, angeordnet an der Seite der zweiten Halbleiter-Schicht; wobei, während des vierten Schritts, weiterhin der zweite Isolationsfilm aus einem thermischen Oxidfilm auf den Oberflächen des ersten Bereichs und dem zweiten, isolierenden, mehrschichtigen Bereich hergestellt wird, wobei die Dicke jedes Teils des zweiten, isolierenden Films, angeordnet an den Seiten der vierten und der sechsten Halbleiter-Schichten, größer als die Dicke eines Teils, angeordnet an der Seite der fünften Halbleiter-Schicht, ist.
  13. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 8, wobei der zweite Schritt die Schritte umfasst: Bilden, in jedem Teil der ersten (63, 64; 82, 83) und der dritten (66, 67; 87, 88) Halbleiter-Schicht, in Kontakt mit der zweiten Halbleiter-Schicht (65; 84, 85, 86), einer leicht dotierten Störstellen-Schicht (64, 66; 83, 87), die leicht mit Störstellen des ersten Leitfähigkeits-Typs dotiert ist; und Bilden, in jedem Teil der vierten (70, 71; 90, 91) und der sechsten (73, 74; 95, 96) Halbleiter-Schicht, in Kontakt mit der ersten Halbleiter-Schicht (72; 92, 93, 94), einer zweiten, leicht dotierten Störstellen-Schicht (71, 73; 91, 95), die leicht mit Störstellen des zweiten Leitfähigkeits-Typs dotiert ist.
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