DE69533385T2 - Herstellungsverfahren von Verbindungen über Halbleitervorrichtungen - Google Patents

Herstellungsverfahren von Verbindungen über Halbleitervorrichtungen Download PDF

Info

Publication number
DE69533385T2
DE69533385T2 DE69533385T DE69533385T DE69533385T2 DE 69533385 T2 DE69533385 T2 DE 69533385T2 DE 69533385 T DE69533385 T DE 69533385T DE 69533385 T DE69533385 T DE 69533385T DE 69533385 T2 DE69533385 T2 DE 69533385T2
Authority
DE
Germany
Prior art keywords
layer
low permittivity
closely spaced
area
lines
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE69533385T
Other languages
English (en)
Other versions
DE69533385D1 (de
Inventor
Robert H. Garland Havemann
Richard A. Plano Stoltz
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Inc
Original Assignee
Texas Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Texas Instruments Inc filed Critical Texas Instruments Inc
Application granted granted Critical
Publication of DE69533385D1 publication Critical patent/DE69533385D1/de
Publication of DE69533385T2 publication Critical patent/DE69533385T2/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics

Description

  • GEBIET DER ERFINDUNG
  • Diese Erfindung betrifft allgemein die Herstellung von Halbleiterbauelementen und insbesondere das Strukturieren metallischer Verbindungsschichten mit einem Submikrometer-Abstand unter Verwendung von Materialien niedriger Permittivität zwischen Leitungen.
  • HINTERGRUND DER ERFINDUNG
  • Halbleiter werden weitverbreitet in integrierten Schaltungen für elektronische Anwendungen, einschließlich Radios und Fernsehgeräte, verwendet. Diese integrierten Schaltungen verwenden typischerweise mehrere in einkristallinem Silicium gefertigte Transistoren. Viele integrierte Schaltungen enthalten heutzutage mehrere Metallisierungsebenen für Verbindungen. Bei sich verkleinernden Geometrien und zunehmender Funktionsdichte wird es unbedingt erforderlich, die RC-Zeitkonstante innerhalb mehrere Ebenen aufweisender Metallisierungssysteme zu verkleinern.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Wenngleich das Dielektrikum, das in der Vergangenheit typischerweise verwendet wurde, um Metalleitungen voneinander elektrisch zu isolieren, Siliciumdioxid war, waren neuere Trends auf die Verwendung von Materialien mit niedrigen Dielektrizitätskonstanten gerichtet, um die RC-Zeitkonstante zu verkleinern. Viele Isolatoren mit einer niedrigen Dielektrizitätskonstanten sind entweder reine Polymere (beispielsweise Parylen, Teflon, Polyimid) oder organisches Spin-On-Glas (OSOG, beispielsweise Silsesquioxan- und Siloxanglas). Die strukturelle Stärke und/oder die mechanische Stabilität dieser Materialien mit einer niedrigen Permittivität, insbesondere bei den hohen Temperaturen (größer als 400°C), die bei der heutigen Verarbeitung verwendet werden, sind im allgemeinen schlechter als diejenigen von Siliciumdioxid.
  • Demgemäß ergab sich aus der Verwendung von Materialien niedriger Permittivität in der Halbleiterindustrie ein Bedarf an einem Verfahren zum Erhöhen der strukturellen Unterstützung von Verbindungen auf einem Halbleiterwafer. Hier werden ein Halbleiterbauelement und ein Verfahren offenbart, wodurch dieses Problem in neuartiger Weise gelöst wird. Materialien niedriger Permittivität werden nur in Bereichen mit dicht beabstandeten Leitungen verwendet, wodurch die unerwünschte Kapazität zwischen dicht beabstandeten Leitungen verringert wird, während traditionelle dielektrische Materialien an anderen Stellen verwendet werden, wodurch eine starke strukturelle Unterstützung bereitgestellt wird.
  • Gemäß einem Aspekt der Erfindung ist ein Verfahren zum Herstellen von Leitungen auf einem Halbleiterwafer gemäß den Ansprüchen vorgesehen.
  • Ein Vorteil der Erfindung ist die verbesserte strukturelle Stärke durch das Anordnen strukturell schwacher Materialien niedriger Permittivität nur dort, wo es erforderlich ist, nämlich in Bereichen mit dicht beabstandeten Leitungen.
  • Ein weiterer Vorteil der Erfindung ist eine Verringerung der Randkapazität dicht beabstandeter Metalleitungen. Eine erste strukturelle dielektrische Schicht oder eine dielektrische Ätzstoppschicht liegt auf den Metalleitungen, woraus sich eine vergrößerte Höhe des Materials niedriger Permittivität auf dicht beabstandeten Metalleitungen ergibt. Dies ermöglicht es, daß sich das Material niedriger Permittivität über den oberen Teil der Metalleitungen hinaus erstreckt, wodurch eine Vergrößerung des Prozeßspielraums bereitgestellt ist.
  • Ein weiterer Vorteil der Erfindung besteht darin, daß Durchgänge zu unten liegenden Metalleitungen durch ein strukturell intaktes und qualitativ hochwertiges dielektrisches Material gebildet werden können, so daß traditionelle Prozesse zur Bildung von Durchgängen verwendet werden können.
  • Ein weiterer Vorteil besteht in einer einzigen homogenen, strukturellen dielektrischen Schicht, die über den weit beabstandeten Leitungen und dem Material niedriger Permittivität aufgebracht ist.
  • KURZBESCHREIBUNG DER ZEICHNUNG
  • In der Zeichnung, die einen integralen Teil der Beschreibung bildet und die in Zusammenhang damit zu lesen ist, wobei gleiche Bezugszahlen und Symbole zur Bezeichnung ähnlicher Komponenten in verschiedenen Ansichten verwendet werden, soweit nichts anderes angegeben ist, zeigen:
  • die 1A–1E und 2A–2D Schnittansichten eines Abschnitts eines Halbleiterbauelements, worin eine erste Ausführungsform der Erfindung dargestellt ist,
  • die 3A–3D, 4A–4D und 5A–5C Schnittansichten eines Abschnitts eines Halbleiterbauelements, worin eine zweite Ausführungsform der Erfindung dargestellt ist, und
  • die 6A–6B Schnittansichten von zwei Ausführungsformen der Erfindung mit dem zusätzlichen Merkmal einer über den Metalleitungen aufgebrachten Passivierungsschicht.
  • DETAILLIERTE BESCHREIBUNG BEVORZUGTER AUSFÜHRUNGSFORMEN
  • Die Herstellung und die Verwendung der gegenwärtig bevorzugten Ausführungsformen werden nachstehend detailliert erörtert. Es ist jedoch zu verstehen, daß die vorliegende Erfindung viele anwendbare erfindungsgemäße Konzepte bereitstellt, die in einer großen Vielzahl spezifischer Zusammenhänge verwirklicht werden können. Die erörterten spezifischen Ausführungsformen dienen lediglich der Erläuterung spezifischer Verfahren zum Herstellen und Verwenden der Erfindung, und sie schränken den Schutzumfang der Erfindung nicht ein.
  • Nachstehend werden mehrere bevorzugte Ausführungsformen und alternative Ausführungsformen unter Einschluß von Herstellungsverfahren beschrieben. Entsprechende Bezugszahlen und Symbole in den verschiedenen Figuren betreffen entsprechende Teile, sofern nichts anderes angegeben ist. Die nachstehende Tabelle 1 bietet einen Überblick über die Elemente der Ausführungsformen und der Zeichnung.
  • Tabelle 1
    Figure 00040001
  • Figure 00050001
  • Figure 00060001
  • Die 1–2 zeigen eine erste Ausführungsform der vorliegenden Erfindung. 1A zeigt einen Halbleiterwafer 10, der ein Substrat 12 aufweist, das beispielsweise Transistoren, Dioden und andere Halbleiterelemente (nicht dargestellt) enthalten kann, die auf dem Fachgebiet wohlbekannt sind. Der Halbleiterwafer 10 kann auch Metallschichten enthalten. Eine Metallschicht 14 wurde auf das Substrat 12 aufgebracht. Die Metallschicht 14 kann beispielsweise eine Aluminiumlegierung oder eine Titan-Wolfram/Aluminium-Legierungs-Doppelschicht aufweisen und ist typischerweise 0,5 bis 2 μm dick. Die Metallschicht 14 wurde in zwei Abschnitte unterteilt, nämlich einen ersten Bereich 15, in dem weit beabstandete Leitungen 16 gebildet werden, und einen zweiten Bereich 17, in dem wenigstens benachbarte Abschnitte dicht beabstandeter Leitungen 18 gebildet werden.
  • Eine einzige Leitung kann Abschnitte aufweisen, die sowohl dicht beabstandet als auch weit beabstandet sind. Für diesen Fall sind wenigstens zwei alternative Verfahren zum Blockieren der Bereiche, in denen dicht beabstandete Leitungen gebildet werden, verfügbar. Ein Verfahren besteht darin, nur die Abschnitte der Leitung zu maskieren, die sich neben einer anderen Leitung befinden (benachbarter Abschnitt). Alternativ kann für eine Leitung, die wenigstens einen Abschnitt aufweist, der dicht beabstandet ist, die gesamte dicht beabstandete Leitung blockiert werden. Für die Erörterung ist es zweckmäßig, nur von "dicht beabstandeten Leitungen" und "benachbarten Abschnitten" zu sprechen, wobei die benachbarten Abschnitte aus dicht beabstandeten Leitungen bestehen (wenigstens einige dieser Leitungen können auch Abschnitte aufweisen, die anderen Leitungen nicht benachbart sind). Es sei bemerkt, daß die nicht benachbarten Abschnitte dicht beabstandeter Leitungen entweder mit den "benachbarten Abschnitten" oder den "weit beabstandeten Leitungen" verarbeitet werden können.
  • Eine dielektrische Ätzstoppschicht 39 wird auf die Metallschicht 14 aufgebracht. Eine erste Resistschicht 46 wird dann auf die dielektrische Ätzstoppschicht 39 aufgebracht. Die erste Resistschicht 46 besteht vorzugsweise aus Photoresist, oder es kann ein anderer Resist, wie photoempfindliches Polyimid, verwendet werden.
  • Der Wafer 10 wird mit dem ersten Retikel 44 maskiert, das das Leitermuster enthält (weil alle Leiter dieser Schicht auf einmal strukturiert werden, werden im allgemeinen Justierungsprobleme vermieden, selbst wenn nicht alle Leiter gleichzeitig geätzt werden oder falls zwei Abschnitte eines einzigen Leiters zu verschiedenen Zeiten geätzt werden, es werden jedoch vorzugsweise alle Abschnitte aller Leiter gemeinsam geätzt). Das erste Retikel 44 ist so konfiguriert, daß sowohl weit beabstandete als auch alle Abschnitte dicht beabstandeter Leitungen gleichzeitig strukturiert werden. Nicht abgedeckte Abschnitte der ersten Resistschicht 46 werden belichtet, wie in 1B dargestellt ist. Die belichteten Abschnitte 48 der ersten Resistschicht werden entwickelt und entfernt. Eine dielektrische Ätzstoppschicht 39 und die Metallschicht 14 werden, typischerweise in getrennten Schritten (1C), geätzt, um weit beabstandete Leitungen 16 und dicht beabstandete Leitungen 18 zu bilden.
  • Die weit beabstandeten Leitungen 16 haben typischerweise ein Abstands-Seitenverhältnis von weniger als eins (das Abstands-Seitenverhältnis ist die Höhe der Metallleitungen verglichen mit dem Abstand zwischen den Leitungen (geteilt durch diesen)). Im allgemeinen sind die weit beabstandeten Leitungen 16 in Abständen angeordnet, die typischerweise das Eineinhalbfache des minimalen Abstands von Leitung zu Leitung beträgt oder größer ist. Die Abstände zwischen solchen weit beabstandeten Leitungen 16 sind ausreichend, um übermäßige kapazitive Wirkungen zu verhindern, und sie benötigen daher keine Materialien niedriger Permittivität zur Isolation.
  • Dicht beabstandete Leitungen 18 haben typischerweise ein Abstands-Seitenverhältnis im Bereich von größer oder gleich eins. Im allgemeinen sind die dicht beabstandeten Leitungen 18 in Abständen angeordnet, die typischerweise kleiner als ein μm sind, und der Abstand kann der minimalen Leitungsbreite (Leiterbreite) entsprechen. Die Zwischenräume zwischen den Leitungen liegen dicht genug beieinander, damit sie eine erhebliche Streukapazität aufweisen, und die Struktur profitiert demgemäß von dem Material 34 niedriger Permittivität zwischen den dicht beabstandeten Leitungen 18.
  • Die erste Resistschicht 46 wird dann abgehoben (1D). Das Material 34 niedriger Permittivität wird auf den ganzen Wafer 10 aufgebracht (1E) und kann planarisiert werden. Das Material 34 niedriger Permittivität besteht aus einem Material mit einer niedrigen Dielektrizitätskonstanten, vorzugsweise einem Polymerdielektrikum, wie Parylen oder Teflon, mit einer Dielektrizitätskonstanten von weniger als etwa 3.
  • Eine dünne harte Oxidmaske 52 wird auf das Material 34 niedriger Permittivität aufgebracht (2A). Eine zweite Resistschicht 50 wird auf die harte Oxidmaske 52 aufgebracht und belichtet (durch ein nicht dargestelltes zweites Retikel) und von Bereichen entfernt, die die weit beabstandeten Leitungen 16 enthalten (2A). Die harte Oxidmaske 52 und das Material 34 niedriger Permittivität werden von den Bereichen entfernt, die die weit beabstandeten Leitungen 16 enthalten (2B), sie verbleiben jedoch auf Bereichen des Wafers, die die dicht beabstandeten Leitungen 18 enthalten. Als nächstes wird die harte Oxidmaske 52 von Bereichen entfernt, die die dicht beabstandeten Leitungen 18 enthalten, und es wird das Material 34 niedriger Permittivität bis zu einem Niveau am Oberteil der dielektrischen Ätzstoppschicht 39 (2C) oder darunter auf den Metalleitungen entfernt (beispielsweise zurückgeätzt). Die dielektrische Ätzstoppschicht 39 dient als ein Ätzstopp für das Ätzmittel für die dielektrische Schicht 34 niedriger Permittivität. Vorzugsweise wird das Material 34 niedriger Permittivität nicht über den oberen Teil der dicht beabstandeten Metalleitungen 18 hinaus heruntergeätzt. Vorzugsweise liegt das Material 34 niedriger Permittivität um einen Abstand, der gleich 30–50% der Dicke der Metalleitung 18 ist, oberhalb der oberen Teile der dicht beabstandeten Metalleitungen 18, um die Randkapazität zwischen Metalleitungen 18 an den Ecken und oberen Teilen der dicht beabstandeten Metallleitungen 18 zu beseitigen oder zu verringern. Das Verringern der Randkapazität ist ein Vorteil der Erfindung, der sich aus der vergrößerten Höhe des Materials 34 niedriger Permittivität ergibt, das sich über die oberen Teile der dicht beabstandeten Metallleitungen 18 hinaus erstrecken kann. Daraufhin wird die erste strukturelle dielektrische Schicht 26 auf den ganzen Wafer 10 aufgebracht und kann planarisiert werden (2D). Ein Vorteil der ersten Ausführungsform besteht darin, daß der ganze Wafer mit einer einzigen homogenen Schicht (der ersten strukturellen dielektrischen Schicht 26) beschichtet wird.
  • Eine zweite Ausführungsform ist in den 3–5 dargestellt. 3A zeigt einen Halbleiterwafer 10, der ein Substrat 12 und eine auf das Substrat 12 aufgebrachte Metallschicht 14 aufweist. Die Metallschicht 14 hat zwei Abschnitte, nämlich einen ersten Bereich 15, in dem weit beabstandete Leitungen gebildet werden, und einen zweiten Bereich 17, in dem dicht beabstandete Leitungen gebildet werden. Die dielektrische Ätzstoppschicht 39 wird auf die Metallschicht 14 aufgebracht. Eine erste Resistschicht 46 wird dann auf die dielektrische Ätzstoppschicht 39 aufgebracht. Die erste Resistschicht 46 besteht vorzugsweise aus Photoresist, oder es kann ein anderer Resist, wie photoempfindliches Polyimid, verwendet werden.
  • Der Wafer 10 wird mit dem ersten Retikel 44 maskiert, das das Leitermuster sowohl für die weit beabstandeten als auch für die dicht beabstandeten Leitungen enthält. Die nicht abgedeckten Abschnitte der ersten Resistschicht 46 werden belichtet, wie in 3B dargestellt ist. Die belichteten Abschnitte 48 der ersten Resistschicht 46 werden entwickelt und entfernt, und die dielektrische Ätzstoppschicht 39 wird geätzt (3C). Der Wafer 10 wird mit einer zweiten Resistschicht 50 abgedeckt, die vorzugsweise aus photoempfindlichem Polyimid besteht, jedoch vorzugsweise ein Photoresist ist. Die zweite Resistschicht wird in einem Muster belichtet (durch ein nicht dargestelltes zweites Retikel), so daß der zweite Bereich 17 der Metallschicht 14 mit der zweiten Resistschicht 50 bedeckt bleibt (3D).
  • Die Metallschicht 14 wird unter Bildung weit beabstandeter Metalleitungen 16 geätzt (4A). Die erste strukturelle dielektrische Schicht 26 wird auf den ganzen Wafer 10 aufgebracht (im allgemeinen, wenngleich dies nicht dargestellt ist, auch auf den strukturierten Resist 50 und dann von wenigstens dem oberen Teil der zweiten Resistschicht 50 entfernt), um die Struktur aus 4B zu erhalten. An diesem Punkt wurden weit beabstandete Leitungen 16 gebildet, wenngleich der zweite Bereich 17 der Metallschicht 14 ungeätzt bleibt und auch von der zweiten Resistschicht 50 bedeckt bleibt. Daraufhin wird die zweite Resistschicht 50 vom zweiten Bereich 17 der Metallschicht 14 entfernt, der mit der strukturierten dielektrischen Ätzstoppschicht 39 beschichtet bleibt. Die Metallschicht 14 wird geätzt, um dicht beabstandete Leitungen 18 zu bilden, wie in 4D dargestellt ist.
  • Als nächstes wird das Material 34 niedriger Permittivität auf den ganzen Wafer 10 (5A) aufgebracht und bis zu einem Niveau am oberen Teil der dielektrischen Ätzstoppschicht 39 auf dicht beabstandeten Leitungen 18 (5B) oder unterhalb von diesem entfernt (beispielsweise mit einem zeitlich begrenzten Ätzen zurückgeätzt). Wie gemäß der ersten Ausführungsform liegt das Material 34 niedriger Permittivität vorzugsweise um einen Abstand von 30–50% der Dicke der Metalleitung 18 oberhalb der oberen Teile der dicht beabstandeten Metalleitungen 18, um die Randkapazität zwischen den Metalleitungen 18 an den Ecken und oberen Teilen der dicht beabstandeten Metalleitungen 18 zu beseitigen oder zu verringern. Schließlich wird die zweite strukturelle dielektrische Schicht 36 auf die dielektrische Ätzstoppschicht 39 über den dicht beabstandeten Metalleitungen 18, dem Material 34 niedriger Permittivität und möglicherweise über der ersten strukturellen dielektrischen Schicht 26 aufgebracht, wie in 5C dargestellt ist. Vorzugsweise wird PETEOS (Plasma-angereichertes Tetraethoxysilan) für die zweite strukturelle dielektrische Schicht 36 verwendet.
  • Typischerweise bestehen für diese Erfindung die erste strukturelle dielektrische Schicht 26 und die zweite strukturelle dielektrische Schicht 36 aus einem Oxid, und die dielektrische Ätzstoppschicht 39 besteht aus einem OSOG mit einer niedrigen Dielektrizitätskonstanten von weniger als 3. Es können jedoch auch andere Materialkombinationen verwendet werden. Beispielsweise kann die dielektrische Ätzstoppschicht 39 aus einem Oxid bestehen, während die erste strukturelle dielektrische Schicht 26 und die zweite strukturelle dielektrische Schicht 36 beide aus Teflon oder Parylen bestehen können. Die letztgenannte Kombination kann speziell kompatibel mit Materialien 34 niedriger Permittivität sein, die Aerogel oder Xerogel enthalten.
  • 6A zeigt eine Alternative für die erste Ausführungsform, wobei nach dem in 1D dargestellten Schritt eine Passivierungsschicht 38 auf belichteten Abschnitten der dielektrischen Ätzstoppschicht 39, der Seitenwände der weit beabstandeten Leitungen 16 und der dicht beabstandeten Metalleitungen 18 sowie des Substrats 12 gebildet wird. Diese Passivierungsschicht 38 ist besonders vorteilhaft für dicht beabstandete Leitungen 18, weil sie eine Reaktion zwischen den Metalleitungen 18 und dem Material 34 niedriger Permittivität verhindert. In ähnlicher Weise ist in 6B eine Alternative für die zweite Ausführungsform dargestellt, wobei nach dem in 4D dargestellten Schritt eine Passivierungsschicht 38 auf belichteten Abschnitten der dielektrischen Ätzstoppschicht 39, der Seitenwände der dicht beabstandeten Metalleitungen 18 und des Substrats 12 gebildet wird.
  • Wenngleich im allgemeinen der Prozeß aus den 1A–1E und 2A–2D bevorzugt ist, können alternative Prozesse (nicht dargestellt) verwendet werden, um im wesentlichen die gleichen Ergebnisse zu erreichen. Beispielsweise kann, ausgehend von der Konfiguration aus 1D (nachdem alle Leitungen auf dieser Schicht strukturiert worden sind), Resist verwendet werden, der gegenüber dem Muster 50 invertiert ist (wodurch Resist belassen wird, der die weit beabstandeten Leitungen bedeckt), kann das Material niedriger Permittivität aufgebracht werden, planarisiert werden, um die dielektrische Ätzstoppschicht 39 freizulegen, der Resist entfernt werden, um die Konfiguration aus 2C zu erhalten, und dann das strukturelle Dielektrikum aufgebracht werden, um die Struktur aus 2D zu erzielen.
  • Als ein anderes Beispiel kann, wiederum ausgehend von der Konfiguration aus 1D (nachdem alle Leitungen auf dieser Schicht strukturiert worden sind), eine erste Schicht eines strukturellen Dielektrikums aufgebracht werden, Resist verwendet werden, der gegenüber dem Muster 50 invertiert ist, das strukturelle Dielektrikum geätzt werden, der Resist entfernt werden, das Material niedriger Permittivität aufgebracht werden, planarisiert werden, um die dielektrische Ätzstoppschicht 39 freizulegen (beispielsweise mit einem zeitlich begrenzten Ätzen oder einem chemisch mechanischen Polieren), und dann eine zweite Schicht des strukturellen Dielektrikums aufgebracht werden, um die Struktur aus 5C zu erhalten.
  • Als ein weiteres Beispiel kann, wiederum ausgehend von der Konfiguration aus 1D (nachdem alle Leitungen auf dieser Schicht strukturiert worden sind), Resist in dem Muster 50 verwendet werden, eine erste Schicht eines strukturellen Dielektrikums aufgebracht werden, planarisiert werden, um die dielektrische Ätzstoppschicht 39 freizulegen, der Resist entfernt werden, das Material niedriger Permittivität aufgebracht werden, wiederum planarisiert werden, um die dielektrische Ätzstoppschicht 39 freizulegen, und dann eine zweite Schicht des strukturellen Dielektrikums aufgebracht werden.
  • Als ein weiteres Beispiel kann, ausgehend von der Konfiguration aus 3C (nachdem die dielektrische Ätzstoppschicht 39 strukturiert worden ist), Resist verwendet werden, der gegenüber dem Muster 50 invertiert ist, und können die benachbarten Abschnitte geätzt werden, kann das Material niedriger Permittivität aufgebracht werden, planarisiert werden, um die dielektrische Ätzstoppschicht 39 freizulegen, der Resist entfernt werden, können die weit beabstandeten Leitungen 16 geätzt werden und kann das strukturelle Dielektrikum aufgebracht werden, um die Struktur aus 2D zu erhalten.
  • Die vorliegende Erfindung verwendet generell einen "Konturierungsmusterresist" zum Konturieren zumindest der Bereiche der weit beabstandeten Leitungen gegenüber zumindest den Bereichen der benachbarten Abschnitte der dicht beabstandeten Leitungen und damit zum Ermöglichen des Aufbringens des Materials niedriger Permittivität zumindest in Bereichen benachbarter Abschnitte dicht beabstandeter Leitungen und zum Ermöglichen des Aufbringens des strukturellen Dielektrikums zumindest in Bereichen weit beabstandeter Leitungen. Wiederum können nicht benachbarte Abschnitte dicht beabstandeter Leitungen entweder mit den "benachbarten Abschnitten" oder den "weit beabstandeten Leitungen" verarbeitet werden. Wenngleich dieses "Konturierungsmuster" einen zusätzlichen Maskierungsschritt erfordert (zusätzlich zur herkömmlichen Leiterstrukturierungsmaske), ist die Justierung dieses zusätzlichen Maskierungsschritts nicht kritisch, und es ist demgemäß für Justierungstoleranzen kein zusätzlicher Aufwand erforderlich. Um Justierungsprobleme weiter zu vermeiden, sieht diese Erfindung im allgemeinen das Festlegen des Leitermusters in einem einzigen Maskierungsschritt vor (wenngleich es nicht bevorzugt ist, können die weit beabstandeten Leitungen getrennt von wenigstens den benachbarten Abschnitten dicht beabstandeter Leitungen geätzt werden).
  • Das neuartige Verfahren zur Doppelmaskierung zur selektiven Zwischenraumauffüllung von Submikrometer-Verbindungen bietet erhebliche Vorteile gegenüber den herkömmlichen Prozessen. Erstens wird das strukturell schwache Material niedriger Permittivität auf Bereiche beschränkt, die von ihm profitieren. In den Bereichen, in denen das Material niedriger Permittivität nicht erforderlich ist, bietet die strukturelle dielektrische Schicht mehr strukturelle Unterstützung. Das Ergebnis ist eine insgesamt stärkere Struktur mit einer besseren Wärmeübertragungsfähigkeit (weil die Wärmeübertragung von Materialien niedriger Permittivität im allgemeinen schlecht ist). Gemäß der ersten Ausführungsform ist das strukturelle Dielektrikum eine einzige homogene Schicht, was ein weiterer Vorteil ist.
  • Zweitens ermöglicht die erste Ausführungsform das Strukturieren der ganzen Metallschicht auf einmal, wodurch die möglichen Justierungsprobleme der zweiten Ausführungsform beseitigt werden. Das zweite Retikel, das den zweiten Resist strukturiert, um die dicht beabstandeten Leitungen zu maskieren, kann verhältnismäßig leicht von dem ersten Retikel für die Metallschicht erzeugt werden. Demgemäß kann die Implementation der ersten Ausführungsform leichter in aktuelle Prozeßabläufe integriert werden.
  • Drittens hat die dielektrische Ätzstoppschicht 39 auf den dicht beabstandeten Leitungen 18 den zusätzlichen Vorteil, daß die Randkapazität zwischen dicht beabstandeten Leitungen 18 verringert wird. Die dielektrische Ätzstoppschicht 39 ermöglicht eine vergrößerte Höhe des Materials 34 niedriger Permittivität zwischen dicht beabstandeten Leitungen 18, wodurch ermöglicht wird, daß sich das Material niedriger Permittivität über den oberen Teil der Metalleitungen hinaus erstreckt. Hierdurch wird eine Erhöhung der Prozeßtoleranz ermöglicht.
  • Ein vierter Vorteil der Erfindung besteht darin, daß Durchgänge zu unten liegenden Metalleitungen durch ein strukturell intaktes Dielektrikum hoher Qualität (die dielektrische Ätzstoppschicht 39 auf den dicht beabstandeten Leitungen 18) gebildet werden können, so daß traditionelle Durchgangsbildungsprozesse verwendet werden können.
  • Wenngleich die Erfindung mit Bezug auf erläuternde Ausführungsformen beschrieben wurde, sollte diese Beschreibung nicht einschränkend ausgelegt werden. Verschiedene Modifikationen und Kombinationen der als Beispiel dienenden Ausführungsformen sowie andere Ausführungsformen der Erfindung werden Fachleuten beim Lesen der Beschreibung einfallen. Es ist daher vorgesehen, daß die anliegenden Ansprüche alle dieser Modifikationen oder Ausführungsformen einschließen.

Claims (9)

  1. Verfahren zum Herstellen einer integrierten Schaltung, das die folgende Schrittfolge aufweist: (a) Bilden einer Metallschicht (14) auf einem Substrat (12), (b) Bilden einer Isolierschicht (39) auf der Metallschicht (14), (c) Bilden einer strukturierten Resistschicht (46) auf der Isolierschicht (39), wobei die Resistschicht (46) so eingerichtet wird, daß sie mehrere weit beabstandete Leitungen (16) und mehrere dicht beabstandete Leitungen (18) definiert, (d) Ätzen der Isolierschicht (39) und der Metallschicht (14), um die mehreren weit beabstandeten Leitungen (16) in einem ersten Bereich (15) der Metallschicht (14) und die mehreren dicht beabstandeten Leitungen (18) in einem zweiten Bereich (18) der Metallschicht (14) zu bilden, (e) Aufbringen eines Materials (34) niedriger Permittivität über dem ersten Bereich (15), der die weit beabstandeten Leitungen (16) aufweist, und dem zweiten Bereich (17), der die dicht beabstandeten Leitungen (18) aufweist, (f) Entfernen des Materials (34) niedriger Permittivität von dem ersten Bereich (15), der die weit beabstandeten Leitungen (16) aufweist, und (g) Bilden eines strukturellen dielektrischen Bereichs (26) zumindest über den weit beabstandeten Leitungen (16).
  2. Verfahren zum Herstellen einer integrierten Schaltung nach Anspruch 1, bei dem das Material (34) niedriger Permittivität von dem zweiten Bereich (17), der die dicht beabstandeten Leitungen (18) aufweist, entfernt wird, um eine Oberfläche der Isolierschicht (39) auf den dicht beabstandeten Leitungen (18) freizulegen.
  3. Verfahren nach Anspruch 1 oder 2, wobei bei dem Schritt des Bildens des strukturellen dielektrischen Bereichs (26) ein strukturelles dielektrisches Material (26) über dem ersten Bereich (15), der die dicht beabstandeten Leitungen (16) aufweist, und dem zweiten Bereich (17), der die weit beabstandeten Leitungen (16) aufweist, und dem Bereich (34) niedriger Permittivität aufgebracht wird.
  4. Verfahren nach einem der Ansprüche 1 bis 3, bei dem das Verfahren nach dem Schritt des Ausbringens des Materials (34) niedriger Permittivität weiter die folgenden Schritte aufweist: Aufbringen einer Passivierungsschicht (52) über dem Bereich (34) niedriger Permittivität, Aufbringen einer zweiten Resistschicht auf die Passivierungsschicht (52) in einem Bereich, der den zweiten Bereich (17) der Metallschicht (14) im wesentlichen überlagert, wobei bei dem Schritt des Entfernens des Materials (34) niedriger Permittivität die Passivierungsschicht (52) und das Material (34) niedriger Permittivität entfernt werden.
  5. Verfahren nach einem der Ansprüche 1 bis 4, wobei bei dem Schritt des Bildens der Metallschicht (14) ein Material aufgebracht wird, das aus einer Materialgruppe ausgewählt wird, die Aluminiumlegierungen oder eine Titan-Wolfram-/Aluminiumlegierung enthält.
  6. Verfahren nach einem der Ansprüche 1 bis 5, wobei bei dem Schritt des Bildens der Metallschicht (14) eine Metallschicht (14) mit einer Dicke aufgebracht wird, die im wesentlichen zwischen 0,5 × 10–6 m und 2,0 × 10–6 m liegt.
  7. Verfahren nach einem der Ansprüche 2 bis 6, bei dem weiter: vor dem Schritt des Aufbringens des Materials (34) niedriger Permittivität eine Passivierungsschicht (38) über der dielektrischen Schicht (39), den weit beabstandeten Leitungen (16) und den dicht beabstandeten Leitungen (18) aufgebracht wird und bei dem Schritt des Entfernens des Materials (34) niedriger Permittivität die Passivierungsschicht (38) von einem Bereich entfernt wird, der den ersten Bereich (15), welcher die weit beabstandeten Leitungen (16) aufweist, im wesentlichen überlagert.
  8. Verfahren nach einem der Ansprüche 1 bis 7, wobei bei dem Schritt des Bildens des Bereichs (34) niedriger Permittivität ein Material (34) niedriger Permittivität bis zu einer Dicke aufgebracht wird, die wenigstens gleich der Höhe der dicht beabstandeten Leitungen (18) ist.
  9. Verfahren nach einem der Ansprüche 1 bis 8, wobei bei dem Schritt des Bildens des Bereichs (34) niedriger Permittivität ein Material (34) niedriger Permittivität bis zu einer Dicke aufgebracht wird, die wenigstens gleich der Höhe der dicht beabstandeten Leitungen (18) zuzüglich wenigstens 50% der Dicke der Isolierschicht (39) auf den dicht beabstandeten Leitungen (18) ist.
DE69533385T 1994-06-07 1995-06-07 Herstellungsverfahren von Verbindungen über Halbleitervorrichtungen Expired - Fee Related DE69533385T2 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US25519894A 1994-06-07 1994-06-07
US255198 1994-06-07

Publications (2)

Publication Number Publication Date
DE69533385D1 DE69533385D1 (de) 2004-09-23
DE69533385T2 true DE69533385T2 (de) 2005-08-25

Family

ID=22967269

Family Applications (1)

Application Number Title Priority Date Filing Date
DE69533385T Expired - Fee Related DE69533385T2 (de) 1994-06-07 1995-06-07 Herstellungsverfahren von Verbindungen über Halbleitervorrichtungen

Country Status (6)

Country Link
US (2) US5789319A (de)
EP (1) EP0687005B1 (de)
JP (1) JPH0855913A (de)
KR (1) KR100373804B1 (de)
DE (1) DE69533385T2 (de)
TW (1) TW295712B (de)

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3607424B2 (ja) * 1996-07-12 2005-01-05 株式会社東芝 半導体装置及びその製造方法
JP2910713B2 (ja) * 1996-12-25 1999-06-23 日本電気株式会社 半導体装置の製造方法
JP3159093B2 (ja) * 1996-12-25 2001-04-23 日本電気株式会社 半導体装置およびその製造方法
US6303488B1 (en) 1997-02-12 2001-10-16 Micron Technology, Inc. Semiconductor processing methods of forming openings to devices and substrates, exposing material from which photoresist cannot be substantially selectively removed
US5976979A (en) * 1997-06-10 1999-11-02 Industrial Technology Research Institute Sequential oxygen plasma treatment and chemical mechanical polish (CMP) planarizing method for forming planarized low dielectric constant dielectric layer
US6287990B1 (en) 1998-02-11 2001-09-11 Applied Materials, Inc. CVD plasma assisted low dielectric constant films
US6054379A (en) * 1998-02-11 2000-04-25 Applied Materials, Inc. Method of depositing a low k dielectric with organo silane
US6340435B1 (en) * 1998-02-11 2002-01-22 Applied Materials, Inc. Integrated low K dielectrics and etch stops
US6660656B2 (en) 1998-02-11 2003-12-09 Applied Materials Inc. Plasma processes for depositing low dielectric constant films
US6627532B1 (en) * 1998-02-11 2003-09-30 Applied Materials, Inc. Method of decreasing the K value in SiOC layer deposited by chemical vapor deposition
US6303523B2 (en) 1998-02-11 2001-10-16 Applied Materials, Inc. Plasma processes for depositing low dielectric constant films
US6413583B1 (en) 1998-02-11 2002-07-02 Applied Materials, Inc. Formation of a liquid-like silica layer by reaction of an organosilicon compound and a hydroxyl forming compound
US6593247B1 (en) * 1998-02-11 2003-07-15 Applied Materials, Inc. Method of depositing low k films using an oxidizing plasma
US6667553B2 (en) 1998-05-29 2003-12-23 Dow Corning Corporation H:SiOC coated substrates
US6159871A (en) 1998-05-29 2000-12-12 Dow Corning Corporation Method for producing hydrogenated silicon oxycarbide films having low dielectric constant
US6800571B2 (en) * 1998-09-29 2004-10-05 Applied Materials Inc. CVD plasma assisted low dielectric constant films
US6495468B2 (en) 1998-12-22 2002-12-17 Micron Technology, Inc. Laser ablative removal of photoresist
US6399489B1 (en) 1999-11-01 2002-06-04 Applied Materials, Inc. Barrier layer deposition using HDP-CVD
US6531398B1 (en) 2000-10-30 2003-03-11 Applied Materials, Inc. Method of depositing organosillicate layers
US6753258B1 (en) 2000-11-03 2004-06-22 Applied Materials Inc. Integration scheme for dual damascene structure
US6709721B2 (en) 2001-03-28 2004-03-23 Applied Materials Inc. Purge heater design and process development for the improvement of low k film properties
US6486082B1 (en) * 2001-06-18 2002-11-26 Applied Materials, Inc. CVD plasma assisted lower dielectric constant sicoh film
JP3575448B2 (ja) * 2001-08-23 2004-10-13 セイコーエプソン株式会社 半導体装置
US6926926B2 (en) * 2001-09-10 2005-08-09 Applied Materials, Inc. Silicon carbide deposited by high density plasma chemical-vapor deposition with bias
US6936309B2 (en) 2002-04-02 2005-08-30 Applied Materials, Inc. Hardness improvement of silicon carboxy films
US20030194496A1 (en) * 2002-04-11 2003-10-16 Applied Materials, Inc. Methods for depositing dielectric material
US20030194495A1 (en) * 2002-04-11 2003-10-16 Applied Materials, Inc. Crosslink cyclo-siloxane compound with linear bridging group to form ultra low k dielectric
US20030211244A1 (en) * 2002-04-11 2003-11-13 Applied Materials, Inc. Reacting an organosilicon compound with an oxidizing gas to form an ultra low k dielectric
US6815373B2 (en) * 2002-04-16 2004-11-09 Applied Materials Inc. Use of cyclic siloxanes for hardness improvement of low k dielectric films
US20030206337A1 (en) * 2002-05-06 2003-11-06 Eastman Kodak Company Exposure apparatus for irradiating a sensitized substrate
US6927178B2 (en) * 2002-07-11 2005-08-09 Applied Materials, Inc. Nitrogen-free dielectric anti-reflective coating and hardmask
US7105460B2 (en) * 2002-07-11 2006-09-12 Applied Materials Nitrogen-free dielectric anti-reflective coating and hardmask
US6897163B2 (en) * 2003-01-31 2005-05-24 Applied Materials, Inc. Method for depositing a low dielectric constant film
US7288205B2 (en) 2004-07-09 2007-10-30 Applied Materials, Inc. Hermetic low dielectric constant layer for barrier applications
JP5326202B2 (ja) * 2006-11-24 2013-10-30 富士通株式会社 半導体装置及びその製造方法
US10073604B2 (en) * 2014-05-15 2018-09-11 Oracle International Corporation UI-driven model extensibility in multi-tier applications
US10103056B2 (en) * 2017-03-08 2018-10-16 Lam Research Corporation Methods for wet metal seed deposition for bottom up gapfill of features

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4442137A (en) * 1982-03-18 1984-04-10 International Business Machines Corporation Maskless coating of metallurgical features of a dielectric substrate
US4584079A (en) * 1983-10-11 1986-04-22 Honeywell Inc. Step shape tailoring by phase angle variation RF bias sputtering
JPS63179548A (ja) * 1987-01-21 1988-07-23 Mitsubishi Electric Corp 半導体集積回路装置の配線構造
JPH01235254A (ja) * 1988-03-15 1989-09-20 Nec Corp 半導体装置及びその製造方法
US4986878A (en) * 1988-07-19 1991-01-22 Cypress Semiconductor Corp. Process for improved planarization of the passivation layers for semiconductor devices
JPH0289346A (ja) * 1988-09-27 1990-03-29 Toshiba Corp 半導体装置及びその製造方法
JPH0793354B2 (ja) * 1988-11-28 1995-10-09 株式会社東芝 半導体装置の製造方法
US5119164A (en) * 1989-07-25 1992-06-02 Advanced Micro Devices, Inc. Avoiding spin-on-glass cracking in high aspect ratio cavities
US5013691A (en) * 1989-07-31 1991-05-07 At&T Bell Laboratories Anisotropic deposition of silicon dioxide
US5166101A (en) * 1989-09-28 1992-11-24 Applied Materials, Inc. Method for forming a boron phosphorus silicate glass composite layer on a semiconductor wafer
US5077234A (en) * 1990-06-29 1991-12-31 Digital Equipment Corporation Planarization process utilizing three resist layers
JP2500235B2 (ja) * 1991-02-07 1996-05-29 富士通株式会社 薄膜回路基板及びその製造方法
KR950002948B1 (ko) * 1991-10-10 1995-03-28 삼성전자 주식회사 반도체 장치의 금속층간 절연막 형성방법
US5272117A (en) * 1992-12-07 1993-12-21 Motorola, Inc. Method for planarizing a layer of material
US5278103A (en) * 1993-02-26 1994-01-11 Lsi Logic Corporation Method for the controlled formation of voids in doped glass dielectric films
US5356513A (en) * 1993-04-22 1994-10-18 International Business Machines Corporation Polishstop planarization method and structure
US5324683A (en) * 1993-06-02 1994-06-28 Motorola, Inc. Method of forming a semiconductor structure having an air region
KR950034755A (de) * 1994-05-27 1995-12-28
US6165335A (en) * 1996-04-25 2000-12-26 Pence And Mcgill University Biosensor device and method

Also Published As

Publication number Publication date
KR960002599A (ko) 1996-01-26
KR100373804B1 (ko) 2003-03-28
US5786624A (en) 1998-07-28
EP0687005A3 (de) 1997-04-16
DE69533385D1 (de) 2004-09-23
EP0687005A2 (de) 1995-12-13
US5789319A (en) 1998-08-04
EP0687005B1 (de) 2004-08-18
TW295712B (de) 1997-01-11
JPH0855913A (ja) 1996-02-27

Similar Documents

Publication Publication Date Title
DE69533385T2 (de) Herstellungsverfahren von Verbindungen über Halbleitervorrichtungen
DE69531571T2 (de) Verbesserungen in Bezug auf Halbleitervorrichtungen
DE10245179B4 (de) Leitungen auf mehreren Ebenen mit reduziertem Rasterabstand und Verfahren zur Herstellung
DE4434230C2 (de) Chemisch-mechanisches Polierverfahren zum Planieren von Isolierschichten
DE102008048651B4 (de) Verfahren zur Herstellung eines Halbleiterbauelements mit zwei Kondensatoren
DE19834917A1 (de) Verfahren zum Bilden von selbstausrichtenden Durchgängen in integrierten Schaltungen mit mehreren Metallebenen
DE69133409T2 (de) Verfahren zur Herstellung von Mehrschichtstrukturen
DE69535488T2 (de) Verfahren zur Isolierung von Leitungen unter Verwendung von Materialien mit niedriger dielektrischer Konstante und damit hergestellte Strukturen
DE3038773C2 (de) Verfahren zur Herstellung einer integrierten Halbleiterschaltungsanordnung mit MOS-Transistoren und mit spannungsunabhängigen Kondensatoren
DE3544539C2 (de) Halbleiteranordnung mit Metallisierungsmuster verschiedener Schichtdicke sowie Verfahren zu deren Herstellung
DE2740757A1 (de) Halbleiter mit mehrschichtiger metallisierung und verfahren zu dessen herstellung
DE10302377A1 (de) Verfahren zur Herstellung eines vertikalen Metall-Isolator-Metall-Kondensators
DE69930134T2 (de) Verfahren zur herstellung eines halbleiterkörpers auf dessen oberfläche sich eine spule mit magnetischem kern befindet
DE10313793A1 (de) Halbleiterbauelement mit MIM-Kondensatorstruktur und Herstellungsverfahren
DE10109778A1 (de) Hohlraumstruktur und Verfahren zum Herstellen einer Hohlraumstruktur
DE19719909A1 (de) Zweifaches Damaszierverfahren
DE69935401T2 (de) Herstellungsverfahren für ein Zwischenmetalldielektrikum aus Luft in einer integrierten Schaltung
DE19716791B4 (de) Verfahren zum Herstellen von Kontaktöffnungen in einer mehrschichtigen Halbleiterstruktur
DE102007043709B4 (de) Mehrschichtige Halbleiterleistungsschaltung mit einer Durchkontaktierungsstruktur und Verfahren zur Bildung einer Durchkontaktierungsstruktur in einer mehrschichtigen Halbleiter-Leistungsschaltung
DE10324055B4 (de) Verfahren zur Herstellung eines integrierten Stapelkondensators
DE19829152A1 (de) Doppeltes Damaszierverfahren
DE69928146T2 (de) Metallisierungsstruktur auf einem fluorhaltigen Dielektrikum und Herstellungsverfahren dafür
DE69933235T2 (de) Zwischenschicht zwischen titannitrid und high density plasma oxid
DE69934975T2 (de) Verfahren zur Herstellung von Kondensatorelementen auf einem Halbleitersubstrat
DE19540173A1 (de) Kondensator einer Halbleitervorrichtung und Verfahren zu dessen Herstellung

Legal Events

Date Code Title Description
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee