DE69535438T2

DE69535438T2 - Verfahren zur Planierung von Dielektrika in Halbleitervorrichtungen

Info

Publication number: DE69535438T2
Application number: DE69535438T
Authority: DE
Inventors: Manoj K. Plano Jain
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1994-08-17
Filing date: 1995-08-09
Publication date: 2007-12-13
Anticipated expiration: 2015-08-10
Also published as: EP0697722B1; JP4106101B2; US5621241A; JPH0869999A; US5494854A; EP0697722A2; DE69535438D1; EP0697722A3

Description

Diese Erfindung betrifft allgemein die Planarisierung von Dielektrika auf Halbleitervorrichtungen und insbesondere Verfahren zum Verbessern der lokalen und globalen Waferplanarität.
HINTERGRUND DER ERFINDUNG
Halbleiter werden weit verbreitet in integrierten Schaltungen für elektronische Vorrichtungen, wie Computer und Fernsehgeräte, verwendet. Diese integrierten Schaltungen kombinieren typischerweise Tausende oder sogar Millionen Transistoren auf einem Einkristall-Siliciumchip, um komplexe Funktionen auszuführen und Daten zu speichern. Weil die gewünschte Speicherkapazität und Funktionalität den aktuellen Herstellungskapazitäten stets vorauszueilen scheinen, hat sich ein großer Teil der Forschung in der Halbleiterindustrie traditionell auf Prozessverbesserungen konzentriert, welche es ermöglichen, dass mehr Transistoren auf einen Chip mit einer gegebenen Größe gepackt werden. In der Vergangenheit haben solche Prozessverbesserungen zu einer jährlichen Verringerung der minimalen Merkmalsbreiten, die für Transistoren und Verbindungen erreichbar sind, von etwa 13 % geführt.
Mit aktuellen Miniaturisierungs- und Funktionalitätstrends hat sich eine entsprechende Erhöhung der Komplexität der zum Übermitteln von Signalen über einen Chip verwendeten Verbindungsverdrahtung ergeben. Diese Verdrahtung, die vor noch nicht sehr vielen Jahren auf eine einzige Ebene von Metallleitern beschränkt war, kann nun bis zu fünf (wobei noch mehr erwünscht sind) gestapelte Verbindungsebenen dicht gepackter Leiter enthalten. Jede Ebene der strukturierten Leiter wird typischerweise über einer vorzugsweise planaren Isolierschicht gebildet, und es werden dann die Spalte zwischen benachbarten Leitern mit einem Isoliermaterial, wie Siliciumdioxid, gefüllt. Die Spaltfüllungsaufgabe wird leider schwieriger, wenn die Verdrahtungsbreiten und -abstände schrumpfen, weil es im Allgemeinen nicht erwünscht ist, die Höhe (d.h. die Dicke) der Verdrahtung proportional zu schrumpfen. Diese Bedingung führt zur Bildung tiefer und schmaler Spalte zwischen Leitern, die sich nur schwer füllen lassen, ohne Hohlräume und Diskontinuitäten in dem Isoliermaterial zu erzeugen.
Gegenwärtig werden viele Materialien und Prozesse als Spaltfüllungslösungen der nächsten Generation entwickelt. Ein viel versprechendes Verfahren ist im Olmer am 18. Februar 1992 erteilten US-Patent US-A-5 089 442 beschrieben. Das Patent mit der Endnummer 442 offenbart einen Siliciumdioxid-Abscheidungsprozess mit zwei Schritten. Während des ersten Schritts wird dielektrisches Material gleichzeitig abgeschieden und Sputter-geätzt, d.h. durch plasmaverstärkte chemische Dampfabscheidung (PECVD) in einem von außen angelegten Magnetfeld. Es wird behauptet, dass das Sputter-Atzen bei der Spaltfüllung hilft, indem es auf den oberen Ecken von Leitern abgeschiedenes dielektrisches Material entfernt und einen Teil dieses Materials in den Spalten zwischen Leitern wieder abscheidet. Es wird behauptet, dass dadurch gewährleistet wird, dass die Spalte gefüllt werden, um eine im Wesentlichen V-förmige dielektrische Fläche zu erzeugen, die glatter ist (die Kanten sind weniger scharf) als die Form der darunter liegenden Leiter. An irgendeinem Punkt wird der Wafer zu einer herkömmlichen PECVD-Kammer (d.h. ohne eine Sputter-Ätzfähigkeit) entfernt, wo zusätzliches Oxid als eine zweite Schicht hinzugefügt wird. Wahlweise wird der Wafer dann planarisiert, beispielsweise durch Polieren bis hinab zu den oberen Teilen der Leiter. Ein Nachteil des Verfahrens des Patents mit der Endnummer 442 ist eine verhältnismäßig geringe (70 nm/min) Nettoabscheidungsrate für den Sputter-Abscheidungsschritt. Ein anderer Nachteil besteht darin, dass der Sputter-Abscheidungsschritt die Planarität des Dielektrikums zum Bewirken einer "glatteren" Oberfläche, die keine eingebetteten Hohlräume und Diskontinuitäten enthält, nicht zu verbessern scheint und tatsächlich sogar zu beeinträchtigen scheint.
Ein anderes Verfahren ist in EP 0 386 337 A2 beschrieben. Eine konforme Isolationsschicht wird auf einer strukturierten Schaltungsstruktur abgeschieden. Eine niedrig schmelzende Planarisierungsschicht aus anorganischem Glas wird dann über der Isolationsschicht abgeschieden. Nach dem Trockenätzen der Planarisierungsschicht zum Planarisieren der darunter liegenden Isolationsschicht wird eine weitere Isolationsschicht unter Verwendung von CVD abgeschieden.
ZUSAMMENFASSUNG DER ERFINDUNG
Die in Anspruch 1 definierte vorliegende Erfindung stellt Verbindungsstrukturen mit einer erhöhten Planarität und Verfahren zum Erreichen eines erhöhten Herstellungsdurchsatzes, einer guten Spaltfüllung und einer erhöhten Planarität und einer erhöhten Gleichmäßigkeit von Verbindungsschichten auf Halbleitervorrichtungen innerhalb des Wafers bereit. Die Planarität wird typischerweise durch die anteilige Verringerung der Größe (durch einen gegebenen Prozess) von auf einem Wafer beobachteten Stufenhöhen (von Spitze zu Tal) quantifiziert. Eine gute dielektrische Planarität kann von entscheidender Bedeutung sein, insbesondere wenn zusätzliche leitende Schichten über einer gegebenen Verbindungsschicht gebildet werden müssen. Das Planarisieren wird in der Hinsicht von einem Glätten unterschieden, dass das Glätten im Allgemeinen die Kantensteigungen abgestufter Merkmale verringert, während das Planarisieren die relative Höhe abgestufter Merkmale verringert. Die Gleichmäßigkeit innerhalb des Wafers ist durch die Standardabweichung einer Sammlung über einen Wafer genommener Dickenmessungen definiert, so dass dies ein Maß für langsam veränderliche Dickenänderungen ist. Niedrige Standardabweichungen charakterisieren einen Prozess mit einer hohen Gleichmäßigkeit innerhalb eines Wafers, was unter anderem für eine hochauflösende Lithographie und eine Verringerung von Überätzungsanforderungen wünschenswert ist. Eine typische Ungleichmäßigkeit kann durch chemisch-mechanisches Polieren (CMP) erzeugt werden, das zu Dickenänderungen des Dielektrikums über den Wafer führen kann.
Die Hochdichteplasma-(HDP)-Oxidabscheidung ist als chemische Dampfabscheidung mit einem gleichzeitigen DC-Bias-Sputtern unter Verwendung einer Mischung von siliciumhaltigen, sauerstoffhaltigen und nicht reaktiven Gasen (beispielsweise einem Edelgas) definiert. Dieses Verfahren bildet im Allgemeinen ein Oxid hoher Qualität mit einer guten thermischen Stabilität, einer geringen Feuchtigkeitsaufnahme und feinen mechanischen Eigenschaften, wobei HDP-Oxid auf viele Arten einem dichten thermisch gewachsenen Oxid ähnlich ist. Anscheinend hat HDP viele Vorteile gegenüber der in dem vorstehend erwähnten Patent mit der Endnummer 442 offenbarten Sputter-Technik mit einem externen Magnetfeld, einschließlich einer praktischeren Kammerkonstruktion, insbesondere für das Skalieren auf höhere Wafer-Größen, Abscheidungsraten von mehr als 500 nm/min und einer von der Leiterbreite abhängigen Planarisierungseigenschaft. Es wird hier erkannt, dass eine HDP-SiO₂-Abscheidungstechnik, die eine Abscheidung und ein gleichzeitiges DC-Bias-Sputtern verwendet, um die Spaltfüllung zu verbessern, auch zu einer erhöhten Planarisierung eines Zwischenschichtdielektrikums führen kann, insbesondere über Leitern geringer Breite und um diese herum. Überraschenderweise wurde herausgefunden, dass ein allgemeiner Zwischenschichtdielektrikum-(ILD)-Ansatz, einschließlich des Bildens einer HDP-Oxidspaltfüllschicht durch gleichzeitiges CVD/DC-Bias-Sputtern (nachstehend als HDP bezeichnet), anschließendes Bilden einer isolierenden Polierschicht durch eines von mehreren anderen Verfahren (beispielsweise PETEOS oder plasmaverstärkte Tetraethylorthosilicat-CVD), gefolgt von einem verhältnismäßig kurzen chemisch-mechanischen Polieren dieser Zwischenstruktur, unerwartet zu gleichzeitigen Verbesserungen des Waferdurchsatzes, der Planarität und der Gleichmäßigkeit innerhalb des Wafers führen kann. Dies kann teilweise auf mehrere beobachtete Attribute zurückzuführen sein, einschließlich einer komplementären Planarisierung des HDP- und des CMP-Prozesses (Strukturmerkmale, die durch HDP nicht gut planarisiert werden, können selektiv durch CMP planarisiert werden und umgekehrt), höherer beobachteter Abscheidungs- und Polierraten für Kandidaten von Polierschichtmaterialien als für HDP-Oxid und einer geringeren benötigten originalen Abscheidungsdicke für eine gegebene Enddicke und Planarität.
Das Verfahren zum Herstellen einer planarisierten Verbindungsschicht auf einem Halbleitersubstrat kann zuvor abgeschiedene leitende/isolierende Schichten aufweisen. Das Verfahren beinhaltet das Bereitstellen einer Schicht strukturierter Leiter auf dem Substrat, wobei die Leiter vorzugsweise bis zu einer vorgegebenen Dicke über dem Substrat abgeschieden werden und vorzugsweise sowohl Leiter mit einem niedrigen Seitenverhältnis (d.h. mit einem Höhe-zu- Breite-Verhältnis von weniger als 0,5) als auch Leiter mit einem hohen Seitenverhältnis (d.h. mit einem Höhe-zu-Breite-Verhältnis von mehr als 1,0) einschließen. Das Verfahren kann weiter das Abscheiden einer konformen dielektrischen Keimschicht (d.h. ohne ein erhebliches Rücksputtern) über den Leitern und dem Substrat aufweisen. Das Verfahren weist weiter das Abscheiden einer dielektrischen Spaltfüllschicht über den strukturierten Leitern und dem Substrat durch ein gleichzeitiges CVD- und Sputterverfahren auf. Dieses dielektrische Abscheidungsverfahren verwendet vorzugsweise eine Gasmischung mit siliciumhaltigen, sauerstoffhaltigen und reaktionsträgen Komponenten (und bevorzugter Silan, O₂ und einem Gas der Gruppe VIII, wie Argon). Die Spaltfüllschicht wird vorzugsweise über Leitern mit einem niedrigen Seitenverhältnis bis zum mindestens 1,5Fachen der Dicke, die über Leitern mit einem hohen Seitenverhältnis abgeschieden ist, abgeschieden. Die Spaltfüllschicht wird vorzugsweise auch bis zu einer Dicke zwischen 50 % und 125 % der Dicke der darunter liegenden Leiter, gemessen in einem oder mehreren Spalten zwischen Leitern, abgeschieden. Eine weiche konforme dielektrische Polierschicht (die leichter zu polieren ist als die Spaltfüllschicht) kann dann über der gesamten Struktur abgeschieden werden. Falls eine solche Polierschicht aufgenommen wird, kann sie aus Materialien bestehen, die aus der Gruppe ausgewählt sind, die aus PETEOS, BPSG, BSG, PSG, Silanoxid und Kombinationen davon besteht. Das Verfahren weist weiter einen verhältnismäßig kurzen CMP-Schritt zum Abschließen der Planarisierung auf. Durch das erfindungsgemäße Verfahren kann es möglich sein, alle dielektrischen Abscheidungen in der gleichen Reaktionskammer auszuführen.
Die in Anspruch 15 definierte vorliegende Erfindung beschreibt auch eine Halbleiterstruktur mit einer Schicht strukturierter Leiter, vorzugsweise einschließlich sowohl Leiter mit einem niedrigen Seitenverhältnis als auch Leiter mit einem hohen Seitenverhältnis, die auf einem Substrat gebildet sind. Die Struktur kann weiter eine konforme Keimschicht, vorzugsweise aus Siliciumdioxid, aufweisen, die über den Leitern und dem Substrat abgeschieden ist. Die Struktur weist weiter eine über den Leitern gebildete Schicht aus HDP- Oxid auf, die bis zum mindestens 1,5Fachen der über Leitern mit einem hohen Seitenverhältnis abgeschiedenen Dicke abgeschieden ist. Die HDP-Oxidschicht wird vorzugsweise bis zu einer Dicke zwischen 50 % und 125 % der Dicke der darunter liegenden Leiter, gemessen in einem oder mehreren Spalten zwischen Leitern, abgeschieden. Die Struktur kann weiter eine über der HDP-Oxidschicht liegende Oxidpolierschicht aufweisen, welche eine im Wesentlichen planare obere Fläche aufweist, die mindestens 50 % der Leiterdicke über den oberen Teilen der Leiter aufweist.
KURZBESCHREIBUNG DER ZEICHNUNG
Diese Erfindung kann, einschließlich verschiedener Merkmale und Vorteile, am besten anhand der folgenden Zeichnung verstanden werden, wobei:
die 1A–1B Schnittansichten einer Schicht strukturierter Leiter nach einer herkömmlichen PECVD einer dielektrischen Schicht bzw. nach dem Polieren der dielektrischen Schicht sind,
die 2A–2F Schnittansichten einer ähnlichen Schicht von Leitern sind, worin die Abscheidung einer HDP-Oxidschicht an mehreren Schritten in dem Abscheidungsprozess dargestellt ist,
3 eine Draufsicht eines Abschnitts einer Testschaltung ist, worin die relative Position und die relativen Größen mehrerer Elemente der Schaltung dargestellt sind,
4 eine Graphik der durchschnittlichen Stufenhöhe gegenüber der HDP-Oxidabscheidungsdicke für mehrere auf derselben Testschaltung vorhandene Strukturmerkmale ist,
5 ein Blockdiagramm einer Ausführungsform der vorliegenden Erfindung ist,
die 6A–6B Schnittansichten einer Ausführungsform der vorliegenden Erfindung, vor bzw. nach dem CMP sind,
die 7 und 8 Graphiken der durchschnittlichen Stufenhöhe für einen dielektrischen Stapel von 1900 nm bis 2000 nm gegenüber der Dicke von HDP-Oxid in dem Stapel nach einem Polieren von 300 nm bzw. 500 nm sind, und
9 die allgemeine Anordnung einer Maschine zum chemisch-mechanischen Polieren zeigt.
DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
In 1A sind Leiter verschiedener Breite mit einer Höhe von etwa 750 nm im Querschnitt auf einem Substrat 20 dargestellt. Zu Erläuterungszwecken sind spezifische Breiten und Höhen Leitern und dem Leiterabstand zugeordnet, wenngleich die allgemeinen Grundgedanken der Erfindung auf einen Bereich von Leitergrößen und -abständen angewendet werden können. Große Leiter 22 (beispielsweise Kontaktstellen) haben eine Breite von mehr als 3 mm (Seitenverhältnis von weniger als 0,25). Kleine Leiter 24 haben Breiten und Abstände von 0,4 mm (Seitenverhältnis 1,9), und mittlere Leiter 26 (beispielsweise Versorgungsschienen) haben Breiten und Abstände von 0,5 mm (Seitenverhältnis 1,5).
Ein Zwischenschichtdielektrikum (ILD) 28, das durch den bekannten Prozess PETEOS CVD abgeschieden wird, kann demjenigen aus 1A nach der Abscheidung von 2000 nm ähneln. Beispielsweise kann der Wafer in eine Abscheidungskammer Applied Materials Precision 5000 eingebracht werden, die auf einen Druck von etwa 1333 Pa evakuiert ist. Eine Gasmischung von 10 % TEOS, 10 % O₂ und 80 % Ar wird in einem Bereich knapp oberhalb eines auf etwa 400 °C erwärmten Wafers in ein RF-Plasma eingebracht, wodurch bewirkt wird, dass Siliciumdioxid mit einer Rate von 800 bis 900 nm/min auf der Oberfläche des Wafers abgeschieden wird. Ein solcher Prozess planarisiert im Allgemeinen nicht große Spalte in der Art des Spalts 29. Falls die Abscheidungsdicke im Allgemeinen die Hälfte der Spaltbreite übersteigt, kann das auf die einander gegenüberstehenden Wände benachbarter Leiter aufgebrachte dielektrische Material jedoch den Spalt von den Seiten schließen, wodurch eine Diskontinuität 30 hervorgerufen wird. Falls die oberen Ecken der einander gegenüberstehenden Wände dielektrisches Material schneller empfangen als die unteren Abschnitte der einander gegenüberstehenden Wände, ist es wahrscheinlich, dass sich die oberen Ecken zuerst treffen, wodurch die Bildung eines Hohlraums 32 bewirkt wird. Sowohl die Diskontinuitäts- als auch die Hohlraummerkmale können die lokalen dielektrischen und mechanischen Eigenschaften des ILD 28 beeinträchtigen.
Andere Probleme bei einer solchen Abscheidung treten auf, weil sie typischerweise die obere Fläche des ILD nicht planarisiert, sondern Stufendiskontinuitäten verbleiben, die mit der Höhe der darunter liegenden Leiter vergleichbar sind. Weil es im Allgemeinen erwünscht ist, die obere Fläche so weit wie möglich zu planarisieren, kann ein CMP verwendet werden, um die Vorrichtungstopologie zu glätten. Beispielsweise kann die Vorrichtung auf einer im Handel erhältlichen Poliermaschine, wie Strasbaugh 6DS-SP, planarisiert werden, deren allgemeine Anordnung in 9 dargestellt ist. Die Poliermaschine weist eine Hauptandruckplatte 50 mit einem Durchmesser von 30" auf, welche von einer oder mehreren Polierauflagen 52 bedeckt ist (beispielsweise einer unteren Auflage Rodel Suba IV und einer oberen Auflage Rodel IC 1000). Ein Polierschlamm 54, typischerweise eine Grundlösung, die eine Suspension von kolloidalem Siliciumdioxid enthält, wird durch ein Zuführrohr 56 mit einer gesteuerten Rate von beispielsweise 200 ml/min auf die Auflage geleitet, während die Andruckplatte beispielsweise bei 35 U/min gedreht wird. Wafer werden umgekehrt auf Waferträgern (von denen zwei auf der Strasbaugh-Maschine existieren) oder Spindeln 58, die sich vorzugsweise auch mit etwa 20 U/min drehen, montiert. Die den Wafer enthaltende Spindel wird vorzugsweise mit einer abwärts gerichteten Kraft von 35 kPa bis 41 kPa gegen die Polierauflage gedrückt. Unter diesen Bedingungen werden typischerweise Polierraten von 180 bis 200 nm/min für PETEOS-Abscheidungen beobachtet.
1B zeigt die Vorrichtung aus 1A nach einem vorstehend beschriebenen 2,5 Minuten dauernden CMP-Polieren. Über dem rechten großen Leiter 22 liegt die Planarität des ILD innerhalb von 150 nm, das ILD über den kleinen und mittleren Leitern 24 und 26 bleibt jedoch bis zu 300 nm von der Planarität entfernt. Die lokale Planarität kann im Allgemeinen durch ein längeres Polieren verbessert werden. Die Nachteile des längeren Polierens können jedoch einschließen: die Notwendigkeit einer dickeren anfänglichen Abscheidung (weil mehr fortpoliert werden muss) zusammen mit einer größeren Unsicherheit der Abscheidungstiefe, ein längeres Polieren erhöht die Unbestimmtheit der endgültigen ILD-Dicke, sowohl eine dickere Abscheidung als auch ein längeres Polieren können den Waferdurchsatz verringern, und ein längeres Polieren ist gewöhnlich schädlich für die Gleichmäßigkeit innerhalb eines Wafers (beispielsweise können die Ränder des Wafers stärker poliert werden als die Mitte des Wafers). Daher kann es selbst dann, wenn Hohlräume und Diskontinuitäten in dem ILD vermieden werden können, unmöglich sein, die Ziele der gewünschten Planarität, des gewünschten Durchsatzes und der gewünschten Gleichmäßigkeit innerhalb des Wafers mit einem solchen Prozess gleichzeitig zu erreichen.
HDP ist ein verhältnismäßig neues Verfahren, das für die chemische Dampfabscheidung von Siliciumdioxid verwendet wird. Mit Bezug auf die 2A– 2F sei bemerkt, dass ein Satz großer, mittlerer und kleiner Leiter ähnlich jenen aus 1 auf einem Substrat bereitgestellt werden. HDP guter Qualität kann beispielsweise in einer Abscheidungskammer von Applied Materials unter Verwendung der folgenden Prozedur abgeschieden werden: Ein Wafer (der das Substrat enthält) wird so in der Kammer montiert, dass eine rückseitige Heliumkühlung zum Steuern der Temperatur verwendet werden kann, die Kammer wird dann auf 0,9 Pa evakuiert, und eine Mischung von 68 sccm O₂ und 100 sccm Ar wird der Kammer zugeführt, 2500 W der Quellen-RF-Leistung werden verwendet, um ein Plasma zu erzeugen (wodurch auch der Wafer erwärmt wird), und die Temperatur des Wafers wird durch rückseitiges Kühlen bei 330 °C gehalten, nach 50 Sekunden des Betriebs werden 50 sccm Silan in die Kammer eingebracht, wodurch bewirkt wird, dass ein Silanoxid auf dem Wafer abgeschieden wird (dieser Schritt kann zur Bildung einer integralen Keimschicht mit einem verhältnismäßig nahtlosen Übergang zur HDP-Abscheidung verwendet werden), nach 56 Sekunden des Betriebs wird eine Bias-Leistung von 1600 W angewendet, um das DC-Bias-Sputtern einzuleiten, und an diesem Punkt fällt die Nettoabscheidungsrate auf 4 nm/s bei einem Abscheidung-zu-Sputter-Verhältnis von etwa 4 : 1 ab. Bei dieser Rate kann ein Oxid ausgezeichneter Qualität abgeschieden werden, wenngleich die Rate noch wesentlich niedriger ist als beispielsweise bei PETEOS. Zusätzlich wurde, weil dieses HDP-Oxid dichter als PETEOS ist, herausgefunden, dass es eine in etwa 25 % niedrigere durchschnittliche Polierrate aufweist. Es wird angenommen, dass das Sputtern die HDP-Oxidabscheidung angrenzend an den oberen Teil einer Stufe, beispielsweise an der oberen Fläche, an der sich der obere Teil und die Seite eines Leiters treffen, zu einem Winkel von etwa 45 Grad formt.
2B zeigt in etwa das Aussehen eines HDP ILD 34 nach der Abscheidung bis zu einer Tiefe von etwa 300 nm (einschließlich beispielsweise einer 30 nm bis 100 nm messenden integralen Keimschicht). Über den großen Leitern 22 beträgt die ILD-Abscheidungstiefe, unabhängig vom Abstand von benachbarten Leitern, wie erwartet 300 nm. Über den mittleren und kleinen Leitern 26, 24 beträgt die maximale Abscheidungstiefe jedoch unerwartet nur 220 nm bzw. 175 nm. Es wird angenommen, dass, weil die Breite der kleinen Leiter 24 die Abscheidungstiefe von 300 nm nicht erheblich übersteigt, das ILD 34 bereits begonnen hat, über diesen Leitern ein dreieckiges Aussehen anzunehmen. Dies gilt auch für die mittleren Leiter 26, wenngleich sich das dreieckige Aussehen etwas langsamer und größer bildet. Überraschenderweise wird Material in allen Spalten, unabhängig vom Leiterabstand oder von der Breite benachbarter Leiter, bei in etwa der gleichen Rate abgeschieden.
2C zeigt in etwa das Aussehen des ILD 34 nach der fortgesetzten Abscheidung bis zu einer Tiefe von etwa 500 nm. Die ILD-Tiefe über den großen Leitern 22 beträgt auch etwa 500 nm, die ILD-Tiefe über den mittleren und kleinen Leitern 26, 24 beträgt jedoch noch 220 nm bzw. 175 nm. Wenngleich dies nicht gut verstanden wird, wird angenommen, dass ein breitenabhängiger Gleichgewichtspunkt für die HDP-Abscheidung auf der oberen Fläche eines abgestuften Merkmals erreicht wird, woraufhin eine Nettoabscheidungsrate von etwa Null auf diesem Merkmal beibehalten wird, solange die Stufe bestehen bleibt.
2D zeigt in etwa das Aussehen des ILD 34 nach der fortgesetzten Abscheidung bis zu einer Tiefe von etwa 700 nm. Es werden Trends ähnlich jenen bei 500 nm für die Leiterabdeckung beobachtet, wenngleich sich die Form der oberen Fläche des ILD zwischen benachbarten kleinen Leitern und zwischen benachbarten großen Leitern zu glätten beginnen kann, wenn die Spalte fast gefüllt sind.
2E zeigt in etwa das Aussehen des ILD 34 nach der fortgesetzten Abscheidung bis zu einer Tiefe von etwa 1000 nm. An diesem Punkt übersteigt die Abscheidungstiefe die Leiterdicke, und die Bereiche über den kleinen Leitern 24 haben Stufenhöhen von nur 40 nm. Die Bereiche über den mittleren Leitern 26 haben Stufenhöhen von nur 90 nm. Die Stufenhöhe über den großen Leitern 22 beträgt jedoch noch etwa 750 nm.
Schließlich zeigt 2F in etwa das Aussehen des ILD 34, nachdem die Abscheidung bei 1800 nm unterbrochen wurde. Selbst bei dieser Tiefe gelingt es durch die HDP-Abscheidung nicht, das ILD über den großen Leitern 22 zu planarisieren, wenngleich das abgestufte Merkmal schmaler sein kann als der darunter liegende Leiter. Überraschenderweise wurde das ILD über den kleinen und mittleren Leitern während dieser letzten 800 nm der Abscheidung, in erster Linie infolge der Glättung, nur bis etwa 20 nm planarisiert. Allgemein wurde herausgefunden, dass die HDP-Abscheidung Merkmale entsprechend dem Seitenverhältnis planarisiert, wobei Merkmale mit einem hohen Seitenverhältnis zuerst planarisiert werden. Merkmale ähnlicher Größe werden, unabhängig von der Breite des das Merkmal umgebenden Spalts, mit einer ähnlichen Rate planarisiert.
BEISPIEL 1
Der vorstehend erwähnte HDP-Prozess wurde auf die Metallisierungstestschaltung aus 3 angewendet. Diese Schaltung besteht aus verschiedenen Leiter-Layouts, die durch eine Abscheidung von etwa 750 nm einer Aluminium-0,5 % Kupfer-Legierung gebildet sind. Der als DD1 bezeichnete Bereich besteht aus einer 1500 mm × 3000 mm-Blockstruktur regelmäßig beabstandeter Leiter, die jeweils 0,5 mm breit sind und 0,5 mm von benachbarten Leitern beabstandet sind. Der als DD2 bezeichnete Bereich besteht aus einer 1500 mm × 3000 mm-Blockstruktur regelmäßig beabstandeter Leiter, die jeweils 0,4 mm breit sind und 0,4 mm von benachbarten Leitern beabstandet sind. Sowohl DD1 als auch DD2 sind von etwa 10 mm breiten Verteilungsschienen 38 flankiert. Zusätzlich ist die gesamte Struktur von Zeilen aus 110 mm × 110 mm messenden Bondkontaktstellen 36 flankiert, wobei benachbarte Kontaktstellen etwa 50 mm voneinander beabstandet sind. Rechts der Struktur existiert eine große zusätzliche Anzahl von Bondkontaktstellen 36.
In diesem Experiment wurden mehrere eine solche Testschaltung enthaltende Wafer zuerst mit einer 100 nm messenden PETEOS-Keimschicht bedeckt (eine solche Keimschicht kann auch eine Silanoxidschicht sein, wie zuvor beschrieben wurde). Es wurde herausgefunden, dass eine solche Schicht vorteilhaft sein kann, um das Sputtern der Leiter selbst während der HDP-Abscheidung zu verhindern. Die Wafer wurden dann einem HDP-Abscheidungsprozess unterzogen, jedoch für verschiedene Zeitdauern, so dass Wafer mit HDP-Oxiddicken von etwa 300 nm, 500 nm, 750 nm, 1000 nm und 1800 nm erzeugt wurden. Diese Wafer wurden dann individuell mit einem Tencor-P1-Profilometer (einer Vorrichtung, die eine feine Tastspitze verwendet, um Höhenänderungen entlang einer Oberfläche zu messen) geprüft.
Die aus Beispiel 1 erhaltenen Planarisierungsergebnisse sind in 4 zusammengefasst, worin die Stufenhöhe (vom oberen Teil einer Struktur bis zu einem nahe gelegenen Bereich des ILD über dem Substrat gemessen) für DD1, DD2 und die Bondkontaktstellen 36 dargestellt ist. Eine Auftragung für die Verteilungsschienen 38 ist nicht dargestellt, weil sie im Wesentlichen jener ähnelt, die für die Bondkontaktstellen dargestellt ist. Alle Strukturen begannen mit einer gemessenen Stufenhöhe von etwa 800 nm vor der HDP-Abscheidung. 4 kann entnommen werden, dass die Stufenhöhen für DD1 und DD2 von einer 300-nm-HDP-Abscheidung bis zu einer Abscheidung von etwa 1000 nm einem linearen 1 : 1-Trend folgen, so dass die Stufenhöhen um etwa den Abscheidungsbetrag verringert werden. DD2 mit geringeren Leitungsbreiten scheint jedoch zuerst in den linearen Bereich eingetreten zu sein. Diese Beobachtungen unterstützen die Theorie eines Betriebsbereichs mit einer Nettoabscheidungsrate von nahezu Null für die Abscheidung auf schmalen Strukturen. Weiterhin sei bemerkt, dass nach 1000 nm Material über und zwischen schmalen Leitern bei in etwa der gleichen Rate abgeschieden zu werden scheint. Die Bondkontaktstellen und die Verteilungsschienen sind selbst nach einer Abscheidung von 1800 nm nicht erheblich planarisiert.
Es wurde herausgefunden, dass HDP-Oxid im Allgemeinen härter als PETEOS-Oxid ist. Unter ähnlichen Polierbedingungen poliert HDP-Oxid etwa 25% langsamer als PETEOS-Oxid. Im Allgemeinen ist ein hoher Prozentsatz der Oberfläche von Submikrometer-Metallisierungsschichten mit dicht gepackten Leitern mit einem hohen Seitenverhältnis strukturiert, und ein verhältnismäßig kleiner Prozentsatz ihrer Oberfläche ist mit Leitern mit einem niedrigen Seitenverhältnis, wie Bondkontaktstellen, strukturiert. Diese Eigenschaften haben in Kombination mit der selektiven Planarisierung von HDP zu einer verbesserten ILD-Struktur und einem verbesserten ILD-Verfahren geführt. Mit Bezug auf 5 sei bemerkt, dass der erste Schritt bei dem neuen ILD-Verfahren eine Oxidabscheidung für eine Spaltfüllung und eine Planarisierung einer feinen Struktur ist. Zweitens wird eine Polierschicht aus Oxid hinzugefügt. Diese Schicht braucht die Oberfläche nicht speziell weiter zu planarisieren oder zu glätten, sie ist jedoch vorzugsweise leichter zu polieren als die Spaltfüllschicht. Schließlich planarisiert ein CMP-Schritt die restliche Struktur, in erster Linie durch Fortpolieren eines Abschnitts der Polierschicht, wenngleich bei manchen Ausführungsformen einige Bereiche der Spaltfüllschicht auch poliert werden können. Die Vorteile dieses Verfahrens werden während der Erörterung aus 6 verständlich werden.
In 6A ist eine Zwischenstruktur einer Ausführungsform der Erfindung dargestellt. Eine Spaltfüllschicht 34 (vorzugsweise ein HDP-Oxid mit einer integralen Keimschicht) wird in etwa bis zur Höhe der Leiter abgeschieden. Eine Polierschicht 40, möglicherweise aus PETEOS oder aus einem dotierten Oxid, wie Borophosphosilikatglas (BPSG), Borosilikatglas (BSG) oder Phosphosilikatglas (PSG), wird, vorzugsweise in einer konformen Weise, über dieser Struktur abgeschieden. Alternativ kann die Polierschicht vorzugsweise aus Silanoxid bestehen, das in der gleichen Weise wie das HDP-Oxid abgeschieden wird. Das Silanoxid kann beispielsweise unter Verwendung von 50 sccm Silan und 1000 sccm N₂O bei einer Temperatur von 400 °C, einem Druck von 666 bis 1333 Pa und einer RF-Leistung von 400 W abgeschieden werden. In jedem Fall lässt sich diese Schicht vorzugsweise leichter polieren und hat eine höhere Abscheidungsrate als die Spaltfüllschicht 34. Es sei auf die Unterschiede des Querschnitts zwischen 6A und 1A verwiesen, die nur PETEOS enthält. Insbesondere ist in 1A ein großer Prozentsatz des ILD 28 angehoben und muss über das ursprüngliche Niveau des Spalts 29 hinaus poliert werden. Dagegen weist 6A zwei Hauptvorsprünge von der Oberfläche der Schicht 40 über den großen Leitern 22 auf. Wenn ein Polierdruck auf die Oberfläche des Wafers ausgeübt wird, wird eine Kraft über diesen Vorsprungbereichen konzentriert (welche im Allgemeinen einen kleinen Bruchteil der Waferoberfläche belegen), wodurch eine höhere Polierrate über den großen Leitern erreicht wird.
6B zeigt die endgültige ILD-Struktur, die für die Weiterverarbeitung bereit ist. Es sei bemerkt, dass fast die gesamte Polierschicht über dem großen Leiter 22 entfernt ist, wenngleich dies bei einer gegebenen Ausführungsform mit einem anderen Verhältnis zwischen der Spaltfüllung und der Dicke der Polierschicht nicht unbedingt geschehen braucht.
BEISPIEL 2
Mit Bezug auf die 7 und 8 sei bemerkt, dass sechs identische Lose von vier Testwafern jeweils mit dem Testleitermuster aus 3 konfiguriert wurden. Über jedem Wafer wurden eine Silanoxid-Keimschicht, eine HDP-Oxidschicht und eine PETEOS-Polierschicht bis zu den in 1 dargestellten Dicken abgeschieden.
Tabelle
Jeder Wafer wurde unter identischen CMP-Bedingungen für eine Zeit poliert, in der 300 nm von dem auf einem Rohwafer abgeschiedenen PETEOS entfernt wurden. Die Stufenhöhen von DD1, DD2 und Bondkontaktstellen wurden auf jedem Wafer nach dem Polieren gemessen, und die Stufenhöhen wurden für jedes Los gemittelt, um die Graphik aus 7 zu erhalten. Jeder Wafer wurde wieder während einer Zeit poliert, so dass insgesamt 500 nm PETEOS von einem Rohwafer entfernt wurden (infolge beider Polierungen). Ähnliche Stufenhöhenmessungen wurden zusammengestellt, um 8 zu erzeugen.
Die 7 und 8 zeigen, dass die ILD-Planarität gegenüber einem ausschließlich PETEOS verwendenden Prozess durch Aufnehmen einer HDP-Spaltfüllschicht erheblich vergrößert werden kann. Für ein Polieren von 300 nm werden Stufenhöhen von weniger als 220 nm mit einer 500-nm-HDP-Schicht beobachtet, was mit Stufenhöhen von fast 500 nm für ein ganz aus PETEOS bestehendes ILD zu vergleichen ist. Für ein Polieren bei 500 nm werden Stufenhöhen von weniger als 20 nm mit einer 750-nm-HDP-Schicht beobachtet, was mit Stufenhöhen von 200 nm für ein ganz aus PETEOS bestehendes ILD zu vergleichen ist. Es sei bemerkt, dass für sehr dicke HDP-Abscheidungen die Gesamtplanarität nach dem Polieren tatsächlich schlechter als bei Abscheidungen mit einer mittleren Dicke sein kann, wie durch negative Stufenhöhen oder "Einsenkungen" für die Strukturen DD1 und DD2 bei HDP-Dicken von 1000 nm und 1800 nm angegeben ist.
Im Allgemeinen spezifizieren Polieranforderungen eine durch CMP zu erreichende Planarität, und die Polierzeit wird eingestellt, um die Spezifikation zu erfüllen. Beispielsweise kann für eine Planaritätsspezifikation von 100 nm ein um 33 % höherer CMP-Durchsatz (einschließlich einer konstanten Behandlungszeit) erreicht werden, indem die mittlere ILD-Struktur von Los 3 oder 4 statt Los 1 verwendet wird. Dieser Durchsatz kann durch die Verwendung von BPSG oder eines ähnlichen schnell polierbaren Materials für die Polierschicht weiter erhöht werden.
Tabelle 2 bietet einen Überblick über einige Ausführungsformen, auf die in den Zeichnungen verwiesen wird.
Tabelle 2

Claims

Verfahren zum Herstellen einer planarisierten Verbindungsschicht auf einem Substrat, das sowohl Leiter (24) mit einem hohen Seitenverhältnis als auch Leiter (22) mit einem niedrigen Seitenverhältnis aufweist, wobei das Verfahren die folgenden sequenziellen Schritte aufweist: Bereitstellen einer Schicht strukturierter Leiter (22, 24, 26), die bis zu einer ersten Dicke auf dem Substrat (20) gebildet wird, Verwenden einer Hochdichteplasma-(HDP)-Oxidabscheidung zum Abscheiden einer HDP-Oxid-Spaltfüllschicht (34) über den Leitern (22, 24, 26) und dem Substrat (20), wobei die Abscheidung Spitzen in der HDP-Oxid-Spaltfüllschicht (34) über den Leitern (24) mit einem hohen Seitenverhältnis bildet, wobei die Spitzen eine erste Stufenhöhe haben, und wobei die Abscheidung abgeflachte Bereiche in der HDP-Oxid-Spaltfüllschicht (34) über den Leitern (22) mit einem niedrigen Seitenverhältnis bildet, wobei die abgeflachten Bereiche eine zweite Stufenhöhe haben, wobei die erste Stufenhöhe kleiner als die zweite Stufenhöhe ist, Abscheiden einer konformen dielektrischen Polierschicht (40) über der HDP-Oxid-Spaltfüllschicht (34) und Polieren der oberen Fläche der dielektrischen Polierschicht (40), um eine im Wesentlichen planare obere dielektrische Fläche bereitzustellen.
Verfahren nach Anspruch 1, wobei die im Wesentlichen planare obere dielektrische Fläche mindestens 50 % der ersten Dicke über den oberen Teilen der Leiter (22, 24, 26) aufweist.
Verfahren nach einem der vorstehenden Ansprüche, wobei eine dielektrische Keimschicht über den Leitern (22, 24, 26) und dem Substrat (20) gebildet wird und die HDP-Oxid-Spaltfüllschicht (34) auf der Keimschicht gebildet wird.
Verfahren nach Anspruch 3, wobei die dielektrische Keimschicht so gebildet wird, dass die Keimschicht mit der HDP-Oxid-Spaltfüllschicht (34) integriert ausgebildet ist, indem zuerst die Keimschicht durch chemische Dampfabscheidung (CVD) abgeschieden wird und zum Abscheiden der HDP-Oxid-Spaltfüllschicht (34) umgeschaltet wird, indem ein DC-Bias-Sputtern aktiviert wird, während die CVD fortgesetzt wird.
Verfahren nach Anspruch 4, wobei die Keimschicht verhindert, dass durch das Sputtern Material von den Leitern (22, 24, 26) entfernt wird.
Verfahren nach einem der vorstehenden Ansprüche, wobei in dem Schritt des Abscheidens einer HDP-Oxid-Spaltfüllschicht (34) eine Gasmischung verwendet wird, die eine siliciumhaltige Komponente, eine sauerstoffhaltige Komponente und eine reaktionsträge Komponente aufweist.
Verfahren nach Anspruch 6, wobei eine Gasmischung verwendet wird, bei der die siliciumhaltige Komponente Silan ist.
Verfahren nach Anspruch 6 oder 7, wobei eine Gasmischung verwendet wird, bei der die sauerstoffhaltige Komponente O₂ ist.
Verfahren nach den Ansprüchen 6–8, wobei eine Gasmischung verwendet wird, bei der die reaktionsträge Komponente ein Gas der Gruppe VIII ist.
Verfahren nach einem der vorstehenden Ansprüche, wobei weiter die HDP-Oxid-Spaltfüllschicht (34) über einem Leiter (22) mit einem niedrigen Seitenverhältnis bis zum mindestens 1,5Fachen der Dicke über einem Leiter (24) mit einem hohen Seitenverhältnis gebildet wird.
Verfahren nach einem der vorstehenden Ansprüche, wobei das Abscheiden einer HDP-Oxid-Spaltfüllschicht (34) und das Abscheiden einer dielektrischen Polierschicht (40) in derselben Abscheidungskammer auftreten.
Verfahren nach einem der vorstehenden Ansprüche, wobei die dielektrische Polierschicht (40) ein Material aufweist, das aus der Gruppe ausgewählt ist, die PETEOS, BPSG, BSG, PSG, Silanoxid und Kombinationen davon enthält.
Verfahren nach einem der vorstehenden Ansprüche, wobei die HDP-Oxid-Spaltfüllschicht (34) bis zu einer, gemessen in einem oder mehreren Spalten zwischen den Leitern, der ersten Dicke gleichenden Dicke abgeschieden wird.
Verfahren nach einem der vorstehenden Ansprüche, wobei beim Polieren der oberen Fläche der dielektrischen Polierschicht die gesamte dielektrische Polierschicht (40) entfernt wird, die über mindestens einem der Leiter (22) mit einem niedrigen Seitenverhältnis liegt.
Halbleiterbauelement, das Leiter mit einem hohen und einem niedrigen Seitenverhältnis auf einer gemeinsamen leitenden Ebene aufweist, wobei das Bauelement aufweist: eine Schicht strukturierter Leiter (22, 24, 26) auf einem Substrat (20), wobei die Schicht strukturierter Leiter mehrere Leiter (24) mit einem hohen Seitenverhältnis und mehrere Leiter (22) mit einem niedrigen Seitenverhältnis aufweist, wobei die Schicht strukturierter Leiter eine erste Dicke hat, eine Hochdichteplasma-(HDP)-Oxid-Spaltfüllschicht (34), die über den strukturierten Leitern (22, 24, 26) und dem Substrat (20) liegt, wobei die HDP-Oxid-Spaltfüllschicht (34) Spitzen über den Leitern mit einem hohen Seitenverhältnis aufweist, wobei die Spitzen eine erste Stufenhöhe haben, und die HDP-Oxid-Spaltfüllschicht (34) abgeflachte Bereiche über den Leitern mit einem niedrigen Seitenverhältnis aufweist, wobei die abgeflachten Bereiche eine zweite Stufenhöhe haben, und eine Oxidpolierschicht (40), die über der HDP-Oxid-Spaltfüllschicht (34) liegt, wobei die Polierschicht (40) eine im Wesentlichen planare obere Fläche hat, dadurch gekennzeichnet, dass die erste Stufenhöhe kleiner als die zweite Stufenhöhe ist und die Schicht strukturierter Leiter, die HDP-Oxid-Spaltfüllschicht und die Oxidpolierschicht eine kombinierte Dicke von mindestens 150 % der ersten Dicke haben.
Halbleiterbauelement nach Anspruch 15, wobei die HDP-Oxidschicht (34) eine dritte Dicke, gemessen über den Leitern (22) mit einem niedrigen Seitenverhältnis, und eine vierte Dicke, gemessen über den Leitern (24) mit einem hohen Seitenverhältnis, aufweist, wobei die dritte Dicke ein Verhältnis von mindestens 1,5 : 1 zur vierten Dicke hat.
Halbleiterbauelement nach Anspruch 15 oder 16, wobei die HDP-Oxiddicke, gemessen in einem oder mehreren Spalten zwischen den strukturierten Leitern (22, 24, 26) zwischen 50 % und 125 % der ersten Dicke ist.
Halbleiterbauelement nach Anspruch 15, 16 oder 17, welches weiter eine dielektrische Keimschicht aufweist, die über den strukturierten Leitern (22, 24, 26) und dem Substrat (20) und unter der HDP-Oxidschicht (34) liegt.
Halbleiterbauelement nach Anspruch 18, wobei die dielektrische Keimschicht eine Dicke zwischen 30 nm (300 Å) und 100 nm (1000 Å) aufweist.
Halbleiterbauelement nach Anspruch 15, 16, 17, 18 oder 19, wobei die Oxidpolierschicht (40) ein Material aufweist, das aus der Gruppe ausgewählt ist, die PETEOS, BPSG, BSG, PSG, Silanoxid und Kombinationen davon enthält.