DE69629147T2

DE69629147T2 - Digitaler Phasenregelkreis

Info

Publication number: DE69629147T2
Application number: DE69629147T
Authority: DE
Inventors: Yoshinori Rokugo
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1995-04-28
Filing date: 1996-04-26
Publication date: 2004-02-19
Anticipated expiration: 2016-04-27
Also published as: JP2964912B2; CA2175133A1; CA2175133C; JPH08307250A; EP0740423B1; US5694068A; DE69629147D1; EP0740423A2; EP0740423A3

Description

Die Erfindung betrifft einen digitalen Phasenregelkreis (PLL), der in einer Zellenzerlegungsschaltung in einer ATModer Stopfsynchronisationsvorrichtung verwendet wird.
In einem bisher vorgeschlagenen digitalen PLL, in dem der ersten Stufe eines digitalen PLL zwei N-stufige Frequenzteiler hinzugefügt sind, wird ein Eingangssignal in einen Eingang eines N-stufigen Frequenzteilers eingegeben, und das Ausgangssignal des digitalen PLL wird in einen Eingang des anderen N-stufigen Frequenzteilers eingegeben, und nach einer Nstufigen Frequenzteilung jedes der Signale werden die Signale in einen mehrstufigen quantisierten Phasenkomparator eingegeben.
1 der beigefügten Zeichnungen ist ein schematisches Blockschaltbild, das einen bisher vorgeschlagenen digitalen PLL darstellt. In dem in 1 gezeigten digitalen PLL werden ein Eingangstakt F_in und ein Ausgangstakt f_out in einen ersten bzw. zweiten N-stufigen Frequenzteiler 11 und 12 eingegeben und einer N-stufigen Frequenzteilung unterzogen. Ein mehrstufiger quantisierter Phasenkomparator 13, der durch einen Phasenkomparatortakt Pf₀ gesteuert wird, nimmt die Ausgangstakte der N-stufigen Frequenzteiler 11 und 12 auf und gibt Ausgangsphasenfehlerinformation (beschleunigte oder verzögerte Impulse) aus, die den Phasenvorlauf bzw. die Phasenverzögerung beider Ausgangstakte anzeigt. Ein N1-Zähler 14 ist ein kompetitiver Zähler, der die voreilenden oder verzögerten Impulse aufnimmt, als Antwort auf voreilende Impulse vorwärts zählt und beim Vorwärtszählen bis zum Zählwert 2N₁ einen Inkrementimpuls ausgibt und auf den Anfangswert N₁ gesetzt wird. Der N1-Zähler 14 zählt als Antwort auf verzögerte Impulse rückwärts und gibt beim Rückwärtszählen bis "0" einen Dekrementimpuls aus und wird auf den Anfangswert N₁ zurückgesetzt. Ein Frequenzregler 15 wird durch den Standardsteuertakt Rf₀ des digitalen PLL gesteuert und löscht einen Impuls aus der
Impulsfolge des Standardsteuertaktes Rf₀, wenn ein Inkrementimpuls vom N1-Zähler 14 erzeugt wird, und fügt der Impulsfolge des Standardsteuertaktes Rf₀ einen Impuls hinzu, wenn ein Dekrementimpuls vom N1-Zähler 14 erzeugt wird. Ein R-stufiger Frequenzteiler 16 führt auf das Ausgangssignal des Frequenzreglers 15 eine R-stufige Frequenzteilung durch und gibt den Ausgabetakt f_out des digitalen PLL aus.
Da jedoch in dem oben beschriebenen, bisher vorgeschlagenen digitalen PLL das Eingangssignal der mehrstufigen quantisierten Phasenkomparatoren durch die N-stufigen Frequenztei- ler N-stufig frequenzgeteilt wird, erfolgt ein Phasenvergleich 1/N-mal so oft wie in dem Fall, wo die N-stufigen Frequenzteiler nicht verwendet werden. Das heißt, die Verstärkung des Schaltnetzes wird auf 1/N reduziert, die Phasenfehlerinformation, die pro Sekunde gewonnen wird, fällt auf einen unzureichenden Wert, und ein unerwünschtes Impulszittern (Phasenschwankungen) entsteht.
Wenn ferner eine Halbtaktsteuerung zur Steuerung des Frequenzreglers des digitalen PLL gewählt wird, gibt es einen weiteren Nachteil, nämlich daß der Halbtaktphasenfehler im Phasenkomparator nicht detektiert werden kann, da das Abtastintervall der Phasenfehlerdetektion im Phasenkomparator 1 Takt ist.
Merkmale eines digitalen PLL, der nachstehend als Beispiel zu beschreiben ist, sind, daß die Halbtaktphasensteuerung, die in einem Frequenzregler durchgeführt wird, in einem Phasenkomparator detektiert werden kann, die Verstärkung eines Schaltnetzes beibehalten werden kann und das Auftreten eines unerwünschten Impulszitterns minimiert werden kann.
In einer nachstehend zu beschreibenden bestimmten Anordnung weist ein digitaler PLL beispielsweise auf: eine erste N-stufige Frequenzteilungseinrichtung, die Eingangstakte eines digitalen PLL einer N-stufigen Frequenzteilung unterzieht und N Takte einer ersten, zweiten,... und N-ten Phase erzeugt, die mit einem ersten, zweiten,... bzw. N-ten Eingangstakt synchronisiert sind, diese N Takte in M Gruppen (N > M) teilt und das Ergebnis ausgibt;
eine zweite N-stufige Frequenzteilungseinrichtung, die Ausgangstakte eines digitalen PLL einer N-stufigen Frequenzteilung unterzieht, N Takte einer ersten, zweiten,... und Nten Phase erzeugt, die mit einem ersten, zweiten,... bzw. Nten Ausgangstakt synchronisiert sind, diese N Takte in M Gruppen (N > M) teilt und das Ergebnis ausgibt;
eine erste mehrstufige quantisierte Phasenver-. gleichseinrichtung, die ein beliebiges Ausgangssignal der ersten Gruppe von ersten N-stufigen Frequenzteilungseinrichtungen und ein beliebiges Ausgangssignal der ersten Gruppe von zweiten N-stufigen Frequenzteilungseinrichtungen aufnimmt und die Phasendifferenz zwischen den beiden Signalen als Wert ausgibt, der in mehreren Stufen quantisiert ist; eine zweite mehrstufige quantisierte Phasenvergleichseinrichtung, die ein beliebiges Ausgangssignal der zweiten Gruppe von ersten Nstufigen Frequenzteilungseinrichtungen und ein beliebiges Ausgangssignal der zweiten Gruppe von zweiten N-stufigen Frequenzteilungseinrichtungen aufnimmt und die Phasendifferenz zwischen den beiden Signalen als Wert ausgibt, der in mehreren Stufen quantisiert ist;...; und eine M-te mehrstufige quantisierte Phasenvergleichseinrichtung, die ein beliebiges Ausgangssignal der M-ten Gruppe von ersten N-stufigen Frequenzteilungseinrichtungen und ein beliebiges Ausgangssignal der Mten Gruppe von zweiten N-stufigen Freqenzteilungseinrichtungen aufnimmt und die Phasendifferenz zwischen den beiden Signalen als Wert ausgibt, der in mehreren Stufen synchronisiert ist;
eine Addiereinrichtung, die Phasendifferenzinformation, die von den M mehrstufigen quantisierten Phasenvergleichseinrichtungen ausgegeben wird, addiert und vorauseilende Impulse, die einen Phasenvorlauf anzeigen, oder verzögerte Impulse, die eine Phasenverzögerung anzeigen, ausgibt;
eine N1-Zähleinrichtung, die ein kompetitiver Zähler ist, der die vorauseilenden Impulse oder die verzögerten Impulse aufnimmt, als Antwort auf die vorauseilenden Impulse vorwärts zählt und beim Vorwärtszählen bis zum Zählwert 2N1 einen Inkrementimpuls ausgibt und auf den Anfangswert N1 gesetzt wird; und als Antwort auf die verzögerten Impulse rück wärts zählt und beim Rückwärtszählen bis "0" einen Dekrementimpuls ausgibt und auf den Anfangswert N1 gesetzt wird;
eine Frequenzregelungseinrichtung, die durch einen Standardsteuertakt des digitalen PLL gesteuert wird, einen Impuls aus der Impulsfolge des Standardsteuertaktes beseitigt, wenn ein Inkrementimpuls von der N1-Zähleinrichtung erzeugt wird, und einen Impuls zur Impulsfolge des Standardsteuertaktes hinzufügt, wenn ein Dekrementimpuls von der N1-Zähleinrichtung erzeugt wird; und
eine R-stufige Frequenzteilungseinrichtung, die das Ausgangssignal der Frequenzreguliereinrichtung einer Rstufigen Frequenzteilung unterzieht und einen Ausgangstakt des digitalen PLL ausgibt;
wobei von den M mehrstufigen quantisierten Phasenvergleichseinrichtungen mehrstufige quantisierte Phasenvergleichseinrichtungen ungeradzahliger Ordnungszahlen durch einen Phasenzähltakt positiver Phase gesteuert werden und mehrstufige quantisierte Phasenvergleichseinrichtungen geradzahliger Ordnungszahlen durch einen Phasenzähltakt negativer Phase gesteuert werden.
Ein digitaler PLL N-ter Ordnung, der im Schutzbereich der beigefügten Ansprüche liegt, weist den oben beschriebenen digitalen PLL auf.
Ein weiterer digitaler PLL, der nachstehend zu beschreiben ist, weist beispielsweise auf: eine erste N-stufige Frequenzteilungseinrichtung, die Eingangstakte eines digitalen PLL einer einstufigen Frequenzteilung unterzieht, N Takte einer ersten, zweiten,... und N-ten Phase erzeugt, die mit einem ersten, zweiten,... bzw. N-ten Eingangstakt synchronisiert sind, diese N Takte in M Gruppen (N > M) teilt und das Ergebnis ausgibt;
eine zweite N-stufige Frequenzteilungseinrichtung, die Ausgangstakte eines digitalen PLL einer N-stufigen Frequenzteilung unterzieht, N Takte einer ersten, zweiten,... bzw. Nten Phase erzeugt, diese N Takte in M Gruppen (N > M) teilt und das Ergebnis ausgibt;
eine erste mehrstufige quantisierte Phasenvergleichseinrichtung, die ein beliebiges Ausgangssignal der ersten Gruppe von ersten N-stufigen Frequenzteilungseinrichtungen und ein beliebiges Ausgangssignal der ersten Gruppe von zweiten Nstufigen Frequenzteilungseinrichtungen aufnimmt und die Phasendifferenz zwischen den beiden Signalen in Form von vorauseilenden Impulsen, die einen Phasenvorlauf anzeigen, oder von verzögerten Impulsen, die eine Phasenverzögerung anzeigen, als Wert ausgibt, der in mehreren Stufen quantisiert ist; eine zweite mehrstufige quantisierte Phasenvergleichseinrichtung, die ein beliebiges Ausgangssignal der zweiten Gruppe von ersten N-stufigen Frequenzteilungseinrichtungen und ein beliebiges Ausgangssignal der zweiten Gruppe von zweiten N-stufigen Frequenzteilungseinrichtungen aufnimmt und die Phasendifferenz zwischen den beiden Signalen als Wert ausgibt, der in mehreren Stufen quantisiert ist;...; und eine M-te mehrstufige quantisierte Phasenvergleichseinrichtung, die ein beliebiges Ausgangssignal der M-ten Gruppe von ersten N-stufigen Frequenzteilungseinrichtungen und ein beliebiges Ausgangssignal der Mten Gruppe von zweiten N-stufigen Frequenzteilungseinrichtungen aufnimmt und die Phasendifferenz zwischen den beiden Signalen als Wert ausgibt, der in mehreren Stufen quantisiert ist;
N1-Zähleinrichtungen, die kompetitive Zähler sind, die entsprechend jeder der M mehrstufigen quantisierten Phasenvergleichseinrichtungen bereitgestellt werden und die die voreilenden Impulse, die einen Phasenvorlauf anzeigen, oder die verzögerten Impulse, die eine Phasenverzögerung anzeigen, aufnehmen, die von der jeweiligen mehrstufigen quantisierten Phasenvergleichseinrichtung ausgegeben werden, als Antwort auf die voreilenden Impulse vorwärts zählen und beim Vorwärtszählen bis zum Zählwert 2N1 einen Inkrementimpuls ausgeben und auf den Anfangswert N1 gesetzt werden; und als Antwort auf die verzögerten Impulse rückwärts zählen und beim Rückwärtszählen bis "0" einen Dekrementimpuls ausgeben und auf den Anfangswert N1 gesetzt werden;
eine Addiereinrichtung, die Inkrementimpulse oder Dekrementimpulse der M N1-Zähleinrichtungen addiert und Impulse einer vorauseilenden Phase oder einer verzögerten Phase ausgibt;
eine Frequenzregelungseinrichtung, die durch einen Standardsteuertakt des digitalen PLL gesteuert wird, einen Im puls aus der Impulsfolge des Standardsteuertaktes beseitigt, wenn ein Impuls mit einer vorauseilenden Phase von der Addiereinrichtung erzeugt wird, und einen Impuls zur Impulsfolge des Standardsteuertaktes hinzufügt, wenn ein Impuls mit einer verzögerten Phase von der Addiereinrichtung erzeugt wird; und
eine R-stufige Frequenzteilungseinrichtung, die das Ausgangssignal der Frequenzregelungseinrichtung . einer Rstufigen Frequenzteilung unterzieht und den Ausgangstakt des digitalen PLL ausgibt;
wobei von den M mehrstufigen quantisierten Phasenvergleichseinrichtungen mehrstufige quantisierte Phasenvergleichseinrichtungen ungeradzahliger Ordnungszahlen durch einen Phasenzähltakt einer positiven Phase gesteuert werden und mehrstufige quantisierte Phasenvergleichseinrichtungen geradzahliger Ordnungszahlen durch einen Phasenzähltakt einer negativen Phase gesteuert werden.
Ein digitaler PLL N-ter Ordnung, der im Schutzbereich der beigefügten Ansprüche liegt, weist einen weiteren, oben beschriebenen digitalen PLL auf.
Unter Verwendung mehrerer mehrstufiger quantisierter Phasenvergleichseinrichtungen kann die Phasenfehlerinformation, die in einer Sekunde gewonnen wird, um das M-fache erhöht werden, und die Systemverstärkung kann um das M-fache erhöht werden. Außerdem kann das erzeugte Phasenzittern reduziert werden, da eine genaue Phasenfehlerinformation gewonnen werden kann.
Die nachstehende Beschreibung und die Zeichnungen offenbaren anhand von Beispielen die Erfindung, die in den beigefügten Ansprüchen dargestellt ist und deren Begriffe den zugewiesenen Schutzbereich bestimmen.
In den Zeichnungen zeigen:
2 ein schematisches Blockschaltbild einer Ausführungform eines digitalen PLL,
3 ein Wellenformdiagramm, das den Betrieb der einen Ausführungsform eines digitalen PLL darstellt,
4 ein schematisches Blockschaltbild, das einen digitalen PLL N-ter Ordnung zeigt, die die eine Ausführungsform eines digitalen PLL aufweist,
5 ein schematisches Blockschaltbild, das eine zweite Ausführungsform eines digitalen PLL zeigt, und
6 ein schematisches Blockschaltbild, das einen digitalen PLL N-ter Ordnung zeigt, der die zweite Ausführungsform eines digitalen PLL aufweist.
Mit Bezug auf 2 ist ein digitaler PLL dargestellt, der einen ersten N-stufigen Frequenzteiler 1, einen zweiten Nstufigen Frequenzteiler 2, M mehrstufige quantisierte Phasenkomparatoren 3–1 bis 3–M, einen Addierer 4, einen N1-Zähler 5, einen Frequenzregler 6 und einen R-stufigen Frequenzteiler 7 aufweist.
Der erste N-stufige Frequenzteiler 1 unterzieht einen Eingangstakt f_in des digitalen PLL einer N-stufigen Frequenzteilung, erzeugt einen ersten, zweiten,... und N-ten Phasentakt, die mit dem ersten, zweiten,... bzw. N-ten Eingangstakt synchronisiert sind, teilt diese N Takte in M Gruppen (N > M) und gibt das Ergebnis aus.
Der zweite N-stufige Frequenzteiler 2 unterzieht einen Ausgangstakt f_out des digitalen PLL einer N-stufigen Frequenzteilung, erzeugt einen ersten, zweiten,... und N-ten Phasentakt, die mit dem ersten, zweiten,... bzw. N-ten Ausgangstakt synchronisiert sind, teilt diese N Takte in M Gruppen (N > M) und gibt das Ergebnis aus.
Der mehrstufige quantisierte Phasenkomparator 3–1 nimmt ein beliebiges Ausgangssignal der ersten Gruppe des ersten Nstufigen Frequenzteilers 1 und ein beliebiges Ausgangssignal der ersten Gruppe des zweiten N-stufigen Frequenzteilers 2 auf und gibt die Phasendifferenz zwischen den beiden Ausgangssignalen als Wert aus, der in mehreren Stufen quantisiert ist. Der mehrstufige quantisierte Phasenkomparator 3–2 nimmt ein beliebiges Ausgangssignal der zweiten Gruppe des ersten Nstufigen Frequenzteilers 1 und ein beliebiges Ausgangssignal der zweiten Gruppe des zweiten N-stufigen Frequenzteilers 2 auf und gibt die Phasendifferenz zwischen den beiden Ausgangssignalen als Wert aus, der in mehreren Stufen quantisiert ist. Der mehrstufige quantisierte Phasenkomparator 3–M nimmt ein beliebiges Ausgangssignal der M-ten Gruppe des ersten Nstufigen Frequenzteilers 1 und ein beliebiges Ausgangssignal der M-ten Gruppe des zweiten N-stufigen Frequenzteilers 2 auf und gibt die Phasendifferenz zwischen den beiden Ausgangssignalen als Wert aus, der in mehreren Stufen quantisiert ist. Hierbei zählen mehrstufige quantisierte Phasenkomparatoren ungeradzahliger Ordnungszahlen Eingangsphasendifferenzen an der Anstiegsflanke des Phasenvergleichs-(Abtast-)Taktes Pf₀, und mehrstufige quantisierte Phasenkomparatoren geradzahliger Ordnungszahlen zählen eine Eingangsphasendifferenz an der Anstiegsflanke des Abtasttaktes Pf₀ einer negativen Phase.
Unter derartiger Verwendung von Abtasttakten einer positiven Phase und einer negativen Phase kann die Abtastgenauigkeit im Vergleich zur Verwendung nur eines Abtasttaktes ei- ner positiv Phase verdoppelt werden, und die Halbtaktphasendifferenz kann detektiert werden.
Der Addierer 4 addiert die Phasendifferenzinformation, die von den M mehrstufigen quantisierten Phasenkomparatoren 3-1 bis 3-M ausgegeben wird, und gibt voreilende Impulse, die einen Phasenvorlauf anzeigen, und verzögerte Impulse, die eine Phasenverzögerung anzeigen, aus. Wenn ein Eingangssignal eine differierende Phase (Inkrement und Dekrement) hat, kann ein Wert für die Differenz ermittelt werden.
Der N1-Zähler 5 ist ein kompetitiver Zähler, der voreilende Impulse oder verzögerte Impulse aufnimmt, als Antwort auf voreilende Impulse vorwärts zählt und beim Vorwärtszählen bis zu einem Zählwert 2N1 (eine positive ganze Zahl) einen Inkrementimpuls ausgibt und auf den Anfangswert N1 gesetzt wird. Als Antwort auf verzögerte Impulse zählt der N1-Zähler 5 rückwärts und gibt beim Rückwärtszählen bis "0" einen Dekrementimpuls aus und wird auf den Anfangswert N1 gesetzt.
Der Frequenzregler 6 wird durch Standardsteuertakte Rf₀ des digitalen PLL gesteuert, beseitigt einen Impuls aus der Impulsfolge des Standardsteuertaktes Rf₀, wenn ein Inkrementimpuls vom N1-Zähler 5 erzeugt wird, und fügt der Impulsfolge der Standardsteuertakte Rf₀ einen Impuls hinzu, wenn ein Dekrementimpuls vom N1-Zähler 5 erzeugt wird.
Der R-stufige Frequenzteiler 7 unterzieht das Ausgangssignal des Frequenzreglers 6 einer R-stufigen Frequenzteilung und gibt einen Ausgangstakt f_out des digitalen PLL aus. Hierbei ist R eine positive ganze Zahl, wobei jeder Wert wählbar ist. Wenn der Wert R klein ist, nimmt das Phasenzittern zu, das durch Hinzufügung oder Beseitigung von Impulsen erzeugt wird, und wenn R auf einen großen Wert gesetzt wird, nimmt das Phasenzittern ab. Außerdem sind die Werte von R, N und N₁ jeweils unabhängig.
3 ist ein Wellenformdiagramm, das den Betrieb des digitalen PLL in 2 zeigt. 3A zeigt die Ausgangswellenform nach Teilung der Wellenform des Standardsteuertaktes Rf₀, wenn keine Steuerung erfolgt. 3B zeigt die Hinzufügung eines Impulses zum R-stufigen Frequenzteilungsstandardsteuertakt Rf₀, wenn eine Impulshinzufügung bewirkt wird, und die Ausgangswellenform nach der R-stufigen Frequenzteilung. Durch eine derartige Hinzufügung von Impulsen kann die Ausgangsfrequenz nach der R-stufigen Frequenzteilung auf einen Hochpegel gesetzt werden. 3C zeigt die Beseitigung eines Impulses aus dem R-stufigen Frequenzteilungsstandardsteuertakt Rf₀, wenn eine Impulsbeseitigung erfolgt, und die Ausgangswellenform nach der R-stufigen Frequenzteilung. Durch eine derartige Beseitigung von Impulsen kann die Ausgangsfrequenz, die auf die R-stufige Frequenzteilung folgt, auf einen Tiefpegel gesetzt werden.
Wie oben beschrieben, kann die Phase durch Hinzufügung oder Beseitigung von Impulsen im Frequenzregler 6 eingefangen werden. Die Erzeugung dieser Hinzufügung oder Beseitigung von Impulsen erfolgt als die automatische Regelung des Gesamtsystems. Das heißt, es entsteht ein Phasenregelkreis.
4 ist ein schematisches Blockschaltbild eines digitalen Regelkreises N-ter Ordnung mit dem digitalen PLL in 2. Der digitale PLL N-ter Ordnung besteht aus einem ersten N-stufigen Frequenzteiler 1, einem zweiten N-stufigen Frequenzteiler 2, mehrstufigen quantisierten Phasenkomparatoren 3–1, 3–2,... und 3–M, einem N1-Zähler 5, einem N2-Zähler 10–1, einem N3-Zähler 10–2,... und einem NN-Zähler 10-(N-1), einem Frequenzregler 6, einem R-stufigen Frequenzteiler 7, einem Q₁-Zähler 8–1, einem Q₂-Zähler 8–2,... und einem Q_N–1-Zähler 8-(N-1), die die Mittenfrequenzen des N2-Zählers 10–1, des N3-Zählers 10–2,...bzw. des NN-Zählers 10-(N-1) speichern, und einem Taktvervielfacher 9–1, einem Taktvervielfacher 9–2,... und einem Taktvervielfacher 9-(N-1), der Inkre mentimpulse oder Dekrementimpulse erzeugt, die der Mittenfrequenz des Systems angemessen sind.
Ein vollständiger Aufbau eines digitalen PLL zweiter Ordnung ist in Electronic Information Communications Conference Papers (B-I, Vol. J73-B-I Nr. 8, S. 650–659, August 1990) beschrieben, ebenfalls veröffentlicht unter "A Digital Phase-Locked Loop for stuffing Synchronization Systems" in "Electronics and Communications in Japan", Teil I – Communications, Vol. 75, Nr. 4, 1. April 1992, New York, USA, und da der Betrieb des erfindungsgemäßen digitalen PLL N-ter Ordnung dieser Publikation ohne weiteres entnommen werden kann, wird hier auf eine weitere Beschreibung verzichtet.
Mit Bezug auf 5 ist ein digitaler PLL dargestellt, der in der Ausführungsform in 2 N1-Zähler 5–1, 5–2,... und 5–M unmittelbar nach den mehrstufigen quantisierten Phasenkomparatoren 3-1, 3-2,... bzw. 3-M aufweist und einen Addierer 4' unmittelbar nach den N1-Zählern 5–1, 5–2,... und 5-M aufweist.
Die N1-Zähler 5–1, 5–2,... und 5–M sind kompetitive Zähler, die entweder voreilende Impulse, die einen Phasenvorlauf anzeigen, oder verzögerte Impulse, die eine Phasenverzögerung anzeigen, aufnehmen, die von den entsprechenden mehrstufigen quantisierten Phasenkomparatoren 3–1, 3–2,... und 3-M ausgegeben werden, als Antwort auf die voreilenden Impulse vorwärts zählen und beim Vorwärtszählen bis 2N1 einen Inkrementimpuls ausgeben und auf den Anfangswert N1 gesetzt werden. Als Antwort auf die verzögerten Impulse zählen die N1-Zähler 5-1, 5-2,... und 5–M rückwärts und geben beim Zählen bis "0" einen Dekrementimpuls aus und werden auf den Anfangswert N1 gesetzt. Der Addierer 4 addiert die Inkrementimpulse oder Dekrementimpulse der M N1-Zähler 5–1 bis 5–M und gibt Impulse einer voreilenden Phase oder einer verzögerten Phase aus. Der Betrieb dieser Ausführungsform ist im übrigen dem Betrieb in 2 ähnlich.
6 ist ein schematisches Blockschaltbild, das einen digitalen PLL N-ter Ordnung zeigt, der den digitalen PLL in 5 aufweist.

Claims

Digitaler Phasenregelkreis (PLL) mit einer ersten N-stufigen Frequenzteilungseinrichtung (1), die Eingangstakte eines digitalen PLL einer N-stufigen Frequenzteilung unterzieht und N Takte einer ersten Phase, einer zweiten Phase,... und einer N-ten Phase erzeugt, die mit einem ersten, zweiten Eingangstakt,... bzw. N-ten Eingangstakt synchronisiert sind, diese N Takte in M Gruppen (N > M) teilt und das Ergebnis ausgibt; einer zweiten N-stufigen Frequenzteilungseinrichtung (2), die Ausgangstakte eines digitalen PLL einer N-stufigen Frequenzteilung unterzieht, N Takte einer ersten, zweiten,... und N-ten Phase erzeugt, die mit einem ersten, zweiten,... bzw. N-ten Ausgangstakt synchronisiert sind, diese N Takte in M Gruppen (N > M) teilt und das Ergebnis ausgibt; einer ersten mehrstufigen quantisierten Phasenvergleichseinrichtung (3–1), die ein beliebiges Ausgangssignal einer ersten Gruppe von ersten N-stufigen Frequenzteilungseinrichtungen (1) und ein beliebiges Ausgangssignal einer ersten Gruppe von zweiten N-stufigen Frequenzteilungseinrichtungen (2) aufnimmt und die Phasendifferenz zwischen den beiden Signalen als Wert ausgibt, der in mehreren Stufen quantisiert ist, einer zweiten mehrstufigen Phasenvergleichseinrichtung (3–2), die ein beliebiges Ausgangssignal einer zweiten Gruppe von ersten N-stufigen Frequenzteilungseinrichtungen (1) und ein beliebiges Ausgangssignal einer zweiten Gruppe von zweiten N-stufigen Frequenzteilungseinrichtungen (2) aufnimmt und eine Phasendifferenz zwischen den beiden Signalen als Wert ausgibt, die in mehreren Stufen quantisiert ist,... und einer M-ten mehrstufigen quantisierten Phasenvergleichseinrichtung, die ein beliebiges Ausgangssignal einer M-ten Gruppe von ersten Nstufigen Frequenzteilungseinrichtungen (1) und ein beliebiges Ausgangssignal einer M-ten Gruppe von zweiten N-stufigen Fre quenzteilungseinrichtungen (2) aufnimmt und eine Phasendifferenz zwischen den beiden Signalen als Wert ausgibt, der in mehreren Stufen quantisiert ist; einer Addiereinrichtung (4), die Phasendifferenzinformation addiert, die von den mehrstufigen quantisierten Phasenvergleichseinrichtungen (3–1 ... 3–M) ausgegeben wird, und voreilende Impulse, die einen Phasenvorlauf anzeigen, oder verzögerte Impulse, die eine Phasenverzögerung anzeigen, ausgibt; einer N1-Zähleinrichtung (5), die ein kompetitiver Zähler ist, der die voreilenden Impulse oder die verzögerten Impulse aufnimmt, als Antwort auf die voreilenden Impulse vorwärts zählt und beim Vorwärtszählen bis zum Zählwert 2N1 einen Inkrementimpuls ausgibt und auf den Anfangswert N1 gesetzt wird; und als Antwort auf die verzögerten Impulse rückwärts zählt und beim Rückwärtszählen bis "0" einen Dekrementimpuls ausgibt und auf den Anfangswert N1 gesetzt wird; einer Frequenzregelungseinrichtung (6), die durch einen Standardsteuertakt (Rfo) des digitalen PLL gesteuert wird, einen Impuls aus der Impulsfolge des Standardsteuertaktes (Rfo) beseitigt, wenn ein Inkrementimpuls von der N1-Zähleinrichtung (5) erzeugt wird, und der Impulsfolge des Standardsteuertaktes (Rfo) einen Impuls hinzufügt, wenn ein Dekrementimpuls von der N1-Zähleinrichtung (5) erzeugt wird; und einer R-stufigen Frequenzteilungseinrichtung (7), die ein Ausgangssignal der Frequenzregelungseinrichtung (6) einer R-stufigen Frequenzteilung unterzieht und den Ausgangstakt des digitalen PLL ausgibt; wobei von den M mehrstufigen quantisierten Phasenvergleichseinrichtungen (3–1 ... –) mehrstufige quantisierte Phasenvergleichseinrichtungen ungeradzahliger Ordnungszahlen durch einen Phasenzähltakt einer positiven Phase gesteuert werden und mehrstufige quantisierte Phasenvergleichseinrichtungen geradzahliger Ordnungszahlen durch einen Phasenzähltakt einer negativen Phase gesteuert werden.
Digitaler PLL N-ter Ordnung mit einem digitalen PLL nach Anspruch 1.
Digitaler PLL mit einer ersten N-stufigen Frequenzteilungseinrichtung (1), die Eingangstakte eines digitalen PLL einer N-stufigen Frequenzteilung unterzieht, N Takte einer ersten, zweiten,... und N-ten Phase teilt, die mit einem ersten, zweiten,... bzw. N-ten Eingangstakt synchronisiert sind, diese N Takte in M Gruppen (N > M) teilt und das Ergebnis ausgibt; einer zweiten N-stufigen Frequenzteilungseinrichtung (2), die Ausgangstakte eines digitalen PLL einer N-stufigen Frequenzteilung unterzieht, N Takte einer ersten, zweiten,... und N-ten Phase erzeugt, die mit einem ersten, zweiten,... bzw. N-ten Ausgangstakt synchronisiert sind, diese N Takte in M Gruppen (N > M) teilt und das Ergebnis ausgibt; einer ersten mehrstufigen quantisierten Phasenvergleichseinrichtung (3-1), die ein beliebiges Ausgangssignal einer ersten Gruppe von ersten N-stufigen Freguenzteilungseinrichtungen (1) und ein beliebiges Ausgangssignal einer ersten Gruppe von zweiten Frequenzteilungseinrichtungen (2) aufnimmt und eine Phasendifferenz zwischen den beiden Signalen in Form von voreilenden Impulsen, die einen Phasenvorlauf anzeigen, oder von verzögerten Impulsen, die eine Phasenverzögerung anzeigen, als Wert ausgibt, der in mehreren Stufen quantisiert ist; einer zweiten mehrstufigen quantisierten Phasenvergleichseinrichtung (3-2), die ein beliebiges Ausgangssignal einer zweiten Gruppe von ersten N-stufigen Frequenzteilungseinrichtungen (1) und ein beliebiges Ausgangssignal einer zweiten Gruppe von zweiten N-stufigen Frequenzteilungseinrichtungen (2) aufnimmt und eine Phasendifferenz zwischen den beiden Signalen als Wert ausgibt, der in mehreren Stufen quantisiert ist;...; und einer M-ten mehrstufigen quantisierten Phasenvergleichseinrichtung (3M), die ein beliebiges Ausgangssignal einer M-ten Gruppe von ersten N-stufigen Frequenzteilungseinrichtungen (1) und ein beliebiges Ausgangssignal einer M-ten Gruppe von zweiten N-stufigen Frequenzteilungseinrichtungen (2) aufnimmt und eine Phasendifferenz zwischen den beiden Signalen als Wert ausgibt, der in mehreren Stufen quantisiert ist; . N1-Zähleinrichtungen (5-1, 5-2,... 5–M), die kompetitive Zähler sind, die entsprechend jeder der M mehrstufigen quantisierten Phasenvergleichseinrichtungen (3–1, 3–2,... 3- M) bereitgestellt werden und die die voreilenden Impulse, die einen Phasenvorlauf anzeigen, oder die verzögerten Impulse, die eine Phasenverzögerung anzeigen, aufnehmen, die von den jeweiligen mehrstufigen quantisierten Phasenvergleichseinrichtungen (3–1, 3–2 ... 3–M) ausgegeben werden, als Antwort auf die voreilenden Impulse, vorwärts zählen und beim Vorwärtszäh-len bis zum Zählwert 2N1 einen Inkrementimpuls ausgeben und auf den Anfangswert N1 zurückgesetzt werden; und als Antwort auf die verzögerten Impulse rückwärts zählen und beim Rückwärtszählen bis "0" einen Dekrementimpuls ausgeben und auf den Anfangswert N1 zurückgesetzt werden; einer Addiereinrichtung (4), die Inkrementimpulse oder Dekrementimpulse der M N1-Zähleinrichtungen (5–1, 5–2,... 5-M) addiert und Impulse einer voreilenden Phase oder einer verzögerten Phase ausgibt; einer Frequenzregelungseinrichtung (6), die durch einen Standardsteuertakt (Rfo) eines digitalen PLL gesteuert wird, einen Impuls aus der Impulsfolge des Standardsteuertaktes beseitigt, wenn ein Impuls einer voreilenden Phase von der Addiereinrichtung (4) erzeugt wird, und der Impulsfolge des Standardsteuertaktes einen Impuls hinzufügt, wenn ein Impuls einer verzögerten Phase von der Addiereinrichtung erzeugt wird; einer R-stufigen Frequenzteilungseinrichtung (7), die das Ausgangssignal der Frequenzregelungseinrichtung (6) einer R-stufigen Frequenzteilung unterzieht und einen Ausgangstakt des digitalen PLL ausgibt; wobei von den M mehrstufigen quantisierten Phasenvergleichseinrichtungen (3–1 3–2, ... 3–M) mehrstufige quantisierte Phasenvergleichseinrichtungen ungeradzahliger Ordnungszahlen durch einen Phasenzählertakt einer positiven Phase gesteuert werden und mehrstufige quantisierte Phasenvergleichseinrichtungen geradzahliger Ordnungszahlen durch einen Phasenzähltakt einer negativen Phase gesteuert werden.
Digitaler PLL N-ter Ordnung mit einem digitalen PLL nach Anspruch 3.