DE69631351T2

DE69631351T2 - ASIC-Busstruktur auf Basis von Multiplexern

Info

Publication number: DE69631351T2
Application number: DE69631351T
Authority: DE
Inventors: William H. San Jose Radke
Original assignee: Sun Microsystems Inc
Current assignee: Sun Microsystems Inc
Priority date: 1995-02-17
Filing date: 1996-02-13
Publication date: 2004-11-04
Anticipated expiration: 2016-02-14
Also published as: DE69631351D1; EP0727747A2; US5555540A; US5751699A; EP0727747A3; EP0727747B1; JP3022763B2; JPH08335128A

Description

Die Erfindung betrifft ein System und ein Verfahren zum Koppeln von Daten zwischen M Knoten gemäß dem Oberbegriff des Anspruchs 1 bzw. 6 und somit Buskonstruktionen, die digitale Signale in einer integrierten Schaltung koppeln, und genauer eine Buskonstruktion, die eine Beschädigung durch konkurrierende Signale, metallische Bus-Leiterbahnen, die hohe Ströme verkraften, und Testschwierigkeiten, die mit Tristate-Puffermodulen des Standes der Technik auftreten, vermeidet.
Bei der Fertigung großer anwendungsspezifischer integrierter Schaltungen ("ASICs") ist es die übliche Praxis, die ASIC als eine Reihe von Teilabschnitten zu entwerfen, deren Knoten mit breiten Bussen verbunden sind. Falls die Verbindung z. B. 16 Bits erfordert, kann der integrierte Schaltungschip ("IC"-Chip) sechzehn 1-Bit-breite Busse mit Freigabe- oder Arbitrierungssignalen enthalten, die die Quelle des mit dem Ein-Bit-Bus gekoppelten Bits bestimmen. Die Busse sind metallische Leiterbahnen mit niedrigem spezifischem Widerstand, die so bemessen sind, dass sie den Stromfluß aufnehmen können, der bei den über den Bus übertragenen Signalen auftritt.
1 zeigt eine Konfiguration des Standes der Technik, in der die Daten auf einem integrierten Schaltungschip 4, der Tristate-Puffermodule 6-0, 6-1, 6-2, 6-3 verwendet (obgleich stattdessen mehr oder weniger als vier Puffermodule verwendet werden können), zu oder von einem Ein-Bit-Bus 2 gekoppelt sind. Jedes Puffermodul definiert einen Eingangs/Ausgangs-Knoten ("E/A"), der durch Aktivierung eines geeigneten Freigabe-Arbitrierungs-Auswahlsignals mit einem oder mit mehreren Unterabschnitten oder Schaltungen auf dem IC-Chip 4 gekoppelt werden kann.
Jedes Puffermodul besitzt einen Eingangsport, einen Freigabe- oder Arbitrierungsport und einen Ausgangsport. Beispielsweise besitzt der Puffer 6-0 einen Eingangsport, der in der Weise gekoppelt ist, dass er ein E/A-Signal Dout0 von anderswo auf dem IC-Chip 4 empfängt. Der Puffer 6-0 besitzt einen Freigabeport, der so gekoppelt ist, dass er ein Freigabe- oder Arbitrierungsausgangssignal ARB-0 empfängt, und außerdem einen Ausgangsport, der so gekoppelt ist, dass er ein Signal Din0 liefert. Nach Art üblicher Tristate-Puffer wiederholt das Signal Din0 das Signal Dout0 nur dann, wenn ARB-0 in einem Freigabezustand ist. Auf diese Weise kann die Unterabschnittsschaltung, die Dout0 erzeugt, ein Bit dieses Signals über den Bus 2 an eine andere Unterabschnittsschaltung übermitteln, die ebenfalls mit dem Bus 2 gekoppelt werden kann.
Falls das E/A-Signal Dout0 mit dem Bus 2 gekoppelt werden soll, ist ARB-0 in einem Freigabezustand, der ermöglicht, dass der Puffer 6-0 eine Wiederholung des Signals Dout0 ausgibt. Demgegenüber sind die Freigabesignale ARB-1, ARB-2, ARB-3 jeweils in einem Sperrzustand, der verhindert, dass die jeweiligen Puffer 6-1, 6-2, 6-3 ein Signal an den Bus 2 ausgeben. Es soll jederzeit nur ein Signal ARB in dem Freigabezustand sein, d. h., es wird jederzeit nur ein Tristate-Puffermodul ausgewählt, um die Signale Dout mit dem Bus 2 zu koppeln.
Die Puffermodule dienen auf die beschriebene Weise als Mechanismen, die die Signale zwischen dem Puffer-E/A-Knoten und dem Bus 2 koppeln, wobei die Kopplung durch die Freigabesignale ARB bestimmt ist.
Selbstverständlich gibt es N Busse 2 und N Gruppen von Puffern 6, wobei jeder Puffer einen Eingangsport, einen Arbitrierungsport und einen Ausgangsport besitzt, falls der Bus N Bits breit ist. Unter Verwendung von 1 als Beispiel wiederholt eine IC, die einen 16 Bits breiten Bus erfordert, die Konstruktion aus 1 sechzehn Mal. Es gäbe sechzehn Buskonstruktionen 2 und 64 (z. B. 16 × 4) Puffermodule 6, wobei für jede Bitposition in dem Bus eine solche Konstruktion vorhanden ist. Allerdings wäre jede Gruppe von sechzehn Puffermodulen mit dem gleichen ARB-Signal gekoppelt, wobei die vier ARB-Signale somit jeweils mit Blöcken von sechzehn Puffermodulen gekoppelt sind.
2A zeigt eine typische Implementierung eines Tristate-Puffers, z. B. des Puffers 6-0, der typischerweise von einer oberen Spannungsversorgung Vdd und von einer unteren Spannungsversorgung Vss, die häufig die Masse ist, arbeitet. An seinem Eingangsport empfängt der Puffer 6-0 Dout0, während an seinem Ausgangsport das Ausgangssignal Din0 vorhanden ist, das das Freigabesignal ARB-0 liefert (das z. B. eine digitale "1" ist). Je nach Schaltungskonstruktion kann Din0 Dout0 wiederholen oder eine invertierte Version von Dout0 sein, wobei der Puffer 6-0 freigeben kann, wenn ARB-0 eine digitale "0" ist.
Der Ausgang des Puffers 6-0 ist mit einer Lastimpedanz Z_L gekoppelt gezeigt, die allgemein durch einen Widerstand R_L dargestellt werden kann, der mit einer effektiven kapazitiven Last C_L nebengeschlossen ist. Die Lastimpedanz Z_L repräsentiert die Last, die der Pufferausgang sieht. Wie später beschrieben wird, enthält Z_L Lastbeiträge von dem Bus, von den drei anderen Puffermodulen und von dem Port Din0 des Puffers 6-0 selbst.
Wie in 2A gezeigt ist, kann der Puffer 6 mit Bipolartransistoren, mit Komplementär-Metall-auf-Halbleiter-Transistoren ("CMOS"-Transistoren) oder mit einer Kombination von jedem ("BiCMOS") implementiert sein. Typischerweise enthält der Puffer 6 zwei Inverter I1 (hier ein NAND-Gatter) und I2, die in Serie geschaltet sind, oder I3 (hier ein NOR-Gatter) und I2, die in Serie geschaltet sind. Der Ausgang des ersten Inverters ist als Eingang in den zweiten Inverter dargestellt, während der Ausgang des zweiten Inverters der Pufferausgang ist, der die gleiche Phase wie der Eingang in den ersten Inverter besitzt.
In der CMOS-Implementierung von 2A umfasst jeder Inverter einen P-Pull-up-Metall-auf-Halbleiter-Transistor (Pull-up-"PMOS"-Transistor) sowie einen N-MOS-Transistor ("NMOS"-Transistor), die zwischen Vdd und Vss in Serie geschaltet sind. Beispielsweise kann I1 einen PMOS-Transistor P1 (nicht gezeigt) und einen NMOS-Transistor N1 (nicht gezeigt) umfassen, während I2 einen PMOS-Transistor P2 und einen NMOS-Transistor N2 umfasst und I3 die Transistoren P3, N3 (nicht gezeigt) umfasst. Da I2 eine verhältnismäßig große Last ansteuert, sind die Ausgangstransistoren P2 und N2 allgemein größer bemessene Vorrichtungen als die Transistoren, die in I1 oder I3 enthalten sind.
Die Arbitrierungs- oder Freigabefunktion kann mit dem NAND-Gatter (I1), der gezeigten INVERTER- und NOR-Gatter- (I3)-Logik oder mit anderen, dem Fachmann auf dem relevanten Gebiet wohlbekannten Techniken implementiert sein.
Wenn Dout0 eine digitale "1" ist, wird in I1 der Transistor P1 ausgeschaltet und der Transistor N1 eingeschaltet, wobei das Ausgangssignal des ersten Inverters eine digitale "0" ist. Beim Empfang dieser "0" wird in dem zweiten Inverter I2 P2 eingeschaltet, N2 ausgeschaltet und das Signal Din0 zu einer digitalen "1 ", wobei der Puffer 6-0 Strom in den Bus 2 liefert. Wenn Dout0 eine digitale "0" ist, wird P1 eingeschaltet, wird N1 ausgeschaltet und wird das Ausgangssignal von dem ersten Inverter zu einer "1". Beim Empfang dieser "1" wird P2 in dem zweiten Inverter ausgeschaltet, wird N2 eingeschaltet, ist das Signal Din0 eine "0" und zieht der Puffer 6-0 Strom aus dem Bus 2.
2B zeigt die Spannungs- und Stromsignalformen, die dem Ausgangspuffer 6-0 zugeordnet sind. Obgleich Dout0 vor dem Zeitpunkt t₀ "1" ist, wird z. B. der Puffer 6-0 erst freigegeben, um das Ausgangssignal Din0 zu liefern, nachdem das Freigabesignal ARB-0 hoch geworden ist. Zum Zeitpunkt t₁ wird Dout0 tief, wobei das Signal Din0 ebenfalls tief wird, da ARB-0 den Puffer 6-0 immer noch freigibt. Die in Strichlinien gezeichnete Spannungssignalform in der Signalform Din0 repräsentiert den Fall einer verhältnismäßig großen Lastkapazität C_L. Wenn C_L nicht besonders groß ist, steigt die Ausgangsspannungs-Signalform schneller an, wobei sie aber wie gezeigt über- und unterschwingen kann.
Somit ist von der Signalform Din0 klar, dass die Ausgangsspannungs-Anstiegsgeschwindigkeit (dV/dt) fällt, während C_L steigt. Um dies zu kompensieren, muss der Puffer 6-0 mit größeren Ausgangsinvertertransistoren implementiert werden, die mehr Strom (i) liefern oder ziehen können. (Natürlich setzt dies voraus, dass die IC, die die Puffer 6 enthält, ausreichend Fläche besitzt, um darauf größere Transistoren zu fertigen.) Die Fähigkeit, ein großes C_L durch Erhöhen des Ausgangspufferstroms zu kompensieren, folgt aus der Gleichung: i = CLΔV/Δt.
Obgleich Transistoren, die hohe Ströme behandeln, die Ausgangsspannungs-Anstiegsgeschwindigkeit verbessern können, kann eine hohe Stromfähigkeit nachteilig sein. Da sich die Zustände der verschiedenen Pull-up- und Pull-down-Transistoren nicht in idealer Synchronität ändern, funktionieren die Puffer 6-0 in der Praxis nicht ideal. Die Ausgangspuffer-Stromsignalform zeigt den Gesamtstrom i_o, der über den Puffer 6-0 fließt. Die in Strichlinien gezeichnete Signalform des Stroms i_o repräsentiert den Gesamtstrom, der von dem Puffer gezogen wird, wenn die verschiedenen Puffertransistoren selbst große Vorrichtungen, z. B. Vorrichtungen mit einem verhältnismäßig hohen Drain-Strom, sind.
Anhand dieser Signalform wird angemerkt, dass, wenn sich die Zustände der Puffertransistoren ändern, z. B. zu den Zeitpunkten t₀ und t₁, Stromspitzen auf treten. Diese Spitzen werden erzeugt, da die PMOS- und NMOS-Transistoren in jedem Transistor einen kurzen Moment gleichzeitig eingeschaltet sind und somit einen Niederimpedanz-Strompfad zwischen den Spannungsversorgungen Vdd und Vss Leistung darstellen. Außerdem treten Stromspitzen auf, da die Lastkapazitätskomponente C_L von Z_L (je nach der Richtung der Ausgangszustandsänderung) zu Vdd geladen oder zu Vss entladen wird.
Somit legt die Signalform von i_o in 2B nahe, dass eine Kompensation einer großen Lastkapazität C_L dadurch, dass der Puffer 6-0 mit Hochstrom-Transistoren implementiert ist, die Stromspitzen verschärft. Für den Fachmann auf dem Gebiet ist klar, dass Stromspitzen-Signalformen viele Hochfrequenz-Komponenten enthalten können, die elektromagnetisches ("EM"-) und Radiofrequenz- ("RF") Rauschen repräsentieren, das andere Signale, die auf der IC implementiert sind, die den Puffer 6 enthält, und Signale anderswo in einem System, das diese IC enthält, stören kann.
Aus dem Vorstehenden ist klar, dass die Verwendung der Tristate-Puffer 6 viele Probleme schafft. Obgleich in vollständig kundenangepassten integrierten Schaltungschips üblicherweise die Konfiguration aus 1 verwendet wird, verschärft diese Konfiguration die Stromspitzen und den Bedarf an der Fertigung verhältnismäßig breiter metallischer Leiterbahnen des Busses 2. In der Praxis liegt die Breite des Metalls des Busses 2 im Bereich von etwa 3 μm. In einigen Anwendungen kann der Umstand, dass eine ausreichend breite metallische Leiterbahn für den Bus bereitgestellt werden muss, wegen Platzbedarfserwägungen den Entwurf anderer Abschnitte der IC beeinträchtigen.
Da jedes Puffermodul immer mit mehr als einem anderen Puffermodul, z. B. mit drei anderen Puffermodulen, gekoppelt ist, ist die Konfiguration aus 1 keine Punkt-zu-Punkt-Konfiguration. Wie nun beschrieben wird, führt dies dazu, dass jeder Puffer eine wesentliche Lastimpedanz Z_L sieht, mit der resultierenden Verschlechterung der Signalspannungs-Anstiegsgeschwindigkeit.
Beispielsweise wird angenommen, dass ARB-0 den Puffer 6-0 freigibt, während ARB-1, ARB-2, ARB-3 die Puffer 6-1, 6-2, 6-3 sperren. Die Last Z_L, die der freigegebene (z. B. eingeschaltete) Puffer 6-0 sieht, enthält: (a) die metallische Leiterbahn für den Bus 2, (b) was immer an Din0 gekoppelt ist, (c) die Ausgangsimpedanzkapazität jedes der anderen drei gesperrten (z. B. ausgeschalteten) Puffer und (d) die Last Din1, Din2, Din3, die jeder der drei anderen Eingangspuffer beiträgt. Die resultierende Last sind die Last der metallischen Leiterbahn und sieben Pufferlasten. Da die metallische Leiterbahn typischerweise etwa zwölf Pufferlasten äquivalent ist, muss der eingeschaltete Puffer etwa sechzehn Äquivalenzlasten ansteuern. Eine Standardäquivalenzlast ist etwa 0,032 pF, d. h. 31,3 Standardäquivalenzlasten repräsentieren etwa 1,0 pF.
Leider muss der Pufferstrom i_o erhöht werden, wenn die Tristate-Puffer sechzehn Äquivalenzlasten ansteuern und dabei die Ausgangssignale Din immer noch mit einer ausreichend schnellen Spannungsanstiegsgeschwindigkeit liefern sollen. Dies erfordert wiederum größer bemessene Puffer-Transistoren und kann die Stromspitzen und die Rauscherzeugung erhöhen.
Weiter ist aus 1 und 2A ersichtlich, dass jederzeit nicht mehr als ein Ausgangsfreigabesignal ARB eingeschaltet (z. B. "1") sein kann. Eine zeitliche Überschneidung zwischen den Freigabesignalen, oder eine "Arbitrierungskonkurrenz", kann bewirken, dass ein eingeschalteter Puffer eine Last mit sehr niedriger Impedanz, die einen anderen eingeschalteten Puffer enthält, anzusteuern versucht und umgekehrt. Üblicherweise beschädigt der resultierende hohe Stromfluss die IC 4, wenn er sie nicht zerstört.
Der Test von Tristate-Pufferkonfigurationen des Standes der Technik wie etwa der in 1 gezeigten ist äußerst anspruchsvoll und kann allgemein mit herkömmlichen automatischen Testroutinen und -ausrüstungen nicht ausgeführt werden. Bei herkömmlichen Testroutinen ist es sehr schwierig zu bestimmen, welcher aus einer Gruppe von Tristate-Puffern den Bus zu einem gegebenen Zeitpunkt tatsächlich ansteuert. Ferner können herkömmliche Testroutinen das Auftreten einer Konkurrenz nicht mit großer Sicherheit erfassen. Mit anderen Worten, um die Konfiguration aus 1 erfolgreich zu testen, muss nachgewiesen werden, dass nie eine Konkurrenz auftreten kann. Die Testprozeduren und -ausrüstungen, die erforderlich sind, um dies nachzuweisen, sind schwer zu implementieren.
Obgleich zum schnellen Test von ICs üblicherweise Abtasttestprotokolle verwendet werden, können diese Routinen beispielsweise bei Tristate-Pufferkonfigurationen wie etwa der in 1 gezeigten nicht verwendet werden. In diesen Tests werden die verschiedenen Flipflops in einer IC vorübergehend in einem Ring miteinander gekoppelt und bekannte Datenmuster durch den Ring geleitet. Leider werden zufällige Ausgangsansteuersignale durch den Ring ausgebreitet, wenn Tristate-Puffer vorhanden sind, was eine Unbestimmtheit und, schlimmer, eine Konkurrenz in die Testprozedur einführt.
Aus US-A-4 383 314 sind ein System und ein Verfahren zum Koppeln von Daten zwischen M getrennten integrierten Schaltungen bekannt, die gemäß dem Oberbegriff von Anspruch 1 bzw. 6 in einem Netz mit einer Ringtopologie angeordnet sind.
Zusammengefasst besteht ein Bedarf an einer Konstruktion auf dem IC-Bus, die die Konkurrenz- und Testprobleme im Zusammenhang mit Tristate-Pufferkonfigurationen des Standes der Technik vermeidet. Es sollte möglich sein, eine solche Konstruktion mit IC- und Metallleiterbahnflächen zu fertigen, die das, was zur Implementierung einer Tristate-Pufferbuskonfiguration erforderlich ist, nicht übersteigen.
Die vorliegende Erfindung schafft eine solche Buskonstruktion.
Die Erfindung ist in den Ansprüchen 1 und 6 definiert.
Eine bevorzugte Ringbuskonstruktion ist mit M X:1-Multiplexermodulen (wobei M eine ganze Zahl ≥ 2 ist) gebildet, wobei jedem Modul ein Eingangs/Ausgangs-Port zugeordnet ist, der mit dem Bus kommunizieren kann. Jedes Modul besitzt einen Ausgangsport (Dout) und einen Arbitrierungsport ("ARB"-Port) und X Eingangsports ("LOCALout", "Din1", "Din2", ... "Din[X – 1]"). Der Ausgangsport Dout eines Moduls M_i ist über einen Anteil des leitenden Busses mit [X – 1] Eingangsports an einem benachbarten Modul D_i+1 gekoppelt. Somit ist der Ausgangsport Dout₀ des Moduls M₀ mit [X – 1] Eingangsports am Modul M₁ gekoppelt, ist der Port Dout₁ des Moduls M₁ mit [X – 1] Eingangsports des Moduls M₂ gekoppelt usw. Da der Ausgangsport jedes Moduls, wie durch den Zustand eines mit dem Arbitrie rungsport des Moduls gekoppelten Arbitrierungsauswahlsignals (ARB) bestimmt ist, mit einem gewählten der X INPUT-Ports dieses Moduls gekoppelt ist, sind die Module X:1-Module. Der Zustand der Arbitrierungsauswahlsignale definiert einen Bus-Signalpfad zwischen dem Eingangsport LOCAL_out eines mit dem Bus gekoppelten Moduls und den Eingangsports D_in der anderen Module.
In der bevorzugten Ausführungsform werden wenigstens zwei 2:1-Multiplexermodule verwendet. Jedes 2:1-Multiplexermodul besitzt einen Ausgangsport ("Dout"), einen Arbitrierungsport ("ARB"), einen ersten Eingangsport ("LOCALout") und einen zweiten Eingangsport (Din), der an den Ausgang eines benachbarten Moduls gekoppelt ist.
Diese Konfiguration ist eine Punkt-zu-Punkt-Konfiguration, wobei der Ausgangsport Dout eines Moduls lediglich den Eingangsport Din desjenigen Moduls sieht, mit dem er gekoppelt ist. Somit wird in Bezug auf die Tristate-fähige Puffermodul-Buskonfiguration des Standes der Technik für jeden Modulausgang eine kleine Äquivalenzlast dargestellt. Dies ermöglicht, dass die vorliegende Erfindung mit einem verhältnismäßig kleinen Modulstrom arbeitet, der eine Verringerung der Breite der Metallisierungsspuren, die die Busverbindungen implementieren, ermöglicht. Da die Multiplexermodule keine Ausgangstransistoren mit hoher Strombehandlung zu besitzen brauchen, nehmen die Multiplexermodule keinen thermischen Schaden, falls zwischen den ARB-Signalen eine Konkurrenzüberschneidung auftritt. Da kein Konkurrenzschaden auftritt, kann auf die vorliegende Erfindung ein automatischer Test einschließlich eines Abtasterzeugungstests angewendet werden.
Weitere Merkmale und Vorteile der Erfindung gehen aus der folgenden Beschreibung, in der die bevorzugten Ausführungsformen ausführlich dargestellt sind, in Verbindung mit den beigefügten Zeichnungen hervor.
1 zeigt eine chipintegrierte Buskonfiguration, die Tristate-Puffermodule verwendet, gemäß dem Stand der Technik.
2A zeigt ein allgemeines Tristate-Puffermodul gemäß dem Stand der Technik.
2B zeigt Spannungs- und Stromsignalformen für das Tristate-Puffermodul aus 2A.
3A zeigt eine chipintegrierte Ringbuskonstruktion, die Multiplexermodule verwendet, gemäß der vorliegenden Erfindung.
3B zeigt Spannungssignalformen für ein Multiplexermodul, wie es in 3A gezeigt ist.
4 zeigt ein allgemeines Multiplexermodul gemäß der vorliegenden Erfindung.
3A zeigt einen Ein-Bit-Ringbus 102, der auf einem integrierten Schaltungschip 104 ausgebildet ist, der eine ASIC sein kann, die eine in Unterabschnitten ausgebildete Schaltungsanordnung enthält. Der Ringbus 102 in 3A enthält M = 4 Zweiwege-Multiplexermodule (z. B. X = 2- oder 2:1-Multiplexermodule) 106-0, 106-1, 106-2 und 106-3. Jedes Multiplexermodul definiert einen E/A-Knoten, der über den Bus mit einem oder mit mehreren Unterabschnitten oder -schaltungen auf dem IC-Chip 104 gekoppelt sein kann. In einer IC mit einem N-Bit-breiten Bus ist das in 3A Gezeigte N Mal wiederholt, wobei jedes Signal ARB mit N Multiplexermodulen gekoppelt ist.
Jedes gezeigte Multiplexermodul besitzt zwei Eingangsports, einen Ausgangsport und einen Arbitrierungsport. Da der Multiplexer-Ausgangsport mit einem gewählten der zwei Eingangsports gekoppelt ist, sind die Multiplexermodule Zweiwege-Module, wobei die Kopplung durch den Zustand des an den Arbitrierungsport gekoppelten Signals bestimmt ist.
Beispielsweise besitzt der Multiplexer 106-0 einen ersten Eingangsport, der in der Weise gekoppelt ist, dass er ein vom Multiplexer 106-1 als ein Ausgangssignal (Dout1) geliefertes E/A-Signal Din0 empfängt. Der Multiplexer 106-0 besitzt einen zweiten Eingangsport, der in der Weise gekoppelt ist, dass er ein E/A-Signal LOCALout0 empfängt, das mit einem oder mit mehreren Unterabschnitten oder Schaltungen auf dem IC-Chip 104 gekoppelt sein kann. Außerdem besitzt der Multiplexer 106-0 einen Arbitrierungsport, der in der Weise gekoppelt ist, dass er ein Arbitrierungssignal ARB-0 empfängt, und einen Ausgangsport, der ein Aus gangssignal Dout0 mit einem Eingangsport an einem benachbarten Multiplexer, hier an dem Modul 106-3, koppelt.
Wie durch die Spannungssignalform in 3B gezeigt ist, ist Dout0 gleich Din0, wenn ARB-0 eine digitale "1" ist, während Dout0 gleich LOCALout0 ist, wenn ARB-0 eine digitale "0" ist. 4 zeigt eine allgemeine Implementierung des Multiplexermoduls 106-0, wie es zwei NMOS-Feldeffekt-Transistoren N4, N5 und einen Inverter I4 umfasst. Natürlich könnten andere Implementierungen verwendet werden einschließlich Implementierungen, die die Polarität des Arbitrierungssignalergebnisses derart in Dout invertieren, dass es Din0 ist, wenn ARB-0 eine "0" ist, während es LOCALout0 ist, wenn ARB-0 gleich "1" ist.
Obgleich die in 4 gezeigte Ausführungsform eine einseitig gerichtete Multiplexereinheit darstellt, erkennt der Fachmann auf dem Gebiet, dass stattdessen eine doppelt gerichtete Multiplexereinheit vorgesehen sein kann. Die Verwendung doppelt gerichteter Multiplexereinheiten ermöglicht, dass eine Ringbuskonstruktion gemäß der vorliegenden Erfindung doppelt gerichtet arbeitet. Somit könnte in Bezug auf 3A ein mit D_IN0 gekoppeltes Signal über den Ring zu LOCAL_OUT0 durchgelassen werden oder könnte ein mit LOCAL_OUT0 gekoppeltes Signal über den Ring zu D_IN0 durchgelassen werden.
An dieser Stelle werden Ähnlichkeiten und Unterschiede zwischen der Konfiguration eines Multiplexermodul-Ringbusses 102 gemäß 3A und einer Tristate-Puffermodul-Konfiguration gemäß 1A dargestellt.
Die Konfigurationen sind dadurch ähnlich, dass ein gewählter E/A-Knoten, der einem Modul zugeordnet ist, gemäß dem Zustand der Arbitrierungsauswahlsignale mit einem anderen Knoten gekoppelt werden kann, der einem anderen Modul zugeordnet ist. Beispielsweise wird in 3A ein Signal Din0 über den MUX 106-1, den MUX 106-2 und den MUX 106-3 durchgelassen, falls ARB-0 gleich "1" ist und ARB-1, ARB-2 und ARB-3 gleich "0" sind, wobei es an dem Knoten LOCALOUT0 des MUX 106-0 erscheint. Wie in 3A gezeigt ist, ist das gleiche Signal Din0 ebenfalls an den Knoten Din1, Din2 und Din3 vorhanden. Wie in 3A gezeigt ist, ist der Bus 102 an sich ein Ring.
Im Gegensatz zum Stand der Technik gemäß 1A ist jedoch die Ringbuskonfiguration aus 3A eine Punkt-zu-Punkt-Konfiguration, da das Ausgangssignal eines Moduls lediglich mit einem anderen Modul gekoppelt ist. Beispielsweise sieht der Ausgang vom Modul 106-0 den Eingang Din3 des Moduls 106-3 und nichts weiter. Die jedem Multiplexermodul zugeordnete interne Schaltungsanordnung trennt die Moduleingänge von der mit dem Modulausgang gekoppelten Lastimpedanz.
Die Ausgangstransistoren in jedem Multiplexermodul sehen eine kleinere Last Z_L als die Ausgangstransistoren in einem Tristate-Puffermodul im Stand der Technik. Während die Ausgangsimpedanz, die die Tristate-Pufferkonfiguration des Standes der Technik aus 1 sieht, etwa sechzehn Äquivalenzlasten ist, ist die Ausgangsimpedanz, die ein Multiplexermodul gemäß der vorliegenden Erfindung sieht, lediglich etwa vier Äquivalenzlasten. Die typische Signalübergangszeit für ein 2:1-Multiplexermodul ist etwa 500 ps, d. h. etwa zweimal so schnell wie die eines Tristate-Puffers des Standes der Technik.
Da die Multiplexermodule weniger stark belastet sind, können sie mit einer schnellen Spannungsanstiegsgeschwindigkeit arbeiten, die (da C_LΔV/Δt verringert ist) einen verringerten Ausgangsstrom nutzt. Im Ergebnis kann die metallische Leiterbahn, die den Buspfad zwischen den Multiplexermodulen bildet, bei einem gegebenen spezifischen Widerstand in Bezug auf die Breite einer metallischen Leiterbahn, die im Stand der Technik aus 1 verwendet wird, eine kleinere Breite besitzen. Beispielsweise kann eine typische Breite einer metallischen Leiterbahn, die zur Implementierung von 3A verwendet wird, lediglich 0,8 μm sein. Die Fähigkeit, schmalere metallische Leiterbahnen zu verwenden, schafft vorteilhaft eine höhere Flexibilität bei der Konstruktion des IC-Chipentwurfs und kann die kapazitive Last, die einer breiteren metallischen Leiterbahn zugeordnet ist, verringern.
Selbst dann, wenn die Summe des Betriebsstroms, den die vier in 3A gezeigten Multiplexermodule erfordern, gleich dem Betriebsstrom ist, den ein einzelnes freigegebenes Tristate-Puffermodul des Standes der Technik erfordert, oder ihn sogar übersteigt, ist die vorliegende Erfindung immer noch vorteilhaft. In der vorliegenden Erfindung wird der Ansteuerstrom unter den verschiedenen Multiple xermodulen verteilt, während im Stand der Technik der gesamte Ansteuerstrom von einem freigegebenen Tristate-Puffer geliefert wird. Im Ergebnis ist es leichter, Multiplexermodule für geringeren Strom zu fertigen als Tristate-Puffermodule, die einen hohen Strom verkraften.
Die Konkurrenz per se ist bei der vorliegenden Erfindung kein Problem. Selbst wenn in 3A mehr als ein Arbitrierungssignal ARB irgendwie gleichzeitig eingeschaltet (z. B. "1") ist, werden weder die ausgewählten Multiplexermodule noch die IC 104 beschädigt. Dies steht im Gegensatz zu dem, was sich bei der Konfiguration des Standes der Technik aus 1 ergeben kann, in der zwei (oder mehr) Tristate-Puffermodule mit hohem Ausgangsstrom versuchen können, einander anzusteuern.
Falls eine Quasi-Konkurrenz in der vorliegenden Erfindung zur gleichzeitigen Auswahl zweier oder mehrerer Multiplexermodule führt, kann der richtige Zustand "0" oder "1" des mit dem Bus 102 gekoppelten Bits fehlerhaft sein, wobei aber keine thermische Beschädigung an den Puffermodulen oder an der IC auftritt. Eine Quasi-Konkurrenz in einer Mehrbit-Buskonfiguration könnte eines oder mehrere Bits beschädigen (z. B. könnte eine "0" zu einer "1" werden oder umgekehrt), wobei aber eine Beschädigung an der IC nicht zwangsläufig auftritt.
Da die Konkurrenz oder Quasi-Konkurrenz kein Problem darstellt, das die IC 104 beschädigen oder zerstören kann, kann die vorliegende Erfindung leicht mit herkömmlichen Testprotokollen und mit herkömmlicher Testausrüstung getestet werden. Beispielsweise können im Gegensatz zu Techniken, die verwendet werden müssen, um zu versuchen, die IC 104 des Standes der Technik zu testen, Abtasttestprotokolle für den schnellen Test der IC 104 verwendet werden.
Obgleich 3A vier 2:1-Multiplexermodule zeigt, können zur Implementierung eines Busses so wenig wie zwei 2:1-Multiplexermodule verwendet werden. In Netzen verwendete Busse mit Ringtopologie können beispielsweise so viele wie zwanzig oder mehr 2:1-Multiplexermodule verwenden. Ferner können X:1-Schaltmodule anders als als herkömmliche Multiplexer-Schaltungen implementiert werden.
Wie angemerkt wurde, führt die Verwendung von 2:1-Multiplexern (z. B. X = 2) per Knoten zur Bildung eines einzigen Datenrings. Allerdings kann es für größere Busse mit vielen Lasten vorteilhaft sein, 3:1-Multiplexer (oder beliebig X:1-Multiplexer) zu verwenden. Die Erhöhung von X von 2 auf 3 erhöht die Last pro Multiplexer, da jeder Multiplexer daraufhin den in zwei Dimensionen ihm nächsten Knoten ansteuern muss. Allerdings verringert die Erhöhung von X die Gesamtzahl der Elemente in einem Busring.
Ein Beispiel einer solchen Anordnung ist ein Bus mit 16 Knoten, effektiv die Konfiguration aus 3A, viermal wiederholt, mit vertikal ausgerichteten Ringbussen, die durch jeden Knoten verlaufen. Obgleich jeder Knoten dann zwei Lasten (z. B. die benachbarte Last in der gleichen Ebene und die benachbarte Last "darüber") ansteuern müsste, verringert sich die weiteste Entfernung zwischen zwei Lasten. Die Verringerung erfolgt von 15 Knoten für einen einzigen Ringbus auf 6 Knoten, d. h. auf drei Knoten in der horizontalen Ebene und drei Knoten in der vertikalen Ebene.
Somit definiert eine X:1-Multiplexermodulkonfiguration im Allgemeinen einen X-dimensionalen Würfel. Für die 2:1-Multiplexermodulkonfiguration aus 3A ist X = 2, wobei eine zweidimensionale ebene Konfiguration definiert wird. Wenn X = 2 ist, ist das Ausgangssignal jedes Multiplexermoduls mit [X – 1] oder mit einem Eingang an einem benachbarten Modul gekoppelt. Falls X = 3 ist (z. B. falls 3:1-Multiplexermodule verwendet werden), würde eine dreidimensionale Würfelkonfiguration realisiert. In einer Dreiwegekonfiguration verzweigt jeder Multiplexer-Ausgang (Dout) zu [X – 1] oder 2 Eingängen an anderen der Module.
Zusammenfassend ermöglicht die Verwendung der Multiplexermodule, dass die vorliegende Erfindung leicht mit Multiplexer-Transistoren, die einen verhältnismäßig niedrigen Strom verkraften, implementiert wird. Die für die Implementierung der vorliegenden Erfindung erforderliche IC-Chipfläche übersteigt nicht die für die Implementierung einer herkömmlichen Tristate-Pufferkonfiguration mit der gleichen Anzahl von Eingangs/Ausgangs-Knoten erforderliche Chipfläche. Da jedes Multiplexermodul verhältnismäßig wenig Strom liefert oder zieht, kann die zur Implementierung des in 3A gezeigten Ringbusses verwendete metallische Leiterbahn dünner als im Fall für den im Stand der Technik aus 1 gezeigten Bus sein. Da keine Schäden infolge Konkurrenz auftreten, eignet sich die vorliegende Erfindung für schnelle Tests mit Standardtesttechniken und -ausrüstungen einschließlich der Abtastung.

Claims

System zum Koppeln von Daten zwischen M E/A-Knoten, wobei M eine ganze Zahl ≥ 2 ist, wobei das System umfasst: M Module (106), wovon jedes einen ersten Eingangsport (D_in), der mit einem Eingangsknoten gekoppelt ist, einen Arbitrierungsport (ARB), der mit einem Arbitrierungssignal gekoppelt ist, und einen Ausgangsport (D_out), der mit einem Ausgangsknoten gekoppelt ist, besitzt, wobei der Ausgangsport (D_out) mit dem ersten Eingangsport (D_in) desselben Moduls (106) gekoppelt ist, wenn das Arbitrierungssignal in einem ersten Zustand ist; und einen leitenden Bus (102), der eine elektrische Kopplung zwischen benachbarten Modulen schafft; wobei jedes Modul (106) einen zweiten Eingangsport (LOCAL_out) besitzt, der mit einem lokalen Ausgangsknoten gekoppelt ist; wobei der Ausgangsport (D_out) jedes Moduls (106) mit dem zweiten Eingangsport (LOCAL_out) desselben Moduls (106) gekoppelt ist, wenn das Arbitrierungssignal in einem zweiten Zustand ist; wobei die elektrische Kopplung, die durch den leitenden Bus (102) geschaffen wird, derart ist, dass der Eingangsknoten eines Moduls M_i mit dem Ausgangsknoten eines Moduls M_i+1 gekoppelt ist und der Eingangsknoten des Moduls M_M–1 mit dem Ausgangsknoten des Moduls M_i=0 gekoppelt ist, wobei i eine ganze Zahl 0 ≤ i ≤ M – 1 ist; wobei Signalzustände des Arbitrierungssignals, das mit jedem Modul (106) gekoppelt ist, einen Signalpfad auf dem leitenden Bus (102) zwischen einem gewünschten Eingangsknoten an einem Modul (106-0) und einem Ausgangsknoten an einem weiteren Modul (106-1) definieren, wobei die Module so gekoppelt sind, dass sie eine Punkt-zu-Punkt-Kopplung ergeben; dadurch gekennzeichnet, dass das System auf einer integrierten Schaltung gefertigt ist; die Module X:1-Multiplexereinheiten mit jeweils X Eingangsports sind, wobei der Ausgangsport jedes Moduls mit einem der X Eingangsports desselben Moduls entsprechend dem Arbitrierungssignal gekoppelt ist und die Module so verbunden sind, dass sie einen X-dimensionalen Würfel bilden, wobei X eine ganze Zahl > 2 ist.
System nach Anspruch 1, dadurch gekennzeichnet, dass X = 3 ist.
System nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass für jedes Modul (106) der Ausgangsport (D_out) des Moduls von den Eingangsports (D_in, LOCAL_out) des Moduls gepuffert ist.
System nach Anspruch 1, dadurch gekennzeichnet, dass jedes Modul (106) mit Metalloxidhalbleiter-Transistoren gefertigt ist.
System nach Anspruch 1, dadurch gekennzeichnet, dass wenigstens zwei Gruppen aus M Modulen (106) vorgesehen sind; wobei jedes Modul einen dritten Eingangsport, der mit einem zweiten Eingangsknoten gekoppelt ist, umfasst; wobei der Ausgangsport jedes Moduls mit dem dritten Eingangsport desselben Moduls gekoppelt ist, wenn das Arbitrierungssignal in einem dritten Zustand ist; und der Ausgangsknoten jedes Moduls mit einem Eingangsknoten jedes von zwei benachbarten Modulen gekoppelt ist, wodurch eine Verbindung in Gestalt eines dreidimensionalen Würfels zwischen den Modulen (106) gebildet wird.
Verfahren zum Koppeln von Daten zwischen M E/A-Knoten, wobei M eine ganze Zahl ≥ 2 ist, wobei das Verfahren die folgenden Schritte umfasst: Vorsehen von M Modulen (106), wovon jedes einen ersten Eingangsport (D_in), der mit einem Eingangsknoten gekoppelt ist, einen Arbitrierungsport (ARB), der mit einem Arbitrierungssignal gekoppelt ist, und einen Ausgangsport D_out, der mit einem Ausgangsknoten gekoppelt ist, besitzt, wobei der Ausgangsport (D_out) mit dem ersten Eingangsknoten (D_in) desselben Moduls (106) gekoppelt ist, wenn das Arbitrierungssignal in einem ersten Zustand ist; und jedes Modul (106) einen zweiten Eingangsport (LOCAL_out) besitzt, der mit einem lokalen Ausgangsknoten gekoppelt ist; Vorsehen eines leitenden Busses (102), der eine elektrische Kopplung zwischen benachbarten Modulen (106) schafft; Koppeln des Ausgangsports (D_out) jedes Moduls (106) mit dem zweiten Eingangsport (LOCAL_out) desselben Moduls (106), wenn das Arbitrierungssignal in einem zweiten Zustand ist; Schaffen der elektrischen Kopplung durch den leitenden Bus (102) in der Weise, dass der Eingangsknoten eines Moduls M_i mit dem Ausgangsknoten eines Moduls M_i+1 gekoppelt ist und der Eingangsknoten des Moduls M_M–1 mit dem Ausgangsknoten des Moduls M_i=0 gekoppelt ist, wobei i eine ganze Zahl 0 ≤ i ≤ M – 1 ist; und Definieren eines Signalpfades auf dem leitenden Bus (102) zwischen einem gewünschten Eingangsknoten an einem Modul (106-0) und einem Ausgangsknoten an einem weiteren Modul (106-1) mittels der Signalzustände des mit jedem Modul (106) gekoppelten Arbitrierungssignals, wodurch eine Punkt-zu-Punkt-Kopplung zwischen den so gekoppelten Modulen (106) geschaffen wird, gekennzeichnet durch Koppeln von Daten zwischen M E/A-Knoten auf einer integrierten Schaltung; und Schaffen von X:1-Multiptexereinheiten als die Module (106), wobei jede X:1-Multiplexereinheit X Eingangsports besitzt, und Koppeln des Ausgangsports jedes Moduls mit einem der X Eingangsports desselben Moduls entsprechend dem Arbitrierungssignal und Verbinden der Module, um einen X-dimensionalen Würfel zu formen, wobei X eine ganze Zahl > 2 ist.
Verfahren nach Anspruch 6, gekennzeichnet durch Wählen von X = 3.
Verfahren nach Anspruch 6 oder 7, gekennzeichnet durch Vorsehen eines Moduls (106) mit einem Ausgangsport (D_out), der von den Eingangspors (D_in, LOCAL_out) des Moduls gepuffert ist.
Verfahren nach Anspruch 6, 7 oder 8, dadurch gekennzeichnet, dass jedes Modul (106) mit Metalloxidhalbleiter-Transistoren gefertigt ist.