DE69633958T2

DE69633958T2 - Verfahren und Vorrichtung für Injektion von heissen Ladungsträgern

Info

Publication number: DE69633958T2
Application number: DE69633958T
Authority: DE
Inventors: Jeffrey Devin New Providence Bude; Mark Richard Summit Pinto; Kevin John Lebanon O'Connor
Original assignee: AT&T Corp
Current assignee: AT&T Corp
Priority date: 1995-05-25
Filing date: 1996-05-15
Publication date: 2005-12-22
Anticipated expiration: 2016-05-16
Also published as: US5659504A; EP0744754A3; KR100392855B1; EP0744754A2; US5838617A; JPH08330456A; DE69633958D1; EP0744754B1; KR960043250A

Description

Die Erfindung betrifft elektrisch programmierbare Festspeicherbauelemente (EPROMs und EEPROMs).
Ein nicht-flüchtiger Speicher ist ein Speichertyp, der gespeicherte Daten auch dann erhält, wenn keine Energie mehr vorhanden ist. Es gibt verschiedene Arten von nicht-flüchtigen Speichern, darunter Festspeicher (ROMs), programmierbare Festspeicher (PROMs), löschbare programmierbare Festspeicher (EPROMs) und elektrisch löschbare programmierbare Festspeicher (EEPROMs). Ein EPROM wird mit Ultraviolett-Licht gelöscht, ein EEPROM mit einem elektrischen Signal. Zum Schreiben von EPROMs und EEPROMs dient ein elektrisches Signal. In einem herkömmlichen Flash-EEPROM (wobei „Flash" darauf hinweist, dass sämtliche Zellen oder Sektoren von Zellen mit einem Mal gelöscht werden können) werden Speicherzellen gleichzeitig auf eine niedrige Schwellenspannung gelöscht und anschließend auf eine hohe Schwellenspannung programmiert, entweder individuell oder in kleinen Gruppen. EPROMs und EEPROMs werden üblicher Weise in Datenverarbeitungssystemen eingesetzt, die einen neu programmierbaren, nicht-flüchtigen Speicher benötigen. Zweckmäßiger Weise werden hier EEPROMs und EPROMs kollektiv als EPROMs bezeichnet.
Eine typische Bauelementstruktur von EPROMs ist der Polysilizium-Transistor mit Floating-Gate, hier als „schwimmendes Gate" oder „schwebendes Gate" bezeichnet. Eine typische Struktur mit schwimmendem Gate ist in 1 dargestellt. Wie aus 1 hervorgeht, befindet sich ein zwischen zwei Isolierschichten 20 und 60 befindliches Floating-Gate 10 zwischen dem Substrat 30 und der üblichen Gate-Auswahlelektrode 40. Die in 1 dargestellte Struktur ist über der Source 50 und dem Drain 70 des Substrats gestapelt oder geschichtet. Eine weitere EPROM-Struktur ist die sogenannte Split-Gate-Struktur, bei der der Abschnitt des schwimmenden Gates nur über dem Drain liegt, jedoch kein Ab schnitt des schwimmenden Gates über der Source liegt. Split-Gate-EPROM-Bauelementstrukturen sind in der US-A-5 349 220 von Hong beschrieben. Im Ergebnis muss bei EPROMs die Gate-Auswahlspannung kapazitiv in Reihe mit dem schwimmenden Gate gekoppelt werden, anstatt direkt an den darunter liegenden Kanal.
Es gibt n-Kanal- und p-Kanal-Bauelemente mit den oben erläuterten Strukturen. Bei n-Kanal-Bauelementen sind Source und Drain mit einem p-Dotierstoff dotiert, und das Substrat ist mit einem p-Dotierstoff dotiert. Bei p-Kanal-Bauelementen enthalten Source und Drain p-Dotierstoff, das Substrat enthält n-Dotierstoff. Bei Substraten auf Siliziumbasis, beispielsweise auf der Basis von Silizium oder Silizium-Germanium-(SiGe-)Legierungen ist Bor ein Beispiel für einen p-Dotierstoff, Beispiele für geeignete n-Dotierstoffe sind Arsen und Phosphor.
EPROMs werden programmiert, indem eine Menge von Vorspannungen an das in 1 dargestellte Bauelement gelegt wird. Die an dem Gate-Auswahlanschluss (im Folgenden als Steuergate bezeichnet) angelegte Spannung beträgt V_C, die an den Drain gelegte Spannung beträgt V_D und die an die Source gelegte Spannung ist V_S. Spannungsdifferenzen, typischerweise als Vorspannungen bezeichnet, die zwischen diesen verschiedenen Anschlüssen vorhanden sind, sind folgendermaßen angelegt: Zum Beispiel V_CS = V_C – V_S etc. Bei n-Kanal-Bauelementen dienen Schreibvorspannungen zum Einbringen zusätzlicher negativer Ladung in das schwimmende Gate, um dadurch die Zelle zu beschreiben. Wenn allerdings der aufgeladene Zustand als „nicht beschriebener" Zustand gewählt wird, löscht das Einbringen zusätzlicher negativer Ladung auf das schwimmende Gate die Zelle. Vorspannbedingungen, die dazu dienen, einen mehr negativen geladenen Zustand zu erzielen, unterscheiden sich von solchen Vorspannbedingungen, die dazu eingesetzt werden, den Ladezustand zu lesen oder einen mehr positiv geladenen Zustand zu erzeugen.
Diese Schreibvorspannungen sind typischerweise eine hohe Steuergate-Spannung (V_CS) und/oder eine hohe Drain/Source-Spannung (V_DS). Diese Programmierspannungen reichen aus, um einen Transfer von Elektronen aus der Masse des Bauelements (Kanal 80 und/oder Source 50 und/oder Drain 70) in das schwimmende Gate 10 zu veranlassen, wo sie eingefangen werden und damit das schwimmende Gate stärker negativ laden. Die Ladung wird in dem schwimmenden Gate 10 deshalb eingefangen, weil das schwimmende Gate von dem Gate-Auswahlanschluss 40 durch eine isolierende Oxidschicht 60 und von der Drain-Source-Substrat-Zone durch eine weitere dünne isolierende Oxidschicht 20 getrennt ist. Der Effekt des Einfangens von Elektronen an dem schwimmenden Gate besteht in einer Anhebung der Schwellenspannung (V_T) auf einen gewissen vorbestimmten Pegel. Darüber hinaus liegen diese Programmierspannungen außerhalb des Bereichs der normalen Lese-Vorspannbedingungen, so dass ein unbeabsichtigtes Schreiben während des Lesevorgangs nicht stattfindet.
EPROMs enthalten typischerweise ein Feld (Array) von Floating-Gate-Transistoren. Der V_T einer gegebenen Zelle lässt sich bestimmen mit Hilfe eines Leseverstärkers, wenn er gelesen und in seinen logischen Wert decodiert wird. In einem herkömmlichen Zwei-Zustands-Speicher beispielsweise wird ein hoher Wert V_T, der durch einen Schreibvorgang in der oben beschriebenen Weise erreicht wird, als logische Eins decodiert, und der Eigenwert V_T (der V_T eines Bauelements, in das nicht geschrieben wurde durch Hinzufügen einer negativen Ladung zu dem schwimmenden Gate 10) wird als logisch Null decodiert. Weil das schwimmende Gate isoliert ist, kann die Zelle programmiert bleiben oder gelöscht werden über bis zu zehn Jahren und noch länger.
Ein Verfahren, welches zum Einbringen negativer Ladung in das schwimmende Gate eingesetzt wird, ist die sogenannte "Channel Hot Electron Injection", also die Injektion von heißen Elektronen in den Kanal, im Folgenden mit CHEI abgekürzt. Ziel der CHEI ist es, Elektronen in dem Kanal auf ausreichend große Energien aufzuheizen, damit sie in das Leitungsband der Oxidschicht 20 gelangen, sie durchlaufen und in das schwimmende Gate 10 gelangen. Bei dem CHEI wird der das schwimmende Gate aufladende Elektronenstrom (I_F) eingeleitet durch den Elektronenstrom, der von der Source zu dem Drain fließt (I_DS). Geht I_DS gegen Null, so geht auch I_F gegen Null, und im Ergebnis wird nicht mehr negative Ladung in das schwimmende Gate eingebracht.
Um durch das CHEI eine ausreichend große Ladung zu erzeugen, damit das schwimmende Gate in einem vernünftigen Zeitraum aufgeladen wird, müssen die Elektronen in dem Bauelement so aufgeheizt werden, dass sie die Leitungsband-Energiebarriere zwischen Halbleiter und Oxid überwinden. Im Fall der Grenzfläche zwischen Silizium/SiO₂ beträgt diese Barriere etwa 3,2 eV. Diese „heißen Elektronen" werden deshalb als „heiß" bezeichnet, weil ihre Verteilung bezüglich der Energie einen größeren Anteil von Hochenergieträgern enthält, als im thermischen Gleichgewicht des Kristallgitters des Siliziumsubstrats enthalten sind. Die „heißen Elektronen" beziehen ihre Energie aus elektrischen Feldern und den Energieabfällen von potentieller Energie innerhalb des Bauelements.
Bei der CHEI bezieht ein gewisser Anteil der Elektronen, die von der Source 50 zum Drain 70 wandern (diese Elektronen sind ein Teil des als I_DS bezeichneten Drain-Source-Stroms) ausreichend Energie aus dem Potentialabfall zwischen Source und Drain, um an der Oxid-Grenzfläche 3,2 eV zu haben. Ein gewisser Anteil der heißen Elektronen des Kanals, die diese Energie aufweisen, gelangt in das Leitungsband der Oxidschicht 20 und wird zu dem schwimmenden Gate 10 transportiert. Ein sich von der Source zu dem Drain bewegendes Elektron gewinnt eine Energiemenge, die im Wesentlichen beschränkt wird durch den starken Feldpotentialabfall innerhalb des Kanals. Der starke Feldpotentialabfall in dem Kanal ist typischerweise geringer als die Summe der Source-Drain-Vorspannung (V_DS) und des installierten Potentials zwischen Kanal und Drain. Typischerweise überschreitet das installierte Potential des Kanals nicht den Wert von 0,3 V. Die Summe dieser Werte wird als E_max bezeichnet.
In Abwesenheit von Effekten wie der Elektron-Elektron-Streuung, bedeutet der Satz der Energieerhaltung, dass die Elektronen, die durch den Potentialabfall E_max fallen, eine Energiemenge aufnehmen können, die höchstens dem Abfall der Potentialenergie gleicht, bei dem es sich um das Produkt von E_max und der Elektronenladung handelt (q, wobei q die Elektronenladung in Coulomb ist). (Zum technischen Hintergrund sei angemerkt, dass ein elektrisches Potential die Einheit V besitzt. Fällt ein Elektron durch einen Potentialabfall von V, nimmt es Energie (q × V) auf, ausgedrückt in eV). Die Effekte der Elektron-Elektron-Streuung sind typischerweise deshalb nicht signifikant, weil die zur Elektroneninjektion in das schwimmende Gate betragende Energie 3,2 eV beträgt und nur sehr wenige Elektronen diesen Energieschwellenwert durch derartige Effekte erreichen.
Ein Wert V_DS von 3,2 V sorgt derzeit nicht für eine negative Aufladung des schwimmenden Gates (was hier als das "Schreiben" bezeichnet wird) innerhalb einer praktikablen Zeitspanne. Eine praktikable Zeitspanne beträgt derzeit 1 ms oder weniger. Bei den derzeitigen Bauelementen müssen mindestens 5 V in das Bauelement eingegeben werden zur Erzielung eines starken Feldpotential-Energieabfalls in dem Kanal, um die erforderlichen 3,2 eV oder einen darüber liegenden Wert zu erreichen. Sogar noch höhere Spannungen sind erforderlich, wenn kürzere Schreibzeiten erwünscht sind.
Die US-A-5 349 220 zeigt ein Split-Gate-Halbleiterbauelement auf einem schwach dotierten Substrat, umfassend eine Source-Zone und eine Drain-Zone in dem Substrat an dessen Oberfläche, eine auf dem Substrat niedergeschlagenen dielektrischen Schicht, eine auf der dielektrischen Schicht gebildeten Floating-Gate-Elektrode, zusätzlichem dielektrischen Material, was auf die Oberfläche der Floating-Gate-Elektrode niedergeschlagen ist, einer auf der Oberfläche des zusätzlichen dielektrischen Materials niedergeschlagenen Gate-Elektrode und einer Hochspannungs-Erzeugungseinrichtung zum Anlegen einer Spannung an das Steuergate.
Die US-A-5 412 603 zeigt ein Verfahren zum Programmieren einer Floating-Gate-Speicherzelle in einem nicht-flüchtigen, als integrierte Schaltung ausgebildeten Speicher mit einem Referenzspannungsanschluss und einem Speisespannungsanschluss, wobei die Zelle einen Drain, eine Source und ein Steuergate aufweist. Das Verfahren umfasst: Das Anlegen einer ersten Spannung an die Source der Speicherzelle, wobei die erste Spannung geringer ist als die Spannung als dem Referenzspannungsanschluss; das Anlegen einer zweiten Spannung an den Drain der Speicherzelle, wobei die zweite Spannung größer als die Spannung an dem Spannungsversorgungsanschluss ist; und das Anle gen einer dritten Spannung an das Steuergate, wobei die dritte Spannung größer ist als die Spannung am Referenzspannungsanschluss.
Gemäß der vorliegenden Erfindung wird ein n-Kanal-Halbleiterbauelement geschaffen, welches auf einem Substrat ausgebildet ist und umfasst: Eine Source-Zone und eine Drain-Zone in dem Substrat; eine auf dem Substrat niedergeschlagene dielektrische Schicht, eine schwimmende Gate-Elektrode, die auf der dielektrischen Schicht ausgebildet ist, wobei zumindest ein Abschnitt der schwimmenden Gate-Elektrode über der Drain-Zone liegt, ein zusätzliches dielektrisches Material, das auf der Oberfläche der schwimmenden Gate-Elektrode gebildet ist, und eine Steuergate-Elektrode, die auf dem zusätzlichen dielektrischen Material gebildet ist, gekennzeichnet durch eine Einrichtung zum negativen Laden des schwimmenden Gates, mit einer Einrichtung zum Anlegen einer negativen Substrat-Source-Vorspannung (V_B – V_S) von etwa 0,5 V oder noch stärker negativ, einer Einrichtung zum Anlegen einer Steuergate-Source-Vorspannung (V_C – V_S) von etwa 10 V oder weniger, und einer Einrichtung zum Anlegen einer Drain-Source-Vorspannung (V_D – V_S) von weniger als etwa 5 V an das Bauelement, wobei der das schwimmende Gate aufladende Strom eingeleitet wird durch den von der Source zum Drain fließenden Elektronenstrom.
Erfindungsgemäß wird ein Verfahren zum Aufladen eines n-Kanal-Floating-Gate einer Speicherzelle mit einer Source, einem Drain, einem Steuergate, einem Floating-Gate und einem Substrat geschaffen, gekennzeichnet durch: Anlegen einer Spannung an den Drain-Anschluss der Zelle, um eine positive Vorspannung von weniger als etwa 5 V zwischen dem Drain und der Source zu bewirken; Anlegen einer Spannung an den Steuergate-Anschluss der Zelle, um eine positive Vorspannung von etwa 10 V oder weniger zwischen dem Steuergate und der Source zu erreichen; und Anlegen einer negativen Spannung an das Substrat, um eine negative Vorspannung von mindestens etwa –0,5 V zwischen dem Substrat und der Source zu erreichen, wobei der das Floating-Gate aufladende Strom eingeleitet wird durch den Elektronenstrom von der Source zu dem Drain.
Gegenstand der vorliegenden Erfindung sind elektrisch programmierbare Speicherbauelemente wie z. B. EPROMs und EEPROMs sowie ein Verfahren zum Einbringen negativer Ladung in das schwimmende Gate dieser Bauelemente unter Verwendung der am Kanal eingeleiteten Sekundärelektroneninjektion (CISEI; Channel Initiated Secundary Electron Injection). Bei der CISEI wird ebenso wie bei der CHEI der das schwimmende Gate aufladende Strom I_F eingeleitet durch den Elektronenstrom von der Source zu dem Drain, so dass I_F gegen Null geht, wenn I_DS gegen Null geht. Allerdings reicht die Menge der CISEI, die durch den erfindungsgemäßen Prozess erzeugt wird, dazu aus, das schwimmende Gate in etwa 1 ms oder weniger aufzuladen, wenn an das Bauelement ein Wert V_DS von weniger als 5 V gelegt wird; dies deshalb, weil die Anzahl von Hochenergieelektronen, die durch die CISEI erzeugt werden, nicht beschränkt ist auf die Spannungsdifferenz V_IS – V_IS. Die CISEI verwendet die Sekundärelektronen, die durch Aufprall-Ionisierungsrückkopplung aufgeheizt werden. In einer bevorzugten Ausführungsform beträgt V_DS weniger als etwa 3,3 V.
Erfindungsgemäß wird eine Umgebung geschaffen, in welcher Sekundärelektronen durch Aufprall-Ionisationsrückkopplung mit höherer Frequenz als in herkömmlichen Bauelementen erhitzt werden. Dieser Prozess wird eingeleitet durch Aufprall-Ionisation im Kanal des Bauelements. Elektrische Felder und Energieabfälle von potentieller Energie (kollektiv als "Felder" bezeichnet), die nicht-parallel zum Elektronenstrom in dem Kanal verlaufen, werden in dem Bauelement zu diesem Zweck ausgenutzt. Zweckmäßigerweise werden diese Felder als Vertikalfelder bezeichnet. Beispiele für diese Felder beinhalten das Feld zwischen dem Substrat und dem Drain und das Feld zwischen dem Substrat und der Oxid-Grenzfläche in der Nähe der Drain-Kante. Dies steht im Gegensatz zu herkömmlichen Bauelementen, in denen die Elektronen ihre Energie aus den elektrischen Feldern und Potentialabfällen gewinnen, deren Richtung parallel zum Elektronenstrom in dem Kanal verläuft. Erfindungsgemäß werden die Vertikalfelder und die Lageenergieabfälle in dem Bauelement dadurch gesteigert, dass das Substrat mit einer negativen Spannung (V_B) vorgespannt wird. Wenn der Wunsch besteht, negative Ladung in das schwimmende Gate einzubringen (z. B. dann, wenn an dem schwimmenden Gate geschrieben werden soll), ist es vorteilhaft, wenn der Drain gegenüber der Source vorgespannt wird (VDS) auf etwa 1,1 V bis etwa 3,3 V, und das Substrat gegenüber der Source (VBS) auf etwa –0,5 V bis etwa –3 V vorgespannt wird. In einer bevorzugten Ausführungsform gilt: Vs = 0 V; 1,1 V ≤ V_D ≤ 3,3 V; und –3 V ≤ V_B ≤ –0,5 V.
In einer anderen Ausführungsform der Erfindung werden die elektrischen Vertikalfelder in der Nähe der Übergänge von Drain/Kanal und Drain/Substrat zusätzlich gegenüber herkömmlichen EPROMs durch Modifizieren der Bauelementstruktur gesteigert. Um dies zu erreichen, kommen zahlreiche unterschiedliche Maßnahmen in Betracht. Beispielsweise wird die Substratdotierung in der Nähe des Drain/Substrat-Übergangs verstärkt. Bei einer anderen Ausführungsform ist die Gate-Oxid-Dicke in etwa 10 nm oder weniger, und die flachen Drain-Übergänge betragen etwa 0,1 Mikrometer oder weniger, gemessen von der Oxid-Grenzfläche aus. Dies verstärkt das vertikale Feld in dem Bauelement, was wiederum den Rückkopplungs-Aufheizprozess bei der CISEI beschleunigt und die Felder parallel zu dem Kanal verstellt, und dies wiederum steigert das Auftreten von Aufprall-Ionisation von Kanalelektronen, was der Mechanismus ist, der die CISEI einleitet. Die flachen Übergänge verkürzen außerdem die Entfernung, die die Sekundärelektronen zum Erreichen der Oxid-Oberfläche zurücklegen müssen. Je kürzer die Entfernung ist, die die Sekundärelektronen zu der Oxid-Barriere zurücklegen müssen, desto größer ist die Wahrscheinlichkeit, dass die Sekundärelektronen ausreichend Energie behalten, um die Oxid-Barriere zu überwinden und das schwimmende Gate zu laden.
In einer anderen Ausführungsform der Erfindung ist die aktive Zone des Bauelements, in der der Kanal, die Source und der Drain ausgebildet sind, ein Werkstoffbandlücke als Silizium. Werkstoffe mit geringerer Bandlücke besitzen niedrigere Schwellenenergien für die Aufprall-Ionisation, und folglich kommt es bei einem speziellen Wert von V_DS zu mehr Kanal-Aufprall-Ionisation und Aufprall-Ionisationsrückkopplung in diesen Werkstoff mit schmalerer Bandlücke als in Silizium. Beispiele für geeignete Werkstoffe beinhalten Legierungen aus Silizium und Germanium. Vorteilhaft ist, wenn die Bandlücken- Diskontinuitität zwischen diesen Werkstoffen nur im Valenzband, nicht aber im Leitungsband vorliegt.
Diese Modifikationen der Bauelementstruktur werden in Verbindung mit dem Anlegen einer Substrat-Vorspannung an das Bauelement benutzt, wenn das Bauelement im Schreibmodus arbeitet.
Bei dem erfindungsgemäßen Prozess wird ein EPROM oder EEPROM mittels CISEI beschrieben durch Anlegen einer negativen Substrat-Source-Vorspannung (V_BS) and as EEPROM nur im Schreibmodus. Bei einer Ausführungsform beträgt V_BS etwa –0,5 V bis etwa –3 V. Im Schreibmodus ist der Wert von V_DS, der an das Bauelement gelegt wird, niedriger als 5 V. Es ist vorteilhaft, wenn V_DS etwa 1,1 V besitzt als 3,3 V beträgt. Vorteilhaft ist es, wenn V_CS einen Wert von 10 V oder weniger besitzt. Bei einer bevorzugten Ausführungsform wird das schwimmende Gate in einer Zeit von 1 ms oder weniger negativ aufgeladen, wenn die Steuergate-Spannung V_CS kleiner als V_DS ist oder dem Wert gleicht.
Kurze Beschreibung der Zeichnungen
1 ist eine Schnittansicht einer zum Stand der Technik zählenden Flash-Speicherzelle.
2 ist eine Schnittansicht einer Flash-Speicherzelle mit einer an das Substrat angelegten Vorspannung.
3 ist eine Schnittansicht einer Flash-Speicherzelle mit einer stark p-dotierten Zone am Drain-Substrat-Übergang.
4 ist eine Schnittansicht einer Flash-Speicherzelle mit einer flachen Drain-Verlängerung.
5 ist eine Schnittansicht einer Flash-Speicherzelle, in der das Substrat eine Zweischichtstruktur aus p-dotiertem SiGe über p-dotiertem Silizium ist.
6 ist eine schematische Darstellung eines Feldes aus EPROM-Zellen gemäß der Erfindung.
7 ist eine grafische Darstellung des Gate-Stroms gegenüber V_DS bei verschiedenen Substrat-Vorspannung (V_B) für einen MOSFET mit einer Kanallänge von 0,5 μm.
8 ist eine grafische Darstellung des Gate-Stroms gegenüber V_DS bei verschiedenen Werten von V_B bei einem MOSFET mit einer Kanallänge von 0,4 μm und einer Gate-Oxid-Dicke von etwa 60 Å.
9 ist eine grafische Darstellung des Gate-Stroms gegenüber V_DS bei verschiedenen Werten von V_B für ein MOSFET-Bauelement mit einem dotierten Bor-Halo am Drain-Substrat-Übergang.
Detaillierte Beschreibung
Gegenstand der Erfindung sind Bauelemente mit Floating-Gate, also schwimmendem oder schwebendem Gate (z. B. EPROMs), die die CISEI dazu verwenden, negative Ladung auf das schwimmende Gate zu bringen und dadurch die EPROMs zu "beschreiben". Zweckmäßigerweise wird das Einbringen von negativer Ladung in das schwimmende Gate hier als Beschreiben des oder als Einschreiben in die EPROMs bezeichnet. Da aber EPROMs programmierbare Ladungsspeicherelemente sind, weisen sie eine allgemeinere Anwendungsmöglichkeit auf als einfaches "Laden" und "Entladen". Beispielsweise können zwei oder mehr verschiedene Ladungsmengen in einer einzelnen Zelle gespeichert, aus ihr ausgelesen und decodiert werden. Es können Analogsignale als Kontinuum von Ladungsmengen oder -pegeln gespeichert werden, so dass EPROMs in Anwendungen mit neuronalen Netzwerken und als Analog-Datenspeicher verwendet werden können. Darüber hinaus könnte zusätzliche Ladung eingebracht werden, um den Ladungspegel am schwimmenden Gate zu korrigieren. Eine solche Korrektur könnte dann notwendig sein, wenn der Ladungspegel sich durch eine Fowler-Nordheim-Tunnelauslöschung eingestellt hat. Die Bezugnahme auf "Schreibimpuls" bezieht sich hier also auf eine Menge von Spannungen, die für eine Zeitspanne angelegt werden, die typischerweise weniger als 1 Sekunde an dem Drain, der Source, dem Steuergate und dem Substrat eines EPROMs beträgt, um eine negative Spannung auf das schwimmende Gate zu bringen. "Schreiben" und "Schreiboperation" bedeuten die Ausführung des Schreibimpulses gemäß obiger Definition. Gegenstand der Erfindung ist außerdem ein Verfahren zum Schreiben in EPROMs unter Verwendung der CISEI. CISEI ist die Kombination von drei aufeinanderfolgenden Ereignissen: Als Erstes werden heiße Kanalelektronen e1 in den Drain injiziert, wo sie durch Aufprall zu einer Ionisierung führen, so dass niedrig energetische Elektronen-Loch-Paare (e2, h2) entstehen. Der von den Kanalelektronen gebildete Strom wird durch I_e1, bezeichnet (und entspricht etwa dem Source-Drain-Strom I_DS). Die Ströme der Elektronen, e2, und der Löcher, h2, die durch die Aufprall-Ionisierung erzeugt werden, werden mit I_e2 bzw. I_h2 bezeichnet. Die folgende Beziehung zwischen den Strömen wird definiert durch die Gleichung: Ih2 = Ie2 = M1 × Ie1.
Die Löcher h2 werden von den Feldern in der Drain-Substrat-Zone erhitzt und in das Substrat injiziert, wo sie mittels Aufprall wieder zur Ionisierung unter Bildung von Elektronen-Loch-Paaren, e3, h3, führen. Die e2-Elektronen verlassen den Drain, besitzen aber (für V_DS von weniger als 5 V) keine ausreichende Energie, um die Si/SiO₂-Leitungsband-Energiebarriere zu überwinden und das schwimmende Gate aufzuladen. Der Strom der e3-Elektronen, der durch die Aufprall-Ionisierung der h2-Löcher gebildet wird, wird mit I_e3 bezeichnet. Die Beziehung zwischen I_e3 und dem h2-Löcherstrom wird durch folgende Gleichung definiert: Ih3 = Ie3 = M2 × Ih2.
Die e3-Elektronen werden entweder in den Drain injiziert oder diffundieren zu der Oxid-Grenzfläche, oder aber sie fallen durch den Vertikal-Potentialabfall und erreichen die Oxid-Grenzfläche. In jedem Fall besitzen einige der Elektronen eine ausreichende Menge Energie, um die Oxid-Barriere zu überwinden und in der Lage zu sein, in das schwimmende Gate injiziert zu werden. Dieser Prozess setzt sich fort bei Aufprall-Ionisierung der e3-Elektronen, was in der Folge zu Elektronen-Loch-Paaren führt (e4, h4; e5, h5; etc.). Zur einfachen Bezugnahme werden e2, e3, e4 etc. als "Sekundärelektronen" bezeichnet. Dieser oben beschriebene Prozess mit den abwechselnden Ereignissen von Elektronen- und Loch-Aufprall-Ionisierung, was zu der Entstehung von e2, e3, e4, etc. und h2, h3, h4, etc. führt, wird als "Aufprall-Ionisierungsrückkopplung" bezeichnet. Die Erzeugung von heißen Sekundärelektronen aufgrund dieses Prozesses wird als "Erhitzen durch Aufprall-Ionisierungsrückkopplung" bezeichnet.
Wie bereits oben angemerkt, steht der Strom dieser Sekundärelektronen (I_e2, I_e3, etc.) in Beziehung zu dem Strom der vorausgehenden Erzeugung von Sekundärlöchern mit einem Multiplikator, z. B. I_e3 = M₂ × I_h2. Wenn das Bauelement nicht auf Durchbruch vorgespannt ist (das ist eine Bedingung, gemäß der |M₁| ≥ 1, |M₂| ≥ 1, etc.), so wird in das schwimmende Gate vornehmlich mit e3-Elektronen geschrieben. Typischerweise werden Bauelemente gemäß der Erfindung auf Durchbruch vorgespannt, wenn V_DS mehr als etwa 9 V beträgt, obschon dieser Durchbruch-Schwellenwert abnimmt, wenn die Dotierung des Drain-Substrat-Übergangs zunimmt.
Der Gesamtstrom von e3-Elektronen, die das Bauelement verlassen, ist das Produkt aus dem Source-Drain-Strom (I_DS), M₁ und M₂. Der Gate-Strom I_G ist ein gewisser Bruchteil T dieses Produkts. Dieser Bruchteil T enthält die Wahrscheinlichkeit, dass ein gegebenes e3-Elektron die Oxid-Grenzfläche erreicht, die Wahrscheinlichkeit dafür, dass es, falls es die Grenzfläche erreicht, die Oxid-Leitungsbandbarriere überwindet, und die Wahrscheinlichkeit dafür, dass es das schwimmende Gate erreicht, nachdem es die Oxid-Leitungsbandbarriere überwunden hat. Aufgrund dieser mathematischen Beziehung ist der Floating-Gate-Strom I_F das Produkt (I_DS) × (M₁) × (M₂) × (T).
EPROMs sowie Verfahren zur Herstellung dieser Bauelemente sind dem Fachmann geläufig. Die vorliegende Erfindung befasst sich mit Verfahren zum Vorspannen von EPROMs und mit Modifikationen an herkömmlichen n-Kanal-EPROM- und -EEPROM-Strukturen zur Erzielung des angestrebten Effekts.
Verfahren zum Herstellen der gesamten EPROM- oder EEPROM-Bauelemente werden hier nicht diskutiert. Die besonderen Merkmale, durch deren Einsatz die gewünschten Modifikationen an der Struktur herkömmlicher EPROMs vorgenommen werden, sollen hier beschrieben werden.
Die erfindungsgemäßen Bauelemente zeigen einen verstärkten Effekt durch die Aufheizung aufgrund der Aufprall-Ionisierungsrückkopplung auf eine Anzahl unterschiedlicher Weisen. Beispielsweise ist in 2 das EEPROM gemäß der Erfindung dargestellt. Das EEPROM in 2 besitzt eine gestapelte oder geschichtete Gate-Struktur eines Doppel-Polysilizium-MOSFETs (Metall-Oxid-Halbleiter-Feldeffekttransistor). Der EEPROM nach 2 besitzt ein Substrat 100, eine Source-Zone 110, eine Drain-Zone 120, einen Kanal 130, ein Floating-Gate, d. h. ein schwimmendes Gate 140, und ein Steuergate 160, wie man es in üblichen EEPROMs findet. Das schwimmende Gate 140 ist eine Schicht aus Polysilizium, die gegenüber dem Substrat 100 und dem Steuergate 160 durch eine erste Schicht aus Siliziumdixoid 150 bzw. eine zweite Schicht aus Siliziumdixoid 170 isoliert ist. Die erste Schicht aus Siliziumdixoid 150, ist ausreichend dünn, d. h. hat eine Dicke von etwa 100 A oder weniger, damit Elektronen durch Fowler-Nordheim-(FN)Tunneln oder durch Heißelektronen-Injektion hindurch gelangen können.
Die Source-Zone 110 ist an eine Spannungsquelle (V_S) 175, die Drain-Zone 120 ist an eine Spannungsquelle (V_D) 176 angeschlossen. Das Steuergate 160 ist an einen Spannungserzeuger (V_C) 177, und das Substrat ist an eine Spannungsquelle (V_B) 178 angeschlossen. Um in das schwimmende Gate 140 unter Ausnutzung des CISEI-Mechanismus Elektronen zu injizieren, ist es von Vorteil, das Bauelement in folgender Weise vorzuspannen: 1,1 V ≤ V_DS ≤ 3,3 V; und –3 V ≤ V_BS ≤ –0,5 V. Bei einer Ausführungsform hat die Versorgungsspannung einen Referenzwert von 0 V.
Wie für den Fachmann ersichtlich ist, hängt die Stärke von V_CS, die zum negativen Aufladen des schwimmenden Gates benötigt wird, von der kapazitiven Kopplung zwischen dem schwimmenden Gate und dem Steuergate ab. Dies wiederum hängt ab von der Struktur und der Geometrie des Isolators zwischen dem schwimmenden Gate und dem Steuergate sowie der Struktur und der Geometrie des schwimmenden Gates und des Steuergates selbst. Bei dem erfindungsgemäßen Bauelement und Prozess ist es von Vorteil, wie die an das Steuergate angelegte Spannung 10 V oder weniger beträgt, falls V_DS und V_BS die oben beschriebenen Werte haben. Bei einer Ausführungsform ist V_CS kleiner oder gleich V_DS. Es ist von Vorteil, wenn das in 2 gezeigte Bauelement unter folgenden beispielhaften Bedingungen betrieben wird:
Bei der oben beschriebenen Ausführungsform ist der kleinste Wert V_D (etwa 1,2 V) nahezu die temperaturabhängige Bandlückenenergie von Silizium. Um also eine Aufprall-Ionisierung in der Kanalzone 130 oder der Drain-Zone 120 des in 2 dargestellten Bauelements zu erreichen, müssen in dem Kanal befindliche Elektronen zumindest dieses Potential erreichen. Obschon die Anmelder sich nicht auf eine spezielle Theorie festlegen lassen möchten, verhält es sich wohl so, dass, weil die positive Vorspannung als Ergebnis der Beziehung zwischen V_D, V_S und V_B gemäß obigen Angaben vorliegt, die oben beschriebenen Sekundärelektronen e2 den Drain über V_D verlassen, während die Sekundärlöcher h2 durch Diffusion und Driften durch die Drain-Substrat-Verarmungszone des Bauelements, die die Zone an der Grenze zwischen dem Drain 120 und dem Substrat 100 ist, zu dem Substrat 100 zurückkehren. Die Löcher h2 werden auf höhere Energien gebracht durch die Potentialdifferenz zwischen dem Drain und dem Substrat, die sich aus der positiven Differenz zwischen V_DS und V_BS ergibt, was die h2-Löcher dazu bringt, zu einer weiteren Aufprall-Ionisierung zu führen. Die aus dieser Aufprall-Ionisierung entstehenden Elektronen fließen entweder zurück in den Drain aufgrund der positiven Vorspannung V_DS – V_BS und werden dann weiter erhitzt durch den Potentialabfall zwischen dem Drain 120 und dem Substrat 100, oder sie kehren in die Kanalzone 130 zurück, wo sie zusätzlich Energie erhalten durch den vertikalen Potentialabfall in dem Kanal, was durch V_BS gesteigert wird.
Eine alternative Ausführungsform der Erfindung ist in 3 dargestellt. Bei dieser Ausführungsform beträgt die maximale p-Dotierung am Drain-Substrat-Übergang in der Zone 165 mindestens etwa 5 × 10¹⁷/cm³. Bor ist ein Beispiel für einen geeigneten p-Dotierstoff. Es ist vorteilhaft, wenn die p-Dotierung am Drain-Substrat-Übergang relativ groß ist, hingegen in der Kanalzone des Substrats nahe der Oxid-Grenzfläche und anderen Zonen des Substrats relativ gering ist. Ein beispielhaftes Verfahren zum Steigern der p-Dotierstoffkonzentration im Kanal besteht darin, eine sogenannte "Halo"-Implantierung oder eine "p-Pocket"-Implantierung zu bilden. Ein beispielhaftes Verfahren zum Einbringen einer p-Pocket-Implantierung in die Grenzzone Substrat/Drain des Bauelements ist offenbart in Oshima, Y. et. al., "Process and Device Technologies for 16 MBit EPROMs With Large-tilt-angle Implanted P-Pocket Cell", IEDM Tech. Dig., 90, Seiten 95–98 (1990).
Dotierstoffdichten vom p-Typ von mindestens etwa 5 × 10¹⁷/cm³ an der Drain/Substrat-Zone verstärkten das elektrische Feld, das sich an der Grenze zwischen dem Drain und dem Substrat ausbildet, wenn zwischen Drain und Substrat eine positive Vorspannung gelegt wird. Dies verstärkte Feld bewirkt eine Zunahme von M₁, M₂, etc., und von T, was zu einem verstärkten Injektionsstrom in das schwimmende Gate, I_F, führt. Ein EEPROM mit dieser Struktur beschreibt das schwimmende Gate innerhalb von 1 ms oder weniger unter folgenden Bedingungen:
V_S = 0; V_B = 2,5, V_C = 2,5, und 2,5 ≤ V_D ≤ 3.
Eine weitere Ausführungsform eines erfindungsgemäßen EEPROMs ist in 4 gezeigt. Bei dem in 4 gezeigten EEPROM ist das Dotierstoffprofil der Drain-Zone 230 derart modifiziert, dass der Drain-Substrat-Übergang um weniger als 0,1 μm unterhalb der Oxid-Grenzfläche liegt. Der flache Drain-Substrat-Übergang schafft einen kurzen e3-Kühlabstand, der die Wahrscheinlichkeit T für eine Elektroneninjektion in das schwimmende Gate erhöht. Die Drains bei den EEPROMs dieser Ausführungsform sind mit einem üblichen n-Dotierstoff bei derartigen Bauelementen dotiert, Beispiele hierfür sind Arsen und Phos phor. Es ist vorteilhaft, wenn die kleinste Dotierstoffkonzentration in der Drain-Zone etwa 5 × 10¹⁹/cm³ beträgt.
Eine weitere Ausführungsform eines erfindungsgemäßen EEPROMs ist in 5 gezeigt. Bei dieser Ausführungsform ist die Substrat-Zone 400 aus zwei unterschiedlichen Werkstoffen gebildet. Die untere Zone ist p-Silizium 401, ein für EEPROM-Substrate übliches Material. Die aktive Bauelement-Zone 402 besteht aus einer Siliziumlegierung mit einer Bandlücke, die schmaler ist als die des reinen Siliziums. Das Bauelement wird in der oben angegebenen Weise vorgespannt. Beispiele für geeignete Legierungen enthalten Silizium-Germanium (SiGe). Der n-Drain 430 und die Source-Zone 410 werden in der übrigen p-SiGe-Zone 402 ausgebildet. Die SiGe-Zone 402 erstreckt sich bis zu einer Tiefe von mindestens etwa 0,02 μm unter den Drain-Übergang. Vorteilhaft ist es, wenn die Diskontinuitität der Bandlücke zwischen dem Siliziumsubstrat und der Siliziumlegierung in der aktiven Bauelement-Zone im Valenzband liegt. Außerdem kommt in Betracht, dass die SiGe-Zone 402 die Drain-Zone 430 und ein Teil des Kanals 480 ist, nicht jedoch die Source-Zone 410.
Weil die erfindungsgemäßen Bauelemente die Drain-Substrat-Vorspannung dazu nutzen können, Einfluss zu nehmen auf die Elektroneninjektion in das Substrat, können die Bauelemente selektiv durch Variieren der Substratspannung freigegeben oder gesperrt werden, um ein Bauelement oder einen speziellen Block von Bauelementen zu erhalten. In einem Array von EEPROM-Zellen 600 beispielsweise, das in 6 gezeigt ist, ist dieses Array in zwei Blöcke 601 und 602 aufgeteilt. Die Substratverbindungen 610 zu einem speziellen Block sind üblicherweise an einen Blockausfallanschluss 611 und 612 für Blöcke 601 bzw. 602 angeschlossen. Die Blockausfallanschlüsse 611 und 612 sind voneinander getrennt, und folglich kann die Substratspannung in dem einen Block anders moduliert werden als die Substratspannung in den übrigen Blöcken. Die Blöcke 601 und 602 haben gemäß Darstellung jeweils zwölf EEPROM-Zellen 600, wie allerdings durch die gestrichelte Linie angedeutet ist, können viel mehr Zellen in das Array einbezogen werden.
Das Feld oder Array aus EEPROM-Zellen ist in drei Reihen 620, 621 und 622 aufgeteilt. Die Zellen in jeder Reihe werden über Wortleitungen 630, 631 bzw. 632 ausgewählt. Jede Wortleitung ist mit auf Maße gelegten Source-Knoten 640, 641 bzw. 642 ausgestattet, die einen Stromrückweg bilden. Die Drains 650 der Zellen 600 innerhalb jeder Spalte von Zellen 645 sind an eine Bit-/Datenleitung 650 angeschlossen.
Um das in 6 gezeigte Array im herkömmlichen Schreibmodus zu betreiben, bei dem die Source-Knoten auf einer Referenzspannung von 0 V liegen, ist bei einer der Wortleitungen (die Wortleitungs-Versorgungsspannung für die Steuergates der Zellen in dem Array) bei einem Steuergate das Substratpotential V_CB auf einem sehr hohen Wert von etwa 12 bis etwa 20 V eingestellt. Die Bit-Leitungen zu den zu programmierenden Zellen (d. h. das aufzuladende schwimmende Gate) erhält eine Spannung von etwa 6 V bis etwa 18 V. Wenn bei dieser Ausgestaltung eine Spannung an zwei oder mehr Leitungen gelegt wird, werden sämtliche Zellen an der Schnittstelle der ausgewählten Bit-Leitungen und der ausgewählten Wortleitung programmiert. Es gibt keine Möglichkeit, bei einer solchen Anordnung eine Zelle von der Auswahl auszuschließen. Da die Bauelemente gemäß der Erfindung nur programmiert werden, wenn die Substratspannung –0,5 V beträgt oder einen noch stärker negativen Wert hat, lässt sich eine Zelle in einem speziellen Block dadurch abwählen, dass die Substratspannung für den Block angehoben wird (d. h. in Richtung positiver Werte verändert wird), in welchem sich die abzuwählende Zelle befindet.
Obschon das Bauelement und das Verfahren gemäß der Erfindung in Verbindung mit dem "Schreiben" in eine Zelle durch Einbringen einer negativen Ladung in das schwimmende Gate beschrieben wurde, sieht der Fachmann, dass durch bloßes Umkehren der Logik in der Weise, dass ein ungeladenes oder weniger negativ aufgeladenes schwimmendes Gate zu einer logischen Eins gehört, dass Einbringen einer negativen Ladung in das schwimmende Gate dieses „löscht". Erneut auf 6 Bezug nehmend, liegt, wenn der Block 601 gelöscht werden soll, nicht jedoch der Block 602, die Spannung der Block-Auswahlleitung für den Block 601 innerhalb des Bereichs von –0,5 V bis etwa –3 V, und die Spannung der Block-Auswahlleitung 602 ist höher als –0,5 V. Unter diesen Umständen werden nur die Zellen im Block 601 gelöscht, wenn ein hoher Spannungspegel an die Wortleitung gelegt wird, an die die Zellen angeschlossen sind.
Bei dem erfindungsgemäßen Verfahren wird ein Wert V_BS dann an das Substrat gelegt, wenn das EEPROM beschrieben wird. Vorteilhaft ist es, wenn V_BS etwa –0,5 V bis etwa –3 V beträgt und der Wert V_DS etwa 1,1 V bis etwa 3,3 V beträgt. Dies erhöht den Wirkungsgrad der CISEI in der oben erläuterten Weise. Der Wirkungsgrad der Elektroneninjektion in das schwimmende Gate eines EEPROM wird mit unterschiedlichen Methoden gemessen. Bei einer Methode wird das Steuergate elektrisch mit dem schwimmenden Gate verbunden (d. h. kurzgeschlossen). Dies fixiert das Potential am schwimmenden Gate auf dasjenige des Steuergates. Der ansonsten das schwimmende Gate ladende Strom wird abgeleitet in die Steuergate-Elektrode. Dann ist der so gemessene Steuergate-Strom ein Maß für die Elektroneninjektion in das schwimmende Gate. Eine Erweiterung dieses Verfahrens macht es möglich, Information über EEPROMs mit geschichtetem Gate bei herkömmlichen MOSFET-Strukturen zu erhalten, die sich elektrisch ähnlich verhalten wie EEPROMs mit geschichtetem Gate, bei denen die schwimmenden Gates kurzgeschlossen sind. Die folgenden Darstellungen betreffen Messungen und Simulationen des Gate-Stroms von mehreren MOSFET-Strukturen, die gewisse Aspekte der CISEI zeigen, die oben angegeben wurden.
Beispielsweise ist in 7 der gemessene Gate-Strom I_G eines MOSFETTs (ein Bauelement, wie es in 2 dargestellt ist, jedoch ohne die Zonen 160 und 170, wobei das schwimmende Gate 140 als Gate-Elektrode fungiert) mit einer Kanallänge von 0,5 μm und einer Übergangstiefe des Drain/Source-Übergangs von 0,05 μm als Funktion der Substratvorspannung (V_BS) und der Drain-Source-Vorspannung (V_DS) bei einer Gate-Source-Vorspannung von 4 V dargestellt. Die Bauelemente besitzen Gate-Oxide mit einer Dicke von etwa 50 Å. Diese Bauelemente veranschaulichen, dass, wenn V_BS von 0 auf –3 V abnimmt, I_G exponentiell zunimmt.
In 8 ist I_G als Funktion von V_BS dargestellt als eine Funktion von V_DS für ein MOSFET-Bauelement mit einer Kanallänge von 0,4 μm, einer Tiefe des Drain/Source-Übergangs von etwa 0,07 μm und einer Gate-Oxiddicke von etwa 60 Å. Für ein effizientes Schreiben (für das z. B. weniger als 1 ms erforderlich ist, um die gewünschte Menge negativer Ladung in das schwimmende Gate einzubringen) wird ein Gate-Strom von etwa 10^–12 A bis etwa 10^–10 A benötigt. Wie in 8 dargestellt ist, werden bei einem Wert V_GS von 2 V Gate-Ströme innerhalb des gewünschten Bereichs nicht erreicht für V_BS = 0 und V_DS von weniger als 3,5 V. Wenn allerdings V_BS unter etwa –1 V bis etwa –3 V abnimmt, erhält man den erforderlichen Wert I_G für V_DS von etwa 2,2 V bis etwa 3 V. Wenn V_BS zunimmt, nimmt der zur Erreichung des gewünschten Stroms I_G erforderliche Betrag von V_DS ab.
9 ist eine grafische Darstellung der Beziehung zwischen V_S und I_G für ein MOSFET-Bauelement mit einem Bor-Halo, Ergebnis der Dotierung des Substrats am Drain-Substrat-Übergang. Das Bauelement besitzt eine Kanallänge von 0,4 m und eine Drain/Source-Übergangstiefe von 0,07 m. Die Borkonzentration beträgt etwa 10¹⁸/cm³ am Drain-Substrat-Übergang zur Erreichung des gewünschten Effekts. 9 macht klar, dass bei V_GS von 2 V die Bauelemente mit einer Substratvorspannung in oben beschriebener Weise akzeptierbare Gate-Ströme bei einem viel niedrigeren Wert von V_DS liefern, als es bei einem Bauelement ohne Substratvorspannung der Fall ist. Hieraus folgt, dass die Bauelemente mit dem Bor-Halo akzeptierbare Gate-Ströme bei niedrigeren Werten von V_DS liefern, als es bei Bauelementen ohne den Bor-Halo bei Source-Vorspannungen der Fall ist.

Claims

Halbleiter-n-Kanal-Bauelement, das auf einem Substrat (100) ausgebildet ist, umfassend: eine Source-Zone (110) und eine Drain-Zone (120) in dem Substrat; ein dielektrische Schicht (150), die auf dem Substrat niedergeschlagen ist, eine schwimmende Gate-Elektrode (140), die auf der dielektrischen Schicht (150) gebildet ist, wobei zumindest ein Teil der schwimmenden Gate-Elektrode (140) über der Drain-Zone (120) liegt, auf der Oberfläche der schwimmenden Gate-Elektrode (140) ein zusätzliches dielektrisches Material (170) gebildet ist, und auf dem zusätzlichen dielektrischen Material (170) eine Steuergate-Elektrode (160) gebildet ist, gekennzeichnet durch eine Einrichtung zum negativen Aufladen des schwimmenden Gates (140), mit einer Einrichtung (178) zum Anlegen einer negativen Substrat-Source-Vorspannung (V_B – V_S) von etwa –0,5 Volt oder negativer, einer Einrichtung (177) zum Anlegen einer Steuergate-Source-Vorspannung (V_C – V_S) von etwa 10 Volt oder weniger, und einer Einrichtung (176) zum Anlegen einer Drain-Source-Vorspannung (V_D – V_S) von weniger als etwa 5 Volt an das Bauelement, wobei der das schwimmende Gate (140) aufladende Strom eingeleitet wird durch den von der Source zu dem Drain (120) fließenden Elektronenstrom.
Halbleiterbauelement nach Anspruch 1, bei dem die Vorspannung zwischen dem Substrat (100) und der Source (110) etwa –0,5 Volt bis etwa –3 Volt beim Aufladen des schwimmenden Gates (140) beträgt.
Halbleiterbauelement nach Anspruch 1, bei dem die Vorspannung zwischen dem Steuer-Gate (160) und der Source (110) kleiner als die oder gleich der Drain-Source-Vorspannung ist.
Halbleiterbauelement nach Anspruch 1, bei dem die Source-Spannung etwa 0 Volt beträgt, die Drain-Spannung etwa 1,1 bis 3,3 Volt beträgt und die Substratspannung etwa –0,5 bis etwa –3 Volt beim Laden des schwimmenden Gates (140) beträgt.
Halbleiterbauelement nach Anspruch 1, bei dem die Steuergate-Spannung kleiner als die oder gleich der Drain-Spannung ist.
Halbleiterbauelement nach Anspruch 1, bei dem das Substrat ein Zone aus Silicium-Germanium (402) aufweist.
Halbleiterbauelement nach Anspruch 6, bei dem der Drain (120) in der Silicium-Germanium-Zone (402) gebildet ist und die Source (110) nicht in der Silicium-Germanium-Zone (402) gebildet ist.
Halbleiterbauelement nach Anspruch 6, bei dem die Source (110) und der Drain (120) in der Silicium-Germanium-Zone (402) gebildet sind.
Halbleiterbauelement nach Anspruch 1, bei dem das Bauelement ein n-Kanal-Bauelement mit gestapeltem Gate ist.
Verfahren zum Laden eines schwimmenden n-Kanal-Gates einer Speicherzelle, die eine Source (110), einen Drain (120), ein Steuergate (160), ein schwimmendes Gate (140), von dem zumindest ein Teil über dem Drain liegt, und ein Substrat (100) aufweist, gekennzeichnet durch: Anlegen einer Spannung an den Drain-Anschluss (176) der Zelle, um eine positive Vorspannung von weniger als etwa 5 Volt zwischen dem Drain (120) und der Source (110) zu bewirken; Anlegen einer Spannung an den Steuergate-Anschluss (177) der Zelle, um eine positive Vorspannung von etwa 10 Volt oder weniger zwischen dem Steuergate (160) und der Source (110) zu bewirken; und Anlegen einer negativen Spannung an das Substrat (100), um eine negative Vorspannung von mindestens etwa –0,5 Volt zwischen dem Substrat (100) und der Source (110) zu bewirken, wobei der das schwimmende Gate (140) aufla dende Strom eingeleitet wird durch den Elektronenstrom von der Source (110) zu dem Drain (120).
Verfahren nach Anspruch 10, bei dem die negative Vorspannung zwischen dem Substrat (100) und der Source (110) etwa –0,5 Volt bis etwa –3 Volt beträgt.
Verfahren nach Anspruch 10, bei dem die an die Source (110) angelegte Spannung Null beträgt, die an das Substrat (100) angelegte Spannung etwa –0,5 Volt bis etwa –3 Volt beträgt, die an das Steuergate (140) angelegte Spannung kleiner als etwa 10 Volt ist, und die an den Drain (120) angelegte Spannung etwa 1,1 Volt bis etwa 3,3 Volt beträgt.
Verfahren nach Anspruch 12, bei dem die an das Steuergate (140) angelegte Spannung kleiner als die oder gleich der an den Drain (120) gelegten Spannung ist.
Feld aus Speicherzellen (600) mit schwimmendem Gate, umfassend: mindestens zwei Halbleiter-n-Kanal-Bauelemente nach Anspruch 1, wobei das Substrat (100) von mindestens einem n-Kanal-Bauelement elektrisch an einen ersten Auswahlanschluss (611) angeschlossen ist, und das Substrat (100) von mindestens einem n-Kanal-Bauelement an einen zweiten Auswahlanschluss (612) angeschlossen ist, wobei der erste und der zweite Auswahlanschluss (611, 612) elektrisch voneinander isoliert sind.
Feld nach Anspruch 14, bei dem die Vorspannung zwischen dem Drain (120) und der Source (110) jeder Zelle innerhalb des Feldes weniger als etwa 5 Volt beträgt, und die Substrat-Source-Vorspannung, die an das Substrat (100) in jeder Zelle innerhalb des Feldes gelegt wird, etwa –0,5 Volt bis etwa –3 Volt beim Aufladen des schwimmenden Gates (140) beträgt.
Feld nach Anspruch 15, bei dem die an jede Zelle innerhalb des Feldes angelegte Source-Spannung etwa Null Volt beträgt, die Vorspannung zwischen dem Drain (120) und der Source (110) jeder Zelle innerhalb des Feldes etwa 1,1 Volt bis etwa 3,3 Volt beträgt, die an jede Zelle innerhalb des Feldes angelegte Drain-Spannung etwa 1,1 Volt bis etwa 3,3 Volt beträgt, und die Substratspannung etwa –0,5 Volt bis etwa –3 Volt beträgt, wenn das schwimmende Gate (140) aufgeladen wird.
Feld nach Anspruch 16, bei dem die an das Steuergate (160) angelegte Spannung etwa 1,1 Volt bis etwa 3,3 Volt beträgt.
Feld nach Anspruch 17, bei dem die an das Steuergate (160) angelegte Spannung kleiner als die oder gleich der an den Drain (120) angelegte Spannung ist.
Bauelement nach Anspruch 1, bei der die an den Drain-Anschluss (176) angelegte Spannung eine positive Vorspannung von etwa 1,1 Volt bis etwa 3,3 Volt zwischen dem Drain (120) und der Source (110) hervorruft.
Verfahren nach Anspruch 10, bei dem die an den Drain-Anschluss (176) der Zelle angelegte Spannung eine positive Vorspannung von etwa 1,1 Volt bis etwa 3,3 Volt hervorruft.