DE69637333T2 - Kupferlegierungen für Chipverbindungen und Herstellungsverfahren - Google Patents

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Chao-Kun Somers Hu
Dale Jonathan Yorktown Heights Pearson
Scott Kevin Granite Springs Reynolds
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Description

  • GEBIET DER ERFINDUNG
  • Die vorliegende Erfindung betrifft im Allgemeinen Kupferlegierungen für Chipverbindungen und ein Verfahren zur Herstellung derselben und betrifft insbesondere Kupferlegierungen für einen verbesserten Widerstand gegen Elektromigration, einen geringen spezifischen elektrischen Widerstand und eine gute Korrosionsbeständigkeit, welche von 0,01 bis 10 Gew.-% mindestens eines Legierungselements, ausgewählt aus der Gruppe, bestehend aus Kohlenstoff und Iridium, enthalten, und ein Verfahren zur Herstellung solcher Legierungen.
  • HINTERGRUND DER ERFINDUNG
  • Die Technologie der Herstellung von Verbindungen zur Bereitstellung von Durchkontaktierungen, Leitungen und anderen Ausnehmungen in Halbleiter-Chipstrukturen, Flachbildschirmen und Packungsanwendungen befindet sich seit vielen Jahren in der Entwicklung. Zum Beispiel ist in der Entwicklung einer Verbindungstechnologie für Größtintegrations(Very-Large-Scale-Integrated, VLSI)-Strukturen Aluminium als Hauptmetallquelle für Kontakte und Verbindungen in Halbleiterzonen oder -einheiten verwendet worden, die auf einem einzigen Substrat angeordnet sind. Aluminium ist wegen seiner geringen Kosten, seines guten ohmschen Kontakts und seiner guten Leitfähigkeit das Material der Wahl gewesen. Dünnschichtleiter aus reinem Aluminium weisen jedoch unerwünschte Eigenschaften auf, wie z. B. einen niedrigen Schmelzpunkt, welcher dessen Verwendung auf eine Verarbeitung bei niedriger Temperatur beschränkt, eine mögliche Diffusion in das Silicium während des Temperns, was zu Kontakt- und Übergangsfehlern führt, und Elektromigration. Demzufolge ist eine Anzahl von Aluminiumlegierungen entwickelt worden, welche gegenüber reinem Aluminium Vorteile boten. Zum Beispiel offenbart die US-Patentschrift 4 566 177 eine leitfähige Schicht einer Aluminiumlegierung, welche bis zu 3 Gewichts-% Silicium, Kupfer, Nickel, Chrom und Mangan enthält, welche entwickelt wurde, um den Widerstand gegen Elektromigration zu verbessern. Die US-Patentschrift 3 631 304 offenbart Aluminiumlegierungen mit Aluminiumoxid, welche ebenfalls verwendet wurden, um den Widerstand gegen Elektromigration zu verbessern.
  • Bei der in letzterer Zeit entwickelten VLSI- und ULSI-Technologie sind aufgrund der äußerst hohen Schaltungsdichten und schnelleren Arbeitsgeschwindigkeiten, die für solche Einheiten erforderlich sind, strengere Anforderungen an die Verdrahtungserfordernisse gestellt worden. Dies führt zu höheren Stromdichten in zunehmend kleineren Leiterbahnen. Als ein Ergebnis wird eine Verdrahtung mit höherem elektrischen Leitwert erwünscht, welche entweder Verdrahtungen mit einem größeren Querschnitt für Aluminiumlegierungsleiter oder ein anderes Verdrahtungsmaterial, welches einen höheren elektrischen Leitwert aufweist, erforderlich macht. Die Industrie steht offensichtlich vor der Wahl, das letztere unter Verwendung reinen Kupfers zu entwickeln, basierend auf dessen wünschenswerter hoher Leitfähigkeit.
  • Bei der Bildung von VLSI- und ULSI-Verbindungsstrukturen, wie z. B. Durchkontaktierungen und Leitungen, wird Kupfer in eine Leitung, in eine Durchkontaktierung oder in andere Ausnehmungen eingebracht, um Halbleiterzonen oder -einheiten zu verbinden, die auf demselben Substrat angeordnet sind. Kupfer ist dafür bekannt, dass es aufgrund seines geringen Widerstands gegen Elektromigration Probleme an Übergängen von Halbleitereinheiten aufweist. Die Erscheinung der Elektromigration tritt auf, wenn die Überlagerung eines elektrischen Feldes über die statistische Wärmediffusion in einem metallischen Feststoff ein Netto-Driften von Ionen in Richtung des Elektronenflusses verursacht. Jede Diffusion von Kupferionen in das Siliciumsubstrat kann einen Fehler der Einheit verursachen. Außerdem haftet reines Kupfer nicht gut auf sauerstoffhaltigen dielektrischen Stoffen wie Siliciumdioxid und Polyimid.
  • Die US-Patentschrift 5 130 274 , übertragen auf den Inhaber der vorliegenden Erfindung, offenbart die Verwendung einer Kupferlegierung, welche ein Legierungselement eines Anteils von weniger als 2 Atomprozent enthält, indem zunächst eine Legierung in die Ausnehmung einer Verbindungsstruktur eingebracht wird und dann ein Kupferlegierungsstopfen und eine dünne Schicht eines Oxids des Legierungselements auf der freiliegenden Fläche des Stopfens gebildet werden. Die Technik genügt jedoch immer noch nicht den strengeren Erfordernissen in ULSI-Strukturen, wo kritische Abmessungen von weniger als 0,5 μm ein erhebliches Problem für Dünnschicht-Chipverbindungen sind. Die Verwendung einer Standard-Al(Cu)-Legierung und eines Siliciumdioxid-Dielektrikums in der Verdrahtungsstruktur einer Logikschaltung im tiefen Sub-Mikrometer-Maßstab führt zu einer großen Verzögerung der Schaltung, die hauptsächlich von den Verdrahtungsverbindungen verursacht wird.
  • Die Verwendung von Cu als alternatives Material für Al(Cu) in ULSI-Verdrahtungsstrukturen, um die Chipgeschwindigkeit zu erhöhen, wurde von anderen versucht. Bei Cu-Verbindungen treten jedoch zahlreiche Probleme auf, wie z. B. die Neigung des Cu zu korrodieren, und die schnellen Diffusionsgeschwindigkeiten von Kupfer in Dünnschichten. Es ist bekannt, dass reines Cu eine geringere Aktivierungsenergie für die Elektromigration aufweist, namentlich 0,5 bis 0,75 eV, als diejenige in Al(Cu) von 0,8 bis 0,9 eV. Dies bringt es mit sich, dass der Vorteil der Verwendung von Cu zur Verringerung von Elektromigrationsfehlern in Verbindungen bei Chip-Arbeitsbedingungen weitgehend aufgebraucht wird.
  • Andere Forscher haben versucht, Kupferlegierungen zu verwenden, um für einen verbesserten Widerstand gegen Elektromigration zu sorgen. Zum Beispiel beschreibt die US-Patentschrift 5 023 698 Kupferlegierungen, welche mindestens ein Legierungselement enthalten, das aus der Gruppe aus Al, Be, Cr, Fe, Mg, Ni, Si, Sn und Zn, ausgewählt ist. Die US-Patentschrift 5 077 005 beschreibt Kupferlegierungen, welche mindestens ein Element enthalten, das aus In, Cd, Sb, Bi, Ti, Ag, Sn, Pb, Zr und Hf ausgewählt ist, wobei das verwendete Legierungselement einen Gewichtsprozentsatz von 0,0003 bis 0,01 aufweist. Die Kupferlegierungen werden in TAB-Verfahren und als Elemente in Leiterplatten verwendet. Die US-Patentschrift 5 004 520 beschreibt auch eine Kupferfolie für Dünnschichtträger-Anwendungen, welche mindestens ein Legierungselement enthält, das aus P, Al, Cd, Fe, Mg, Ni, Sn, Ag, Hf, Zn, B, As, Co, In, Mn, Si, Te, Cr und Zn ausgewählt ist, wobei die Legierungselement-Konzentrationen von 0,03 bis 0,5 Gewichtsprozent betragen. Die Legierungen werden als verbindende Anschlussleitungen bei der Montage von Chips mit integrierten Schaltungen verwendet. Ferner beschreibt die US-Patentschrift 4 749 548 Kupferlegierungen, welche mindestens ein Legierungselement enthalten, das aus Cr, Zr, Li, P, Mg, Si, Al, Zn, Mn, Ni, Sn, Ti, Be, Fe, Co, Y, Ce, La, Nb, W, V, Ta, B, Hf, Mo und C ausgewählt ist. Die Legierungselemente werden verwendet, um die Festigkeit der Kupferlegierung zu erhöhen. Die US-Patentschrift 1 960 740 beschreibt ferner eine Kupfer-Indium-Legierung, welche Indium in einem Anteil von 10% bis 50% enthält, um die Härte und die Korrosionsbeständigkeit des Kupfers zu erhöhen. Die US-Patentschriften 5 243 222 und 5 130 274 beschreiben Kupferlegierungen zur verbesserten Haftung und Bildung von Diffusionsbarrieren. Keine dieser früheren Arbeiten beschreibt jedoch Kupferlegierungen, die für chipintegrierte oder chipexterne VLSI- und ULSI-Verdrahtungsverbindungen geeignet sind, welche einen hohen Widerstand gegen Elektromigration, einen geringen spezifischen elektrischen Widerstand und eine hohe Korrosionsbeständigkeit aufweisen. Ferner wird in keiner dieser früheren Arbeiten das strukturelle Erfordernis auf Mikrostrukturniveau erkannt, den Widerstand gegen Elektromigration zu verbessern, und demzufolge hat keine der früheren Arbeiten die Mikrostruktur beschrieben, die in einer Kupferlegierung erforderlich ist, um die gewünschten Eigenschaften zu erzielen.
  • Die Druckschrift „CU(SN) ALLOYS FOR CHIP AND PACKAGE INTERCONNECTS", IBM TECHNICAL DISCLOSURE BULLETIN, Bd. 37, Nr. 10, Oktober 1994 (1994-10), Seite 61 bis 62, XP002098676, NEW YORK, US, beschreibt eine Verbindungsstruktur als chipintegrierte Verdrahtung zum Bereitstellen elektrischer Verbindungen, wobei die Verbindungsstruktur Kupfer und zwischen 0,5 und 4 Gewichtsprozent Zinn umfasst.
  • Schließlich wird in den Patent Abstracts of Japan, Bd. 013, Nr. 255 (C-606), 13. Juni 1989, eine Kupferlegierungsfolie für eine flexible Leiterplatte beschrieben, wobei die Kupferlegierung insgesamt 0,005% bis etwa 1,5% einer oder mehrerer Arten von Gruppen enthält, ausgewählt aus jeweils 0,005% bis etwa 0,05% P und B, jeweils 0,01% bis etwa 0,05% Al, As, Cd, Co, Fe, In, Mg, Mn, Ni, Si, Sn und Te und jeweils 0,01% bis etwa 1,0% Ag, C, Hf, Zn und Zr, und weniger als 0,0015% Bi, weniger als 0,002% Se und weniger als 0,01% Pb enthält.
  • Es ist deswegen eine Aufgabe der vorliegenden Erfindung, Kupferlegierungen bereitzustellen, welche mindestens ein Legierungselement enthalten und dafür geeignet sind, in Chipverbindungen verwendet zu werden.
  • Es ist eine andere Aufgabe der vorliegenden Erfindung, Kupferlegierungen für Chipverbindungen bereitzustellen, welche mindestens ein Legierungselement enthalten, welches für VLSI- und ULSI-Anwendungen besonders geeignet ist.
  • Es ist eine weitere Aufgabe der vorliegenden Erfindung, Kupferlegierungen für Chipverbindungen bereitzustellen, welche mindestens ein Legierungselement enthalten und einen besseren Widerstand gegen Elektromigration, einen geringen spezifischen elektrischen Widerstand und eine hohe Korrosionsbeständigkeit aufweisen.
  • Es ist eine weitere Aufgabe der vorliegenden Erfindung, Kupferlegierungen zur Verwendung in Chipverbindungen bereitzustellen, welche mindestens ein Legierungselement enthalten und etwa 0,01 bis 10 Gewichtsprozent des Legierungselements enthalten.
  • Es ist noch eine weitere Aufgabe der vorliegenden Erfindung, Kupferlegierungen für Chipverbindungen bereitzustellen, welche mindestens ein Legierungselement enthalten und durch verschiedene Metallabscheidungstechniken, die in der Halbleiterindustrie angewendet werden, einfach verarbeitet werden können.
  • Es ist eine weitere Aufgabe der vorliegenden Erfindung, Kupferlegierungen zur Verwendung in chipintegrierten Verbindungsanwendungen bereitzustellen, welche mindestens ein Legierungselement enthalten.
  • Es ist eine weitere Aufgabe der vorliegenden Erfindung, Kupferverbindungen für Chipverbindungen bereitzustellen, welche mindestens ein Legierungselement enthalten, das Mikrostrukturen bildet, bei welchen das mindestens eine Legierungselement an den Korngrenzen gesättigt vorliegt.
  • Es ist eine weitere Aufgabe der vorliegenden Erfindung, Kupferverbindungen zur Verwendung in Chip- und Packungsverbindungen bereitzustellen, welche mindestens ein Legierungselement, ausgewählt aus Indium und Kohlenstoff, enthalten das Mikrostrukturen bildet, wobei die Konzentration des mindestens einen Legierungselements an oder nahe den Korngrenzen mindestens 120% derjenigen in den Bereichen, die sich nicht wesentlich in der Nähe der Korngrenzen befinden, beträgt.
  • Es ist eine weitere Aufgabe der vorliegenden Erfindung, Leiter bereitzustellen, welche aus Kupferlegierungen zur Verwendung in Chipverbindungen gebildet sind, die mindestens ein Legierungselement enthalten, wobei der Leiter einer Stromdichte von mindestens 105 A/cm2 standhalten kann.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Gemäß der vorliegenden Erfindung werden Kupferlegierungen zur Verwendung in Chipverbindungen bereitgestellt, welche mindestens ein Legierungselement aufweisen, das aus der Gruppe aus Indium und Kohlenstoff ausgewählt ist. Die Kupferlegierungen weisen einen stark verbesserten Widerstand gegen Elektromigration, einen geringen spezifischen elektrischen Widerstand und eine hohe Korrosionsbeständigkeit auf.
  • In einer bevorzugten Ausführungsform werden Kupferlegierungen bereitgestellt, welche von 0,01 bis 10 Gewichtsprozent mindestens eines Legierungselements enthalten, das aus der Gruppe aus Kohlenstoff und Indium ausgewählt ist. Insbesondere liegt der Bereich des Legierungselements von 0,5 bis 2 Gewichtsprozent. Das Legierungselement ist nach einem thermischen Temperschritt, bei welchem es sich um einen Teil des Chipherstellungsverfahrens handelt, an den Kupferkorngrenzen konzentriert. Es wurde entdeckt, dass die Konzentration eines Legierungselements an oder nahe einem Korngrenzenbereich mindestens 120% derjenigen in Kornbereichen beträgt, die von den Grenzen entfernt sind. Die Migrationsgeschwindigkeit des Kupfers in einer Kupferlegierungsverbindung wird aufgrund einer Wechselwirkung Cu/Beimengung (also Cu/Sn, Cu/In, Cu/C) an den Kupferoberflächen, den Grenzflächen zwischen dem Kupfer und der umgebenden Schicht (also Cu/Ta, Cu/Si3N4) und den Korngrenzen stark verringert. Dies führte zu einem verbesserten Widerstand gegen Elektromigration, so dass eine spannungsinduzierte Fehlstellenbildung und Hügelbildung verhindert werden und die Oxidationsgeschwindigkeit in den Kupferverbindungen verringert wird. Chip- und Packungsverbindungen, welche aus den Kupferlegierungen der vorliegenden Erfindung hergestellt sind, können aufgrund deren hohen Widerstands gegen Elektromigration einer hohen Stromdichte von mindestens 105 A/cm2 standhalten.
  • Die vorliegende Erfindung richtet sich auch auf Verbindungsstrukturen, welche aus Cu-Legierungen hergestellt sind, zum Bereitstellen elektrischer Verbindungen in einem integrierten Schaltkreis-Chip und auf Leiter aus Cu-Legierungen zum Verbinden einer mehrstufigen Halbleiterstruktur über Durchkontaktierungen und Leitungen, die dazwischen angeordnet sind.
  • Die vorliegende Erfindung richtet sich ferner auf ein Verfahren zur Bildung eines Leiters zum Verbinden einer mehrstufigen Halbleiterstruktur über Durchkontaktierungen und Leitungen, die dazwischen angeordnet sind, indem zunächst aus einer Kupferlegierung, die mindestens ein Legierungselement enthält, das aus Kohlenstoff, Zinn und Indium ausgewählt ist, ein Leiter gebildet wird und dann der Leiter auf eine Temperatur und für eine Zeitdauer erwärmt wird, die ausreichen, um einen thermisch induzierten Diffusionsprozess des Legierungselements zu verursachen, so dass sich dieses derart auf die Korngrenzen zu bewegt, dass eine Sättigung des Legierungselements an den Grenzen entsteht.
  • Die vorliegende Erfindung richtet sich ferner auf ein Verfahren zur Verringerung der Elektromigration in Kupfer, indem zunächst eine Schicht Kupfer und eine Schicht eines Legierungselements aus Kohlenstoff, Zinn oder Indium nebeneinander liegend aufgebracht werden und dann die Schichten zusammen auf eine Temperatur erwärmt werden, die ausreicht, um die Bildung einer festen Lösung einer Kupferlegierung zu bewirken, welche mindestens 90 Gewichtsprozent Kupfer enthält.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Andere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden beim Betrachten der Beschreibung und der zugehörigen Zeichnungen ersichtlich, in welchen:
  • 1 ein Schema einer vergrößerten Querschnittsansicht einer Halbleiterstruktur ist, in welcher eine Ausführungsform der vorliegenden Erfindung verwendet wird;
  • 2 bis 5 vergrößerte Querschnittsansichten sind, welche die erforderlichen Verarbeitungsschritte zur Bildung der Struktur der 1 zeigen;
  • 6 bis 9 vergrößerte Querschnittsansichten sind, welche die Verarbeitungsschritte für eine Halbleiterstruktur unter Anwendung eines Kupfer-Ätzverfahrens zeigen;
  • 10 eine vergrößerte Querschnittsansicht einer anderen Halbleiterstruktur ist, in welcher die Kupferlegierungen der vorliegenden Erfindung verwendet werden;
  • 11 eine graphische Darstellung ist, welche die Veränderung des Leitungswiderstandes als Funktion der Elektromigrations-Belastungszeit für verschiedene Kupferlegierungen der vorliegenden Erfindung zeigt.
  • DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORM
  • In der folgenden detaillierten Beschreibung werden sowohl Ausführungsformen der Erfindung als auch Beispiele dargestellt, welche für das Verständnis der Erfindung geeignet sind. Insbesondere sind nur Legierungen, welche als chipintegrierte Verdrahtung verwendet werden und welche entweder Indium oder Kohlenstoff umfassen, Ausführungsformen der Erfindung. Die vorliegende Erfindung stellt Kupferlegierungen zur Verwendung in Chip- und Packungsverbindungen bereit, welche mindestens ein Legierungselement enthalten, das aus der Gruppe aus Indium, Zinn und Kohlenstoff ausgewählt ist und für einen verbesserten Widerstand gegen Elektromigration, einen geringen spezifischen elektrischen Widerstand und eine verbesserte Korrosionsbeständigkeit sorgt. Die Kupferlegierungen der vorliegenden Erfindung sind insbesondere geeignet für hoch entwickelte Halbleiterstrukturen wie VLSI- und ULSI-Strukturen.
  • Eine Kupferlegierungs-Verbindungsstruktur gemäß der vorliegenden Erfindung kann mit einer ersten Kupferlegierungsleitung begonnen werden, welche eine gute Diffusionsbarrierenschicht aufweist, die direkt mit Kontaktlöchern einer Siliciumeinheit oder über einen Ti/N- oder einen CVD-W-Kontaktstecker verbunden ist. Es wird zunächst auf 1 Bezug genommen, wo ein Schema eines Querschnitts durch Verbindungen dargestellt ist, die aus den Kupferlegierungen der vorliegenden Erfindung hergestellt sind. Die Struktur wird durch verschiedene Verarbeitungsschritte gebildet, welche in 2 bis 5 eines ersten Verfahrens zur Herstellung einer Kupferverdrahtungsstruktur durch ein „Damaszener"- oder „Doppeldamaszener"-Verfahren dargestellt sind. Die verwendeten Kupferlegierungen enthalten mindestens ein Legierungselement, welches aus der Gruppe aus Kohlenstoff, Indium und Zinn ausgewählt ist, in einer Konzentration von etwa 0,01 bis etwa 10 Gewichtsprozent. Eine bevorzugte Konzentration des Legierungselements beträgt von etwa 0,5 bis etwa 2 Gewichtsprozent.
  • Es wird nun auf 2 bis 5 Bezug genommen, wo eine Verfahrensabfolge für eine Kupferverbindungsstruktur dargestellt ist. Eine typische Stufe im Damaszener-Verfahren wird zunächst durch Aufbringen einer planaren dielektrischen Masse 10 hergestellt, wie in 2 dargestellt. Die dielektrische Masse 10 wird dann unter Anwendung von Standard-Lithographie- und Trockenätztechniken strukturiert und geätzt, um eine gewünschte Verdrahtungs- oder Durchkontakierungsstruktur zu erzeugen. Dem Verfahren folgt dann eine Metallabscheidung der Ta-Cu-Legierungsmetallurgie, wie in 3 dargestellt. Die untere Nitridschicht 22 wird als Diffusionsbarriere verwendet, welche oben auf der Einheit 24 aufgebracht wird, um gegen eine Kupferdiffusion zu schützen. Die obere Nitridschicht 24 wird als Ätzmaske aufgebracht, um eine gewünschte Struktur zu definieren, und dann wird mit einem Plasma auf Fluorbasis eine Ausnehmung für eine Verbindung in die Polymerschicht geätzt. Es sind verschiedene Metallabscheidungstechniken erfolgreich angewendet worden, um den Graben oder die Durchkontaktierung zu füllen, zum Beispiel ein gebündeltes Sputterverfahren, ein Ionenclusterstrahl-Verfahren, ein Elektronenzyklotronresonanz-Verfahren, ein Verfahren der chemischen Gasphasenabscheidung, ein stromloses Plattierungsverfahren und ein elektrolytisches Plattierungsverfahren. Es sollte angemerkt werden, dass Co-Abscheidungsverfahren, bei welchen Cu und ein Legierungselement gemeinsam abgeschieden werden, bei der Bildung der Cu-Legierungen der vorliegenden Erfindung ebenfalls angewendet werden können. Bei diesen Verfahren handelt es sich zum Beispiel um ein Co-Sputtern, eine chemische Co-Gasphasenabscheidung oder ein Co-Aufdampfen.
  • Im Allgemeinen wird, nachdem ein Abscheidungsverfahren beendet ist, ein chemisch-mechanisches Polierverfahren angewendet, um die Feldmetallschicht zu entfernen, wodurch eine planarisierte Verdrahtung und eine planarisierte Durchkontaktierung hinterlassen werden, die in eine Isolatorschicht eingebettet sind. Die Maske wird dann durch Sauerstoff weggeätzt und von einer dünnen Schicht Nitrid-Resist gestoppt. Die Polymerschicht kann durch irgendein anderes Isoliermaterial ersetzt werden, z. B. eine diamantartige Kohlenstoffdünnschicht. 4 und 5 zeigen aufeinander folgende Verarbeitungsschritte, wobei eine Ta-Schicht durch ein Sputterverfahren oder ein gebündeltes Sputterverfahren als Haftschicht aufgebracht wird. Die letzte aufgebrachte Nitridschicht 32, dargestellt in 6, dient als Passivierungsschicht, um die fertige Einheit vor der Umgebung zu schützen.
  • Während des Herstellungsverfahrens eines Chips muss die stufenweise aufgebaute Struktur viele Male während des Verfahrens getempert oder wärmebehandelt werden, um die anderenfalls eingebauten Spannungen in verschiedenen Schichten abzubauen. Die angewendete Tempertemperatur liegt typischerweise im Bereich von 150°C bis 450°C, während ein bevorzugter Tempertemperaturbereich der von 300°C bis 400°C ist. Bei solch hohen Temperaturen diffundiert die Beimengung in den Cu-Legierungen (also Sn, In oder C) zu den Cu-Grenzflächen und den Korngrenzen der Kupferlegierung und konzentriert sich dort. Zum Beispiel ist herausgefunden worden, dass in Cu(Sn)-Legierungen, welche 1 bis 2 Gewichtsprozent Sn enthalten, die Korngrenzen mit Sn-Ionen gesättigt sind. Wenn die Menge an Sn in der Cu-Legierung auf 5 Gewichtsprozent erhöht wird, ähnelt die an den Korngrenzen gefundene Menge an Sn in der Cu-Legierung derjenigen, die gefunden wird, wenn nur 1 bis 2 Gewichtsprozent Sn vorliegen. Das zusätzliche Sn wird innerhalb der Körner in einem Vorrat gehalten, um Sn nachzufüllen, welches an den Korngrenzen abgereichert wird. Basierend auf dem Phasendiagramm von Sn ist anzunehmen, dass die Verbesserung des Widerstandes gegen Elektromigration bei Sn-Konzentrationen bis zu etwa 10 Gewichtsprozent realisiert werden kann, obgleich der spezifische elektrische Widerstand der Cu-Legierung in einem gewissen Ausmaß beeinträchtigt werden kann. Die Konzentration von Beimengungsionen blockiert wirksam jede Diffusion oder Elektromigration von Cu-Ionen über solche Grenzflächen oder Grenzen. Die Blockierung der Diffusion ist sogar bei großen Stromflüssen wirksam. Der Widerstand der Cu-Legierung gegen Elektromigration wird deswegen wesentlich verbessert. Die folgenden Stufen, die in 1 dargestellt sind, werden dann hergestellt, indem dieses Verfahren wiederholt wird.
  • Im Damaszener-Verfahren sind alle Verdrahtungsstufen auf jeder Ebene planar, was typischerweise zu einer besseren Ausbeute des Wafers führt, verglichen mit der Ausbeute auf einer nichtplanaren Struktur. Eine Vielfalt dielektrischer Materialien mit geeigneter Dielektrizitätskonstante kann in dem Verfahren verwendet werden, z. B. SiO2, Polymere, diamantartiger Kohlenstoff, fließfähiges Siliciumoxid, aufgeschleudertes Glas usw.
  • Andere Techniken, bei denen die Cu-Legierungen der vorliegenden Erfindung verwendet werden, sind das Trockenätzen und das Abhebeverfahren. Es ist gezeigt worden, dass in der Trockenätztechnik bei der Strukturierung von Cu-Leitungen das reaktive Ionenätzen (RIE) und der Innenbeschuss zufriedenstellend wirken. Nach der Herstellung der Einheit in Metallsilicid und einer Ti/TiN/CVD-W-Kontaktstiftbildung wird eine sequenzielle Ta/Cu-Legierung/Ta-Dreifachschicht aufgebracht.
  • 7 bis 10 zeigen die Trockenätz- und Abhebe-Verarbeitungssequenz, in welcher die Cu-Legierung der vorliegenden Erfindung verwendet wird. Wie in 7 dargestellt, wird zunächst eine dünne untere Schicht 42 aus Ta als Haft/Diffusionsbarrieren-Schicht und als Ätzstopp aufgebracht. Eine obere Ta-Schicht 44 wird dann als haltbare Maske und Passivierungsschicht für die Cu-Legierung verwendet. Die Cu-Legierungsleitungen werden über eine Ionenstrahl-Ätztechnik oder durch ein Plasma auf Cl2-Basis strukturiert. Wenn ein Abhebeverfahren angewendet wird, wird ein Negativbild der Metallleitung in dem Resist strukturiert, und dann wird Metall in die Öffnung des Resists gedampft. Das Metall auf dem Resist wird abgehoben, wenn der Resist in ein Resist-Lösungsmittel getaucht wird, wodurch die gewünschten Metallleitungen auf dem Substrat zurückgelassen werden. Nachdem die Cu-Leitungen strukturiert sind, wird ein dünner dielektrischer Seitenwand-Abstandhalter 46 aus einem Barrierenmaterial, z. B. Si3N4, aufgebracht, um jede mögliche Reaktion und Vermischung zwischen der Cu-Legierung und dem Isoliermaterial zwischen den Stufen zu verhindern. Dies ist in 8 dargestellt. Aus dieser Folge von Verarbeitungsschritten wird eine vollständig verkapselte Cu-Legierungsleitung erhalten. 9 zeigt das Aufbringen eines dielektrischen Materials und eine nachfolgende Zwischenschichtplanarisierung, welche auf eine Weise erreicht werden kann, die mit derjenigen vergleichbar ist, die in der derzeitigen Verarbeitungssequenz für Al-Verbindungen angewendet wird.
  • Einer der Vorteile der Anwendung eines Trockenätz- oder eines Abhebeverfahrens für Cu-Legierungsverbindungen ist es, dass die Verarbeitungsschritte mit VLSI-Standardverarbeitungssequenzen vereinbar sind, wobei nur geringfügige Modifikationen erforderlich sind. Ein anderer Vorteil dieses Verarbeitungsansatzes ist es, dass eine Cu-Legierungsmetallisierung aufgrund der Tatsache, dass nur abdeckende Dünnschichten benötigt werden, durch viele Techniken einfach aufgebracht werden kann. 9 zeigt eine mehrstufige Verbindungsstruktur, welche über diese Technik aufgebaut wurde. Es sind insgesamt fünf Schichten Cu-Legierungsverbindungen dargestellt. Es ist vorhersehbar, dass die Technologie der vorliegenden Erfindung angewendet werden kann, um mindestens eine siebenschichtige Struktur aufzubauen.
  • 10 ist ein Schema, in welchem eine andere Ausführungsform der Cu-Legierungsverbindungen dargestellt ist, die gemäß der vorliegenden Erfindung aufgebaut ist. In dieser Ausführungsform ist zu sehen, dass eine Cu-Legierung mit anderen Al(Cu)- oder W-Metallverbindungen kombiniert werden kann. Da Cu häufig Korrosionsprobleme verursacht, kann es vorteilhaft sein, für ein Drahtbonden an Aluminiumdrähte Al zu verwenden. Es kann auch wünschenswert sein, eine Cu-Legierung in Verbindungsstufen zu verwenden, die von einer Siliciumeinheit weiter entfernt sind. Es ist bekannt, dass die Migration von Cu-Ionen in eine Silicium- oder Silicidschicht eine Verunreinigung und darauf folgend eine Vergiftung der Einheit verursachen kann. Dies ist in 10 dargestellt, wo die M1-Metallschicht 52 nicht aus einer Cu-Legierung aufgebaut ist, sondern stattdessen aus W oder Al(Cu). Cu-Legierungsverbindungen können deswegen auf jeder Stufe in einer Chipverbindung mit anderen Leitern kombiniert werden. Zum Beispiel kann eine mehrstufige Cu-Legierungsverbindung mit einer lokalen W-Verbindung kombiniert werden, welche eine Einheit verbindet, oder kann mit einer Al-Legierung verbunden werden, welche auf verschiedenen Stufen darunter liegende Leitungen aus hoch schmelzendem Metall aufweist.
  • Die Verwendung einer Cu-Metallurgie in mehrstufigen Verbindungen lässt andere Verfahrensprobleme aufkommen. Zum Beispiel weist Cu typischerweise eine schlechte Haftung an Polyimid und SiO2 auf. Es wird daher eine gute Haft/Diffusionsbarrieren-Metallschicht, also eine Ta-Schicht, benötigt, um die Haftung zu verbessern. Bei Anwendung eines Wärmebelastungszyklus von 500°C für 4 Stunden (in einer N2-Umgebung) wurde herausgefunden, dass Ta eine geeignete leitende Diffusionsbarriere und Si3N4 , aufgebracht durch PECVD, eine wirksame Isolierungsbarriere darstellt. Die Absonderung von Beimengungsatomen von In, Sn, C an der Cu-Fläche verbessert die Haftung weiter.
  • Ein Atomtransport tritt in Metalldünnschichten beständig auf, insbesondere während des Temperns, wobei die feste Lösung gewöhnlich über einen statistischen Vorgang der Atomdiffusion homogenisiert wird. Unter Chip-Herstellungs- und Betriebsbedingungen wird durch Anwendung äußerer Kräfte, z. B. durch thermisch induzierte mechanische Spannung, angelegte Spannung, Strom, Wärmegradienten usw., eine nichtstatistische (oder gerichtete) Atombewegung eingeführt. Eine gerichtete Atombewegung führt zu einem Massentransport von einem Ort zum anderen, wodurch Zuverlässigkeitsprobleme aufkommen. Der Atomfluss unter den äußeren Kräften der Elektromigration und spannungsinduzierten Fehlstellenbildung kann erhalten werden, indem die Atomdichte und die Ernst-Einstein-Beziehung wie folgt angewendet wird: Ji = n (Deff/kT)Fi,wobei n für die Dichte der Atome steht, die mit dem effektiven Diffusionsvermögen (Deff) entlang einer Metallleitung diffundieren können; T für die absolute Temperatur und k für die Boltzmann-Konstante steht. Die Kraft Fi ist gegeben durch Z*eE für Elektromigration bzw. Δ(δΩ) für spannungsinduzierte Migration, und Z* steht für die effektive Ladungszahl, E für das elektrische Feld (Gradient des elektrischen Potenzials), δ für die Spannung und Ω für das Atomvolumen.
  • Die Schadensbildung und die Korrosionsgeschwindigkeit in Metallleitungen werden vom Atomfluss gesteuert. Die Kraftterme in der Gleichung werden durch die Chipherstellungs- und Chipbetriebsbedingungen bestimmt, die Menge des Atomflusses steht daher direkt mit der Atomdiffusion in Beziehung. Die Beimengungsatome, z. B. Sn, In und C, in einer Konzentration zwischen etwa 0,01 und etwa 10 Gew.-%, können das Diffusionsvermögen des Cu an Cu-Grenzflächen, Oberflächen und Korngrenzen stark verringern, was zu einer verringerten spannungsinduzierten Migration, Elektromigrationsbeschädigung und Korrosion führt.
  • Die Cu-Legierungen der vorliegenden Erfindung verlängern die Lebensdauer von IC-Chips. Es ist anzumerken, dass die Cu-Leitungen während der VLSI-Verarbeitungsschritte nominell auf zwischen 200°C und 400°C erwärmt werden. Die Wärmebehandlung führt zu einer höheren Konzentration der Beimengung an den Cu-Korngrenzen und Oberflächen als innerhalb des Cu-Korns.
  • 11 zeigt die Erhöhung des Leitungswiderstands als Funktion der Elektromigrations-Belastungszeit für verschiedene Cu-Legierungen. Bei den untersuchten Proben handelte es sich um reines Cu, Cu (0,5 Gew.-% Sn), Cu (1 Gew.-% Sn) und Cu (1 Gew.-% In). Wie in 11 zu sehen ist, weist die Cu-Legierung mit 1% In unter den untersuchten Proben den besten Widerstand gegen Elektromigration auf. Der spezifische elektrische Widerstand der Proben ist in Tabelle 1 dargestellt. Tabelle 1
    Zusammensetzung ρ(μΩ-cm)
    Cu 1,9
    Cu (0,5 Gew.-% In) 2,6
    Cu (1 Gew.-% In) 2,9
    Cu (2 Gew.-% In) 3,2
    Cu (0,5 Gew.-% Sn) 2,6
    Cu (1 Gew.-% Sn) 3,1
    Cu (2 Gew.-% Sn) 4,4
    Cu (0,2 Gew.-% C) 1,9
  • Es wurde herausgefunden, dass für die Cu-Legierungen der vorliegenden Erfindung ein geeigneter Bereich des zu verwendenden C zwischen etwa 0,01 und etwa 10 Gewichtsprozent liegt, während ein bevorzugter Bereich zwischen etwa 0,01 und etwa 2 Gewichtsprozent liegt. Ein geeigneter Bereich des zu verwendenden Sn liegt zwischen etwa 0,01 und etwa 10 Gewichtsprozent, während ein bevorzugter Bereich zwischen etwa 0,55 und etwa 10 Gewichtsprozent liegt. Ein geeigneter Bereich des zu verwendenden In liegt zwischen etwa 0,01 und etwa 10 Gewichtsprozent, während ein bevorzugter Bereich zwischen etwa 0,01 und etwa 2 Gewichtsprozent liegt.
  • Das Ergebnis zeigt, dass die Geschwindigkeit der Veränderung des Widerstands, die sich auf die Cu-Driftgeschwindigkeit (Deff/kT)Z*eE bezieht, durch den Einbau von Beimengungen C, Sn und In in Cu stark verringert wird. Das Ergebnis zeigt auch, dass das Diffusionsvermögen des Cu in den Cu-Legierungsverbindungen aufgrund der Wechselwirkungen Cu-Beimengung stark verringert wird. Es sollte angemerkt werden, dass, obwohl nur jene Legierungen in Tabelle 1 dargestellt sind, die niedrige Konzentrationen des Legierungselements aufweisen, auch andere Cu-Legierungen gebildet und untersucht wurden, welche hohe Konzentrationen des Legierungselements enthielten. Es wurden Cu-Legierungen untersucht, die bis zu 10 Gewichtsprozent des Legierungselements enthielten, und es wurde herausgefunden, dass sie einen ausgezeichneten Widerstand gegen Elektromigration aufwiesen. Bei höheren Konzentrationen des Legierungselements wird jedoch der Widerstand gegen Elektromigration auf Kosten des spezifischen elektrischen Widerstands gewonnen. Ein guter Kompromiss aller Eigenschaften in den Cu-Legierungsverbindungen kann bei einer optimalen Höhe der Konzentration des Legierungselements bei weniger als 10 Gewichtsprozent erhalten werden.
  • Obwohl die vorliegende Erfindung in veranschaulichender Weise beschrieben wurde, sollte es sich verstehen, dass die angewendete Terminologie beschreibender und nicht beschränkender Natur sein soll.
  • Ferner ist, obwohl die vorliegende Erfindung in Bezug auf eine bevorzugte und verschiedene alternative Ausführungsformen beschrieben wurde, anzumerken, dass der Fachmann diese Lehren eher in anderen möglichen Variationen der Erfindung anwenden wird. Zum Beispiel kann in den Cu-Legierungszusammensetzungen mehr als ein Legierungselement verwendet werden, um dieselben wünschenswerten Eigenschaften eines verbesserten Widerstandes gegen Elektromigration, eines geringen spezifischen elektrischen Widerstandes und einer guten Korrosionsbeständigkeit zu erhalten. Die Cu-Legierungen der vorliegenden Erfindung können auch gebildet werden, indem Schichten aus Cu und Legierungselement zusammen aufgebracht werden und dann bei einer geeigneten Temperatur getempert werden, so dass an der Grenzfläche der Schichten eine feste Lösung der Cu-Legierung gebildet wird, die bis zu 90 Gewichtsprozent Cu enthält.

Claims (15)

  1. Chip, welcher eine Verbindungsstruktur als chipintegrierte Verdrahtung zur Bereitstellung elektrischer Verbindungen aufweist, wobei die Verbindungsstruktur Kupfer und zwischen 0,01 und 10 Gewichtsprozent mindestens eines Legierungselements, ausgewählt aus der Gruppe, bestehend aus Kohlenstoff und Indium, umfasst, wobei die Struktur ferner eine Vielzahl von Körnern umfasst, die durch Korngrenzen getrennt sind, wobei jedes der Körner eine Konzentration des mindestens einen Legierungselements an oder nahe den Korngrenzen von mindestens 120% derjenigen an Stellen innerhalb der Körner aufweist, welche sich wesentlich von den Korngrenzen entfernt befinden, wobei die Struktur aus einer Kupferlegierung gebildet wird, welche Korngrenzen zwischen den Körnern aufweist, die mit dem mindestens einen Legierungselement gesättigt sind.
  2. Chip nach Anspruch 1, wobei es sich bei der Verbindungsstruktur um ein Element handelt, welches aus der Gruppe ausgewählt wird, die aus einer Durchkontaktierung und einer Leitung besteht.
  3. Chip nach Anspruch 1, wobei es sich bei dem mindestens einen Legierungselement um Kohlenstoff in einer Konzentration zwischen etwa 0,01 und etwa 10 Gewichtsprozent, vorzugsweise zwischen etwa 0,01 und etwa 2 Gewichtsprozent, handelt.
  4. Chip nach Anspruch 1, wobei es sich bei dem mindestens einen Legierungselement um Indium in einer Konzentration zwischen etwa 0,01 und etwa 10 Gewichtsprozent, vorzugsweise in einer Konzentration zwischen etwa 0,01 und etwa 2 Gewichtsprozent, handelt.
  5. Chip nach Anspruch 1, wobei die Verbindungsstruktur einen verbesserten Widerstand gegen Elektromigration, einen geringen spezifischen elektrischen Widerstand und eine gute Korrosionsbeständigkeit aufweist.
  6. Chip nach Anspruch 1, wobei die Verbindungsstruktur ferner eine Lage einer Haft/Diffusionsbarrieren-Schicht umfasst, die aus einem hoch schmelzenden Metall oder seinem Nitrid hergestellt ist.
  7. Chip nach Anspruch 1, wobei die Verbindungsstruktur ferner Isolierungsschichten eines dielektrischen Materials umfasst, welches aus der Gruppe ausgewählt wird, die aus Siliciumdioxid, Siliciumnitrid, aufgeschleudertem Glas, fließfähigen Oxiden, diamantartigem Kohlenstoff und Polymeren besteht.
  8. Chip nach Anspruch 1, wobei die Kupferlegierung durch ein Verfahren aufgebracht wird, das aus der Gruppe ausgewählt wird, die aus gebündeltem Sputtern, Aufdampfung, Ionenclusterstrahl-Abscheidung, Elektronenzyklotronresonanz-Abscheidung, ionisierter Sputter-Abscheidung, chemischer Gasphasenabscheidung, stromloser Plattierung, elektrolytischer Plattierung, Co-Aufdampfung, chemischer Co-Gasphasenabscheidung und Co-Sputtern besteht.
  9. Chip nach Anspruch 1, wobei es sich bei der Verbindungsstruktur um eine mehrstufige Struktur handelt, welche zwischen 3 und 7 Stufen aufweist.
  10. Chip nach Anspruch 1, wobei die Verbindungsstruktur auf einer zuvor aufgebrachten Metallsilicidschicht aufgebaut ist.
  11. Chip nach Anspruch 1, wobei die Verbindungsstruktur auf einer Halbleitereinheit aufgebaut ist.
  12. Chip nach Anspruch 1, wobei die Verbindungsstruktur über Kontaktlöcher durch einen Ti/TiN/CVD-W-Stift mit einem Metallsilicid verbunden ist.
  13. Chip nach Anspruch 1, wobei die Verbindungsstruktur mit einem anderen Metall aus W oder Al(Cu) verbunden ist.
  14. Chip nach Anspruch 1, wobei ein Leiter, welcher die Verbindungsstruktur umfasst, einem Stromfluss von mindestens 105 A/cm2 standhalten kann.
  15. Verfahren zur Herstellung eines Chips, wobei das Verfahren das Bilden eines Leiters nach Anspruch 14 umfasst, was die folgenden Schritte umfasst: Bilden eines Leiters durch Kupfer und mindestens einem Legierungselement, ausgewählt aus der Gruppe, bestehend aus Kohlenstoff und Indium, wobei das mindestens eine Legierungselement für zwischen 0,01 und 10 Gewichtsprozent des Gesamtgewichts verantwortlich ist und weitgehend einheitlich in den Körnern und innerhalb der Korngrenzen der Kupferlegierung verteilt ist, und Erwärmen des Leiters auf eine Temperatur und für eine Zeitdauer, die ausreichen, um einen thermisch induzierten Diffusionsprozess des mindestens einen Legierungselements zu verursachen, so dass sich dieses derart auf die Korngrenzen zu bewegt, dass eine Sättigung des mindestens einen Legierungselements an oder nahe den Korngrenzen entsteht.
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Families Citing this family (115)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100270593B1 (ko) 1996-06-11 2000-12-01 포만 제프리 엘 부분 중첩 상호 접속 구조 및 그 제조 방법
US7067406B2 (en) 1997-03-31 2006-06-27 Intel Corporation Thermal conducting trench in a semiconductor structure and method for forming the same
US6222254B1 (en) 1997-03-31 2001-04-24 Intel Corporation Thermal conducting trench in a semiconductor structure and method for forming the same
JP3031301B2 (ja) 1997-06-25 2000-04-10 日本電気株式会社 銅配線構造およびその製造方法
JP3660799B2 (ja) * 1997-09-08 2005-06-15 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
US6043153A (en) * 1997-09-25 2000-03-28 Advanced Micro Devices, Inc. Method for reducing electromigration in a copper interconnect
US5981000A (en) * 1997-10-14 1999-11-09 International Business Machines Corporation Method for fabricating a thermally stable diamond-like carbon film
US7244677B2 (en) 1998-02-04 2007-07-17 Semitool. Inc. Method for filling recessed micro-structures with metallization in the production of a microelectronic device
WO1999040615A1 (en) 1998-02-04 1999-08-12 Semitool, Inc. Method and apparatus for low-temperature annealing of metallization micro-structures in the production of a microelectronic device
US6316356B1 (en) 1998-03-10 2001-11-13 Micron Technology, Inc. Thermal processing of metal alloys for an improved CMP process in integrated circuit fabrication
US5980657A (en) 1998-03-10 1999-11-09 Micron Technology, Inc. Alloy for enhanced filling of high aspect ratio dual damascene structures
US6312766B1 (en) * 1998-03-12 2001-11-06 Agere Systems Guardian Corp. Article comprising fluorinated diamond-like carbon and method for fabricating article
US6181012B1 (en) 1998-04-27 2001-01-30 International Business Machines Corporation Copper interconnection structure incorporating a metal seed layer
US6271123B1 (en) * 1998-05-29 2001-08-07 Taiwan Semiconductor Manufacturing Company Chemical-mechanical polish method using an undoped silicon glass stop layer for polishing BPSG
JP2003517190A (ja) * 1998-06-30 2003-05-20 セミトウール・インコーポレーテツド ミクロ電子工学の適用のための金属被覆構造物及びその構造物の形成法
US6391771B1 (en) * 1998-07-23 2002-05-21 Applied Materials, Inc. Integrated circuit interconnect lines having sidewall layers
US6297154B1 (en) 1998-08-28 2001-10-02 Agere System Guardian Corp. Process for semiconductor device fabrication having copper interconnects
JP3955156B2 (ja) * 1998-08-31 2007-08-08 エルジー フィリップス エルシーディー カンパニー リミテッド 電子機器用構成基板と電子機器
JP3187011B2 (ja) 1998-08-31 2001-07-11 日本電気株式会社 半導体装置の製造方法
US6413388B1 (en) 2000-02-23 2002-07-02 Nutool Inc. Pad designs and structures for a versatile materials processing apparatus
US7204924B2 (en) * 1998-12-01 2007-04-17 Novellus Systems, Inc. Method and apparatus to deposit layers with uniform properties
US7578923B2 (en) * 1998-12-01 2009-08-25 Novellus Systems, Inc. Electropolishing system and process
US6610190B2 (en) * 2000-11-03 2003-08-26 Nutool, Inc. Method and apparatus for electrodeposition of uniform film with minimal edge exclusion on substrate
US6497800B1 (en) * 2000-03-17 2002-12-24 Nutool Inc. Device providing electrical contact to the surface of a semiconductor workpiece during metal plating
US7427337B2 (en) * 1998-12-01 2008-09-23 Novellus Systems, Inc. System for electropolishing and electrochemical mechanical polishing
US7425250B2 (en) * 1998-12-01 2008-09-16 Novellus Systems, Inc. Electrochemical mechanical processing apparatus
US6126806A (en) * 1998-12-02 2000-10-03 International Business Machines Corporation Enhancing copper electromigration resistance with indium and oxygen lamination
US6541858B1 (en) * 1998-12-17 2003-04-01 Micron Technology, Inc. Interconnect alloys and methods and apparatus using same
US6294836B1 (en) * 1998-12-22 2001-09-25 Cvc Products Inc. Semiconductor chip interconnect barrier material and fabrication method
US6359328B1 (en) * 1998-12-31 2002-03-19 Intel Corporation Methods for making interconnects and diffusion barriers in integrated circuits
US6656828B1 (en) 1999-01-22 2003-12-02 Hitachi, Ltd. Method of forming bump electrodes
JP2000349085A (ja) 1999-06-01 2000-12-15 Nec Corp 半導体装置及び半導体装置の製造方法
US6355153B1 (en) * 1999-09-17 2002-03-12 Nutool, Inc. Chip interconnect and packaging deposition methods and structures
US6440849B1 (en) * 1999-10-18 2002-08-27 Agere Systems Guardian Corp. Microstructure control of copper interconnects
JP4236778B2 (ja) * 1999-11-01 2009-03-11 株式会社ルネサステクノロジ 半導体装置
US6612915B1 (en) 1999-12-27 2003-09-02 Nutool Inc. Work piece carrier head for plating and polishing
US6354916B1 (en) * 2000-02-11 2002-03-12 Nu Tool Inc. Modified plating solution for plating and planarization and process utilizing same
TW476134B (en) * 2000-02-22 2002-02-11 Ibm Method for forming dual-layer low dielectric barrier for interconnects and device formed
US20060131177A1 (en) * 2000-02-23 2006-06-22 Jeffrey Bogart Means to eliminate bubble entrapment during electrochemical processing of workpiece surface
US20090020437A1 (en) * 2000-02-23 2009-01-22 Basol Bulent M Method and system for controlled material removal by electrochemical polishing
US7141146B2 (en) * 2000-02-23 2006-11-28 Asm Nutool, Inc. Means to improve center to edge uniformity of electrochemical mechanical processing of workpiece surface
US6627995B2 (en) 2000-03-03 2003-09-30 Cvc Products, Inc. Microelectronic interconnect material with adhesion promotion layer and fabrication method
US6852208B2 (en) 2000-03-17 2005-02-08 Nutool, Inc. Method and apparatus for full surface electrotreating of a wafer
US6482307B2 (en) 2000-05-12 2002-11-19 Nutool, Inc. Method of and apparatus for making electrical contact to wafer surface for full-face electroplating or electropolishing
US20060118425A1 (en) * 2000-04-19 2006-06-08 Basol Bulent M Process to minimize and/or eliminate conductive material coating over the top surface of a patterned substrate
WO2001084617A1 (en) * 2000-04-27 2001-11-08 Nu Tool Inc. Conductive structure for use in multi-level metallization and process
US6478936B1 (en) 2000-05-11 2002-11-12 Nutool Inc. Anode assembly for plating and planarizing a conductive layer
US6695962B2 (en) 2001-05-01 2004-02-24 Nutool Inc. Anode designs for planar metal deposits with enhanced electrolyte solution blending and process of supplying electrolyte solution using such designs
US7195696B2 (en) * 2000-05-11 2007-03-27 Novellus Systems, Inc. Electrode assembly for electrochemical processing of workpiece
TW571005B (en) * 2000-06-29 2004-01-11 Ebara Corp Method and apparatus for forming copper interconnects, and polishing liquid and polishing method
US6309959B1 (en) * 2000-08-03 2001-10-30 Advanced Micro Devices, Inc. Formation of self-aligned passivation for interconnect to minimize electromigration
US7754061B2 (en) * 2000-08-10 2010-07-13 Novellus Systems, Inc. Method for controlling conductor deposition on predetermined portions of a wafer
US6921551B2 (en) * 2000-08-10 2005-07-26 Asm Nutool, Inc. Plating method and apparatus for controlling deposition on predetermined portions of a workpiece
JP4117101B2 (ja) * 2000-08-30 2008-07-16 株式会社ルネサステクノロジ 半導体装置とその製造方法
WO2002023628A2 (en) * 2000-09-15 2002-03-21 Motorola, Inc. Semiconductor component and method of manufacturing
US6444263B1 (en) 2000-09-15 2002-09-03 Cvc Products, Inc. Method of chemical-vapor deposition of a material
US6469387B1 (en) * 2000-11-30 2002-10-22 Advanced Micro Devices, Inc. Semiconductor device formed by calcium doping a copper surface using a chemical solution
US6509262B1 (en) * 2000-11-30 2003-01-21 Advanced Micro Devices, Inc. Method of reducing electromigration in copper lines by calcium-doping copper surfaces in a chemical solution
US6358848B1 (en) * 2000-11-30 2002-03-19 Advanced Micro Devices, Inc. Method of reducing electromigration in copper lines by forming an interim layer of calcium-doped copper seed layer in a chemical solution and semiconductor device thereby formed
US6445070B1 (en) * 2000-12-18 2002-09-03 Advanced Micro Devices, Inc. Coherent carbide diffusion barrier for integrated circuit interconnects
US6802946B2 (en) 2000-12-21 2004-10-12 Nutool Inc. Apparatus for controlling thickness uniformity of electroplated and electroetched layers
US6515373B2 (en) * 2000-12-28 2003-02-04 Infineon Technologies Ag Cu-pad/bonded/Cu-wire with self-passivating Cu-alloys
US6866763B2 (en) * 2001-01-17 2005-03-15 Asm Nutool. Inc. Method and system monitoring and controlling film thickness profile during plating and electroetching
US6740221B2 (en) 2001-03-15 2004-05-25 Applied Materials Inc. Method of forming copper interconnects
US6391777B1 (en) 2001-05-02 2002-05-21 Taiwan Semiconductor Manufacturing Company Two-stage Cu anneal to improve Cu damascene process
US6426293B1 (en) * 2001-06-01 2002-07-30 Advanced Micro Devices, Inc. Minimizing resistance and electromigration of interconnect by adjusting anneal temperature and amount of seed layer dopant
EP1418619A4 (de) * 2001-08-13 2010-09-08 Ebara Corp Halbleiterbauelemente und herstellungsverfahren dafür und plattierungslösung
US6961101B2 (en) * 2001-10-25 2005-11-01 Lg. Philips Lcd Co., Ltd. Copper alloy, array substrate of liquid crystal display using the same and method of fabricating the same
US6703308B1 (en) 2001-11-26 2004-03-09 Advanced Micro Devices, Inc. Method of inserting alloy elements to reduce copper diffusion and bulk diffusion
US6703307B2 (en) 2001-11-26 2004-03-09 Advanced Micro Devices, Inc. Method of implantation after copper seed deposition
US6835655B1 (en) 2001-11-26 2004-12-28 Advanced Micro Devices, Inc. Method of implanting copper barrier material to improve electrical performance
US7696092B2 (en) * 2001-11-26 2010-04-13 Globalfoundries Inc. Method of using ternary copper alloy to obtain a low resistance and large grain size interconnect
US6828223B2 (en) * 2001-12-14 2004-12-07 Taiwan Semiconductor Manufacturing Co. Localized slots for stress relieve in copper
US20030118798A1 (en) 2001-12-25 2003-06-26 Nec Electronics Corporation Copper interconnection and the method for fabricating the same
US6664185B1 (en) * 2002-04-25 2003-12-16 Advanced Micro Devices, Inc. Self-aligned barrier formed with an alloy having at least two dopant elements for minimized resistance of interconnect
US6861349B1 (en) 2002-05-15 2005-03-01 Advanced Micro Devices, Inc. Method of forming an adhesion layer with an element reactive with a barrier layer
JP2004039916A (ja) * 2002-07-04 2004-02-05 Nec Electronics Corp 半導体装置およびその製造方法
US6841458B2 (en) 2002-09-12 2005-01-11 Intel Corporation Dopant interface formation
JP4591084B2 (ja) * 2002-12-09 2010-12-01 日本電気株式会社 配線用銅合金、半導体装置及び半導体装置の製造方法
JP4647184B2 (ja) * 2002-12-27 2011-03-09 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US7153766B2 (en) * 2003-01-09 2006-12-26 Chartered Semiconductor Manufacturing Ltd. Metal barrier cap fabrication by polymer lift-off
US6806192B2 (en) * 2003-01-24 2004-10-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method of barrier-less integration with copper alloy
US6943111B2 (en) * 2003-02-10 2005-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Barrier free copper interconnect by multi-layer copper seed
US20070131563A1 (en) * 2003-04-14 2007-06-14 Asm Nutool, Inc. Means to improve center to edge uniformity of electrochemical mechanical processing of workpiece surface
US6762501B1 (en) * 2003-04-14 2004-07-13 Texas Instruments Incorporated Low stress integrated circuit copper interconnect structures
TWI312370B (en) * 2003-04-18 2009-07-21 Nat Tsing Hua Universit Conduction wires of electromigration effect-insignificant alloys and the designing method thereof
US7169706B2 (en) * 2003-10-16 2007-01-30 Advanced Micro Devices, Inc. Method of using an adhesion precursor layer for chemical vapor deposition (CVD) copper deposition
KR100562675B1 (ko) * 2003-11-04 2006-03-20 주식회사 하이닉스반도체 반도체 소자의 제조방법
US7648622B2 (en) * 2004-02-27 2010-01-19 Novellus Systems, Inc. System and method for electrochemical mechanical polishing
CN100380627C (zh) * 2004-02-27 2008-04-09 半导体理工学研究中心股份有限公司 半导体器件及其制造方法
JP4178295B2 (ja) * 2004-07-14 2008-11-12 富士通マイクロエレクトロニクス株式会社 銅からなる配線を有する半導体装置及びその製造方法
US7193286B2 (en) * 2004-07-30 2007-03-20 Nve Corporation Radial field generating selection conductor device
US7327033B2 (en) * 2004-08-05 2008-02-05 International Business Machines Corporation Copper alloy via bottom liner
JP4330517B2 (ja) * 2004-11-02 2009-09-16 株式会社神戸製鋼所 Ｃｕ合金薄膜およびＣｕ合金スパッタリングターゲット並びにフラットパネルディスプレイ
JP5014632B2 (ja) * 2006-01-13 2012-08-29 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
US8500985B2 (en) * 2006-07-21 2013-08-06 Novellus Systems, Inc. Photoresist-free metal deposition
JP4740071B2 (ja) * 2006-08-31 2011-08-03 株式会社東芝 半導体装置
US20080092947A1 (en) * 2006-10-24 2008-04-24 Applied Materials, Inc. Pulse plating of a low stress film on a solar cell substrate
US20080237048A1 (en) * 2007-03-30 2008-10-02 Ismail Emesh Method and apparatus for selective electrofilling of through-wafer vias
US7834442B2 (en) * 2007-12-12 2010-11-16 International Business Machines Corporation Electronic package method and structure with cure-melt hierarchy
JP2008252103A (ja) * 2008-04-21 2008-10-16 Nec Electronics Corp 半導体装置及び半導体装置の製造方法
KR20110041432A (ko) * 2008-07-11 2011-04-21 미츠이 마이닝 & 스멜팅 콤파니 리미티드 도전성 페이스트용 구리분말 및 도전성 페이스트
WO2010143609A1 (ja) * 2009-06-12 2010-12-16 株式会社アルバック 電子装置の形成方法、電子装置、半導体装置及びトランジスタ
EP2445835A1 (de) * 2009-06-24 2012-05-02 Third Millennium Metals, Llc Kupfer-kohlenstoff-zusammensetzung
WO2011027858A1 (ja) * 2009-09-07 2011-03-10 株式会社 白金 銅合金並びにその製造方法
US8138084B2 (en) * 2009-12-23 2012-03-20 Intel Corporation Electroless Cu plating for enhanced self-forming barrier layers
JP2013518991A (ja) 2010-02-04 2013-05-23 サード ミレニアム メタルズ エル エル シー 金属−炭素複合体
JP5717168B2 (ja) * 2010-09-03 2015-05-13 Ｎｅｃエナジーデバイス株式会社 非水電解液二次電池用負極およびその製造方法、ならびに非水電解液二次電池
CA2864141A1 (en) 2011-03-04 2012-09-13 Third Millennium Metals, Llc Aluminum-carbon compositions
US8518818B2 (en) * 2011-09-16 2013-08-27 Taiwan Semiconductor Manufacturing Co., Ltd. Reverse damascene process
US9627256B2 (en) * 2013-02-27 2017-04-18 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit interconnects and methods of making same
SG11201703892PA (en) * 2014-12-09 2017-06-29 Intel Corp Microelectronic substrates having copper alloy conductive route structures
WO2018236882A1 (en) 2017-06-19 2018-12-27 The Trustees Of The University Of Pennsylvania COPPER ALLOYS FOR INTERCONNECTORS AND METHODS OF MAKING THE SAME
US10515896B2 (en) * 2017-08-31 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structure for semiconductor device and methods of fabrication thereof
US10490447B1 (en) * 2018-05-25 2019-11-26 International Business Machines Corporation Airgap formation in BEOL interconnect structure using sidewall image transfer

Family Cites Families (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US130702A (en) * 1872-08-20 Improvement in telegraph-wires from alloys
US701429A (en) * 1900-11-02 1902-06-03 Stanley L Walter Process of hardening copper.
US1642348A (en) * 1923-01-19 1927-09-13 Gen Motors Res Corp Alloy structure
US1538246A (en) * 1923-08-14 1925-05-19 Western Electric Co Metallic composition
US1960740A (en) * 1930-05-15 1934-05-29 Oneida Community Ltd Copper-indium alloy
US2046702A (en) * 1934-12-20 1936-07-07 Westinghouse Electric & Mfg Co Copper alloy
US2002460A (en) * 1935-03-02 1935-05-21 Revere Copper & Brass Inc Alloy
US3091527A (en) * 1961-01-27 1963-05-28 Leeds & Northrup Co Copper base alloys particularly suited for precision resistance
US3998633A (en) * 1974-06-10 1976-12-21 Rhodes William A Alloy and method for producing the same
US4120758A (en) * 1975-09-09 1978-10-17 Rippere Ralph E Production of powder metallurgy alloys
US4400351A (en) * 1980-06-13 1983-08-23 Mitsubishi Kinzoku Kabushiki Kaisha High thermal resistance, high electric conductivity copper base alloy
US4388346A (en) * 1981-11-25 1983-06-14 Beggs James M Administrator Of Electrodes for solid state devices
US4443274A (en) * 1982-12-03 1984-04-17 Olin Corporation Process for forming a protective film on Cu-Sn alloys
US4586967A (en) * 1984-04-02 1986-05-06 Olin Corporation Copper-tin alloys having improved wear properties
US4511410A (en) * 1984-04-02 1985-04-16 Olin Corporation Copper-tin alloys having improved wear properties
US4612411A (en) * 1985-06-04 1986-09-16 Atlantic Richfield Company Thin film solar cell with ZnO window layer
US4798660A (en) * 1985-07-16 1989-01-17 Atlantic Richfield Company Method for forming Cu In Se2 films
US4749548A (en) * 1985-09-13 1988-06-07 Mitsubishi Kinzoku Kabushiki Kaisha Copper alloy lead material for use in semiconductor device
DE3601438C1 (de) * 1986-01-20 1987-04-09 Glyco Metall Werke Schichtverbundwerkstoff mit Diffusionssperrschicht,insbesondere fuer Gleit- und Reibelemente,sowie Verfahren zu seiner Herstellung
DE3725830C2 (de) * 1986-09-30 2000-03-30 Furukawa Electric Co Ltd Kupfer-Zinn-Legierung für elektronische Instrumente
US4908275A (en) * 1987-03-04 1990-03-13 Nippon Mining Co., Ltd. Film carrier and method of manufacturing same
JPS63266052A (ja) * 1987-04-24 1988-11-02 Furukawa Electric Co Ltd:The 高力銅基合金の製造法
JP2505481B2 (ja) * 1987-08-27 1996-06-12 日鉱金属株式会社 フレキシブル回路基板用銅合金箔
JPH01123040A (ja) * 1987-11-05 1989-05-16 Furukawa Electric Co Ltd:The 電気接続箱用ブスバー
JP2511289B2 (ja) * 1988-03-30 1996-06-26 株式会社日立製作所 半導体装置
US4915745A (en) * 1988-09-22 1990-04-10 Atlantic Richfield Company Thin film solar cell and method of making
JPH02173228A (ja) * 1988-12-24 1990-07-04 Nippon Mining Co Ltd ダイレクトボンディング性の良好な銅合金
JPH02170936A (ja) * 1988-12-24 1990-07-02 Nippon Mining Co Ltd ダイレクトボンディング性の良好な銅合金
JP2726939B2 (ja) * 1989-03-06 1998-03-11 日鉱金属 株式会社 加工性，耐熱性の優れた高導電性銅合金
DE4006410C2 (de) * 1990-03-01 1994-01-27 Wieland Werke Ag Halbzeug aus Kupfer oder einer Kupferlegierung mit Kohlenstoffzusatz
JP2724903B2 (ja) * 1990-05-23 1998-03-09 矢崎総業 株式会社 耐屈曲性に優れた導電用高力銅合金
US5221411A (en) * 1991-04-08 1993-06-22 North Carolina State University Method for synthesis and processing of continuous monocrystalline diamond thin films
JP3279374B2 (ja) * 1993-02-05 2002-04-30 日立電線株式会社 銅合金線，及びその製造方法
US5821627A (en) * 1993-03-11 1998-10-13 Kabushiki Kaisha Toshiba Electronic circuit device
US5391517A (en) * 1993-09-13 1995-02-21 Motorola Inc. Process for forming copper interconnect structure
KR0179822B1 (ko) * 1995-04-01 1999-04-15 문정환 반도체 장치의 배선 구조 및 그 제조 방법
US5916695A (en) * 1995-12-18 1999-06-29 Olin Corporation Tin coated electrical connector
US5780172A (en) * 1995-12-18 1998-07-14 Olin Corporation Tin coated electrical connector
US6010960A (en) * 1997-10-29 2000-01-04 Advanced Micro Devices, Inc. Method and system for providing an interconnect having reduced failure rates due to voids

Also Published As

Publication number Publication date
EP0751567A3 (de) 1999-11-03
US6063506A (en) 2000-05-16
EP0751567A2 (de) 1997-01-02
JP3704203B2 (ja) 2005-10-12
DE69637333D1 (de) 2008-01-10
KR970003538A (ko) 1997-01-28
JPH0920942A (ja) 1997-01-21
US6090710A (en) 2000-07-18
EP0751567B1 (de) 2007-11-28
KR100232506B1 (ko) 1999-12-01

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