DE69729908T2 - Taktsteuerungsschaltung - Google Patents

Taktsteuerungsschaltung Download PDF

Info

Publication number
DE69729908T2
DE69729908T2 DE69729908T DE69729908T DE69729908T2 DE 69729908 T2 DE69729908 T2 DE 69729908T2 DE 69729908 T DE69729908 T DE 69729908T DE 69729908 T DE69729908 T DE 69729908T DE 69729908 T2 DE69729908 T2 DE 69729908T2
Authority
DE
Germany
Prior art keywords
delay
pulse
clock signal
circuit
time
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE69729908T
Other languages
English (en)
Other versions
DE69729908D1 (de
Inventor
Toda 1-1 Shibaura 1-chome Haruki
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Application granted granted Critical
Publication of DE69729908D1 publication Critical patent/DE69729908D1/de
Publication of DE69729908T2 publication Critical patent/DE69729908T2/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/225—Clock input buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device

Description

  • Die vorliegende Erfindung bezieht sich auf eine Taktsteuerschaltung, die eine Verzögerungsanordnung hat, und die gestaltet ist, die Zeiteinstellung eines externen Taktes, der durch eine CPU generiert wird, und die Zeiteinstellung eines internen Taktsignals, das in einem Speicher (IC) verwendet wird, zu steuern.
  • Die meisten der kürzlich entwickelten Speicher sind von dem Typ, der Daten bei hoher Geschwindigkeit in Synchronismus mit Taktsignalen überträgt. Ein synchroner DRAM (nämlich ein DRAM synchronen Typs) überträgt z. B. Daten zu einem Funktionsblock, wie etwa einer CPU, in Synchronismus mit einem Taktsignal (100 MHz und 250 MHz), und empfängt Daten von dort in Synchronismus mit einem Taktsignal.
  • Das interne Taktsignal, das in dem Speicher generiert wird, hat einen Versatz, d. h. eine kleine Verzögerung, in Bezug auf das externe Taktsignal, das von der CPU zu dem Speicher zugeführt wird. Der Versatz verursacht ein Problem. Angenommen, dass das externe Taktsignal ein Taktsignal (100 MHz) ist, das einen Zyklus von 10 Nanosekunden (nsec) hat, und dass das interne Taktsignal einen Versatz von 1 nsec in Bezug auf das externe Taktsignal hat. Der Versatz beläuft sich auf 10% des Zyklus des externen Taktsignals. Offensichtlich setzt der Versatz dieses Wertes den Speicher außer Stande, Daten bei einer hohen Geschwindigkeit in Synchronismus mit dem externen Taktsignal zu übertragen. Insbesondere beeinflusst der Versatz stark die Geschwindigkeit einer Übertragung von Daten von dem Speicher zu dem Funktionsblock, was letztlich die Zeit zum Lesen von Daten des Speichers verlängert.
  • 1 zeigt ein System, in dem Daten zwischen einem Speicher 11 und einer CPU 12 in Synchronismus mit einem Hochfrequenztaktsignal übertragen werden. 2 repräsentiert die Beziehung zwischen dem externen Taktsignal und dem internen Taktsignal, die beide in dem System verwendet werden.
  • Der Speicher ist ein DRAM eines synchronen Typs, wie etwa ein synchroner DRAM. Der Speicher 11 umfasst einen Puffer 13, eine Eingangsschaltung 14, eine Ausgangsschaltung 15, eine Schreib-/Lese-Schaltung 16 und eine Speicherzellenanordnung 15.
  • Die CPU 12 generiert das externe Taktsignal CK, das zu dem Speicher 11 eingegeben wird. In dem Speicher 11 konvertiert der Puffer 13 das externe Taktsignal CK zu einem internen Taktsignal CLK. Das Signal CLK wird der Eingangsschaltung 14, der Ausgangsschaltung 15 und der Schreib-/Lese-Schaltung 16 zugeführt, um das Eingeben von Daten zu der Speicherzellenanordnung 17 und das Ausgeben von Daten von dort zu steuern.
  • Generiert durch den Puffer 13 aus dem externen Taktsignal CK, das als ein Triggersignal verwendet wird, hat das interne Taktsignal CLK unvermeidlich einen Versatz in Bezug auf das externe Taktsignal CK. Es ist das interne Taktsignal CLK, das die Schaltungen 14 bis 16 steuert. Um Daten zwischen dem Speicher 11 und der CPU 12 zu übertragen, müssen die Schaltungen 14 bis 16 derart gesteuert werden, um den Versatz zu kompensieren, den das Signal CLK in Bezug auf das Signal CK aufweist. Diese Technik führt jedoch zu einer Verringerung der Datenübertragungsgeschwindigkeit.
  • Vor kurzem wurden verschiedene Verfahren zum Minimieren oder Eliminieren des Versatzes entwickelt. Nachstehend werden zwei dieser Verfahren beschrieben.
  • Das erste Verfahren besteht darin, eine PLL (Phasenregelschleife, Phase-Lock Loop) zu verwenden, um den Versatz zu erfassen, und das interne Taktsignal CLK zurück zu dem Eingang des Puffers 13 zu speisen, wobei dadurch der Versatz eliminiert wird. Das Verfahren arbeitet gut, wenn das externe Taktsignal CK dem Speicher 11 kontinuierlich zugeführt wird und eine konstante Frequenz aufweist.
  • Das zweite Verfahren besteht darin, eine Schaltung zu verwenden, die ein korrigiertes internes Taktsignal generiert, das mit dem externen Taktsignal im Sinne einer Zeiteinstellung synchron ist. Dieses Verfahren wird als wünschenswert betrachtet, da das interne Taktsignal unverzüglich mit dem externen Taktsignal synchron werden kann, wenn sich das externe Taktsignal in der Frequenz ändert oder abbricht.
  • Das Prinzip des zweiten Verfahrens wird mit Bezug auf das Zeiteinstellungsdiagramm von 3 erläutert.
  • Angenommen, dass das interne Taktsignal CLK einen Versatz D1 (Verzögerung) in Bezug auf das externe Taktsignal CK hat, wie in 3 gezeigt, und dass beide Signale CLK und CK einen Zyklus T haben. Es wird ein Voraustakt FCL nach Ablauf einer Periode A von der Führungsflanke des ersten Impulses des internen Taktsignals CLK generiert. Es verstreicht eine Zeit Δ von der Führungsflanke des Voraustaktes FCL zu der Führungsflanke des zweiten Impulses des internen Taktsignals CLK. Nach Ablauf von 2Δ von der Führungsflanke des Impulses FCL wird ein Voraustakt RCL generiert. Dann endet die Periode A, die von der Führungsflanke des Impulses RCL beginnt, an der Führungsflanke des dritten Impulses des internen Taktsignals CLK, vorausgesetzt, dass (A + W) < T ist, wobei W die Breite der Voraustakte FCL und RCL ist.
  • Es verstreicht eine Zeit D2 von der Führungsflanke des Voraustaktes RCL zu der Führungsflanke des dritten Impulses des externen Taktsignals CK. Der Voraustakt RCL wird um die Zeit D2 verzögert, wobei ein korrigiertes internes Taktsignal CK' erhalten wird, das mit dem externen Taktsignal CK synchron ist.
  • D. h. das zweite Verfahren verwendet drei Verzögerungsschaltungen, die jeweils die Verzögerungszeiten A, 2Δ und D2 vorsehen. Das interne Taktsignal CLK wird um A + 2Δ + D2 verzögert, wobei dadurch ein korrigiertes internes Taktsignal CK' generiert wird, das mit dem externen Taktsignal CK synchron ist.
  • Wie aus 3 verstanden werden kann, ist A = D1 + D2. Die Verzögerungszeit D2 kann aus der Periode A und der Verzögerungszeit D1 berechnet werden. Da der Zyklus T der externen und internen Taktsignale CK und CLK nicht konstant ist, ist auch die Zeit Δ nicht konstant. Eine der drei Verzögerungsschaltungen muss deshalb gestaltet sein, eine genaue Verzögerungszeit 2Δ in Übereinstimmung mit dem nicht-konstanten Zyklus T von beiden Taktsignalen CK und CLK vorzusehen.
  • Die drei Verzögerungsschaltungen dienen dazu, ein korrigiertes internes Taktsignal des ersten Impulses zu generieren, das mit dem dritten Impuls des externen Taktsignals CK synchron ist, ungeachtet des Zyklus T der externen und internen Taktsignale CK und CLK. Nach dem dritten Impuls des externen Taktsignals CK verbleibt das korrigierte interne Taktsignal CK' mit dem externen Taktsignal CK synchron. Sollte das externe Taktsignal CK abbrechen, kann unverzüglich ein korri giertes internes Taktsignal CK' generiert werden, das mit dem externen Taktsignal CK synchron ist.
  • Mit Bezug auf 4 wird eine Taktsteuerschaltung beschrieben, die das zweite Verfahren durchführt.
  • Wie in 4 gezeigt, umfasst die Schaltung einen Eingangsanschluss 21, einen Eingangspuffer 22, eine Verzögerungsschaltung 23, eine Vorausverzögerungsanordnung 24, eine Spiegelsteuerschaltung 26, eine Hinterverzögerungsanordnung 28 und eine Verzögerungsschaltung 30. Die Vorausverzögerungsanordnung 24 besteht aus einer Vielzahl von Verzögerungsschaltungen 25-1, 25-2, ..., 25-n, und die Steuerschaltung 26 hat Steuerelemente 27-1, 27-2, ..., 27-n. Die Hinterverzögerungsanordnung 28 besteht aus einer Vielzahl von Verzögerungsschaltungen 29-1, 29-2, ..., 29-n.
  • Das externe Taktsignal CK, das dem Eingangsanschluss 21 zugeführt wird, wird zu dem Eingangspuffer 22 eingegeben. Der Eingangspuffer 22 gibt ein internes Taktsignal CLK aus. Da der Eingangspuffer eine Verzögerungszeit D1 hat, hat das interne Taktsignal CLK einen Taktversatz von D1 in Bezug auf das externe Taktsignal CK. Das interne Taktsignal CLK wird zu der Vorausverzögerungsanordnung 24 durch die Verzögerungsschaltung 23 eingegeben, die eine Verzögerungszeit A hat. Das interne Taktsignal CLK wird auch zu der Spiegelsteuerschaltung 26 eingegeben. Die Schaltung 26 bestimmt eine Verzögerungszeit Δf der Vorausverzögerungsanordnung 24 und gleicht die Verzögerungszeit Δb der Hinterverzögerungsanordnung 28 zu der Verzögerungszeit Δf aus. Das Taktsignal, das von der Hinterverzögerungsanordnung 28 ausgegeben wird, wird der Verzögerungsschaltung 30 zugeführt, die eine Verzögerungszeit D2 hat. Die Verzögerungsschaltung 30 generiert ein korrigiertes internes Taktsignal CK', das mit dem externen Taktsignal CK synchron ist.
  • Die Vorausverzögerungsanordnung 24 und die Hinterverzögerungsanordnung 28 sind im Aufbau identisch, und die Verzögerungszeit Δf der Anordnung 24 wird als die Verzögerungszeit Δb der Anordnung 28 verwendet. Somit sehen die Verzögerungsanordnungen 24 und 28 eine Verzögerungszeit von 2Δ vor, wobei Δ = Δf = Δb ist.
  • In der Taktsteuerschaltung von 4 ist es schwierig, die Verzögerungszeit Δf und die Verzögerungszeit Δb vollständig gleich zu machen, da Vorausimpulse eine vorbestimmte Breite haben. Dieses Problem wird nachstehend mit Bezug auf 5 erläutert.
  • 5 ist ein Zeiteinstellungsdiagramm, das erläutert, wie Verzögerungszeiten Δf und Δb im Zeitpunkt t (3) in der Taktsteuerschaltung von 4 bestimmt werden.
  • Wie aus 5 zu sehen ist, verbleibt die Vorausverzögerungsanordnung 24 aktiv, während ein Vorausimpuls auf Pegel "1" ist; sie verbleibt inaktiv, während der Vorausimpuls auf Pegel "0" ist. Wenn der Vorausimpuls z. B. zu der Verzögerungsschaltung 25-k eingegeben wird, wird die Verzögerungsschaltung 25-k aktiviert, während alle anderen Verzögerungsschaltungen der Anordnung 24 deaktiviert sind. Wenn ein Impuls des internen Taktsignals CLK danach generiert wird, wird die k-te Verzögerungsschaltung 29-k der Hinterverzögerungsanordnung 28 aktiviert und generiert einen Hinterimpuls.
  • Ein Vorausimpuls und ein Impuls des internen Taktsignals CLK werden zu dem k-ten Steuerelement 27-k der Spiegelsteuerschaltung 26 eingegeben. Das Steuerelement 27-k aktiviert die k-te Verzögerungsschaltung 29-k der Hinterverzögerungsanordnung 28. Die Verzögerungsschaltung 29-k generiert einen Hinterimpuls. Das Steuerelement 27-k, das den Vorausimpuls emp fängt, und die Verzögerungsschaltung, die den Hinterimpuls generiert, nehmen die gleiche Stelle ein, d. h. die k-te Stelle. Deshalb hat der Hinterimpuls seine Vorderflanke F2 in Bezug auf die Vorderflanke F1 des Vorausimpulses um eine Zeit entsprechend dem Intervall verzögert, in dem die Verzögerungsschaltungen angeordnet sind (z. B. die Breite W des Vorausimpulses). Da die Vorderflanke F1 des Vorausimpulses und die Vorderflanke F2 des Hinterimpulses die Verzögerungszeit Δf bzw. die Verzögerungszeit Δb bestimmen, ist die Verzögerungszeit Δb kürzer als die Verzögerungszeit Δf um höchstens die Zeit entsprechend dem Intervall.
  • Wie oben beschrieben, führt die konventionelle Taktsteuerschaltung das oben erwähnte zweite Verfahren durch, um ein korrigiertes internes Taktsignal synchron mit dem externen Taktsignal zu generieren. Keine der Komponenten der Taktsteuerschaltung kann jedoch eine vorbestimmte Verzögerungszeit mit Genauigkeit vorsehen. Folglich ist es mit der Schaltung schwierig, ein korrigiertes internes Taktsignal zu generieren, das mit dem externen Taktsignal vollständig synchron ist.
  • Die Literaturstelle BURSKY D: "MEMORIES HIT NEW HIGHS AND CLOCKS RUN JITTER-FREE", ELECTRONIC DESIGN, 19. Februar 1996, Vol. 44, Nr. 4, Seiten 79 bis 93 legt eine Verzögerungsschaltung offen, auf der die Präambel von Anspruch 1 basiert.
  • Entsprechend ist es ein Ziel der Erfindung, eine Verzögerungsschaltung vorzusehen, die Komponenten zum Vorsehen einer vorbestimmten Verzögerungszeit mit hoher Genauigkeit hat, was es möglich macht, ein korrigiertes internes Taktsignal zu generieren, das vollständig mit dem externen Taktsignal synchron ist, das zu der Schaltung eingegeben wird.
  • Es ist ein weiteres Ziel der vorliegenden Erfindung, eine Verzögerungsschaltung vorzusehen, die ein korrigiertes internes Taktsignal mit einer spezifischen Phasenbeziehung mit dem externen Taktsignal generiert, genauer in Phase um eine spezifische Zeit in Bezug auf das externe Taktsignal verzögert.
  • Dieses Ziel der Erfindung wird durch eine Verzögerungsschaltung mit den Merkmalen von Anspruch 1 gelöst.
  • Eine Verzögerungsanordnung hat eine Vielzahl von Verzögerungseinheiten, jede umfassend: eine Vorausimpulsverzögerungsschaltung zum Verzögern eines Vorausimpulses um eine vorbestimmte Zeit und Zuführen des so verzögerten Vorausimpulses zu einer nachfolgenden Verzögerungseinheit; eine Hinterimpulsverzögerungsschaltung zum Verzögern eines Hinterimpulses um die vorbestimmte Zeit und Zuführen des so verzögerten Hinterimpulses zu der vorangehenden Verzögerungseinheit; und eine Zustandshaltesektion, die bei Empfang des Vorausimpulses gesetzt wird, wenn keine Impulse eines internen Taktsignals zu den Verzögerungseinheiten eingegeben werden, und die bei Empfang des Hinterimpulses zurückgesetzt wird, wenn die Impulse der internen Taktsignale zu den Verzögerungseinheiten eingegeben werden. In der Verzögerungsanordnung wird der Vorausimpuls zu der ersten Verzögerungseinheit eingegeben, eine Vorderflanke des Hinterimpulses wird durch diese eine der Verzögerungseinheiten generiert, deren Zustandshaltesektionen durch die Impulse des internen Taktsignals zurückgesetzt werden, die sich am nächsten zu der ersten Verzögerungseinheit befindet, und der Hinterimpuls wird durch die erste Verzögerungseinheit generiert.
  • In der Verzögerungsanordnung wird eine Flanke des Hinterimpulses, anders als die Vorderflanke, durch diese eine der Verzögerungseinheiten generiert, deren Zustandshaltesektionen zurückgesetzt sind, wenn die Impulse des internen Taktsignals aufhören, den Verzögerungseinheiten zugeführt zu werden, die sich am nächsten zu der ersten Verzögerungseinheit befindet.
  • Eine Taktsteuerschaltung umfasst: eine Verzögerungsanordnung des oben beschriebenen Typs; einen Puffer mit einer Verzögerungszeit D1 zum Generieren des internen Taktsignals von einem externen Taktsignal; eine erste Verzögerungsschaltung zum Verzögern der Impulse des internen Taktsignals um eine Zeit A und Zuführen der so verzögerten Impulse als Vorausimpulse zu der ersten Verzögerungseinheit; und eine zweite Verzögerungsschaltung zum Verzögern der Hinterimpulse, die von der ersten Verzögerungseinheit ausgegeben werden, um eine Zeit D2 und Zuführen der so verzögerten Hinterimpulse als ein korrigiertes internes Taktsignal. Die Zeit D1, die Zeit D2 und die Zeit A haben die folgende Beziehung: A = D1 + D2.
  • Die Taktsteuerschaltung kann ferner umfassen: eine Steuerimpulsgenerierungsschaltung zum Generieren eines Steuerimpulses zum Initialisieren der Vorausimpulsverzögerungsschaltung jeder Verzögerungseinheit innerhalb einer Periode zwischen dem Zeitpunkt, wo die Impulse des internen Taktsignals zu den Verzögerungseinheiten eingegeben werden, und dem Zeitpunkt, wo der Vorausimpuls der ersten Verzögerungseinheit zugeführt wird.
  • Die Taktsteuerschaltung kann ferner Steuermittel zum Verhindern dessen umfassen, dass der Hinterimpuls, der von der ersten Verzögerungseinheit ausgegeben wird, die zweite Verzögerungsschaltung durchläuft, wenn der Vorausimpuls von der letzten Verzögerungseinheit ausgegeben wird, um dadurch einen Impuls des internen Taktsignals von der zweiten Verzögerungsschaltung an Stelle des Hinterimpulses zuzuführen. Das Steuermittel initialisiert die zweite Verzögerungsschaltung in Übereinstimmung mit dem Hinterimpuls, der von der ersten Verzögerungseinheit ausgegeben wird, nachdem die zweite Verzögerungsschaltung den Impuls des internen Taktimpulses ausgegeben hat.
  • In der Taktsteuerschaltung befinden sich die Verzögerungseinheiten zwischen dem Puffer und der zweiten Verzögerungsschaltung, und die erste Verzögerungsschaltung besteht aus einer ersten Gruppe von Mustern ähnlich zu jenen des Puffers und Verdrahtungsmustern, die sich von dem Puffer zu den Verzögerungseinheiten erstrecken, und einer zweiten Gruppe von Mustern ähnlich zu jenen der zweiten Verzögerungsschaltung und Verdrahtungsmustern, die sich von den Verzögerungseinheiten zu der zweiten Verzögerungsschaltung erstrecken.
  • Eine Speicherschaltung umfasst: eine Speicherzellenanordnung; eine Schreib-/Lese-Schaltung zum Schreiben von Daten in und Lesen von Daten aus der Speicherzellenanordnung; eine Eingangsschaltung zum Empfangen der Daten von einem Bus; eine Ausgangsschaltung zum Zuführen von Daten zu dem Bus; und eine Taktsteuerschaltung des oben beschriebenen Typs. Die Schreib-/Lese-Schaltung wird durch das interne Taktsignal gesteuert, das von dem Puffer ausgegeben wird, und die Eingangsschaltung und die Ausgangsschaltung werden durch das korrigierte interne Taktsignal gesteuert, das von der zweiten Verzögerungsschaltung ausgegeben wird.
  • Ein Speichersystem umfasst: eine Speicherschaltung des oben beschriebenen Typs; einen Bus; und einen Steuerblock zum Zuführen von Daten zu und Empfangen von Daten von dem Bus und zum Generieren des externen Taktsignals.
  • Eine Verzögerungsanordnung umfasst: eine Vielzahl von ersten Verzögerungseinheiten, die in Reihe verbunden sind; und eine Vielzahl von zweiten Verzögerungseinheiten, die in Reihe ver bunden sind. Jede erste Verzögerungseinheit umfasst: eine Vorausimpulsverzögerungsschaltung zum Verzögern eines Vorausimpulses um eine erste vorbestimmte Zeit und Zuführen des so verzögerten Vorausimpulses zu der nachfolgenden Verzögerungseinheit; eine erste Hinterimpulsverzögerungsschaltung zum Verzögern eines ersten Hinterimpulses um die erste vorbestimmte Zeit und Zuführen des so verzögerten ersten Hinterimpulses zu der vorangehenden Verzögerungseinheit; und eine Zustandshaltesektion, die bei Empfang des Vorausimpulses gesetzt wird, wenn keine Impulse eines internen Taktsignals zu den Verzögerungseinheiten eingegeben werden, und die bei Empfang des Hinterimpulses zurückgesetzt wird, wenn die Impulse der internen Taktsignale zu den Verzögerungseinheiten eingegeben werden. Jede zweite Verzögerungseinheit umfasst: eine zweite Hinterimpulsverzögerungsschaltung zum Verzögern eines zweiten Hinterimpulses um eine zweite vorbestimmte Zeit und Zuführen des so verzögerten zweiten Hinterimpulses zu der vorangehenden Verzögerungseinheit. Der Vorausimpuls wird zu der ersten Verzögerungseinheit in der ersten Stufe eingegeben. Die Vorderflanke des Vorausimpulses wird durch die eine der Verzögerungseinheiten generiert, deren Zustandshaltesektionen durch die Impulse des internen Taktsignals zurückgesetzt werden, wenn die Impulse der internen Taktsignale zu den Verzögerungseinheiten eingegeben werden, die sich am nächsten zu der ersten Verzögerungseinheit befindet. Der erste Hinterimpuls wird durch die erste Verzögerungseinheit generiert. Die Vorderflanke des zweiten Hinterimpulses wird durch die zweite Verzögerungseinheit generiert, die der ersten Verzögerungseinheit entspricht, die die Vorderflanke des ersten Hinterimpulses generiert. Der zweite Hinterimpuls wird durch die zweite Verzögerungseinheit in der ersten Stufe generiert. Jede zweite Verzögerungseinheit hat den gleichen Aufbau wie der Teil jeder ersten Verzögerungseinheit, die den ersten Hinterimpuls überträgt.
  • Eine andere Taktsteuerschaltung umfasst: eine Verzögerungsanordnung des oben beschriebenen Typs; einen Puffer mit einer Verzögerungszeit D1 zum Generieren des internen Taktsignals aus einem externen Taktsignal; eine erste Verzögerungsschaltung zum Verzögern der Impulse des internen Taktsignals um eine Zeit A und Zuführen der so verzögerten Impulse zu der ersten Verzögerungseinheit; eine zweite Verzögerungsschaltung zum Verzögern der ersten Hinterimpulse, die von der ersten Verzögerungseinheit ausgegeben werden, um eine Zeit (j – 1) × D1 + j × D2 und Zuführen der so verzögerten ersten Hinterimpulse als ein erstes korrigiertes internes Taktsignal; und eine dritte Verzögerungsschaltung zum Verzögern der zweiten Hinterimpulse, die von der zweiten Verzögerungseinheit ausgegeben werden, um eine Zeit (k – 1) × D1 + k × D2 und Zuführen der so verzögerten zweiten Hinterimpulse als ein zweites internes Taktsignal. Die Zeit D1, die Zeit D2 und die Zeit A haben die Beziehung: A = D1 + D2.
  • Noch eine andere Taktsteuerschaltung umfasst: eine Verzögerungseinheit des oben beschriebenen Typs; einen Puffer mit einer Verzögerungszeit k × D1 zum Generieren des internen Taktsignals aus einem externen Taktsignal; eine erste Verzögerungsschaltung zum Verzögern der Impulse des internen Taktsignals um eine Zeit A und Zuführen der so verzögerten Impulse zu der ersten Verzögerungseinheit; eine zweite Verzögerungsschaltung zum Verzögern der ersten Hinterimpulse, die von der ersten Verzögerungseinheit ausgegeben werden, um eine Zeit (j – 1) × D1 + j × D2 und Zuführen der so verzögerten ersten Hinterimpulse als ein erstes korrigiertes internes Taktsignal; und eine dritte Verzögerungsschaltung zum Verzögern der zweiten Hinterimpulse, die von der zweiten Verzögerungseinheit ausgegeben werden, um eine Zeit k × D2 und Zuführen der so verzögerten zweiten Hinterimpulse als ein zweites internes Taktsignal. Die Zeit D1, die Zeit D2 und die Zeit A haben die Beziehung: A = D1 + D2.
  • Ein anderes Speichersystem umfasst: eine Vielzahl von Speichern; eine Steuervorrichtung zum Steuern der Speicher; einen Dummy-Speicher mit der gleichen Speicherkapazität wie die Speicher in Bezug auf ein externes Taktsignal, das von der Steuervorrichtung ausgegeben wird; eine erste Leitung zum Ausgleichen der Zeit, um die das externe Taktsignal verzögert wird, während es von der Steuervorrichtung zu den Speichern zugeführt wird, zu der Zeit, um die der externe Takt verzögert wird, während er von der Steuervorrichtung zu dem Dummy-Speicher zugeführt wird; einen Datenbus zum Zuführen von Daten von einem der Speicher zu der Steuervorrichtung in Synchronismus mit einem internen Taktsignal, das eine spezifische Phasenbeziehung mit dem externen Taktsignal hat; und eine zweite Leitung zum Rückgeben des externen Taktsignals von dem Dummy-Speicher zu der Steuervorrichtung als ein Rückgabetaktsignal. Die Zeit, um die die Daten verzögert sind, während sie von einem der Speicher zu der Steuervorrichtung zugeführt werden, ist gleich der Zeit, um die das Rückgabetaktsignal verzögert ist, während es von dem Dummy-Speicher zu der Steuervorrichtung zugeführt wird, und die Steuervorrichtung empfängt die Daten in Synchronismus mit dem Rückgabetaktsignal.
  • Eine andere Taktsteuerschaltung umfasst: eine erste Verzögerungsschaltung zum Empfangen eines internen Taktsignals, das um eine Zeit D1 in Bezug auf einen externen Takt verzögert ist, und zum Generieren eines Vorausimpulses nach Ablauf einer Zeit A seit dem Empfang des internen Taktsignals; eine zweite Verzögerungsschaltung zum Verzögern des Vorausimpulses um eine Zeit 2 × Δ und Ausgeben eines Hinterimpulses; und eine dritte Verzögerungsschaltung zum Empfangen des Hinterimpulses und Ausgeben eines korrigierenden internen Taktsignals in Phase mit dem externen Taktsignal, nach Ablauf einer Verzögerungszeit (j – 1) × D1 + j × D2 seit dem Empfang des Hin terimpulses, wobei j eine natürliche Zahl ist, Δ die Zeit zwischen der Generierung des Vorausimpulses und der Generierung des ersten Impulses des internen Taktsignals ist und A ist j × (D1 + D2).
  • Noch eine andere Taktsteuerschaltung gemäß der vorliegenden Erfindung umfasst: eine erste Verzögerungsschaltung zum Empfangen eines internen Taktsignals, das um eine Zeit k × D1 in Bezug auf einen externen Takt verzögert ist, und zum Generieren eines Vorausimpulses nach Ablauf einer Zeit A seit dem Empfang des internen Taktsignals; eine zweite Verzögerungsschaltung zum Verzögern des Vorausimpulses um eine Zeit 2 × Δ und Ausgeben eines Hinterimpulses; und eine dritte Verzögerungsschaltung zum Empfangen des Hinterimpulses und Ausgeben eines korrigierenden internen Taktsignals in Phase mit dem externen Taktsignal, nach Ablauf einer Verzögerungszeit (j – 1) × D1 + j × D2 seit dem Empfang des Hinterimpulses, wobei j und k natürliche Zahlen sind, j > k ist, Δ die Zeit zwischen der Generierung des Vorausimpulses und der Generierung des ersten Impulses des internen Taktsignals ist und A ist j × (D1 + D2).
  • Eine weitere Taktsteuerschaltung umfasst: eine erste Verzögerungsschaltung zum Empfangen eines internen Taktsignals, das um eine Zeit D1 in Bezug auf einen externen Takt verzögert ist, und zum Generieren eines Vorausimpulses nach Ablauf einer Zeit A seit dem Empfang des internen Taktsignals; eine zweite Verzögerungsschaltung zum Verzögern des Vorausimpulses um eine Zeit Δ + (k/j) × Δ und Ausgeben eines Hinterimpulses; eine dritte Verzögerungsschaltung zum Empfangen des Hinterimpulses und Ausgeben eines korrigierenden internen Taktsignals, das in Phase um (k/j) × T in Bezug auf das externe Taktsignal verzögert ist, nach Ablauf einer Verzögerungszeit (k – 1) × D1 + k × D2 seit dem Empfang des Hinterimpulses, wobei j und k natürliche Zahlen sind, j > k ist, Δ die Zeit zwischen der Generierung des Vorausimpulses und der Generierung des ersten Impulses des internen Taktsignals ist und A ist j × (D1 + D2), und T der Zyklus des externen Taktsignals ist.
  • Eine weitere Taktsteuerschaltung gemäß der Erfindung umfasst: eine erste Verzögerungsschaltung zum Empfangen eines internen Taktsignals, das um eine Zeit k × D1 in Bezug auf einen externen Takt verzögert ist, und zum Generieren eines Vorausimpulses nach Ablauf einer Zeit A seit dem Empfang des internen Taktsignals; eine zweite Verzögerungsschaltung zum Verzögern des Vorausimpulses um eine Zeit Δ + (k/j) × Δ und Ausgeben eines Hinterimpulses; und eine dritte Verzögerungsschaltung zum Empfangen des Hinterimpulses und Ausgeben eines korrigierenden internen Taktsignals, das in Phase um (k/j) × T in Bezug auf das externe Taktsignal verzögert ist, nach Ablauf einer Verzögerungszeit k × D2 seit dem Empfang des Hinterimpulses, wobei j und k natürliche Zahlen sind, j > k ist, Δ die Zeit zwischen der Generierung des Vorausimpulses und der Generierung des ersten Impulses des internen Taktsignals ist, und A ist j × (D1 + D2), und T der Zyklus des externen Taktsignals ist.
  • Diese Erfindung kann aus der folgenden detaillierten Beschreibung vollständiger verstanden werden, wenn in Verbindung mit den begleitenden Zeichnungen aufgenommen, in denen:
  • 1 ein Blockdiagramm eines Systems mit einem konventionellen Speicher ist;
  • 2 ein Zeiteinstellungsdiagramm ist, das einen Taktversatz veranschaulicht, d. h. die Zeiteinstellungsabweichung zwischen dem internen Taktsignal und dem externen Taktsignal in dem System;
  • 3 ein Zeiteinstellungsdiagramm ist, das das Betriebsprinzip einer konventionellen Taktsteuerschaltung erläutert;
  • 4 ein Blockdiagramm der konventionellen Taktsteuerschaltung ist;
  • 5 ein Zeiteinstellungsdiagramm zum Erläutern dessen ist, wie Verzögerungszeiten Δf und Δb in der konventionellen Taktsteuerschaltung bestimmt werden;
  • 6 ein Blockdiagramm eines Systems mit einem Speicher ist, der eine Taktsteuerschaltung gemäß der vorliegenden Erfindung einbezieht;
  • 7 ein Blockdiagramm der Taktsteuerschaltung ist, die in 6 gezeigt wird;
  • 8 ein Schaltungsdiagramm ist, das eine der identischen Verzögerungseinheiten zeigt, die in der Taktsteuerschaltung verwendet werden;
  • 9 ein Schaltungsdiagramm ist, das die Zustandshaltesektion der Verzögerungseinheit zeigt, die in 8 gezeigt wird;
  • 10 ein Schaltungsdiagramm ist, das die Steuerimpulsgenerierungsschaltung veranschaulicht, die in der Taktsteuerschaltung einbezogen ist;
  • 11 ein Zeiteinstellungsdiagramm zum Erläutern des Betriebsprinzips der Taktsteuerschaltung gemäß der Erfindung ist;
  • 12 ein Zeiteinstellungsdiagramm ist, das verschiedene Signale zeigt, die in der Taktsteuerschaltung generiert werden;
  • 13 ein Diagramm ist, das darstellt, wie die Taktsteuerschaltung zum Zeitpunkt a, der in 12 gezeigt wird, arbeitet;
  • 14 ein Diagramm ist, das darstellt, wie die Taktsteuerschaltung zum Zeitpunkt b, der in 12 gezeigt wird, arbeitet;
  • 15 ein Diagramm ist, das darstellt, wie die Taktsteuerschaltung zum Zeitpunkt c, der in 12 gezeigt wird, arbeitet;
  • 16 ein Diagramm ist, das darstellt, wie die Taktsteuerschaltung zum Zeitpunkt d, der in 12 gezeigt wird, arbeitet;
  • 17 ein Diagramm ist, das darstellt, wie die Taktsteuerschaltung zum Zeitpunkt e, der in 12 gezeigt wird, arbeitet;
  • 18 ein Diagramm ist, das darstellt, wie die Taktsteuerschaltung zum Zeitpunkt f, der in 12 gezeigt wird, arbeitet;
  • 19 ein Diagramm ist, das darstellt, wie die Taktsteuerschaltung zum Zeitpunkt g, der in 12 gezeigt wird, arbeitet;
  • 20 ein Diagramm ist, das darstellt, wie die Taktsteuerschaltung zum Zeitpunkt h, der in 12 gezeigt wird, arbeitet;
  • 21 ein Diagramm ist, das darstellt, wie die Taktsteuerschaltung zum Zeitpunkt i, der in 12 gezeigt wird, arbeitet;
  • 22 ein Schaltungsdiagramm einer Modifikation der Taktsteuerschaltung ist, die in 7 gezeigt wird;
  • 23 ein Schaltungsdiagramm einer anderen Modifikation der Taktsteuerschaltung ist, die in 7 gezeigt wird;
  • 24 ein Schaltungsdiagramm ist, das die Verzögerungsschaltung veranschaulicht, die in der Schaltung von 23 einbezogen ist;
  • 25 ein Schaltungsdiagramm ist, das die Steuerimpulsgenerierungsschaltung zeigt, die in der Schaltung von 23 vorgesehen ist;
  • 26 ein Zeiteinstellungsdiagramm zum Erläutern des Betriebsprinzips der Taktsteuerschaltung ist, die in 7 gezeigt wird;
  • 27 ein Zeiteinstellungsdiagramm zum Erläutern dessen ist, wie die Taktsteuerschaltung arbeitet, die in 23 gezeigt wird;
  • 28 ein Diagramm ist, das die Positionen zeigt, in denen die Komponenten der Taktsteuerschaltung der Erfindung in einem Halbleiterchip ausgelegt sind;
  • 29 bis 32 Diagramme zum Erläutern dessen sind, wie die Taktsteuerschaltungen, die in 7 und 23 gezeigt werden, arbeiten;
  • 33 ein vereinfachtes Schaltungsdiagramm der Taktsteuerschaltung ist, die in 7 gezeigt wird;
  • 34 ein Schaltungsdiagramm ist, das eine erste Ausführungsform der Taktsteuerschaltung gemäß der Erfindung zeigt;
  • 35 ein Schaltungsdiagramm ist, das eine zweite Ausführungsform der Taktsteuerschaltung gemäß der Erfindung zeigt;
  • 36 ein Schaltungsdiagramm ist, das eine dritte Ausführungsform der Taktsteuerschaltung gemäß der Erfindung zeigt;
  • 37 ein Schaltungsdiagramm ist, das eine vierte Ausführungsform der Taktsteuerschaltung gemäß der Erfindung zeigt;
  • 38 ein Schaltungsdiagramm ist, das eine fünfte Ausführungsform der Taktsteuerschaltung gemäß der Erfindung zeigt;
  • 39 ein Diagramm ist, das die vierte Ausführungsform detaillierter veranschaulicht;
  • 40 ein Diagramm ist, das detailliert eine der identischen Verzögerungseinheiten zeigt, die in der vierten Ausführungsform vorgesehen sind;
  • 41 ein Diagramm ist, das eine Modifikation der Verzögerungseinheit Ui zeigt, die in 40 veranschaulicht wird;
  • 42 ein Diagramm ist, das ein Beispiel der k/j Rückwärtsverzögerungssektion k/jBD zeigt, die in 39 veranschaulicht wird;
  • 43 ein Diagramm ist, das ein anderes Beispiel der k/j Rückwärtsverzögerungssektion k/jBD zeigt, die in 39 veranschaulicht wird;
  • 44 ein Diagramm ist, das eine der identischen Verzögerungseinheiten veranschaulicht, die die Halbrückwärtsverzögerungssektion bilden, die in 42 und 43 gezeigt werden;
  • 45 ein Symbol der Verzögerungseinheit ist, die in 44 gezeigt wird;
  • 46 ein Diagramm ist, das eine 1/3BD Verzögerungssektion zeigt, die als die k/j Rückwärtsverzögerungssektion k/jBD in der vierten Ausführungsform verwendet werden kann;
  • 47 ein Diagramm ist, das eine 2/3BD Verzögerungssektion zeigt, die als die k/j Rückwärtsverzögerungssektion k/jBD in der vierten Ausführungsform verwendet werden kann;
  • 48 ein anderes Diagramm ist, das die k/jBD Verzögerungssektion zeigt, die in 39 gezeigt wird;
  • 49 ein Diagramm ist, das den Block Bi veranschaulicht, der in 48 gezeigt wird;
  • 50 ein Zeiteinstellungsdiagramm zum Erläutern des Betriebsprinzips der dritten Ausführungsform ist, die in 36 gezeigt wird;
  • 51 ein Diagramm zum Erläutern des Betriebsprinzips der vierten Ausführungsform ist, die in 37 gezeigt wird; und
  • 52 ein Diagramm ist, das ein Speichersystem darstellt, das eine Taktsteuerschaltung der Erfindung einbezieht.
  • Es wird mit Bezug auf die begleitenden Zeichnungen eine Taktsteuerschaltung gemäß der vorliegenden Erfindung beschrieben.
  • 6 zeigt ein synchrones Steuersystem, das einen Speicher mit einer Taktsteuerschaltung gemäß der Erfindung umfasst.
  • Wie in 6 gezeigt, umfasst das synchrone Steuersystem einen Speicher 11 und eine CPU 12. Der Speicher 11 ist ein synchroner DRAM (nämlich ein DRAM eines synchronen Typs). Der Speicher 11 umfasst einen Puffer 13, eine Eingangsschaltung 14, eine Ausgangsschaltung 15, eine Schreib-/Lese-Schaltung 16, eine Speicherzellenanordnung 17 und eine Taktsteuerschaltung 31.
  • Die CPU 12 generiert ein externes Taktsignal CK, das dem Speicher 11 zugeführt wird. In dem Speicher 11 konvertiert der Puffer 13 das externe Taktsignal CK zu einem internen Taktsignal CLK. Das interne Taktsignal CLK wird der Schreib-/Lese-Schaltung 16 zugeführt. Die Schaltung 16 schreibt Daten in die Speicherzellenanordnung 17 und liest Daten von dort in Übereinstimmung mit dem Taktsignal CLK.
  • Der Puffer 13 generiert das interne Taktsignal CLK durch Verwenden des externen Taktsignals CK als einen Triggerimpuls. Unvermeidlich existiert ein Taktversatz zwischen dem externen Taktsignal CK und dem internen Taktsignal CLK.
  • Die Taktsteuerschaltung 31 generiert ein korrigiertes Taktsignal CK' aus dem internen Taktsignal CLK. Das korrigierte Taktsignal CK' hat in Bezug auf das externe Taktsignal CK keine Zeiteinstellungsabweichung. Das Signal CK' wird der Eingangsschaltung 14 und der Ausgangsschaltung 15 zugeführt. Die Schaltungen 14 und 15 empfangen bzw. geben Daten aus unter der Steuerung des korrigierten Taktsignals CK'.
  • 7 zeigt die Taktsteuerschaltung 31, die in dem Speicher 11 einbezogen ist.
  • Das externe Taktsignal CK wird dem Eingangsanschluss 30 des Speichers 11 zugeführt und daher dem Eingangspuffer 13, der eine Verzögerungszeit D1 hat. Der Eingangspuffer 13 gibt das interne Taktsignal CLK aus. Das interne Taktsignal CLK hat einen Versatz von D1 in Bezug auf das externe Taktsignal CK wegen der Verzögerungszeit D1 des Eingangspuffers 13. Das interne Taktsignal CLK wird zu einer Verzögerungsschaltung 32 eingegeben, die eine Verzögerungszeit A hat. Die Verzögerungsschaltung 32 gibt einen Vorausimpuls FCL1 (d. h. einen Voraustakt) aus.
  • Das interne Taktsignal CLK wird zu n Verzögerungseinheiten 33-1, 33-2, 33-3, ..., 33-n eingegeben. Das interne Taktsignal CLK wird auch zu einem Inverter 35 eingegeben, der ein invertiertes internes Taktsignal CLK generiert. Das invertierte interne Taktsignal CLK wird zu den Verzögerungseinheiten 33-1, 33-2, 33-3, ..., 33-n eingegeben.
  • Die Verzögerungseinheiten 33-1, 33-2, 33-3, ..., 33-n sind in Reihe verbunden. Der Vorausimpuls FCL1 wird zu der ersten Verzögerungseinheit 33-1 eingegeben, die einen Hinterimpuls RCL1 ausgibt. Der Hinterimpuls RCL1 wird einer Verzögerungsschaltung 34 mit einer Verzögerungszeit D2 zugeführt. Die Verzögerungsschaltung 34 generiert ein korrigiertes internes Taktsignal CK'.
  • Die Verzögerungseinheiten 33-1 bis 33-n sind im Aufbau identisch. Eine der Einheiten 33-1 bis 33-n, Verzögerungseinheit 33-i, wird mit Bezug auf 8 beschrieben.
  • Wie aus 8 verstanden werden kann, umfasst die Verzögerungseinheit 33-i drei Schaltungen, d. h. eine Vorausimpulsverzögerungsschaltung, eine Zustandshalteschaltung und eine Hinterimpulsverzögerungsschaltung.
  • Die Vorausimpulsverzögerungsschaltung besteht aus drei Invertern 41 bis 43. Die Inverter 41 und 42 sind in Reihe verbunden. Der Inverter 41 empfängt den Ausgangsimpuls FCLi der unmittelbar vorangehenden Verzögerungseinheit. Der Inverter 42 gibt einen Impuls FCLi + 1 zu der nachfolgenden Verzögerungseinheit aus. Der Inverter 41 ist ein getakteter Inverter, der durch einen Steuerimpuls P gesteuert wird. Wenn der Steuerimpuls P auf Pegel "1" ist, verbleibt der Inverter 41 aktiv. Der Inverter 43 hat seinen Ausgangsanschluss mit dem Eingangsanschluss des Inverters 42 verbunden. Der Eingangsanschluss des Inverters 43 ist auf Potenzial "0" gesetzt (z. B. das Massepotenzial). Der Inverter 43 ist ein getakteter Inverter, der durch einen Steuerimpuls P gesteuert wird. Wenn der Steuerimpuls P auf Pegel "1" ist, verbleibt der Inverter 43 aktiv.
  • Die Hinterimpulsverzögerungsschaltung besteht aus drei Invertern 44 bis 46. Die Inverter 44 und 45 sind in Reihe verbunden. Der Inverter 44 empfängt entweder das interne Taktsignal CLK oder den Impuls RCLi + 1, der von der nachfolgenden Verzögerungseinheit ausgegeben wird. Der Inverter 45 gibt einen Impuls RCLi zu der vorangehenden Verzögerungseinheit aus. Der Inverter 44 ist ein getakteter Inverter, der durch einen Steuerimpuls Q gesteuert wird. Der Inverter 44 ist nur aktiv, während der Steuerimpuls Q auf Pegel "1" ist. Der Inverter 46 hat seinen Ausgangsanschluss mit dem Eingangsanschluss des Inverters 45 verbunden. Der Eingangsanschluss des Inverters 46 empfängt jederzeit das interne Taktsignal CLK. Der Inverter 46 ist auch ein getakteter Inverter und wird durch einen Steuerimpuls Q gesteuert. Er verbleibt aktiv, während der Steuerimpuls Q auf Pegel "1" ist.
  • Die Zustandshalteschaltung besteht aus einer Zustandshaltesektion 47 und zwei NAND-Schaltungen 48 und 49. Die NAND- Schaltung 48 empfängt den Ausgangsimpuls FCLi der vorangehenden Verzögerungseinheit und ein Taktsignal CLK, das durch Invertieren des internen Taktsignals CLK generiert wird. Die NAND-Schaltung 49 empfängt das Ausgangssignal des Inverters 45 und das interne Taktsignal CLK. Das Ausgangssignal der NAND-Schaltung 48 wird als ein Einstellungssignal der Zustandshaltesektion 47 zugeführt. Das Ausgangssignal der NAND-Schaltung 49 wird als ein Rücksetzsignal der Zustandshaltesektion 47 zugeführt. Die Zustandshaltesektion 47 ist gesetzt, wenn das Ausgangssignal S der NAND-Schaltung 48 (d. h. das Einstellungssignal) auf Pegel "0" fällt, und wird zurückgesetzt, wenn das Ausgangssignal der NAND-Schaltung 49 (d. h. das Rücksetzsignal R) auf Pegel "0" fällt.
  • Die Zustandshaltesektion 47 ist gestaltet, die Steuerimpulse Q und Q auszugeben. Der Steuerimpuls Q steigt auf Pegel "1", wenn die Sektion 47 gesetzt ist. Der Steuerimpuls Q steigt auf Pegel "1", wenn die Sektion 47 zurückgesetzt ist.
  • Die Zustandshaltesektion 47 wird mit Bezug auf 9 detailliert beschrieben. Wie in 9 gezeigt, umfasst die Sektion 47 P-Kanal-MOS-Transistoren 51 und 52 und N-Kanal-MOS-Transistoren 53 bis 56. Der P-Kanal-MOS-Transistor 51 und die N-Kanal-MOS-Transistoren 53 und 54 sind in Reihe verbunden, wobei sie eine Reihenschaltung bilden. Ein hohes Potenzial VDD und ein tiefes Potenzial VSS werden jeweils an die Enden der Reihenschaltung angelegt. Der P-Kanal-MOS-Transistor 52 und die N-Kanal-MOS-Transistoren 55 und 56 sind in Reihe verbunden, wobei sie eine andere Reihenschaltung bilden. Ein hohes Potenzial VDD und ein tiefes Potenzial VSS werden jeweils an die Enden dieser Reihenschaltung angelegt.
  • Das Einstellungssignal S wird zu den Gates der MOS-Transistoren 51 und 54 angelegt. Das Rücksetzsignal R wird zu den MOS-Transistoren 52 und 56 eingegeben. Das Gate des MOS-Transis tors 53 ist mit dem Drain des MOS-Transistors 52 verbunden. Das Gate des MOS-Transistors 55 ist mit dem Drain des MOS-Transistors 51 verbunden. Der Steuerimpuls Q wird von dem Drain des MOS-Transistors 51 ausgegeben, wohingegen der Steuerimpuls Q von dem Drain des MOS-Transistors 52 ausgegeben wird.
  • Die Steuerimpulse P und P werden durch eine Steuerimpulsgenerierungsschaltung 60 generiert, die in 7 gezeigt wird. Die Schaltung 60 wird mit Bezug auf 10 beschrieben.
  • Wie aus 10 zu sehen ist, umfasst die Steuerimpulsgenerierungsschaltung 60 eine Verzögerungsschaltung 57, eine NOR-Schaltung mit zwei Eingängen 58 und einen Inverter 59. Das interne Taktsignal CLK wird einem Eingangsanschluss der NOR-Schaltung 58 über die Verzögerungsschaltung 57 zugeführt, die eine Verzögerungszeit A' hat. Das invertierte interne Taktsignal CLK wird dem anderen Eingangsanschluss der NOR-Schaltung 58 zugeführt. Die NOR-Schaltung 58 generiert den Steuerimpuls P, der von der Schaltung 60 ausgegeben wird. Der Steuerimpuls P wird zu dem Inverter 59 eingegeben, der einen Steuerimpuls P generiert.
  • Die Breiten der Steuerimpulse P und P werden durch die Verzögerungszeit A' der Verzögerungsschaltung 57 bestimmt. Die Verzögerungszeit A' ist kürzer als die Verzögerungszeit A der Verzögerungsschaltung 32, die den Voraustakt FCL1 generiert. Dies ist so, da es notwendig ist, die Vorausimpulsverzögerungsschaltungen aller Verzögerungseinheiten 33-1 bis 33-n zu initialisieren, bevor der Vorausimpuls zu der ersten Verzögerungseinheit 23-1 eingegeben wird.
  • Der Versatz, d. h. die Verzögerung, die das interne Taktsignal CLK in Bezug auf das externe Taktsignal CK hat, ist D1, wie in 11 veranschaulicht. Beide Taktsignale CK und CLK ha ben den gleichen Zyklus T. Wie in 11 gezeigt, generiert die Verzögerungsschaltung 32 den Voraustakt FCL1 nach Ablauf einer Zeit A seit der Führungsflanke des ersten Impulses des internen Taktsignals CLK. Der zweite Impuls des Taktsignals CLK wird nach Ablauf einer Zeit Δf seit der Führungsflanke des Voraustaktes FCL1 generiert. Die erste Verzögerungseinheit 33-1 generiert einen Voraustakt RCL1 nach Ablauf einer Zeit 2Δ (Δ = Δf = Δb) seit der Führungsflanke des Voraustaktes FCL1. Als ein Ergebnis läuft die Zeit A seit der Führungsflanke des Voraustaktes RCL1 genau zu dem Moment ab, wenn der dritte Impuls des internen Taktsignals CLK generiert wird. Hier ist (A + W) < T, wobei W die Breite der Voraustakte FCL und RCL ist.
  • Angenommen, dass eine Zeit D2 seit der Führungsflanke des Voraustaktes RCL1 bis zu der Führungsflanke des dritten Taktimpulses des externen Taktsignals CK abläuft. Dann wird die Verzögerungsschaltung 34 ein korrigiertes internes Taktsignal CK' generieren, das in Bezug auf das externe Taktsignal CK keinen Versatz hat, wie aus 11 gesehen wird. Die Verzögerungsschaltungen mit einer Verzögerungszeit A, einer Verzögerungszeit von 2Δ und einer Verzögerungszeit D2 arbeiten nämlich zusammen, um das externe Taktsignal CK um A + 2Δ + D2 zu verzögern. Es wird dadurch das korrigierte interne Taktsignal CK' erhalten, das die gleiche Zeiteinstellung wie das externe Taktsignal CK hat.
  • Es ist möglich, die Verzögerungszeit D2 aus der Verzögerungszeit A und der Verzögerungszeit D1 zu bestimmen, da die Zeit A eine Summe der Zeit D1 und der Zeit D2 ist (d. h. A = D1 + D2). Der Steuerimpuls P wird verwendet, um die Vorausimpulsverzögerungsschaltungen aller Verzögerungseinheiten 33-1 bis 33-n zu initialisieren, bevor der Vorausimpuls zu der ersten Verzögerungseinheit 23-1 eingegeben wird.
  • Mit Bezug auf 12 und 13 bis 21 wird erläutert, wie die Taktsteuerschaltung 31 arbeitet, die in 7 bis 10 gezeigt wird.
  • 1. Zum Zeitpunkt a in 12
  • Das interne Taktsignal CLK steigt im Zeitpunkt a auf Pegel "1", wie in 12 gezeigt wird. Als ein Ergebnis generiert die Steuerimpulsgenerierungsschaltung 60 Steuerimpulse P und P, die auf Pegel "1" bzw. Pegel "0" sind, wie in 13 veranschaulicht. Die Impulse P und P haben eine Impulsbreite, die durch die Verzögerungszeit A' bestimmt wird. Beide Steuerimpulse P und P werden zu den Verzögerungseinheiten 33-1 bis 33-n eingegeben.
  • In allen Verzögerungseinheiten 33-1 bis 33-n sind die Inverter 43 und 41 jeweils aktiviert und deaktiviert, da die Impulse P und P auf Pegel "1" und Pegel "0" sind. Die Ausgangsimpulse FCL1 bis FCLn der Einheiten 33-1 bis 33-n sind auf Pegel "0" gesetzt. Die Leitung zum Übertragen des Vorausimpulses ist initialisiert.
  • Wenn die Steuerimpulse P und P Pegel "0" bzw. Pegel "1" erlangen, werden die Inverter 41 und 43 in jeder Verzögerungseinheit jeweils aktiviert und deaktiviert. Somit sind die Vorausimpulsverzögerungsschaltungen der Verzögerungseinheiten 33-1 bis 33-n elektrisch verbunden, und die Vorausimpulsverzögerungsschaltung der ersten Verzögerungseinheit 33-1 ist an ihrem Eingangsanschluss mit der Verzögerungsschaltung 32 elektrisch verbunden. Die Vorausimpulse können dann übertragen werden.
  • Die Steuerimpulse P und P müssen eine Breite aufweisen, die kleiner als die Periode ist, die durch die Verzögerungszeit A der Verzögerungsschaltung 32 bestimmt wird. (Die Breite ent spricht der Periode, während der die Steuerimpulse P und P auf Pegel "1" bzw. Pegel "0" verbleiben.) Dies ist so, da die Leitung zum Übertragen der Vorausimpulse, die von allen Verzögerungseinheiten 33-1 bis 33-n ausgegeben werden, initialisiert werden muss, bevor der Vorausimpuls FCL1 (d. h. der Voraustakt) zu der ersten Verzögerungseinheit 33-1 eingegeben wird.
  • 2. Zum Zeitpunkt b in 12
  • Zum Zeitpunkt b fällt das interne Taktsignal CLK auf Pegel "0", wie in 12 gezeigt. Zur gleichen Zeit steigt der invertierte interne Takt CLK auf Pegel "1". Da beide internen Taktsignale CLK und CLK zu allen Verzögerungseinheiten 33-1 bis 33-n eingegeben werden, steigt ein Eingang der NAND-Schaltung 48 jeder Verzögerungseinheit auf Pegel "1". Die Zustandshaltesektion 47 jeder Verzögerungseinheit wird zurückgesetzt, wobei Steuerimpulse Q und Q, die auf Pegel "0" bzw. Pegel "1" sind, ausgegeben werden.
  • Deshalb sind die Inverter 44 und 46 jeder Verzögerungseinheit aktiviert bzw. deaktiviert. Die Verzögerungseinheiten 33-1 bis 33-n sind aktiviert, die Voraustakte RCL1 bis RCLn, die von den Verzögerungseinheiten 33-1 bis 33-n ausgegeben werden, sind auf Pegel "0".
  • 3. Zum Zeitpunkt c in 12
  • Zum Zeitpunkt c gibt die Verzögerungsschaltung 32 einen Vorausimpuls FCL1 (d. h. Voraustakt) aus, der zu der ersten Verzögerungseinheit 33-1 eingegeben wird. Die Summe der Breite des Vorausimpulses FCL1 (d. h. die Periode, während der der Impuls FCL1 auf Pegel "1" verbleibt) und der Verzögerungszeit A muss kürzer als der Zyklus T des internen Taktsignals CLK sein.
  • Wenn der Vorausimpuls FCL1 (= "1") zu der ersten Verzögerungseinheit 33-1 eingegeben wird, steigt der andere Eingang der NAND-Schaltung 48 der Einheit 33-1 auf Pegel "1". Der Ausgang (d. h. das Einstellungssignal S) der NAND-Schaltung 48 fällt auf Pegel "0". Als ein Ergebnis nimmt die Zustandshaltesektion 47 einen gesetzten Zustand S an. Nun, dass die Sektion 47 den gesetzten Zustand S angenommen hat, erlangen die Steuerimpulse, die von der Sektion 47 ausgegeben werden, Pegel "1" bzw. Pegel "0". Die Inverter 44 und 46 werden dadurch in der ersten Verzögerungseinheit 33-1 aktiviert bzw. deaktiviert.
  • 4. Zu Zeitpunkten d und e in 12
  • Zu Zeitpunkten d und e durchläuft der Vorausimpuls die Verzögerungseinheiten 33-1 bis 33-n eine nach der anderen, wie in 16 veranschaulicht. Wenn der Vorausimpuls die erste Verzögerungseinheit 33-1 durchläuft, fällt der andere Eingang der NAND-Schaltung 48 auf "0" und der Ausgang der NAND-Schaltung 48 (d. h. das Einstellungssignal S) steigt auf Pegel "1". Dessen ungeachtet verbleibt die Zustandshaltesektion 47 in dem gesetzten Zustand S.
  • Wenn der Vorausimpuls zu der zweiten Verzögerungseinheit 33-2 eingegeben wird, nimmt die Zustandshaltesektion 47 der Einheit 33-2 einen gesetzten Zustand S an. Die Sektion 47 verbleibt in dem gesetzten Zustand S sogar nachdem der Vorausimpuls die zweite Verzögerungseinheit 33-2 durchläuft. Wenn das interne Taktsignal CLK erneut auf Pegel "1" ansteigt und das invertierte interne Taktsignal CLK auf Pegel "0" fällt, werden beide internen Taktsignale CLK und CLK zu allen Verzögerungseinheiten 33-1 bis 33-n eingegeben. Daher ändert sich in allen Verzögerungseinheiten 33-1 bis 33-n ein Eingang der NAND-Schaltung 48 auf Pegel "0", wohingegen sich ein Eingang der NAND-Schaltung 49 auf Pegel "1" ändert.
  • In den Verzögerungseinheiten 33-1 und 33-2 nimmt die Zustandshaltesektion 47 den gesetzten Zustand S an und gibt einen Steuerimpuls Q auf Pegel "1" aus. Daher sind die Inverter 44 der Einheiten 33-1 und 33-2 aktiv. Die Impulse RCL1 und RCL2, die von den Hinterimpulsverzögerungsschaltungen der Verzögerungseinheiten 33-1 und 33-2 ausgegeben werden, verbleiben auf dem Pegel "0". In den anderen Verzögerungseinheiten 33-3 bis 33-n sind die Impulse RCL1 bis RCLn der Hinterimpulsverzögerungsschaltungen auf Pegel "1".
  • Somit kommt der Hinterimpuls dazu, eine Vorderflanke F2 zu haben, wie in 16 gezeigt. Die Vorderflanke F2 wird durch die dritte Verzögerungseinheit 33-3 gebildet, d. h. die Verzögerungseinheit, die der ersten Verzögerungseinheit 33-1 unter den Verzögerungseinheiten 33-3 bis 33-n am nächsten ist, in der die Zustandshaltesektion 47 einen zurückgesetzten Zustand R annimmt.
  • Es wird betrachtet, dass die Vorderflanke F1 des Vorausimpulses im Zeitpunkt e vorhanden ist, unmittelbar vor der dritten Verzögerungseinheit 33-3. Die Vorderflanke F1 stimmt mit der Vorderflanke F2 des Hinterimpulses überein. Deshalb ist die Zeit Δf zwischen der Führungsflanke des Vorausimpulses FCL1 (d. h. der Voraustakt) und der Führungsflanke des internen Taktimpulses CLK gleich der Zeit Δb zwischen der Führungsflanke des internen Taktimpulses und der Führungsflanke des Hinterimpulses RCL1.
  • Wie in 17 gezeigt, erlangen die Steuerimpulse P und P, die von der Steuerimpulsgenerierungsschaltung 60 ausgegeben werden, Pegel "1" bzw. Pegel "0". Diese Impulse P und P werden zu den Verzögerungseinheiten 33-1 bis 33-n eingegeben. In jeder Verzögerungseinheit werden die Inverter 43 und 41 aktiviert bzw. deaktiviert, da die Steuerimpulse P und P auf Pegel "1" und "0" sind. Die Ausgangsimpulse FCL1 bis FCLn der Verzögerungseinheiten 33-1 bis 33-n sind auf Pegel "0". Mit anderen Worten hören alle Vorausimpulse auf zu existieren, wodurch die Leitung zum Übertragen der Vorausimpulse initialisiert wird.
  • Da die Vorderflanke des Hinterimpulses (= "1") in die erste Verzögerungseinheit 33-1 eintritt, steigen beide Eingänge zu der NAND-Schaltung 49 der zweiten Verzögerungseinheit 33-2 auf Pegel "1". In der zweiten Verzögerungseinheit 33-2 fällt der Ausgang der NAND-Schaltung 49 (d. h. das Rücksetzsignal R) auf Pegel "0", und die Zustandshaltesektion 47 wird initialisiert, wobei ein Rücksetzzustand R angenommen wird.
  • In jeder Verzögerungseinheit wird die Zustandshaltesektion 47 exklusiv initialisiert (oder zurückgesetzt), während das interne Taktsignal CLK auf Pegel "1" verbleibt. D. h. beide Eingänge der NAND-Schaltung 49 steigen auf Pegel "1", wenn der Hinterimpuls auf Pegel "1" eingegeben wird, während das interne Taktsignal CLK auf "1" verbleibt.
  • Da die Zustandshaltesektion 47 jeder Verzögerungseinheit während keiner anderen Periode initialisiert wird als der, während das interne Taktsignal CLK auf Pegel "1" verbleibt, können die Sektionen 47 aller Verzögerungseinheiten 33-1 bis 33-n in gewissen Fällen nicht gleichzeitig einen Rücksetzzustand R annehmen. Dies stellt kein besonderes Problem dar. Der nächste Vorausimpuls durchläuft unbedingt die erste Verzögerungseinheit 33-1, die nicht initialisiert ist.
  • 5. Zum Zeitpunkt f in 12
  • Zum Zeitpunkt f fällt das interne Taktsignal CLK auf Pegel "0" und das invertierte interne Taktsignal CLK steigt auf Pegel "1", wie in 12 und 18 veranschaulicht wird. Beide Signale CLK und CLK werden zu allen Verzögerungseinheiten 33-1 bis 33-n eingegeben.
  • In jeder Verzögerungseinheit steigen die Steuerimpulse P und P auf Pegel "1". Die Inverter 41 und 43 sind aktiviert bzw. deaktiviert. Als ein Ergebnis sind die Vorausimpulsverzögerungsschaltungen der Verzögerungseinheiten 33-1 bis 33-n elektrisch verbunden, und die Vorausimpulsverzögerungsschaltung der ersten Verzögerungseinheit 33-1 ist an ihrem Eingangsanschluss mit der Verzögerungsschaltung 32 elektrisch verbunden. Die Vorausimpulse können dann übertragen werden.
  • In den Verzögerungseinheiten 33-2 bis 33-n nimmt die Zustandshaltesektion 47 den Rücksetzzustand R an und generiert einen Steuerimpuls Q auf Pegel "1", und der Inverter 46 wird aktiviert. Wenn das interne Taktsignal CLK auf Pegel "0" fällt, fallen dann die Ausgangsimpulse RCL2 bis RCLn der Verzögerungseinheiten 33-2 bis 33-n auf Pegel "0", wodurch jeder Hinterimpuls eine Rückflanke hat.
  • Die Hinterimpulse haben deshalb eine Breite, die entweder gleich oder kürzer der Verzögerungszeit jeder Verzögerungseinheit ist (die Summe der Verzögerungszeiten von zwei Invertern). Um die Breite des Hinterimpulses auf einen Wert zu erhöhen, der größer als die Verzögerungszeit einer Verzögerungseinheit ist, kann ein Eingangsanschluss der NAND-Schaltung 49 der letzten Verzögerungseinheit 33-n mit dem Ausgangsschluss der vorangehenden Verzögerungseinheit 33-(n – 1) verbunden werden, um dadurch den Hinterimpuls RCLn – 1 zu empfangen, der durch die Verzögerungseinheit 33-(n – 1) ausgegeben wird. In diesem Fall wird die maximale Breite, die der Hinterimpuls haben kann, der Summe der Verzögerungszeiten von zwei Verzögerungseinheiten entsprechen (d. h. der Summe der Verzögerungszeiten von vier Invertern).
  • In der ersten Verzögerungseinheit 33-1 nimmt die Zustandshaltesektion 47 den Rücksetzzustand R an und gibt einen Steuerimpuls Q auf Pegel "1" aus. Der Inverter 44 ist deshalb aktiviert. Somit kann ein Hinterimpuls der Verzögerungsschaltung 34 über die erste Verzögerungseinheit 33-1 zugeführt werden.
  • 6. Zum Zeitpunkt g in 12
  • Wie in 12 und 19 gezeigt, gibt die Verzögerungsschaltung 32 einen Vorausimpuls FCL1 (einen Voraustakt) zum Zeitpunkt g aus. Der Vorausimpuls FCL1 wird zu der ersten Verzögerungseinheit 33-1 eingegeben. In der Verzögerungseinheit 33-1 steigt der andere Eingang der NAND-Schaltung 28 auf Pegel "1", wenn der Vorausimpuls FCL1 (= "1") zu der Verzögerungseinheit 33-1 eingegeben wird. In diesem Fall fällt der Ausgang der NAND-Schaltung 48 (d. h. das Einstellungssignal S) auf Pegel "0".
  • Die Zustandshaltesektion 47 der Verzögerungseinheit 33-1 setzt fort, den gesetzten Zustand S anzunehmen, bis sie zurückgesetzt wird, um den Rücksetzzustand R anzunehmen. Die Sektion 47, die nun in dem gesetzten Zustand S ist, gibt Steuerimpulse Q und Q aus, die auf Pegel "1" bzw. Pegel "0" sind. Die Inverter 44 und 46 der Verzögerungseinheit 33-1 sind deshalb aktiviert bzw. deaktiviert.
  • Mittlerweile wird der Hinterimpuls zu der ersten Verzögerungseinheit 33-1 eingegeben. Er ist um zweimal die Verzögerungszeit von einem Inverter verzögert und wird von der ersten Verzögerungseinheit 33-1 ausgegeben.
  • 7. Zum Zeitpunkt h in 12
  • Wie in 20 gezeigt, durchläuft der Hinterimpuls die Verzögerungseinheiten 33-1, 33-2, 33-3, ... und 33-n. In der ersten Verzögerungseinheit 33-1, die der Hinterimpuls gerade durchlaufen hat, hat die NAND-Schaltung 48 ihren anderen Eingang erneut auf Pegel "0" gesetzt und ihren Ausgang auf Pegel "1" gesetzt (d. h. das Einstellungssignal S). Die Zustandshaltesektion 47 verbleibt jedoch in dem gesetzten Zustand S.
  • Wenn der Vorausimpuls zu der zweiten Verzögerungseinheit 33-2 eingegeben wird, nimmt die Zustandshaltesektion 47 der Einheit 33-2 den gesetzten Zustand S an. Die Sektion 47 verbleibt in dem gesetzten Zustand S, selbst nachdem der Vorausimpuls die zweite Verzögerungseinheit 33-2 durchlaufen hat.
  • Mittlerweile wird der Hinterimpuls zu der Verzögerungsschaltung 34 eingegeben. Die Verzögerungsschaltung 34 verzögert den Hinterimpuls um die Verzögerungszeit D2, wobei ein Impuls des korrigierten internen Taktimpulses CK' ausgegeben wird. Dieser Impuls ist mit dem Impuls des externen Taktsignals CK synchron.
  • 8. Zum Zeitpunkt i in 12
  • Wie in 21 gezeigt, steigt das interne Taktsignal CLK im Zeitpunkt i erneut auf Pegel "1" an. Das invertierte interne Taktsignal CLK fällt deshalb auf Pegel "0". Es werden sowohl das interne Taktsignal CLK als auch das invertierte interne Taktsignal CLK zu den Verzögerungseinheiten 33-1, 33-2, 33-3, ... und 33-n eingegeben. Daher hat in jeder Verzögerungseinheit die NAND-Schaltung 48 ihren einen Eingang auf Pegel "0" gesetzt und die NAND-Schaltung 39 hat ihren einen Eingang auf Pegel "1" gesetzt.
  • In den ersten und zweiten Verzögerungseinheiten 33-1 und 33-2 nimmt die Zustandshaltesektion 47 den gesetzten Zustand S an und gibt einen Steuerimpuls Q auf Pegel "1" aus, und der Inverter 44 wird aktiviert. Die Ausgangssignale RCL1 und RCL2 der Hinterimpulsverzögerungsschaltungen, die in den Verzögerungseinheiten 33-1 bzw. 33-2 einbezogen sind, verbleiben auf Pegel "0". In den anderen Verzögerungseinheiten 33-3 bis 33-n sind die Ausgangssignale RCL3 des RCLn der Hinterimpulsverzögerungsschaltungen auf Pegel "1", da die Zustandshaltesektion 47 den Rücksetzzustand R annimmt und einen Steuerimpuls Q auf Pegel "1" ausgibt, und der Inverter 46 wird aktiviert. Die Vorderflanke F1 des Hinterimpulses wird dadurch gebildet.
  • Danach werden die Operationen von 17 bis 21 sequenziell wiederholt.
  • In der oben beschriebenen Steuerschaltung hat jede der Verzögerungseinheiten 33-1 bis 33-n eine Zustandshaltesektion 47. Dank der Verwendung der Sektion 47 kann die Zeit Δf zwischen der Führungsflanke des Voraustaktes FCL1 (d. h. Vorausimpuls) und der Führungsflanke eines Impulses des internen Taktes CLK korrekt kopiert werden, wobei eine Zeit Δb (= Δf) vorgesehen wird. Nach Ablauf dieser Zeit Δb seit der Führungsflanke des Impulses des internen Taktsignals CLK kann der Hinterimpuls RCL1 zu der Verzögerungsschaltung 34 eingegeben werden, die eine Verzögerungszeit 2D hat. Die Verzögerungsschaltung 34 kann deshalb ein korrigiertes internes Taktsignal CK' generieren, das mit dem externen Taktsignal CK vollständig synchron ist. Dies macht es möglich, Daten bei einer hohen Geschwindigkeit in Synchronismus mit einem Taktsignal zu übertragen (Hochfrequenz). Die Taktsteuerschaltung der Erfindung ist auch in einem Speicher, wie etwa einem synchronen DRAM, von Nutzen, worin das interne Taktsignal zeitweilig unterbrochen wird und Daten in Synchronismus mit einem Taktsignal übertragen werden (Hochfrequenz).
  • 23 zeigt eine Modifikation der Taktsteuerschaltung 31, die in 7 gezeigt wird. Die modifizierte Taktsteuerschaltung ist der Schaltung von 7 mit Ausnahme dessen identisch, dass die Verzögerungsschaltung 34 eine zusätzliche Funktion durchführen kann.
  • Die modifizierte Taktsteuerschaltung kann das interne Taktsignal CLK mit dem externen Taktsignal CK im Sinne einer Zeiteinstellung nicht synchron machen, falls das Taktsignal CK oder das Taktsignal CLK einen Taktzyklus T hat, der länger als ein vorbestimmter Wert ist. Vielmehr wird ein internes Taktsignal CLK mit einem vorbestimmten Versatz verwendet, um die Eingangsschaltung 14 und die Ausgangsschaltung 15 des Speichers 11 zu steuern. Dafür gibt es zwei Gründe. Zuerst ist der Versatz des internen Taktsignals CLK nicht so sehr von Bedeutung, falls das externe Taktsignal CK eine relativ niedrige Frequenz, und somit einen relativ langen Zyklus T hat. Zum zweiten wird eine relativ kleine Zahl von Verzögerungseinheiten in der Taktsteuerschaltung verwendet und sie belegen einen vergleichsweise kleinen Bereich auf dem Speicherchip.
  • Es wird die modifizierte Taktsteuerschaltung beschrieben.
  • Das externe Taktsignal CK, das zu dem Eingangsanschluss 30 des Speichers 11 zugeführt wird, wird zu dem Eingangspuffer 13 eingegeben, der eine Verzögerungszeit D1 hat. Der Puffer 13 gibt ein internes Taktsignal CLK aus, das einen Versatz von D1 in Bezug auf das externe Taktsignal CK hat. Das interne Taktsignal CLK wird zu einer Verzögerungsschaltung 32 eingegeben, die eine Verzögerungszeit A hat. Die Verzögerungsschaltung 32 gibt einen Vorausimpuls FCL1 aus (d. h. einen Voraustakt).
  • Das interne Taktsignal CLK wird zu j Verzögerungseinheiten 33-1, 33-2, 33-3, ..., 33-n eingegeben. Das interne Taktsignal CLK wird auch zu einem Inverter 35 eingegeben, der ein invertiertes internes Taktsignal CLK generiert. Das invertierte interne Taktsignal CLK wird zu den Verzögerungseinheiten 33-1, 33-2, 33-3, ..., 33-n eingegeben.
  • Die Verzögerungseinheiten 33-1, 33-2, 33-3, ..., 33-n sind in Reihe verbunden. Der Vorausimpuls FCL1 wird zu der ersten Verzögerungseinheit 33-1 eingegeben, die einen Hinterimpuls RCL1 ausgibt. Der Hinterimpuls RCL1 wird einer Verzögerungsschaltung 34 mit einer Verzögerungszeit D2 zugeführt, falls das externe Taktsignal CK einen Zyklus T hat, der kleiner als ein vorbestimmter Wert ist – d. h. falls das Signal CK eine Frequenz hat, die höher als ein vorbestimmter Wert ist. Die Verzögerungsschaltung 34 generiert ein korrigiertes internes Taktsignal CK', das mit dem externen Taktsignal CK synchron ist.
  • Falls das externe Taktsignal CK einen Zyklus T gleich dem oder länger als der vorbestimmte Wert hat, wird der Hinterimpuls RCL1 zu der Verzögerungsschaltung 34 mit einer Verzögerungszeit D2 eingegeben, wird aber nicht von der Verzögerungsschaltung 34 ausgegeben. Stattdessen wird das interne Taktsignal CLK von der Verzögerungsschaltung 34 ausgegeben. Es ist selbstverständlich, dass das interne Taktsignal CLK einen gewissen Versatz in Bezug auf das externe Taktsignal CK aufweist. Der Versatz ist vernachlässigbar klein, viel kleiner als der Zyklus des externen Taktsignals CK.
  • Eine Steuerimpulsgenerierungsschaltung 61 generiert zwei Steuerimpulse L und L von dem Ausgang LST der Vorausimpulsverzögerungsschaltung der letzten Verzögerungseinheit 33-n und dem Ausgang RCL1 der Hinterimpulsverzögerungsschaltung der ersten Verzögerungseinheit 33-1. Die Steuerimpulse L und L bestimmen, welches Signal ausgegeben werden muss, ein korrigiertes internes Taktsignal CK' oder ein internes Taktsignal CLK.
  • 24 zeigt die Verzögerungsschaltung 34 (23) im Detail. Wie aus 34 gesehen wird, umfasst die Schaltung 34 eine Verzögerungsschaltung 62, einen Inverter 63, eine NAND-Schaltung mit zwei Eingängen 64 und Inverter 65 bis 67. In der Schaltung 34 wird der Ausgang RCL1 der Verzögerungseinheit 33-1 zu einem Eingangsanschluss der NAND-Schaltung 64 und auch zu der Verzögerungsschaltung 62 eingegeben. Der Ausgang der Verzögerungsschaltung 62, d. h. der verzögerte Impuls RCL1, wird dem Inverter 63 zugeführt, dadurch invertiert und zu dem anderen Eingangsanschluss der NAND-Schaltung 64 eingegeben. Der Ausgang der NAND-Schaltung 64 wird durch die Inverter 65 bis 67 dreimal invertiert. Der Ausgang des Inverters 67 wird von der Verzögerungsschaltung 34 als ein korrigiertes internes Taktsignal CK' zugeführt.
  • Der Inverter 66 ist ein getakteter Inverter und empfängt einen Steuerimpuls L. Er wird aktiviert, wenn der Steuerimpuls L auf Pegel "1" ansteigt. Während der Steuerimpuls L auf Pegel "1" verbleibt, verzögert der Inverter 66 den Hinterimpuls RCL1 um eine vorbestimmte Zeit, sodass der Inverter 67 ein korrigiertes Taktsignal CK' generieren kann. Während der Steuerimpuls L auf Pegel "0" verbleibt, führt der Inverter 66 den Hinterimpuls RCL1 nicht zu dem Inverter 67.
  • Die Verzögerungsschaltung 34 umfasst ferner einen Inverter 68. Das interne Taktsignal CLK wird über diesen Inverter 68 zu dem Inverter 67 der Verzögerungsschaltung 34 eingegeben. Der Inverter 68 ist ein getakteter Inverter und empfängt einen Steuerimpuls L. Der Inverter 68 wird aktiviert, wenn der Steuerimpuls L auf Pegel "1" ansteigt. Während der Steuerimpuls L auf Pegel "1" verbleibt, führt der Inverter 66 das in terne Taktsignal CLK zu dem Inverter 67. Während der Steuerimpuls L auf Pegel "0" verbleibt, führt der Inverter 68 das interne Taktsignal CLK nicht zu dem Inverter 67.
  • 25 zeigt die Steuerimpulsgenerierungsschaltung 61 (23). Wie in 25 veranschaulicht, umfasst die Schaltung 61 eine NOR-Schaltung 69, einen Inverter 70, NOR-Schaltungen 71 und 72, eine NAND-Schaltung 73, eine Verzögerungsschaltung 74 und einen Inverter 75.
  • Der Ausgang LST der Vorausimpulsverzögerungsschaltung der letzten Verzögerungseinheit 33-n wird zu einem Eingangsanschluss der NOR-Schaltung 69 eingegeben, und ein Ausgang der NOR-Schaltung 72 wird zu dem anderen Eingangsanschluss der NOR-Schaltung 69 eingegeben. Der Ausgang der NOR-Schaltung 69 wird zu einem Eingangsanschluss der NOR-Schaltung 72 eingegeben, und der Ausgang der NOR-Schaltung 71 wird zu dem anderen Eingangsanschluss der NOR-Schaltung 72 eingegeben.
  • Zu der NOR-Schaltung 71 werden der Ausgang LST der Vorausimpulsverzögerungsschaltung der letzten Verzögerungseinheit 33-n und der Ausgang des Inverters 70 eingegeben, d. h. der invertierte Ausgang RCL1 der Hinterimpulsverzögerungsschaltung der ersten Verzögerungseinheit 33-1. Zu der NAND-Schaltung 73 werden der Ausgang der NOR-Schaltung 69 und der Ausgang der Verzögerungsschaltung 74 eingegeben, d. h. der Ausgang der NOR-Schaltung 69, verzögert um eine Zeit D3. Der Ausgang der NAND-Schaltung 73 ist der Steuerimpuls L. Der Inverter 75 invertiert den Steuerimpuls L, wobei der Steuerimpuls L generiert wird.
  • Die NAND-Schaltung 73 und die Verzögerungsschaltung 74 verarbeiten den Ausgang der NOR-Schaltung 69, wobei ein Steuerimpuls L generiert wird. Der Steuerimpuls L hat eine Führungsflanke, die mit der des Ausgangs der NOR-Schaltung 69 über einstimmt, und eine nacheilende Flanke, die um eine Zeit D3 in Bezug auf die des Ausgangs der NOR-Schaltung 69 verzögert ist. D. h. der Hinterimpuls wird in der Verzögerungsschaltung 34 zuverlässig eliminiert, wodurch die Hinterimpulsverzögerungsschaltung der letzten Verzögerungseinheit 33-n initialisiert wird.
  • Das Betriebsprinzip einer Taktsteuerschaltung, die in 7 gezeigt wird, wird mit Bezug auf 26 beschrieben.
  • 26 ist ein Zeiteinstellungsdiagramm, das den Fall betrifft, wo der Zyklus eines externen Taktimpulses CK relativ lang ist und die maximale Verzögerung maxΔ, die durch alle Verzögerungseinheiten erzielt wird, ist kleiner als die Zeit Δf, die seit der Generierung des Voraustaktes und der Generierung eines internen Taktimpulses CLK abläuft. Um genauer zu sein, repräsentiert 26 die Wellenformen, die die Taktsignale CK und CLK, ein korrigiertes internes Taktsignal CK' und Voraustakte FCL1 und RCL1 in diesem spezifischen Fall aufweisen. In 26 ist T der Zyklus des externen Taktsignals CK, und D1 ist der Versatz, den das interne Taktsignal CLK in Bezug auf das externe Taktsignal CK hat.
  • Wie 26 zeigt, wird ein Voraustakt FCL1 nach Ablauf einer Zeit A seit der Führungsflanke des ersten Impulses des internen Taktsignals CLK generiert. Somit verstreicht eine Zeit Δf seit dem Zeitpunkt, zu dem der Impuls FCL1 generiert wird, bis zu dem Zeitpunkt, zu dem der zweite Impuls des internen Taktsignals CLK generiert wird. Die Zeit Δf, die eine Verzögerung ist, kann jedoch durch die Verzögerungseinheiten nicht erzielt werden. Dies ist so, da die maximale Verzögerung maxΔ, die die Einheiten vorsehen können, kleiner als die Zeit Δf ist (maxΔ < Δf), wie oben angezeigt, und der Voraustakt RCL1 wird nach Ablauf der Zeit maxΔ generiert.
  • Falls ein korrigiertes internes Taktsignal CK' nach Ablauf einer Zeit D2 seit der Generierung des Voraustaktes RCL1 generiert wird, wird es in einer Zeiteinstellung von dem externen Taktsignal CK abweichen. Diese Abweichung ist in einigen Fällen größer als der Versatz, den das interne Taktsignal CLK in Bezug auf das externe Taktsignal CK aufweist, was die Betriebseffizienz des Speichers beeinträchtigt, der die Taktsteuerschaltung einbezieht.
  • Die modifizierte Taktsteuerschaltung, die in 23 bis 25 gezeigt wird, ist gestaltet zu verhindern, dass das korrigierte interne Taktsignal CK' einen größeren Versatz als das interne Taktsignal CLK in Bezug auf das externe Taktsignal CK hat. Mit der Schaltung von 23 bis 25 ist es nicht notwendig, die Gleichung von A + maxΔ ≤ T zu erfüllen, wie in der Taktsteuerschaltung, die in 7 gezeigt wird. (Wie oben definiert, ist A die Zeit zwischen der Führungsflanke des ersten Impulses des Taktsignals CLK und der Generierung des Voraustaktes RCL1, und maxΔ ist die maximale Verzögerung, die die Verzögerungseinheiten vorsehen können.)
  • Wie die Taktsteuerschaltung von 23 bis 25 arbeitet, wird mit dem Zeiteinstellungsdiagramm von 27 erläutert.
  • Wenn A + maxΔ ≤ T ist, arbeitet die Schaltung exakt auf die gleiche Weise, wie in 12 veranschaulicht ist. Daher wird hier nicht erläutert, wie sie in diesem Fall arbeitet. Nachstehend wird mit Bezug auf 27 beschrieben, wie sie arbeitet, wenn A + maxΔ > T ist.
  • Wenn das interne Taktsignal CLK auf Pegel "1" ansteigt, erlangen die Steuerimpulse P und P Pegel "1" bzw. "0". Die Signale FCL1 bis FCLn, die zu den Vorausimpulsverzögerungsschaltungen der Verzögerungseinheiten 33-1 bis 33-n eingegeben werden, werden alle auf "0" fallen. Die Leitung zum Übertragen der Vorausimpulse wird initialisiert.
  • Wenn die Impulse P und P danach Pegel "0" bzw. "1" erlangen, werden danach die Vorausimpulsverzögerungsschaltungen der Verzögerungseinheiten 33-1 bis 33-n elektrisch verbunden. Dann können die Vorausimpulse übertragen werden.
  • Wenn das interne Taktsignal CLK auf Pegel "0" fällt und das invertierte interne Taktsignal CLK auf den Pegel "1" ansteigt, gibt die Verzögerungsschaltung 32 mit einer Verzögerungszeit A einen Vorausimpuls FCL1 (einen Voraustakt) aus. Der Vorausimpuls FCL1 wird zu der ersten Verzögerungseinheit 33-1 eingegeben, in der die Zustandshaltesektion 47 den gesetzten Zustand S annimmt. Der Vorausimpuls FCL1 durchläuft dann eine nach der anderen die Verzögerungseinheiten 33-2 bis 33-n. In jeder Verzögerungseinheit, die der Impuls FCL1 durchlaufen hat, wird die Zustandshaltesektion 47 in dem gesetzten Zustand S gehalten. Der Vorausimpuls wird schließlich von der letzten Verzögerungseinheit 33-n ausgegeben und wird als ein Ausgangsimpuls LST (= "1") verwendet.
  • Der Ausgangsimpuls LST wird zu der Steuerimpulsgenerierungsschaltung 61 eingegeben. Die Schaltung 61 generiert Pfadumschaltsignale L (= "1") und L (= "0"). D. h. die Signale L und L werden auf Pegel "1" und "0" gesetzt, wenn die letzte Verzögerungseinheit 33-n den Impuls LST ausgibt. Die Verzögerungsschaltung 34 wird deaktiviert, wodurch das korrigierte interne Taktsignal CK', das mit dem internen Taktsignal CLK im Sinne einer Zeiteinstellung synchron ist, von der Verzögerungsschaltung 34 ausgegeben wird.
  • Nach Ablauf einer Zeit maxΔ, nachdem der interne Taktimpuls CLK erneut auf Pegel "1" ansteigt, gibt die erste Verzögerungseinheit 33-1 einen Hinterimpuls RCL1 aus. Der Impuls RCL1 wird zu der Steuerimpulsgenerierungsschaltung 61 eingegeben. Die Schaltung 61 generiert Pfadumschaltsignale L und L, nachdem die Verzögerungsschaltung 34 den Hinterimpuls RCL1 ausgegeben hat – d. h. nachdem der Impuls RCL1 auf Pegel "0" gefallen ist. Mit anderen Worten wird die Verzögerungsschaltung 34 initialisiert (oder aktiviert) und freigegeben, den Impuls RCL1 auszugeben, der von der ersten Verzögerungseinheit 33-1 zugeführt wird.
  • Die Verzögerungsschaltung 62, der Inverter 63 und die NAND-Schaltung 64 bestimmen die Breite des Hinterimpulses, der von der ersten Verzögerungseinheit 33-1 ausgegeben wird. Wenn das interne Taktsignal CLK verwendet wird, um das Datenschreiben und -Lesen in den und aus dem Speicher 11 zu steuern, erlangen die Pfadumschaltimpulse L und L Pegel "0" bzw. Pegel "1". Dadurch wird die Verzögerungsschaltung 34 initialisiert (oder aktiviert). Die Verzögerungsschaltungen 34, 62 und 74 haben Verzögerungszeiten D3, D2 und D2', die die Beziehung aufweisen: D3 > D2 > D2'.
  • Die Taktsteuerschaltung, die in 23 bis 25 gezeigt wird, kann ein korrigiertes internes Taktsignal CK' generieren, das mit dem externen Taktsignal CK vollständig synchron ist. Die Taktsteuerschaltung dient gut dazu, Daten bei hoher Geschwindigkeit in Synchronismus mit einem Hochfrequenztaktsignal zu übertragen.
  • In der modifizierten Taktsteuerschaltung wird entweder das interne Taktsignal CLK oder das korrigierte Taktsignal CK' in Übereinstimmung mit der Frequenz des externen Taktsignals CK verwendet. Um genauer zu sein wird das korrigierte interne Taktsignal CK' verwendet, um Daten zu übertragen, falls das externe Taktsignal CK eine hohe Frequenz aufweist und das interne Taktsignal CLK einen großen Versatz in Bezug auf das Signal CK hat. Das interne Taktsignal CLK wird verwendet, um Daten zu übertragen, falls das externe Taktsignal CK eine geringe Frequenz aufweist und das Signal CLK einen vernachlässigbar kleinen Versatz in Bezug auf das Signal CK hat.
  • Welches Signal, das interne Taktsignal CLK oder das korrigierte interne Taktsignal CK', verwendet werden sollte, wird durch die Zahl von Verzögerungseinheiten bestimmt, die in der Taktsteuerschaltung vorgesehen sind. Somit erhöht sich der Versatz, den das korrigierte interne Taktsignal CK' in Bezug auf das externe Taktsignal CK hat, nicht, falls das externe Taktsignal CK einen langen Zyklus T hat.
  • Mit Bezug auf 28 wird erläutert, wo auf einem Halbleiterchip die Komponenten der Taktsteuerschaltung der Erfindung ausgelegt sind.
  • Die Komponenten der Taktsteuerschaltung müssen auf dem Chip angeordnet sein, um die Verdrahtungskapazität so weit wie möglich zu reduzieren, um dadurch eine Verzögerung (Verdrahtungsverzögerung) von Signalen zu minimieren. Dazu wird die Anordnung 80 der Verzögerungseinheiten (hierin nachstehend als "STBD-(synchrone rückwärts verfolgte Verzögerung, Synchronous Traced Backwards Delay)Anordnung" bezeichnet) in dem gleichen Abstand von dem Eingangspuffer 13 wie von dem Ausgangspuffer 34 positioniert. Als ein Ergebnis ist die Verdrahtungsverzögerung, die zwischen der STBD-Anordnung 80 und dem Eingangspuffer 13 auftritt, gleich der zwischen der STBD-Anordnung 80 und dem Ausgangspuffer 34.
  • Der Eingangspuffer 13 ist mit der STBD-Anordnung 80 durch einen Draht mit einer Länge L verbunden. Der Versatz D1 des internen Taktsignals CLK ist deshalb die Summe der Verzögerung, die durch diesen Draht verursacht wird, und der Verzögerung, die durch den Eingangspuffer 13 verursacht wird. Wie oben erwähnt, ergibt sich die Verzögerungszeit der Verzögerungs schaltung 32 als: A = D1 + D2 (siehe 6). Die Verzögerungszeit D2 der Verzögerungsschaltung 34 (d. h. der Ausgangspuffer) ist die Summe der Verzögerung, die durch den Ausgangspuffer 34 verursacht wird, und der Verzögerung, die durch den Draht mit der Länge L verursacht wird.
  • Wie in 28 gezeigt, besteht die Verzögerungsschaltung 32 aus vier Mustern 81 bis 84. Das Muster 81 sieht den Versatz D1 vor. Das Muster 82 ist zu dem Muster 81 identisch, ist aber in Bezug darauf umgedreht. Das Muster 83, das die Verzögerungszeit D2 vorsieht, ist neben dem Muster 82 in der gleichen Position wie das Muster 82 angeordnet. Das Muster 84 ist zu dem Muster 83 identisch. Die Muster 81 bis 83 sind auf einer Seite der STBD-Anordnung 80, und das Muster 84 ist auf der entgegengesetzten Seite davon positioniert.
  • Derart angeordnet können die Muster 81 und 83 den Versatz D1 und die Verzögerungszeit D1 hoher Präzision vorsehen. Daher kann die Verzögerungsschaltung 32 eine Verzögerungszeit A eines gewünschten Wertes aufweisen. Dies macht es möglich, das korrigierte interne Taktsignal CK' mit dem externen Taktsignal CK ausreichend synchron zu machen.
  • Die Taktsteuerschaltung der Erfindung, wie oben beschrieben wird, ist in der folgenden Hinsicht von Vorteil. Da jede Verzögerungseinheit eine Zustandshaltesektion hat, kann die Zeit Δf, die seit dem Zeitpunkt der Generierung des Impulses FCL1 bis zu der Generierung des nächsten Impulses des internen Taktsignals CLK abläuft, mit hoher Genauigkeit vorgesehen werden. Der Hinterimpuls RCL1 kann deshalb zu der Verzögerungsschaltung 34 mit der Verzögerungszeit D2 nach Ablauf einer Zeit Δb seit der Führungsflanke des Impulses des internen Taktsignals CLK eingegeben werden. Mit Bezug auf 29 bis 32 wird erläutert, wie der Hinterimpuls RCL1 auf diese Art und Weise zu der Verzögerungsschaltung 34 eingegeben wird.
  • Wie in 29 gezeigt, geben die Vorausimpulsverzögerungsschaltung und die Hinterimpulsverzögerungsschaltung jeder Verzögerungseinheit "0" aus, während die Verzögerungsschaltungen 33-1 bis 33-n initialisiert verbleiben. Wie aus 30 gesehen wird, wird ein Vorausimpuls zu der Verzögerungseinheit 33-4 eingegeben, wodurch die Zustandshaltesektionen der Verzögerungseinheiten 33-1 bis 33-4 den gesetzten Zustand S annehmen und jene der anderen Verzögerungseinheiten 33-5 bis 33-n den zurückgesetzten Zustand R annehmen. Wenn danach ein Impuls des internen Taktsignals CLK generiert wird, geben die Verzögerungseinheiten 33-5 bis 33-n "1" aus, da ihre Zustandshaltesektionen rückgesetzt sind. Als ein Ergebnis stimmen die Vorderflanke F1 des Vorausimpulses und die Vorderflanke F2 des Hinterimpulses miteinander überein. D. h. die Verzögerungszeit Δf und die Verzögerungszeit Δb sind ausgeglichen. Wie in 31 gezeigt, wird die Verzögerungseinheit 33-4 initialisiert und ihre Zustandshaltesektion nimmt den zurückgesetzten Zustand R an. Dadurch wird ein Hinterimpuls generiert. Dieser Impuls durchläuft die Verzögerungseinheiten 33-3 und 33-2. Schließlich wird er von der Verzögerungseinheit 33-1 ausgegeben, wie in 32 veranschaulicht.
  • Somit kann ein korrigiertes internes Taktsignal CK' generiert werden, das mit dem externen Taktsignal CK genau synchron ist. Da das Signal CK' ein Hochfrequenztaktsignal ist, das mit dem externen Taktsignal CK vollständig synchron ist, kann ermöglicht werden, Daten bei hoher Geschwindigkeit zu übertragen.
  • Das Signal, das von der letzten Verzögerungsschaltung 33-n ausgegeben wird, wird überwacht. Es kann deshalb bestimmt werden, welches Signal, das interne Taktsignal CLK oder das korrigierte interne Taktsignal CK', verwendet werden muss, um Daten zu übertragen, in Übereinstimmung mit der Frequenz des externen Taktsignals. Falls das externe Taktsignal CK eine hohe Frequenz hat und das interne Taktsignal CLK unvermeidlich einen zu großen Versatz hat, wird genauer das korrigierte interne Taktsignal CK', das mit dem Signal CLK synchron ist, verwendet, um Daten zu übertragen. Falls das externe Taktsignal CK eine niedrige Frequenz hat und das interne Taktsignal CLK aber nur einen kleinen Versatz hat, wird das interne Taktsignal CLK verwendet, um Daten zu übertragen.
  • Welches Signal, das interne Taktsignal CLK oder das korrigierte interne Taktsignal CK', verwendet werden muss, um Daten zu übertragen, wird auch in Übereinstimmung mit der Zahl von verwendeten Verzögerungseinheiten bestimmt. Der Versatz zwischen dem externen Taktsignal CK und dem internen Taktsignal CK' würde sich nicht erhöhen, selbst wenn das externe Taktsignal einen relativ langen Zyklus T hat.
  • Die Verzögerungszeit A ergibt sich als (D1 + D2), die Muster, die die Verzögerungszeit A vorsehen, sind den Mustern identisch, die die Verzögerungszeiten D1 und D2 vorsehen. Dies bedeutet, dass ein vereinfachtes Layout von Komponenten ausreichend ist, um ein System zu bilden, das ein korrigiertes internes Taktsignal CK' generiert, das mit dem externen Taktsignal CK synchron ist.
  • Die vorliegende Erfindung ist in einem Speicher, wie etwa einem synchronen DRAM, von Nutzen, in dem das interne Taktsignal zeitweilig unterbrochen wird und der Daten in Synchronismus mit einem Hochfrequenztaktsignal mit einer variierenden Frequenz empfängt und ausgibt.
  • 33 ist ein vereinfachtes Schaltungsdiagramm der in 7 gezeigten Taktsteuerschaltung. Wie 7 zeigt, umfasst die Schaltung drei Verzögerungsschaltungen D1, D2 und A und eine STBD-Anordnung. Die Schaltungen D1, D2 und A haben je weils Verzögerungszeiten D1, D2 und A. Die STBD-Anordnung besteht aus einer Vorausverzögerungssektion FB und einer Rückwärtsverzögerungssektion BD.
  • Das korrigierte interne Taktsignal CK', das in der Taktsteuerschaltung generiert wird, ist mit dem externen Taktsignal CK vollständig synchron, ohne Versatz in Bezug auf das Signal CK. Die Schaltung, die in 33 gezeigt wird, arbeitet deshalb effektiv, um Daten an einer Führungsflanke des externen Taktsignals CK zu übertragen, d. h. in dem Zeitpunkt, in dem das Signal CK vom Pegel "L" zum Pegel "H" ansteigt.
  • In letzter Zeit wird gefordert, dass nicht nur ein korrigiertes internes Taktsignal CK' ohne Versatz, sondern auch ein interner Taktimpuls generiert wird, der in Phase in Bezug auf das externe Taktsignal CK um (k/j) × T verzögert ist, wobei T der Zyklus des externen Taktsignals CK ist und k und j natürliche Zahlen sind, wobei k größer als j ist (k < j).
  • Um Daten aus dem Speicher in z. B. der führenden Flanke und nacheilenden Flanke des externen Taktsignals CK auszugeben, ist es notwendig, ein internes Taktsignal CKD zu generieren, das in Phase um T/2 (= π) in Bezug auf das Taktsignal CK verzögert ist, ebenso wie ein korrigiertes internes Taktsignal CK', das in Phase mit dem Taktsignal CK ist. Sofern das interne Taktsignal CKD nicht in Phase in Bezug auf das Taktsignal CK exakt um T/2 (= π) verzögert ist, wird das Datenfenster (d. h. die Periode, während der die Daten intakt bleiben) in dem Zeitpunkt kurz sein, zu dem der Speicher die Daten ausgibt. Deshalb kann der Speicher fehlerhafte Daten ausgeben.
  • Es werden verschiedene Ausführungsformen der Taktsteuerschaltung gemäß der Erfindung beschrieben, die ein internes Takt signal CKD generieren können, das in Phase in Bezug auf das externe Taktsignal CK verzögert ist, exakt um (k/j) × T.
  • 34 zeigt die erste Ausführungsform der Taktsteuerschaltung. Die erste Ausführungsform generiert nicht nur ein korrigiertes internes Taktsignal CK', das in Phase mit dem externen Taktsignal CK gesetzt ist, sondern auch ein internes Taktsignal CKD, das in Phase um T/2 (= π) in Bezug auf das Taktsignal CK verzögert ist, wobei T der Zyklus des Taktsignals CK ist.
  • Wie in 34 gezeigt, umfasst diese Schaltung einen Eingangspuffer 13, drei Verzögerungsschaltungen 32, 34 und 36, eine STBD-Anordnung, einen Inverter 35 und eine Halbrückwärtsverzögerungssektion HBD. Der Eingangspuffer 13 hat eine Verzögerungszeit D1, und die Verzögerungsschaltungen 32, 34 und 36 haben jeweils eine Verzögerungszeit A, eine Verzögerungszeit (2 × D1 + D2) und eine Verzögerungszeit D2. Die STBD-Anordnung besteht aus einer Vorausverzögerungssektion FD und einer Rückwärtsverzögerungssektion BD.
  • Im Betrieb wird das externe Taktsignal CK zu dem Eingangspuffer 13 eingegeben. Der Puffer 13 generiert ein internes Taktsignal CLK mit einem Versatz vom D1 in Bezug auf das externe Taktsignal CK. Das interne Taktsignal CLK wird der Verzögerungsschaltung 32 zugeführt, die einen Voraustakt CL (einen Vorausimpuls FCL1) generiert. Der Impuls CL wird zu der Vorausverzögerungssektion FD der STBD-Anordnung eingegeben. Die Sektion FD setzt den Voraustakt CL um eine Zeit Δ voran. Der so vorangesetzte Impuls CL wird der Rückwärtssektion BD und dann der Halbrückwärtsverzögerungssektion HBD zugeführt. Die Sektion BD generiert einen Hinterimpuls RCL, und die Sektion HBD generiert einen Hinterimpuls HCL. Der Impuls RCL ist genau um die Zeit Δ verzögert, und der Impuls HCL ist genau um die Zeit Δ/2 verzögert.
  • Das interne Taktsignal CLK wird zu den Sektionen BD und HBD eingegeben und bestimmt die Zeiteinstellung einer Generierung der Hinterimpulse RCL und HCL. Der Inverter 35 invertiert das interne Taktsignal CLK, wobei ein invertiertes internes Taktsignal CLK generiert wird. Das Taktsignal CLK wird zu der Vorausverzögerungssektion FD eingegeben und bestimmt die Zeit Δ, um die der Voraustakt FD voranzusetzen ist.
  • Der Hinterimpuls RCL wird der Verzögerungsschaltung 34 zugeführt. Die Schaltung 34 verzögert den Impuls RCL um die Zeit (2 × D1 + D2), wobei ein korrigiertes internes Taktsignal CK' generiert wird, das mit dem externen Taktsignal CK in Phase ist. In der Zwischenzeit wird der Hinterimpuls HCL der Verzögerungsschaltung 36 zugeführt. Die Schaltung 36 verzögert den Impuls HCL um die Zeit D2, wobei ein internes Taktsignal CKD generiert wird, das in Phase um T/2 (= 180°) verzögert ist. Es sollte hier vermerkt werden, dass die Verzögerungszeit A der Verzögerungsschaltung 32 auf 2 × (D1 + D2) gesetzt ist.
  • 35 zeigt die zweite Ausführungsform der Taktsteuerschaltung gemäß der Erfindung. Die zweite Ausführungsform generiert nicht nur ein korrigiertes internes Taktsignal CK', das in Phase mit dem externen Taktsignal CK gesetzt ist, sondern auch ein internes Taktsignal CKD, das in Phase um T/j (= 2π/j) in Bezug auf das Taktsignal CK verzögert ist, wobei T der Zyklus des Taktsignals CK ist.
  • Wie 35 zeigt, umfasst die Schaltung einen Eingangspuffer 13, drei Verzögerungsschaltungen 32, 34 und 36 und eine STBD-Anordnung, einen Inverter 35 und eine 1/j Rückwärtsverzögerungssektion 1/jBD. Der Eingangspuffer 13 hat eine Verzögerungszeit D1, und die Verzögerungsschaltungenn 32, 34 und 36 haben jeweils eine Verzögerungszeit A, eine Verzögerungszeit ([j – 1] × D1 + j × D2) und eine Verzögerungszeit D2. Die STBD- Anordnung besteht aus einer Vorausverzögerungssektion FD und einer Rückwärtsverzögerungssektion BD.
  • Im Betrieb wird das externe Taktsignal CK zu dem Eingangspuffer 13 eingegeben. Der Puffer 13 generiert ein internes Taktsignal CLK mit einem Versatz von D1 in Bezug auf das externe Taktsignal CK. Das interne Taktsignal CLK wird der Verzögerungsschaltung 32 zugeführt, die einen Voraustakt CL (einen Vorausimpuls FCL1) generiert. Der Impuls CL wird zu der Vorausverzögerungssektion FD der STBD-Anordnung eingegeben. Die Sektion FD setzt den Voraustakt CL um eine Zeit Δ voran. Der so vorangesetzte Impuls CL wird der Rückwärtssektion BD und dann der 1/j Rückwärtsverzögerungssektion 1/jBD zugeführt. Die Sektion BD generiert einen Hinterimpuls RCL, und die Sektion 1/jBD generiert einen Hinterimpuls 1/jCL. Der Impuls RCL ist genau um die Zeit Δ verzögert, und der Impuls 1/jCL ist genau um die Zeit Δ/j verzögert.
  • Das interne Taktsignal CLK wird zu den Sektionen BD und 1/jBD eingegeben und bestimmt die Zeiteinstellung einer Generierung der Hinterimpulse RCL und 1/jCL. Der Inverter 35 invertiert das interne Taktsignal CLK, wobei ein invertiertes internes Taktsignal CLK generiert wird. Das Taktsignal CLK wird zu der Vorausverzögerungssektion FD eingegeben und bestimmt die Zeit Δ, um die der Voraustakt CL voranzusetzen ist.
  • Der Hinterimpuls RCL wird der Verzögerungsschaltung 34 zugeführt. Die Verzögerungsschaltung 34 verzögert den Impuls RCL um die Zeit ([j – 1] × D1 + j × D2), wobei ein korrigiertes internes Taktsignal CK' generiert wird, das mit dem internen Taktsignal CK in Phase ist. In der Zwischenzeit wird der Hinterimpuls 1/jCL der Verzögerungsschaltung 36 zugeführt. Die Schaltung 36 verzögert den Impuls 1/jCL um die Zeit D2, wobei ein internes Taktsignal CKD generiert wird, das in Phase um T/j (= 360°/j) verzögert ist. Es sollte hier vermerkt werden, dass die Verzögerungszeit A der Verzögerungsschaltung 32 auf j × (D1 + D2) gesetzt ist.
  • 36 veranschaulicht die dritte Ausführungsform der Taktsteuerschaltung gemäß der Erfindung. Die dritte Ausführungsform generiert nicht nur ein korrigiertes internes Taktsignal CK', das in Phase mit dem externen Taktsignal CK gesetzt ist, sondern auch ein internes Taktsignal CKD, das in Phase um T × k/j (= 2π × k/j) in Bezug auf das Taktsignal CK verzögert ist, wobei T der Zyklus des Taktsignals CK ist und k und j natürliche Zahlen sind, wobei k größer als j ist (k < j).
  • Wie von 36 zu sehen ist, umfasst die dritte Ausführungsform einen Eingangspuffer 13, drei Verzögerungsschaltungen 32, 34 und 36, eine STBD-Anordnung, einen Inverter 35 und eine k/j Rückwärtsverzögerungssektion k/jBD. Der Eingangspuffer 13 hat eine Verzögerungszeit k × D1, und die Verzögerungsschaltungen 32, 34 und 36 haben jeweils eine Verzögerungszeit A, eine Verzögerungszeit ([j – 1] × D1 + j × D2) und eine Verzögerungszeit k × D2. Die STBD-Anordnung besteht aus einer Vorausverzögerungssektion FD und einer Rückwärtsverzögerungssektion BD.
  • Im Betrieb wird das externe Taktsignal CK zu dem Eingangspuffer 13 eingegeben. Der Puffer 13 generiert ein internes Taktsignal CLK mit einem Versatz von k × D1 in Bezug auf das externe Taktsignal CK. Das interne Taktsignal CLK wird der Verzögerungsschaltung 32 zugeführt, die einen Voraustakt CL (einen Vorausimpuls FCL1) generiert. Der Impuls CL wird zu der Vorausverzögerungssektion FD der STBD-Anordnung eingegeben. Die Sektion FD setzt den Voraustakt CL um eine Zeit Δ voran. Der so vorangesetzte Impuls CL wird der Rückwärtssektion BD und dann der k/j Rückwärtsverzögerungssektion k/jBD zugeführt. Die Sektion BD generiert einen Hinterimpuls RCL, und die Sektion k/jBD generiert einen Hinterimpuls k/jCL. Der Im puls RCL ist genau um die Zeit Δ verzögert, und der Impuls k/jCL ist genau um die Zeit Δ × k/j verzögert.
  • Das interne Taktsignal CLK wird zu den Sektionen BD und k/jBD eingegeben und bestimmt die Zeiteinstellung einer Generierung der Hinterimpulse RCL und k/jCL. Der Inverter 35 invertiert das interne Taktsignal CLK, wobei ein invertiertes internes Taktsignal CLK generiert wird. Das Taktsignal CLK wird zu der Vorausverzögerungssektion FD eingegeben und bestimmt die Zeit Δ, um die der Voraustakt CL voranzusetzen ist.
  • Der Hinterimpuls RCL wird der Verzögerungsschaltung 34 zugeführt. Die Schaltung 34 verzögert den Impuls RCL um die Zeit ([j – k] × D1 + j × D2), wobei ein korrigiertes internes Taktsignal CK' generiert wird, das mit dem externen Taktsignal CK in Phase ist. In der Zwischenzeit wird der Hinterimpuls k/jCL der Verzögerungsschaltung 36 zugeführt. Die Schaltung 36 verzögert den Impuls k/jCL um die Zeit k × D2, wobei ein internes Taktsignal CKD generiert wird, das in Phase um T × k/j (= 360° × k/j) verzögert ist. Es sollte vermerkt werden, dass die Verzögerungszeit A der Verzögerungsschaltung 32 auf j × (D1 + D2) gesetzt ist.
  • 37 zeigt die vierte Ausführungsform der Taktsteuerschaltung gemäß der Erfindung. Die vierte Ausführungsform korrigiert nicht nur ein korrigiertes internes Taktsignal CK', das in Phase mit dem externen Taktsignal CK gesetzt ist, sondern auch ein internes Taktsignal CKD, das in Phase um k × T/j = (= 2π × k/j) in Bezug auf das Taktsignal CK verzögert ist, wobei T der Zyklus des Taktsignals CK ist und k und j natürliche Zahlen sind, wobei k größer als j ist (k < j).
  • Wie 37 zeigt, umfasst die vierte Ausführungsform einen Eingangspuffer 13, drei Verzögerungsschaltungen 32, 34 und 36, und eine STBD-Anordnung, einen Inverter 35 und eine k/j Rückwärtsverzögerungssektion k/jBD. Der Eingangspuffer 13 hat eine Verzögerungszeit D1, und die Verzögerungsschaltungen 32, 34 und 36 haben jeweils eine Verzögerungszeit A, eine Verzögerungseinheit ([j – 1] × D1 + j × D2) und eine Verzögerungszeit ([k – 1] × D1 + k × D2). Die STBD-Anordnung besteht aus einer Vorausverzögerungssektion FD und einer Rückwärtsverzögerungssektion BD.
  • Im Betrieb wird das externe Taktsignal CK zu dem Eingangspuffer 13 eingegeben. Der Puffer 13 generiert ein internes Taktsignal CLK mit einem Versatz von D1 in Bezug auf das externe Taktsignal CK. Das interne Taktsignal CLK wird der Verzögerungsschaltung 32 zugeführt, die einen Voraustakt CL (einen Vorausimpuls FCL1) generiert. Der Impuls CL wird zu der Vorausverzögerungssektion FD der STBD-Anordnung eingegeben. Die Sektion FD setzt den Voraustakt CL um eine Zeit Δ voran. Der so vorangesetzte Impuls CL wird der Rückwärtssektion BD und dann der k/j Rückwärtsverzögerungssektion k/jBD zugeführt. Die Sektion BD generiert einen Hinterimpuls RCL, und die Sektion k/jBD generiert einen Hinterimpuls k/jCL. Der Impuls RCL wird genau um die Zeit Δ verzögert, und der Impuls k/jCL wird genau um die Zeit Δ × k/j verzögert.
  • Das interne Taktsignal CLK wird zu den Sektionen BD und k/jBD eingegeben und bestimmt die Zeiteinstellung einer Generierung der Hinterimpulse RCL und k/jCL. Der Inverter 35 invertiert das interne Taktsignal CLK, wobei ein invertiertes internes Taktsignal CLK generiert wird. Das Taktsignal CLK wird zu der Vorausverzögerungssektion FD eingegeben und bestimmt die Zeit Δ, um die der Voraustakt CL voranzusetzen ist.
  • Der Hinterimpuls RCL wird der Verzögerungsschaltung 34 zugeführt. Die Verzögerungsschaltung 34 verzögert den Impuls RCL um die Zeit ([j – 1] × D1 + j × D2), wobei ein korrigiertes internes Taktsignal CK' generiert wird, das mit dem externen Taktsignal CK in Phase ist. In der Zwischenzeit wird der Hinterimpuls k/jCL der Verzögerungsschaltung 36 zugeführt. Die Schaltung 36 verzögert den Impuls k/jCL um die Zeit ([k – 1] × D1 + k × D2), wobei ein internes Taktsignal CKD generiert wird, das in Phase um T × k/j (= 360° × k/j) verzögert ist. Es sollte vermerkt werden, dass die Verzögerungszeit A der Verzögerungsschaltung 32 auf j × (D1 + D2) gesetzt ist.
  • 38 zeigt die fünfte Ausführungsform der Taktsteuerschaltung gemäß der Erfindung. Die vierte Ausführungsform generiert nicht nur ein korrigiertes internes Taktsignal CK', das mit dem externen Taktsignal CK in Phase gesetzt ist, sondern auch drei interne Taktsignale CKQ, CKH und CK3Q, die in Phase jeweils um T/4 (= 90°), T/2 (= 180°) und 3T/4 (= 270°) in Bezug auf das Taktsignal CK verzögert sind.
  • Wie in 38 gezeigt wird, umfasst die fünfte Ausführungsform einen Eingangspuffer 13, Verzögerungsschaltungen 32 und 34, eine SAD-(synchron justierbare Verzögerung, Synchronous Adjustable Delay)Anordnung, einen Inverter 35, Verzögerungsschaltungen 36a, 36b und 36c und Verzögerungssektionen QBD, HBD und 3QBD. Der Eingangspuffer 13 hat eine Verzögerungszeit D1, die Verzögerungsschaltung 32 hat eine Verzögerungszeit A und die Verzögerungsschaltung 34 hat eine Verzögerungszeit (3 × D1 + 4 × D2). Die Verzögerungsschaltungen 36a, 36b und 36c haben jeweils eine Verzögerungszeit D2, (D1 + 2 × D2) und (2 × D1 + 3 × D2). Die SAD-Anordnung besteht aus einer Vorausverzögerungssektion FD und einer Rückwärtsverzögerungssektion BD.
  • Im Betrieb wird das externe Taktsignal CK zu dem Eingangspuffer 13 eingegeben. Der Buffer 13 generiert ein internes Taktsignal CLK mit einem Versatz von D1 in Bezug auf das externe Taktsignal CK. Das interne Taktsignal CLK wird der Verzögerungsschaltung 32 zugeführt, die einen Voraustakt CL (einen Vorausimpuls FCL1) generiert. Der Impuls CL wird zu der Vorausverzögerungssektion FD der SAD-Anordnung eingegeben, die z. B. eine STBD-Anordnung ist.
  • Die Sektion FD setzt den Voraustakt CL um eine Zeit Δ voran. Der so vorangesetzte Impuls CL wird der Rückwärtsverzögerungssektion BD, Viertelrückwärtsverzögerungssektion QBD, Halbrückwärtsverzögerungssektion HBD und 3-Viertelrückwärtsverzögerungssektion 3QBD zugeführt. Die Rückwärtsverzögerungssektion BD verzögert den Impuls CL um eine Zeit Δ (die Verzögerungszeit von j Verzögerungselementen), wobei ein Hinterimpuls RCL generiert wird. Die Viertelrückwärtsverzögerungssektion QBD verzögert den Impuls CL um eine Zeit Δ/4 (die Verzögerungszeit von j/4 Verzögerungselementen), wobei ein Hinterimpuls QCL generiert wird. Die Halbrückwärtsverzögerungssektion HBD verzögert den Impuls CL um eine Zeit Δ/2 (die Zeit von j/2 Verzögerungselementen), wobei ein Hinterimpuls HCL generiert wird. Die 3-Viertelrückwärtsverzögerungssektion 3QBD verzögert den Impuls CL um eine Zeit 3Δ/4 (die Verzögerungszeit von 3j/4 Elementen), wobei ein Hinterimpuls 3QCL generiert wird.
  • Das interne Taktsignal CLK wird zu den Sektionen BD, QBD, HBD und 3QBD eingegeben, bestimmt die Zeiteinstellung einer Generierung der Hinterimpulse RCL, QCL, HCL und 2QBD. Der Inverter 35 invertiert das interne Taktsignal CLK, wobei ein invertiertes internes Taktsignal CLK generiert wird. Das Taktsignal CLK wird zu der Vorausverzögerungssektion FD eingegeben und bestimmt die Zeit Δ, um die der Voraustakt CL voranzusetzen ist.
  • Der Hinterimpuls RCL wird der Verzögerungsschaltung 34 zugeführt. Die Schaltung 34 verzögert den Impuls RCL um die Zeit (3 × D1 + 4 × D2), wobei ein korrigiertes internes Taktsignal CK' generiert wird, das mit dem externen Taktsignal CK in Phase ist. Der Hinterimpuls QCL wird der Verzögerungsschaltung 36a zugeführt. Die Schaltung 36a verzögert den Impuls QCL um die Zeit D2, wobei ein internes Taktsignal CKQ generiert wird, das in Phase um T/4 (= 90°) verzögert ist. Der Hinterimpuls HCL wird der Verzögerungsschaltung 36b zugeführt. Die Schaltung 36b verzögert den Impuls HCL um die Zeit (D1 + 2 × D2), wobei ein internes Taktsignal CKH generiert wird, das in Phase um T/2 (= 180°) verzögert ist. Ähnlich wird der Hinterimpuls 3QCL zu der Verzögerungsschaltung 36c zugeführt. Die Schaltung 36c verzögert den Impuls 3QCL um die Zeit (2 × D1 + 3 × D2), wobei ein internes Taktsignal CKD generiert wird, das in Phase um 3T/4 (= 270°) verzögert ist.
  • Es sollte vermerkt werden, dass die Verzögerungszeit A der Verzögerungsschaltung 32 auf 4 × (D1 + D2) gesetzt ist.
  • 39 zeigt detailliert die vierte Ausführungsform, d. h. die Taktsteuerschaltung, die in 37 veranschaulicht wird.
  • Das externe Taktsignal CK wird dem Eingangsanschluss 30 des Speichers zugeführt. Das Signal CK wird dann zu dem Eingangspuffer 13 eingegeben, der, wie oben erwähnt, eine Verzögerungszeit D1 hat. Der Eingangspuffer 13 generiert ein internes Taktsignal CLK, das einen Versatz von D1 in Bezug auf das externe Taktsignal CK hat. Das Signal CLK wird zu der Verzögerungsschaltung 32 mit einer Verzögerungszeit A eingegeben. Die Schaltung 32 generiert einen Vorausimpuls FCL1 (einen Voraustakt CL).
  • In der Zwischenzeit invertiert der Inverter 35 das interne Taktsignal CLK, wobei ein invertiertes internes Taktsignal CLK generiert wird. Die Signal CLK und CLK werden n Verzögerungseinheiten 33-1 bis 33-n zugeführt. Die Einheiten 33-1 bis 33-n sind in Reihe verbunden. Der Vorausimpuls FCL1 wird zu der ersten Verzögerungseinheit 33-1 eingegeben, die einen Hinterimpuls RCL1 generiert.
  • Eine Steuerimpulsgenerierungsschaltung 60 generiert Steuerimpulse P und P, die auf Pegel "1" bzw. Pegel "0" sind. Die Steuerimpulse P und P werden den Verzögerungseinheiten 33-1 bis 33-n zugeführt. Jede Verzögerungseinheit 33-i (i = 1 bis n) generiert Steuerimpulse Qi und Qi. Die Steuerimpulse Qi und Qi werden zu der k/j Rückwärtsverzögerungssektion k/jBD 37 eingegeben.
  • Der Hinterimpuls RCL1 wird der Verzögerungsschaltung 34 zugeführt. Die Schaltung 34 verzögert den Impuls RCL um die Zeit (j – 1) × D1 + j × D2, wobei ein korrigiertes internes Taktsignal CK' generiert wird, das mit dem externen Taktsignal CK in Phase ist. Der Hinterimpuls k/jCL wird der Verzögerungsschaltung 36 zugeführt. Die Schaltung 36 verzögert den Impuls k/jCL um die Zeit (k – 1) × D1 + k × D2, wobei ein internes Taktsignal CKD generiert wird, das in Phase um T × k/j (= 360° × k/j) verzögert ist.
  • 40 zeigt detailliert eine der identischen Verzögerungseinheiten 33-1 bis 33-n, die als "Verzögerungseinheit Ui" bezeichnet wird.
  • Wie aus 40 gesehen wird, umfasst die Verzögerungseinheit Ui drei Schaltungen, d. h. eine Vorausimpulsverzögerungsschaltung, eine Zustandshalteschaltung und eine Hinterimpulsverzögerungsschaltung.
  • Die Vorausimpulsverzögerungsschaltung besteht aus drei Invertern 41 bis 43. Die Inverter 41 und 42 sind in Reihe verbunden. Der Inverter 41 empfängt den Ausgangsimpuls FCLi der unmittelbar vorangehenden Verzögerungseinheit. Der Inverter 42 gibt einen Impuls FCLi + 1 zu der nachfolgenden Verzögerungs einheit aus. Der Inverter 41 ist ein getakteter Inverter, der durch einen Steuerimpuls P gesteuert wird. Wenn der Steuerimpuls P auf Pegel "1" ist, verbleibt der Inverter 41 aktiv. Der Inverter 43 hat seinen Ausgangsanschluss mit dem Eingangsanschluss des Inverters 42 verbunden. Der Eingangsanschluss des Inverters 43 ist auf Potenzial "0" gesetzt (d. h. das Massepotenzial). Der Inverter 43 ist ein getakteter Inverter, der durch einen Steuerimpuls P gesteuert wird. Wenn der Steuerimpuls P auf Pegel "1" ist, verbleibt der Inverter 43 aktiv.
  • Die Hinterimpulsverzögerungsschaltung besteht aus drei Invertern 44 bis 46. Die Inverter 44 und 45 sind in Reihe verbunden. Der Inverter 44 empfängt entweder das interne Taktsignal CLK oder den Impuls RCLi + 1, der von der nachfolgenden Verzögerungseinheit ausgegeben wird. Der Inverter 45 gibt einen Impuls RCLi zu der vorangehenden Verzögerungseinheit aus. Der Inverter 44 ist ein getakteter Inverter, der durch einen Steuerimpuls Q gesteuert wird. Der Inverter 44 ist nur aktiv, während das Impulssignal Q auf Pegel "1" ist. Der Inverter 46 hat seinen Ausgangsanschluss mit dem Eingangsanschluss des Inverters 45 verbunden. Der Eingangsanschluss des Inverters 46 empfängt jederzeit das interne Taktsignal CLK. Der Inverter 46 ist auch ein getakteter Inverter und wird durch einen Steuerimpuls Q gesteuert. Er verbleibt aktiv, während der Steuerimpuls Q auf Pegel "1" ist.
  • Die Zustandshalteschaltung besteht aus einer Zustandshaltesektion 47 und zwei NAND-Schaltungen 48 und 49. Die NAND-Schaltung 48 empfängt den Ausgangsimpuls FCLi der vorangehenden Verzögerungseinheit und ein Taktsignal CLK, das durch Invertieren des internen Taktsignals CLK generiert wird. Die NAND-Schaltung 49 empfängt das Ausgangssignal des Inverters 45 und das interne Taktsignal CLK. Das Ausgangssignal der NAND-Schaltung 48 wird als ein Einstellungssignal zu der Zu standshaltesektion 47 zugeführt. Das Ausgangssignal der NAND-Schaltung 49 wird als ein Rücksetzsignal zu der Zustandshaltesektion 47 zugeführt. Die Zustandshaltesektion 47 ist gesetzt, wenn das Ausgangssignal S der NAND-Schaltung 48 (d. h. das Einstellungssignal) auf Pegel "0" fällt, und ist zurückgesetzt, wenn das Ausgangssignal der NAND-Schaltung 49 (d. h. das Rücksetzsignal R) auf Pegel "0" fällt.
  • Die Zustandshaltesektion 47 ist gestaltet, die Steuerimpulse Q und Q auszugeben. Der Steuerimpuls Q steigt auf Pegel "1", wenn die Sektion 47 gesetzt ist. Der Steuerimpuls Q steigt auf Pegel "1", wenn die Sektion 47 zurückgesetzt ist.
  • Die Zustandshaltesektion 47 ist z. B. von einem derartigen Typ, wie in 9 veranschaulicht wird.
  • Nachdem der Vorausimpuls die Verzögerungseinheit Ui durchlaufen hat, steigt der Steuerimpuls Qi auf Pegel "H", und der Steuerimpuls Qi fällt auf Pegel "L".
  • 41 veranschaulicht eine Modifikation der Verzögerungseinheit Ui, die in 40 gezeigt wird.
  • Wie aus 40 zu sehen ist, umfasst die modifizierte Verzögerungseinheit Ui drei Schaltungen, d. h. eine Vorausimpulsverzögerungsschaltung fdi, eine Zustandshalteschaltung sri und eine Hinterimpulsverzögerungsschaltung bdi.
  • Die Vorausimpulsverzögerungsschaltung fdi besteht aus fünf Invertern 91 bis 95. Die Inverter 91 und 93 sind in Reihe verbunden. Der Inverter 91 empfängt das Ausgangssignal FCLi der vorangehenden Verzögerungseinheit. Der Inverter 92 führt ein Signal FCLi + 1 der folgenden Verzögerungseinheit zu. Der Inverter 91 ist ein getakteter Inverter, der durch einen Steuerimpuls P gesteuert wird. Der Inverter 91 ist nur aktiv, während der Steuerimpuls P auf Pegel "1" ist. Der Inverter 94 hat seinen Ausgangsanschluss mit dem Ausgangsanschluss des Inverters 91 und auch mit den Eingangsanschlüssen der Inverter 92 und 95 verbunden. Der Eingangsanschluss des Inverters 94 ist auf Potenzial "0" gesetzt (z. B. das Massepotenzial). Der Inverter 94 ist ein getakteter Inverter, der durch einen Steuerimpuls P gesteuert wird. Wenn der Steuerimpuls P auf Pegel "1" ist, verbleibt der Inverter 43 aktiv.
  • Die Hinterimpulsverzögerungsschaltung bdi besteht aus fünf Invertern 96 bis 100. Die Inverter 96 und 98 sind in Reihe verbunden. Der Inverter 96 empfängt entweder das interne Taktsignal CLK oder den Impuls RCLi + 1, der von der nachfolgenden Verzögerungseinheit ausgegeben wird. Der Inverter 97 gibt einen Impuls RCLi zu der vorangehenden Verzögerungseinheit aus. Der Inverter 96 ist ein getakteter Inverter, der durch einen Steuerimpuls Qi + 2 gesteuert wird. Der Inverter 96 ist nur aktiv, während der Steuerimpuls Qi + 2 auf Pegel "1" ist. Der Inverter 99 hat seinen Ausgangsanschluss mit dem Eingangsanschluss des Inverters 96 verbunden. Der Eingangsanschluss des Inverters 99 empfängt jederzeit das interne Taktsignal CLK. Der Inverter 99 ist auch ein getakteter Inverter und wird durch einen Steuerimpuls Qi + 2 gesteuert. Er verbleibt aktiv, während der Steuerimpuls Qi + 2 auf Pegel "1" ist.
  • Die Zustandshalteschaltung sri besteht aus P-Kanal-MOS-Transistoren 101 und 102, N-Kanal-MOS-Transistoren 103 und 104 und einem Inverter 105. Die P-Kanal-MOS-Transistoren 101 und 102 sind zwischen dem Energieversorgungsanschluss und einem Knoten Z in Reihe verbunden. Die N-Kanal-MOS-Transistoren 103 und 104 sind zwischen dem Masseanschluss und dem Knoten Z in Reihe verbunden. Die Gates der MOS-Transistoren 101 und 104 sind verbunden, um ein Taktsignal CLK zu empfangen, das durch Invertieren des internen Taktsignals CLK erhalten wird.
  • Das Gate des MOS-Transistors 102 ist verbunden, um das Ausgangssignal RCLi – 3 der Verzögerungseinheit Ui – 3 zu empfangen. Das Gate des MOS-Transistors 103 ist verbunden, das Ausgangssignal FFCLi der Verzögerungseinheit Ui – 1 zu empfangen. Der Eingangsanschluss des Inverters 105 ist mit dem Knoten Z verbunden. Von dem Ausgangsanschluss des Inverters 105 wird ein Steuerimpuls Qi ausgegeben. Von dem Knoten Z wird ein Steuerimpuls Qi ausgegeben.
  • 42 und 43 zeigen zwei Beispiele der k/j Rückwärtsverzögerungssektion k/jBD 37, die in 39 veranschaulicht wird. Jedes Beispiel funktioniert als eine HBD-(Halbrückwärtsverzögerungs-)Sektion, wenn j = 2, k = 1 (z. B. n = 100, m = 50) – d. h. wenn das interne Taktsignal CLK in Phase um T/2 in Bezug auf das externe Taktsignal CK verzögert ist.
  • Die HBD besteht aus m Verzögerungseinheiten bdi (i = 1 bis m). Jede Verzögerungseinheit bdi ist im Aufbau der Hinterimpulsverzögerungsschaltung bdi einer SAD-(synchrone justierbare Verzögerung, Synchronous Adjustable Delay)Einheit Ui identisch. Daher ist das Verhältnis der Zeit, um die die Sektion BD den Hinterimpuls verzögert, zu der Zeit, um die die HBD-Sektion den Hinterimpuls verzögert, gleich dem Verhältnis der Zahl von Verzögerungseinheiten, die in der Sektion BD vorgesehen sind, zu der Zahl von Verzögerungseinheiten, die in der HBD-Sektion vorgesehen sind. Um genauer zu sein bilden n Verzögerungseinheiten Ui (i = 1 bis n) und m Verzögerungseinheiten bdi (i = 1 bis m) r Blöcke B(1), B(2), ..., B(r).
  • Z. B. besteht der Block B(1) aus zwei Verzögerungseinheiten U1 und U2 und einer Verzögerungseinheit bd1. Die Verzögerungseinheit U1 generiert Steuerimpulse Q1 und Q1, und die Verzögerungseinheit U2 generiert Steuerimpulse Q2 und Q2. In der Rückwärtsverzögerungssektion k/jBD 37, die in 42 gezeigt wird, werden die Steuerimpulse Q2 und Q2, die durch die Ver zögerungseinheit U2 ausgegeben werden, der Verzögerungseinheit bd1 zugeführt. Andererseits werden in der Rückwärtsverzögerungssektion k/jBD 37, die in 43 gezeigt wird, die Steuerimpulse Q1 und Q1, die durch die Verzögerungseinheit U1 ausgegeben werden, der Verzögerungseinheit bd1 zugeführt.
  • Ähnlich besteht der Block B(r) aus zwei Verzögerungseinheiten Un – 1 und Un und einer Verzögerungseinheit bdm. Die Verzögerungseinheit Un – 1 generiert Steuerimpulse Qn – 1 und Qn – 1, und die Verzögerungseinheit Um generiert Steuerimpulse Qn und Qn. In der Rückwärtsverzögerungssektion k/jBD 37 (42) werden die Steuerimpulse Qn und Qn, die durch die Verzögerungseinheit Un ausgegeben werden, der Verzögerungseinheit bd zugeführt. In der Rückwärtsverzögerungssektion k/jBD 37, die in 43 gezeigt wird, werden die Steuerimpulse Qn – 1 und Qn – 1, die durch die Verzögerungseinheit Un – 1 ausgegeben werden, der Verzögerungseinheit bdm zugeführt.
  • In der vierten Ausführungsform (39) ist eine Verzögerungseinheit der Halbrückwärtsverzögerungssektion HBD für jede zwei Verzögerungseinheiten der Rückwärtsverzögerungssektion BD vorgesehen. Somit verzögert die Rückwärtsverzögerungssektion BD einen Hinterimpuls um eine Zeit Δ, wohingegen die Halbrückwärtsverzögerungssektion HBD einen Hinterimpuls um Δ/2 verzögert.
  • Da die n Verzögerungseinheiten Ui und m Verzögerungseinheiten bdi r Blöcke bilden, sind die Verzögerungseinheiten bd11 bis bdm der Sektion HBD gleichförmig für die Verzögerungseinheiten U1 bis Un der SAD-Anordnung verteilt – d. h. eine Verzögerungseinheit bdi ist für jede zwei benachbarte SAD-Verzögerungseinheiten vorgesehen. Deshalb kann eine Halbrückwärtsverzögerungssektion HBD einen Hinterimpuls genau um Δ/2 verzögern.
  • 44 veranschaulicht eine der Verzögerungseinheiten bd1 bis bdn, die die Halbrückwärtsverzögerungssektion bilden, die in 42 und 43 gezeigt wird. Die Verzögerungseinheit bdi ist der Hinterimpulsverzögerungsschaltung der Verzögerungseinheit Ui identisch, die in 40 gezeigt wird. D. h. die Einheit bdi umfasst drei Inverter 44' bis 46'.
  • Die Inverter 44' und 45' sind in Reihe verbunden. Der Inverter 44' empfängt entweder das Ausgangssignal HCLi + 1 der folgenden Verzögerungseinheit oder das interne Taktsignal CLK. Der Inverter 45' empfängt das Ausgangssignal HCLi der vorangehenden Verzögerungseinheit. Der Inverter 44' ist ein getakteter Inverter, der durch einen Steuerimpuls Qi gesteuert wird. Der Inverter 44' ist nur aktiv, während der Steuerimpuls Qi auf Pegel "1" ist. Der Inverter 46' hat seinen Ausgangsanschluss mit dem Eingangsanschluss des Inverters 45' verbunden. Der Eingangsanschluss des Inverters 46' empfängt jederzeit das interne Taktsignal CLK. Der Inverter 46' ist auch ein getakteter Inverter und wird durch einen Steuerimpuls Qi gesteuert. Er verbleibt aktiv, während der Steuerimpuls Q auf Pegel "1" ist.
  • 45 ist ein Symbol, das die Verzögerungseinheit bdi darstellt, deren Struktur in 44 veranschaulicht wird.
  • 46 zeigt noch ein anderes Beispiel der k/j Rückwärtsverzögerungssektion k/jBD 37, die in 39 veranschaulicht wird. In diesem Beispiel sind j = 3, k = 1. Anders ausgedrückt ist dies eine 1/3 Rückwärtsverzögerungssektion, die gestaltet ist, ein Signal zu generieren, das um T/3 in Bezug auf den externen Takt CK verzögert ist.
  • Wie in 46 gezeigt, besteht die 1/3 Rückwärtsverzögerungssektion 1/3BD aus m Verzögerungseinheiten bd1 bis bdm. Jede Einheit bdi hat den gleichen Aufbau wie die Hinterim pulsverzögerungsschaltung bdi der SAD-Verzögerungseinheit Ui. Deshalb ist das Verhältnis der Zeit, um die die Sektion BD den Hinterimpuls verzögert, zu der Zeit, um die die 1/3BD Sektion den Hinterimpuls verzögert, gleich dem Verhältnis der Zahl von Verzögerungseinheiten, die in der Sektion BD vorgesehen sind, zu der Zahl von Verzögerungseinheiten, die in der 1/3BD Sektion vorgesehen sind. Genauer bilden n Verzögerungseinheiten Ui (i = 1 bis n) und m Verzögerungseinheiten bdi (i = 1 bis m) r Blöcke B(1), B(2), ..., B(r).
  • Z. B. besteht der Block B(1) aus drei Verzögerungseinheiten U1 bis U3 und einer Verzögerungseinheit bd1. Die Verzögerungseinheit U1 generiert Steuerimpulse Q1 und Q1, die der Verzögerungseinheit bd1 zugeführt werden. An Stelle der Steuerimpulse Q1 und Q1 können die Steuerimpulse, die von der Verzögerungseinheit U2 oder U3 ausgegeben werden, der Verzögerungseinheit bd1 zugeführt werden.
  • In der in 46 gezeigten Ausführungsform ist eine Verzögerungseinheit der 1/3 Rückwärtsverzögerungssektion 1/3BD für jede drei Verzögerungseinheiten der SAD-Anordnung vorgesehen. Somit verzögert die Rückwärtsverzögerungssektion BD einen Hinterimpuls um eine Zeit Δ, wohingegen die Verzögerungssektion 1/3BD einen Hinterimpuls um Δ/3 verzögert.
  • Da die n Verzögerungseinheiten U1 bis Un und die m Verzögerungseinheiten bd1 bis bdm r Blöcke bilden, sind die Verzögerungseinheiten bd11 bis bdm der Sektion 1/3BD gleichförmig für die Verzögerungseinheiten U1 bis Un der SAD-Anordnung verteilt – d. h. eine Verzögerungseinheit bdi ist für jede drei benachbarte SAD-Verzögerungseinheiten vorgesehen. Deshalb kann die Halbrückwärtsverzögerungssektion HBD einen Hinterimpuls um genau Δ/3 verzögern.
  • 47 zeigt noch ein anderes Beispiel der k/j Rückwärtsverzögerungssektion k/jBD 37, die in 39 veranschaulicht wird. In diesem Beispiel sind j = 3, k = 2; dieses Beispiel ist eine 2/3 Rückwärtsverzögerungssektion, die gestaltet ist, ein Signal zu generieren, das um 2T/3 in Bezug auf den externen Takt CK verzögert ist.
  • Wie in 47 gezeigt, besteht die 2/3 Rückwärtsverzögerungssektion 2/3BD aus m Verzögerungseinheiten bd1 bis bdm. Jede Einheit bdi hat den gleichen Aufbau wie die Hinterimpulsverzögerungsschaltung bdi der SAD-Verzögerungseinheit Ui. Deshalb ist das Verhältnis der Zeit, um die die Sektion BD den Hinterimpuls verzögert, zu der Zeit, um die die 2/3BD Sektion den Hinterimpuls verzögert, gleich dem Verhältnis der Zahl von Verzögerungseinheiten, die in der Sektion BD vorgesehen sind, zu der Zahl von Verzögerungseinheiten, die in der 2/3BD Sektion vorgesehen sind. Genauer bilden n Verzögerungseinheiten Ui (i = 1 bis n) und m Verzögerungseinheiten bdi (i = 1 bis m) r Blöcke B(1), B(2), ..., B(r).
  • Z. B. besteht der Block B(1) aus drei Verzögerungseinheiten U1 bis U3 und zwei Verzögerungseinheiten bd1 und bd2. Die Verzögerungseinheit U1 generiert Steuerimpulse Q1 und Q1, die der Verzögerungseinheit bd1 zugeführt werden. Die Verzögerungseinheit U3 generiert Steuerimpulse Q3 und Q3, die der Verzögerungseinheit bd2 zugeführt werden. An Stelle der Steuerimpulse Q1 und Q1 können die Steuerimpulse Q2 und Q2, die von der Verzögerungseinheit U2 ausgegeben werden, der Verzögerungseinheit bd1 zugeführt werden. Ferner können an Stelle der Steuerimpulse Q3 und Q3 die Steuerimpulse Q2 und Q2, die von der Verzögerungseinheit U2 ausgegeben werden, der Verzögerungseinheit bd3 zugeführt werden.
  • In der Ausführungsform, die in 47 gezeigt wird, sind zwei Verzögerungseinheiten der 2/3 Rückwärtsverzögerungssek tion 2/3BD für jede drei Verzögerungseinheiten der SAD-Anordnung vorgesehen. Somit verzögert die Rückwärtsverzögerungssektion BD einen Hinterimpuls um eine Zeit Δ, wohingegen die Verzögerungssektion 2/3BD einen Hinterimpuls um 2Δ/3 verzögert.
  • Da die n Verzögerungseinheiten U1 bis Un und die m Verzögerungseinheiten bd1 bis bdm r Blöcke bilden, sind die Verzögerungseinheiten bd11 bis bdm der Sektion 2/3BD für die Verzögerungseinheiten U1 bis Un der SAD-Einheiten U1 bis Un gleichförmig verteilt – d. h. zwei Verzögerungseinheiten bdi sind für jede drei benachbarte SAD-Verzögerungseinheiten vorgesehen. Deshalb kann die Halbrückwärtsverzögerungssektion 2/3BD einen Hinterimpuls genau um 2Δ/3 verzögern.
  • 48 ist ein anderes Diagramm, das die k/jBD Sektion zeigt, die in 39 gezeigt wird. 49 veranschaulicht einen der identischen Blöcke einer SAD-Anordnung, die in 39 gezeigt wird.
  • Wie aus 48 gesehen wird, besteht die SAD-Anordnung aus r Blöcken B(1) bis B(r). Jeder Block inkludiert j Verzögerungseinheiten. Die k/jBD Sektion besteht auch aus r Blöcken B(1) bis B(r). Jeder Block der k/jBD Sektion inkludiert k Verzögerungseinheiten. Sowohl j als auch k sind natürliche Zahlen. Allgemein ist j > k. Zusammengesetzt aus r Blöcken, jeder inkludierend j Verzögerungseinheiten, hat die SAD-Anordnung insgesamt r × j Verzögerungseinheiten. Zusammengesetzt aus r Blöcken, jeder inkludierend k Verzögerungseinheiten, hat die k/jBD Sektion insgesamt r × k Verzögerungseinheiten. Die SAD-Anordnung und die k/jBD Sektion haben die gleiche Zahl von Blöcken. Die Blöcke B(1), B(2), ..., B(r) der SAD-Anordnung stehen jeweils mit den Blöcken B(1), B(2), ..., B(r) der k/jBD Sektion in Verbindung.
  • Der Block B(1) der SAD-Anordnung generiert j Paare von Steuerimpulsen, Q1 und Q1, Q2 und Q2, ..., Qj und Qj. Von den j Paaren von Steuerimpulsen werden k Paare (k < j) aus den j Paaren auf eine regelmäßige und gleichförmige Weise ausgewählt. Die so ausgewählten k Paare werden den k Verzögerungseinheiten des Blocks B(1) der k/jBD Sektion zugeführt. Angenommen, die Steuerimpulse Q1, Q1, Q2 und Q2 sind ausgewählt. Dann werden die Impulse Q1 und Q1 der Verzögerungseinheit bd1 der k/jBD Sektion, nicht der Verzögerungseinheit bd2, zugeführt, und die Impulse Q2 und Q2 werden der Verzögerungseinheit bd2, nicht der Verzögerungseinheit bd1, zugeführt.
  • Somit ist das Verhältnis der Zahl von SAD-Verzögerungseinheiten zu der Zahl von k/jBD Verzögerungseinheiten gleich m/n, nämlich k/j = m/n, ungeachtet der Positionen der k/jBD Verzögerungseinheiten, die die Vorausimpulse von den SAD-Verzögerungseinheiten empfangen. Mit anderen Worten kann die k/jBD Sektion einen Hinterimpuls genau um k/jΔ verzögern, ungeachtet der Position, die die k/jBD Verzögerungseinheiten einnehmen, die Vorausimpulse empfangen.
  • Das Betriebsprinzip der dritten Ausführungsform (36) wird mit Bezug auf das Zeiteinstellungsdiagramm von 50 erläutert.
  • Angenommen, dass das interne Taktsignal CLK einen Versatz von k × D1 in Bezug auf das externe Taktsignal CK hat, und dass beide Taktsignale CLK und CK einen Zyklus T haben. Es wird ein Voraustakt CL nach Ablauf einer Zeit A seit der Führungsflanke des ersten Impulses des internen Taktsignals CLK generiert. In diesem Fall wird der zweite Impuls des internen Taktsignals CLK nach Ablauf einer Zeit Δf seit der Generierung des Voraustaktes CL generiert. Ferner wird ein Voraustakt RCL nach Ablauf einer Zeit Δb seit der Generierung des zweiten Impulses des Signals CLK generiert. Die Zeit Δb ist gleich der Zeit Δf (Δf = Δb = Δ). D. h. der Voraustakt RCL wird nach Ablauf einer Zeit 2 × Δ seit der Generierung des Voraustaktes CL generiert. Deshalb verstreicht die Zeit A genau zu dem Zeitpunkt, wo der dritte Impuls des internen Taktimpulses CLK generiert wird. Es sollte vermerkt werden, dass (A + W) < T ist, wobei W die Breite der Voraustakte CL und RCL ist.
  • Angenommen, dass der dritte Impuls des internen Taktsignals CLK nach Ablauf einer Zeit von (j – k) × D1 + j × D2 seit der Generierung des Voraustaktes RCL generiert wird. Dann kann das korrigierte interne Taktsignal CK', das mit dem externen Taktsignal CK synchron ist, lediglich durch Verzögern des Impulses RCL um eine Zeit (j – k) × D1 + j × D2 erhalten werden. Um das korrigierte interne Taktsignal CK' zu erhalten, ist es ausreichend, Verzögerungsschaltungen zu verwenden, die Verzögerungszeiten A, (2 × Δ) und (j – k) × D1 + j × D2 haben, und das interne Taktsignal CLK um die Zeit A + (2 × Δ) + {(j – k) × D1 + j × D2} zu verzögern. Die Verzögerungszeit (2 × Δ) wird durch die SAD-Anordnung vorgesehen, und die Verzögerungszeit (j – k) × D1 + j × D2 wird durch Verzögerungselemente vorgesehen. Die Verzögerungszeit A wird wie folgt bestimmt: k × D1 + A + Δ = T + k × D1 (1)
  • Aus Gleichung 1 leitet sich die folgende Gleichung ab: k × D1 + A + 2Δ + (j – k) × D1 + j × D2 = 2T (2)
  • Gleichungen 1 und 2 reduzieren sich auf: T = A + Δ (3) A + 2Δ + j(D1 + D2) = 2T (4)
  • Aus Gleichungen 3 und 4 erhalten wir: A + 2Δ + j(D1 + D2) = 2(A + Δ) A = j(D1 + D2) (5)
  • Nachstehend wird erläutert, wie das interne Taktsignal CKD, das um (k/j) × T in Bezug auf das externe Taktsignal CK verzögert ist, generiert wird.
  • Es wird eine Verzögerungszeit (k/j) × Δ vorgesehen, und es wird ein verzögerter Impuls k/jCL nach Ablauf einer Zeit Δ + (k/j) × Δ seit der Generierung des Voraustaktes CL generiert.
  • Des Weiteren wird das interne Taktsignal CKD nach Ablauf einer Zeit k × D2 seit der Generierung des verzögerten Impulses k/jCL generiert. Wie aus 50 klar ist, ist das Signals CKD in Bezug auf das externe Taktsignal CK um die Zeit verzögert, die sich wie folgt ergibt: k × D1 + (k/j) × Δ + k × D2 (6)
  • Gleichung 6 wird transformiert zu: (k/j) × (j + D1 + Δ + j × D2) = (k/j) × {j(D1 + d2) + Δ} (7)
  • Beim Einsetzen von Gleichungen 3 und 5 in Gleichung 7 erhalten wir das folgende: (k/j) × T (8)
  • Gleichung 8 bedeutet, dass das interne Taktsignal CKD in Phase um (k/j) × T in Bezug auf das externe Taktsignal CK verzögert ist. Somit kann das Signal CKD, das um (k/j) × T in Bezug auf das Signal CK verzögert ist, durch Verzögern des internen Taktsignals CLK um eine Zeit A + {Δ + (k/j) × Δ} + k × D2 durch Verwenden von Verzögerungsschaltungen generiert werden, die Verzögerungszeiten A, Δ + (k/j) × Δ und k × D2 haben. Die Verzögerungszeit Δ wird durch die Vorausverzögerungssektion FD der SAD-Anordnung vorgesehen, und die Verzögerungszeit k × D2 durch die Verzögerungselemente. Die Verzögerungszeit A ist j × (D1 + D2), die in Übereinstimmung mit Gleichung 5 vorgesehen wird.
  • Nun wird das Betriebsprinzip der vierten Ausführungsform, die in 37 gezeigt wird, mit Bezug auf das Zeiteinstellungsdiagramm von 51 erläutert.
  • Angenommen, dass das interne Taktsignal CLK einen Versatz von D1 in Bezug auf das externe Taktsignal CK hat, und dass beide Taktsignal CLK und CK einen Zyklus T haben. Ein Voraustakt CL wird nach Ablauf einer Zeit A seit der Führungsflanke des ersten Impulses des internen Taktsignals CLK generiert. In diesem Fall wird der zweite Impuls des internen Taktsignals CLK nach Ablauf einer Zeit Δf seit der Generierung des Voraustaktes CL generiert. Ferner wird ein Voraustakt RCL nach Ablauf einer Zeit Δb seit der Generierung des zweiten Impulses des Signals CLK generiert. Die Zeit Δb ist gleich der Zeit Δf (Δf = Δb = Δ). D. h. der Voraustakt RCL wird nach Ablauf einer Zeit 2 × Δ seit der Generierung des Voraustaktes CL generiert. Deshalb läuft die Zeit A in genau dem Zeitpunkt ab, zu dem der dritte Impuls des internen Taktimpulses CLK generiert wird. Es sollte vermerkt werden, dass (A + W) < T ist, wobei W die Breite der Voraustakte CL und RCL ist.
  • Angenommen, dass der dritte Impuls des internen Taktsignals CLK nach Ablauf einer Zeit von (j – 1) × D1 + j × D2 seit der Generierung des Voraustaktes RCL generiert wird. Dann kann das korrigierte interne Taktsignal CK', das mit dem externen Taktsignal CK synchron ist, lediglich durch Verzögern des Impulses RCL um eine Zeit (j – 1) × D1 + j × D2 erhalten werden. Um das korrigierte interne Taktsignal CK' zu erhalten, ist es ausreichend, Verzögerungsschaltungen zu verwenden, die Verzögerungszeiten A, (2 × Δ) und (j – 1) × D1 + j × D2 haben, und das interne Taktsignal CLK um die Zeit A + (2 × Δ) + {(j – 1) × D1 + j × D2} zu verzögern. Die Verzögerungszeit (2 × Δ) wird durch die SAD-Anordnung vorgesehen, und die Verzögerungszeit (j – 1) × D1 + j × D2 wird durch Verzögerungselemente vorgesehen. Die Verzögerungszeit A wird wie folgt bestimmt. Wie aus 50 gesehen: D1 + A + Δ = T + D1 (9) D1 + A + 2Δ + (j – 1) × D1 + j × D2 = 2T (10)
  • Aus Gleichungen 9 und 10 leiten sich jeweils die folgenden Gleichungen ab: T = A + Δ (11) A + 2Δ + j(D1 + D2) = 2T (12)
  • Gleichungen 11 und 12 erhalten wir: A + 2Δ + j(D1 + D2) = 2(A + Δ) A = j(D1 + D2) (13)
  • Nachstehend wird erläutert, wie das interne Taktsignal CKD, das um (k/j) × T in Bezug auf das externe Taktsignal CK verzögert ist, generiert wird.
  • Es wird eine Verzögerungszeit (k/j) × Δ (Δ = Δf = Δb) vorgesehen, und es wird ein verzögerter Impuls k/j CL nach Ablauf einer Zeit Δ + (k/j) × Δ seit der Generierung des Voraustaktes CL generiert. Des Weiteren wird das interne Taktsignal CKD nach Ablauf einer Zeit (k – 1) × D2 + k × D2 seit der Generierung des verzögerten Impulses k/jCL generiert. Wie aus 51 klar ist, ist das Signal CKD in Bezug auf das externe Taktsignal CK um die Zeit verzögert, die sich wie folgt ergibt: D1 + (k/j) × Δ + (k – 1) × D1 + k × D2 (14)
  • Gleichung 14 wird umgeformt zu: (k/j) × (j × D1 + Δ + j × D2) = (k/j) × {n(D1 + D2) + Δ} (15)
  • Durch Einsetzen von Gleichungen 11 und 12 in Gleichung 15 erhalten wir das folgende: (k/j) × T (16)
  • Gleichung 16 bedeutet, dass das interne Taktsignal CKD in Phase um (k/j) × T in Bezug auf das externe Taktsignal CK verzögert ist. Somit kann das Signal CKD, das in Bezug auf das Signal CK um (k/j) × T verzögert ist, durch Verzögern des internen Taktsignals CLK um eine Zeit A + {Δ + (k/j) × Δ} + k × T2 durch Verwenden von Verzögerungsschaltungen generiert werden, die Verzögerungszeiten A, Δ + (k/j) × Δ und k × D2 haben. Die Verzögerungszeit Δ wird durch die Vorausverzögerungssektion FD der SAD-Anordnung vorgesehen, und die Verzögerungszeit k × D2 durch die Verzögerungselemente. Die Verzögerungszeit A ist j × (D1 + D2), die in Übereinstimmung mit Gleichung 13 vorgesehen wird.
  • 52 zeigt ein Speichersystem, das eine Taktsteuerschaltung der Erfindung einbezieht.
  • Wie in 52 gezeigt, umfasst das Speichersystem eine Steuervorrichtung und eine Speichersektion. Die Steuervorrichtung generiert ein externes Taktsignal und empfängt Daten von dem Speicher. Die Speichersektion gibt Daten in Synchronismus mit dem internen Taktsignal aus, das aus dem externen Taktsignal generiert wird.
  • Das externe Taktsignal und der interne Takt haben die gleiche Phasenbeziehung, wie oben beschrieben wurde, sodass Daten aus der Speichersektion richtig gelesen werden können. Die Technik, die Steuervorrichtung zu veranlassen, die so gelesenen Daten richtig zu empfangen, wird nachstehend beschrieben.
  • Wie die meisten Speichersysteme umfasst das in 52 gezeigte Speichersystem eine Steuervorrichtung (CPU) und eine Vielzahl von Speichern (ICs) 1 und 2. Das interne Taktsignal CK benötigt eine gewisse Zeit, um von der Steuervorrichtung zu den Speichern 1 und 2 zu gelangen. Die Länge der Leitung, die die Steuervorrichtung mit dem Speicher 1 verbindet, ist zu der der Leitung ausgeglichen, die die Steuervorrichtung mit dem Speicher 2 verbindet. Der Speicher 1 oder der Speicher 2 geben Daten in Synchronismus mit dem internen Taktsignal aus, das eine spezifische Phasenbeziehung mit dem externen Taktsignal hat. Die Daten, die von dem Speicher 1 oder 2 ausgegeben werden, werden der Steuervorrichtung durch einen Datenbus zugeführt.
  • Die Daten benötigen eine gewisse Zeit, um von dem Speicher 1 oder 2 zu der Steuervorrichtung zu gelangen, abhängig von der Länge und Kapazität des Datenbusses. Die Steuervorrichtung muss die Daten richtig empfangen, ungeachtet der Zeit, die die Daten benötigen, um die Steuervorrichtung zu erreichen. Um zu ermöglichen, dass die Steuervorrichtung die Daten richtig empfängt, wird ein Dummy-Speicher (IC) verwendet, der die gleiche Speicherkapazität wie die Speicher 1 und 2 hat, und die Leitung zum Zuführen des externen Taktsignals von der Steuervorrichtung zu dem Dummy hat die gleiche Länge wie die Leitungen, die das externen Taktsignal von der Steuervorrichtung zu den Speichern 1 und 2 zuführen.
  • Das externe Taktsignal CK, das zu dem Dummy-Speicher eingegeben wird, wird zu der Steuervorrichtung zurückgegeben. Dieses Signal CK, oder das Rückgabetaktsignal, bestimmt die Zeiteinstellung, zu der die Steuervorrichtung die Daten empfängt, die von dem Speicher 1 oder dem Speicher 2 ausgegeben werden. Daher wird die Länge der Leitung zum Zuführen des Rückgabetaktsignals von dem Dummy-Speicher zu der Steuervorrichtung gleich der Länge des Datenbusses zum Zuführen von Daten von dem Speicher 1 oder dem Speicher 2 zu der Steuervorrichtung gemacht.
  • Die Steuervorrichtung empfängt die Daten von dem Speicher 1 oder 2 in Synchronismus mit dem Rückgabetaktsignal. Der Steuervorrichtung werden keine fehlerhaften Daten zugeführt.

Claims (26)

  1. Verzögerungsschaltung, umfassend eine Vielzahl von Verzögerungseinheiten (33-1 bis 33-n), die seriell verbunden sind, jede umfassend Verzögerungsschaltungen (41 bis 46) zum Verzögern eines Vorausimpulses (FCL1) und eines Hinterimpulses (RCL1) um vorbestimmte Verzögerungszeiten und zum Transferieren der somit verzögerten Voraus- und Hinterimpulse, die nicht in Synchronismus miteinander sind; eine Zustandshaltesektion (47), die bei Empfang des Vorausimpulses gesetzt wird und die bei Empfang des Hinterimpulses zurückgesetzt wird; sich der Vorausimpuls durch eine erste Zahl von Verzögerungseinheiten bewegt und die Zustandshaltesektionen (47) der ersten Zahl von Verzögerungseinheiten setzt; gekennzeichnet dadurch, dass die Zustandshaltesektionen (47) zurückgesetzt werden, bevor der Vorausimpuls zu einer ersten Verzögerungseinheit eingegeben wird, die sich an einem Ende der seriell verbundenen Verzögerungseinheiten (33-1 bis 33-n) befindet; eine Vorderflanke des Hinterimpulses generiert wird, wenn der Impuls des internen Taktsignals (CLK) in die seriell verbundenen Verzögerungseinheiten (33-1 bis 33-n) eingegeben wird; die Vorderflanke durch die eine Verzögerungseinheit der seriell verbundenen Verzögerungseinheiten (33-1 bis 33-n) generiert wird, die sich am nächsten zu der ersten Verzögerungseinheit in Bezug auf die serielle Verbindung befindet; und sich der Hinterimpuls in einer Richtung entgegengesetzt zu einer Richtung bewegt, in der sich der Vorausimpuls bewegt und von der ersten Verzögerungseinheit ausgegeben wird.
  2. Verzögerungsschaltung nach Anspruch 1, wobei die Verzögerungsschaltungen (33-1 bis 33-n) jede umfassen: eine Vorausimpulsverzögerungsschaltung (41, 42, 43) zum Verzögern eines Vorausimpulses um eine vorbestimmte Zeit und Zuführen des somit verzögerten Vorausimpulses zu der nachfolgenden Verzögerungseinheit; eine Hinterimpulsverzögerungsschaltung (44, 45, 46) zum Verzögern eines Hinterimpulses um die vorbestimmte Zeit und Zuführen des somit verzögerten Hinterimpulses zu der vorangehenden Verzögerungseinheit; und eine Zustandshaltesektion (47), die bei Empfang des Vorausimpulses gesetzt wird, wenn keine Impulse eines internen Taktsignals zu den Verzögerungseinheiten (33-1 bis 33-n) eingegeben werden, und die bei Empfang des Hinterimpulses zurückgesetzt wird, wenn die Impulse der internen Taktsignale zu den Verzögerungseinheiten (33-1 bis 33-n) eingegeben werden.
  3. Verzögerungsschaltung nach Anspruch 1 oder 2, gekennzeichnet dadurch, dass eine Flanke des Hinterimpulses, außer der Vorderflanke, durch die eine der Verzögerungs einheiten (33-1 bis 33-n) generiert wird, deren Zustandshaltesektionen (47) zurückgesetzt werden, wenn die Impulse des internen Taktsignals aufhören, der Verzögerungseinheit zugeführt zu werden, die sich am nächsten zu der ersten Verzögerungseinheit befindet.
  4. Verzögerungsschaltung nach einem der Ansprüche 1 bis 3, eine Steuerschaltung bildend, ferner umfassend: einen Puffer (13) mit einer Verzögerungszeit D1 zum Generieren des internen Taktsignals von einem externen Taktsignal; eine erste Verzögerungsschaltung (32) zum Verzögern der Impulse des internen Taktsignals um eine Zeit A und Zuführen der somit verzögerten Impulse als Vorausimpulse zu der ersten Verzögerungseinheit; und eine zweite Verzögerungsschaltung (34) zum Verzögern der Hinterimpulse, die von der ersten Verzögerungseinheit ausgegeben werden, um eine Zeit D2 und Zuführen der somit verzögerten Hinterimpulse als ein korrigiertes internes Taktsignal, wobei die Zeit D1, die Zeit D2 und die Zeit A die Beziehung von A: = D1 + D2 aufweisen.
  5. Verzögerungsschaltung nach Anspruch 4, gekennzeichnet durch ferner Umfassen einer Steuerimpulsgenerierungsschaltung (60) zum Generieren eines Steuerimpulses zum Initialisieren der Vorausimpulsverzögerungsschaltung (41, 42, 43) von jeder Verzögerungseinheit, innerhalb einer Periode zwischen dem Zeitpunkt, zu dem die Impulse des internen Taktsignals zu den Verzögerungseinheiten (33-1 bis 33-n) eingegeben werden, und dem Zeitpunkt, zu dem der Vorausimpuls zu der ersten Verzögerungseinheit zugeführt wird.
  6. Verzögerungsschaltung nach Anspruch 4, gekennzeichnet durch ferner Umfassen von Steuermitteln (34, 61, 68) zum Verhindern, dass der Hinterimpuls, der von der ersten Verzögerungseinheit ausgegeben wird, die zweite Verzögerungsschaltung durchläuft, wenn der Vorausimpuls von der letzten Verzögerungseinheit ausgegeben wird, um dadurch einen Impuls des internen Taktsignals von der zweiten Verzögerungsschaltung an Stelle des Hinterimpulses zuzuführen.
  7. Verzögerungsschaltung nach Anspruch 6, gekennzeichnet dadurch, dass das Steuermittel die zweite Verzögerungsschaltung in Übereinstimmung mit dem Hinterimpuls initialisiert, der von der ersten Verzögerungseinheit ausgegeben wird, nachdem die zweite Verzögerungsschaltung den Impuls des internen Taktimpulses ausgegeben hat.
  8. Verzögerungsschaltung nach Anspruch 4, gekennzeichnet dadurch, dass die Verzögerungseinheiten (33-1 bis 33-n) sich zwischen dem Puffer und der zweiten Verzögerungsschaltung befinden, und die erste Verzögerungsschaltung (32) aus einer ersten Gruppe von Mustern ähnlich zu denjenigen des Puffers und Verdrahtungsmustern, die sich von dem Puffer zu den Verzögerungseinheiten (33-1 bis 33-n) erstrecken, und einer zweiten Gruppe von Mustern ähnlich zu denjenigen der zweiten Verzögerungsschaltung und Verdrahtungsmustern, die sich von den Verzögerungseinheiten (33-1 bis 33-n) zu der zweiten Verzögerungsschaltung erstrecken, zusammengesetzt ist.
  9. Speicherschaltung, umfassend die Verzögerungsschaltung gemäß Ansprüchen 1 bis 8, ferner umfassend: eine Speicherzellenanordnung (17); eine Schreib-/Leseschaltung (16) zum Schreiben von Daten in die und Lesen von Daten aus der Speicherzellenanordnung; eine Eingangsschaltung (14) zum Empfangen der Daten von einem Bus; eine Ausgangsschaltung (15) zum Zuführen von Daten zu dem Bus; einen Puffer (13) mit einer Verzögerungszeit D1 zum Generieren des internen Taktsignals von einem externen Taktsignal; eine erste Verzögerungsschaltung (32) zum Verzögern der Impulse von dem internen Taktsignal um eine Zeit A und Zuführen der somit verzögerten Impulse zu der ersten Verzögerungseinheit; und eine zweite Verzögerungsschaltung (34) zum Verzögern der Hinterimpulse, die von der ersten Verzögerungseinheit ausgegeben werden, um eine Zeit D2 und Zuführen der somit verzögerten Hinterimpulse als ein korrigiertes internes Taktsignal, wobei die Zeit D1, die Zeit D2 und die Zeit A die Beziehung von: A = D1 + D2 aufweisen, die Schreib-/Leseschaltung durch das interne Taktsignal gesteuert wird, das von dem Puffer ausgegeben wird, und die Eingangsschaltung und die Ausgangsschaltung durch das korrigierte interne Taktsignal gesteuert werden, das von der zweiten Verzögerungsschaltung ausgegeben wird.
  10. Speicherschaltung, umfassend die Verzögerungsschaltung nach Ansprüchen 1 bis 8, ein Speichersystem bildend, ferner umfassend: einen Bus (18); und einen Steuerblock (12) zum Zuführen von Daten zu und Empfangen von Daten von dem Bus und zum Generieren des externen Taktsignals.
  11. Verzögerungsschaltung nach Anspruch 2, wobei die Verzögerungseinheiten (33-1 bis 33-n) eine Vielzahl von ersten Verzögerungseinheiten (U1, U2, ..., Un) bilden und seriell verbunden sind, und inkludierend: eine Vielzahl von zweiten Verzögerungseinheiten (bd1, bd2, ..., bdm), die seriell verbunden sind, jede umfassend: eine zweite Hinterimpulsverzögerungsschaltung (bdi) zum Verzögern eines zweiten Hinterimpulses um eine zweite vorbestimmte Zeit und Zuführen des somit verzögerten zweiten Hinterimpulses zu der vorangehenden Verzögerungseinheit; wobei die ersten Verzögerungseinheiten (U1, U2, ..., Un) und die zweiten Verzögerungseinheiten (bd1, bd2, ..., bdm) r seriell verbundene Blöcke B(1), B(2) ... B(r) von Verzögerungseinheiten bilden; wobei der Vorausimpuls zu einer ersten Verzögerungseinheit in einem ersten Block eingegeben wird, der sich an einem Ende der seriell verbundenen Blöcke B(1), B(2) ... B(r) befindet; der erste Hinterimpuls durch die erste Verzögerungseinheit des ersten Blockes generiert wird; eine Vorderflanke des zweiten Hinterimpulses durch die zweite Verzögerungseinheit generiert wird, die der ersten Verzögerungseinheit entspricht, die die Vorderflanke des ersten Hinterimpulses generiert; der zweite Hinterimpuls durch die zweite Verzögerungseinheit des ersten Blockes generiert wird; und jede zweite Verzögerungseinheit den gleichen Aufbau wie der Teil der ersten Verzögerungseinheit aufweist, die den ersten Hinterimpuls überträgt.
  12. Verzögerungsschaltung nach Anspruch 11, gekennzeichnet dadurch, dass eine Flanke des ersten Hinterimpulses, außer der Vorderflanke, durch die eine der Verzögerungseinheiten generiert wird, deren Zustandshaltesektionen (47) zurückgesetzt werden, wenn die Impulse des ersten Taktsignals aufhören, zu den Verzögerungseinheiten zugeführt zu werden, die sich am nächsten zu der ersten Verzögerungseinheit befindet.
  13. Verzögerungsschaltung nach Anspruch 11, gekennzeichnet dadurch, dass sich die Zahl der ersten Verzögerungseinheiten (U1, U2, ..., Un) von der Zahl der zweiten Verzögerungseinheiten unterscheidet.
  14. Verzögerungsschaltung nach Anspruch 11, gekennzeichnet dadurch, dass die Zahl der zweiten Verzögerungseinheiten (bd1, bd2, ..., bdm) kleiner als die Zahl der ersten Verzögerungseinheiten ist.
  15. Verzögerungsschaltung nach Anspruch 11, gekennzeichnet dadurch, dass von den ersten Verzögerungseinheiten j benachbarte Verzögerungseinheiten einen ersten Block bilden und von den zweiten Verzögerungseinheiten k benachbarte Verzögerungseinheiten einen zweiten Block bilden, der mit dem ersten Block in Verbindung steht, wobei j und k natürliche Zahlen sind und j > k ist; und die k Verzögerungseinheiten, die den zweiten Block bilden, durch Steuerimpulse gesteuert werden, die von k ersten Verzögerungseinheiten (U1, U2, ..., Un) ausgegeben werden, die in dem ersten Block inkludiert sind.
  16. Verzögerungsschaltung nach Anspruch 15, gekennzeichnet dadurch, dass die ersten Verzögerungseinheiten (U1, U2, ..., Un) r Blöcke bilden, wobei jeder aus j ersten Verzögerungseinheiten besteht, und in einer Gesamtzahl von n (= r × j) vorgesehen sind; und die zweiten Verzögerungseinheiten (bd1, bd2, ..., bdm) r Blöcke bilden, wobei jeder aus k zweiten Verzögerungseinheiten besteht, und in einer Gesamtzahl von m (= r × k) vorgesehen sind.
  17. Verzögerungsschaltung nach Anspruch 11, eine Steuerschaltung bildend, und ferner umfassend: einen Puffer (13) mit einer Verzögerungszeit D1 zum Generieren des internen Taktsignals von einem externen Taktsignal; eine erste Verzögerungsschaltung (32) zum Verzögern der Impulse des internen Taktsignals um eine Zeit A und Zuführen der somit verzögerten Impulse zu der ersten Verzögerungseinheit; eine zweite Verzögerungsschaltung (34) zum Verzögern der ersten Hinterimpulse, die von der ersten Verzögerungsein heit ausgegeben werden, um eine Zeit (j – 1) × D1 + j × D2, und Zuführen der somit verzögerten Hinterimpulse als ein erstes korrigiertes internes Taktsignal; und eine dritte Verzögerungsschaltung (36) zum Verzögern der zweiten Hinterimpulse, die von der zweiten Verzögerungseinheit ausgegeben werden, um eine Zeit (k – 1) × D1 + k × D2, und Zuführen der somit verzögerten zweiten Hinterimpulse als ein zweites internes Taktsignal; und wobei die Zeit D1, die Zeit D2 und die Zeit A die Beziehung von: A = D1 + D2 aufweisen.
  18. Verzögerungsschaltung nach Anspruch 11, eine Taktsteuerschaltung bildend, und ferner umfassend: einen Puffer (13) mit einer Verzögerungszeit k × D1 zum Generieren des internen Taktsignals von einem externen Taktsignal; eine erste Verzögerungsschaltung (32) zum Verzögern der Impulse des internen Taktsignals um eine Zeit A und Zuführen der somit verzögerten Impulse zu der ersten Verzögerungseinheit; eine zweite Verzögerungsschaltung (34) zum Verzögern der ersten Hinterimpulse, die von der ersten Verzögerungseinheit ausgegeben werden, um eine Zeit (j – k) × D1 + j × D2, und Zuführen der somit verzögerten ersten Hinterimpulse als ein erstes korrigiertes internes Taktsignal; und eine dritte Verzögerungsschaltung (36) zum Verzögern der zweiten Hinterimpulse, die von der zweiten Verzögerungseinheit ausgegeben werden, um eine Zeit k × D2, und Zu führen der somit verzögerten zweiten Hinterimpulse als ein zweites internes Taktsignal; und wobei die Zeit D1, die Zeit D2 und die Zeit A die Beziehung von: A = D1 + D2 aufweisen.
  19. Verzögerungsschaltung nach Anspruch 17 oder 18, gekennzeichnet durch ferner Umfassen einer Steuerimpulsgenerierungsschaltung (60) zum Generieren eines Steuerimpulses zum Initialisieren der Vorausimpulsverzögerungsschaltung (41, 42, 43) von jeder ersten Verzögerungseinheit innerhalb einer Periode zwischen dem Zeitpunkt, zu dem die Impulse des internen Taktsignals zu der ersten Verzögerungseinheit eingegeben werden, und dem Zeitpunkt, zu dem der Vorausimpuls zu der ersten Verzögerungseinheit in der ersten Stufe zugeführt wird.
  20. Verzögerungsschaltung nach Anspruch 18, gekennzeichnet dadurch, dass sich die Zahl der ersten Verzögerungseinheiten (U1, U2, ..., Un) von der Zahl der zweiten Verzögerungseinheiten unterscheidet.
  21. Verzögerungsschaltung nach Anspruch 18, gekennzeichnet dadurch, dass die Zahl der zweiten Verzögerungseinheiten (bd1, bd2, ..., bdn) kleiner als die Zahl der ersten Verzögerungseinheiten ist.
  22. Verzögerungsschaltung nach Anspruch 17 oder 18, gekennzeichnet dadurch, dass von den ersten Verzögerungseinheiten j benachbarte Verzögerungseinheiten einen ersten Block bilden und von den zweiten Verzögerungseinheiten k benachbarte Verzögerungseinheiten einen zweiten Block bilden, der mit dem ersten Block in Verbindung steht, wobei j und k natürliche Zahlen sind und j > k ist; und die k Verzögerungseinheiten, die den zweiten Block bilden, durch Steuerimpulse gesteuert werden, die von k ersten Verzögerungseinheiten (U1, U2, ..., Un) ausgegeben werden, die in dem ersten Block inkludiert sind.
  23. Verzögerungsschaltung nach Anspruch 22, gekennzeichnet dadurch, dass die ersten Verzögerungseinheiten (U1, U2, ..., Un) r Blöcke bilden, wobei jeder aus j ersten Verzögerungseinheiten besteht, und in einer Gesamtzahl von n (= r × j) vorgesehen sind; und die zweiten Verzögerungseinheiten (bd1, bd2, ..., bdm) r Blöcke bilden, wobei jeder aus k zweiten Verzögerungseinheiten besteht, und in einer Gesamtzahl von m (= r × k) vorgesehen sind.
  24. Verzögerungsschaltung nach Anspruch 23, gekennzeichnet dadurch, dass die zweite Verzögerungsschaltung von jeder zweiten Verzögerungseinheit k/j (= m/n) mal die Verzögerungszeit vorsieht, die durch die Verzögerungsschaltung von jeder ersten Verzögerungseinheit vorgesehen wird.
  25. Verzögerungsschaltung nach Anspruch 23, gekennzeichnet dadurch, dass k = j/2 ist, die Verzögerungsschaltung von jeder zweiten Verzögerungseinheit eine Hälfte der Verzögerungszeit vorsieht, die durch die Verzögerungsschaltung von jeder ersten Verzögerungseinheit vorgesehen wird.
  26. Verzögerungsschaltung nach Anspruch 23, gekennzeichnet dadurch, dass k = 1 ist und die Verzögerungsschaltung von jeder zweiten Verzögerungseinheit 1/j (= 1/n) mal die Verzögerungszeit vorsieht, die durch die Verzögerungsschaltung von jeder ersten Verzögerungseinheit vorgesehen wird.
DE69729908T 1996-04-23 1997-04-23 Taktsteuerungsschaltung Expired - Lifetime DE69729908T2 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP10097696 1996-04-23
JP10097696 1996-04-23
JP10049097 1997-04-17
JP10049097A JP3410922B2 (ja) 1996-04-23 1997-04-17 クロック制御回路

Publications (2)

Publication Number Publication Date
DE69729908D1 DE69729908D1 (de) 2004-08-26
DE69729908T2 true DE69729908T2 (de) 2005-07-21

Family

ID=32774070

Family Applications (1)

Application Number Title Priority Date Filing Date
DE69729908T Expired - Lifetime DE69729908T2 (de) 1996-04-23 1997-04-23 Taktsteuerungsschaltung

Country Status (4)

Country Link
US (3) US5867432A (de)
EP (1) EP0803875B1 (de)
JP (1) JP3410922B2 (de)
DE (1) DE69729908T2 (de)

Families Citing this family (60)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5796673A (en) 1994-10-06 1998-08-18 Mosaid Technologies Incorporated Delay locked loop implementation in a synchronous dynamic random access memory
US6951572B1 (en) * 1997-02-20 2005-10-04 Endologix, Inc. Bifurcated vascular graft and method and apparatus for deploying same
JPH1124785A (ja) * 1997-07-04 1999-01-29 Hitachi Ltd 半導体集積回路装置と半導体メモリシステム
JP3445476B2 (ja) 1997-10-02 2003-09-08 株式会社東芝 半導体メモリシステム
JP3363077B2 (ja) * 1997-10-06 2003-01-07 株式会社東芝 クロック制御回路
KR100265599B1 (ko) * 1997-12-31 2000-10-02 김영환 데이터 윈도우 제어장치 및 그 방법
US6330627B1 (en) 1998-01-20 2001-12-11 Kabushiki Kaisha Toshiba System for fast data transfer between memory modules and controller using two clock lines each having a go line portion and a return line portion
US5974058A (en) * 1998-03-16 1999-10-26 Storage Technology Corporation System and method for multiplexing serial links
JP3435337B2 (ja) * 1998-03-18 2003-08-11 株式会社東芝 クロック同期遅延制御回路
US5923613A (en) * 1998-03-18 1999-07-13 Etron Technology, Inc. Latched type clock synchronizer with additional 180°-phase shift clock
JP3435336B2 (ja) * 1998-03-18 2003-08-11 株式会社東芝 クロック同期遅延制御回路及びクロック同期遅延制御方法
US6493305B1 (en) * 1998-03-26 2002-12-10 Sanyo Electric Co., Ltd. Pulse width control circuit
JP3727778B2 (ja) 1998-05-07 2005-12-14 株式会社東芝 データ高速転送同期システム及びデータ高速転送同期方法
KR100348219B1 (ko) * 1998-07-15 2003-01-15 주식회사 하이닉스반도체 미세지연조정회로를가지는클록동기메모리
JP2000235791A (ja) 1999-02-15 2000-08-29 Toshiba Corp クロック同期遅延制御回路
JP3825573B2 (ja) 1999-02-17 2006-09-27 株式会社東芝 同期回路とその遅延回路
US6608514B1 (en) 1999-02-23 2003-08-19 Kabushiki Kaisha Toshiba Clock signal generator circuit and semiconductor integrated circuit with the same circuit
US6261316B1 (en) 1999-03-11 2001-07-17 Endologix, Inc. Single puncture bifurcation graft deployment system
US8034100B2 (en) * 1999-03-11 2011-10-11 Endologix, Inc. Graft deployment system
JP2000286386A (ja) 1999-03-30 2000-10-13 Toshiba Corp クロック同期遅延制御回路
JP2001014847A (ja) 1999-06-30 2001-01-19 Toshiba Corp クロック同期回路
US6111812A (en) * 1999-07-23 2000-08-29 Micron Technology, Inc. Method and apparatus for adjusting control signal timing in a memory device
JP3590304B2 (ja) 1999-08-12 2004-11-17 株式会社東芝 アナログ同期回路
US6539490B1 (en) 1999-08-30 2003-03-25 Micron Technology, Inc. Clock distribution without clock delay or skew
JP3762171B2 (ja) 1999-11-15 2006-04-05 株式会社東芝 同期信号発生回路
JP3790076B2 (ja) 1999-11-15 2006-06-28 株式会社東芝 アナログ同期回路
US6163502A (en) * 1999-12-21 2000-12-19 Advanced Micro Devices, Inc. Clocking to support interface of memory controller to external SRAM
JP3757757B2 (ja) * 2000-05-18 2006-03-22 株式会社日立製作所 リード優先メモリシステム
JP2002109880A (ja) 2000-09-28 2002-04-12 Toshiba Corp クロック同期回路
EP1333787B1 (de) * 2000-11-15 2009-12-23 Endologix, Inc. Implantierbare gefässprothese
US6675272B2 (en) * 2001-04-24 2004-01-06 Rambus Inc. Method and apparatus for coordinating memory operations among diversely-located memory components
JP4005779B2 (ja) * 2001-07-03 2007-11-14 株式会社東芝 クロック同期回路
US6777993B1 (en) * 2001-08-07 2004-08-17 Altera Corporation Method and apparatus for adjusting the phase and frequency of a periodic wave
US6737926B2 (en) * 2001-08-30 2004-05-18 Micron Technology, Inc. Method and apparatus for providing clock signals at different locations with minimal clock skew
JP3699920B2 (ja) * 2001-10-25 2005-09-28 株式会社東芝 遅延回路および同期型遅延装置
JP2004005821A (ja) * 2002-05-31 2004-01-08 Toshiba Corp 同期型半導体記憶装置
KR100486276B1 (ko) * 2002-11-05 2005-04-29 삼성전자주식회사 입력되는 두 클럭의 인터폴레이팅에 의하여 지연량의차이를 조절할 수 있는 지연된 탭신호들을 발생하는 회로
JP2005049970A (ja) * 2003-07-30 2005-02-24 Renesas Technology Corp 半導体集積回路
JP3859624B2 (ja) * 2003-07-31 2006-12-20 エルピーダメモリ株式会社 遅延回路と遅延同期ループ装置
JP4450586B2 (ja) 2003-09-03 2010-04-14 株式会社ルネサステクノロジ 半導体集積回路
US7084686B2 (en) * 2004-05-25 2006-08-01 Micron Technology, Inc. System and method for open-loop synthesis of output clock signals having a selected phase relative to an input clock signal
US7346793B2 (en) * 2005-02-10 2008-03-18 Northrop Grumman Corporation Synchronization of multiple operational flight programs
US20080071343A1 (en) * 2006-09-15 2008-03-20 Kevin John Mayberry Multi-segmented graft deployment system
US8523931B2 (en) * 2007-01-12 2013-09-03 Endologix, Inc. Dual concentric guidewire and methods of bifurcated graft deployment
WO2009105699A1 (en) 2008-02-22 2009-08-27 Endologix, Inc. Design and method of placement of a graft or graft system
US8236040B2 (en) * 2008-04-11 2012-08-07 Endologix, Inc. Bifurcated graft deployment systems and methods
EP2520320B1 (de) 2008-07-01 2016-11-02 Endologix, Inc. Kathetersystem
EP2429452B1 (de) 2009-04-28 2020-01-15 Endologix, Inc. Endoluminales prothesensystem
US10772717B2 (en) 2009-05-01 2020-09-15 Endologix, Inc. Percutaneous method and device to treat dissections
JP2012525239A (ja) * 2009-05-01 2012-10-22 エンドロジックス、インク 解離を治療するための経皮的な方法および装置（優先権情報および参照による組み入れ）
WO2011008989A2 (en) 2009-07-15 2011-01-20 Endologix, Inc. Stent graft
WO2011017123A2 (en) 2009-07-27 2011-02-10 Endologix, Inc. Stent graft
US20110218617A1 (en) * 2010-03-02 2011-09-08 Endologix, Inc. Endoluminal vascular prosthesis
US20120109279A1 (en) 2010-11-02 2012-05-03 Endologix, Inc. Apparatus and method of placement of a graft or graft system
WO2012068298A1 (en) 2010-11-17 2012-05-24 Endologix, Inc. Devices and methods to treat vascular dissections
EP2680915B1 (de) 2011-03-01 2021-12-22 Endologix LLC Kathetersystem
US8949652B2 (en) * 2011-11-03 2015-02-03 Nvidia Corporation Glitchless programmable clock shaper
US9439625B2 (en) * 2013-02-28 2016-09-13 General Electric Company Delta delay approach for ultrasound beamforming on an ASIC
CN107624056B (zh) 2015-06-30 2020-06-09 恩朵罗杰克斯股份有限公司 锁定组件及其相关系统和方法
US10177751B2 (en) * 2016-05-27 2019-01-08 Taiwan Semiconductor Manufacturing Company, Ltd. Delay line with short recovery time

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5014242A (en) * 1987-12-10 1991-05-07 Hitachi, Ltd. Semiconductor device for a ram disposed on chip so as to minimize distances of signal paths between the logic circuits and memory circuit
CA1301261C (en) * 1988-04-27 1992-05-19 Wayne D. Grover Method and apparatus for clock distribution and for distributed clock synchronization
US5018111A (en) * 1988-12-27 1991-05-21 Intel Corporation Timing circuit for memory employing reset function
DE69317927T2 (de) * 1992-02-28 1998-11-19 Sony Corp Halbleiterspeicheranordnung mit einer Adressübergangsabfühlschaltung
US5376849A (en) * 1992-12-04 1994-12-27 International Business Machines Corporation High resolution programmable pulse generator employing controllable delay
JPH06195147A (ja) * 1992-12-23 1994-07-15 Fujitsu Ltd クロック制御装置
JP3443923B2 (ja) * 1994-03-18 2003-09-08 富士通株式会社 半導体装置
KR0158762B1 (ko) * 1994-02-17 1998-12-01 세키자와 다다시 반도체 장치
US5402389A (en) * 1994-03-08 1995-03-28 Motorola, Inc. Synchronous memory having parallel output data paths
GB9411602D0 (en) * 1994-06-09 1994-08-03 Inmos Ltd Pulse generation
US5469110A (en) * 1994-06-27 1995-11-21 Industrial Technology Research Institute Charge pumping circuit using non-overlapping clock control
EP0720291B1 (de) * 1994-12-20 2002-04-17 Nec Corporation Zeitverzögerungsschaltung
JP3505011B2 (ja) * 1995-06-22 2004-03-08 株式会社アドバンテスト 高精度信号発生回路
US5602798A (en) * 1995-07-21 1997-02-11 Mitsubishi Denki Kabushiki Kaisha Synchronous semiconductor memory device operable in a snooze mode
US5864564A (en) * 1995-11-17 1999-01-26 Sun Microsystems, Inc. Control circuit for deterministic stopping of an integrated circuit internal clock

Also Published As

Publication number Publication date
JPH1069326A (ja) 1998-03-10
US5986949A (en) 1999-11-16
US5867432A (en) 1999-02-02
JP3410922B2 (ja) 2003-05-26
EP0803875B1 (de) 2004-07-21
US6034901A (en) 2000-03-07
EP0803875A2 (de) 1997-10-29
DE69729908D1 (de) 2004-08-26
EP0803875A3 (de) 1999-03-17

Similar Documents

Publication Publication Date Title
DE69729908T2 (de) Taktsteuerungsschaltung
DE19752161C2 (de) Halbleiterspeichersystem, unter Verwendung einer taktsynchronen Halbleitervorrichtung, und Halbleiterspeichervorrichtung zur Verwendung in demselben
DE69926694T2 (de) Kalibrierte Verzögerungsregelschleife für DDR-SDRAM-Anwendungen
DE102005019041B4 (de) Halbleiterspeicher und Verfahren zur Anpassung der Phasenbeziehung zwischen einem Taktsignal und Strobe-Signal bei der Übernahme von zu übertragenden Schreibdaten
DE60034788T2 (de) Verfahren und schaltung zur zeitlichen anpassung der steuersignale in einem speicherbaustein
DE10235448A1 (de) Eichverfahren und Speichersystem
DE10236696B4 (de) Taktsynchrone Halbleiterspeichervorrichtung
DE10043650A1 (de) Takterzeugerschaltung und Halbleiterspeichervorrichtung
DE10320794B3 (de) Vorrichtung und Verfahren zur Korrektur des Tastverhältnisses eines Taktsignals
DE10210904A1 (de) Speichermodul, zugehöriges Speichersystem und Taktsignalerzeugungsverfahren
DE102006020857A1 (de) Integrierter Halbleiterspeicher zur Synchronisierung eines Signals mit einem Taktsignal
DE10244123A1 (de) Integrierte Halbleiter-Schaltungseinrichtung und Laufzeit-verriegelte Schleifeneinrichtung
DE10208715B4 (de) Latenz-Zeitschalter für ein S-DRAM
DE10326925A1 (de) Speichersystem und Steuerungsverfahren dafür
DE4314321A1 (de) Impulserzeugungsschaltung und Halbleiterspeichereinrichtung mit dieser Impulserzeugungsschaltung
DE102007044110A1 (de) Verfahren und Schaltung zum Einstellen der Phasenverschiebung
DE102007044131A1 (de) Speichersteuerung, Speicherschaltung und Speichersystem mit einer Speichersteuerung und einer Speicherschaltung
DE10326774B4 (de) Auf-Chip Erfassung der Systemoperationsfrequenz in einem DRAM, um DRAM-Operationen einzustellen
DE19954564B4 (de) Steuerungsschaltung für die CAS-Verzögerung
DE112006000788T5 (de) Taktübertragungsvorrichtung und Prüfvorrichtung
DE10335069A1 (de) Synchrone Halbleiterspeichervorrichtung, die ein Einstellen des Datenausgabezeitablaufs ermöglicht
DE60309470T2 (de) Selbstkalibrierendes aktivierungssignal für leseverstärker
DE10208716B4 (de) Steuerschaltung für ein S-DRAM
DE102005051610B4 (de) Schaltung mit Verzögerungsregelschleife zum Korrigieren einer Off-Chip-Treiberlastverzerrung
DE10210726B4 (de) Latenz-Zeitschaltung für ein S-DRAM

Legal Events

Date Code Title Description
8364 No opposition during term of opposition