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TECHNISCHER HINTERGRUND
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Gebiet der Erfindung
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Die
vorliegende Erfindung bezieht sich auf Halbleiter-Speichereinrichtungen
und genauer gesagt auf ein Verfahren und eine Vorrichtung zum Programmieren
einer elektrisch programmierbaren Speichereinrichtung, beispielsweise
der Zelle eines EPROM-Arrays mit virtueller Masse, ohne benachbarte
Zellen zu stören.
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Verwandter Stand der Technik
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Die
weiterhin andauernde Forderung nach Halbleiterspeichern mit größerer Geschwindigkeit und
niedrigen Kosten hat für
die wiederprogrammierbaren, nicht-flüchtigen Speicher zu der Entwicklung des
Speichermodells mit virtueller Masse geführt. Das Speichermodell mit
virtueller Masse kann die Dichte des Arrays erhöhen, während die Prozeß- bzw.
Verarbeitungskompatibilität
mit den vorhandenen Halbleitervorgängen bzw. -prozessen beibehalten
wird. Typische Beispiele der Speicherarrays mit virtueller Masse
sind in den US-Patenten mit den Nummern, 3,916,169, 3,934,233, 4,021,781
und 4,387,447 beschrieben.
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Die
US-A-5,544,099 offenbart ein Verfahren für das Schreiben von Daten in
eine Speicherzelle eines Arrays, welches Zellen aufweist, die in
Reihen und Spalten angeordnet sind. Die Zellen sind Feldeftekttransistoren
von dem Typ mit potentialfreiem (erdfreiem) bzw. "floating" Gate.
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Eine
Spannung wird an einem Knoten der Zelle angelegt und ein Potential
wird an einem anderen Knoten der Zelle abgesenkt. Während Speichermodelle
mit virtueller Masse die Vorteile der erhöhten Bitdichte genießen, haben
sie auch eine Anzahl von Nachteilen. Ein Nachteil liegt in dem Problem
einer unerwünschten
Wechselwirkung zwischen benachbarten Speicherzellen. Diese gegenseitige
Störung kann
die Form eines Programmierstörungszustandes annehmen,
bei welchem das Programmieren einer ausgewählten Zelle zu einer nicht
erwünschten
Programmierung nicht ausgewählter
benachbarter Speicherzellen führt.
Diese Störung
kann auch die Form einer Erschwerung bzw. Verschlechterung des Lesezugriffs
aufgrund einer unerwünschten
Stromkomponente annehmen. In beiden Fällen beeinflußt die Störung Speicherzellen,
die in benachbarten Spalten angeordnet sind und die mit der ausgewählten Reihenleitung
verbunden sind. Die Wechselwirkung zwischen benachbarten Zellen
verursacht auch parasitäre
Ströme,
die Störungen
des Lesens, Löschens und
Programmierens individueller Zellen verursacht. Schließlich wird
die Zugriffsgeschwindigkeit und Integrität des Speicherarrays durch
diese Probleme nachteilig beeinflußt.
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Was
benötigt
wird, ist ein Programmiermechanismus für EPROM-Speicherarrays mit
virtueller Masse, der eine Programmierung einer ausgewählten Speicherzelle
erlaubt, während
die Störung
von Daten, die in benachbarten, nicht ausgewählten Speicherzellen gespeichert
sind, reduziert wird.
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ZUSAMMENFASSUNG
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Die
vorliegende Erfindung stellt ein Verfahren und eine Vorrichtung
zum Programmieren einer ausgewählten
Zelle innerhalb einer elektrisch programmierbaren Speichereinrichtung
bereit, wie z. B. in einem EPROM-Array mit virtueller Masse, ohne benachbarte
Arrayzellen zu stören.
In bevorzugten Ausführungsformen
wird die elektrische Störung
von Daten, die in benachbarten Zellen gespeichert sind, auf mehrere
Arten begrenzt: (1) ein Spaltenverbindungsschaltkreis ist vorgesehen,
um selektiv benachbarte Paare von geraden-ungeraden oder ungeraden-geraden
Spaltenleitungen miteinander zu verbinden, so daß Source- und Drain-Anschlüsse benachbarter
Speicherzellen elektrisch miteinander verbunden sind, wodurch verhindert
wird, daß Daten, die
in benachbarten Zellen gespeichert sind, gestört werden; (2) ein Strombegrenzerschaltkreis
ist vorgesehen, um ein Potential an einem Anschluß der ausgewählten Zelle
während
des Programmierens mit einer vorbestimmten Rate bzw. Geschwindigkeit
abzusenken, so daß die
Spannungen an den Anschlüssen
der ausgewählten
Zelle nicht die auf benachbarten Speicherzellen gespeicherten Daten
stören;
(3) die Reihenfolge, in welcher Programmiersignale an Anschlüssen der
ausgewählten
Zellen angelegt werden, wird in der Weise gesteuert, daß die Störung von Daten
auf benachbarten Zellen vermindert wird, und (4) es werden an der
ausgewählten
Zelle hohe Wortleitungs- und Datenleitungsspannungen in zwei Schritten
angelegt, zunächst
bis auf einen Zwischenspannungswert und dann auf eine hohe Spannung. Dies
vermindert die Störung
benachbarter Zellen und verbessert das Programmieren.
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Demnach
stellt unter einem ersten Aspekt die vorliegende Erfindung ein Verfahren
zum Programmieren einer ausgewählten
Speicherzelle bereit, welches ein Stören von Daten, die auf benachbarten
Zellen gespeichert sind, vermeidet, wobei die ausgewählte Speicherzelle
Teil einer elektrisch programmierbaren Halbleiter-Speichereinrichtung
ist, einschließlich
eines Arrays von Speicherzellen, die in Reihen und Spalten angeordnet
sind, so daß sie
ein Array bilden. Die Speicherzellen umfassen ein Steuergate, einen
ersten Anschluß und
einen zweiten Anschluß,
wobei die Steuergates von Speicherzellen in einer Reihe mit derselben
Reihenleitung verbunden sind. Das Verfahren weist die Schritte auf:
Anlegen eines ersten Potentials an einer Reihenleitung, die mit
der ausgewählten
Speicherzelle verbunden ist, Verbinden des ersten Anschlusses der
ausgewählten Speicherzelle
mit einem ersten Knoten, Verbinden des zweiten Anschlusses der ausgewählten Speicherzelle
mit einem zweiten Knoten, Anlegen eines zweiten Potentials an dem
ersten Knoten, wobei das Verfahren durch den Schritt gekennzeichnet
ist: Absenken des Potentials an dem zweiten Knoten mit einer kontrollierten
Geschwindigkeit bis auf ein drittes Potential, um die Übertragung
von Elektronen in ein Gate der ausgewählten Speicherzelle zu bewirken, wobei
die Geschwindigkeit in der Weise gesteuert wird, daß Potentiale
an den ersten und zweiten Anschlüssen
der ausgewählten
Zelle nicht die auf benachbarten Zellen gespeicherten Daten stören.
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Gemäß einem
Aspekt bevorzugter Ausführungsformen
der vorliegenden Erfindung umfaßt
das Verfahren das Verbinden eines ersten Anschlusses mit einem zweiten
Anschluß einer
Speicherzelle, die der ausgewählten
Speicherzelle benachbart ist, um so ein Stören von Daten auf der benachbarten
Zelle während
des Programmierens der ausgewählten
Zelle zu vermeiden.
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Gemäß einem
weiteren Aspekt bevorzugter Ausführungsformen
der vorliegenden Erfindung wird das Array aus Speicherzellen mit
Floating-Gate in eine Mehrzahl von Blöcken aus Speicherzellen mit Floating-Gate
aufgeteilt, wobei Blöcke
unabhängig auswählbar sind,
und das Verfahren umfaßt
den Schritt des Auswählens
eines ausgewählten
Blockes, der die ausgewählte
Speicherzelle enthält.
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Gemäß einem
weiteren Aspekt bevorzugter Ausführungsformen
der vorliegenden Erfindung umfaßt
das Verfahren das gemeinsame Verbinden erster und zweiter Anschlüsse von
Speicherzellen, die durch die Programmierung der ausgewählten Zellen nicht
betroffen sind, mit einem vierten Potential.
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Gemäß einem
weiteren Aspekt bevorzugter Ausführungsformen
der vorliegenden Erfindung findet das Absenken des Potentials an
einem zweiten Knoten mit kontrollierter Geschwindigkeit nach dem Anlegen
des ersten Potentials an der Wortleitung der ausgewählten Zelle
und nach dem Anlegen des zweiten Potentials an den ersten Knoten
statt, so daß der zweite
Knoten durch den ersten Knoten über
einen leitfähigen
Pfad zwischen den ersten und zweiten Anschlüssen der ausgewählten Zelle
aufgeladen wird, so daß ein
Programmierstrom in der Weise reduziert wird, daß Daten, die auf benachbarten
Zellen gespeichert sind, nicht durch eine hohe Drain-Spannung gestört werden.
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Gemäß einem
weiteren Aspekt bevorzugter Ausführungsformen
der vorliegenden Erfindung findet das Absenken des Potentials an
dem zweiten Knoten vor dem Anlegen des ersten Potentials an der Reihenleitung
der ausgewählten
Zelle statt, so daß die
Störung
auf der Source-Seite von Daten, die in benachbarten Zellen gespeichert
sind, vermieden wird.
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Gemäß einem
weiteren Aspekt bevorzugter Ausführungsformen
der vorliegenden Erfindung findet das Anlegen des ersten Potentials
an der Reihenleitung der ausgewählten
Zellen mit einer kontrollierten Geschwindigkeit statt, um die Programmiereffektivität zu erhöhen, während die
Störung
von Daten, die in benachbarten Zellen gespeichert sind, reduziert
wird.
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Gemäß einem
weiteren Aspekt bevorzugter Ausführungsformen
der vorliegenden Erfindung findet das Anlegen des ersten Potentials
an der Reihenleitung der ausgewählten
Zelle in zwei Phasen statt, um die Effizienz des Programmierens
zu steigern, während
die Störung
von Daten, die in benachbarten Zellen gespeichert sind, reduziert
wird. Diese zwei Phasen umfassen das Erhöhen einer Spannung an der Wortleitung
der ausgewählten
Zelle auf ein Zwischenpotential, welches niedriger ist als das erste Potential,
das Warten während
eines festgelegten Zeitintervalls und das Erhöhen der Spannung an der Wortleitung
der ausgewählten
Zelle auf das erste Potential. Gemäß einem weiteren Aspekt bevorzugter Ausführungsformen
der vorliegenden Erfindung findet das Anlegen des zweiten Potentials
an dem ersten Knoten mit einer kontrollierten Geschwindigkeit statt,
um die Belastung, die von einer übermäßigen Spannung
an dem ersten Anschluß der
ausgewählten
Zelle vor dem Anlegen des ersten Potentials an der Reihenleitung
zu reduzieren.
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Gemäß einem
weiteren Aspekt bevorzugter Ausführungsformen
der vorliegenden Erfindung findet das Anlegen des zweiten Potentials
an dem ersten Knoten in zwei Phasen statt, um die von einer übermäßigen Spannung
an dem ersten Anschluß der ausgewählten Zelle
vor dem Anlegen des ersten Potentials der Reihenleitung herrührende Belastung
zu reduzieren. Die beiden Phasen umfassen: Anheben der Spannung
an dem ersten Knoten, welcher mit dem ersten Anschluß der ausgewählten Zelle
verbunden ist, auf ein Zwischenpotential, welches niedriger ist
als das zweite Potential, Warten für ein festgelegtes Zeitintervall
und Anheben der Spannung an dem ersten Knoten, der mit dem zweiten
Anschluß der
ausgewählten
Zelle verbunden ist, auf das zweite Potential.
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Unter
einem zweiten Aspekt gesehen stellt die vorliegende Erfindung eine
elektrisch programmierbare Halbleiter-Speichereinrichtung bereit,
welche eine Mehrzahl von Speicherzellen umfaßt, die in Reihen und Spalten
angeordnet sind, so daß sie
ein Array bilden, wobei Speicherzellen in der Mehrzahl von Speicherzellen
ein Steuergate, einen ersten Anschluß und einen zweiten Anschluß aufweisen,
die Steuergates von Speicherzellen in einer Reihe mit derselben
Reihenleitung verbunden sind, wobei die Einrichtung Mittel aufweist,
um ein erstes Potential an einer Reihenleitung anzulegen, welche
mit einer ausgewählten
Speicherzelle verbunden ist, Mittel aufweist für das Verbinden des ersten
Anschlusses der ausgewählten
Speicherzelle an einem ersten Knoten, Mittel aufweist für das Verbinden
des zweiten Anschlusses der ausgewählten Speicherzelle mit einem zweiten
Knoten, Mittel für
das Anlegen eines zweiten Potentials an dem ersten Knoten, wobei
die Einrichtung gekennzeichnet ist durch: Mittel zum Absenken eines
Potentials an dem zweiten Knoten mit einer kontrollierten Geschwindigkeit
auf ein drittes Potential, um die Übertragung von Elektronen in
ein Gate der ausgewählten
Speicherzelle zu bewirken, wobei die Geschwindigkeit derart gesteuert
wird, daß das Potential
an den ersten und zweiten Anschlüssen
der ausgewählten
Zelle eine Störung
von Daten, die auf benachbarten Zellen gespeichert sind, begrenzt.
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Gemäß einer
Ausführungsform
weist die elektrisch wiederprogrammierbare Speichereinrichtung eine
Mehrzahl von Speicherzellen mit Floating-Gate auf, die in Reihen
und Spalten angeordnet sind, um ein Array zu bilden. Jede Speicherzelle
enthält
ein Steuergate und erste und zweite Anschlüsse. Das Array umfaßt: eine
Mehrzahl von Reihenleitungen, wobei die Steuergates von Zellen in
derselben Reihe mit einer gemeinsamen Reihenleitung verbunden sind,
eine Mehrzahl von Spaltenleitungen, die mit den ersten und zweiten
Anschlüssen
in dem Array von Speicherzellen verbunden sind, einen Reihendecoder,
der mit der Mehrzahl von Reihenleitungen verbunden ist, um eine
Reihe, die mit einer ausgewählten
Speicherzelle verbunden ist, auszuwählen, einen Spaltendecoder,
um eine erste Spaltenleitung, die mit dem ersten Anschluß der ausgewählten Speicherzelle
verbunden ist, mit einem ersten Potential zu verbinden, und um eine
zweite Spaltenleitung, die mit dem zweiten Anschluß der ausgewählten Zelle
verbunden ist, mit einem zweiten Potential zu verbinden, um eine
Programmierung der ausgewählten
Speicherzelle zu bewirken, und einen Spaltenverbindungsschaltkreis,
der mit Spaltenleitungen verbunden ist, um Paare von Spaltenleitungen,
die an die ersten und zweiten Anschlüsse von Speicherzellen angeschlossen
sind, welche zu der ausgewählten Speicherzelle
benachbart sind, miteinander zu verbinden, um so eine Störung von
Daten zu vermeiden, die auf benachbarten Speicherzellen gespeichert sind,
indem Spannungsunterschiede zwischen den ersten und zweiten Anschlüssen der
benachbarten Speicherzellen begrenzt werden.
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Gemäß einem
Aspekt bevorzugter Ausführungsformen
der vorliegenden Erfindung umfaßt
die elektrisch programmierbare Speichereinrichtung einen Strombegrenzerschaltkreis,
der mit der Mehrzahl von Spaltenleitungen verbunden ist, um die
Geschwindigkeit zu steuern, mit welcher eine Spannung an einer Spaltenleitung,
die mit der ausgewählten Zelle
verbunden ist, sinkt, um Daten, die auf benachbarten Zellen gespeichert
sind, während
des Programmierens der ausgewählten
Zelle nicht zu stören.
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Gemäß einem
weiteren Aspekt bevorzugter Ausführungsformen
der vorliegenden Erfindung ist das Array aus Speicherzellen mit
Floating-Gate in eine Mehrzahl unabhängig auswählbarer Blöcke von Speicherzellen mit
Floating-Gate aufgeteilt.
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Gemäß einem
weiteren Aspekt bevorzugter Ausführungsformen
der vorliegenden Erfindung umfaßt
die elektrisch programmierbare Speichereinrichtung einen Mechanismus,
um erste und zweite Anschlüsse
von Speicherzellen, die durch die Programmierung der ausgewählten Zelle
nicht betroffen sind, mit einem dritten Potential zu verbinden.
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BESCHREIBUNG DER FIGUREN
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1 ist
ein Schaltkreisdiagramm, welches die Struktur eines Arrays aus Speicherzellen
mit Floating-Gate veranschaulicht, einschließlich einer Programmierschaltung
gemäß einer
Ausführungsform
der vorliegenden Erfindung.
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2 ist
ein Schaltkreisdiagramm, welches eine Schaltung für die Verbindung
des Dateneingangs 212 und des Datenausgangs 214 mit
Bitleitungen 183, 184 und 185 von 1 gemäß einer
Ausführungsform
der vorliegenden Erfindung zeigt.
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3 ist
ein Schaltkreisdiagramm, welches den inneren Aufbau des Strombegrenzerschaltkreises 100 aus 1 gemäß einer
Ausführungsform der
Erfindung zeigt.
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4 ist
ein Schaltkreisdiagramm, welches die innere Struktur eines Treibers,
wie z. B. der Treiber 102, 104 und 106 in 1,
gemäß einer
Ausführungsform
der vorliegenden Erfindung zeigt.
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5 ist
ein Zeitablaufdiagramm, welches die Abfolge zeigt, in welcher Signale
an dem Array aus Speicherzellen mit Floating-Gate aus 1 während der
Programmierung einer ausgewählten
Speicherzelle gemäß einer
Ausführungsform
der vorliegenden Erfindung angelegt werden.
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6 ist
ein Schaltkreisdiagramm, welches zeigt, wie Spaltenleitungen des
Arrays aus Speicherzellen mit Floating-Gate miteinander verbunden
werden, um so die Störung
von Daten, die in benachbarten Zellen gespeichert sind, während des
Programmierens einer ausgewählten
Zelle gemäß einer
Ausführungsform
der vorliegenden Erfindung zu verhindern.
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7 ist
ein Zeitablaufdiagramm, welches die Spannungsniveaus zeigt, die
an den verschiedenen Knoten in 6 während eines
ersten Programmierbetriebs gemäß einer
Ausführungsform
der vorliegenden Erfindung vorliegen.
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8 ist
ein Zeitablaufdiagramm der Spannungsniveaus an verschiedenen Knoten
in 6 während
eines zweiten Programmierbetriebszustandes gemäß einer Ausführungsform
der vorliegenden Erfindung.
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9 ist
ein Schaltkreisdiagramm, welches die Struktur eines Wortleitungstreibers
zeigt, um eine zweistufige Wortleitungsspannung gemäß einer
Ausführungsform
der vorliegenden Erfindung bereitzustellen.
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10 ist
ein Schaltkreisdiagramm, welches die Struktur eines Datenleitungstreibers
für das
Treiben einer zweistufigen Spannung auf einer Datenleitung gemäß einer
Ausführungsform
der vorliegenden Erfindung zeigt.
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BESCHREIBUNG DER BEVORZUGTEN
AUSFÜHRUNGSFORMEN
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Die
folgende Beschreibung wird gegeben, um Fachleute auf diesem Gebiet
in die Lage zu versetzen, die Erfindung nachzuarbeiten und zu verwenden,
und sie ist vorgesehen im Kontext einer bestimmten Anwendung und
deren Erfordernissen. Verschiedene Modifikationen gegenüber den
offenbarten Ausführungsformen
sind für
Fachleute auf diesem Gebiet unmittelbar offensichtlich und die allgemeinen
Prinzipien, die hier definiert wurden, können auf andere Ausführungsformen
und Anwendungen angewendet werden, ohne vom Schutzumfang der vorliegenden
Erfindung abzuweichen, wie er in den Patentansprüchen definiert wird. Die vorliegende
Erfindung soll daher nicht auf die dargestellten Ausführungsformen
beschränkt
werden, sondern sollte den breitesten Schutzumfang zuerkannt bekommen,
der mit den Grundsätzen
und Merkmalen konsistent ist, wie sie in den Ansprüchen definiert
sind.
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1 ist
ein Schaltkreisdiagramm, welches die innere Struktur eines Arrays
aus Speicherzellen mit Floating-Gate gemäß einer Ausführungsform
der vorliegenden Erfindung zeigt. Das Array enthält eine Mehrzahl von Floating-Gate-Speicherzellen 130, 131, 132, 133, 134, 135, 136, 137, 138, 139, 146, 147, 148, 149, 150, 151, 152, 153, 154 und 155.
Bei den Floating-Gate-Speicherzellen
sind Source und Drain miteinander verbunden, so daß sie Reihen
aus Speicherzellen mit Floating-Gate bilden. Steuergates aller Speicherzellen
mit Floating-Gate in einer Reihe sind mit derselben Wortleitung
verbunden. Floating-Gate-Speicherzellen 130, 131, 132, 133 und 134 sind
miteinander an Source und Drain in einer Reihe verbunden und die
Steuergates dieser Floating-Gate-Speicherzellen
sind mit der Wortleitung 122 verbunden. Die Floating-Gate-Speicherzellen 135, 136, 137, 138 und 139 sind
an Source und Drain miteinander in einer Reihe verbunden und die
Steuergates dieser Floating-Gate-Transistoren sind mit der Wortleitung 123 verbunden.
Die Floating-Gate-Speicherzellen 146, 147, 148, 149 und 150 sind
in einer Reihe an Source und Drain miteinander verbunden und die
Steuergates dieser Floating-Gate-Speicherzellen sind mit der Wortleitung 125 verbunden.
Die Floating-Gate-Speicherzellen 151, 152, 153 und 155 sind
in einer Reihe an Source und Drain miteinander verbunden und die
Steuergates dieser Floating-Gate-Speicherzellen sind mit der Wortleitung 126 verbunden.
Eine Anzahl von Spaltenleitungen verläuft durch das Array von Floating-Gate-Speicherzellen.
Diese Spaltenleitungen sind in der Reihenfolge von links nach rechts
die Masseleitung 186, die Bitleitung 183, die
Masseleitung 187, die Bitleitung 184, die Masseleitung 188 und
die Bitleitung 185. Diese Spaltenleitungen können wahlweise über eine
Mehrzahl von Transistoren, die durch Blockauswahlsignale 121 und 124 gesteuert
werden, mit Floating-Gate-Speicherzellen
verbunden werden. Das Blockauswahlsignal 121 steuert die Transistoren 127, 128, 129, 140, 141 und 142,
welche die Masseleitungen 186, 187 und 188 bzw.
die Bitleitungen 183, 184 bzw. 185 mit
einem Block von Speicherzellen, einschließlich der Speicherzellen 130, 131, 132, 133, 134, 135, 136, 137, 138 und 139 verbinden.
Das Blockauswahlsignal 124 steuert die Transistoren 143, 144, 145, 156, 157 und 158,
welche wahlweise die Masseleitungen 186, 187 und 188 bzw.
die Bitleitungen 183, 184 und 185 mit
den Floating-Gate-Speicherzellen 146, 147, 148, 149, 150, 151, 152, 153, 154 und 155 verbinden.
Nur eines der Blockauswahlsignale 121 und 124 ist
zu einem gegebenen Zeitpunkt aktiv. Demnach ist zu irgendeinem gegebenen
Zeitpunkt nur ein Block von Floating-Gate-Speicherzellen mit den
Spaltenleitungen verbunden.
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Die
Bitleitungen und die Masseleitungen stellen die Verbindung zu einer
Schaltung am oberen Ende des Arrays her. Die Bitleitungen 183, 184 und 185 sind über Transistoren 112, 113 und 114 mit
einer hohen Spannung VDD verbunden. Die Transistoren 112, 113 und 114 sind
mit einem Signal VCP 111 verbunden und werden durch dieses
gesteuert. Das Signal VCP 111 wird auf eine Zwischenspannung,
wie z. B. 1/3 VDD, gesetzt. Die Transistoren 112, 113 und 114 ziehen
effektiv die Bitleitungen, die nicht an der Programmierung beteiligt
sind, auf eine Zwischenspannung von 1/3 VDD. Die Masseleitungen 186, 187 und 188 sind über Transistoren 103, 105 und 107 am
oberen Ende der 1 mit Treibern 102, 104 bzw. 106 verbunden.
Die Treiber 102, 104 und 106 stellen
eine Massespannung an den Masseleitungen 186, 187 bzw. 188 bereit,
und zwar während
des Programmierens von Floating-Gate-Speicherzellen innerhalb des
Arrays. Die Geschwindigkeit, mit welcher die Spannung an den Masseleitungen 186, 187 und 188 auf
den Massewert abfällt,
wird durch den Strombegrenzer 100 gesteuert, der ein Signal
TYP0 101 erzeugt, welches die Transistoren 103, 105 und 107 steuert.
Der Strombegrenzer 100 steuert die Transistoren 103, 105 und 107 in
der Weise, daß er
die Geschwindigkeit begrenzt, mit welcher die Masseleitungen 186, 187 und 188 in
ihrer Spannung absinken und vermindert dadurch Probleme der Störung von Daten
auf benachbarten Floating-Gate-Speicherzellen während des Programmierens einer
ausgewählten
Floating-Gate-Speicherzelle.
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Die
Bitleitungen und Masseleitungen schließen am unteren Ende des Arrays
an die Schaltung an. Die Masseleitungen 186, 187 und 188 ebenso wie
die Bitleitungen 183, 184 und 185 sind
durch Transistoren 190, 191, 192, 193 und 194 miteinander verbunden.
Diese Transistoren verbinden wahlweise ungerade-gerade und gerade-ungerade
Paare benachbarter Spaltenleitungen miteinander. Das Signal DWL 181 wird
an den Steuereingängen
der Transistoren 190, 191 und 192 eingespeist.
Das Signal DWR 182 wird an den Steuereingängen der
Transistoren 193 und 194 eingespeist. Der Transistor 190 verbindet
wahlweise die Masseleitung 186 mit der Bitleitung 183.
Der Transistor 191 verbindet wahlweise die Masseleitung 187 mit
der Bitleitung 184. Der Transistor 192 verbindet
wahlweise die Masseleitung 188 mit der Bitleitung 185.
Der Transistor 193 verbindet wahlweise die Bitleitung 183 mit
der Masseleitung 187. Der Transistor 194 verbindet
wahlweise die Bitleitung 184 mit der Masseleitung 188.
Das Signal DWL 181 verbindet wahlweise Masseleitungen mit
den nächstbenachbarten
Bitleitungen auf der rechten Seite der Masseleitungen. Das Signal
DWR 182 verbindet wahlweise Bitleitungen mit den als nächstes anschließenden Masseleitungen
auf der rechten Seite der Bitleitungen. Nur eines der Signale DWL 181 und DWR 182 ist
zu einem gegebenen Zeitpunkt jeweils aktiv. Demnach werden zu irgendeinem
beliebigen Zeitpunkt nur gerade-ungerade oder ungerade-gerade Paare
von Bitleitungen miteinander verbunden.
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Die
oben beschriebene Schaltung, welche durch Signale DWL 181 und
DWR 182 gesteuert wird, wird verwendet, um die Source und
die Drain von Transistoren neben einem für die Programmierung ausgewählten Transistor
miteinander zu verbinden. Wenn beispielsweise ein Floating-Gate-Transistor mit einer
Masseleitung auf der linken Seite und einer Bitleitung auf der rechten
Seite programmiert werden soll, wird das Signal DWR 182 vorgebracht, um
eine Störung
von Daten zu verhindern, die auf benachbarten Zellen gespeichert
sind. Wenn andererseits eine Floating-Gate-Speicherzelle mit einer Bitleitung auf
der linken Seite und einer Masseleitung auf der rechten Seite programmiert
werden soll, wird das Signal DWL 181 vorgebracht, um zu
verhindern, daß Daten
auf benachbarten Zellen gestört
werden.
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2 zeigt
eine Schaltung für
das Verschieben von Daten in Bitleitungen 183, 184 und 185,
welche gemäß einer
Ausführungsform
der vorliegenden Erfindung vom unteren Ende des Arrays der Floating-Gate-Speicherzellen
in 1 ausgehen, hinein und aus diesen heraus.
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Die
Bitleitungen 183, 184 und 185 am unteren
Ende von 1 führen zum oberen Ende von 2.
Die Bitleitung 183 liefert Signale durch den Transistor 220 in
die Drain des Transistors 224 und den Abfrageverstärker 200.
Der Transistor 220 wird durch das Signal YS0 202 gesteuert.
Die Bitleitung 184 verläuft
durch den Transistor 221 in die Drain des Transistors 224 ebenso
wie auch in den Eingang des Abfrageverstärkers 200. Der Transistor 221 wird durch
das Signal YS1 204 gesteuert. Die Bitleitung 184 liefert
(Daten) durch den Transistor 222 in die Drain des Transistors 244,
ebenso wie an den Eingang des Abfrageverstärkers 200. Der Transistor 222 wird
durch das Signal YS2 206 gesteuert.
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Die
Signale YS0 202, YS1 204 und YS2 206 gehen
von einem Decoderschaltkreis aus, der eine der Bitleitungen 183, 184 und 185 auswählt. Die
Bitleitungen 183, 184 und 185 liefern
(Daten) durch den Transistor 224 an den Dateneingang 212.
Der Transistor 224 wird durch das Signal PYP 208 gesteuert. Diese
Bitleitungen führen
auch in den Abfrageverstärker 200 hinein,
der durch den Transistor 226 (Daten) an den Datenausgang 214 liefert.
Der Transistor 226 wird durch das Signal RYP 210 gesteuert.
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Der
in 2 dargestellte Schaltkreis wirkt als ein Tor bzw.
Durchlaß für Daten,
die in die Bitleitungen des in 1 gezeichneten
Arrays hinein- und herausfließen.
Wenn das Signal PYP 208 vorgebracht wird, leitet der Dateneingang 212 durch
den Transistor 224 in eine der Bitleitungen 183, 184 bzw. 185 ein,
je nachdem, welche der Auswahlleitungen YS0 202, YS1 204 und
YS2 206 aktiv ist. Auf diese Weise werden Daten durch den
Dateneingang 212 und in eine der Bitleitungen 183, 184 und 185 eingegeben.
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Alternativ
können
Daten von den Bitleitungen 183, 184 und 185 in
den Abfrageverstärker 200 eingegeben
werden, welcher das Signal aus den Bitleitungen 183, 184 und 185 erfaßt und entweder
einen Wert Null oder einen Wert Eins ausgibt. Dieser Wert wird unter
der Steuerung des Signals RYP 210 durch den Transistor 226 an
dem Datenausgang 214 ausgegeben.
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3 veranschaulicht
einen Schaltkreis zum Steuern der Geschwindigkeit, mit welcher die
Spannung während
der Programmierung auf einer Masseleitung des Arrays aus Floating-Gate-Speicherzellen in 1 während des
Programmierens einer ausgewählten
Speicherzelle mit Floating-Gate gemäß einer Ausführungsform
der vorliegenden Erfindung abfällt. Der
in 3 dargestellte Schaltkreis enthält sechs Transistoren,
einschließlich
der p-Kanal-Transistoren 306, 308 und 312,
sowie der n-Kanal-Transistoren 310, 314 und 316.
Die Source des p-Kanal-Transistors 306 schließt an AVS 300 an
und die Drain schließt
an die Source des p-Kanal-Transistors 308 und die Source
des p-Kanal-Transistors 312 an. Das Gate des p-Kanal-Transistors 306 liefert
eine Verbindung zu dem Signal YPB 302. Das Signal YPB 302 stellt
zusätzlich
eine Verbindung zu dem Gate des n-Kanal-Transistors 316 her.
Die Drain des p-Kanal-Transistors 308 schließt an das
Gate und die Drain des n-Kanal-Transistors 310, die Drain
des p-Kanal-Transistors 312, die Drain des n-Kanal-Transistors 316 und
an das Ausgangssignal TYP0 101 an. Das Gate des p-Kanal-Transistors
308 hat eine Verbindung zu dem Stromspiegelsignal 304,
welches von einem Stromspiegel ausgeht. Die Source des n-Kanal-Transistors 310 hat
Verbindung zu der Drain des n-Kanal-Transistors 314. Das
Gate des n-Kanal-Transistors 314 hat Verbindung zu dem
Eingangssignal PGM 320 und die Source des n-Kanal-Transistors 314 ist
mit Masse verbunden. Die Source des n-Kanal-Transistors 316 ist
ebenfalls mit Masse verbunden. Die Signale YPB 302, der
Stromspiegel 304 und PGM 320 können so betrieben werden, daß sie den
Schaltkreis in 3 in der Weise steuern, daß er ein
Signal TYP0 101 erzeugt, welches das Treiben bzw. Ansteuern
der Masseleitungen 186, 187 und 188 von
einer höheren
Spannung auf eine niedrigere Programmierspannung mit einer kontrollierten
Geschwindigkeit steuert. Um den Einfluß von Prozeßvariationen in dem Speicherarray
zu reduzieren, werden Teile des Arrays als eine Stromquelle verwendet.
Auf diese Weise wird die Geschwindigkeit, mit welcher Signale auf
den Masseleitungen 186, 187 und 188 von
einer hohen Spannung zu einer niedrigen Spannung übergehen,
gesteuert, so daß während des
Programmierens einer ausgewählten
Zelle Daten auf benachbarten Zellen nicht gestört werden.
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4 ist
ein Schaltkreisdiagramm der Struktur bzw. des Aufbaus des Treiberschaltkreises,
wie man ihn in den Treibern 102, 104 und 106 in 1 gemäß einer
Ausführungsform
der vorliegenden Erfindung vorfindet. Der Schaltkreis nimmt zwei
Eingangssignale YG0 400 und VCP 402 auf. Das Signal YG0 400 hat
eine Verbindung zu einem Gate des p-Kanal-Transistors 408 und
dem Gate des n-Kanal-Transistors 412. Das Signal VCP 402 wird
in das Gate des n-Kanal-Transistors 410 eingespeist. Die Source
des p-Kanal-Transistors 408 hat eine Verbindung zu VDD
und die Drain des p-Kanal-Transistors 408 hat eine Verbindung
zu der Drain des n-Kanal-Transistors 410. Die Source des
n-Kanal-Transistors 410 ist mit der Drain des n-Kanal-Transistors 412 und
auch mit der Masseleitung 404 verbunden. Die Source des
n-Kanal-Transistors 412 ist mit dem Signal VSZ 406 verbunden.
Das Signal VCP 402 wird auf einem Zwischenwert der Spannung
gehalten, wie z. B. 1/3 VDD. Dies führt dazu, daß die Spannung
auf der Masseleitung 404 auf VCP-VT angehoben wird, wenn
die Masseleitung 404 nicht mit anderen Spannungsniveaus
verbunden ist. Wenn das Signal YG0 400 auf einem hohen
Wert vorgebracht wird, wird durch den Transistor 412 ein
Leitungspfad zwischen der Masseleitung 404 und VSZ 406 erzeugt.
Dies zieht die Masseleitung 404 auf eine Massespannung.
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5 ist
ein Zeitablaufdiagramm, welches die Sequenz von Steuersignalen in
dem in 1 dargestellten Array während des Programmierens einer ausgewählten Zelle
gemäß einer
Ausführungsform der
vorliegenden Erfindung darstellt. Die Leitungen VCP 402 und
VSZ 406 nehmen feste Werte an, wobei VSZ 406 auf
eine Massespannung gezogen wird und VCP 402 auf eine Spannung
von etwa 1/3 VDD gezogen wird. Die Steuersignale werden in der folgenden
Sequenz aktiviert.
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Als
erstes wird die Adreßleitungseinspeisung in
das Array vorgebracht, um die Adresse einer ausgewählten Zelle
zu spezifizieren.
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Als
nächstes
werden die Signalleitungen YPB 302, YG0 400, YS0 202,
YS1 204, YS2 206 und RYP 210 aktiviert.
Die Signale YPB 302 und YG0 400 lösen die
kontrollierte Spannungsabsenkung auf einer der Masseleitungen in 1 aus.
Die Signale YS0 202, YS1 204 und YS2 206 wählen über die
in 2 dargestellte Schaltung eine der Bitleitungen 183, 184 und 185 aus.
Wenn ein Lesevorgang erwünscht
ist, öffnet
das Signal RYP 210 durch den Transistor 226 in 2 den
Datenausgang 214.
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Als
nächstes
beginnt die Programmierung. Das Signal PGM 320 nimmt einen
niedrigen Spannungswert an, um den Vorgang auszulösen, und
das Signal PYP 208 nimmt eine hohe Spannung an, um den
Dateneingangswert 212 durch den Transistor 224 in
eine der Bitleitungen 183, 184 und 185 in 2 einzuleiten.
Zu diesem Zeitpunkt geht das Signal RYP 210 auf Low, um
den Datenausgang von dem Schaltkreis abzutrennen. Nachdem die Programmierung
abgeschlossen ist, geht das Signal PGM 320 zurück auf eine
hohe Spannung, um den Programmiervorgang abzuschließen.
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Unter
Bezug auf 1 sei angenommen, daß der Transistor 132 der
ausgewählte
Transistor ist, der programmiert werden soll. Die Wortleitung 122 wird
auf einen hohen Wert gesetzt, was das Gate des Transistors 132 in
Vorbereitung der Programmierung auf einen hohen Wert bringt. Das
Blockauswahlsignal 121 wird vorgebracht und verbindet die
Masseleitung 187 mit der Source des Transistors 132 und die
Bitleitung 184 mit dem Drain-Eingang des Transistors 132.
In die ausgewählte
Speicherzelle 132 zu programmierende Daten werden durch
den Dateneingang 212 (dargestellt in 2)
in die Bitleitung 184 eingespeist, die durch das Signal
YS1 204 ausgewählt
wird. Diese Daten werden in die Drain des Transistors 132 eingeleitet.
Als nächstes
wird die Spannung auf der Masseleitung 187 durch den Treiber 104 auf
Masse getrieben bzw. angesteuert. Diese Spannungsabsenkung wird
durch Strombegrenzer 100 gesteuert, um auf diese Weise
ein falsches Programmieren benachbarter Speicherzellen zu reduzieren.
Wenn die Spannung an der Drain des Transistors 132 Masse
erreicht, beginnt die Programmierung und eine kurze Zeit später wird
der Eingangswert von dem Dateneingang 212 in den Transistor 132 mit
Floating-Gate einprogrammiert.
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6 ist
ein Schaltkreisdiagramm eines Teilsatzes des in 1 dargestellten
Schaltkreises gemäß einer
Ausführungsform
der vorliegenden Erfindung. 6 umfaßt einen
ausgewählten
Transistor 611 zusammen mit benachbarten Transistoren 610 und 612.
Die Gates aller dieser Transistoren sind mit der Wortleitung 601 verbunden.
Die Drain des Transistors 612 ist mit dem Knoten 606 verbunden,
welcher auch mit der Drain des Transistors 614 verbunden
ist. Sowohl die Source des Transistors 612 als auch die
Source des Transistors 614 sind mit dem Knoten DP 608 verbunden,
der außerdem
mit der Drain des Transistors 611 verbunden ist. Man beachte,
daß DP 608 zusätzlich mit
dem Signaleingang DL 602 und der Drain des Transistors 615 verbunden
ist. Die Source des Transistors 611 ist mit dem Knoten SP 607 verbunden,
der außerdem
mit der Drain des Transistors 610, der Drain des Transistors 613 und der
Source des Transistors 615 verbunden ist. SP 607 ist
außerdem
mit dem Signal GL 600 verbunden. Die Source des Transistors 610 und
die Source des Transistors 613 sind beide mit dem Knoten 605 verbunden.
Der Eingang DWL 603 ist mit den Gates der Transistoren 613 und 614 verbunden.
Der Eingang DWR 604 ist mit dem Gate des Transistors 615 verbunden.
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7 ist
ein Zeitablaufdiagramm, welches die Spannungsniveaus an verschiedenen
Knoten in 6 während eines ersten Programmierbetriebs gemäß einer
Ausführungsform
der vorliegenden Erfindung veranschaulicht. Diese erste Programmierbetriebsart
liefert eine schnelle bzw. kurze Programmierzeit und ist einer geringeren
Störung
auf der Source-Seite ausgesetzt und arbeitet folgendermaßen. Zuerst
fällt das
Signal GL 600 auf eine niedrige Spannung, was die Source
des Transistors 611 auf eine niedrige Spannung zwingt.
Außerdem
steigt das Signal DWL 603 auf eine hohe Spannung an, was über den
Transistor 613 einen Leitungspfad zwischen dem Knoten DDB 605 und
dem Knoten SP 607 erzeugt, und über den Transistor 614 einen
Leitungspfad zwischen dem Knoten SDB 606 und dem Knoten
DP 608 erzeugt. Als nächstes
nimmt das Signal DL 602 eine hohe Spannung an, was die
Drain-Seite des Transistors 311 auf eine hohe Spannung
zwingt. Als nächstes
nimmt das Signal WL eine hohe Spannung an, was die Programmierung
des Transistors 611 auslöst. Während dieser Programmierung
erreicht das Signal DL 602 eine noch höhere Spannung. Das Signal DL 602 wird
in zwei Stufen auf eine hohe Spannung angehoben, um Spannungen bzw. Beanspruchung
durch eine übermäßige Spannung auf
der Signalleitung DL 602 vor der Aufbringung einer hohen
Spannung an WL 601 zu reduzieren. Die resultierenden Spannungen
an den Knoten DP 608, SP 607, SDB 606 und
DDB 605 erscheinen auch unten in 7.
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8 ist
ein Zeitablaufdiagramm, welches Spannungen an verschiedenen Knoten
des Schaltkreises in 6 während einer zweiten Programmierbetriebsart
veranschaulicht, welche weniger Programmierstrom erfordert und damit
gemäß einer
Ausführungsform
der vorliegenden Erfindung das Einschaltproblem der Drain für benachbarte
Zellen reduziert. Die Signale in 8 sind mit
den Signalen in 7 identisch mit Ausnahme der
Tatsache, daß das Signal
GL 600 auf eine niedrige Spannung herabfällt, nachdem
beide Signale DL 602 und WL 601 eine hohe Spannung
angenommen haben. Dies zieht die Source-Spannung am Transistor 611 herab,
nachdem die Source-Spannung auf Transistor 611 infolge des
Einschaltens des Transistors 601 durch WL 601 über den
Transistor 611 auf die Spannung auf DL 602 aufgeladen
wird. Zusätzlich
wird das Signal WL 601 in zwei Schritten angehoben, um
die Effizienz der Programmierung zu steigern, während eine Störung von
Daten, die in benachbarten Speicherzellen gespeichert sind, minimal
gemacht wird.
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9 ist
ein Schaltkreisdiagramm, welches eine Schaltung veranschaulicht,
die verwendet wird, um eine zweistufige Spannung für eine Wortleitung zu
erzeugen, wie sie verwendet wird, um gemäß einer Ausführungsform
der vorliegenden Erfindung das Signal WL 601 in 8 zu
erzeugen. Dieser Schaltkreis hat zwei Eingänge S0 900 und S1 901.
Das Signal S1 901 wird in das Gate des Transistors 905 eingespeist.
Die Drain des Transistors 905 steht in Verbindung mit VPP
und die Source des Transistors 905 steht in Verbindung
mit dem Signal WL 601. Wenn das Signal S1 901 vorgebracht
wird, wird über
den Transistor 905 ein leitfähiger Pfad zwischen VPP und WL 601 erzeugt.
Das Signal S0 900 wird in das Gate des Transistors 904 eingespeist
und die Source des Transistors 904 ist mit dem Signal WL 601 verbunden.
Die Drain des Transistors 904 ist durch als Diode geschaltete
Transistoren 902 und 903 mit VPP verbunden. Auf
diese Weise wird, wenn das Signal S0 900 vorgebracht wird,
ein leitfähiger
Pfad zwischen dem Signal WL 601 und VPP – 2T bereitgestellt.
Um eine zweistufige Spannung zu erzeugen, wird zunächst das
Signal S0 900 vorgebracht. Dies bewirkt, daß WL 601 eine
Spannung von VPP-3T annimmt. Als nächstes wird das Signal S1 901 vorgebracht.
Dies bewirkt, daß WL 601 eine
Spannung von VPP-VT annimmt, was die endgültige hohe Spannung ist.
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10 veranschaulicht
dieselbe Schaltung für
das Erzeugen eines zweistufigen Spannungsanstiegs, wie es in 9 dargestellt
ist, mit Ausnahme der Tatsache, daß die Schaltung mit der Signalleitung DL 602 anstatt
mit WL 601 verbunden ist. Die Schaltung arbeitet exakt
in derselben Art und Weise wie die in 9 dargestellte
Schaltung.
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Die
bevorzugten Ausführungsformen
der vorliegenden Erfindung verhindern während der Programmierung einer
ausgewählten
Zelle in folgender Weise eine Störung
von Daten, die auf benachbarten Zellen gespeichert sind. Gemäß 1 sei
angenommen, daß die
Speicherzelle 132 eine ausgewählte Zelle ist, die programmiert
werden soll. Da für
die Programmierung eine hohe Wortleitungsspannung erforderlich ist,
müssen
die einzigen weiteren Zellen, die potentiell programmiert werden
können,
mit derselben Wortleitung, Wortleitung 122, verbunden sein. Außerdem müssen die
Zellen in demselben Block angeordnet sein, damit die Spaltenleitungen
mit den Source- und Drain-Eingängen
der Zellen verbunden werden. Dies bedeutet, daß nur Transistoren, die innerhalb
des Blockes liegen, welcher durch das Blockauswahlsignal 121 aktiviert
wurde, und welche mit der Wortleitung 122 verbunden sind,
beeinflußt
werden können.
Weiterhin ist für
die Programmierung eine hohe Drain-Spannung erforderlich. Dies bedeutet,
daß Speicherzellen 131, 133 und 134 die
einzigen potentiellen Kandidaten für falsches Programmieren sind.
Man erinnere sich aus der vorherigen Diskussion daran, daß zwei Programmierbetriebsarten
zu der offenbarten Ausführungsform
gehören.
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Man
betrachte die erste Programmierbetriebsart. Um den Transistor 132 zu
programmieren, wird das Signal DWR 182 vorgebracht, so
daß Source
und Drain des Transistors 131 über Transistor 193 miteinander
verbunden werden und die Source und die Drain des Transistors 133 werden über den
Transistor 194 miteinander verbunden. Der Transistor 131 wird
nicht programmiert, weil die Spannung auf Masseleitung 187 während des
Programmierens des Transistors 132 auf Low liegt und die
Spannung auf Bitleitung 183 niedriger als VCP-VT ist als
Folge der Tatsache, daß Transistor 193 eingeschaltet
ist. Demnach ist die über
dem Transistor 131 anliegende Spannung zu niedrig, als
daß eine
Programmierung stattfinden könnte.
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Der
Transistor 133 wird nicht programmiert. Bevor die Wortleitung 122 auf
eine hohe Spannung ansteigt, wird die Masseleitung 188 aufgrund
der Tatsache, daß der
Transistor 194 eingeschaltet ist, auf eine hohe Spannung
heraufgezogen. Weiterhin ist die Bitleitung 184 mit einer
Hochspannung verbunden. Dementsprechend wird der Transistor 133 nicht programmiert.
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Transistor 134 wird
ebenfalls nicht programmiert. Bevor die Wortleitung 122 auf
eine hohe Spannung geht, wird die Spannung auf Masseleitung 188 mit
einer hohen Spannung verbunden und eine Spannung auf der Bitleitung 185 wird
an VCP-VT angeschlossen. Dementsprechend beträgt die Spannung über dem
Transistor 134 VDL-(VCP-VT). Dementsprechend wird der Transistor 134 nicht
programmiert.
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Die
zweite Programmierbetriebsart ist etwas anders als die erste Programmierbetriebsart.
In der zweiten Programmierbetriebsart gilt die obige Erläuterung
für Transistoren 133 und 134 in
derselben Weise wie für
den ersten Programmierbetrieb. Die Diskussion bezüglich der
Speicherzelle 131 ist jedoch unterschiedlich. Bevor die
Masseleitung 187 auf eine niedrige Spannung herabgezogen
wird, wird die Spannung auf der Masseleitung 187 und der
Bitleitung 183 auf einer hohen Spannung gehalten aufgrund
der Tatsache, daß der
Transistor 132 eingeschaltet ist. Die Spannung über dem
Transistor 131 wird durch die kontrollierte Geschwindigkeit
begrenzt, mit welcher die Masseleitung 187 auf einen niedrigen
Wert absinkt. Demnach wird der Transistor 131 nicht programmiert.
Man erinnere sich, daß dieser
kontrollierte Spannungsabfall dadurch bewerkstelligt wird, daß der Treiber 104 durch
den Transistor 105 hindurch einspeist, der durch den Strombegrenzer 100 in 1 begrenzt
wird.
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Die
vorstehende Beschreibung von Ausführungsformen der Erfindung
dient nur zu Zwecken der Veranschaulichung und Beschreibung. Sie
soll nicht erschöpfend
sein oder die Erfindung auf die dargestellten Ausführungsformen
beschränken.
Es versteht sich, daß viele
Modifikationen und Variationen für
Fachleute auf dem Gebiet auf der Hand liegen.