DE69836401T2 - Verfahren zur Herstellung einer Halbleiteranordnung - Google Patents

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Description

  • TECHNISCHES GEBIET DER ERFINDUNG
  • Diese Erfindung betrifft allgemein das Gebiet von Halbleiterbauelementen und insbesondere ein Verfahren zum Herstellen eines Halbleiterbauelements mit einer ersten und einer zweiten Gate-Struktur.
  • HINTERGRUND DER ERFINDUNG
  • Moderne elektronische Geräte, wie Fernsehgeräte, Telefone, Radios und Computer, sind im Allgemeinen aus Festkörper-Bauelementen aufgebaut. Festkörper-Bauelemente sind in elektronischen Geräten bevorzugt, weil sie äußerst klein und verhältnismäßig kostengünstig sind. Zusätzlich sind Festkörper-Bauelemente sehr zuverlässig, weil sie keine beweglichen Teile haben, sondern auf der Bewegung von Ladungsträgern beruhen.
  • Festkörper-Bauelemente umfassen Transistoren, Kondensatoren, Widerstände und dergleichen. Ein Transistortyp ist der komplementäre Metalloxid-Halbleiter-(CMOS)-Transistor. CMOS-Transistoren weisen ein Paar von Transistoren entgegengesetzten Typs auf, die gemeinsam verwendet werden. CMOS-Transistoren können für Logikschaltungen mit geringer Verlustleistung und dergleichen verwendet werden.
  • Die Gate-Elektroden von CMOS-Transistoren werden typischerweise aus einem neutralen Material hergestellt und später zu entgegengesetzten Typen, wie dem n-Typ und dem p-Typ, dotiert. Das neutrale Gate-Material ist im Allgemeinen ein Material, das die Funktionsweise beider Gate-Typen nicht beeinträchtigt. Daher ist das Gate-Material möglicherweise nicht für beide Gate-Typen besonders gut geeignet.
  • In JP-60045053A ist ein Verfahren zum Herstellen eines Halbleiterbauelements mit einer Anzahl von Transistoren offenbart. Die Gate-Elektroden der Transistoren werden aus verschiedenen Gate-Elektrodenmaterialien gebildet, wodurch mehrere Prozesse zur Ionenimplantation oder zum Steuern der Eigenschaften infolge der Fluktuation des Ausmaßes der Kanaldotierung vermieden werden.
  • In US 4 948 745 A sind ein Verfahren zum Herstellen eines Halbleiterbauelements und insbesondere ein Prozess für die Herstellung erhöhter Source/Drain-Strukturen offenbart. Daher wird zuerst ein dünner Gate-Isolator auf der Oberfläche eines Halbleitersubstrats gebildet. Über der Schicht des Gate-Isolators wird zuerst eine Schicht polykristallinen Siliciums und dann eine dicke Schicht aus dielektrischem Material abgeschieden. Eine Kombination dieser beiden Schichten wird in der Form der schließlichen Gate-Elektrode photolithographisch strukturiert und geätzt, um eine übereinander geschichtete Struktur zu bilden. Nach der Bildung der Source- und Drain-Strukturen wird ein Material zur Bildung eines Abstandselements abgeschieden und anisotrop geätzt, um Seitenwand-Abstandselemente auf den Seiten der übereinander geschichteten Struktur zu bilden. Dann wird die dicke Schicht des dielektrischen Materials zwischen den Wänden des Abstandselements entfernt und am Ort der Gate-Elektrode Material selektiv abgeschieden.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Demgemäß ist auf dem Fachgebiet ein Bedarf an verbesserten komplementären Metalloxid-Halbleiter-(CMOS)- und anderen Transistortypen aufgetreten. Die vorliegende Erfindung sieht ein Verfahren vor, das die Nachteile und Probleme, die mit früheren Transistoren verbunden sind, im Wesentlichen beseitigt oder verringert.
  • Gemäß der vorliegenden Erfindung wird ein Halbleiterbauelement durch Isolieren eines ersten Bereichs einer Halbleiterschicht von einem zweiten Bereich der Halbleiterschicht hergestellt. Eine erste bei Bedarf entfernbare Gate-Struktur eines ersten Transistors wird über dem ersten Bereich der Halbleiterschicht gebildet. Eine zweite bei Bedarf entfernbare Gate-Struktur eines zweiten komplementären Transistors wird über dem zweiten Bereich der Halbleiterschicht gebildet. Eine Abdeckschicht wird über dem ersten und dem zweiten Bereich mit der ersten und der zweiten bei Bedarf entfernbaren Gate-Struktur gebildet. Ein Abschnitt der ersten und der zweiten bei Bedarf entfernbaren Gate-Struktur wird durch die Abdeckschicht freigelegt. Eine zweite bei Bedarf entfernbare Gate-Abdeckung wird über dem freigelegten Abschnitt der zweiten bei Bedarf entfernbaren Gate-Struktur gebildet, und es wird zumindest ein Teil der ersten bei Bedarf entfernbaren Gate-Struktur entfernt. Zumindest ein Teil einer ersten Gate-Struktur des ersten Transistors wird am Ort des entfernten Teils der ersten bei Bedarf entfernbaren Gate-Struktur gebildet.
  • Wichtige technische Vorteile der vorliegenden Erfindung umfassen das Bereitstellen von Transistoren mit unabhängig gebildeten Gate-Strukturen. Insbesondere können Gate-Körper und/oder Dielektrika der Transistoren unabhängig gebildet werden. Die Transistoren können komplementäre Transistoren sein. Dementsprechend kann die Gate-Struktur jedes Transistors ohne Berücksichtigung des Materials und/oder der Prozesse der anderen gebildet werden.
  • Ein anderer technischer Vorteil der vorliegenden Erfindung umfasst das Bereitstellen in-situ gebildeter Gate-Körper für die Transistoren. Insbesondere kann ein erster Gate-Körper eines ersten Transistors vor der Bildung der zweiten Gate-Struktur des zweiten Transistors in-situ dotiert werden. Die zweite Gate-Struktur des zweiten Transistors kann in-situ dotiert werden, während der erste Gate-Körper schützend abgedeckt ist. Dementsprechend brauchen während des Herstellungsprozesses keine zusätzlichen Maskierungs- und Dotierungsschritte ausgeführt zu werden.
  • Ein weiterer technischer Vorteil der vorliegenden Erfindung umfasst das Bereitstellen in-situ dotierter Source- und Drain-Bereiche für die Transistoren. Insbesondere können die Source-Elektrode und die Drain-Elektrode von einem der Transistoren in-situ dotiert werden, während der andere komplementäre Transistor maskiert ist. Die Source-Elektrode und die Drain-Elektrode des ersten Transistors, die neu gebildet wurden, können dann maskiert werden, während die Source-Elektrode und die Drain-Elektrode des zweiten Transistors in-situ dotiert werden. Dementsprechend können die Source-Elektrode und die Drain-Elektrode von jedem der Transistoren, ungeachtet der Materialien und/oder Prozesse der anderen, unabhängig gebildet werden.
  • Ein weiterer technischer Vorteil der vorliegenden Erfindung besteht im Bereitstellen von Transistoren mit Gate-Körpern verschiedener Materialien. Insbesondere kann der Gate-Körper des ersten Transistors vor demjenigen des zweiten Transistors gebildet werden. Der Gate-Körper des zweiten Transistors kann gebildet werden, während der Gate-Körper des ersten Transistors schützend abgedeckt ist. Dementsprechend können die Gate-Körper der Transistoren jeweils Materialien aufweisen, die gut für ihren Transistortyp geeignet sind.
  • KURZBESCHREIBUNG DER ZEICHNUNG
  • Für ein besseres Verständnis der vorliegenden Erfindung und ihrer Vorteile wird nun auf die folgende Beschreibung in Zusammenhang mit der anliegenden Zeichnung Bezug genommen, wobei gleiche Bezugszahlen gleiche Teile darstellen, in denen:
  • die 1A–I eine Reihe schematischer Schnittansichten der Herstellung komplementärer Transistoren mit unabhängig gebildeten Gate-Strukturen gemäß einer Ausführungsform der vorliegenden Erfindung sind.
  • DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
  • Die bevorzugten Ausführungsformen der vorliegenden Erfindung und ihre Vorteile lassen sich am besten verstehen, indem nun detaillierter auf die 1A–I der Zeichnung Bezug genommen wird, worin gleiche Bezugszahlen in den verschiedenen Ansichten gleiche Teile bezeichnen. Die 1A–I zeigen die Herstellung komplementärer Metalloxid-Halbleiter-(CMOS)-Feldeffekttransistoren (FET) mit unabhängig gebildeten Gate-Strukturen. Wie nachstehend in weiteren Einzelheiten beschrieben wird, können die unabhängig gebildeten Gate-Strukturen getrennt und/oder in situ dotierte Materialien aufweisen. Die Materialien jeder Gate-Struktur können gut für den Transistortyp geeignet sein, in dem sie verwendet werden.
  • 1A zeigt eine anfängliche Halbleiterstruktur 10 zum Herstellen der komplementären Transistoren gemäß einer Ausführungsform der vorliegenden Erfindung. Die komplementären Transistoren können eine weit unter einem Mikrometer betragende Gate-Länge, eine Gate-Länge von einem Zehntel Mikrometer und darunter aufweisen. Es sei bemerkt, dass die komplementären Transistoren auch eine andere Größe aufweisen können. Es sei weiter bemerkt, dass auch nicht komplementäre Transistoren verwendet werden können.
  • Die anfängliche Halbleiterstruktur 10 weist eine Halbleiterschicht 12 auf. Die Halbleiterschicht 12 kann ein Substrat in der Art eines Wafers sein. Gemäß dieser Ausführungsform weist die Halbleiterschicht 12 ein einkristallines Siliciummaterial auf. Es sei bemerkt, dass die Halbleiterschicht 12 auch eine Schicht aus auf einem Substrat gebildetem Halbleitermaterial sein kann. Beispielsweise kann die Halbleiterschicht 12 eine auf einem Wafer, einem Halbleiter-auf-Isolation-(SOI)-System und dergleichen gezüchtete Epitaxieschicht sein.
  • Gemäß einer nachstehend detailliert beschriebenen Ausführungsform kann der erste Transistor einen p-Transistor einschließen und der zweite Transistor einen n-Transistor einschließen. Gemäß dieser Ausführungsform weist der erste Bereich 16 eine in der Halbleiterschicht 12 gebildete n-Wanne 20 auf und der zweite Bereich 18 eine in der Halbleiterschicht 12 gebildete p-Wanne 22 auf. Die n-Wanne 20 kann das mit einem n-Dotierungsmaterial, wie Phosphor, Arsen oder Antimon, dotierte einkristalline Siliciummaterial der Halbleiterschicht 12 aufweisen. Die p-Wanne 22 kann das mit einem p-Dotierungsmaterial, wie Bor, dotierte einkristalline Siliciummaterial der Halbleiterschicht 12 aufweisen. Es sei bemerkt, dass auch andere Transistortypen innerhalb des Schutzumfangs der vorliegenden Erfindung hergestellt werden können. Beispielsweise können die Transistoren sowohl n-Transistoren als auch p-Transistoren sein. Es sei weiter bemerkt, dass die Halbleiterschicht 12 auch andere Materialien aufweisen kann oder anders dotiert sein kann.
  • Eine Isolationsstruktur 14 ist in der Halbleiterschicht 12 ausgebildet. Die Isolationsstruktur 14 trennt die Halbleiterschicht 12 in einen ersten Bereich 16 und einen zweiten Bereich 18. Für Submikrometeranwendungen kann die Isolationsstruktur 14 eine flache Grabenisolationsstruktur aufweisen. Es sei bemerkt, dass auch andere Typen von Isolationsstrukturen verwendet werden können.
  • Eine erste bei Bedarf entfernbare Gate-Struktur 26 wird über dem ersten Bereich 16 der Halbleiterschicht 12 gebildet. Ähnlich wird eine zweite bei Bedarf entfernbare Gate-Struktur 28 über dem zweiten Bereich 18 der Halbleiterschicht 12 gebildet. Die Gate-Strukturen 26 und 28 sind in der Hinsicht bei Bedarf entfernbar, dass eine oder mehrere Gate-Elektroden später entfernt und ersetzt werden können. Die bei Bedarf entfernbare Gate-Struktur 26 oder 28 kann jedoch als eine Gate-Struktur verbleiben.
  • Gemäß einer Ausführungsform können die erste bei Bedarf entfernbare Gate-Struktur 26 und die zweite bei Bedarf entfernbare Gate-Struktur 28 durch dieselben Verarbeitungsschritte gebildet werden und die gleichen Materialien aufweisen. Gemäß dieser Ausführungsform können die erste bei Bedarf entfernbare Gate-Struktur 26 und die zweite bei Bedarf entfernbare Gate-Struktur 28 jeweils ein Puffersegment 30, ein leicht ätzbares Segment 32 und ein Abdecksegment 34 aufweisen. Wie nachstehend in weiteren Einzelheiten beschrieben wird, ermöglicht das leicht ätzbare Segment 32, dass die bei Bedarf entfernbaren Gate-Strukturen 26 und/oder 28 leicht entfernt werden. Das Puffersegment 30 wird zwischen dem leicht ätzbaren Segment 32 und der Halbleiterschicht 12 angeordnet, um ein Ätzen der Halbleiterschicht 12 während des Entfernens des leicht ätzbaren Segments 32 zu verhindern. Das Abdecksegment 34 wird über dem leicht ätzbaren Segment 32 angeordnet, um ein Wachstum, eine Salizidierung oder eine andere Verarbeitung des leicht ätzbaren Segments 32 während anschließender Verarbeitungsschritte zur Bildung der Source- und Drain-Elektroden der komplementären Transistoren zu verhindern.
  • Gemäß einer Ausführungsform kann das Puffersegment 30 das Gate-Dielektrikum von einem oder beiden der Transistoren aufweisen. Gemäß dieser Ausführungsform kann das Puffersegment 30 ein zusammengesetztes Oxidnitrid, ein Nitrid oder dergleichen aufweisen. Gemäß einer anderen Ausführungsform kann das Puffersegment 30 entfernt werden und durch ein Gate-Dielektrikum ersetzt werden. Gemäß dieser Ausführungsform kann das Puffersegment 30 ein Oxid, Silicium-Germanium oder dergleichen aufweisen. Gemäß diesen und anderen Ausführungsformen können die Puffersegmente 30 Teil einer über der Halbleiterschicht 12 angeordneten Pufferschicht 31 sein. Die Pufferschicht 31 kann während der Bildung der bei Bedarf entfernbaren Gate-Strukturen 26 und 28 als ein Ätzstopp wirken.
  • Gemäß einer Ausführungsform kann das leicht ätzbare Segment 32 den Gate-Körper von einem der Transistoren aufweisen. Gemäß dieser Ausführungsform kann das leicht ätzbare Segment 32 nicht kristallines Silicium oder Silicium-Germanium aufweisen, das in-situ oder durch Implantation mit p-Dotierungsmaterialien, wie Bor, dotiert wird, wobei das leicht ätzbare Segment 32 den Gate-Körper eines p-Transistors bildet, oder ein Halbleitermaterial aufweisen, das in situ oder durch Implantation mit n-Dotierungsmaterialien, wie Arsen oder Phosphor, dotiert wird, wobei das leicht ätzbare Segment 32 den Gate-Körper eines n-Transistors bildet. Gemäß einer anderen Ausführungsform können die leicht ätzbaren Segmente 32 entfernt und durch einen Gate-Körper des Transistors ersetzt werden. Gemäß dieser Ausführungsform kann das leicht ätzbare Segment 32 ein Nicht-Nitridmaterial, wie Silicium, Silicium-Germanium und dergleichen, aufweisen. Die Materialien des Puffersegments 30 und des leicht ätzbaren Segments 32 sollten in Bezug zueinander relativ ätzbar sein, um zu ermöglichen, dass das Puffersegment 30 als ein Ätzstopp für das Ätzen des leicht ätzbaren Segments 32 wirkt. Das Abdecksegment 34 kann ein Dielektrikum in der Art eines Oxids aufweisen. Es sei bemerkt, dass das Puffersegment 30, das leicht ätzbare Segment 32 und das Abdecksegment 34 auch andere Materialien aufweisen können. Weiter sei bemerkt, dass die bei Bedarf entfernbaren Gate-Strukturen 26 und 28 auch andere Materialien und/oder Schichten aufweisen können.
  • Mit Bezug auf 1B sei bemerkt, dass eine Isolierschicht 40 über dem ersten Bereich 16 und dem zweiten Bereich 18 gebildet werden kann. Eine Seitenwandreoxidation kann vor der Bildung der Isolierschicht 40 ausgeführt werden. Die Reoxidation kann Kanten des Puffersegments 30 wieder aufbauen, die bei der Bildung der bei Bedarf entfernbaren Gate-Strukturen 26 und 28 geätzt wurden, und entlang den Kanten der leicht ätzbaren Segmente 32 gezüchtet werden.
  • Gemäß einer Ausführungsform kann die Isolierschicht 40 über der Halbleiterschicht 12 und den bei Bedarf entfernbaren Gate-Strukturen 26 und 28 abgeschieden werden. Gemäß dieser Ausführungsform kann die Isolierschicht 40 auf der Pufferschicht 31 und den bei Bedarf entfernbaren Gate-Strukturen 26 und 28 abgeschieden werden. Die Isolierschicht 40 kann eine Oxidschicht, eine Nitridschicht oder dergleichen aufweisen. Die Isolierschicht 40 kann zwischen 50 und 150 Angstrom dick sein. Es sei bemerkt, dass die Isolierschicht 40 andere Materialien und Dicken aufweisen kann, die in der Lage sind, Halbleiterelemente zu isolieren.
  • Mit Bezug auf 1C sei bemerkt, dass ein Abschnitt der Isolierschicht 40 über dem ersten Bereich 16 entfernt werden kann, um einen ersten Seitenwandisolator 42 um die erste bei Bedarf entfernbare Gate-Struktur 26 zu belassen. Gemäß einer Ausführungsform kann dies von dem Maskieren der Isolierschicht 40 über dem zweiten Bereich 18 und dem anisotropen Ätzen der Isolierschicht 40 über dem ersten Bereich 16 begleitet werden. Es sei bemerkt, dass der erste Seitenwandisolator 42 auch auf andere Weise gebildet werden kann. Ein Abschnitt der Pufferschicht 31 über dem ersten Bereich 16 kann auch entfernt werden, um die Halbleiterschicht 12 im ersten Bereich 16 freizulegen. Gemäß einer Ausführungsform kann der Abschnitt der Pufferschicht 31 über dem ersten Bereich 16 durch das anisotrope Ätzen entfernt werden, das zum Entfernen des Abschnitts der Isolierschicht 40 über dem ersten Bereich 16 verwendet wird.
  • Eine Source-Elektrode 44 und eine Drain-Elektrode 46 können als nächstes für den ersten Transistor gebildet werden. Gemäß einer Ausführungsform können, wie in 1C dargestellt ist, die Source-Elektrode 44 und die Drain-Elektrode 46 erhöht sein. Gemäß dieser Ausführungsform können die erhöhte Source-Elektrode 44 und die erhöhte Drain-Elektrode 46 eine dotierte Epitaxialschicht aus Silicium oder Silicium-Germanium, die über dem ersten Bereich 16 der Halbleiterschicht 12 angrenzend an die bei Bedarf entfernbare Gate-Struktur 26 gebildet wird, aufweisen. Vorzugsweise werden die erhöhte Source-Elektrode 44 und die erhöhte Drain-Elektrode 46 durch geeignete Abscheidungsmittel in-situ dotiert. Alternativ können die Source-Elektrode 44 und die Drain-Elektrode 46 nach der Abscheidung durch solche Mittel, wie eine Implantation, dotiert werden.
  • Für den in dem ersten Bereich 16 der Halbleiterschicht 12 gebildeten p-Transistor kann die epitaxiale Siliciumschicht mit einem p-Dotierungsmaterial, wie Bor, dotiert werden. Alternativ kann die epitaxiale Siliciumschicht mit dualen Dotierungsmaterialien dotiert werden, die (p+)-Dotierungsmaterialien über n-Dotierungsmaterialien aufweisen. Es sei bemerkt, dass die Source-Elektrode 44 und die Drain-Elektrode 46 auch andere Dotierungsmaterialien aufweisen können. Es sei weiter bemerkt, dass die Source-Elektrode 44 und die Drain-Elektrode 46 auch auf andere Weise gebildet werden können.
  • Mit Bezug auf 1D sei bemerkt, dass der Abschnitt der Isolierschicht 40 über dem zweiten Bereich 18 entfernt werden kann, um einen zweiten Seitenwandisolator 50 um die zweite bei Bedarf entfernbare Gate-Struktur 28 zu belassen. Wie zuvor beschrieben wurde, kann dies durch anisotropes Ätzen der Isolierschicht 40 über dem zweiten Bereich 18 erreicht werden. Es sei bemerkt, dass der zweite Seitenwandisolator 50 auch auf andere Weise gebildet werden kann. Ein Abschnitt der Pufferschicht 31 über dem zweiten Bereich 18 kann auch entfernt werden, um die Halbleiterschicht 12 im zweiten Bereich 18 freizulegen. Gemäß einer Ausführungsform kann dieser Abschnitt durch das anisotrope Ätzen entfernt werden, das zum Entfernen des Abschnitts der Isolierschicht 40 über dem zweiten Bereich 18 verwendet wird.
  • Eine Maskierungsschicht 52 kann über der Halbleiterschicht 12 abgeschieden werden. Die Maskierungsschicht 52 kann zuvor ausgebildete Strukturen, wie die Source-Elektrode 44 und die Drain-Elektrode 46 des ersten Transistors vor einer Weiterverarbeitung zur Bildung einer Source-Elektrode und einer Drain-Elektrode für den zweiten Transistor schützen. Gemäß einer Ausführungsform kann die Maskierungsschicht 52 die erste bei Bedarf entfernbare Gate-Struktur 16, den ersten Seitenwandisolator 42, die Source-Elektrode 44 und die Drain-Elektrode 46 des ersten Transistors bedecken. Gemäß dieser Ausführungsform kann die Maskierungsschicht 52 über der Halbleiterschicht 12 abgeschieden werden und von dem zweiten Bereich 18 geätzt werden. Ein Abschnitt (nicht dargestellt) des Maskierungsmaterials kann auf dem zweiten Seitenwandisolator 50 des zweiten Transistors verbleiben. Es sei bemerkt, dass die Maskierungsschicht 52 auch auf andere Weise gebildet werden kann. Beispielsweise kann die Maskierungsschicht 52 vor dem Entfernen der Isolierschicht 40 und der Pufferschicht 31 im zweiten Bereich 18 abgeschieden werden, und es kann ein anisotropes Ätzen zum Entfernen der Maskierungsschicht 52, der Isolierschicht 40 und der Pufferschicht 31 vom zweiten Bereich 18 gleichzeitig ausgeführt werden.
  • Die Maskierungsschicht 52 kann eine Nitridschicht aufweisen. Gemäß dieser Ausführungsform kann die Nitridschicht etwa 50–100 Angstrom dick sein. Es sei bemerkt, dass die Maskierungsschicht 52 auch andere Materialien aufweisen kann, bei denen kein epitaxiales Wachstum auftritt.
  • Eine Source-Elektrode 54 und eine Drain-Elektrode 56 können als nächstes für den zweiten Transistor gebildet werden. Gemäß einer Ausführungsform können, wie in 1D dargestellt ist, die Source-Elektrode 54 und die Drain-Elektrode 56 erhöht sein. Wie zuvor in Zusammenhang mit der erhöhten Source- Elektrode 44 und der erhöhten Drain-Elektrode 46 des ersten Transistors beschrieben wurde, können die erhöhte Source-Elektrode 54 und die erhöhte Drain-Elektrode 56 eine dotierte Epitaxialschicht aus Silicium oder Silicium-Germanium aufweisen, die über dem zweiten Bereich 18 der Halbleiterschicht 12 angrenzend an die bei Bedarf entfernbare Gate-Elektrode 28 ausgebildet ist. Vorzugsweise werden die erhöhte Source-Elektrode 54 und die erhöhte Drain-Elektrode 56 durch geeignete Abscheidungsmittel in-situ dotiert. Alternativ können die Source-Elektrode 54 und die Drain-Elektrode 56 nach der Abscheidung durch solche Mittel, wie eine Implantation, dotiert werden.
  • Für den in dem zweiten Bereich 18 der Halbleiterschicht 12 gebildeten n-Transistor kann die epitaxiale Siliciumschicht mit einem n-Dotierungsmaterial, wie Phosphor, Arsen oder Antimon, dotiert werden. Alternativ kann die epitaxiale Siliciumschicht mit dualen Dotierungsmaterialien dotiert werden, die (n+)-Dotierungsmaterialien über p-Dotierungsmaterialien aufweisen. Es sei bemerkt, dass die Source-Elektrode 54 und die Drain-Elektrode 56 des zweiten Transistors auch auf andere Weise gebildet werden können.
  • Die. Maskierungsschicht 52 kann an diesem Punkt entfernt werden. Gemäß einer Ausführungsform kann die Maskierungsschicht 52 durch ein herkömmliches anisotropes Ätzen entfernt werden. Ein Abschnitt (nicht dargestellt) des Maskierungsmaterials kann auf dem ersten Seitenwandisolator 42 des ersten Transistors verbleiben. Es sei bemerkt, dass die Maskierungsschicht 52 auch auf andere Weise entfernt werden kann.
  • Nachdem die Maskierungsschicht 52 entfernt worden ist, können die erhöhten Source-Elektroden 44 und 54 und die erhöhten Drain-Elektroden 46 und 56 weiter verarbeitet werden. Beispielsweise können bei der Ausführungsform mit der einzeln oder dual dotierten Source- und Drain-Elektrode die Source-Elektroden 44 und 54 und die Drain-Elektroden 46 und 56 einem schnellen thermischen Ausheizen (RTA) unterzogen werden, um die Dotierungsmaterialien, abhängig von der gewünschten Gate-Source- und -Drain-Überlappung, zu diffundieren. Es sei bemerkt, dass die erhöhten Source-Elektroden 44 und 54 und die erhöhten Drain-Elektroden 46 und 56 auch auf andere Weise verarbeitet werden können.
  • Die Source-Elektroden 44 und 54 und die Drain-Elektroden 46 und 56 können auch ummantelt werden. Die Ummantelung bildet ein Material geringen Widerstands über den erhöhten Source-Elektroden 44 und 54 und den erhöhten Drain-Elektroden 46 und 56 durch Salizidierung oder Bildung einer Metallschicht über einem Abschnitt der erhöhten Source-Elektroden 44 und 54 und der erhöhten Drain-Elektroden 46 und 56. Die Ummantelung an dieser Stufe vor der Bildung der Gate-Struktur des ersten und des zweiten Transistors kann spätere Wärmebehandlungen verringern, denen die Gate-Strukturen unterzogen werden.
  • Mit Bezug auf 1E sei bemerkt, dass die Abdeckschicht 60 über dem ersten Bereich 16 und dem zweiten Bereich 18 der Halbleiterschicht 12 gebildet, wodurch ein Abschnitt 62 der ersten bei Bedarf entfernbaren Gate-Struktur 26 und ein Abschnitt 64 der zweiten bei Bedarf entfernbaren Gate-Struktur 28 freigelegt werden. Gemäß einer Ausführungsform kann die Abdeckschicht 60 direkt auf die Halbleiterstruktur aufgebracht werden und planarisiert werden, um die leicht ätzbaren Segmente 32 der ersten bei Bedarf entfernbaren Gate-Struktur 26 und der zweiten bei Bedarf entfernbaren Gate-Struktur 28 freizulegen. Gemäß dieser Ausführungsform kann die Abdeckschicht 60 bis im Wesentlichen zu der Höhe der Abdecksegmente 34 oder darüber abgeschieden werden und dann bis zur Höhe der leicht ätzbaren Segmente 32 herunter planarisiert werden. Es sei bemerkt, dass die Abdeckschicht 60, die Abschnitte der ersten bei Bedarf entfernbaren Gate-Struktur 26 und der zweiten bei Bedarf entfernbaren Gate-Struktur 28 freilegt, auch auf andere Weise gebildet werden kann.
  • Gemäß einer Ausführungsform kann die Abdeckschicht 60 ein Oxid aufweisen. Gemäß dieser Ausführungsform kann die Abdeckschicht 60 durch einen chemischen Dampfabscheidungsprozess (CVD-Prozess) abgeschieden werden und durch ein chemisch-mechanisches Polieren (CMP), Rückätzen oder dergleichen planarisiert werden. Es sei bemerkt, dass die Abdeckschicht 60 auch andere Materialien aufweisen kann, auf andere Weise abgeschieden werden kann, planarisiert und/oder geätzt werden kann, um einen Abschnitt der ersten bei Bedarf entfernbaren Gate-Struktur 26 und der zweiten bei Bedarf entfernbaren Gate-Struktur 28 freizulegen.
  • Mit Bezug auf 1F sei bemerkt, dass eine Abdeckung 66 über dem freigelegten Abschnitt 64 der zweiten bei Bedarf entfernbaren Gate-Elektrode 28 gebildet wird. Gemäß einer Ausführungsform kann die Abdeckung 66 Oxid, Nitrid oder ein anderes Material aufweisen, das in Bezug auf das Material der bei Bedarf entfernbaren Gate-Elektroden selektiv ätzbar ist. Gemäß der Nitrid-Ausführungsform kann die Abdeckung 66 50–500 Angstrom dick sein. Demgemäß wird, wie nachstehend in weiteren Einzelheiten beschrieben wird, die erste bei Bedarf entfernbare Gate-Struktur 26 entfernt, ohne die zweite bei Bedarf entfernbare Gate-Struktur 28 zu entfernen, die durch die Abdeckung 66 geschützt wird.
  • Die erste bei Bedarf entfernbare Gate-Struktur 26 wird als nächstes entfernt. Während des Entfernens der ersten bei Bedarf entfernbaren Gate-Struktur 26 schützt die Abdeckung 66 die zweite bei Bedarf entfernbare Gate-Struktur 28. Gemäß einer Ausführungsform kann das leicht ätzbare Segment 32 der ersten bei Bedarf entfernbaren Gate-Struktur 26 durch Ätzen entfernt werden. Wie zuvor beschrieben wurde, verhindert das Puffersegment 30, dass das Ätzen des leicht ätzbaren Segments 32 die Halbleiterschicht 12 beschädigt. Nachdem das leicht ätzbare Segment 32 entfernt worden ist, kann das Puffersegment 30 gemäß einer Ausführungsform durch ein anderes Ätzen entfernt werden. Gemäß dieser Ausführungsform ist das zum Entfernen des Puffersegments 30 verwendete Ätzen vorzugsweise für Silicium hoch selektiv, so dass es nicht die Substratschicht 12 beschädigt. Es sei bemerkt, dass die erste bei Bedarf entfernbare Gate-Struktur 26 auch auf andere Weise entfernt werden kann. Es sei weiter bemerkt, dass das Puffersegment 30 als das Gate-Dielektrikum des Transistors verbleiben kann.
  • Mit Bezug auf 1G sei bemerkt, dass eine erste Gate-Struktur 70 am Ort der entfernten ersten bei Bedarf entfernbaren Gate-Struktur 26 gebildet wird. Gemäß einer Ausführungsform kann die Gate-Struktur 70 einen Gate-Isolator 72 und einen Gate-Körper 74 aufweisen. Der Gate-Isolator 72 kann sich zwischen dem Gate-Körper 74 und der Halbleiterschicht 12 befinden. Es sei bemerkt, dass die Gate-Struktur 70 auch auf andere Weise konfiguriert werden kann.
  • Gemäß einer Ausführungsform kann der Gate-Isolator 72, wie zuvor beschrieben wurde, das Puffersegment 30 aufweisen. Gemäß der Ausführungsform, bei der das Puffersegment 30 entfernt wird, kann der Gate-Isolator 72 abgeschieden, gezüchtet oder auf andere Weise gebildet werden. Gemäß dieser Ausführungsform kann der Gate-Isolator 72 ein gezüchtetes Oxid, wie Siliciumdioxid, ein abgeschiedenes Oxid, ein abgeschiedenes Dielektrikum, wie Nitrid oder Tantaloxid, oder ein nitriertes Dielektrikum, das durch solche Mittel, wie ferne Plasmanitrierung oder andere herkömmliche Nitrierungsprozesse gebildet wird, aufweisen. Es sei bemerkt, dass der Gate-Isolator 72 auch andere dielektrische Materialien aufweisen kann, die in der Lage sind, den Gate-Körper 74 von der Halbleiterschicht 12 zu isolieren.
  • Gemäß einer Ausführungsform kann der Gate-Körper 74 geätzt werden, um ein T-Gate zu bilden, und/oder planarisiert werden, um ein Nicht-T-Gate zu bilden. Solche Verfahren, wie eine selektive epitaxiale Abscheidung auf dem Nicht-T-Gate, können zur Bildung eines T-Gates infolge eines epitaxialen Überwachsens führen. Der Gate-Körper 74 kann ein Material aufweisen, das ausgewählt ist, um die Funktionsweise des ersten p-Transistors zu maximieren. Gemäß einer Ausführungsform kann der Gate-Körper 74 Polysilicium aufweisen, das in-situ mit p-Dotierungsmaterialien, wie Bor und dergleichen, dotiert wird, wobei ein Material nach Wunsch salizidiert oder durch Metall ummantelt wird. Gemäß einer anderen Ausführungsform kann der Gate-Körper 74 ein metallisches Material, wie Platin, aufweisen. Es sei bemerkt, dass der Gate-Körper 74 auch andere Materialien aufweisen kann.
  • Gemäß der Ausführungsform, bei der das leicht ätzbare Segment 32 ein n-Gate-Material aufweist, kann die bei Bedarf entfernbare Gate-Struktur 28 die Gate-Struktur des zweiten Gate-Transistors einschließen und braucht nicht entfernt und ersetzt zu werden. Gemäß dieser Ausführungsform kann die zweite bei Bedarf entfernbare Gate-Struktur eine Salizidierung aufweisen. Demgemäß können die Transistoren unabhängig gebildete Gate-Strukturen 70 und 28 aufweisen. Die unabhängig gebildeten Gate-Strukturen können getrennt und/oder in-situ dotierte Materialien aufweisen, die gut für die Transistortypen geeignet sind, in denen sie jeweils verwendet werden. Gemäß einer Ausführungsform, bei der das leicht ätzbare Segment 32 ein p-Material aufweist, kann die erste bei Bedarf entfernbare Gate-Struktur 26 abgedeckt werden und die zweite bei Bedarf entfernbare Gate-Struktur 28 entfernt und ersetzt werden, wie zuvor für die bei Bedarf entfernbare Gate-Struktur 26 beschrieben wurde. Demgemäß dienen die Bezeichnungen der ersten und der zweiten Transistoren als p- und als n-Transistoren der Erläuterung, und der Schutzumfang der vorliegenden Erfindung soll dadurch nicht eingeschränkt werden. Beispielsweise können die Transistoren nicht komplementäre Transistoren sein.
  • Mit Bezug auf 1H sei bemerkt, dass dort, wo die zweite bei Bedarf entfernbare Gate-Struktur 28 zu entfernen ist, eine Abdeckung 76 über einem freigelegten Abschnitt 78 der ersten Gate-Struktur 70 gebildet werden kann. Für die Ausführungsform aus 1H kann der freigelegte Abschnitt 78 der ersten Gate-Struktur 70 der oberste Teil des Gate-Körpers 74 sein. Wie nachstehend in weiteren Einzelheiten beschrieben wird, kann die Abdeckung 76 die erste Gate-Struktur 70 während der Bildung der Gate-Struktur des zweiten Transistors schützen.
  • Die Abdeckung 76 sollte in Bezug auf die Abdeckung 66 und den zweiten Gate-Körper 28 ätzbar sein. Dementsprechend können die Abdeckung 66 und der zweite Gate-Körper 28 entfernt werden und durch eine zweite Gate-Struktur des zweiten Transistors ersetzt werden, ohne die Abdeckung 76 unter der ersten Gate-Struktur 70 zu beeinflussen.
  • Gemäß einer Ausführungsform kann die Abdeckung 76 ein Oxid, ein Nitrid, wie Siliciumnitrid, oder dergleichen aufweisen. Gemäß dieser Ausführungsform kann die Abdeckung 76 50–500 Angstrom dick sein. Es sei bemerkt, dass die Abdeckung 76 auch andere Materialien bei anderen Dicken aufweisen kann.
  • Die Abdeckung 66 über der zweiten bei Bedarf entfernbaren Gate-Struktur 28 kann dann entfernt werden, um die zweite bei Bedarf entfernbare Gate-Struktur 28 freizulegen. Gemäß einer Ausführungsform kann die Abdeckung 66 durch ein herkömmliches Muster und ein herkömmliches Ätzen entfernt werden. Es sei bemerkt, dass die Abdeckung 66 auch auf andere Weise entfernt werden kann.
  • Die zweite bei Bedarf entfernbare Gate-Struktur 28 kann als nächstes entfernt werden. Während des Entfernens der zweiten bei Bedarf entfernbaren Gate-Struktur 28 kann die Abdeckung 76 die Gate-Struktur 70 des ersten Transistors schützen. Gemäß einer Ausführungsform kann das leicht ätzbare Segment 32 der zweiten bei Bedarf entfernbaren Gate-Struktur 28 durch Ätzen entfernt werden. Wie zuvor beschrieben wurde, verhindert das Puffersegment 30, dass das Ätzen des leicht ätzbaren Segments 32 die Halbleiterschicht 12 beschädigt. Nachdem das leicht ätzbare Segment 32 entfernt worden ist, kann das Puffersegment 30 gemäß einer Ausführungsform durch ein anderes Ätzen entfernt werden. Gemäß dieser Ausführungsform ist das Ätzen, das zum Entfernen des Puffersegments 30 verwendet wird, vorzugsweise stark selektiv für Silicium, so dass es die Substratschicht 12 nicht beschädigt. Es sei bemerkt, dass die zweite bei Bedarf entfernbare Gate-Elektrode 28 innerhalb des Schutzumfangs der vorliegenden Erfindung auch auf andere Weise entfernt werden kann. Es sei weiter bemerkt, dass das Puffersegment 30 als das Gate-Dielektrikum des Transistors verbleiben kann.
  • Mit Bezug auf 1I sei bemerkt, dass eine zweite Gate-Struktur 80 am Ort der entfernten zweiten bei Bedarf entfernbaren Gate-Struktur 28 gebildet werden kann. Gemäß einer Ausführungsform kann die zweite Gate-Struktur 80 einen Gate-Isolator 82 und einen Gate-Körper 84 aufweisen. Der Gate-Isolator 82 kann zwischen dem Gate-Körper 84 und der Halbleiterschicht 12 angeordnet werden. Es sei bemerkt, dass die zweite Gate-Struktur 80 auch auf andere Weise konfiguriert werden kann.
  • Gemäß einer Ausführungsform kann der Gate-Isolator 82, wie zuvor beschrieben wurde, das Puffersegment 30 aufweisen. Gemäß der Ausführungsform, bei der das Puffersegment 30 entfernt wird, kann der Gate-Isolator 82 abgeschieden, gezüchtet oder auf andere Weise gebildet werden. Gemäß dieser Ausführungsform kann der Gate-Isolator 82 ein gezüchtetes Oxid, wie Siliciumdioxid, ein abgeschiedenes Oxid, ein abgeschiedenes Dielektrikum, wie Nitrid oder Tantaloxid, oder ein nitriertes Dielektrikum, das durch solche Mittel, wie ferne Plasmanitrierung oder andere herkömmliche Nitrierungsprozesse gebildet wird, aufweisen. Es sei bemerkt, dass der Gate-Isolator 82 auch andere dielektrische Materialien aufweisen kann, die in der Lage sind, den Gate-Körper 84 von der Halbleiterschicht 12 zu isolieren.
  • Gemäß einer Ausführungsform kann der Gate-Körper 84 geätzt werden, um ein T-Gate zu bilden, und/oder planarisiert werden, um ein Nicht-T-Gate zu bilden. Solche Verfahren, wie eine selektive epitaxiale Abscheidung auf dem Nicht-T-Gate, können zur Bildung eines T-Gates infolge eines epitaxialen Überwachsens führen. Der Gate-Körper 74 kann ein Material aufweisen, das ausgewählt ist, um die Funktionsweise des zweiten n-Transistors zu maximieren. Gemäß einer Ausführungsform kann der Gate-Körper 84 Polysilicium aufweisen, das in-situ mit n-Dotierungsmaterialien, wie Phosphor, Arsen, Antimon und dergleichen, dotiert wird, wobei das Material nach Wunsch salizidiert oder durch Metall ummantelt wird. Gemäß einer anderen Ausführungsform kann der zweite Gate-Körper 84 ein metallisches Material aufweisen, das von dem Material des ersten Gate-Körpers 74 verschieden ist. Gemäß dieser Ausführungsform kann der zweite Gate-Körper 84 Aluminium und dergleichen aufweisen. Es sei bemerkt, dass der zweite Gate-Körper 84 auch andere Materialien aufweisen kann.
  • Gemäß einer Ausführungsform kann die Abdeckung 76 über der ersten Gate-Struktur 70 dann entfernt werden, um die erste Gate-Struktur 70 freizulegen. Gemäß einer Ausführungsform kann die Abdeckung 76 durch ein herkömmliches Muster und ein herkömmliches Ätzen entfernt werden. Es sei bemerkt, dass die Abdeckung 76 auch auf andere Weise entfernt werden kann.
  • Der Prozess des Abdeckens und Entfernens aller bei Bedarf entfernbarer Gate-Strukturen oder zumindest eines Teils davon kann wiederholt werden, so dass jede beliebige Anzahl von Transistoren unabhängig gebildete Gate-Strukturen, einschließlich Gate-Körper und/oder Gate-Dielektrika der Gate-Strukturen, aufweisen kann. Die unabhängig gebildeten Gate-Strukturen können getrennt und/oder in-situ dotierte Materialien aufweisen, die gut für den Transistortyp geeignet sind, in dem sie jeweils verwendet werden. Die Transistoren können komplementäre Transistoren oder vom gleichen Typ sein. Zusätzlich können die Source- und die Drain-Elektroden unabhängig gebildet werden und in-situ dotierte Materialien aufweisen.
  • Für die komplementären Transistoren können die n- und die p-Gates eine zugeordnete Gate-Arbeitsfunktion aufweisen, welche teilweise die Schwellenspannung des Transistors festlegt. Die Schwellenspannung des Transistors kann durch solche Faktoren, wie die Gate-Arbeitsfunktion, die Halbleiter-Arbeitsfunktion und die Dotierungsmaterialkonzentration im Transistor-Kanalbereich, bestimmt werden.
  • Wenn die Dicke des Gate-Dielektrikums abnimmt, muss die Dotierungsmaterialkonzentration im Transistor-Kanalbereich erheblich erhöht werden, um zu einer Änderung der Transistor-Schwellenspannung auf einen gewünschten Wert zu führen. Im Grenzfall der Dicke null des Dielektrikums nähert sich die Dotierungsmaterialkonzentration im Transistor-Kanalbereich zur Änderung einer Schwellenspannung auf einen gewünschten Wert der Grenze einer unendlichen Dotierungsmaterialkonzentration. Wenn demgemäß die Dicke des Gate-Dielektrikums verringert wird, wird das Steuern der Transistor-Schwellenspannung durch die Dotierungsmaterialdichte zunehmend schwierig. Daher kann die Schwellenspannung oder der Sperrstrom eines Transistors teilweise durch die Gate-Arbeitsfunktion und nicht nur durch die Dotierungsmaterialkonzentration eingestellt werden. Weil verschiedene Gate-Materialien oder Gate-Typen verschiedene zugeordnete Gate-Arbeitsfunktionen aufweisen, welche demgemäß teilweise die Transistor-Schwellenspannung bestimmen können, und infolge von Schwierigkeiten bei der Verwendung der Dotierungsmaterialdichte zum Steuern der Schwellenspannung können die Transistoren verschiedene Gate-Materialien aufweisen, so dass sie verschiedene Schwellenspannungen in einer Schaltung aufweisen können.
  • Es sei bemerkt, dass, wenngleich eine Anwendung verschiedener Gate-Materialien oder Gate-Typen CMOS-Schaltungen betrifft, für die es komplementäre n- und p-Transistoren und verschiedene gewünschte Schwellenspannungen für n- und p-Transistoren gibt, viele Anwendungen für CMOS-Schaltungen mehr als einfach verschiedene Schwellenspannungen für n- und p-Transistoren benötigen können. Vielmehr kann es zusätzlich erforderlich sein, dass bestimmte n-Transistoren selbst an verschiedenen Stellen der Schaltung verschiedene Schwellenspannungen aufweisen, wobei bestimmte n-Transistoren eine niedrige Schwellenspannung aufweisen und bestimmte n-Transistoren eine hohe Schwellenspannung aufweisen. Ähnlich kann es zusätzlich erforderlich sein, dass bestimmte p-Transistoren selbst verschiedene Schwellenspannungen an verschiedenen Stellen der Schaltung aufweisen, wobei bestimmte p-Transistoren eine niedrige Schwellenspannung aufweisen und bestimmte p-Transistoren eine hohe Schwellenspannung aufweisen. Demgemäß kann die Verwendung verschiedener Gate-Materialien zum Festlegen gewünschter Schwellenspannungen für komplementäre oder nicht-komplementäre Transistoren verwendet werden, wie es für gegebene Schaltungsanwendungen erwünscht ist.
  • Das Gate-Material, das für p-MOS-Vorrichtungen von Interesse sein kann, umfasst jene Materialien, für die die Gate-Arbeitsfunktion in etwa im Bereich von 4,7–5,7 Elektronenvolt liegt, und es kann solche Materialien, wie Wolfram (W), Platin (Pt), Nickel (Ni), Palladium (Pd), Ruthenium (Ru), Titannitrid (TiN), p-Silicium (p-Si) oder p-Siliciumgermanium (p-SiGe) mit einem veränderlichen Germanium-(Ge)-Gehalt, einschließen. Das Gate-Material, das für n-MOS-Vorrichtungen von Interesse sein kann, umfasst jene Materialien, für die die Gate-Arbeitsfunktion in etwa im Bereich von 3,7–4,7 Elektronenvolt liegt, und es kann solche Materialien, wie Aluminium (Al), Kupfer (Cu), Nickel (Ni), Kobalt (Co), Molybdän (Mo), Wolfram (W), Titannitrid (TiN), n-Silicium (n-Si) oder n-Siliciumgermanium (n-SiGe), einschließen.
  • Wenngleich die vorstehende Beschreibung in erster Linie die Verwendung eines Gate-Materials oder Gate-Typs mit einer gegebenen Gate-Arbeitsfunktion zum Festlegen einer Schwellenspannung erörtert hat, kann das Gate-Dielektrikum in manchen Fällen weiter verwendet werden, um die Schwellenspannung teilweise einzustellen. Wenngleich beispielsweise beschrieben wurde, dass, wenn die Dicke des Gate-Dielektrikums ausreichend klein wird, die Dotierungsmaterialdichte nicht in ausreichendem Maße zum Einstellen der Schwellenspannung verwendet werden kann, sei bemerkt, dass, wenn die Dicke des Gate-Dielektrikums erhöht oder geändert wird, die Schwellenspannung für eine Vorrichtung mit dem dickeren Gate-Dielektrikum und der gleichen Dotierungsmaterialdichte erhöht werden kann. Demgemäß können Transistoren mit verschiedenen gewünschten Schwellenspannungen mit verschiedenen Dicken des Dielektrikums und/oder mit verschiedenen dielektrischen Materialien, die eine verschiedene Dielektrizitätskonstante aufweisen, gebildet werden, wobei die verschiedenen Dielektrizitätskonstanten verwendet werden, um die effektive Dicke des Dielektrikums und damit die effektive Schwellenspannung zu ändern. Gate-Dielektrika mit verschiedenen Dielektrizitätskonstanten umfassen Oxid, Nitrid, zusammengesetztes Oxid-Nitrid, Tantalpentoxid (Ta2O5), Titanoxid (TiO) und dergleichen.
  • Dementsprechend können die Kombinationen verschiedener Gate-Arbeitsfunktionen und/oder verschiedener Gate-Dielektrizitätskonstanten oder -Dicken verwendet werden, um Schwellenspannungen für komplementäre oder nicht komplementäre Transistoren in einer integrierten Schaltung einzustellen oder festzulegen.
  • Wenngleich die vorliegende Erfindung mit mehreren Ausführungsformen beschrieben wurde, können Fachleuten verschiedene Änderungen und Modifikationen nahe liegen.

Claims (9)

  1. Verfahren zum Herstellen eines Halbleiterbauelements mit den folgenden Schritten: Isolieren eines ersten Bereichs (16) einer Halbleiterschicht von einem zweiten Bereich (18) der Halbleiterschicht (12), Bilden einer ersten bei Bedarf entfernbaren Gate-Struktur (26) eines ersten Transistors über dem ersten Bereich (16) der Halbleiterschicht (12), Bilden einer zweiten bei Bedarf entfernbaren Gate-Struktur (28) eines zweiten Transistors über dem zweiten Bereich (18) der Halbleiterschicht (12), Bilden einer Abdeckschicht (60) über dem ersten und dem zweiten Bereich (16, 18), Freilegen eines Abschnitts (62, 64) der ersten und der zweiten bei Bedarf entfernbaren Gate-Struktur (26, 28), Bilden einer zweiten bei Bedarf entfernbaren Gate-Abdeckung (66) über dem freigelegten Abschnitt (64) der zweiten bei Bedarf entfernbaren Gate-Struktur (28), Entfernen mindestens eines Teils der ersten bei Bedarf entfernbaren Gate-Struktur (26) und Bilden mindestens eines Teils einer ersten Gate-Struktur (70) des ersten Transistors an Stelle des entfernten Teils der ersten bei Bedarf entfernbaren Gate-Struktur (26).
  2. Verfahren nach Anspruch 1 mit den weiteren Schritten: Bilden einer ersten bei Bedarf entfernbaren Gate-Abdeckung (76) über einem freigelegten Abschnitt (78) der ersten Gate-Struktur, Entfernen der zweiten bei Bedarf entfernbaren Gate-Abdeckung (66) über der zweiten bei Bedarf entfernbaren Gate-Struktur (28), Entfernen mindestens eines Teils der zweiten bei Bedarf entfernbaren Gate-Struktur (28) und Bilden mindestens eines Teils der zweiten Gate-Struktur (80) des zweiten Transistors an Stelle des entfernten Teils der zweiten bei Bedarf entfernbaren Gate-Struktur (28).
  3. Verfahren nach Anspruch 2, wobei der Schritt des Bildens mindestens eines Teils der ersten Gate-Struktur (70) des ersten Transistors den Schritt des Bildens eines ersten Gate-Körpers (74) aus einem ersten Material aufweist und wobei der Schritt des Bildens mindestens eines Teils der zweiten Gate-Struktur (80) des zweiten Transistors den Schritt des Bildens eines zweiten Gate-Körpers (84) aus einem zweiten verschiedenen Material aufweist.
  4. Verfahren nach Anspruch 3, wobei der Schritt des Bildens des ersten Gate-Körpers (74) aus dem ersten Material das Bilden des ersten Gate-Körpers (74) aus einem Platin enthaltenden Material aufweist.
  5. Verfahren nach Anspruch 3 oder 4, wobei der Schritt des Bildens des zweiten Gate-Körpers (84) aus dem zweiten Material das Bilden des zweiten Gate-Körpers (84) aus einem Aluminium enthaltenden Material aufweist.
  6. Verfahren nach einem der Ansprüche 1 bis 5, wobei die Schritte des Bildens der ersten und der zweiten bei Bedarf entfernbaren Gate-Struktur (26, 28) jeweils die folgenden weiteren Schritte aufweisen: Bilden eines Puffersegments (30) über der Halbleiterschicht (12), um das Ätzen der Halbleiterschicht (12) während des Entfernens eines leicht ätzbaren Segments (32) der bei Bedarf entfernbaren Gate-Struktur zu verhindern, und Bilden des leicht ätzbaren Segments (32) der bei Bedarf entfernbaren Gate-Struktur über dem Puffersegment (30).
  7. Verfahren nach Anspruch 6, wobei der Schritt des Bildens des leicht ätzbaren Segments (32) das Bilden des leicht ätzbaren Segments (32) aus einem kein Nitrid enthaltenden Material aufweist.
  8. Verfahren nach Anspruch 6 oder 7, wobei der Schritt des Bildens der Abdeckschicht (60) über dem ersten und dem zweiten Bereich (16, 18) weiter die folgenden Schritte aufweist: Abscheiden der Abdeckschicht (60) mindestens bis zu einem Niveau der leicht ätzbaren Segmente (32) der ersten und der zweiten bei Bedarf entfernbaren Gate-Struktur (26, 28) und Planarisieren der Abdeckschicht (60) zum Freilegen der leicht ätzbaren Segmente (32) der ersten und der zweiten bei Bedarf entfernbaren Gate-Struktur (26, 28).
  9. Verfahren nach einem der Ansprüche 1 bis 8 mit den weiteren Schritten: Bilden einer Isolierschicht (40) über dem ersten und dem zweiten Bereich (16, 18), einschließlich der ersten und der zweiten bei Bedarf entfernbaren Gate-Struktur (26, 28), Entfernen eines Abschnitts der Isolierschicht (40) über dem ersten Bereich (16), um einen ersten Seitenwandisolator (42) um die erste bei Bedarf entfernbare Gate-Struktur (26) zu belassen, Bilden einer Source-Elektrode (44) und einer Drain-Elektrode (46) des ersten Transistors, Maskieren des ersten Bereichs (16), einschließlich der Source-Elektrode (44) und der Drain-Elektrode (46), Entfernen eines Abschnitts der Isolierschicht (40) über dem zweiten Bereich (18), um einen zweiten Seitenwandisolator (50) um die zweite bei Bedarf entfernbare Gate-Struktur (28) zu belassen, und Bilden einer Source-Elektrode (54) und einer Drain-Elektrode (56) des zweiten Transistors.
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