DE69929500T2 - Ferroelektrischer nichtflüchtiger Transistor und dessen Herstellungsverfahren - Google Patents

Ferroelektrischer nichtflüchtiger Transistor und dessen Herstellungsverfahren Download PDF

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    • H01L29/78391—Field effect transistors with field effect produced by an insulated gate the gate comprising a layer which is used for its ferroelectric properties

Description

  • Gebiet der Erfindung
  • Die Erfindung betrifft MOS-Transistoren, und spezieller betrifft sie einen MOS-Speichertransistor mit einer ferroelektrischen Schicht.
  • Hintergrund der Erfindung
  • Bekannte ferroelektrische Eintransistor-Bauteile können in zwei Bauteiletypen eingeteilt werden: Metall-Ferroelektrikum-Metall-Oxid-Halbleiter(MF-MOS)-Transistoren sowie Metall-Ferroelektrikum-Metall-Halbleiter(MFMS)-Transistoren. Die Strukturen derartige Bauteile sind in der 1 bzw. der 2 dargestellt.
  • Es wird zunächst auf die 1 Bezug genommen, in der ein MFMOS-Speichertransistor allgemein mit 10 dargestellt ist. Der Transistor 10 ist auf einem Siliciumsubstrat 12 aufgebaut. Der Transistor verfügt über einen Gatebereich 14, einen n+-Sourcebereich 16, einen n+-Drainbereich 18 sowie ein ferroelektrisches (FE) Schichtgate 20. Das Schichtgate 20 verfügt über eine untere Elektrode 22, eine FE-Schicht 24 und eine obere Elektrode 26. Eine Oxidisolierschicht 28 bedeckt die leitenden Teile des Transistors. Der fertiggestellte Transistor verfügt über eine Sourceelektrode 30, eine Schichtgateelektrode 32 und eine Drainelektrode 34. Wie es in der 2 dargestellt ist, ist ein MFMS-Speichertransistor 36 ähnlich wie der Transistor 10 aufgebaut, jedoch mit einer n–-Schicht 38 im Gatebereich 14.
  • Die Materialien, wie sie im FE-Stapel für die obere und die untere Elektrode bei bekannten ferroelektrischen Speichertransistoren verwendet werden, sind Pt, Ir, Zr, IrO, ZrO, oder Legierungen, die eines oder mehrere dieser Metalle enthalten. Um für einen korrekten Betrieb des fertiggestellten Bauteils zu sorgen, muss das Schichtgate genau geätzt werden, um die Seiten des ferroelektrischen Kondensators auszurichten. Obwohl Anlagen verfügbar sind, um ein derartiges Ätzen an Metallen auszuführen, handelt es sich beim Ätzen am besten um einen Sputterprozess, der nur partiell erfolgreich ist. Es ist nicht möglich, das Metall selektiv zu ätzen, ohne das Siliciumoxid und das Silicium in der Umgebung in einem Ausmaß zu schädigen, das akzeptierbar wäre, wobei es erforderlich ist, dass das Plasmaätzen des Schichtgates das umgebende Silicium und das Oxid mit Mengen als einigen wenigen zehn Nanometer verbraucht. Jeder Verbrauch über dieser Menge beeinträchtigt oder zerstört den normalen Betrieb des Speichertransistors.
  • US 5 384 729 offenbart ein Halbleiter-Speicherbauteil und ein Verfahren zum Herstellen desselben, bei dem ein Sourcebereich und ein Drainbereich in einem Halbleitersubstrat ausgebildet sind. Filme niedriger Dielektrizitätskonstante sind jeweils auf dem Sourcebereich und dem Drainbereich ausgebildet. Auf einem durch den Sourcebereich und den Drainbereich umgebenen Kanalbereich ist ein ferroelektrischer Film ausgebildet. Der ferroelektrische Film ist auf den Filmen strukturiert. So wird das Halbleitermaterial während der Herstellung nicht beschädigt, und die Effizienz der dielektrischen Polarisation ist verbessert.
  • Die Veröffentlichung 'Manufacturing Technique for High Density Radiation Hardened Ferroelectric Memories' von Dennis Adams und Donals Lampe offenbart ein Verfahren zum Einbauen ferroelektrischer Transistoren in selbstausgerichtete, durch Strahlung gehärtete integrierte Doppelmetall-Schaltkreise sehr großer Abmessungen (VLSICs), nachdem eine gesamte Hochtemperaturbearbeitung abgeschlossen wurde. Der Prozess gilt für einen Volumen-Doppelmetall-Silicium-CMOS, oder einen GaAs-Halbleiter oder die Silicium-auf-Saphir-Technologie. Es ist auch ein spezielles, charakteristisches Material für das ferroelektrische Speichergate möglich.
  • Zusammenfassung der Erfindung
  • Gemäß der Erfindung ist ein Verfahren zum Herstellen eines ferroelektrischen Speichertransistors unter Verwendung eines Lithografieprozesses mit einer Ausrichtungstoleranz δ geschaffen, das das Folgende umfasst: Bereitstellen eines Siliciumsubstrats zur Bildung einer ferroelektrischen Gateeinheit; Implantieren von Borionen zum Ausbilden einer p-Wanne im Substrat; Isolieren mehrerer Bauelementgebiete auf dem Substrat, Herstellen einer Fe-Gatestapel-Umgebungsstruktur; wobei es zum Herstellen der Fe-Gatestapel-Umgebungsstruktur gehört, eine PSG-Schicht durch CVD bei einer Temperatur zwischen ungefähr 300°C und 500°C mit einer Dicke zwischen ungefähr 100 nm und 300 nm über dem Bauteilgebiet abzuscheiden; und Abscheiden einer Oxid schicht über der PSG-Schicht mit einer Dicke zwischen ungefähr 20 nm bis 50 nm; Ätzen der Fe-Gatestapel-Umgebungsstruktur zum Ausbilden einer Öffnung mit einer Weite L1 zum Freilegen des Substrats in einem Gatebereich; Abscheiden, durch CVD, eines Oxids mit einer Dicke zwischen ungefähr 10 nm bis 40 nm über dem freigelegten Substrat; Herstellen eines Fe-Gatestapels mit einer unteren Elektrode, einem ferroelektrischen Material und einer oberen Elektrode über dem Gatebereich, wobei der Fe-Gatestapel über eine Weite L2 verfügt, mit L2 ≥ L1 + 2δ; Abscheiden einer ersten Isolierschicht über der Struktur; Implantieren von Arsen oder Phosphorionen zum Erzeugen eines Sourcebereichs und eines Drainbereichs; Tempern der Struktur; Abscheiden, durch CVD, einer zweiten Isolierschicht; und Metallisieren der Struktur; wobei es zum Tempern gehört, einen leicht dotierten Sourcebereich und einen leicht dotierten Drainbereich im Siliciumsubstrat unter dem PSG durch Erwärmen der Struktur auf eine Temperatur zwischen ungefähr 600°C und 1000°C für zwischen ungefähr 10 Minuten und 60 Minuten auszubilden.
  • Gemäß einer zweiten Erscheinungsform der Erfindung ist ein ferroelektrischen Speichertransistor mit Folgendem geschaffen: einem Siliciumsubstrat, in dem eine p-Wanne ausgebildet ist; einem Gatebereich, einem Sourcebereich und einem Drainbereich, die entlang der Oberfläche des Substrats ausgebildet sind; einer Fe-Gatestapel-Umgebungsstruktur mit einer Öffnung mit einer Weite L1 um den Gatebereich herum, und mit einer PSG-Schicht mit einer Dicke zwischen ungefähr 100 nm und 300 nm, die sich auf dem Substrat befindet, und einer Oxid-Deckschicht mit einer Dicke zwischen ungefähr 20 nm bis 50 nm über der PSG-Schicht; einem Fe-Gatestapel mit einer unteren Elektrode, einem ferroelektrischen Material und einer oberen Elektrode, der in der Fe-Gatestapel-Stapelstruktur ausgebildet ist und über eine Weite L2 verfügt, wobei L2 ≥ L1 + 2δ gilt, wobei δ die Ausrichtungstoleranz beim Lithografieprozess ist; einer ersten Isolierschicht, die über dem Fe-Gatestapel und dem Substrat ausgebildet ist; einer zweiten Isolierschicht, die über der ersten Isolierschicht ausgebildet ist; einer Sourceelektrode, die elektrisch mit dem Sourcebereich verbunden ist; einer Gateelektrode, die elektrisch mit dem Fe-Gatestapel verbunden ist; und einer Drainelektrode, die elektrisch mit dem Drainbereich verbunden ist; und einem leicht dotierten Sourcebereich zwischen dem Sourcebereich und dem Gatebereich sowie einem leicht dotierten Drainbereich zwischen dem Drainbereich und dem Gatebereich, wobei der leicht dotierte Sourcebereich und der leicht dotierte Drainbereich unter der PSG-Schicht liegen.
  • Bevorzugte Merkmale sind in den abhängigen Ansprüchen dargelegt.
  • Um die Erfindung besser verständlich zu machen, werden nun spezielle Ausführungsformen derselben unter Bezugnahme auf die beigefügten Zeichnungen beschrieben.
  • Kurze Beschreibung der Zeichnungen
  • 1 zeigt einen bekannten MFMOS-Speichertransistor.
  • 2 zeigt einen bekannten MFMS-Speichertransistor.
  • 3–5 zeigen aufeinanderfolgende Schritte bei der Herstellung eines gemäß der Erfindung aufgebauten MFMOS-Speichertransistors.
  • 6 zeigt einen fertiggestellten MFMOS-Speichertransistor, der gemäß der Erfindung aufgebaut ist.
  • 7–9 zeigen aufeinanderfolgende Schritte bei der Herstellung eines gemäß der Erfindung aufgebauten MFMS-Speichertransistors.
  • 10 zeigt einen fertiggestellten MFMS-Speichertransistor, der gemäß der Erfindung aufgebaut ist.
  • Detaillierte Beschreibung der bevorzugten Ausführungsform
  • Unter Bezugnahme auf die 3 wird nun ein Verfahren zum Herstellen eines MFMOS-Speichertransistors 40 gemäß der Erfindung beschrieben.
  • Mehrere gemäß der Erfindung aufgebaute Bauteile werden auf einem Siliciumwafer hergestellt, der entweder ein Substrat mit Abtrennung durch Implantation von Sauerstoff (SIMOX) oder ein Volumen-Siliciumsubstrat 42 sein kann. Der erste Schritt beim Herstellprozess besteht im Ausbilden von Bauteilgebieten für mehrere Strukturen durch Isolieren von Teilen des Wafers von benachbarten Bauteilgebieten. Dies kann durch Grabenbildung oder durch Implantieren isolierender Materialien erfolgen.
  • Der nächste Schritt ist die Ausbildung einer n-Wanne oder einer p-Wanne in den Bauteilgebieten. Beim hier angegebenen Beispiel wird eine p-Wanne 44 durch Implantation von Borionen, vorzugsweise bei einem Energiepegel von 30 keV bis 180 keF und einer Konzentration von 5,0 × 1011cm–2 bis 5,0 × 1013cm–2 im Substrat 42 ausgebildet. Im Substrat werden Oxidbereiche 45a, 45b ausgebildet, um für eine weitere Bauteilisolierung zu sorgen. Die Schwellenspannung wird durch Implantieren von BF2-Ionen bei einem Energiepegel von 10 keV bis 50 keV und einer Konzentration von 1,0 × 1012cm–2 bis 1,0 × 1013cm–2 eingestellt.
  • Gemäß weiterer Bezugnahme auf die 3 wird eine Schicht 46 aua Phosphorsilikat (PSG) mit einer Dicke zwischen 100 nm und 300 nm bei einer Temperatur zwischen 300°C und 500°C abgeschieden. Auf dem PSG wird eine Siliciumoxid-Deckschicht 48 mit einer Dicke zwischen 20 nm und 50 nm abgeschieden. Die Kombination aus der PSG-Schicht und der Siliciumoxid-Deckschicht wird hier, aus Gründen, die hier später ersichtlich werden, als FE-Gatestapel-Umgebungsstruktur bezeichnet. Eine Technik zum Abscheiden des PSG besteht im Einleiten von PH3-Gas in einen Gasstrom während eines Oxidabscheideprozesses. Das Phosphor nimmt die Form von Phosphorpentoxid (P2O5), das auch als Binärglas bekannt ist, ein. Das PSG sorgt für eine zusätzliche Feuchtigkeitssperre zwischen der Struktur und dem Substrat, es zieht bewegliche ionische Verunreinigungen an und hält diese fest, d.h. es führt einen Getterprozess aus, um die Verunreinigungen davon abzuhalten, zur Oberfläche der Struktur zu wandern, und es sorgt für verbesserte Flusseigenschaften.
  • Die Struktur wird mit einem Fotoresist beschichtet, und das PSG im Gatebereich wird durch Plasma geätzt, um in der FE-Gatestapel-Umgebungsstruktur eine Öffnung 50 mit einer Weite L1 auszubilden. Der Ätzprozess wird gestoppt, bevor das Silicium darunter entfernt wird. Dann wird der Fotoresist entfernt, was zur in der 3 dargestellten Struktur führt.
  • Durch CVD wird eine Schicht eines Niedertemperaturoxids 52 mit einer Dicke zwischen 10 nm und 40 nm abgeschieden. Diese Schicht wird durch Plasma auf das Niveau des Siliciumsubstrats geätzt. Die Struktur wird nass gereinigt, und das Silicium wird ausreichend geätzt, um jegliches Silicium zu beseitigen, das während des Plasmaätzprozesses geschädigt wurde.
  • Der freigelegte Gatebereich wird dadurch oxidiert, dass er während eines Erwärmens auf eine Temperatur zwischen 700°C und 900°C einer Sauerstoffatmosphäre ausgesetzt wird. Auf dem Substrat 42 verbleiben zwei Abschnitte der PSG-Schicht 46 und der Oxid-Deckschicht 48. Die Oxidschichten 52 und die verbliebenen Teile der Oxid-Deckschicht 48 vereinigen sich zu einer einzelnen Oxidschicht 52.
  • An diesem Punkt kann die Herstellung der ferroelektrischen Gateeinheit beginnen.
  • Es wird nun auf die 4 Bezug genommen, in der ein FE-Gatestapel allgemein mit 54 gekennzeichnet ist, wobei er über eine untere Elektrode 56, ein ferroelektrisches (FE) Material 58 und eine obere Elektrode 60 verfügt. Der Aufbau des FE-Gatestapels 54 beginnt mit der Abscheidung der unteren Elektrode auf der Oxidschicht 52. Die untere Elektrode 52 kann aus Pt, oder Ir, einer Pt/Ir-Legierung oder einem anderen geeigneten leitenden Material hergestellt werden. Die Dicke dieses Metalls beträgt 20 nm bis 100 nm.
  • Als Nächstes wird das FE-Material 58 durch chemische Dampfabscheidung (CVD) abgeschieden. Das FE-Material kann ein beliebiges der folgenden sein: Pb(Zr,Ti)O3(PZT), PLZT, SrBi2Ta2O9(SBT), Pb5Ge3O11, BaTiO3, oder LiNbO3. Die bevorzugten Verbindungen sind, in ihrer Vorzugsreihenfolge: Pb5Ge3O11, SBT und PZT. Die meisten experimentellen Arbeiten auf dem Gebiet von FE-Gateeinheiten erfolgten an PZT-Verbindungen. Das FE-Material 58 wird mit einer Dicke von 100 nm bis 400 nm abgeschieden.
  • Dann wird die obere Elektrode 60 auf dem FE-Material hergestellt. Die obere Elektrode kann aus denselben Materialien wie die untere Elektrode mit einer Dicke von 20 nm bis 200 nm hergestellt werden.
  • Die Struktur wird mit einem Fotoresist beschichtet. Der ferroelektrische Gatestapel wird, gemeinsam mit dem PSG 46 und dem Oxid 52 darunter, mit Plasma bis auf das Niveau des Siliciumsubstrats 42 geätzt. Die Breite des ferroelektrischen Stapels beträgt L2, wobei L2 ≥ L1 + 2δ gilt, wobei δ die Ausrichtungstoleranz des Lithografieprozesses ist.
  • Es wird nun auf die 5 Bezug genommen, gemäß der TiO2 oder Siliciumnitrid mit einer Dicke zwischen 10 nm und 50 nm abgeschieden wird, um eine erste Isolierschicht 62 zu bilden. In die Struktur werden Arsenionen mit einer Energie zwischen 30 keV und 80 keV und einer Konzentration von 1,0 × 1015cm–2 bis 1,0 × 1016cm–2 implantiert, um einen n+-Sourcebereich 64 und einen n+-Drainbereich 66 auszubilden. Die Struktur wird bei einer Temperatur zwischen 600°C und 1000°C zwischen ungefähr 10 Minuten und 60 Minuten getempert. Während des Temperungsprozesses diffundiert Phosphor aus dem PSG in das Siliciumsubstrat, um einen leicht dotierten Sourcebereich 68 und einen leicht dotierten Drainbereich 70 zu bilden, was zur in der 5 dargestellten Struktur führt.
  • Durch CVD wird ein Passivierungsoxid oder eine zweite Isolierschicht 72, abgeschieden. Die Struktur wird mit einem Fotoresist beschichtet und einem Kontaktätzvorgang unterzogen, um Bereiche auszubilden, die die Elektroden für den Transistor aufnehmen. Dann wird die Struktur metallisiert, um eine Sourceelektrode 74, eine Gateelektrode 76 und eine Drainelektrode 78 auszubilden, was zur in der 6 dargestellten fertiggestellten Struktur führt.
  • Für MFMS-Speichertransistoren ist der Prozess ähnlich demjenigen für MFMOS-Speichertransistoren. Nun wird unter Bezugnahme auf die 7 der Prozess zum Aufbauen eines MFMS-Speichertransistors 80 beschrieben.
  • Wie im Fall des MFMOS-Speichertransistors 40 werden mehrere gemäß der Erfindung aufgebaute Bauteile auf einem Siliciumwafer, bei dem es sich entweder um ein Substrat mit Abtrennung durch Implantation von Sauerstoff (SI-MOX) oder ein volumenmäßiges Siliciumsubstrat 82 handeln kann, hergestellt. Der erste Schritt beim Herstellprozess besteht in dem Ausbilden der Bauteilgebiete für mehrere Strukturen durch Isolieren von Teilen des Wafers gegen benachbarte Bauteilgebiete. Dies kann durch Grabenbildung oder Implantieren isolierender Materialien erfolgen.
  • Der nächste Schritt besteht im Ausbilden einer n-Wanne oder einer p-Wanne in den Bauteilgebieten. Beim hier angegebenen Beispiel wird im Substrat 82 durch Implantieren von Borionen, vorzugsweise mit einem Energiepegel von 30 keV bis 180 keV und einer Konzentration von 5,0 × 1011cm–2 bis 5,0 × 1013cm–2 eine p-Wanne 84 ausgebildet. Im Substrat werden Oxidbereiche 85a, 85b ausgebildet, um für eine weitere Bauteilisolierung zu sorgen.
  • Zum nächsten Schritt gehört das Implantieren von Phosphorionen, vorzugsweise mit einem Energiepegel von 5 keV bis 40 keV und einer Konzentration von 5,0 × 1011cm–2 bis 1,0 × 1013cm–2, um in den obersten 20 nm bis 100 nm des Siliciumsubstrats 82 eine n–-Schicht 86 auszubilden. Hierin unterscheidet sich der Prozess von dem, der zum Herstellen des MFMOS-Speichertransistors 40 verwendet wurde. Eine Schicht 87 aus Phosphorsilikatglas (PSG) wird mit einer Dicke zwischen 100 nm bis 300 nm bei einer Temperatur zwischen 300°C und 500°C abgeschieden. Auf dem PSG wird eine Siliciumoxid-Deckschicht 88 mit einer Dicke zwischen 20 nm und 50 nm abgeschieden. Die Kombination aus der PSG-Schicht und der Siliciumoxid-Deckschicht wird hier als FE-Gatestapel-Umgebungsstruktur bezeichnet.
  • Die Struktur wird mit einem Fotoresist beschichtet, und das Oxid im Gatebereich wird durch Plasma geätzt, um in der FE-Gatestapel-Umgebungsstruktur eine Öffnung 90 mit einer Weite L1 auszubilden. Der Ätzprozess wird gestoppt, bevor das Silicium darunter entfernt wird. Dann wird der Fotoresist entfernt, was zur in der 7 dargestellten Struktur führt.
  • Durch CVD wird eine Schicht eines Niedertemperaturoxids mit einer Dicke zwischen 10 nm und 40 nm, in Verbindung mit der Oxid-Deckschicht 88 abgeschieden. Diese Schicht wird durch Plasma bis auf das Niveau des Siliciumsubstrats geätzt. Die Struktur wird nass gereinigt, und das Silicium wird nur dazu ausreichend geätzt, dass jegliches Silicium entfernt wird, das während des Plaamaätzprozesses geschädigt wurde.
  • An diesem Punkt kann die Herstellung der ferroelektrischen Gateeinheit beginnen. Es wird nun auf die 8 Bezug genommen, in der ein FE-Gatestapel allgemein mit 94 gekennzeichnet ist, wobei er über eine untere Elektrode 96, ein ferroelektrisches (FE) Material 98 und eine obere Elektrode 100 verfügt. Der Aufbau des FE-Gatestapels 94 ist derselbe, wie er bereits beschrieben wurde.
  • Die Struktur wird mit einem Fotoresist beschichtet. Der ferroelektrische Gatestapel 94 wird mit Plasma bis auf das Niveau des Siliciumsubstrats 82 geätzt. Die Breite des ferroelektrischen Stapels beträgt L2, wobei L2 L1 + 2δ gilt, und wobei 6 die Ausrichtungstoleranz des Lithografieprozesses ist.
  • Es wird nun auf die 9 Bezug genommen, gemäß der TiO2 oder Siliciumnitrid mit einer Dicke zwischen 10 nm und 50 nm abgeschieden wird, um eine erste Isolierschicht 102 auszubilden. In die Struktur werden Arsenionen mit einer Energie zwischen 30 keV und 80 keV und einer Konzentration von 1,0 × 1015cm–2 bis 1,0 × 1016cm–2 implantiert, um einen n+-Sourcebereich 104 und einen n+-Drainbereich 106 auszubilden. Die Struktur, mit einer PSG-Schicht, wird bei einer Temperatur zwischen 600°C und 1000°C für zwischen 10 Minuten und 60 Minuten getempert, was zur in der 9 dargestellten Struktur führt.
  • Durch CVD wird ein Passivierungsoxid, oder eine zweite Isolierschicht 112, abgeschieden. Die Struktur wird mit einem Fotoresist beschichtet und durch Kontaktätzen geätzt, um Gebiete zum Aufnehmen der Elektroden für den Tran sistor auszubilden. Dann wird die Struktur metallisiert, um eine Sourceelektrode 114, eine Gateelektrode 116 und eine Drainelektrode 118 herzustellen, was zur in der 10 dargestellten fertiggestellten Struktur führt.
  • Obwohl eine bevorzugte Ausführungsform der Erfindung, und eine Variation derselben, offenbart wurden, ist es zu beachten, dass innerhalb des Schutzumfangs der beigefügten Ansprüche weitere Variationen und Modifizierungen daran ausgeführt werden können.

Claims (11)

  1. Verfahren zum Herstellen eines ferroelektrischen Speichertransistors (40) unter Verwendung eines Lithografieprozesses mit einer Ausrichtungstoleranz 6, umfassend: – Bereitstellen eines Siliciumsubstrats (42) zur Bildung einer ferroelektrischen Gateeinheit; – Implantieren von Borionen zum Ausbilden einer p-Wanne (44) im Substrat (42); – Isolieren mehrerer Bauelementgebiete (45a, 45b) auf dem Substrat (42), – Herstellen einer Fe-Gatestapel(54)-Umgebungsstruktur; – wobei es zum Herstellen der Fe-Gatestapel-Umgebungsstruktur gehört, eine PSG-Schicht (46) durch CVD bei einer Temperatur zwischen ungefähr 300°C und 500°C mit einer Dicke zwischen ungefähr 100 nm und 300 nm über dem Bauteilgebiet abzuscheiden; und – Abscheiden einer Oxidschicht (48) über der PSG-Schicht (46) mit einer Dicke zwischen ungefähr 20 nm bis 50 nm; – Ätzen der Fe-Gatestapel-Umgebungsstruktur (54) zum Ausbilden einer Öffnung (50) mit einer Weite L1 zum Freilegen des Substrats in einem Gatebereich; – Abscheiden, durch CVD, eines Oxids mit einer Dicke zwischen ungefähr 10 nm bis 40 nm über dem freigelegten Substrat (42); – Herstellen eines Fe-Gatestapels mit einer unteren Elektrode (56), einem ferroelektrischen Material (58) und einer oberen Elektrode (60) über dem Gatebereich, wobei der Fe-Gatestapel (54) über eine Weite L2 verfügt, mit L2 ≥ L1 + 2δ; – Abscheiden einer ersten Isolierschicht über der Struktur; – Implantieren von Arsen oder Phosphorionen zum Erzeugen eines Sourcebereichs (64) und eines Drainbereichs (66); – Tempern der Struktur (42); – Abscheiden, durch CVD, einer zweiten Isolierschicht; und – Metallisieren der Struktur; – wobei es zum Tempern gehört, einen leicht dotierten Sourcebereich und einen leicht dotierten Drainbereich im Siliciumsubstrat unter der PSG-Schicht durch Erwärmen der Struktur auf eine Temperatur zwischen ungefähr 600°C und 1000°C für zwischen ungefähr 10 Minuten und 60 Minuten auszubilden.
  2. Verfahren nach Anspruch 1, bei dem es zum Herstellen der Fe-Umgebungsstruktur (54) gehört, Phosphorionen mit einem Energiepegel von 5 keV bis 40 keV und einer Konzentration von 5,0 × 1011cm–2 und 1,0 × 1013cm–2 zu implantieren, um in den oberen 20 nm bis 100 nm des Siliciumsubstrats (42) eine n-Schicht auszubilden.
  3. Verfahren nach Anspruch 2, bei dem es zum Tempern gehört, die Struktur auf eine Temperatur zwischen 500°C bis 700°C für zwischen ungefähr 20 Minuten und 100 Minuten zu erhitzen.
  4. Verfahren nach Anspruch 1, bei dem es zum Herstellen des Fe-Gatestapels (54) gehört, eine untere Elektrode (56) mit einer Dicke zwischen ungefähr 10 nm und 40 nm abzuscheiden, das ferroelektrische Material (58) mit einer Dicke zwischen ungefähr 100 nm bis 400 nm abzuscheiden, und die obere Elektrode (60) mit einer Dicke zwischen ungefähr 10 nm bis 40 nm abzuscheiden.
  5. Verfahren nach Anspruch 4, bei dem es zum Abscheiden der unteren (56) und der oberen (60) Elektrode gehört, ein Material abzuscheiden, das aus der aus Pt, Ir und einer Pt/Ir-Legierung bestehenden Gruppe entnommen ist.
  6. Verfahren nach Anspruch 4, bei dem es zum Abscheiden des ferroelektrischen Materials (58) gehört, eine Fe-Schicht aus einem Material abzuscheiden, das aus der aus Pb(Zr, Ti)O3(PZT), PLZT, SrBi2Ta2O9(SBT), Pb5Ge3O11, BaTiO3 und LiNbO3 bestehenden Gruppe entnommen ist.
  7. Ferroelektrischer Speichertransistor (40) mit: – einem Siliciumsubstrat (42), in dem eine p-Wanne ausgebildet ist; – einem Gatebereich, einem Sourcebereich und einem Drainbereich, die entlang der Oberfläche des Substrats ausgebildet sind; – einer Fe-Gatestapel-Umgebungsstruktur (54) mit einer Öffnung (50) mit einer Weite L1 um den Gatebereich herum, und mit einer PSG-Schicht (46) mit einer Dicke zwischen ungefähr 100 nm und 300 nm, die sich auf dem Substrat (42) befindet, und einer Oxid-Deckschicht (48) mit einer Dicke zwischen ungefähr 20 nm bis 50 nm über der PSG-Schicht (46); – einem Fe-Gatestapel mit einer unteren Elektrode (56), einem ferroelektrischen Material (58) und einer oberen Elektrode (60), der in der Fe-Gatestapel-Stapelstruktur (54) ausgebildet ist und über eine Weite L2 verfügt, wobei L2 ≥ L1 + 2δ gilt, wobei δ die Ausrichtungstoleranz beim Lithografieprozess ist; – einer ersten Isolierschicht, die über dem Fe-Gatestapel und dem Substrat (42) ausgebildet ist; – einer zweiten Isolierschicht (72), die über der ersten Isolierschicht ausgebildet ist; – einer Sourceelektrode, die elektrisch mit dem Sourcebereich verbunden ist; – einer Gateelektrode, die elektrisch mit dem Fe-Gatestapel verbunden ist; und – einer Drainelektrode, die elektrisch mit dem Drainbereich verbunden ist; und – einem leicht dotierten Sourcebereich (68) zwischen dem Sourcebereich (64) und dem Gatebereich sowie einem leicht dotierten Drainbereich (70) zwischen dem Drainbereich (66) und dem Gatebereich, wobei der leicht dotierte Sourcebereich (68) und der leicht dotierte Drainbereich (70) unter der PSG-Schicht (46) liegen.
  8. Transistor nach Anspruch 7, bei dem die Fe-Gatestapel-Umgebungsstruktur (54) über eine n-Schicht in den oberen 20 nm bis 100 nm des Siliciumsubstrats (42) verfügt.
  9. Transistor nach Anspruch 7, bei dem der Fe-Gatestapel über eine untere Elektrode mit einer Dicke zwischen ungefähr 10 nm bis 40 nm, eine ferroelektrische Schicht mit einer Dicke zwischen ungefähr 100 nm bis 400 nm und eine obere Elektrode mit einer Dicke zwischen ungefähr 10 nm bis 40 nm verfügt.
  10. Transistor nach Anspruch 9, bei dem die untere und die obere Elektrode aus einem Material bestehen, das der aus Pt, Ir und einer Pt/Ir-Legierung bestehenden Gruppe entnommen ist.
  11. Transistor nach Anspruch 9, bei dem die ferroelektrische Schicht aus einem Material besteht, das aus der aus Pb(Zr, Ti)O3(PZT), PLZT, SrBi2Ta-2O9(SBT), Pb5Ge3O11, BaTiO3 und LiNbO3 bestehenden Gruppe entnommen ist.
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