DE69936626T2

DE69936626T2 - Kanalkodierung und -dekodierung für ein kommunikationssystem

Info

Publication number: DE69936626T2
Application number: DE69936626T
Authority: DE
Inventors: Jae-Yeol Kunpo KIM; Chang-Soo Sungnam PARK; Hee-Won Kang; Jun-Jin Kong; Jong-Seon Sungnam NO; Kyeong-Cheol Yang
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1998-08-06
Filing date: 1999-08-06
Publication date: 2008-05-21
Anticipated expiration: 2019-08-07
Also published as: JP2002522943A; BR9906668A; US6487693B1; CN1274485A; RU2190929C2; EP1018220B1; WO2000008767A1; CN1509093A; EP1018220A1; CN1156983C; DE69936626D1

Description

Die vorliegende Erfindung bezieht im Allgemeinen auf ein Kommunikationssystem, welches Daten auf eine Basis von Rahmen-Einheiten verarbeitet, und im Speziellen auf eine Kanalkodiervorrichtung und ein Verfahren für diese.
In Kommunikationssystemen für das Verarbeiten von Sprach-, Zeichen-, Bild- und Videosignalen werden die Daten im Allgemeinen auf einer Basis von Rahmeneinheiten übertragen. Ein Rahmen ist definiert als ein grundlegendes Zeitgebungsintervall in dem System. Des Weiteren sollte ein Kanalkodierer für Fehlerkorrektur, in einem System für das Kommunizieren solcher Rahmendaten, die Daten ebenso in der Basis von Rahmeneinheiten kodieren. In diesem Fall führt der Kanalkodierer Zero-Tail-Biting durch, um das Ende eines jeden Rahmens anzuzeigen, so dass ein Dekodierer effizient die Rahmen unter Benutzung dieser Information dekodieren kann. Kodierer-End-Bits (encoder tail bits) repräsentieren eine festgelegte Sequenz von Bits, welche an das Ende eines Datenrahmens hinzugefügt wird, um den Konvolutionskodierer in einen bekannten Zustand zu bringen. Ein IS-95-System benutzt typischerweise einen nicht rekursiven systemischen Konvolutionskodierer, welcher eine Sequenz von Nullen (0) Bits an das Ende eines jeden Rahmens hinzufügt, entsprechend der Zahl von Delays (Verzögerungsvorrichtungen), um die Rahmentermination zu implementieren. Jedoch kann ein rekursiver systemischer Kodierer, im Gegensatz zu den nicht rekursiven systemischen Konvolutionskodierern, die Null-Bits an das Ende des Rahmens hinzufügen, um die Rahmentermination zu implementieren, weil die Eingabebits zurückgeführt zu den Delays werden.
1 illustriert ein Blockdiagramm eines konventionellen parallelen Turbokodierers, welcher in dem US-Patent Nr. 5,446,747 (Berrou) offenbart ist. Der Kodierer der 1 ist ein Typ einen konventionellen rekursiven systemischen Kodierers. Der Turbokodierer kodiert einen N-Biteingaberahmen in Paritätssymbole unter Benutzung von zwei einfachen Teil-Kodierern (constituent encoders) und kann so ausgebildet sein, um entweder eine parallele oder eine serielle Struktur aufzuweisen. Zusätzlich benutzt der Turbokodierer der 1 rekursive systemische Konvolutionscodes als die Komponentencodes.
Der Turbokodierer der 1 beinhaltet einen Interleaver 120, welcher zwischen einem ersten Komponentenkodierer 110 und einem zweiten Komponentenkodierer 130 angeordnet ist. Der Interleaver 120 hat die gleiche Größe als Rahmenlänge, N, der Eingabedatenbits und ordnet die Reihenfolge der an den zweiten Komponentenkodierer 130 ein gegebenen Datenbits um, um die Korrelation zwischen den Ausgaben der ersten und zweiten Kodierer zu verringern.
Der erste Teilkodierer 110 kodiert die eingegebenen Datenbits und der Interleaver 120 interleavt (oder ordnet um) die Bits in den Eingabedatenstrom gemäß einer vorgegebenen Regel, so dass Fehler in der Datenfolge, welche durch den Kanal eingeführt werden, in zufällige Fehler umgewandelt werden. Der zweite Teilkodierer 130 kodiert die Ausgabe des Interleavers 120.
2 ist ein Diagramm, welches ein Terminationsschema in den rekursiven systemischen Konvolutionskodierer der 1 zeigt. Für detaillierte Informationen sei auf D. Divsalar und F. Pollara, "On the Design of Turbo Codes", TDA Progress Report 42–123, 15. November 1995, verwiesen. Hier wird angenommen, dass die Rahmendaten, welche den ersten und zweiten Teilkodierer 110 und 130 eingegeben werden, 20 Bitdaten sind. In 2 bezeichnen D1–D4 die Verzögerungseichrichtungen (Delays) und XOR1–XOR6 bezeichnen Exklusiv-ODER-Gatter.
In Bezug auf 2 wird das Kodieren gemäß der folgenden Schritte durchgeführt. Ein Schalter (SWitch) SW1 wird in der "EIN"-Position und ein Schalter SW2 wird in der "AUS"-Position belassen. Dann werden 20 Bit-Eingaberahmendaten auf die Delays D1–D4 sequenziell angewendet und eklusiv-geODERt durch die Exklusiv-ODER-Gatter XOR1–XOR6, und somit werden kodierte Bits an den Ausgang des Exklusiv-ODER-Gatters XOR6 ausgegeben. Wenn die 20 Datenbits sämtlich auf diese Weise kodiert sind, wird für die Rahmenterminierung der Schalter SW1 auf "AUS" geschaltet und der Schalter SW2 wird auf "EIN" geschaltet. Dann exklusiv-verODERn die Exklusiv-ODER-Gatter XOR1–XOR4 die ausgegebenen Datenbits der Delays und der entsprechenden rückgeführten Datenbits, jeweilig, und geben dabei Null-Bits aus. Die resultierenden Null-Bits werden wieder in die Delays D1–D4 eingegeben und in diesen gespeichert. Diese Null-Bits, welche in die Delays D1–D4 eingegeben werden, werden zu Endbits (tail bits), welche auf einem Multiplexer angewendet werden.
Der Multiplexer multiplext die kodierten Datenbits und die Endbits, welche von dem Teilkodierer ausgegeben wurde. Die Anzahl der erzeugten Endbits hängt von der Zahl der Delays ab, welche in den Teilkodierern 110 und 130 enthalten sind. Das Terminationsschema der 2 erzeugt vier Endbits pro Rahmen plus zusätzliche kodierte Bits, welche für jedes der entsprechenden Endbits erzeugt wurden und erhöhen hier unerwünschter weise die Gesamtzahl der letztlich kodierten Bits, welches zu einer Verringerung der Bitrate führt. Das heißt, wenn die Bitrate definiert ist als: Bitrate = (die Zahl der Eingabedatenbits)/(die Zahl von ausgegebenen Datenbits),weist ein Teilkodierer, welcher die Struktur der 2 hat, eine Bitrate auf von Bitrate = (die Zahl der eingegebenen Datenbits)/{(die Zahl der kodierten Datenbits) + (die Zahl der Endbits) + (die Zahl der kodierten Bits für die Endbits)}.
Demnach wird die Bitrate in 2 20/28, da die Rahmendaten aus 20 Bits bestehen und die Zahl der Delays gleich 4 ist.
Es ist deshalb klar, dass die Leistungsfähigkeit des rekursiven systemischen Konvolutionskodierers von dem Verfahren des Nachziehens (tailing) abhängt, weil es schwierig ist, Turbocodes perfekt nachzuziehen (tail).
He, Costello, Huang, Stevenson: "On the Application of Turbo Codes to the Robust Transmission of Compressed Images", Proceedings of the International Conference an Image Processing, IEEE, 26.–29. Oktober 1997, Bd. 3, Seiten 559–562 bezieht sich auf die Anwendung von Turbocodes auf die robuste Übertragung von komprimierten Bildern. In dem Sender wird ein eingegebenes Bild zuerst durch den Quellkodierer unter Benutzung des JPEG-Bildkompressionsstandards komprimiert. Dann werden Reed-Solomon-Codes benutzt, um die Kopfzeileninformation zu schützen. Die codierten Kopfzeilen werden in den Entropie-kodierten Bild-Körper interleavt. Die neuerlich kodierte Repräsentation wird unter Benutzung eines Turbocodes der Rate 1/2 mit der Beschränkungslänge (constrained length) 5 kodiert. Der Turbodekodierer interpretiert den empfangenen verrauschten Bitstrom unter Benutzung eines MAP-Algorithmus. Nach vielen Iterationen erreicht die Performance normalerweise einen Grenzwert. Nach einigen Iterationen des Turbodekodierens wurde der Reed-Solomon-Code dekodiert und jene Bits, welche bekannterweise mit hoher Wahrscheinlichkeit korrekt sind, werden in nachfolgende Turbodekodieriterationen zurückgeführt. Nach einigen weiteren Iterationen des Turbodekodierens wird der gleiche Prozess für andere Reed-Solomon-Codeworte wiederholt.
Narayanan, Stüber: "Selective Serial Concatenation of Turbo Codes", IEEE Communications Letters, Bd. 1, Nr. 5, September 1997, Seiten 136–139 bezieht sich auf die selektive serielle Konkatenation von Turbocodes. Turbocodes bieten inhärent einen ungleichen Fehlerschutz, weil nur bestimmte Bitpositionen durch die dominanten Fehlerereignisse beeinflusst werden. Es folgt, dass der Bitfehlerratenfluss unter Benutzung eines konkatenierten BSH-Turbocodes reduziert werden kann, wobei der äußere BCH-Code nur eine kleine Zahl von fehleranfälligen Bitpositionen schützt.
Burkert, Hagenauer: "Improving Channel Coding of the ETSI- and MPEG-Satellite Transmission Standards", GLOBECOM'97, IEEE Global Telecommunications Conference, 3.–8. November 1997, Seiten 1539–1542 bezieht sich auf das Verbessern der Kanalkodierung des ETSI- und MPEG-Satellitenübertragungsstandards. Das Dekodieren des konkatenierten Codes beginnt mit iterativen Turbodekodieren des inneren Codes. Ein äußerer Dekodierer versucht die Codeworte des äußeren Blockcodes zu dekodieren. Sobald der Dekodierer benutzt wird, und einen erfolgreichen Dekodierversuch unternimmt, hört dieser mit dem Kodieren auf und versorgt den inneren Turbodekodierer mit einer Zuverlässlichkeitsinformation. Dann startet der innere Dekodierer das Dekodieren erneut unter Benutzung der Zuverlässigkeitsinformation, welche von dem äußeren Dekodierer rückgeführt wurde.
Berrou et al., "Near Shannon limit error-correcting coding and decoding: turbo codes (1)", Proceedings of the international conference an communications (ICC), Genf, IEEE, 23.05.1993, Seiten 1067–1070 offenbart einen Turbokodierer als ein Kanaldekodiergerät. In dem Abschnitt des Dekodierschemas für parallele Konkatinationscodes wird das Dekodieren mit einem Rückführkreis beschrieben. In 3B benutzt ein Dekodierschema die extrinsische Information, welche durch den zweiten Dekodierer in einem Rückführkreis erzeugt wurde. Der erste Dekodierer erhält zusätzliche redundante Informationen, welche durch den zweiten Dekodierer in dem vorherigen Dekodierschritt erzeugt wurde. 3B zeigt des Weiteren den ersten und zweiten Dekodierer, welche durch einen Interleaver verbunden sind. Der zweite Dekodierer ist gefolgt durch zwei Interleaver, der erste Interleaver ist Bestandteil des Rückführkreises, der zweite Deinterleaver wird gefolgt von einem Hard Decision-Element, welches die Ausgabe des Dekodierers bildet. Ein Demultiplexer ist in dem linken unteren Teil der 3B gezeigt.
Es ist die Aufgabe der vorliegenden Erfindung, eine Vorrichtung und ein Verfahren für das Durchführen von Kanalkodierung/Dekodierung unter Benutzung einer Rahmenstruktur, in welcher vorbestimmte Bits eingefügt werden, in einem rekursiven systematischen Kodierer für ein Kommunikationssystem zur Verfügung zu stellen.
Diese Aufgabe ist gelöst durch den Gegenstand der unabhängigen Ansprüche.
Bevorzugte Ausführungsformen sind in den abhängigen Ansprüchen beschrieben.
Es ist ein Aspekt der vorliegenden Erfindung, eine rekursive systemische Kanalkodiervorrichtung und Verfahren für das Einfügen von Bits, welche einen spezifischen Wert aufweisen, in Rahmendaten an vordefinierte Positionen vor dem Kanalkodieren, zur Verfügung stellen.
Es ist ein weiterer Aspekt der vorliegenden Erfindung, eine Kanaldekodiervorrichtung und Verfahren für das Dekodieren von kanalkodierten Daten, welche von einem Kanalkodierer übertragen werden, zur Verfügung zu stellen, wobei die Bits, welche bestimmte Werte haben, an vorbestimmte Positionen der Rahmendaten während des Kanalkodierens eingefügt wurden.
Es ist noch ein weiterer Aspekt der vorliegenden Erfindung, ein Verfahren und eine Vorrichtung für das Einfügen von Bits, welche einen bestimmten Wert haben, an spezifische Symbolpositionen von kanalkodierten Symbolen zur Verfügung zu stellen, und das Durchführen von Soft-Decision-Dekodierens unter Benutzung des Bits, welches den bestimmten Wert hat, um die Leistungsfähigkeit des Kanaldekodierens zu steigern.
Hierzu wird eine Kanaldekodiervorrichtung für einen Empfänger zur Verfügung gestellt, welcher Symbole empfängt, welche durch das Einfügen von mindestens einem spezifischen Bit in Rahmendaten an eine vorbestimmte Position kodiert wurden. Die Kanaldekodiervorrichtung beinhaltet eine Symboleinfügeeinrichtung (kurz: Symboleinfüger), welches die Symbole empfängt für das Einfügen eines Symboles, welches einen spezifischen Wert hat, an eine vorbestimmte spezifische Biteinfügeposition und Ausgeben der empfangenen Symbole an anderen Positionen; und einen Dekodierer für das Dekodieren von Symbolen, welches von dem Symboleinfüger ausgegeben wurden.
Im Speziellen beinhaltet die Kanaldekodiereinrichtung einen Demultiplexer, welcher die Symbole empfängt für das Demultiplexen der empfangenen Symbole in ein Datensymbol, ein erstes Paritätssymbol und ein zweites Paritätssymbol; einen Symboleinfüger für das Einfügen eines Symboles, welches einen spezifischen Wert hat, an einer vorbestimmte spezifische Biteinfügeposition des Datensymboles und Ausgeben des empfangenen Symboles an anderen Positionen; einen ersten Dekodierer für das Durchführen einer Soft-Decision für das Datensymbol, welches von dem Symboleinfüger ausgegeben wurde und das erste Paritätssymbol, um ein erstes dekodiertes Symbol zu erzeugen; einen ersten Interleaver für das Interleaven der Ausgabe des ersten Dekodierers; einen zweiten Dekodierer für das Durchführen einer Soft-Decision für das erste dekodierte Symbol, welches von dem ersten Interleaver ausgegeben wurde und das zweite Paritätssymbol, um ein zweites dekodiertes Symbol zu erzeugen; ein Hard-Decision-Element für das Durchführen einer Hard-Decision für die zweiten dekodierten Daten; und einen ersten Deinterleaver für das Deinterleaven einer Ausgabe des Hard-Decision-Elementes.
Ein Kanaldekodierverfahren für einen Empfänger, welcher Symbole empfängt, welche durch das Einfügen von mindestens einem spezifischen Bit in Rahmendaten an eine vorbestimmte Position kodiert wurde, wird zur Verfügung gestellt. Das Kanaldekodierverfahren beinhaltet die Schritte von: Empfangen des Symboles, Einfügen eines Symboles, welches einen spezifischen Wert hat, an eine vorbestimmte spezifische Biteinfügeposition und Ausgeben der empfangenen Symbole an andere Positionen; und Dekodieren der empfangenen Symbole unter Benutzung des eingefügten Symboles, welches den spezifischen Wert aufweist.
Im Speziellen beinhaltet das Kanaldekodierverfahren die Schritte von a) Empfangen des Symbols und Demultiplexen des empfangenen Symbols in ein Datensymbol, ein erstes Paritätssymbol und eine zweites Paritätssymbol; b) Einfügen eines Symbols, welches einen spezifischen Wert hat an eine vorbestimmte spezifische Biteinfügeposition des Datensymbols und Ausgeben des empfangenen Symbols an anderen Positionen; c) Durchführen einer Soft-Decision für das Datensymbol, in welches das Symbol, welches den spezifischen Wert hat, eingefügt wurde, und des ersten Paritätssymbols, um ein erstes dekodiertes Symbol zu erzeugen; d) Interleaven des ersten dekodierten Symbols; e) Durchführen einer Soft-Decision für das interleavte erste dekodierte Symbol und des zweiten Paritätssymbols, um ein zweites dekodiertes Symbol zu erzeugen; f) Deinterleaven des zweiten dekodierten Symbols; g) Initialisieren eines korrespondierenden Symbols des deinterleavten zweiten Symbols auf den spezifischen Wert an einer Einfügeposition und Rückkehr zu Schritt c), um die Schritte c) bis e) zu wiederholen; h) nach Beendigung der Schritte c) bis e) Durchführen einer Hard-Decision für die zweiten dekodierten Daten; und i) Deinterleaven des Hard-Decision-verarbeiteten zweiten dekodierten Symboles.
Kurze Beschreibung der Zeichnungen
Die obigen und anderen Objekte, Merkmale und Vorteile der vorliegenden Erfindung werden deutlich aus der nachfolgenden detaillierten Beschreibung, zusammen mit den begleitenden Zeichnungen, in welchen ähnliche Bezugszeichen ähnliche Teile bezeichnen. In den Zeichnungen ist:
1 ein Blockdiagramm, welches einen Kanalkodierer aus dem Stand der Technik für die Benutzung in einem kabellosen Kommunikationssystem illustriert;
2 ein detailliertes Blockdiagramm, welches einen Teilkodierer der 1 aus dem Stand der Technik illustriert;
3 ein Diagramm, welches einen Kanalkodierer gemäß einer ersten Ausführungsform der vorliegenden Erfindung illustriert;
4 ein detailliertes Diagramm, welches einen Teilkodierer der 3 illustriert;
5 ein detailliertes Diagramm, welches eine Biteinfügevorrichtung der 3 illustriert;
6 ein Diagramm, welches eine Bitverarbeitungsprozedur gemäß der ersten Ausführungsform der vorliegenden Erfindung illustriert;
7 ein Diagramm, welches einen Kanaldekodierer gemäß einer zweiten Ausführungsform der vorliegenden Erfindung illustriert;
8 ein detailliertes Diagramm, welches einen Multiplexer der 7 illustriert;
9 ein Diagramm, welches ein Bitverarbeitungsverfahren gemäß einer zweiten Ausführungsform der vorliegenden Erfindung illustriert;
10 ein Diagramm, welches einen Kanalkodierer gemäß einer dritten Ausführungsform der vorliegenden Erfindung illustriert;
11 ein detailliertes Diagramm, welches einen Teilkodierer der 10 illustriert;
12 ein detailliertes Diagramm, welches einen Multiplexer der 10 illustriert;
13 ein Diagramm, welches ein Bitverarbeitungsverfahren gemäß einer dritten Ausführungsform der vorliegenden Erfindung illustriert;
14 ein Diagramm, welches einen Kanaldekodierer gemäß einer Ausführungsform der vorliegenden Erfindung illustriert;
15 ein detailliertes Diagramm, welches einen Symbolinitialisierer der 14 illustriert; und
16 ein detailliertes Diagramm, welches einen Kanaldekodierer gemäß einer anderen Ausführungsform der vorliegenden Erfindung illustriert.
Detaillierter Beschreibung der bevorzugten Ausführungsformen
Die bevorzugten Ausführungsformen der vorliegenden Erfindung werden hiernach in Bezug auf die beigefügten Zeichnungen beschrieben. In der folgenden Beschreibung werden wohlbekannte Funktionen oder Konstruktionen nicht im Detail beschrieben, da diese die Erfindung durch unnötige Details verschleiern würde. Der Begriff "Datenbit", wie im Folgenden benutzt, bezieht sich auf Daten, welche nicht kodiert sind, und der Begriff "Paritätsbit" bezieht sich auf Daten, welche durch einen Teilkodierer kodiert wurden.
Im Allgemeinen kodiert ein Sender (Transmitter) in einem Kommunikationssystem Übertragungsdaten unter Benutzung eines Kanalkodierers und überträgt die kodierten Daten; ein Empfänger dekodiert dann die von dem Transmitter empfangenen Daten, um die empfangenen Daten in die Originaldaten zu konvertieren. Der Kanalkodierer kodiert die Übertragungsdaten auf einer Basis von Rahmeneinheiten und erzeugt Endbits, welche zu jedem Rahmen hinzugefügt werden, um eine Beendigung des Rahmens anzuzeigen. Die vorliegende Erfindung schlägt eine Rahmenstruktur vor, welche einen Terminationseffekt in dem Kanalkodierer hat.
Die Rahmenstruktur, welche den Terminationseffekt hat, kann gemäß zahlreichen Ausführungsformen, wie im Folgenden beschrieben, implementiert sein:
Erste Ausführungsform: eine Anzahl von spezifischen Bits werden in jeden Kanalrahmen an Positionen, welche eine höhere Fehlerauftrittswahrscheinlichkeit aufweisen, eingefügt, wobei die Anzahl der Bits, welche eingefügt werden soll, durch die Anzahl von Endbits definiert ist. Weil die rekursiven systemischen Teilkodierer nicht eingerichtet sind, um Endbits zu erzeugen, wird die Fehlerauftrittswahrscheinlichkeit experimentell bestimmt und die Einfügepositionen sollten dem Kanalkodierer und dem Kanaldekodierer bekannt sein. Die spezifischen Bits, welche eingefügt werden, sollen bevorzugterweise nicht signifikante Bits sein, welche einen kleinen oder keinen Einfluss auf die Kommunikations-Leistung haben, für den Fall, dass diese übertragen wurden oder nicht. E benso könnten diese kodierte Bits sein oder Datenbits, welche mit einem Empfänger vorbestimmt (abgestimmt) sind. Im Folgenden wird angenommen, dass diese Null-Bits (zero bits) sind.
Zweite Ausführungsform: eine Anzahl von Bits wird in jeden Kanalrahmen an Positionen eingefügt, welche eine höhere Fehlerauftrittswahrscheinlichkeit aufweisen, wobei die Zahl der Bits, welche eingefügt werden, durch die Anzahl der Endbits festgelegt ist. Die spezifischen Bits werden eingefügt, um eine vordefinierte Rahmenlänge zu übersteigen. Die biteingefügten Datenbits werden unter Benutzung der Teilkodierer kodiert. Bei dem Ausgeben der kanalkodierten Daten werden die Bits, welche die Rahmenlänge der kanalkodierten Daten übersteigen, an den Biteinfügepositionen der eingegebenen Daten punktiert. Hier erzeugt der rekursive systemische Kodierer keine Endbits und der Kanaldekodierer sollte ein Vorwissen über die Biteinfügepositionen haben.
Dritte Ausführungsform: eine Anzahl von spezifischen Bits wird in jeden Kanalrahmen an Positionen, welche eine höhere Fehlerauftrittswahrscheinlichkeit haben, eingefügt, wobei die Zahl der einzufügenden Bits durch die Anzahl der Endbits bestimmt wird. Der Teilkodierer erzeugt Endbits für die Termination und assoziierte kodierte Daten für die Endbits und danach punktiert dieser die Datenbits an spezifischen Einfügepositionen in jedem Kanalrahmen, um die Endbits und die kodierten Daten für die Endbits in den punktierten Positionen, welche für das Biteinfügen ausgewählt sind, einzufügen.
Erste Ausführungsform
Ein Kodierer gemäß einer ersten Ausführungsform der vorliegenden Erfindung erzeugt keine Endbits, aber fügt spezifische Bits an vorbestimmten Positionen ein, um die Terminationsfunktion auszuführen. In dieser Ausführungsform beinhaltet ein 24 Bit-Rahmen 16 Datenbits und 8 spezifische Bits, wobei jedes der 8 spezifischen Bits ein Null-Bit ist, welches in den Rahmen an Bitpositionen, welche eine höhere Fehlerwahrscheinlichkeit aufweisen, eingefügt wurde. Hier werden die Biteinfügepositionen experimentell bestimmt durch das Detektieren der Position, an denen während des Dekodierens der kodierten Daten die meisten Fehler auftreten. Des Weiteren benutzt jeder Teilkodierer eine 1/3-Kodierrate.
In dieser Ausführungsform werden die Positionen, welche eine höhere Fehlerwahrscheinlichkeit während des Dekodierens aufweisen, experimentell bestimmt, wenn die 24 Bit-Rahmendaten (d. h. 16 Rahmendatenbits plus die 8 spezifischen Bits) kodiert werden unter Benutzung eines Turbokodierers, welcher eine Kodierrate von 1/3 hat. Acht Bitpositionen, welche eine relativ höhere Fehlerwahrscheinlichkeit aufweisen, werden bestimmt, und die spezifischen Bits werden an diese vorbestimmten Positionen eingefügt. Hier kennt der Dekodierer die Biteinfügepositionen, wenn dieser die kodierten Rahmendaten, in welchen die spezifischen Codes eingefügt sind, dekodiert werden.
Wenn die eingefügten spezifischen Bits Nullbits sind (in der Praxis werden "0" Bits als "–1" übertragen), werden die Nullbits an den Einfügepositionen vor dem Dekodieren in einen großen negativen Wert (z. B. –5), welcher stärker auf "–1" inkliniert ist, geändert, um die Zuverlässigkeit zu steigern. Dies verbessert die Dekodierleistung und der Wert des eingefügten spezifischen Bits kann während der Übertragung in einer Funkumgebung variieren. Jedoch, da der Dekodierer die Position der spezifischen Bits, welche empfangen werden, bereits kennt, fügt der Dekodierer einen größeren Wert als "–1" für das spezifischen in den aktuellen Dekodierprozess ein. In diesem Fall kann der Dekodierer aufgrund des eingefügten spezifischen Wertes die Dekodierleistung verbessern. Diese Dekodieroperation wird im Detail in Bezug auf 14 beschrieben. Auf diese Weise kennt der Dekodierer, welcher die Bits dekodiert, mindestens 8 Bits der 24 Bits aufgrund dessen, dass diese als ein großer negativer Wert übertragen werden, wobei die Dekodierleistung gesteigert wird. In dieser Ausführungsform steigt die Leistungsfähigkeit, je kürzer der Rahmen wird.
3 ist ein Diagramm, welches einen Turbokodierer illustriert, welcher einen Biteinfüger (Biteinfügeeinrichtung) für das Einfügen des spezifischen Bits gemäß der ersten Ausführungsform der vorliegenden Erfindung aufweist. Ein Biteinfüger 310 beinhaltet einen Biterzeuger für das Erzeugen von spezifischen Bits durch das Bearbeiten von eingegebenen Datenbits und erzeugt Datenbits in der Rahmeneinheit durch das Einfügen des spezifischen Bits, welches durch den Biterzeuger erzeugt wurde, an den vordefinierten Biteinfügepositionen. Ein erster Teilkodierer 320 kodiert die Datenbits, welche von dem Biteinfüger 310 ausgegeben wurden. Ein Interleaver 330 interleavt die Datenbits in der Rahmeneinheit, welche von dem Biteinfüger 310 ausgegeben wurden gemäß einer vorbestimmten Regel, um die Reihenfolge der Datenbits neu anzuordnen. In der beispielhaften Ausführungsform wird ein Diagonal-Interleaver als Interleaver 330 benutzt.
Ein zweiter Teilkodierer 340 kodiert die interleavten Datenbits in der Rahmeneinheit, welche von dem Interleaver 330 ausgegeben wurde. Rekursive systemische Konvolutionskodierer können als erste und zweite Teilkodierer 320 und 340 benutzt werden. Ein Multiplexer 350 multiplext die Ausgaben des Biteinfügers 310, des ersten Teilkodierers 320 und des zweiten Teilkodierers 340 unter der Steuerung der nicht gezeigten Steuerungsvorrichtung (Controller). Hier gibt der Biteinfüger 310 die Datenbits I_k aus. Der erste Teilkodierer 320 gibt die ersten Paritätsbits P1_k aus und der zweite Teilkodierer 340 gibt die zweiten Paritätsbits P2_k aus.
4 ist ein detailliertes Blockdiagramm, welches den Biteinfüger 310 in dem Turbokodierer der 3 zeigt. In Bezug auf 4 erzeugt ein Biterzeuger 430 spezifische Bits, welche in die Datenbits eingefügt werden. Hier wird angenommen, dass die spezifischen Bits Nullbits sind. Delays 410–426, welche aus Speicherelementen, wie beispielsweise Flip-Flops, bestehen können, können eine serielle Schieberegisterstruktur für das Verschieben der eingegebenen Daten gemäß eines Bittaktes aufweisen.
Ein Schalter 432 wird geschaltet, um die Ausgaben der Delays 412–426 auszugeben, unter der Steuerung des nicht gezeigten Controllers (Steuerungsvorrichtung). Ebenso wird der Schalter 432 geschaltet, um eine Ausgabe eines ersten Delays an die Position, wo ein spezifisches Bit, welches von dem Biterzeuger 430 ausgegeben wird, in die Datenbits eingefügt wird, unter der Steuerung des nicht gezeigten Controllers. Das heißt, dass der Schalter 432 ein Datenbit, welches um ein Bit verzögert ist, auswählt, wenn das ausgewählte spezifische Bit in die Datenbits eingefügt wird. Der Schalter 432 kann durch einen Multiplexer implementiert sein. Ein Schalter 434 wird zu den Ausgaben des Biterzeugers 430 und des Schalters 432 geschaltet, um die Datenbits I_k unter der Steuerung des nicht gezeigten Controllers zu erzeugen. Der Schalter 434 wählt die spezifischen Bits in den Datenbits für das Einfügen an die vordefinierten Positionen unter der Steuerung der Steuerungsvorrichtung aus.
In Bezug auf 4 wird eine Beschreibung der Vorgänge des Einfügens von spezifischen Bits gemacht. Die Eingabedatenbits werden durch die Delays 412–426 gemäß des Bittaktes verzögert. Anfänglich wählt der Schalter 432 die Eingabedatenbits (d. h. Pol 1) aus und der Schalter 343 ist anfänglich verbunden mit dem Schalter 432 (d. h. Pol B). Danach werden die Eingabedatenbits über die Schalter 432 und 434 ausgegeben. In der Zwischenzeit, wenn eine Biteinfügeposition festgestellt wird, wird der Schalter 432 mit dem Ausgang des Delay 412 (d. h. Pol 2) verbunden und der Schalter 434 wird mit dem Ausgang des Biterzeugers 430 (d. h. Pol A) unter der Steuerung der Steuerungseinheit verbunden. Als Ergebnis wird der Pfad der Datenbits abgeschnitten und die Nullbits, welche von dem Biterzeuger 430 ausgegeben wurden, werden in die entsprechende Bitposition eingefügt. In dem Fall, in dem die Datenbits nach dem Einfügen des Nullbits kontinuierlich ausgegeben werden, wird der Schalter 434 wieder mit dem Schalter 432 durch die Steuerungseinheit verbunden. Das hießt, da das um ein Bit verzögerte Datenbit nach dem Einfügen des Nullbits ausgewählt wurde, kann das Nullbit der vordefinierten Position ohne Verlust des Datenbits eingefügt werden.
Die Nullbits werden in die Datenbits in jeden Rahmen durch das Wiederholen dieses Vorgangs eingefügt. Nach dem Empfang der Datenbits für die nächsten Rahmen nach dem Einfügen der Nullbits wird der Schalter 432 wieder mit einem Eingabebitknoten (Pol 1) verbunden und dann wird der obige Prozess wiederholt. In dem Fall, indem Datenbits für Kommunikation kodiert werden, ist eine Fehlerwahrscheinlichkeit statisch größer an dem hinteren Teil des Datenbitstromes, welcher in die entsprechenden Teilkodierer eingegeben wird. Demnach können die Positionen, an denen Nullbits, welche von dem Biterzeuger 430 erzeugt wurden, eingefügt werden, meist an dem hinteren Teil des Datenbitstromes lokalisiert sein, wie in Tabelle 1 als ein Beispiel gezeigt. Tabelle 1
wobei Ix Datenbits bezeichnet und Ibx eingefügte Bits bezeichnet.
Der Grund für das Einfügen der spezifischen Bits in den Datenbitstrom ist die Steigerung der Dekodierleistung im Empfänger. Deshalb ist es zu bevorzugen, die spezifischen Bits an solchen Bitpositionen im Kanalrahmen einzufügen, welche eine höhere Fehlerauftrittswahrscheinlichkeit aufweisen, wobei die Anzahl der eingefügten Bits durch die Anzahl der Endbits bestimmt wird. In den meisten Fällen sind die Bitpositionen, welche eine höhere Fehlerauftrittswahrscheinlichkeit besitzen, an dem hinteren Teil des Datenbitstromes verteilt, welcher in die Teilkodierer eingegeben wird, wie in Tabelle 1 gezeigt wird. Demnach werden spezifische Bits vorzugsweise in den hinteren Teil des Datenbitstromes eingefügt. Der modifizierte Datenstrom wird jeweils in die ersten und zweiten Teilkodierer 320 und 340 eingegeben. Hier, bei dem zweiten Teilkodierer 340, sollte die spezifischen Bits in den hinteren Teil der interleavten Datenbits eingefügt werden, welche von dem Interleaver 330 ausgegeben werden. Demnach sollte der Biteinfüger 310 dies bei dem Einfügen der spezifischen Bits in die Datenbits, welche auf dem zweiten Teilkodierer 340 angewendet werden, berücksichtigen.
Die Datenbits der Tabelle 1, welche von dem Biteinfüger 310 ausgegeben werden, werden parallel auf den ersten Teilkodierer 320 und den Interleaver 330 angewendet. Die interleavten Datenbits in der Rahmeneinheit, welche von dem Interleaver 330 ausgegeben wurden, werden durch den zweiten Teilkodierer 340 kodiert. 5 illustriert die Struktur der ersten und zweiten Teilkodierer 320 und 340 der 3 gemäß der ersten Ausführungsform. Wie gezeigt, sind die ersten und zweiten Teilkodierer 320 und 340 rekursive systemische Konvolutionskodierer. Zusätzlich sind die Teilkodierer 320 und 340 nicht eingerichtet, um Endbits zu erzeugen, wie in 5 gezeigt.
Der erste Teilkodierer 320 kodiert die Datenbits der Tabelle 1, welche von dem Biteinfüger 310 ausgegeben wurden. Die kodierten Datenbits, welche von dem ersten Teilkodierer 320 ausgegeben wurden, sind in Tabelle 2 gezeigt. Tabelle 2
wobei Cx die Datensymbole, welche von dem ersten Teilkodierer 320 ausgegeben wurden, und Cbx die Symbole der eingefügten Bits bezeichnet, welche von dem ersten Teilkodierer 320 ausgegeben wurden, bezeichnet. Hier, in dem Fall, wo der erste Teilkodierer 320 eine Kodierrate von 1/3 hat, wird aus jedem Symbol C drei Symbole.
In der Zwischenzeit interleavt der Interleaver 330 die Datenbits, welche von dem Biteinfüger 310 ausgegeben wurden und der zweite Teilkodierer 340 kodiert die interleavten Datenbits, welche von dem Interleaver 330 ausgegeben wurden. Die kodierten Datenbits, welche von dem zweiten Teilkodierer 340 ausgegeben wurden, sind in Tabelle 3 gezeigt. Tabelle 3
wobei Dx die Symbole, welche von dem zweiten Teilkodierer 340 ausgegeben wurden und Dbx die Symbole der eingefügten Bits, welche von dem zweiten Teilkodierer 340 ausgegeben wurden, bezeichnet. Hier, in dem Fall, in dem der zweite Teilkodierer 340 eine Kodierrate von 1/3 hat, wird aus jedem Symbol D drei Symbole. Obwohl die Sequenz der Datenbits mittels Interleaven umgeordnet wurde, bleibt die Sequenz in Tabelle 3 für eine leichtere Erklärung unverändert.
Der Multiplexer 350 multiplext dann die Ausgaben des Biteinfügers 310, des ersten Teilkodierers 320 und des zweiten Teilkodierers 340 unter der Steuerung des nicht gezeigten Controllers. In Tabelle 4 werden spezifische Bit-eingefügte Datenbits und die Ausgaben der ersten und zweiten Teilkodierer 320 und 340 gezeigt. Der Multiplexer 350 kann die Eingabesymbole in die Sequenz der Datensymbole, der ersten Partätssymbole und der zweiten Paritätssymbole entweder auf einer Rahmeneinheitsbasis, wie in Tabelle 4 gezeigt, oder auf einer Symboleinheitsbasis multiplexen.
Tabelle 4
6 ist ein Timingdiagramm (Zeiteinteilungsdiagramm) des Turbokodierers der 3 gemäß der ersten Ausführungsform der vorliegenden Erfindung. In Bezug auf 6, in einem Intervall T1, fügt der Biteinfüger 310 die Nullbits in den Rahmen an den vordefinierten Bitpositionen ein, um die Datenbits I_k der Tabelle 1 (siehe 611) zu erzeugen. In einem Intervall T2 werden die Nullbit eingefügten Datenbits I_k simultan auf den Multiplexer 350, den ersten Teilkodierer 320 und den Interleaver 330 angewendet. Dann, in dem Intervall T2 kodiert der erste Teilkodierer 320 die Nullbit-eingefügten Datenbits I_k, um erste kodierte Datenbits C_k zu erzeugen, welche erste Paritätsbits (siehe 612) sind und in dem gleichen Intervall T2 interleavt der Interleaver 330 die Nullbit-eingefügten Datenbits I_k gemäß der vordefinierten Regel (siehe 613).
Danach verzögert der Multiplexer 350 in einem Intervall T3 die Datenbits I_k, welche von dem Biteinfüger 310 ausgegeben wurden, um eine Rahmenperiode, der erste Teilkodierer 320 gibt die ersten kodierten Datenbits C_k an den Multiplexer 350 und der zweite Teilkodierer 340 kodiert die interleavten Datenbits I_k, welche von dem Interleaver 330 ausgegeben wurden, um zweite kodierte Datenbits D_k zu erzeugen, welche die zweiten Paritätsbits sind. Nach dem Abschließen des Erzeugens des zweiten Paritätsbits D_k durch den zweiten Teilkodierer 340 multiplext der Multiplexer 350 die Datenbits I_k, die ersten Paritätsbits C_k und die zweiten Paritätsbits D_k in einem Zeitintervall T4.
Obwohl 6 ein Beispiel für eine Parallelverarbeitung der Datenbits I_k, der ersten Paritätsbits C_k und der zweiten Paritätsbits D_k zeigt, ist es ebenso möglich, die Ausgaben des Biteinfügers 310, des ersten Teilkodierers 320 und des zweiten Teilkodierers 340 in der Reihenfolge der Biterzeugung parallel auszugeben.
Wie aus der vorangehenden Beschreibung des rekursiven systemischen Turbokodierers gemäß der ersten Ausführungsform entnommen werden kann, erzeugen die jeweiligen Teilkodierer keine Endbits für die Termination, sondern fügen stattdessen eine Anzahl von spezifischen Bits (d. h. Nullbits) an Bitpositionen ein, welche eine höhere Fehlerwahrscheinlichkeit besitzen.
Zweite Ausführungsform
Ein Kanalkodierer gemäß einer zweiten Ausführungsform der vorliegenden Erfindung fügt spezifische Bits an Bitpositionen ein, welche eine höhere Fehlerauftrittswahrscheinlichkeit besitzen. Die zweite Ausführungsform unterscheidet sich von der ersten Ausführungsform darin, dass die Anzahl der eingefügten Bits so gewählt ist, so dass diese die Rahmengröße (oder Länge) übersteigen. In dieser beispielhaften Ausführungsform wird angenommen, dass jeder Rahmen 16 Eingabenbits I_k und 12 eingefügte Bits beinhaltet. Da die ausgegebenen Datenbits I_k, Paritätsbits C_k und D_k gleich 24 Bits und 28 Bits in der Gesamtzahl sein sollten, werden die überzähligen Paritätsbits C_k und D_k aus den Datenbits I_k an den Biteinfügepositionen punktiert.
7 ist ein Diagramm, welches den Kanalkodierer gemäß der zweiten Ausführungsform der vorliegenden Erfindung illustriert. Ein Biteinfüger 710 beinhaltet einen Biterzeuger für das Erzeugen von spezifischen Bits durch das Bearbeiten der Eingabebits, und erzeugt Datenbits, welche die Rahmengröße übersteigen durch das Einfügen der durch den Biterzeuger erzeugten spezifischen Bits an vordefinierten Bitpositionen. Ein erster Teilkodierer 720 kodiert die Datenbits, welche von dem Biteinfüger 710 ausgegeben wurden, um erste Paritätsbits C_k zu erzeugen. Ein Interleaver 730 interleavt die Datenbits in der Rahmeneinheit, welche von dem Biteinfüger 710 ausgegeben wurde, gemäß einer vorbestimmten Regel, um die Anordnung (oder Reihenfolge) der Datenbits zu ändern. In der beispielhaften Ausführungsform wird ein Diagonalinterleaver eines Interleavers 730 benutzt.
Ein zweiter Teilkodierer 740 kodiert die interleavten Datenbits in der Rahmeneinheit, welche von dem Interleaver 730 ausgegeben wurden, um zweite Paritätsbits D_k zu erzeugen. Ein rekursiver systemischer Konvolutionskodierer kann als erster und zweiter Teilkodierer 720 und 740 benutzt werden. Ein Multiplexer 750 multiplext die Ausgaben des Biteinfügers 710, des ersten Teilkodierers 720 und des zweiten Teilkodierers 740, um einen Datenrahmen einer vordefinierten Länge zu erzeugen unter der Steuerung eines nicht gezeigten Controllers. Hier gibt der Biteinfüger 710 die Datenbits I_k, der erste Teilkodierer, die ersten Paritätsbits P1_k und der zweite Teilkodierer 740 die zweiten Paritätsbits P2_k aus.
Während des Betriebes, nach dem Empfang der 16 Eingabedatenbits I_k, operiert der Biteinfüger 710 in der gleichen Weise wie der Biteinfüger 310 der ersten Ausführungsform. Der Biteinfüger 710 hat eine Struktur ähnlich derer der 4, außer dass dieser aus 12 Delays (Verzögerungseinrichtungen) besteht. Deshalb fügt der Biteinfüger 710 12 Nullbits in den Rahmen an 12 Bitpositionen ein, welche die höhere Fehlerwahrscheinlichkeit aufweisen, durch das Steuern der intern Schalter unter der Steuerung des Controllers. Demnach gibt in dieser Ausführungsform der Biteinfüger 710 die 28 Datenbits D_k (d. h. 16 Datenbits und 12 Nullbits) aus, welche simultan auf dem Multiplexer 750, dem ersten Teilkodierer 720 und dem Interleaver 730 angewendet werden. Des Weiteren werden die interleavten Datenbits I_k, welche von dem Interleaver 730 ausgegeben wurden, auf dem zweiten Teilkodierer 740 angewendet. Hier haben die ersten und zweiten Teilkodierer 720 und 740 die Struktur der 5, welche keine Endbits für die Termination erzeugen.
Der erste Teilkodierer 720 kodiert dann die 28 Datenbits I_k, welche von dem Biteinfüger 710 ausgegeben wurden mit den 12 Nullbits, welche eingefügt wurden, und gibt 28 erste Paritätsbits D_k an den Multiplexer 750 aus. Der Interleaver 730 interleavt die 28 Datenbits I_k, welche von dem Biteinfüger 710 ausgegeben wurden, und der zweite Teilkodierer 740 kodiert die interleavten Datenbits in der gleichen Weise wie der erste Teilkodierer 720, um 28 zweite Paritätsbits D_k zu erzeugen, welche auf den Multiplexer 750 angewendet werden. Der Multiplexer 750 punktiert die Datenbits I_k, um die vier ersten Paritätsbits C_k und die vier zweiten Paritätsbits D_k in die punktierten Positionen einzufügen und dann die verbleibenden 24 ersten Paritätsbits C_k und die verbleibenden 24 zweiten Paritätsbits D_k auszugeben.
In Bezug auf 8 empfängt der Multiplexer 750 zuerst die 28 Datenbits I_k, welche von dem Biteinfüger 710 ausgegeben werden. Dann wird ein Schalter 812 in den Multiplexer 750 mit einem Delay 822 verbunden, bis die ersten 24 Datenbits der 28 Datenbits I_k von dem Biteinfüger 710 empfangen wurden. Das Delay 822 verzögert die ersten 24 empfangenen Datenbits I_k. Danach ist der Schalter 812 mit einem Delay 824 verbunden, bis die verbleibenden 4 Datenbits der 28 Datenbits I_k von dem Biteinfüger 710 empfangen wurden. Das Delay 824 verzögert die verbleibenden 4 Datenbits.
In der gleichen Weise empfängt der Multiplexer 750 die 28 ersten Paritätsbits C_k, welche von dem ersten Teilkodierer 720 ausgegeben wurden. Dann wird ein Schalter 814 in dem Multiplexer 750 mit einem Delay 826 verbunden, bis die ersten 24 Datenbits der 28 ersten Paritätsbits C_k von dem ersten Teilkodierer 720 empfangen wurden, und das Delay 826 verzögert die empfangenen ersten Paritätsbits C_k. Danach wird der Schalter 814 mit dem Delay 828 verbunden, bis die verbleibenden 4 ersten Paritätsbits der 28 ersten Paritätsbits C_k von dem ersten Teilkodierer 720 empfangen wurden, und das Delay 828 verzögert die empfangenen verbleibenden 4 ersten Paritätsbits.
Danach empfängt der Multiplexer 750 die 28 zweiten Paritätsbits D_k, welche von dem zweiten Teilkodierer 740 ausgegeben wurden. Danach wird ein Schalter 816 in dem Multiplexer 750 mit einem Delay 830 verbunden, bis die ersten 24 Datenbits der 28 zweiten Paritätsbits D_k von dem zweiten Teilkodierer 740 empfangen wurden, und das Delay 830 verzögert die empfangenen zweiten Paritätsbits D_k. Danach wird der Schalter 816 mit einem Delay 832 verbunden, bis die verbleibenden 4 zweiten Paritätsbits der 28 zweiten Paritätsbits D_k von dem zweiten Teilkodierer 740 empfangen wurden, und das Delay 832 verzögert die empfangenen verbleibenden 4 zweiten Paritätsbits.
Wie zuvor beschrieben, empfängt der Multiplexer 750 sequenziell die 28 Datenbits I_k, die 28 ersten Paritätsbits C_k und die 28 zweiten Paritätsbits D_k, und speichert die ersten 24 Bits und die verbleibenden 4 Bits der jeweiligen Bits separat in den entsprechenden Delays. Die Schalter 812–816 werden durch den nicht gezeigten Controller gesteuert. Des Weiteren bestehen die Delays 822–832 aus kaskadierten Speicherelementen und speichern die eingegebenen Bits bis der entsprechende Verzögerungsvorgang beendet ist.
Nach der Beendigung des Verzögerungsvorganges wird der Schalter 844 mit einem Schalter 842 verbunden und der Schalter 842 ist mit dem Delay 822 verbunden. Deshalb wird eine Ausgabe des Delay 822 über die Schalter 842 und 844 ausgegeben. Wenn ein Datenbit, welches in dem Delay 822 gespeichert ist, ausgegeben wird, ist der Schalter 842 mit dem Delay 824 verbunden und hält die Verbindung mit dem Schalter 844 aufrecht. Danach wird eines der verbleibenden Datenbits, welches in dem Delay 824 gespeichert ist über die Schalter 842 und 844 ausgegeben. Das heißt, dass das Datenbit, welches in dem Delay 822 gespeichert ist, punktiert wird und dann wird das Datenbit, welches in dem Delay 824 gespeichert ist, ausgegeben. Danach wird der Schalter 842 mit dem Delay 822 verbunden und hält die Verbindung mit dem Schalter 844 kontinuierlich aufrecht. Durch das viermalige Wiederholen des vorherigen Prozesses werden die Datenbits, welche in dem Delay 822 gespeichert sind, punktiert und dann werden die verbleibenden vier Datenbits, welche in dem Delay 824 gespeichert, in die punktierte Positionen eingefügt.
Danach wird der Schalter 842 mit dem Delay 822 verbunden und hält die Verbindung mit dem Schalter 844 aufrecht. Danach wird die Ausgabe die Delay 822 über die Schalter 842 und 844 ausgegeben. Wenn ein Datenbit, welches in dem Delay 822 gespeichert ist, ausgegeben wird, wird der Schalter 842 mit dem Delay 828 verbunden und hält die Verbindung mit dem Schalter 844 aufrecht. Danach wird eines der verbleibenden vier ersten Paritätsbits, welche in dem Delay 828 gespeichert sind, über den Schalter 842 und 844 ausgegeben. Danach wird der Schalter 842 wieder mit dem Delay 822 verbunden und hält die Verbindung mit dem Schalter 844 kontinuierlich aufrecht. Durch das viermalige Wiederholung des vorherigen Prozesses werden die Datenbits, welche in dem Delay 822 gespeichert sind, punktiert und dann werden die verbleibenden vier ersten Paritätsbits, welche in dem Delay 828 gespeichert sind, in die punktierten Positionen eingefügt.
In dieser Weise werden Datenbits und die verbleibenden vier ersten Paritätsbits alternierend ausgegeben. Danach wird der Schalter 842 mit dem Delay 822 verbunden und hält die Verbindung mit dem Schalter 844 aufrecht. Danach wird die Ausgabe des Delay 822 über die Schalter 842 und 844 ausgegeben. Wenn ein Datenbit, welches in dem Delay 822 gespeichert ist, ausgegeben wird, wird der Schalter 842 mit dem Delay 832 verbunden und hält die Verbindung mit dem Schalter 844 aufrecht. Danach wird eines der verbleibenden 4 zweiten Paritätsbits, welche in dem Delay 822 gespeichert sind, über die Schalter 842 und 844 ausgegeben. Danach wird der Schalter 842 wieder mit dem Delay 822 verbunden und hält die Verbindung mit dem Schalter 844 kontinuierlich aufrecht. Durch das viermalige Wiederholen des vorherigen Prozesses werden die Datenbits, welche in dem Delay 822 gespeichert sind, punktiert und dann werden die verbleibenden 4 verbleibenden Paritätsbits, welche in dem Delay 832 gespeichert sind, in die punktierten Positionen eingefügt.
Mittels des zuvor beschriebenen Ablaufes werden die 24 Datenbits, welche in dem Delay 822 gespeichert sind, punktiert und dann werden die verbleibenden 4 Datenbits, welche in dem Delay 824, die verbleibenden 4 ersten Paritätsbits, welche in dem Delay 828 gespeichert sind und die verbleibenden 4 zweiten Paritätsbits, welche in dem Delay 832 gespeichert sind, in die punktierten Positionen eingefügt. Demnach punktiert der Multiplexer 850 die Datenbits I_k, welche von dem Biteinfüger 710 ausgegeben wurden und fügt die 8 Paritätsbits in die punktierten Einfügepositionen ein, und gibt 24 Datenbits aus.
Nach der Beendigung des vorherigen Prozesses ist der Schalter 844 mit dem Delay 826 verbunden. Danach werden die 24 ersten Paritätsbits C_k, welche in dem Delay 826 gespeichert sind, ausgegeben. Danach ist der Schalter 844 mit dem Delay 830 verbunden, um die 24 zweiten Paritätsbits D_k, welche in dem Delay 830 gespeichert sind, auszugeben.
In Bezug auf 9, in dem Kodierer der 7 gemäß der zweiten Ausführungsform, fügt der Biteinfüger 710 12 Bits in die 16 Eingabedatenbits ein, um die 28 Datenbits D_k zu erzeugen. Die ersten und zweiten Teilkodierer 720 und 740 erzeugen 28 erste Paritätsbits C_k und die ersten 28 zweiten Paritätsbits D_k, jeweilig. Der Multiplexer 750 punktiert 28 Datenbits I_k an 12 Einfügepositionen und dann fügt dieser in diese die verbleibenden 4 Datenbits, die verbleibenden 4 ersten Paritätsbits und die verbleibenden 4 zweiten Paritätsbits ein. Danach gibt der Multiplexer 750 die Datenbits I_k, die ersten Paritätsbits C_k und die zweiten Paritätsbits D_k sequenziell aus.
In dem Dekodierprozess werden die Ausgabewerte des Multiplexers 750 in einen Datenbitteil, einen ersten Paritätsbitteil und einen zweiten Paritätsbitteil demultiplexiert, wobei der Datenbitteil mit einem Wert von "–5" an den Biteinfügepositionen punktiert wird. Derart verarbeitete Datenbits werden durch einen existierenden Dekodierer dekodiert. (Siehe Claude Berrou, Alain Glavieux und Punya Thitmajshima "Near Shannon Limit Error-Correction Coding and Decoding: Turbo-Codes (1)".)
Dritte Ausführungsform
Ein Kodierer gemäß einer dritten Ausführungsform der vorliegenden Erfindung fügt Bits, welche eine bestimmte Logik aufweisen, in die Datenbits an den Bitpositionen, welche eine höhere Fehlerauftrittswahrscheinlichkeit aufweisen, ein, wobei die Teilkodierer die spezifischen biteingefügten Datenbits kodieren und Endbits erzeugen, welche zu den kodierten Datenbits hinzugefügt werden. Das heißt, der Kodierer gemäß der dritten Ausführungsform führt die Terminationsfunktion durch Biteinfügen und Endbithinzufügen aus.
10 ist ein Diagramm, welches den Kodierer gemäß der dritten Ausführungsform der vorliegenden Erfindung beschreibt. In Bezug auf 10 empfängt ein Biteinfüger 1010 16 Eingabebits und hat die gleiche Struktur der Biteinfüger 310 gemäß der ersten Ausführungsform. Der Biteinfüger 1010 fügt 8 Nullbits in einen Rahmen an 8 Datenbitpositionen, welche die höhere Fehlerwahrscheinlichkeit aufweisen, unter der Steuerung eines nicht gezeigten Controllers ein. Demnach, in dieser beispielhaften Ausführungsform, gibt der Biteinfüger 1010 24 Datenbits I_k aus, welche zusammen auf einen Multiplexer 1050, einen ersten Teilkodierer 1020 und einen Interleaver 1030 angewendet werden.
Des Weiteren werden die interleavten Datenbits I_k, welche von dem Interleaver 1030 ausgegeben wurden, auf einen zweiten Teilkodierer 1040 angewendet. Der erste Teilkodierer 1020 ist ein rekursiver systemischer Teilkodierer, welcher in 11 gezeigt ist, welcher eine Struktur für das Erzeugen von Endbits, welche zu den kodierten Datenbits hinzugefügt werden, aufweist. Zusätzlich weist der erste Teilkodierer 1020 eine Struktur auf, welche keine Endbits zur Termination erzeugt, wie jener in 5 der ersten Ausführungsform.
In Bezug auf 11 wird der Betrieb des ersten Teilkodierers 1020 beschrieben. Für das Kodieren verbindet ein Schalter 1111 einen Eingabeknoten mit einem Exklusiv-ODER-Gatter 1131, ein Schalter 1113 bleibt in einem AUS-Zustand, und ein Schalter 1115 ist mit einem Exklusiv-ODER-Gatter 1135 verbunden. Dann werden die 24 Datenbits I_k sequenziell auf die Delays 1121–1127 über den Schalter 1111 und das Exklusiv-ODER-Gatter 1131 angewendet, und das Exklusiv-ODER-Gatter 1135 gibt die kodierten Datenbits aus. Wenn die Datenbits I_k alle mittels der Delays 1121–1127 und des Exklusiv-ODER-Gatters 1135 auf diese Weise kodiert sind, wird der Schalter 1111 mit den Exklusiv-ODER-Gattern 1133 und 1131 verbunden, der Schalter 1113 ist AN, und der Schalter 1115 ist mit dem Schalter 1113 verbunden. Danach werden Nullbits durch einen Exklusiv-ODER-Vorgang der rückgeführten Ausgaben erzeugt, in denen Delays 1121–1127 gespeichert und über den Schalter 1115 ausgegeben. Hier werden die Nullwerte, welche in den Delays 1121–1127 gespeichert sind, zu Endbits und werden über den Schalter 1115 ausgegeben. Die Anzahl der Endbits, welche erzeugt wurden, entspricht der Anzahl der Delays in dem Teilkodierer 1020. In 11 erzeugt der Teilkodierer 1020 4 Endbits pro Rahmen und erzeugt ebenso kodierte Bits für die entsprechenden Endbits.
Demgemäß erzeugt der erste Teilkodierer 1020 24 erste Paritätsbits C_k und verbindet nach dem Verarbeiten des letzten Datenbit (d. h. des 24. Datenbits) den Schalter 1111 mit dem Exklusiv-ODER-Gatter 1133, den Schalter 1113 mit dem Schalter 1111 und den Schalter 1115 mit dem Schalter 1113; der gleiche Prozess wird viermalig wiederholt, um 4 Endbits zu erzeugen. Durch dieses Verfahren werden die 28 ersten Paritätsbits C_k und die 4 Endbits an den Multiplexer 1050 ausgegeben.
Zusätzlich interleavt der Interleaver 1030 die 24 Datenbits I_k, welche von dem Biteinfüger 1010 ausgegeben wurden und stellt die interleavten Datenbits dem zweiten Teilkodierer 1040 zur Verfügung. Der zweite Teilkodierer 1040 kodiert dann die interleavten Datenbits in der gleichen Weise wie der erste Teilkodierer 1020, um 24 zweite Paritätsbits D_k zu erzeugen, welche dann auf den Multiplexer 1050 angewendet werden.
Die interleavten Datenbits in der Rahmeneinheit, welche von dem Interleaver 1030 ausgegeben wurden, werden durch den zweiten Teilkodierer 1040 kodiert, welcher die gleiche Struktur hat wie jener, welcher in 5 gezeigt ist. Der zweite Teilkodierer 1040 ist ein rekursiver systemischer Konvolutionskodierer, wie in 5 gezeigt. Zusätzlich weist der zweite Teilkodierer 1040 eine Struktur auf, welche keine Endbits erzeugt.
Der Multiplexer 1050 punktiert dann die Datenbits I_k, und fügt die 4 ersten Paritätsbits C_k in die punktierten Positionen ein und gibt die verbleibenden 24 ersten Paritätsbits C_k und die 24 zweiten Paritätsbits D_k selektiv aus.
12 ist ein Diagramm, welches den Multiplexer 1050 illustriert. In Bezug auf 12 empfängt der Multiplexer 1050 zuerst die 24 Datenbits I_k, welche von dem Biteinfüger 1010 ausgegeben wurden. Ein Delay 1222 in dem Multiplexer 1050 speichert die empfangenen 24 Datenbits I_k.
Danach empfängt der Multiplexer 1050 die 28 ersten Paritätsbits C_k, welche von dem ersten Teilkodierer 1020 ausgegeben wurden. Ein Schalter 1212 in dem Multiplexer 1050 wird dann mit einem Delay 1224 verbunden, bis die ersten 24 Bits der ersten Paritätsbits C_k von dem ersten Teilkodierer 1020 empfangen wurden und das Delay 1224 speichert die empfangenen ersten Paritätsbits C_k. Danach wird der Schalter 1212 mit einem Delay 1226 verbunden, bis die verbleibenden 8 Bits der 32 ersten Paritätsbits C_k von dem ersten Teilkodierer 1020 empfangen wurden, und das Delay 1226 speichert die verbleibenden 8 Bits der ersten Paritätsbits C_k.
Als nächstes empfängt der Multiplexer 1050 die 24 zweiten Paritätsbits D_k, welche von dem zweiten Teilkodierer 1040 ausgegeben wurden. Ein Delay 1228 in dem Multiplexer 1050 speichert dann die empfangenen 24 zweiten Paritätsbits D_k.
Diese sequenziell erzeugten 24 Datenbits I_k, 28 ersten Paritätsbits C_k und 24 zweiten Paritätsbits D_k werden auf dem Multiplexer 1050 angewandt. Der Multiplexer 1050 speichert dann die sequenziell empfangenen Datenbits I_k, ersten Paritätsbits C_k und zweiten Paritätsbits D_k in entsprechenden Delays in der Empfangsreihenfolge, wobei die ersten 24 Bits und die verbleibenden 4 Bits der 28 ersten Paritätsbits C_k separat in entsprechenden Delays gespeichert werden. Die Delays 1222–1228 bestehen jeweils aus kaskadierten Speicherelementen und speichern die korrespondierenden Eingabebits mit der obige Delay(Verzögerungs)prozess beendet ist.
Nach dem obigen Verzögerungsprozess wird ein Schalter 1236 mit einem Schalter 1234 verbunden und der Schalter 1234 ist mit dem Delay 1222 verbunden. Demnach wird eine Ausgabe des Delay 1222 über die Schalter 1234 und 1236 ausgegeben. Wenn ein Datenbit, welches in dem Delay 1222 gespeichert ist, ausgelesen wird, wird der Schalter 1234 mit dem Delay 1226 verbunden, und hält die Verbindung mit dem Schalter 1236 aufrecht. Dann wird eines der verbleibenden ersten Paritätsbits, welches in dem Delay 1236 gespeichert ist, über die Schalter 1234 und 1236 ausgegeben. Das heißt, dass Datenbit, welches in dem Delay 1222 gespeichert ist, wird punktiert und dann wird das erste Paritätsbit, welches in dem Delay 1222 gespeichert ist, in die punktierte Position eingefügt. Danach wird der Schalter 1224 wieder mit dem Delay 1222 verbunden und hält die Verbindung mit dem Schalter 1236 aufrecht. Die obige Operation wird 8mal wiederholt, um die Datenbits, welche in 1222 gespeichert sind, zu punktieren und fügt in die punktierten Positionen die verbleibenden 8 ersten Paritätsbits ein, welche in dem Delay 1226 gespeichert sind. Als Ergebnis werden die 24 Datenbits I_k punktiert, um die 8 ersten Paritätsbits in die punktierten Positionen (d. h. Biteinfügeposition) einzufügen und dabei werden 24 Bits auszugeben.
Danach wird der Schalter 1236 mit einem Ausgang des Delays 1224 verbunden. Dann werden die 24 ersten Paritätsbits C_k, welche in dem Delay 1224 gespeichert sind, über den Schalter 1236 ausgegeben. Als nächstes wird der Schalter 1236 auf das Delay 1228 geschaltet, um die 24 zweiten Paritätsbits D_k, welche in dem Delay 1228 gespeichert sind, ausgegeben.
In Bezug auf 13, in den Kodierer der 10 gemäß der dritten Ausführungsform, fügt der Biteinfüger 1010 8 Bits in die 16 Eingabedatenbits ein, um die 24 Datenbits I_k zu erzeugen. Ein rekursiver systemischer Kodierer, welcher die Endbits erzeugt, wird als Teilkodierer benutzt. In diesem Fall erzeugt der Teilkodierer insgesamt 32 Datenbits, bestehend aus 24 kodierten Datenbits, 4 Endbits und kodierten Daten der 4 Endbits. Wenn die kodierten Datenbits ausgegeben werden, werden die Eingabedatenbits I_k punktiert, um die verbleibenden 8 ersten Paritätsbits in die bitpunktierten Positionen einzufügen.
In dem Dekodiervorgang werden die Ausgabewerte des Multiplexers 1050 in einen Datenbitteil, einen ersten Paritätsbitteil und einen zweiten Paritätsbitteil demultiplext, wobei der Datenbitteil mit einem Wert von "–5" an der Biteinfügeposition punktiert wird. Solche verarbeiteten Datenbits werden durch einen existierenden Dekodierer dekodiert (siehe Claude Berrou, Alain Glavieux und Punya Thitmajshima "Near Shannon Limit Error-Correction Coding and Decoding: Turbo-Codes (1)").
Obwohl angenommen wird, dass diese Ausführungsform Nullbits als die Einfügebits benutzt, ist es ebenso möglich, kodierte Bits oder mit dem Empfänger vorbestimmte Datenbits zu verwenden.
Vierte Ausführungsform
Wie zuvor in den ersten bis dritten Ausführungsformen beschrieben, wird das Biteinfügen unter der Voraussetzung einer vorherigen Absprache zwischen dem Sender und dem Empfänger durchgeführt. Das heißt, der Sender fügt spezifische Bits in Rahmendaten an vorbestimmte Biteinfügepositionen vor dem Kanalkodieren ein, und der Empfänger führt das Dekodieren der empfangenen kanalkodierten Symbole mit dem Vorwissen über die Biteinfügepositionen durch. Deshalb kann der Empfänger die Leistungsfähigkeit unter Benutzung der Information über die Biteinfügepositionen in dem Dekodierprozess verbessern. In dieser Ausführungsform werden Symbole, welche bestimmte Werte besitzen, in die Biteinfügepositionen eingefügt, um die Kanaldekodierleistungsfähigkeit zu steigern. Des Weiteren werden, nach dem Einfügen der Symbole in die Biteinfügepositionen, die Symbole an den Biteinfügepositionen in jedem iterativen Dekodiervorgang auf einen spezifischen Wert initialisiert, um das Kanaldekodieren durchzuführen. Die Symbole, welche von einem Demultiplexer, welcher die umgekehrte Funktion der Multiplexer hat, ausgegeben werden, werden in dem folgenden Dekodierprozess dekodiert. In die sem demultiplext der Demultiplexer die empfangenen kanalkodierten Symbole, um Datensymbole Xk, erste Paritätssymbole Y1k und zweite Paritätssymbole Y2k zu erzeugen.
14 illustriert einen Decoder für das Dekodieren von kanalkodierten Symbolen, welche von einem Kodierer gemäß der ersten bis dritten Ausführungsformen gesendet wurden. Der Einfachheit halber zeigt 14 nicht den Demultiplexer für das Demultiplexen der empfangenen kanalkodierten Symbole.
In Bezug auf 14 empfängt ein Symboleinfüger 1411 die demultiplexten Datensymbole Xk. Für ein Symbol, welches sich an eine Nichtbiteinfügeposition befindet, gibt der Symboleinfüger das empfangene Symbol an einen Soft-Decision-Dekodierer 1422 unverändert aus; anderenfalls, für ein Symbol, welches sich an einer Biteinfügeposition befindet, wählt der Symboleinfüger 1411 ein Symbol, welches einen spezifischen Wert hat, das durch einen internen Symbolerzeuger erzeugt wurde, aus und gibt das ausgewählte Symbol an den Soft-Decision-Dekodierer 1422. Das heißt, dass der Symboleinfüger 1411 ein intern erzeugtes Symbol eines spezifischen Wertes an einer Position einfügt, wo ein spezifisches Bit, wie in Tabelle 4 gezeigt, eingefügt wurde, und gibt die empfangenen Datensymbole unverändert an den originalen Datensymbolpositionen aus. Da die Einfügepositionen der spezifischen Bits zuvor zwischen dem Sender und dem Empfänger ausgemacht wurden, kennt der Empfänger zuvor die Einfügepositionen der spezifischen Bits für das Datensymbol. Ein Symbolinitialisierer 1415 empfängt Symbole, welche von einem Deinterleaver 1433 für das iterative Dekodieren rückgeführt werden. Der Symbolinitialisierer 1415 initialisiert ein Symbol, welches sich an einer Biteinfügeposition befindet, auf einen spezifischen Wert und gibt die anderen Symbole unverändert aus. Ein Schalter 1442 wählt eines der Symbole, welches von entweder von dem Symboleinfüger 1411 oder dem Symbolinitialisierer 1415 ausgegeben wurden, abhängig von der Schalterposition aus. Genauer gesagt wählt der Schalter 1442 den Ausgang des Symboleinfügers 1411 nach dem Empfang eines Datensymboles Xk aus und wählt anderenfalls den Ausgang des Symbolinitialisierers 1415 aus. Der Soft-Decision-Dekodierer 1422 empfängt die Symbole, welche von dem Schalter 1442 ausgegeben wurden und das erste Paritätssymbol Y1k, welches von dem Demultiplexer ausgegeben wurde, und führt ein Soft-Decision-Dekodieren der empfangenen Symbole durch. Hier wird ein Ausgabewert des Soft-Decision-Dekodierers 1422 zur zusätzlichen Information.
Ein Interleaver 1431 interleavt eine Ausgabe des Soft-Decision-Dekodierers 1422. Ein Symbolinitialisierer 1413, welcher die interleavten dekodierten Daten von dem Interlea ver 1413 empfängt, initialisiert ein Symbol, welches sich an der Biteinfügeposition befindet, auf den spezifischen Wert auf (z. B. –5) und gibt anderenfalls Symbole an Nichtbiteinfügepositionen unverändert aus. Ein Soft-Decision-Dekodierer 1424 dekodiert eine Ausgabe des Symbolinitialisierers 1413 und das zweite Paritätsbit Y2k.
Ein Schalter 1444 schaltet die dekodierten Daten, welche von dem Soft-Decision-Dekodierer 1424 zu den Deinterleavern 1433 oder einem Hard-Decision-Element 1437. Der Deinterleaver 1433 interleavt die dekodierten Daten, welche von dem Soft-Decision-Dekodierer 1424 ausgegeben wurden und führt die deinterleavten Daten zu dem Symbolinitialisierers 1415 zurück. Das Hard-Decision-Element 1437 führt eine Hard-Decision-dekodierten Daten, welche von dem Schalter 1444 ausgegeben wurden, durch. Ein Deinterleaver 1435 deinterleavt eine Ausgabe des Hard-Decision-Elementes 1437.
Die Soft-Decision-Dekodierer 1422 und 1424 können jeweilig einen Teilkodierer beinhalten, welcher beschrieben ist in Claude Berrou, Alain Glavieux und Punya Thitmajshima "Near Shannon Limit Error-Correction Coding and Decoding: Turbo-Codes (1)" und in dem US-Patent Nr. 5,446,747 von Berrou.
Der Symboleinfüger 1411 kann die gleiche Struktur wie der Biteinfüger 310 der 4 haben.
15 zeigt die Symbolinitialisierer 1413 und 1415, wobei ein Symbolerzeuger 1502 ein Symbol, welches einen spezifischen Symbolwert für das Steigern der Zuverlässigkeit eines eingefügten Bits hat, erzeugt. In dieser Ausführungsform wird angenommen, dass der spezifische Symbolwert –5 ist. Ein Schalter 1504 wird an einer spezifischen Biteinfügeposition geschaltet, um die Ausgabe des Symbolerzeugers 1502 auszuwählen und wählt die eingegebenen Symbole an anderen Symbolpositionen. Des Weiteren verbindet der Schalter 1442 den Symboleinfüger 1411 mit dem Soft-Decision-Dekodierer 1422 nach dem Empfang von ersten Symboldaten und verbindet den Symbolinitialisierer 1415 mit dem Soft-Decision-Dekodierer 1422 während des iterativen Dekodierens. Des Weiteren verbindet der Schalter 1444 den Soft-Decision-Dekodierer 1424 mit dem Deinterleaver 1433 während des iterativen Dekodierens und verbindet den Soft-Decision-Dekodierer 1424 mit dem Hard-Decision-Element 1437 nach dem Beendigen des iterativen Dekodierens.
Im Betrieb, wenn die kanalkodierten Symbole Xk, Y1k und Y2k, welche jeweils einen Wert von +1 oder –1 haben, in den Kanaldekodierer eingegeben werden, fügt der Sym boleinfüger 1411, welcher das Datensymbol Xk empfängt, einen spezifischen Wert (z. B. –5) an eine Biteinfügeposition, welche während des Kanalkodierens punktiert wurde, ein. In dieser Ausführungsform wird angenommen, dass der spezifische Wert –5 ist, welcher auf –1 inkliniert ist, und ein Symbol, welches einen spezifischen Wert hat, wird an der Einfügeposition eingefügt. An diesem Punkt verbindet der Schalter 1442 den Symboleinfüger 1411 mit dem Soft-Decision-Dekodierer 1422. An diesem Punkt verbindet der Schalter 1422 den Symboleinfüger 1411 mit dem Soft-Decision-Dekodierer 1422. Das bedeutet, dass der Schalter 1422 einen Ausgang des Symboleinfügers 1411 mit dem Soft-Decision-Dekodierer 1422 zur Datensymboleingabedauer verbindet, und eine Ausgabe des Symbolinitialisierers 1415 mit dem Soft-Decision-Dekodierer 1422 während der Laufzeit des iterativen Dekodierens verbindet. Der Symboleinfüger 1411 analysiert dann die empfangenen Datensymbole, um ein intern erzeugtes Symbol, welches den spezifischen Wert (z. B. –5) hat, an der spezifischen Biteinfügeposition auszugeben, und gibt das Datensymbol Xk an anderen Positionen aus, wo die spezifischen Bits nicht eingefügt werden. Der Soft-Decision-Dekodierer 1422 dekodiert das Datensymbol Xk und das erste Paritätssymbol Y1k, berechnet ein Verhältnis einer Wahrscheinlichkeit, dass ein Datenbit der Symbole vor dem Kodieren 0 ist und einer Wahrscheinlichkeit, dass das Datenbit 1 ist, und gibt einen korrigierten Wert des Datensymboles Xk als ein dekodiertes Symbol, basierend auf dem berechneten Wert, aus.
Die Symbole, welche von dem Soft-Decision-Dekodierer 1422 ausgegeben wurden, werden durch den Interleaver 1431 interleavt und dann auf dem Symbolinitialisierer 1413 angewendet. Wenn die Symbole an den Einfügepositionen, welche durch den Soft-Decision-Dekodierer 1422 dekodiert wurden, einen Wert (z. B. –3,1) haben, welcher zu –1 von –5 inkliniert wurde, aufweisen, stellt der Symbolinitialisierer 1413 den Wert –5 wieder her.
In Bezug auf 15, nach dem Empfang der Symbole, verbindet der Schalter 1504 des Symbolinitialisierers 1413 den Ausgang des Interleavers 1431 mit dem Soft-Decision-Dekodierer 1424, um die Eingabesymbole unverändert auszugeben. In der Zwischenzeit, an einer Punktierposition, wird der Schalter 1504 auf den Symbolerzeuger 1502 geschaltet. An diesem Punkt erzeugt der Symbolerzeuger 1502 einen Wert von –5, welcher durch den Schalter 1504 ausgegeben wird. Danach verbindet der Schalter 1504 in dem Symbolinitialisierer 1413 wieder den Interleaver 1431 mit dem Soft-Decision-Dekodierer 1424, um die Eingabesymbole unverändert auszugeben. Nachdem die Symbole an den Einfügepositionen durch den Symbolinitialisierer 1413 auf –5 initialisiert sind, werden die ausgegebenen Symbole zusammen mit den zweiten Paritätsbit Y2k durch den Soft-Decision-Dekodierer 1424 Soft-Decision-dekodiert.
Der Soft-Decision-Dekodierer 1424 hat die gleiche Funktion wie der Soft-Decision-Dekodierer 1422, bis auf die Reihenfolge der Ausgabesymbole. An diesem Punkt verbindet der Schalter 1444 den Soft-Decision-Dekodierer 1424 mit dem Deinterleaver 1433, um die Symbole, welche von dem Soft-Decision-Dekodierer 1424 als die Ausgabe des Deinterleavers 1433 auszugeben. Der Deinterleaver 1433 deinterleavt dann die eingegebenen dekodierten Daten und führt die deinterleavten Daten zu dem Symbolinitialisierer 1415 zurück, welcher die Symbole an den Einfügepositionen aus den Ausgabesymbolen des Deinterleavers 1433 wieder auf –5 initialisiert. Der Symbolinitialisierer 1415 hat die gleiche Funktion wie der Symbolinitialisierer 1413, bis auf die Reihenfolge der rückgeführten Symbole und initialisiert die Symbole an den Einfügepositionen. An diesem Punkt verbindet der Schalter 1442 den Symbolinitialisierer 1415 mit dem Soft-Decision-Dekodierer 1422, um die initialisierten Symbole an den Soft-Decision-Dekodierer 1422 einzugeben, um die zuvor beschriebenen Vorgänge zu wiederholen.
Nach dem mehrmaligen Wiederholen der zuvor beschriebenen Vorgänge für eine bestimmte Anzahl von Wiederholungen, wenn das dekodierte Symbol von dem Soft-Decision-Dekodierer 1424 ausgegeben wurde, verbindet der Schalter 1444 den Soft-Decision-Dekodierer 1424 mit dem Hard-Decision-Element 1437. Der Wert der dekodierten Symbole werden mittels des Hard-Decision-Elementes 1437 auf 1 oder 0 festgelegt (decided) und die Symbole werden durch den Deinterleaver 1435 deinterleavt, um als dekodierte Bits ausgegeben zu werden.
16 illustriert einen Dekodierer gemäß einer anderen Ausführungsform der vorliegenden Erfindung. Wie hier gesehen werden kann, hat der Decoder die gleiche Struktur wie der Decoder der 14, bis auf die Reihenfolge des Interleavers 1431 und des Symbolinitialisierers 1413.
Während die Erfindung gezeigt und beschrieben wurde in Bezug auf eine bestimmte bevorzugte Ausführungsform, ist dem Fachmann klar, dass zahlreiche Änderungen in Form und Details gemacht werden können, ohne von dem Schutzbereich der Erfindung abzuweichen, wie dieser durch die angefügten Ansprüche definiert ist.

Claims

Kanaldekodiervorrichtung für einen Empfänger, welcher Symbole empfängt, welche durch das Einfügen von mindestens einem spezifischen Bit in Rahmen-Daten an einer vorbestimmten Position kodiert wurden, wobei die Vorrichtung umfasst: einen Demultiplexer, welcher die Symbole empfängt, zum Demultiplexen der empfangenen Symbole in ein Datensymbol, ein erstes Paritätssymbol und ein zweites Paritätssymbol; eine Symboleinfügeeinrichtung (1411) zum Einfügen eines Symbols, welches einen spezifischen Wert hat, an einer vorbestimmten spezifischen Biteinfügeposition des Datensymbols und Ausgeben der empfangenen Symbole an anderen Positionen; einen ersten Dekodierer (1422), welcher das erste Paritätssymbol und entweder das Datensymbol, welches von der Symboleinfügeeinrichtung (1411) ausgegeben wurde, oder ein Symbol, welches von einem ersten Symbolinitialisierer (1415) ausgegeben wurde, empfängt, zum Durchführen einer Soft-Decision-Dekodierung, um ein erstes dekodiertes Symbol zu erzeugen; einen ersten Interleaver (1431) zum Interleaven einer Ausgabe des ersten Dekodierers (1422); einen zweiten Dekodierer (1424) zum Durchführen eines Soft-Decision-Vorgangs für das erste dekodierte Symbol, welches von dem ersten Interleaver (1431) ausgegeben wurde, und das zweite Paritätssymbol, um ein zweites dekodiertes Symbol zu erzeugen; ein Hard-Decision-Element (1437) zum Durchführen eines Hard-Decision-Vorgangs für das zweite dekodierte Symbol; einen ersten Deinterleaver (1435) zum Deinterleaven einer Ausgabe des Hard-Decision-Elements (1437); den ersten Symbolinitialisierer (1415) zum Initialisieren eines korrespondierenden Symbols auf den spezifischen Wert an einer Position, wo das Symbol, welches den spezifischen Wert hat, durch die Symboleinfügeinrichtung (1411) während eines iterativen Dekodierens eingefügt wird; eine erste Auswähleinrichtung (1442), welche mit der ersten Symboleinfügeinrichtung (1411) und dem ersten Symbolinitialisierer (1415) verbunden ist, zum Auswählen einer Ausgabe der Symboleinfügeinrichtung (1411), wenn das Datensymbol empfangen wird, und Auswählen einer Ausgabe des ersten Symbolinitialisierers (1415) während des iterativen Dekodierens, um den ausgewählten Wert an den ersten Dekodierer (1422) auszugeben; einen zweiten Deinterleaver (1433) zum Deinterleaven des zweiten dekodierten Symbols während des iterativen Dekodierens, um das deinterleavte Symbol zu dem ersten Symbolinitialisierer (1415) zurückzuführen; und eine zweite Auswähleinrichtung (1444), welche mit dem zweiten Dekodierer (1424) verbunden ist, zum Ausgeben einer Ausgabe des zweiten Dekodierers (1424) an den zweiten Deinterleaver (1433) während des iterativen Dekodierens, und Ausgeben einer Ausgabe des zweiten Dekodierers (1424) an das Hard-Decision-Element (1437) während des Ausgebens dekodierter Daten.
Kanaldekodiervorrichtung nach Anspruch 1, des Weiteren einen zweiten Symbolinitialisierer (1412) umfassend, welcher zwischen dem Interleaver (1431) und dem zweiten Dekodierer (1424) verbunden ist, zum Initialisieren eines korrespondierenden ersten dekodierten Symbols auf den spezifischen Wert an einer Position, wo ein Symbol, welches den spezifischen Wert hat, aus den interleavten ersten dekodierten Symbolen eingefügt wird.
Kanaldekodiervorrichtung nach Anspruch 1, des Weiteren einen zweiten Symbolinitialisierer (1413) umfassend, welcher zwischen dem ersten Dekodierer (1422) und dem Interleaver (1431) verbunden ist, zum Initialisieren eines korrespondierenden ersten dekodierten Symbols auf den spezifischen Wert an einer Position, wo ein Symbol, welches den spezifischen Wert hat, aus den interleavten ersten dekodierten Symbolen eingefügt wird.
Kanaldekodiervorrichtung nach Anspruch 1, wobei die spezifische Biteinfügeposition eine höhere Fehlerwahrscheinlichkeit innerhalb eines Rahmens während der Kanaldekodierung hat.
Kanaldekodierverfahren für einen Empfänger, welcher Symbole empfängt, welche kodiert wurden durch das Einfügen von mindestens einem spezifischen Bit in Rahmendaten an einer vorbestimmten Position, wobei das Verfahren die folgenden Schritte umfasst: a) Empfangen der Symbole und Demultiplexen der empfangen Symbole in ein Datensymbol, ein erstes Paritätssymbol und ein zweites Paritätssymbol; b) Einfügen eines Symbols, welches einen spezifischen Wert hat, durch eine Symboleinfügeinrichtung (1411) an die vorbestimmte spezifische Biteinfügeposition des Datensymbols und Ausgeben der empfangenen Symbole an anderen Positionen; c) Auswählen einer Ausgabe der Symboleinfügeinrichtung (1411), wenn das Datensymbol empfangen wird, und Auswählen einer Ausgabe eines ersten Symbolinitialisierers (1415) während eines iterativen Dekodierens; d) Empfangen des ersten Paritätssymbols und der ausgewählten Ausgabe in einem ersten Dekodierer (1422) und Durchführen einer Soft-Decision-Dekodierung, um ein erstes dekodiertes Symbol zu erzeugen; e) Interleaven des ersten dekodierten Symbols; f) Durchführen eine Soft-Decision-Vorgangs für das interleavte erste dekodierte Symbol und das zweite Paritätssymbol, um ein zweites dekodiertes Symbol zu erzeugen; g) Durchführen einer iterativen Dekodierung durch Ausgeben des zweiten dekodierten Symbols an einen zweiten Deinterleaver (1433), Deinterleaven des zweiten dekodierten Symbols, Initialisieren eines korrespondierenden Symbols des deinterleavten zweiten dekodierten Symbols auf den spezifischen Wert an der Einfügeposition und Zurückkehren zu Schritt c); h) bei Beendigung des iterativen Dekodierens, Ausgeben des zweiten dekodierten Symbols an ein Hard-Decision-Element (1437), um einen Hard-Decision-Vorgang für das zweite dekodierte Symbol durchzuführen, und Deinterleaven des Hard-Decision-bearbeiteten, zweiten dekodierten Symbols.