EP0705465A1 - Konfigurierbares, analoges und digitales array - Google Patents

Konfigurierbares, analoges und digitales array

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EP0705465A1
EP0705465A1 EP93915717A EP93915717A EP0705465A1 EP 0705465 A1 EP0705465 A1 EP 0705465A1 EP 93915717 A EP93915717 A EP 93915717A EP 93915717 A EP93915717 A EP 93915717A EP 0705465 A1 EP0705465 A1 EP 0705465A1
Authority
EP
European Patent Office
Prior art keywords
matrix
analog
array
basic
bbb
Prior art date
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Granted
Application number
EP93915717A
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English (en)
French (fr)
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EP0705465B1 (de
Inventor
Bedrich Hosticka
Werner Schardein
Berthold Weghaus
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Fraunhofer Gesellschaft zur Forderung der Angewandten Forschung eV
Original Assignee
Fraunhofer Gesellschaft zur Forderung der Angewandten Forschung eV
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Publication date
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Publication of EP0705465A1 publication Critical patent/EP0705465A1/de
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Publication of EP0705465B1 publication Critical patent/EP0705465B1/de
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Expired - Lifetime legal-status Critical Current

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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06J—HYBRID COMPUTING ARRANGEMENTS
    • G06J1/00—Hybrid computing arrangements

Definitions

  • the present invention relates to a configurable, analog and digital array.
  • the subject matter of the invention relates to a configurable analog / digital module array.
  • User-programmable circuits in the form of configurable arrays have been known for a number of years.
  • the customary programmable circuits on the market are designed as configurable digital arrays.
  • Such user-programmable circuits therefore mainly cover the area of digital applications. It is common to such digital, user-programmable circuits that a plurality of cells are provided at gate level or register level, which can be programmed by the user and can be variably connected via prefabricated connection paths.
  • Such user-programmable circuits are often used only for checking a circuit design, and after the final circuit version has been determined, it must be converted into a so-called "full customer circuit".
  • full customer circuit Such an implementation is over with one prototypes existing in several different building blocks are generally not readily possible and generally require a so-called redesign.
  • European patent application EP-0499383A2 shows a user-programmable integrated circuit with an analog section with user-configurable analog circuit modules, a digital section with user-configurable digital circuit modules and an interface section with user-configurable interface circuits for analog / digital Signal conversion and for digital / analog signal conversion, and a user-configurable connection and input / output architecture.
  • the networking of the elements made possible by such a circuit is extremely limited. For example, no feedback between circuit elements is possible.
  • the known circuit can be programmed and controlled by connecting solid basic components to other components, as is shown, for example, in FIGS. 3a, 3b of this document.
  • resistors and capacitors can optionally be connected to existing circuit blocks.
  • a hierarchical structuring and organization that enables the construction of closed analog subsystems for the subsequent configuration within an overall system. light, is not possible with this known technique.
  • DE-3417670A1 shows a programmable analog circuit in the form of a programmable filter, in which a number of filter modules, an attenuator and an isolating amplifier can be interconnected in a user-programmable manner.
  • a number of filter modules, an attenuator and an isolating amplifier can be interconnected in a user-programmable manner.
  • the present invention is therefore based on the object of creating a configurable, analog and digital array with which an entire system with analog and optionally digital basic components can be configured largely freely by the user.
  • the configurable analog and digital array according to the invention comprises a hierarchical structure with at least two first-order matrix arrangements and at least one second-order matrix arrangement.
  • Each of the first-order matrix arrangements has a plurality of basic modules arranged in rows or columns, which are at least partially analog basic modules, and has a first switch matrix for controllable mutual connection of the signal inputs and / or the signal outputs of the basic building blocks and for the controllable connection thereof to matrix inputs and / or matrix outputs of this first-order matrix arrangement.
  • the second-order matrix arrangement comprises a second switch matrix for the controllable mutual connection of the matrix inputs and / or matrix outputs of the first-order matrix arrangement and for the controllable connection of the same with array inputs and / or array outputs.
  • the system defined in this way can include controllable analog and digital function blocks of different architectures and degrees of complexity in the form of an integrated circuit on a common substrate in such a way that the existing sub-modules or basic modules can be flexibly and reversibly interconnected and to a large extent as desired
  • Predefined overall system for mixed analog / digital signal processing can be configured.
  • This system therefore forms a "building block" with a certain basic quantity of basic building blocks in the form of analog and digital blocks, which can be parameterized and thus modified and can be interconnected or configured to form an overall system within certain limits.
  • the basic modules preferably have an analog and / or digital control input. Certain properties of the basic building blocks can thus be varied, ie parameterized, within specified limits.
  • the signals for the analog and digital control inputs of a basic module are programmed into writable, readable and erasable memory elements which serve as parameterization registers and which are located directly on the basic modules and can be reset or deleted there at any time .
  • properties such as its gain factor, its bandwidth, its power loss, its offset, etc. can be entered as required. be put.
  • a first-order matrix arrangement can optionally contain a multiplying digital / analog converter, to which a binary data word can be fed from such a parameterization register, so that the digital / analog converter generates an analog control signal on the output side with which the analog control input of the basic building block can be controlled.
  • the basic modules are configured to form an overall system by controlling the analog and digital control inputs of the basic module and by controlling switches of the first and second matrix arrangement via the matrix inputs and the array inputs.
  • a shift register is preferably provided, into which the data for the configuration can be read in serially and which forms the parameterization registers.
  • a parallel interface can be provided which enables the configuration data to be introduced in parallel into the array.
  • a host computer can be used to generate the configuration data to generate the control data.
  • a microcontroller can also be provided on a chip, which takes over the routing (setting of the configuration register), whereby it receives information supplied from outside in the form of e.g. evaluates a network list. This can also be temporarily stored in a separate area (RAM, EPROM or the like).
  • circuit arrangement of the first arrangement formed by the basic components within the matrix arrangement of the first order can be assembled into a practically freely selectable overall system by means of the matrix arrangement of the second or higher order.
  • the hierarchical structure according to the invention of the configurable array consisting of first-order matrix arrangements and at least one second-order matrix arrangement allows measures to be tested as well as testability by means of measures which are conventional in the field of digitally configurable arrays of the configured system.
  • all combinatorial logic functions are designed as minimalized functions for this purpose and can therefore be tested completely.
  • registers which are connected via a scan path.
  • Programmable signature registers and a boundary scan path can also be provided.
  • the observability of special internal nodes of the overall system is provided. This can be done, for example, by means of switchable decoupling elements (eg amplifiers), which in turn can optionally be switched to an output pin or an analog basic module. This should lead to a measurement which is essentially load-free for the network node.
  • the array structure according to the invention enables certain internal module connections to be separated and internal nodes to be set via external chips Inputs or module outputs.
  • the variable design of the array according to the invention enables the configuration of test systems which carry out an on-chip test and, with a suitable constellation, extensively check the functionality of the overall system. Mixed analog / digital parts can also be included in such self-test systems.
  • At least some of the basic modules are assigned a qualification register which is designed as a read / write memory or as a fixed value memory and at least information about the total failure of the basic module and, if appropriate, information about the operating properties of the basic module includes.
  • a qualification register which is designed as a read / write memory or as a fixed value memory and at least information about the total failure of the basic module and, if appropriate, information about the operating properties of the basic module includes.
  • special configuration measures can be used to extract component and circuit parameters for each individual chip on which the array is implemented. The results of this parameter extraction are then built into parameterizable functional macro models and used in all further simulations. It is thus possible to largely compensate for parameter variations in the component and circuit parameters caused by process fluctuations by adapting the simulation environment.
  • a characterization plan for specific circuit properties can then be drawn up for each chip, which can be used by the configuration software as the basis for qualifying each circuit part for specific tasks.
  • a unique identification code can be stored on each chip. This can be done, for example, in the form of a PROM area that is burned by the user, i.e. can be described as a read-only memory.
  • a qualification register By assigning a qualification register to each of the basic modules, information about the functionality of the basic modules can be stored. Like him- thinks such a qualification within the qualification register includes, for example, information about the total failure of the basic building block or features about other properties. On the one hand, this information can be determined by the manufacturer during testing and provided in the qualification registers, so that the chip yield can be increased. Since each module type occurs several times on the chip, there is sufficient redundancy. On the other hand, the qualification can also be carried out by the user at any time. This enables flexible qualification depending on the application. However, this method also allows failures that have occurred during operation to be localized, marked and avoided by reconfiguring the system, all qualification registers being taken into account. This aspect increases the reliability of the system, since it is possible to "repair" the system on site without having to intervene in the hardware.
  • those modules that are not statically lossless can be separated from the operating voltage via a power cut-off input.
  • This configuration makes it possible to deselect unused or defective basic modules and thus to reduce the power loss of the overall system.
  • this aspect can be of great importance.
  • such an input can also be controlled in certain time slots during operation to limit the power loss.
  • a separate memory element within the basic module which can be programmed separately, is preferably used to deselect a basic module.
  • the array according to the invention supplies adaptive systems.
  • the configured system can deliver output signals that modify the system itself in a certain way, ie reconfigure it automatically. This can be done, for example, by changing the programmable wiring or by changing the module properties. With a suitable design, the arrangements can be modified in real time.
  • the array according to the invention is preferably implemented in BICMOS technology.
  • This technology is particularly suitable because, on the one hand, it has the ability to perform high-quality analog functions through bipolar components and, on the other hand, it allows maximum integration through low-loss CMOS technology.
  • the concept of flexible interconnection requires good driver properties, the driver having to react flexibly to the load capacities. In principle, however, a solution in CMOS technology or in another technology suitable for large-scale integration is also conceivable.
  • the transfer of a prototype, which is configured on the array according to the invention, to an optimized circuit for larger quantities can be accomplished in a simple manner in that the data determined during the configuration, together with the analog and digital library elements, is added to the the desired overall system are bound together in a suitable CAD environment, elements that are not used being left out and the additions serving the wiring and programmability, such as multiplexers and registers, being replaced by fixed wiring. Since the entire system was already completely replicated within the configurable module array according to the invention, the problem of a transition to other modules does not arise with the technology according to the invention.
  • the analog basic building blocks of the array according to the invention include, for example, integrators, comparators, stronger, phase detectors and adjustable references.
  • the adjustable references can be realized by multiplying digital-to-analog converters.
  • 1 shows a second-order loop filter formed by basic building blocks within the first-order matrix arrangement
  • FIG. 3 shows a frequency-locked control loop (FLL) formed from the circuits according to FIGS. 1 and 2 by the second-order matrix arrangement;
  • FLL frequency-locked control loop
  • FIG. 6 shows an illustration of a second-order loop filter formed by the first-order matrix arrangement of the array according to the invention
  • FIG. 8 shows an illustration corresponding to FIG. 5 of the array according to the invention when programmed as a frequency-locked control loop.
  • 1 shows a first possible structuring within a first level of the array according to the invention, which, as will be further explained below, is formed by a first-order matrix arrangement. This is referred to as the first level, since only basic modules II, 12, VI are configured within this level.
  • the configuration shown here comprises two integrators II, 12 or low-pass filters of the first order, which can be controlled digitally for a coarse setting and analogously for a fine setting, and a likewise controllable amplifier VI.
  • Vdc With the reference symbol Vdc; Vac are digital or analog control inputs.
  • FIG. 2 shows a further first level of the array according to the invention, that is to say also a partial configuration of basic components, which is formed by a first-order matrix arrangement.
  • two voltage comparators K 1, K 2 are provided, which are followed by a phase detector PD.
  • Fig. 3 shows the block diagram of an FLL (Frequency Locked Loop), i.e. a frequency locked loop.
  • FLL Frequency Locked Loop
  • This circuit is formed from three blocks, which are each formed on the first level of the digital array according to the invention, as is illustrated by FIGS. 1 and 2.
  • the circuit shown in Fig. 3 can be referred to as a second level circuit.
  • the hierarchical structure of the analog / digital design of the entire array according to the invention is clear.
  • Macros of the first level are formed on the basis of basic building blocks, which in turn can configure a system of the second level, whereby this can also be done in conjunction with basic building blocks from the lower levels.
  • the exemplary embodiment shown here is structured over two levels. It is obvious to a person skilled in the art that the concept of a hierarchical array according to the invention can be carried out over several levels.
  • FIG. 4 shows the circuit architecture of a programmable, controllable transconductance amplifier OTA in differential path technology.
  • This structure is intended to clarify the control possibilities of a basic building block, representative of the other basic building blocks.
  • the digital setting is a rough setting. This is done by data word W2.
  • the fine adjustment takes place starting from the data word W1 via a programmable, multiplying digital / analog converter MDAC, such analog control voltages also being able to be provided externally.
  • a 10-bit latch L is used for digital programming both for the coarse adjustment and for the fine adjustment. These latches L are contained in the BBB rows / lines of the basic building blocks, which are shown in FIG. 5 and are explained in more detail below with reference to FIG. 5.
  • the digital control brings about a rough digital setting by switching on or off pre-configured current and voltage references within the first-order matrix arrangements via data word W2.
  • the transconductance can also be kept programmable.
  • references for dynamic adjustment can be scaled.
  • the embodiment shown there comprises an inventive configurable analog and digital array arrangement, four matrix arrangements M 11 # M 12 , M 13 , M 14 first order and a matrix arrangement M 2 second order.
  • Each first-order matrix arrangement MIT, M 12 ' M 1 3 ' M 14 comprises a plurality of basic building blocks BBB, which are shown there as BBB rows / lines 1 to 12.
  • the connections between the basic components within the matrix arrangements M ⁇ l , M 12 , M 13 , M 14 are made by means of first switch matrices S- ⁇ to S 4 , which in the example shown can be designed as (8 x 8) switch matrices.
  • decodable line selectors can be used on the periphery, which can separate and / or connect incoming and outgoing signal / supply paths. All external connections of the matrix can be programmed as inputs or outputs or bidirectional connections. Multiplexers in the selectors allow variable signal / supply routing.
  • crossing and linking two different elementary networking states, namely the crossing and linking, can primarily be implemented.
  • a crossing point MSU When a crossing point MSU is programmed, a conductive, bidirectional connection of a horizontal and a vertical line segment is created. Further intersection points MSU can be connected to these segments, so that line segments which run in parallel can also be realized. If the selectors at the matrix edges are deactivated, these line segments end at the matrix periphery.
  • the switching matrices are only shown without separation units. Unless otherwise shown, the signal paths in the structures shown each end at the matrix periphery. As is also shown in FIG.
  • the second-order matrix arrangement M 2 likewise comprises a switch matrix which, in the exemplary embodiment shown here, is designed as a (16 ⁇ 16) switch matrix.
  • the vertical signal lines of this matrix are the input and output lines of the switching matrices S ⁇ i to S 4 of the first-order matrix arrangements.
  • Horizontal lines of the switch matrix of the second-order matrix arrangement are formed by outputs of a 256-bit shift register 17 and array input and array output lines. The latter form an interface 18 for the array.
  • the switch matrices S- ⁇ to S 5 consist of 1-bit switches and memories, which are arranged field-shaped. By setting a “1” or “0”, signal and / or supply paths can be connected or separated.
  • FIG. 6 shows the implementation of the loop filter according to FIG. 1 by means of a first order matrix arrangement M ⁇ in the first level of the array.
  • Circuit elements denoted by the same reference numerals denote the same components in all the figures, so that their function and structure need not be explained again.
  • the configuration which is predetermined by the content of the shift register 13, selects certain basic modules from the BBB rows / lines 1, 2, 3 and interconnects them in the desired manner.
  • the function of the 64-bit shift register 13 for the analog configuration and that of the 16-bit shift register 19 for the rough digital control also become particularly clear here.
  • FIG. 7 shows a representation corresponding to FIG. 2 of a phase detector with two voltage comparators, as it is formed by the third matrix arrangement M 13 of the first order becomes.
  • the 64-bit shift register 15 is used for the analog configuration, while the 16-bit shift register 20 is used for the rough digital control.
  • FIG. 8 shows the entire wiring network which is formed by the array according to FIG. 5 in order to implement the frequency-locked control loop according to FIG. 3 in the second level of the array. Since the components have been explained with reference to the previous figures, no further explanation of the individual matrix arrangements is required.

Abstract

Ein konfigurierbares, analoges und digitales Array ist in hierarchischer Struktur in wenigstens zwei Ebenen realisiert. Es umfaßt wenigstens zwei Matrixanordnungen erster Ordnung, von denen eine jede eine Mehrzahl von reihenförmig und/oder spaltenförmig angeordneten Grundbausteinen, die wenigstens teilweise analoge Grundbausteine sind, und eine erste Schaltermatrix zur steuerbaren gegenseitigen Verbindung der Signaleingänge und Signalausgänge der Grundbausteine und zur Verbindung derselben mit Matrixeingängen und Matrixausgängen aufweist, sowie zumindest eine Matrixanordnung zweiter Ordnung, die eine zweite Schaltermatrix zur steuerbaren gegenseitigen Verbindung der Matrixeingänge und Matrixausgänge der Matrixanordnungen erster Ordnung und zur steuerbaren Verbindung derselben mit Arrayeingängen und Arrayausgängen hat.

Description

Konfigurierbares, analoges und digitales Array
Beschreibung
Die vorliegende Erfindung betrifft ein konfigurierbares, analoges und digitales Array. Mit anderen Worten betrifft der Erfindungsgegenstand ein konfigurierbares analog/digi¬ tales Modul-Array.
Anwenderprogrammierbare Schaltungen in Form von konfigurier¬ baren Arrays sind seit einer Reihe von Jahren bekannt. Die marktüblichen anwenderprogrammierbaren Schaltungen sind als konfigurierbare digitale Arrays ausgebildet. Derartige an¬ wenderprogrammierbare Schaltungen decken also hauptsächlich den Bereich digitaler Anwendungen ab. Solchen digitalen, an¬ wenderprogrammierbaren Schaltungen ist es gemeinsam, daß eine Mehrzahl von Zellen auf Gatterebene oder Registerebene vorgesehen sind, die vom Anwender programmiert und über vor¬ gefertigte Verbindungswege variabel verschaltet werden kön¬ nen.
Bei derartigen anwenderprogrammierbaren Schaltungen stellt ein besonderes Problem die Entscheidung für den jeweiligen -Anwendungsfall "richtigen" Baustein dar, da die Systeme sehr unterschiedlich sind und ein Umsteigen von einem System auf ein nächstes nur unter Schwierigkeiten möglich ist.
Häufig werden derartige anwenderprogrammierbare Schaltungen lediglich zur Überprüfung eines Schaltungsentwurfes verwen¬ det, wobei nach Festlegung der endgültigen Schaltungsversion eine Umsetzung in eine sog. "Vollkundenschaltung" durchge¬ führt werden muß. Eine solche Umsetzung ist bei einem aus mehreren verschiedenen Bausteinen bestehenden Prototypen in der Regel nicht ohne weiteres möglich und erfordert in der Regel ein sog. Redesign.
Für den analogen Bereich gibt es bislang kein entsprechen¬ des Gegenstück, das ähnlich universell einsetzbar wäre wie anwenderprogrammierbare digitale Schaltungen in Form von konfigurierbaren digitalen Arrays. Es gibt lediglich einige Spezialbausteine, wie beispielsweise Filter, die vom Anwen¬ der durch entsprechende Beschaltung programmiert oder ge¬ trimmt werden können. Ferner gibt es integrierte Arrays mit analogen Komponenten oder Zellen zur benutzerspezifischen Verdrahtung. Diese Verdrahtung muß beim Hersteller über eine Aluminiummaske erfolgen und kann daher nicht vom Kun¬ den selbst vorgenommen werden. Die europäische Patentanmel¬ dung EP-0499383A2 zeigt eine anwenderprogrammierbare inte¬ grierte Schaltung mit einem analogen Abschnitt mit anwen- derkonfigurierbaren analogen Schaltungsmodulen, einem digi¬ talen Abschnitt mit anwenderkonfigurierbaren digitalen Schaltungsmodulen und einem Schnittstellenabschnitt mit an- wenderkonfigurierbaren Schnittstellenschaltungen zur Ana- log/Digital-Signalumwandlung und zur Digital/Analog-Signal- umwandlung, und einer anwenderkonfigurierbaren Verbindungs¬ und Eingabe/Ausgabe-Architektur. Die durch eine derartige Schaltung ermöglichte Vernetzung der Elemente ist äußerst begrenzt. So ist beispielsweise keine Rückkopplung zwischen Schaltungselementen möglich. Bei dieser bekannten Schaltung erfolgt lediglich ein Multiplexing bestehender Basisblöcke und Signalpfade, die sich nur nach eng begrenzten Möglich¬ keiten abändern lassen. Die Programmier- und Steuerbarkeit der bekannten Schaltung erfolgt durch Beschaltung fester Grundbausteine mit anderen Bauteilen, wie dies beispiels¬ weise in den Fig. 3a, 3b dieser Schrift gezeigt ist. So können beispielsweise wahlweise Widerstände und Kondensato¬ ren an bestehende Schaltungsblöcke angeschaltet werden. Eine hierarchische Strukturierung und Organisation, die den Aufbau abgeschlossener analoger Untersysteme zur anschlies- senden Konfiguration innerhalb eines Gesamtsyste es ermög- licht, ist bei dieser bekannten Technik nicht möglich.
Die DE-3417670A1 zeigt eine programmierbare analoge Schal¬ tung in Form eines programmierbaren Filters, bei dem eine Anzahl von Filtermodulen, ein Dämpfungsglied und ein Trenn¬ verstärker in anwenderprogrammierbarer Weise miteinander verschaltet werden können. Auch hier ergibt sich jedoch nur eine sehr begrenzte Variation einer fest vorgegebenen Schaltungsgrundstruktur.
Aus der DE-3615981A1 ist ein System zur Parameter-program¬ mierbaren Bearbeitung von Audio-Signalen in Kombination mit einer programmierbaren Schaltmatrix bekannt, welches zur Anwendung im Bereich der analogen und digitalen Aufberei¬ tung von Audio-Signalen dient. Dieses System ist jedoch nicht auf Chip-Ebene, sondern lediglich auf Leiterplatten- Ebene implementierbar.
Ausgehend von diesem Stand der Technik liegt der vorliegen¬ den Erfindung daher die Aufgabe zugrunde, ein konfigurier¬ bares, analoges und digitales Array zu schaffen, mit dem ein Gesamtsystem mit analogen und gegebenenfalls digitalen Grundbausteinen weitgehend frei vom Anwender konfiguriert werden kann.
Diese Aufgabe wird durch ein konfigurierbares analoges und digitales Array gemäß Patentanspruch 1 gelöst.
Das erfindungsgemäße konfigurierbare analoge und digitale Array umfaßt eine hierarchische Struktur mit wenigstens zwei Matrixanordnungen erster Ordnung und wenigstens einer Matrixanordnung zweiter Ordnung.
Jede der Matrixanordnungen erster Ordnung weist eine Mehr¬ zahl von reihenförmig oder spaltenförmig angeordneten Grundbausteinen auf, die wenigstens teilweise analoge Grundbausteine sind, und hat eine erste Schaltermatrix zur steuerbaren gegenseitigen Verbindung der Signaleingänge und/oder der Signalausgänge der Grundbausteine und zur steuerbaren Verbindung derselben mit Matrixeingängen und/oder Matrixausgängen dieser Matrixanordnung erster Ord¬ nung. Die Matrixanordnung zweiter Ordnung umfaßt eine zwei¬ te Schaltermatrix zur steuerbaren gegenseitigen Verbindung der Matrixeingänge und/oder Matrixausgänge der Matrixan¬ ordnung erster Ordnung und zur steuerbaren Verbindung der¬ selben mit Arrayeingängen und/oder Arrayausgängen.
Das auf diese Weise definierte System kann steuerbare ana¬ loge und digitale Funktionsblöcke unterschiedlicher Archi¬ tekturen und Komplexitätsgrade in Form einer integrierten Schaltung auf einem gemeinsamen Substrat derart umfassen, daß die vorhandenen Teilmodule bzw. Grundbausteine flexibel und reversibel miteinander verschaltbar sind und zu einem weitgehend beliebig vordefinierbaren Gesamtsystem für die gemischt analog/digitale SignalVerarbeitung konfiguriert werden können. Dieses System bildet daher einen "Baukasten" mit einer gewissen Grundmenge an Grundbausteinen in Form von analogen und digitalen Blöcken, die parametrisierbar und damit abänderbar sind und in bestimmten Grenzen mit¬ einander zu einem Gesamtsystem verschaltet bzw. konfigu¬ riert werden können.
Vorzugsweise haben die Grundbausteine zusätzlich zu ihrem Signaleingang und ihrem Signalausgang einen analogen und/oder digitalen Steuereingang. Somit können bestimmte Eigenschaften der Grundbausteine innerhalb vorgegebener Grenzen variiert, d.h. parametrisiert, werden. Die Signale für den analogen und den digitalen Steuereingang eines Grundbausteines werden in beschreibbare, lesbare und lösch¬ bare Speicherelemente, die als Parametrisierungsregister dienen, und die sich unmittelbar an den Grundbausteinen be¬ finden, einprogrammiert und können dort jederzeit neu ge¬ setzt oder gelöscht werden. Im Falle eines Grundbausteines in Form eines Verstärkers können beispielsweise Eigenschaf¬ ten wie dessen Verstärkungsfaktor, dessen Bandbreite, des¬ sen Verlustleistung, dessen Offset usw. nach Bedarf einge- stellt werden.
Eine Matrixanordnung erster Ordnung kann gegebenenfalls einen multiplizierenden Digital/Analog-Wandler enthalten, dem ein binäres Datenwort von einem solchen Parametri- sierungsregister zugeführt werden kann, so daß der Digi¬ tal/Analog-Wandler ausgangsseitig ein analoges Steuersignal erzeugt, mit dem der analoge Steuereingang des Grundbau¬ steines angesteuert werden kann.
Die Konfiguration von Grundbausteinen zu einem Gesamtsystem erfolgt bei dieser Ausgestaltung durch Ansteuerung der ana¬ logen und digitalen Steuereingänge des Grundbausteines und durch Ansteuerung von Schaltern der ersten und zweiten Ma¬ trixanordnung über die Matrixeingänge und die Arrayeingän- ge.
Bevorzugt ist ein Schieberegister vorgesehen, in das die Daten für die Konfiguration seriell eingelesen werden kön¬ nen und das die Parametrisierungsregister bildet.
Bei einer abweichenden Ausgestaltung kann eine parallele Schnittstelle vorgesehen sein, die ein paralleles Einbrin¬ gen der Konfigurationsdaten in das Array ermöglicht. In je¬ dem Fall kann zur Erzeugung der Steuerdaten ein Host-Rech¬ ner zur Generierung der Konfigurationsdaten verwendet wer¬ den.
In einer weiter fortgeschrittenen Realisierung kann auch ein MikroController auf einem Chip vorgesehen sein, der das Routing (Setzen der Konfigurierungsregister) übernimmt, wobei er von außen zugeführte Informationen in Form z.B. einer Netzliste auswertet. Dies kann auch in einem geson¬ derten Bereich (RAM, EPROM o. ä.) zwischengespeichert werden.
Zwischen den Grundbausteinen sowie zwischen den durch die Grundbausteine gebildeten Matrixanordnungen der ersten Ord- nung befinden sich jeweils eine große Anzahl von schaltba¬ ren Verbindungen, die eine weitgehend beliebige Verdrahtung der Grundbausteine untereinander zulassen. Da innerhalb der matrixförmigen Anordnungen sowohl die Eingangsleitungen als auch die Ausgangsleitungen der Grundbausteine geführt sind, kann innerhalb der Matrixanordnung erster Ordnung auch eine rückkoppelnde Struktur aus Grundbausteinen gebildet werden.
Die von den Grundbausteinen innerhalb der Matrixanordnung erster Ordnung gebildete Schaltungsanordnung erster Anord¬ nung kann mittels der Matrixanordnung zweiter oder höherer Ordnung zu einem praktisch frei wählbaren Gesamtsystem zusammengesetzt werden.
Die erfindungsgemäße hierarchische Struktur des konfigu¬ rierbaren Arrays bestehend aus Matrixanordnungen erster Ordnung und wenigstens einer Matrixanordnung zweiter Ord¬ nung erlaubt mittels an sich im Bereich der digitalen kon¬ figurierbaren Arrays üblicher Maßnahmen sowohl eine Test- barkeit der einzelnen Grundbausteine wie auch eine Testbar- keit des konfigurierten Systemes. Bei digitalen Strukturen sind zu diesem Zweck alle kombinatorischen Logikfunktionen als minimalisierte Funktionen ausgeführt und somit voll¬ ständig testbar. Zwischen den kombinatorischen Logikgrund¬ bausteinen liegen Register, die über einen Scan-Path ver¬ schaltet sind. Ferner können programmierbare Signatur¬ register und ein Boundary-Scan-Path vorgesehen sein.
Bei analogen Strukturen wird die Beobachtbarkeit spezieller innerer Knoten des Gesamtsystemes vorgesehen. Dies kann beispielsweise durch zuschaltbare Entkoppelungselemente (z.B. Verstärker) erfolgen, die wiederum wahlweise auf einen Ausgangspin oder einen analogen Grundbaustein ge¬ schaltet werden können. Dies soll zu einer für den Netz¬ knoten im wesentlichen belastungsfreien Messung führen. Ebenso ermöglicht die erfindungsgemäße Arraystruktur die Auftrennbarkeit bestimmter Modul-interner Verbindungen sowie die Setzbarkeit innerer Knoten über Chip-externe Eingänge oder Modulausgänge. Die variable Gestaltbarkeit des erfindungsgemäßen Arrays ermöglicht die Konfiguration von Testsystemen, die einen On-Chip-Test ausführen und bei geeigneter Konstellation die Funktionsfähigkeit des Gesamtsystemes weitgehend erschöpfend prüfen. In derartige Selbsttestsysteme können auch gemischt analog/digitale Teile mit einbezogen werden.
Gemäß einem besonderen Merkmal der Erfindung ist wenigstens einem Teil der Grundbausteine ein Qualifizierungsregister zugeordnet, das als Schreib/Lese-Speicher oder als Fest¬ wertspeicher ausgebildet ist und zumindest eine Information über den Totalausfall des Grundbausteines und gegebenen¬ falls Informationen über Betriebseigenschaften des Grund¬ bausteines beinhaltet. Bei dieser Ausgestaltung des er¬ findungsgemäßen Arrays können im Anschluß an den Funktions¬ test durch besondere Konfigurationsmaßnahmen eine Extrak¬ tion von Bauelemente- und Schaltungsparametern für jeden individuellen Chip, auf dem das Array implementiert ist, vorgenommen werden. Die Ergebnisse dieser Parameter-Extrak¬ tion werden dann in parametrisierbare funktionale Makro¬ modelle eingebaut und in allen weiteren Simulationen ver¬ wendet. Damit ist es möglich, durch Prozeßschwankungen be¬ dingte Parameterstreuungen der Bauelemente- und Schaltungs¬ parameter individuell durch Adaption der Simulationsumge¬ bung weitgehend aufzufangen. Für jedes Chip kann dann ein Charakterisierungsplan für bestimmte Schaltungseigenschaf¬ ten aufgestellt werden, der als Grundlage einer Qualifi¬ zierung jedes Schaltungsteils für bestimmte Aufgaben von der Konfigurationssoftware benutzt werden kann. Dazu kann auf jedem Chip ein eindeutiger Erkennungscode abgelegt werden. Dies kann beispielsweise in Form eines PROM-Be¬ reiches geschehen, der vom Anwender gebrannt, d.h. als Festwertspeicher beschrieben werden kann.
Durch Zuordnung je eines Qualifikationsregisters zu sämt¬ lichen Grundbausteinen können Informationen über die Funk¬ tionsfähigkeit der Grundbausteine abgelegt werden. Wie er- wähnt, umfaßt eine derartige Qualifizierung innerhalb des Qualifizierungsregisters beispielsweise die Information über den Totalausfall des Grundbausteines oder Merkmale über sonstige Eigenschaften. Diese Information kann zum einen beim Hersteller während des Testens ermittelt und in den Qualifizierungsregistern bereitgestellt werden, so daß die Chip-Ausbeute erhöht werden kann. Da jeder Modultyp mehrmals auf dem Chip vorkommt, ist genügend Redundanz vor¬ handen. Zum anderen kann die Qualifizierung auch jederzeit von dem Anwender vorgenommen werden. Damit ist eine in Ab¬ hängigkeit von der Anwendung flexible Qualifizierung mög¬ lich. Dieses Verfahren gestattet aber auch, während des Betriebes aufgetretene Ausfälle zu lokalisieren, zu mar¬ kieren und durch Neukonfigurieren des Systems zu umgehen, wobei alle Qualifizierungsregister berücksichtigt werden sollten. Dieser Aspekt erhöht die Zuverlässigkeit des Systemes, da eine "Reparatur" des Systemes am Einsatzort ohne Eingriff in die Hardware möglich ist.
Gemäß einem besonderen Aspekt der Erfindung können die¬ jenigen Bausteine, die statisch nicht verlustlos sind, wie beispielsweise Verstärker, Schnittstellenschaltungen usw., über einen Leistungsabschaltungseingang von der Betriebs¬ spannung abgetrennt werden. Diese Ausgestaltung ermöglicht es, unbenutzte oder defekte Grundbausteine zu deselektieren und damit die Verlustleistung des Gesamtsystems zu vermin¬ dern. In Anbetracht der Tatsache, daß oft nur ein kleiner Teil der Grundbausteine eines derartigen Arrays für die Konfiguration einer bestimmten anwenderspezifischen Schal¬ tung genutzt wird, kann diesem Aspekt hohe Bedeutung zu¬ kommen. Natürlich kann ein derartiger Eingang auch in be¬ stimmten Zeitschlitzen während des Betriebes zur Verlust¬ leistungsbegrenzung angesteuert werden. Zur Deselektion eines Grundbausteines dient vorzugsweise wieder ein eigenes Speicherelement innerhalb des Grundbausteines, das getrennt programmiert werden kann.
Das erfindungsgemäße Array liefert adaptive Systeme. Das konfigurierte System kann Ausgangssignale liefern, die das System selbst in bestimmter Weise modifizieren, d.h. es selbsttätig umkonfigurieren. Dies kann beispielsweise durch Änderung der programmierbaren Verdrahtung oder durch Ände¬ rung der Moduleigenschaften geschehen. Bei geeigneter Aus¬ legung können die Anordnungen im Echtzeitbetrieb modifi¬ ziert werden.
Vorzugsweise wird das erfindungsgemäße Array in BICMOS- Technologie implementiert. Diese Technologie ist besonders geeignet, da sie einerseits durch bipolare Bauelemente die Fähigkeit zu hochwertigen Analogfunktionen besitzt und andererseits durch verlustarme CMOS-Technik die Höchst¬ integration zuläßt. Außerdem werden durch das Konzept der flexiblen Verschaltung gute Treibereigenschaften gefordert, wobei der Treiber auf die Lastkapazitäten flexibel reagie¬ ren muß. Prinzipiell ist jedoch auch eine Lösung in CMOS- Technologie oder in einer anderen, für die Großintegration geeigneten Technologie denkbar.
Die Übertragung eines Prototyps, der auf dem erfindungs- gemäßen Array konfiguriert ist, auf eine optimierte Schal¬ tung für größere Stückzahlen läßt sich dadurch in einfacher Weise bewerkstelligen, daß die bei der Konfiguration er¬ mittelten Daten zusammen mit den analogen und digitalen Bibliothekselementen zu dem gewünschten Gesamtsystem in einer geeigneten CAD-Umgebung zusammengebunden werden, wobei nicht benutzte Elemente fortgelassen werden und wobei die der Verdrahtung und Programmierbarkeit dienenden Zu¬ sätze wie Multiplexer und Register durch feste Verdrahtun¬ gen ersetzt werden. Da das Gesamtsystem bereits innerhalb des erfindungsgemäßen konfigurierbaren Modul-Arrays voll¬ ständig nachgebildet war, tritt das Problem eines Übergangs auf andere Bausteine bei der erfindungsgemäßen Technologie nicht auf.
Die analogen Grundbausteine des erfindungsgemäßen Arrays umfassen beispielsweise Integratoren, Komparatoren, Ver- stärker, Phasen-Detektoren und einstellbare Referenzen. Die einstellbaren Referenzen können durch multiplizierende Di- gital-Analog-Wandler realisiert werden.
Bevorzugte Ausführungsbeispiele des erfindungsgemäßen kon¬ figurierbaren, analogen und digitalen Arrays werden nach¬ folgend unter Bezugnahme auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:
Fig. 1 ein durch Grundbausteine innerhalb der Matrixan¬ ordnung erster Ordnung gebildetes Schleifenfilter zweiter Ordnung;
Fig. 2 einen durch Grundbausteine innerhalb der Matrix¬ anordnung erster Anordnung gebildeten Phasendetek¬ tor;
Fig. 3 ein aus den Schaltungen nach den Fig. 1 und 2 durch die Matrixanordnung zweiter Ordnung gebilde¬ te Freguenz-gerastete Regelschleife (FLL) ;
Fig. 4 einen steuerbaren Transkonduktanzverstärker;
Fig. 5 eine minimale Ausführungsform eines erfindungsge¬ mäßen Arrays;
Fig. 6 eine Darstellung eines von der Matrixanordnung erster Ordnung des erfindungsgemäßen Arrays ge¬ bildeten Schleifenfilters zweiter Ordnung;
Fig. 7 einen von der Matrixanordnung erster Ordnung des erfindungsgemäßen Arrays gebildeten Phasendetek¬ tor; und
Fig. 8 eine der Fig. 5 entsprechende Darstellung des er¬ findungsgemäßen Arrays bei Programmierung als Fre¬ quenz-gerastete Regelschleife. Fig. 1 zeigt eine erste mögliche Strukturierung innerhalb einer ersten Ebene des erfindungsgemäßen Arrays, die, wie nachfolgend weiter verdeutlicht wird, durch eine Matrixan¬ ordnung erster Ordnung gebildet wird. Hier wird von der ersten Ebene gesprochen, da innerhalb dieser Ebene nur eine Konfiguration von Grundbausteinen II, 12, VI vorgenommen wird. Die hier gezeigte Konfiguration umfaßt zwei sowohl digital für eine Grobeinstellung als auch analog für eine Feineinstellung steuerbare Integratoren II, 12 bzw. Tief¬ pässe erster Ordnung und einen ebenfalls steuerbaren Ver¬ stärker VI. Mit den Bezugszeichen Vdc; Vac sind digitale bzw. analoge Steuereingänge bezeichnet.
Fig. 2 zeigt eine weitere erste Ebene des erfindungsgemäßen Arrays, also gleichfalls eine Teilkonfiguration von Grund¬ bausteinen, die durch eine Matrixanordnung erster Ordnung gebildet wird. Bei dieser beispielshaften Schaltung sind zwei Spannungskomparatoren Kl, K2 vorgesehen, denen ein Phasendetektor PD nachgeschaltet ist.
Fig. 3 zeigt das Blockschaltbild einer FLL (Frequency- Locked-Loop) , d.h. einer Frequenz-gerasteten Regelschleife. Diese Schaltung ist aus drei Blöcken gebildet, die jeweils auf der ersten Ebene des digitalen Arrays gemäß der Erfin¬ dung ausgebildet sind, wie durch die Fig. 1 und 2 verdeut¬ licht ist. Somit kann die in Fig. 3 gezeigte Schaltung als Schaltung der zweiten Ebene bezeichnet werden. Bei dieser Darstellung gemäß Fig. 3 wird die hierarchische Struktur des Analog/Digital-Design des gesamten erfindungsgemäßen Arrays deutlich. Auf der Grundlage von Grundbausteinen werden Makros der ersten Ebene gebildet, die wiederum ein System der zweiten Ebene konfigurieren können, wobei dies auch im Zusammenspiel mit Grundbausteinen aus den unteren Ebenen erfolgen kann.
Das hier gezeigte Ausführungsbeispiel hat eine Strukturie¬ rung über zwei Ebenen. Für den Fachmann ist es offenkundig, daß das erfindungsgemäße Konzept eines hierarchischen Arrays sich über mehrere Ebenen durchführen läßt.
Fig. 4 zeigt die Schaltungsarchitektur eines programmierba¬ ren, steuerbaren Transkonduktanzverstärkers OTA in Diffe¬ renzpfadtechnik. Diese Struktur soll stellvertretend für die anderen Grundbausteine prinzipiell die Steuerungsmöglichkei¬ ten eines Grundbausteines verdeutlichen. Bei der digitalen Einstellung handelt es sich um eine Grobeinstellung. Diese erfolgt durch das Datenwort W2. Die Feineinstellung erfolgt ausgehend von dem Datenwort Wl über einen programmierbaren, multiplizierenden Digital/Analog-Wandler MDAC, wobei der¬ artige analoge Steuerspannungen auch extern bereit gestellt werden können. Ein 10-Bit-Latch L dient zur digitalen Pro¬ grammierung sowohl für die Grobeinstellung als auch für die Feineinstellung. Diese Latches L sind in den BBB-Reihen/- Zeilen der Grundbausteine enthalten, welche in Fig. 5 ge¬ zeigt sind und nachfolgend näher unter Bezugnahme auf Fig. 5 erläutert werden.
Wie dargestellt ist, kann die analoge Feineinstellung der Grundbausteine (BBB = basic building block) entweder durch Multiplizieren der Analog/Digital-Wandler mit Hilfe des binären Datenwortes Wl oder durch eine exteren analoge SteuerSpannung (externe oder adaptive Ansteuerung) durch¬ geführt werden. Beide Verfahren beeinflussen in erster Linie die Transkonduktanz.
Die digitale Steuerung bewirkt eine digitale Grobeinstellung durch Zu- bzw. Abschalten von vorgefertigten Strom- und Spannungsreferenzen innerhalb der Matrixanordnungen erster Ordnung über das Datenwort W2. Hierdurch kann beispielsweise ebenfalls die Transkonduktanz programmierbar gehalten wer¬ den. Weiterhin lassen sich Referenzen zur Dynamik-Anpassung skalieren.
Wie in Fig. 5 gezeigt ist, umfaßt die dort gezeigte Aus¬ führungsform eine erfindungsgemäße konfigurierbare analoge und digitale Arrayanordnung, vier Matrixanordnungen M11# M12, M13, M14 erster Ordnung und eine Matrixanordnung M2 zweiter Ordnung. Jede Matrixanordnung erster Ordnung MIT, M12' M13' M14 umfaßt eine Mehrzahl von Grundbausteinen BBB, die dort als BBB-Reihen/Zeilen 1 bis 12 gezeigt sind. Die Verbindungen zwischen den Grundbausteinen innerhalb der Matrixanordnungen Mχl, M12, M13, M14 erfolgen mittels erster Schalter-Matrizen S-^ bis S4, die im gezeigten Beispielsfall als (8 x 8)-Schalter-Matrizen ausgebildet sein können. Die Vernetzungslogik in Verbindung mit den Schalter-Matrix-Ein¬ heiten MSU erlaubt kreuzungsfreie Verbindungen, welche über m2-Bit-lange Schieberegister 13 bis 16 für die Matrixanord¬ nungen erster Ordnung individuell programmierbar sind (m = Anzahl der kreuzungsfreien Verbindungen) . Um die Anzahl der um die Matrix gruppierten Grundbausteine zu erhöhen, ohne dabei zusätzliche Verbindungswege bereitzustellen, können an der Peripherie dekodierbare Leitungs-Selektoren eingesetzt werden, die ankommende bzw. abgehende Signal/Versorgungs- Pfade auftrennen und/oder verbinden können. Alle Außenan¬ schlüsse der Matrix können als Eingänge oder Ausgänge oder bidirektionale Anschlüsse programmiert werden. Multiplexer in den Selektoren erlauben eine variable Signal-/Versor- gungsführung.
Um eine möglichst große Vielfalt bei der Programmierung der Signal-/Versorgungswege zu erreichen, sind primär zwei ver¬ schiedene elementare Vernetzungszustände, nämlich die Über¬ kreuzung und Verknüpfung realisierbar. Bei der Programmie¬ rung eines Kreuzungspunktes MSU entsteht eine leitende, bi¬ direktionale Verbindung eines horizontalen und eines verti¬ kalen Leitungssegmentes. Auf diese Segmente lassen sich wei¬ tere Kreuzungspunkte MSU zuschalten, so daß auch parallel geführte Leitungssegmente realisiert werden können. Sind die Selektoren an den Matrixrändern deaktiviert, so enden diese Leitungssegmente an der Matrixperipherie. Die Schaltmatrizen werden ausschließlich ohne Separierungseinheiten darge¬ stellt. Soweit dies nicht anders gezeigt ist, enden die Signalpfade bei den gezeigten Strukturen jeweils an der Matrixperipherie. Wie gleichfalls in Fig. 5 gezeigt ist, bildet dort die Matrixanordnung M2 zweiter Ordnung zusammen mit den Matrix¬ anordnungen Mllf M1 , M13, M14 erster Ordnung ein konfi¬ gurierbares digitales Array mit zwei Ebenen. Die Matrix- Anordnung zweiter Ordnung M2 umfaßt gleichfalls eine Schal¬ termatrix, die bei dem hier gezeigten Ausführungsbeispiel als (16 x 16)-Schalt-Matrix ausgeführt ist. Die vertikalen Signalleitungen dieser Matrix sind die Eingangs- und Aus¬ gangs-Leitungen der Schalt-Matrizen S→i bis S4 der Matrix¬ anordnungen erster Ordnung. Horizontale Leitungen der Schaltermatrix der Matrixanordnung zweiter Ordnung werden durch Ausgänge eines 256-Bit-Schieberegisters 17 sowie Array-Eingangs- und Array-Ausgangs-Leitungen gebildet. Letztere bilden eine Schnittstelle 18 für das Array.
Die Schaltermatrizen S-^ bis S5 bestehen aus 1-Bit-Schaltern und -Speichern, die feldför ig angeordnet sind. Durch Setzen einer "1" oder "0" lassen sich Signal- und/oder Versor¬ gungspfade verbinden bzw. auftrennen.
Fig. 6 zeigt die Umsetzung des Schleifenfilters gemäß Fig. 1 durch eine Matrixanordnung M^ erster Ordnung in der ersten Ebene des Arrays. Mit gleichen Bezugszeichen bezeichnete Schaltungselemente bezeichnen gleiche Bestandteile in sämt¬ lichen Figuren, so daß deren Funktion und Struktur nicht nochmals erläutert werden muß. Wie hier leicht zu sehen ist, werden durch die Konfigurierung, die durch den Inhalt des Schieberegisters 13 vorgegeben ist, bestimmte Grundbausteine aus den BBB-Reihen/Zeilen 1, 2, 3 selektiert und in ge¬ wünschter Weise miteinander verschaltet. Besonders deutlich wird hier auch die Funktion des 64-Bit-Schieberegisters 13 für die analoge Konfiguration sowie diejenige des 16-Bit- Schieberegisters 19 für die digitale Grobsteuerung.
Fig. 7 zeigt eine der Fig. 2 entsprechende Darstellung eines Phasen-Detektors mit zwei Spannungskomparatoren, wie er durch die dritte Matrixanordnung M13 erster Ordnung gebildet wird. Auch hier dient das 64-Bit-Schieberegister 15 für die analoge Konfiguration, während das 16-Bit-Schieberegister 20 für die digitale Grobsteuerung verwendet wird.
Fig. 8 zeigt das gesamte Verdrahtungsnetzwerk, welches durch das Array gemäß Fig. 5 gebildet wird, um die Frequenz-ge¬ rastete Regelschleife gemäß Fig. 3 in der zweiten Ebene des Arrays zu implementieren. Da die Bestandteile unter Bezug¬ nahme auf vorhergehende Figuren erläutert wurden, bedarf es keiner nochmaligen Erläuterung der einzelnen Matrixanord¬ nungen.

Claims

Patentansprüche
1. Konfigurierbares analoges und digitales Array, mit
- wenigstens zwei Matrixanordnungen (Mllf M12, M13, M14) erster Ordnung, von denen eine jede folgende Merkmale aufweist:
— eine Mehrzahl von reihenför ig und/oder spalten- förmig angeordneten Grundbausteinen (BBB) , die wenigstens teilweise analoge Grundbausteine sind, und
— eine erste Schaltermatrix (Sχ, S2, S3, S ) zur steuerbaren gegenseitigen Verbindung der Signalein¬ gänge und/oder der Signalausgänge der Grundbaustei¬ ne und zur steuerbaren Verbindung derselben mit Matrixeingängen und/oder Matrixausgängen; und
- wenigstens einer Matrixanordnung (M2) zweiter Ordnung, die folgendes Merkmal aufweist:
— eine zweite Schaltermatrix (S5) zur steuerbaren gegenseitigen Verbindung der Matrixeingänge und/oder der Matrixausgänge der Matrixanordnungen (M11; M12, M13, M14) erster Ordnung und zur steuer¬ baren Verbindung derselben mit Arrayeingängen und/oder Arrayausgängen (18) .
2. Array nach Anspruch 1, dadurch gekennzeichnet,
daß die Grundbausteine (BBB) ferner einen analogen und/oder digitalen Steuereingang haben.
3. Array nach Anspruch 2, dadurch gekennzeichnet, daß jede Matrixanordnung (M11; M12, M13, M14) erster Ordnung ein Parametrisierungsregister (13, 14, 15, 16, 19, 20) aufweist, das sowohl digitale Steuersignale für die digitalen Steuereingänge der Grundbausteine (BBB, 19, 20) als auch die Ansteuerungsbits für die Schalter (13, 14, 15, 16) beinhaltet.
4. Array nach Anspruch 2 oder 3, dadurch gekennzeichnet,
daß jede Matrixanordnung (Mllr M12, M13, M14) erster Ordnung einen multiplizierenden Digital/Analog-Wandler (MDC) aufweist, der mit einem binären Datenwort (Wl) von einem Parametrisierungsregister (19, 20) zur Erzeugung eines analogen Steuersignales (Vac) für den analogen Steuereingang des Grundbausteines (BBB) beaufschlagt wird.
5. Array nach einem der Ansprüche 2 bis 4, dadurch ge¬ kennzeichnet,
daß die Konfiguration von Grundbausteinen (BBB) zu einem Gesamtsystem durch Ansteuerung der analogen und digi¬ talen Steuereingänge der Grundbausteine (BBB) und durch Ansteuerung der Schalter (MSU) der ersten und zweiten Matrixanordnungen ( ^, M12, M13, M14; M2) über die Matrixeingänge und die Arrayeingänge vorgenommen wird.
6. Anordnung nach Anspruch 5, dadurch gekennzeichnet,
daß ein Schieberegister (13, 14, 15, 16, 17) vorgesehen ist, in das Daten für die Konfiguration seriell einge¬ lesen werden können und das das Parametrisierungsre¬ gister bildet.
7. Array nach Anspruch 5, dadurch gekennzeichnet,
daß eine parallele Schnittstelle vorgesehen ist, die ein paralleles Einbringen der Konfigurationsdaten in das Array ermöglicht.
8. Array nach einem der Ansprüche 1 bis 7, dadurch ge¬ kennzeichnet,
daß wenigstens einem Teil der Grundbausteine (BBB) je ein Qualifizierungsregister zugeordnet ist, das als Schreib/Lese-Speicher oder als Festwertspeicher ausge¬ bildet ist, welches zumindest eine Information über den Totalausfall des Grundbausteines (BBB) beinhaltet.
9. Array nach Anspruch 8, dadurch gekennzeichnet,
daß das Qualifizierungsregister ferner Informationen über Betriebseigenschaften des Grundbausteines (BBB) beinhaltet.
10. Array nach einem der Ansprüche 1 bis 9, dadurch ge¬ kennzeichnet,
daß zumindest diejenigen Grundbausteine (BBB) , die statisch nicht verlustlos sind, über einen Leistungsab- schaltungseingang von der Betriebsspannung trennbar sind.
11. Array nach einem der Ansprüche 1 bis 10, dadurch ge¬ kennzeichnet,
daß das Array in BICMOS-Technologie implementiert ist.
12. Array nach einem der Ansprüche 1 bis 11, dadurch ge¬ kennzeichnet,
daß die analogen Grundbausteine (BBB) wenigstens eine der folgenden Komponenten umfassen:
Integratoren, Komparatoren, Verstärker, Phasendetektoren und einstellbare Referenzen.
13. Array nach Anspruch 12, dadurch gekennzeichnet,
daß die einstellbaren Referenzen durch multiplizierende Digital/Analog-Wandler (MDAC) gebildet sind.
14. Array nach einem der Ansprüche l bis 13, dadurch ge¬ kennzeichnet,
daß die erste Schaltermatrix (Slf S2, S3, S4) und die zweite Schaltermatrix (S5) aus einer Mehrzahl von ma- trixför ig angeordneten 1-Bit-Schaltern und -Speichern (MSU) bestehen.
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