EP1183723A1 - Vertikal integrierbare schaltung und verfahren zu ihrer herstellung - Google Patents

Vertikal integrierbare schaltung und verfahren zu ihrer herstellung

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EP1183723A1 EP00925226A EP00925226A EP1183723A1 EP 1183723 A1 EP1183723 A1 EP 1183723A1 EP 00925226 A EP00925226 A EP 00925226A EP 00925226 A EP00925226 A EP 00925226A EP 1183723 A1 EP1183723 A1 EP 1183723A1
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Abstract

Im Gegensatz zu bekannten Verfahren zur Herstellung der vertikalen elektrischen Verbindungen werden beim vorliegenden Verfahren Prosessschritte bei der Herstellung der vertikal integrierbaren Schaltung selbst verwendet, um die vertikale Integration zu ermöglichen. Dadurch wird der Ablauf der Herstellung von vertikal integrierbaren Schaltungen und damit der dreidimensionalen integrierten Schaltung insgesamt vereinfacht, wodurch Anlagenlaufzeiten optimiert werden, da Prozessschritte gespart werden. Weil zur Herstellung der vertikalen elektrischen Verbindungen zudem nicht mehr von fertig prozessierten Substraten ausgegangen wird, wird zudem eine verbesserte Ausbeute erreicht, da Prozessschritte, welche insbesondere die bereits hergestellten aktiven Schaltungsbestandteile verändern könnten, wie z.B. Schritte mit hohen Prozesstemperaturen, nach der Herstellung der Schaltungsbestandteile nicht mehr nötig sind.

Description

Vertikal integrierbare Schaltung und Verfahren zu ihrer Herstellung
Die Erfindung betrifft eine vertikal integrierbare Schaltung und ein Verfahren zu ihrer Herstellung.
Unter vertikal integrierbaren Schaltungen versteht man mittels Planartechnik hergestellte Halbleiterschaltungen, die in mehreren Ebenen vertikal übereinander angeordnet werden, wodurch dreidimensionale Schaltungen entstehen. Die einzelnen Bauelemente und Schaltungsbestandteile der ver- schiedenen Ebenen werden durch vertikale Kontakte elektrisch miteinander verbunden. Dadurch kann gegenüber zweidimensionalen Schaltungen, d. h. Schaltungen nur in einer Ebene, eine höhere Packungsdichte erreicht werden. Auch aus sicherheitsrelevanten Aspekten bietet die vertikale Integration Vorteile, da besonders sensible Schaltungsbestandteile in Ebenen oder Schichten angeordnet werden können, die auf beiden Seiten von mindestens einer weiteren Ebene oder Schicht mit aktiven Bauelementen umgeben werden.
Bei der Herstellung der dreidimensionalen Schaltungen weichen insbeson- dere die vertikalen Kontakte von bekannten Technologien ab, da die einzelnen vertikal integrierbaren Schaltungen in bekannter und gut beherrschbarer Planartechnik hergestellt werden. Zur Herstellung der vertikalen Kontakte sind mehrere Verfahren bekannt geworden.
Ein bekanntes Verfahren basiert darauf, auf eine fertig prozessierte Bauelementschicht polykristallines Silizium abzuscheiden und zu rekristallisieren. In der rekristallisierten Schicht können weitere Bauelemente gefertigt werden. Nachteil dieses Verfahrens ist es, daß sich wegen der hohen Temperaturen bei der Rekristallisierung die Eigenschaften der bereits fertiggestellten aktiven Bauelemente der unteren Ebene verändern können. Weiterhin wird wegen der seriellen Prozessierung der vertikal integrierten Gesamtschaltung eine entsprechend verlängerte Durchlaufzeit für die Herstellung benötigt.
Bei einem anderen bekannten Verfahren ist es vorgesehen, die einzelnen vertikal integrierbaren Schaltungen bzw. Ebenen von Schalrungen getrennt, auf verschiedenen Substraten herzustellen. Die Substrate mit den einzelnen Schaltungsebenen werden dann gedünnt, mit Vorder- und Rückseitenkontakten versehen und mittels eines Bondverfahrens vertikal verbunden. Nachteil dieses Verfahrens ist es, daß zur Herstellung der Vorder- und Rücksei- tenkotakte teilweise Materialien verwendet werden, die in bekannten Halbleiterfertigungsprozessen nicht ohne weiteres eingesetzt werden können.
Aus DE 4433 845 AI ist ein Verfahren zur Herstellung einer dreidimensionalen integrierten Schaltung bekannt, bei dem zwei fertig prozessierte Substra- te oder einzelne Schaltungen miteinander verbunden werden. Zur vertikalen elektrischen Verbindung der auf beiden Substraten enthaltenen Schaltungen werden nach dem Verbinden der beiden Substrate, von den eines gedünnt wurde, weitere Prozeßschritte durchgeführt, um eine Metallisierung zu erzeugen. Nachteil des bekannte Verfahrens ist es, daß vollständig prozessierte Substrate zur Verfügung gestellt werden müssen und daß zusätzliche Prozeßschritte zur Herstellung der vertikalen elektrischen Verbindung benötigt werden.
Aufgabe der vorliegenden Erfindung ist es daher, eine vertikal integrierbare Schaltung sowie ein Verfahren zu ihrer Herstellung anzugeben, das mit einer verringerten Anzahl von Prozeßschritten auskommt.
Die Aufgabe wird durch die Merkmale der unabhängigen Ansprüche gelöst. Dabei wird davon ausgegangen, daß zur Herstellung der vertikalen elektrischen Kontakte Prozeßschritte bei der Herstellung der vertikal integrierbaren Schaltung selbst verwendet werden. Dadurch wird der Ablauf der Herstellung von vertikal integrierbaren Schaltungen und damit der dreidimen- sionalen integrierten Schaltung insgesamt vereinfacht, wodurch Anlagenlaufzeiten optimiert werden, da Prozeßschritte gespart werden. Weil zur Herstellung der vertikalen elektrischen Verbindungen zudem nicht mehr von fertig prozessierten Substraten ausgegangen wird, wird zudem eine verbesserte Ausbeute erreicht, da Prozeßschritte, welche insbesondere die bereits hergestellten aktiven Schaltungsbestandteile verändern könnten, wie z. B. Schritte mit hohen Prozeßtemperaturen, nach der Herstellung der Schaltungsbestandteile nicht mehr nötig sind.
Weitere Vorteile der Erfindung ergeben sich aus der nachfolgenden beispiel- haften Beschreibung anhand von Figuren.
Es zeigt:
Figur 1 verschiedene Prozeßschritte eines Verfahrens zur Herstellung verti- kal integrierbarer Schaltungen; und
Figur 2 eine Ausführungsform einer elektrisch leitfähigen Verbindung für die vertikale Integration von Schaltungen.
Figur 1 zeigt den Ablauf von Prozeßschritten bei der Herstellung vertikal integrierbarer Schaltungen.
In Figur la ist ein Substrat 1, 2 dargestellt, in dem eine Isolierschicht 3 verborgen ist. Das Substrat 1, 2 kann z. B. aus Silizium bestehen, die Isolier- schicht 3 z. B. aus Siliziumdioxid. Derartige Substrate sind bekannt und werden als SOI-Susbstrate (Silicon On Insulator) bezeichnet. In das Substrat 1 oberhalb der Isolierschicht 3 sind Aussparungen 4 bis zur Isolierschicht 3 eingebracht, z. B. durch Ätzen, die Stege 5 im Substrat 1 umgeben. Die Stege 5 sind so dimensioniert, daß sie in einem nachfolgenden Prozeßschritt vollständig oxidiert werden können. Aussparungen 4 und Stege 5 sind dabei so bemessen, daß ihre Fläche ausreicht um Kontakte für die vertikale Integration aufzunehmen sowie eine Isolierung für diese Kontakte zu bilden. Gleichzeitig mit den Aussparungen 4 können auch nicht dargestellte Justagemar- ken geätzt werden, die später dazu verwendet werden, die Schaltungen bzw. das Substrat für die vertikale Integration auszurichten.
Figur lb zeigt das SOI-Substrat 1, 2, 3 nach weiteren Prozeßschritten. Es wurden verschieden dotierte Wannen 6 sowie Oxidschichten 8 und 9 er- zeugt. Die dotierten Wannen 6 sowie Feldoxid 8 und Gateoxid 9 bilden später die aktiven Bauteile der vertikal integrierbaren Schaltung. Ihre Herstellung und Funktionsweise ist bekannt und braucht daher nicht beschrieben zu werden, zumal sie für das Verständnis der vorliegenden Erfindung nicht von Bedeutung ist. An der Stelle der Aussparungen 4 und Stege 5 aus Figur la befindet sich nach der Oxidation, z. B. einer Hochtemperaturoxidation, ein Oxid, das Bestandteil des Feldoxids 8 ist und bis an die Isolierschicht 3 reicht. Bei der Oxidation muß beachtet werden, daß das Feldoxid lunkerfrei ist, und daß sich eine möglichst planare Oberfläche ergibt.
Figur lc zeigt das Substrat 1, 2, 3 nach Vervollständigung der Bauteile, z. B. durch Einbringen verschiedener Dotiermaterialien 11 und 12 oder durch Aufbringen von poly kristallinem Silizium 10. Um die weitere Verarbeitung zu ermöglichen, wurde außerdem eine Isolations- bzw. Planarisierungsschicht 7, z. B. aus Fotolack oder Polyimid aufgebracht. Figur ld zeigt die für eine erste Metallisierungsebene eingebrachten Aussparungen 13 und 14, die beispielsweise durch Ätzen hergestellt werden können und als Vias bezeichnet werden. Die Aussparungen 14 dienen zum Anschluß eines Bauteils, hier eines Transistors, die Aussparungen 13 werden für die spätere vertikale Integration vorgesehen.
Figur le zeigt die für die erste Metallisierungsebene eingebrachte Durchgangsmetallisierung 15 und 16, welche die Vias 13 und 14 aus Figur ld fül- len. In einem anschließenden, nicht dargestellten, Prozeßschritt wird auf die Oberfläche der Planisierungsschicht 7 eine Metallisierung zur Verbindung der Durchgangsmetallisierungen 15 und 16 aufgebracht. Für die Metallisierungen wird üblicherweise Aluminium verwendet.
Weitere Metallisierungsebenen können folgen, wobei nach jeder Metallisie- rungsebe eine Isolierschicht, z. B. aus Siliziumdioxid, aufgetragen wird. Neben der dargestellten und beschriebenen Herstellung der Aussparungen 13 bzw. der Durchmetallisierungen 15 für die Kontakte zur vertikalen Integration in der ersten Metallisierungsebene ist es auch möglich, diese in andren Metallisierungsebenen vorzusehen. Nach Herstellung aller Metallisierungsebenen werden üblicherweise verschiedene Abschlußschichten wie Passivierungsschicht, eine Oxidschicht und Planisierungsschicht aufgebracht.
Figur lf zeigt das Substrat 1, 3 nach dem Dünnen. Die untere Schicht 2 des Substrats 1, 2, 3, wie in den vorherigen Figuren dargestellt, wurde dabei z. B. mittels eines Ätzvorgangs entfernt. Als besonders vorteilhaft erweist sich dabei die dargestellte Verwendung eines Substrats mit einer verborgenen Isolierschicht 3, da diese als Ätzstopp dient. Prinzipiell ist aber auch die Verwendung anderer Substrate möglich. Diese müssen aber nach dem Dünnen auf der Rückseite mittels z. B. einer Oxidabscheidung isoliert werden. Zur Handhabung des Substrats beim Dünnen und bei der nachfolgenden Weiterverarbeitung kann das Substrat mit seiner prozessierten Oberfläche 1 auf einen Handlingwaver aufgebracht werden, von dem es nach vollständiger Bearbeitung gelöst wird. Das Substrat wird in diesem Fall bis zum Oxid 8 gedünnt. In beiden Fällen kann es auch vorgesehen sein, die Durchmetallisierung 15 bis zum Ende des Oxids 8 vorzunehmen, d. h. vorher entsprechend tief zu ätzen.
Figur lg zeigt das prozessierte Substrat 1, 3, bei dem an den Stellen der Kontakte für die vertikale Integration Aussparungen 17 von der Rückseite 3 ein- geäzt wurden. Die Ätzung, die beispielsweise naßchemisch vorgenommen werden kann, reicht bis an die Durchmetallisierungen 15.
Figur lh zeigt eine abschließende Rückseitenmetallisierung 18 des Substrats 1, 3. Die Rückseitenmetallisierung 18 wird so vorgenommen, daß sich die für die vertikale Integration benötigten Kontakte 15, 18 ergeben, d. h. die Rückseitenmetallisierung 18 wird an den Stellen der Durchmetallisierung 15, wie in Figur lh dargestellt, unterbrochen. Abschließend können auch auf die Rückseitenmetallisierung Abschlußschichten aufgebracht werden, wie oben für die Vorderseite des Substrats beschrieben. Wie oben beschrieben, wurde an der Stelle des Kontakts für die vertikale Integration 15, 18 das Oxid 8 derart dimensioniert, daß es den Kontakt für die vertikale Integration 15, 18 zur elektrischen Isolierung vollständig umschließt.
Die mittels des oben beschriebenen Verfahrens hergestellten Schaltungen bzw. Substrate für die vertikale Integration werden dann beispielsweise mit den Rückseitenmetallisierungen 18 aneinandergefügt, wobei zur Justage die oben erwähnten Justagemarken verwendet werden. Die Verbindung von mehr als zwei Substraten wird ermöglicht, wenn die Kontakte für die vertikale Integration auch auf die Oberfläche des prozessierten Substrats 1 geführt werden. In diesem Fall müssen für die Justage unter Umständen Inf ra- rottechniken verwendet werden, da die Justagemarken durch die vertikale Integration verdeckt werden können.
Zur Herstellung einer elektrischen Verbindung zwischen den Kontakten für die vertikale Integration in verschiedenen Ebenen, d. h. verschiedenen Substraten, können Rückseitenmetallisierungen bzw. Metallisierungen auf den Oberflächen der prozessierten Substrate vorgesehen werden, die bei niedrigen Temperaturen schmelzen bzw. anschmelzen, um eine sichere elektrische Verbindung zu ergeben. Stellen der Oberflächen, auf Vorder- oder Rückseite des Substrats, mit Kontakten für die vertikale Integration dürfen außerdem nicht von den oben erwähnten Abschlußschichten bedeckt sein, damit eine elektrische Verbindung hergestellt werden kann. Dazu können diese Stellen entweder bei der Erzeugung der Abschlußschichten ausgenommen werden oder diese Stellen werden nach der Erzeugung der Abschlußschichten beispielsweise freigeäzt.
Zur vertikalen Integration kann es vorgesehen sein, daß ganze mit Kontakten für die vertikale Integration versehene Substrate in der beschriebenen Weise verbunden werden. Ebenso ist es möglich, die Substrate in einzelne Schaltungen zu zerteilen und Einzelschaltungen vertikal zu integrieren. Vor der vertikalen Integration können die Einzelschaltungen getestet werden und fehlerhafte Einzelschaltungen können aussortiert werden. Eine andere Möglichkeit ist die vertikale Integration von Einzelschaltungen auf Schaltungen eines ganzen Substrats und anschließendes Zerteilen des Substrats. Auch diese Möglichkeit erlaubt den vorherigen Funktionstest sowohl der Einzelschaltungen als auch der Schaltungen auf dem Substrat.
Neben dem oben beschriebenen Prozeß zur Herstellung von vertikal inte- grierbaren Schaltungen anhand eines Siliziumsubstrats, ist die Verwendung des erfindungsgemäßen Verfahrens auch für Prozesse möglich, die auf anderen Halbleitermaterialien basieren.
Figur 2 zeigt eine vorteilhafte Ausgestaltung eines erfindungsgemäßen Kon- takts für die vertikale Integration. Zusätzlich zum im Zusammenhang mit Figur 1 beschriebenen Kontakt für die vertikale Integration 15, 18 ist eine weitere Metallisierung 19 innerhalb des isolierenden Oxids 8 vorgesehen. Die Metallisierung 19 ist z. B. ringförmig ausgestaltet und umgibt die Metallisierung des Kontakts für die vertikale Integration 15 vollständig. Weiterhin wird die ringförmige Metallisierung 19 mittels der auf der Oberfläche in einem späteren Prozeßschritt aufgebrachten Metallisierung derart elektrisch leitend verbunden, daß sie im Betriebsfall auf Masse gelegt ist. Auf diese Weise kann erreicht werden, daß der Signalfluß durch den vertikalen Kontakt 15, 18 abgeschirmt ist. Dann ist eine Auswertung des Signalflusses durch den Kontakt für die vertikale Integration auch nicht von einer der Stirnseite des Substrats möglich, falls sich der Kontakt für die vertikale Integration in der Nähe einer der Stirnseiten des Substrats befindet.

Claims

P a t e n t a n s p r ü c h e
1. Verfahren zur Herstellung vertikal integrierbarer Schaltungen, dadurch gekennzeichnet, daß für die Herstellung elektrisch leitfähiger Kontakte für die vertikale Integration Verfahrensschritte verwendet werden, die der Herstellung der integrierbaren Schaltungen selbst dienen.
2. Verfahren nach Anspruch 1, umfassend die Schritte:
a) Erzeugen einer Isolierung an den Stellen der Kontakte für die vertikale Integration von der Vorderseite eines die vertikal integrierbaren Schaltungen tragenden Substrats aus, b) Erzeugen einer Aussparung innerhalb der Isolierungen von der Vorderseite aus, c) Auffüllen der Aussparungen mit einem elektrisch leitenden Material von der Vorderseite aus, d) Freilegen des elektrisch leitenden Materials von der Rückseite des die vertikal integrierbaren Schaltungen tragenden Substrats aus an den Stellen der Kontakte für die vertikale Integration, und e) Aufbringen eines elektrisch leitenden Materials von der Rückseite aus, insbesondere jeweils auf das zuvor freigelegte elektrische Material an den Stellen der Kontakte für die vertikale Integration.
3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß vor dem Frei- legen des elektrisch leitenden Materials von der Rückseite aus das Substrat von der Rückseite her gedünnt wird.
4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß das Substrat eine verborgene Isolierschicht aufweist, und daß bis zu dieser Isolierschicht gedünnt wird.
5. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß bis zum Erreichen der für die Kontakte für die vertikale Integration erzeugten Isolierung gedünnt wird.
6. Verfahren nach einem der Ansprüche 2 bis 5, dadurch gekennzeichnet, daß die in Verfahrensschritt a) erzeugte Isolierung bei der Erzeugung von Feldoxid erzeugt wird, wobei in das Substrat Aussparungen eingebracht sind, die Substratmaterial einschließen, das während der Erzeugung des Feldoxids vollständig oxidiert.
7. Verfahren nach einem der Ansprüche 2 bis 6, dadurch gekennzeichnet, daß die in Verfahrensschritt b) erzeugten Aussparungen innerhalb der Isolierungen sowie die das Auffüllen dieser Aussparungen nach Verfahrensschritt c) mit einem elektrisch leitenden Materials bei der Erzeugung einer Metallisierungsebene mit zugehörigen Durchgangslöchern vorgenommen wird.
8. Verfahren nach einem der Ansprüche 2 bis 7, dadurch gekennzeichnet, daß das in Verfahrensschritt e) aufgebrachte elektrisch leitenden Material bei einer Rückseitenmetallisierung aufgebracht wird.
9. Vertikal integrierbare Schaltung, die zur elektrisch leitfähigen Verbindung mit weiteren vertikal integrierbaren Schaltungen elektrisch leitfähige Kontakte aufweist, dadurch gekennzeichnet, daß die für die vertikale Integration verwendeten elektrisch leitfähigen Kontakte sowie zugehörige Isolierun- gen bei der Herstellung der vertikal integrierbaren Schaltung selbst erzeugt werden.
10. Vertikal integrierbare Schaltung nach Anspruch 9, dadurch gekenn- zeichnet, daß mindestens zwei vertikal integrierbare Schaltungen verbunden sind, und daß ihre elektrisch leitfähigen Kontakte für die vertikale Integration elektrisch leitend miteinander verbunden sind.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19918671B4 (de) * 1999-04-23 2006-03-02 Giesecke & Devrient Gmbh Vertikal integrierbare Schaltung und Verfahren zu ihrer Herstellung
JP2001127243A (ja) 1999-10-26 2001-05-11 Sharp Corp 積層半導体装置
CN101714516A (zh) 2001-08-24 2010-05-26 肖特股份公司 用于形成触点的方法及封装的集成电路组件
DE10141571B8 (de) * 2001-08-24 2005-05-25 Schott Ag Verfahren zum Zusammenbau eines Halbleiterbauelements und damit hergestellte integrierte Schaltungsanordnung, die für dreidimensionale, mehrschichtige Schaltungen geeignet ist
TW569416B (en) * 2002-12-19 2004-01-01 Via Tech Inc High density multi-chip module structure and manufacturing method thereof
JP4585561B2 (ja) * 2007-09-04 2010-11-24 株式会社東芝 半導体装置の製造方法
US8525168B2 (en) * 2011-07-11 2013-09-03 International Business Machines Corporation Integrated circuit (IC) test probe

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3648131A (en) * 1969-11-07 1972-03-07 Ibm Hourglass-shaped conductive connection through semiconductor structures
JPS59132142A (ja) * 1983-01-18 1984-07-30 Mitsubishi Electric Corp 半導体装置の製造方法
US4893174A (en) * 1985-07-08 1990-01-09 Hitachi, Ltd. High density integration of semiconductor circuit
KR900008647B1 (ko) * 1986-03-20 1990-11-26 후지쓰 가부시끼가이샤 3차원 집적회로와 그의 제조방법
DE3850855T2 (de) * 1987-11-13 1994-11-10 Nissan Motor Halbleitervorrichtung.
US5229647A (en) * 1991-03-27 1993-07-20 Micron Technology, Inc. High density data storage using stacked wafers
US5591678A (en) * 1993-01-19 1997-01-07 He Holdings, Inc. Process of manufacturing a microelectric device using a removable support substrate and etch-stop
US5426072A (en) * 1993-01-21 1995-06-20 Hughes Aircraft Company Process of manufacturing a three dimensional integrated circuit from stacked SOI wafers using a temporary silicon substrate
US5627106A (en) 1994-05-06 1997-05-06 United Microelectronics Corporation Trench method for three dimensional chip connecting during IC fabrication
KR0156115B1 (ko) 1994-06-16 1998-12-01 문정환 반도체 소자의 격리막 구조 및 형성방법
DE4433845A1 (de) * 1994-09-22 1996-03-28 Fraunhofer Ges Forschung Verfahren zur Herstellung einer dreidimensionalen integrierten Schaltung
JPH09509792A (ja) * 1994-12-23 1997-09-30 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 支持ウェーハ上に接着した半導体物質の層中に半導体素子が形成した半導体装置の製造方法
US6355950B1 (en) * 1998-09-23 2002-03-12 Intel Corporation Substrate interconnect for power distribution on integrated circuits
DE19856573C1 (de) * 1998-12-08 2000-05-18 Fraunhofer Ges Forschung Verfahren zur vertikalen Integration von aktiven Schaltungsebenen und unter Verwendung desselben erzeugte vertikale integrierte Schaltung
DE19918671B4 (de) * 1999-04-23 2006-03-02 Giesecke & Devrient Gmbh Vertikal integrierbare Schaltung und Verfahren zu ihrer Herstellung
US7603097B2 (en) * 2004-12-30 2009-10-13 Valeo Radar Systems, Inc. Vehicle radar sensor assembly
JP4939568B2 (ja) * 2009-04-28 2012-05-30 インターナショナル・ビジネス・マシーンズ・コーポレーション データベース間でデータを同期するための方法、並びにそのコンピュータ・システム及びコンピュータ・プログラム

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See references of WO0065648A1 *

Also Published As

Publication number Publication date
US7144757B1 (en) 2006-12-05
KR20020006040A (ko) 2002-01-18
WO2000065648A1 (de) 2000-11-02
KR100614362B1 (ko) 2006-09-11
JP2002543588A (ja) 2002-12-17
DE19918671B4 (de) 2006-03-02
DE19918671A1 (de) 2000-11-02
AU4401700A (en) 2000-11-10

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