EP1642338A1 - Logikgatter mit potentialfreier gate-elektrode für organische integrierte schaltungen - Google Patents

Logikgatter mit potentialfreier gate-elektrode für organische integrierte schaltungen

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EP1642338A1
EP1642338A1 EP04738822A EP04738822A EP1642338A1 EP 1642338 A1 EP1642338 A1 EP 1642338A1 EP 04738822 A EP04738822 A EP 04738822A EP 04738822 A EP04738822 A EP 04738822A EP 1642338 A1 EP1642338 A1 EP 1642338A1
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EP
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charging fet
gate electrode
electrode
fet
charging
Prior art date
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Withdrawn
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EP04738822A
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English (en)
French (fr)
Inventor
Wolfram Glauert
Walter Fix
Andreas Ullmann
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PolyIC GmbH and Co KG
Original Assignee
PolyIC GmbH and Co KG
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Publication date
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    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H—ELECTRICITY
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    • H10K19/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic element specially adapted for rectifying, amplifying, oscillating or switching, covered by group H10K10/00
    • H10K19/80—Interconnections, e.g. terminals

Definitions

  • the technical field of the invention relates to organic logic gates such as ANDs, NANDs, NORs and the like.
  • the present invention further relates to the problem of switching times and switching stability of organic logic gates.
  • the invention provides an organic logic gate with at least one charging FET and at least one switching FET.
  • the (at least one) charging FET has at least one gate electrode, one source electrode and one drain electrode.
  • the organic logic gate according to the invention is characterized in that the gate electrode of the charging FET is potential-free.
  • the gate electrode of the charging FET is capacitively coupled to a source electrode of the charging FET.
  • the drain electrode of the charging FET is capacitively coupled to a gate electrode of the charging FET.
  • the gate electrode can thus be coupled to one of the other connections of the charging FET with relatively little effort in order to improve the switching behavior of the logic gate.
  • the capacitive coupling between the gate electrode and one of the other connections of the FET allows, with a suitable design of the charging FET and the coupling capacitance, To improve the switching properties of the logic gate.
  • the present invention allows organic logic gates to function and switch quickly and stably even at low supply voltages (below 10V).
  • the capacitive coupling is achieved by an overlap of the gate electrode with the source electrode of the charging FET. In another advantageous embodiment of the invention, the capacitive coupling is achieved by an overlap of the gate electrode with the drain electrode of the charging FET.
  • the implementation of a capacitive coupling can be obtained by a slightly increased circuit design effort, without the need for manufacturing additional work or process steps have to be introduced.
  • the space requirement of a logic gate can increase due to the space requirement of the capacitive coupling or the coupling capacitor. ⁇
  • an organic logic gate is constructed without plated-through holes.
  • galvanic coupling between the two electrodes can be dispensed with.
  • the yield can be increased since fewer or no defective plated-through holes occur.
  • the gate electrode of the charging FET is resistively coupled to the drain electrode and / or the source electrode of the charging FET.
  • this creates a galvanic coupling between the (at least one) gate electrode and one of the connections of the charging FET.
  • the Galvanic coupling can be achieved by plated-through holes through the insulation layer of the FET or by means of conductor tracks that extend beyond a region of the (possibly printed) insulator layer and form a contact there.
  • This design has a further advantage, since the capacitance and the resistance of the resistive coupling can be set by a suitable choice of the length, the width and the coverage of the conductor tracks up to an edge region of the insulator layer.
  • the gate electrode of the charging FET in parallel with the capacitive coupling, is resistively coupled to the source electrode of the charging FET.
  • the gate electrode of the charging FET in parallel with the capacitive coupling, is resistively coupled to the drain electrode of the charging FET.
  • FIG. 1 shows an embodiment of a logic gate with a charging FET with a floating gate electrode
  • FIG. 2 shows an embodiment of an inverter with a charging FET with a gate electrode capacitively coupled to the output
  • FIG. 3 shows an embodiment of an inverter with a charging FET and a gate electrode capacitively coupled to the output
  • FIG. 4 shows a sectional view through a charging FET according to an embodiment of the present invention.
  • FIG. 1 shows an embodiment of a logic gate with a charging FET with a potential-free gate electrode.
  • the logic gate selected is designed here as an inverter, since the inverter, as the simplest component, can best illustrate the advantages of the present invention.
  • FIG. 1 shows the series connection of two transistors 2 and 4 to form an inverter.
  • the transistor 2 is the switching transistor and the transistor 4 is the charging transistor.
  • the source electrode 6 of the switching FET 2 is grounded.
  • the drain electrode is connected to the output 12 of the inverter.
  • the gate electrode 10 of the switching transistor 2 forms the input of the inverter.
  • the source and drain electrodes of the charging transistor 4 connect the output 12 of the inverter to the supply voltage 8.
  • FIG. 2 shows an embodiment of an inverter with a charging FET with a gate electrode capacitively coupled to the output.
  • the gate electrode of the charging FET 4 is coupled to the output 12 through the capacitance 14.
  • the capacitance 14 can be implemented, for example, by overlapping the gate electrode with the source or drain electrode.
  • the capacitive coupling through the capacitor 14 can, as shown, be supplemented by a parallel connection with a resistor 18.
  • Fig. 3 is an embodiment of an inverter with a charging FET with a capacitively coupled to the output
  • the capacitance 16 can be implemented, for example, by overlapping the gate electrode with the source or drain electrode.
  • the capacitive coupling through the capacitor 16 can, as shown, be supplemented by a resistor 18 connected in parallel.
  • FIG. 4 shows a cross section through a charging FET according to the present invention.
  • the charging FET is applied to a substrate material or a substrate 22.
  • the substrate 22 can consist, for example, of glass, plastic, a crystal or a similar material.
  • Two electrodes 8 and 12 of the charging FET are applied to the substrate 22.
  • One of the electrodes 8, 12 is the source electrode and one electrode is the drain electrode.
  • a circuit according to FIG. 2 or FIG. 3 results.
  • the two electrodes 8, 12 are connected by a semiconductor layer 24.
  • An insulator layer 26 is arranged above the semiconductor layer 24.
  • the gate electrode 20 is arranged above the insulator layer 24.
  • the region 4 essentially defines the charging transistor and the region 16 essentially defines the region of the capacitive coupling between the gate electrode 20 and the electrode 8.
  • the section represents a possible implementation of the charging FET of the inverter circuit from FIG 3 represents another. Assigning the reference numerals, the section shown can also be applied to the inverter circuit of FIG. 2.
  • the resistors 18 shown in FIGS. 2 and 3 are not shown in FIG. 4 and can be implemented, for example, by vias through the layer 26 between the electrodes 8 and 20.

Abstract

Die Erfindung betrifft ein organisches Logikgatter mit mindestens einem Lade-Feldeffekttransistor (Lade-FET) und mindestens einem Schalt-Feldeffekttransistor (Schalt-FET), wobei der Lade-FET mindestens eine Gate-Elektrode, eine Source-Elektrode und eine Drain-Elektrode aufweist, wobei die Gate-Elektrode des Lade-FETs potentialfrei ist.

Description

Logikgatter mit potentialfreier Gate-Elektrode für organische integrierte Schaltungen
Das technische Gebiet der Erfindung betrifft organische Logikgatter wie beispielsweise ANDs, NANDs, NORs und dergleichen. Die vorliegende Erfindung betrifft weiterhin das Problem der Schaltzeiten und der Schaltstabilität von organischen Logikgattern.
Dieses Problem wird bisher nur teilweise durch Verbinden der Gate-Elektrode des Lade-FETs im Logikgatter mit der VersorgungsSpannung gelöst, wodurch schnelle Logikgatter bereitgestellt werden können. Diese Lösung erfordert jedoch eine hohe Versorgungsspannung von über 20V. Diese Maßnahme zur Verbesserung des Schaltverhaltens von organischen Logikgattern ist beispielsweise in dem Artikel „Fast polymer integrated circuits" der Applied Physics Letters, Ausgabe 81, Seite 1735, (2002) beschrieben.
Ein anderer Ansatz wird beispielsweise in dem Artikel „Highperformance all-polymer integrated circuits" Applied Physics Letters, Ausgabe 77, Seite 1487, (2000) beschrieben. In diesem Artikel wird beschrieben, dass die Gate-Elektrode des Lade-FETs mit dem Ausgang des Inverters bzw. des Logikgatters verbunden werden kann. Damit erhält man Schaltungen, die mit niedrigen Spannungen betrieben werden können, jedoch den Nachteil aufweisen, dass sie sehr langsam sind.
Es wurden bisher keine organischen Logikgatter-Schaltungen verwirklicht, die auch mit geringen VersorgungsSpannungen schnell und stabil schalten können.
Es ist aus Gründen der Energieeffizienz wünschenswert die
Versorgungsspannungen von organischen Logikgatter-Schaltungen auch bei einem schnellen Betrieb von orσanischen Schaltungen zu senken, ohne dabei die Schaltstabilität zu beeinträchtigen. ,
Es ist weiterhin wünschenswert, die SchaltZeiten von organischen Logikgatter-Schaltungen zu verringern, ohne die Versorgungsspannung' erhöhen zu müssen.
Es ist darüber hinaus wünschenswert, die Schaltstabilität von organischen Schaltungen zu erhöhen, ohne dabei die Schalt- zeiten zu beeinträchtigen oder die Versorgungsspannungen zu erhöhen.
Die Erfindung stellt gemäß einem ersten Aspekt ein organisches Logikgatter mit mindestens einem Lade-FET und mindestens einem Schalt-FET bereit. Der (mindestens eine) Lade-FET weist dabei mindestens eine Gate-Elektrode, eine Source-Elektrode und eine Drain-Elektrode auf. Da-s erfindungsgemäße organische Logikgatter ist dabei dadurch gekennzeichnet, dass die Gate-Elektrode des Lade-FETs potentialfrei ist.
Durch Verwenden einer potentialfreien Elektrode kann ein schnell und gleichzeitig stabil schaltendes organisches Logikgatter aufgebaut werden.
In einer vorteilhaften Ausführungsform des organischen Logikgatters ist die Gate-Elektrode des Lade-FETs kapazitiv an eine Source-Elektrode des Lade-FETs gekoppelt. In einer anderen vorteilhaften Ausgestaltung des organischen Logikgatters ist die Drain-Elektrode des Lade-FETs kapazitiv an eine Gate-Elektrode des Lade-FETs gekoppelt. Damit kann mit relativ geringem Aufwand die Gate-Elektrode an eine der anderen Anschlüsse des Lade-FETs gekoppelt v/erden, um das Schaltverhalten des Logikgatters zu verbessern. Die kapazitive Kopplung zwischen Gate-Elektrode und einem der anderen Anschlüsse des FET's gestattet es, bei geeigneter Auslegung des Lade-FETs und der Kopplungskapazität, die Schalteigenschaften des Logikgatters zu verbessern. Die vorliegende Erfindung gestattet es organischen Logikgattern, auch bei niedrigen Versorgungsspannungen (unter 10V) schnell und stabil zu funktionieren bzw. zu schalten.
In einer weiteren vorteilhaften Ausgestaltung der Erfindung wird die kapazitive Kopplung durch eine Überlappung der Gate- Elektrode mit der Source-Elektrode des Lade-FETs erreicht. In einer anderen vorteilhaften Ausgestaltung der Erfindung wird die kapazitive Kopplung durch eine Überlappung der Gate- Elektrode mit der Drain-Elektrode des Lade-FETs erreicht- Die Ausführung einer kapazitiven Kopplung kann durch einen leicht erhöhten Schaltungsdesign-Aufwand erhalten werden, ohne dass bei der Herstellung zusätzliche Arbeits- oder Prozessschritte eingeführt werden müssen. Durch den Platzbedarf der kapazitiven Kopplung bzw. des Koppelkondensators kann der Platzbedarf eines Logikgatters ansteigen. ■
Eine andere vorteilhafte Ausgestaltung eines organischen Logikgatters ist ohne Durchkontaktierungen aufgebaut. Bei einer kapazitiven Kopplung zwischen Gate-Elektrode und Source- oder Drain-Elektrode eines Lade-FETs kann auf eine galvanische Kopplung zwischen den beiden Elektroden verzichtet werden. In den beiden vorstehenden Fällen kann auf eine Durchkontaktierung der Isolationsschicht zwischen Gate- Elektrode und Source- bzw. Drain-Elektrode vollständig verzichtet werden. Dadurch kann der Herstellungsprozess vereinfacht werden. Darüber hinaus kann die Ausbeute erhöht werden, da weniger bzw. keine schadhaften Durchkontaktierungen auftreten.
In einer weiteren vorteilhaften Ausgestaltung der vorliegenden Erfindung ist die Gate-Elektrode des Lade-FETs resistiv an die Drain-Elektrode und/oder die Source Elektrode des Lade-FETs gekoppelt. Im einfachsten Fall entsteht dadurch eine galvanische Kopplung zwischen der (mindestens einer) Gate-Elektrode und einem der Anschlüsse des Lade-FETs. Die galvanische Kopplung kann durch Durchkontaktierungen durch die Isolationsschicht des FETs oder durch Leiterbahnen verwirklicht werden, die über einen Bereich der (eventuell aufgedruckten) Isolatorschicht hinausgehen und dort einen Kontakt bilden. Diese Auslegung weist einen weiteren Vorteil auf, da durch eine geeignete Wahl der Länge, der Breite sowie der Überdeckung der Leiterbahnen bis zu einem Randbereich der Isolatorschicht die Kapazität und der Widerstand der resistiven Kopplung eingestellt werden können.
In einer anderen bevorzugten Ausführungsform der Erfindung ist die Gate-Elektrode des Lade-FETs, parallel zu der kapazitiven Kopplung, resistiv an die Source-Elektrode des Lade-FETs gekoppelt. Bei einer anderen vorteilhaften Ausführungsform der vorliegenden Erfindung ist die Gate- Elektrode des Lade-FETs, parallel zu der kapazitiven Kopplung, resistiv an die Drain-Elektrode des Lade-FETs gekoppelt. Durch die Kombination einer Kapazität mit einem Widerstand wird ein RC-Glied aufgebaut, das der Kopplung des Lade-FETs ein Zeitverhalten aufprägt, das die Schaltzeit des Lade-FETs positiv, beeinflussen kann. Bei der Auslegung des RC-Glieds ist jedoch die Eigenkapazität des FETs zu berücksichtigen.
Im Folgenden wird die Erfindung anhand der beigefügten Zeichnung beschrieben, wobei
Fig. 1 eine Ausführungsform eines Logikgatters mit einem Lade-FET mit einer potentialfreien Gate-Elektrode darstellt,
Fig. 2 eine Ausführungsform eines Inverters mit einem Lade- FET mit einer mit dem Ausgang kapazitiv gekoppelten Gate- Elektrode darstellt,
Fig. 3 eine Ausführungsform eines Inverters mit einem Lade- FET und einer mit dem Ausgang kapazitiv gekoppelten Gate- Ξlektrode darstellt, und Fig. 4 stellt eine Schnittansicht durch einen Lade-FET gemäß einer Ausführungsform der vorliegenden Erfindung dar. Sowohl in der Beschreibung als auch in den Figuren wurden gleiche Bezugszeichen für gleiche oder ähnliche Elemente verwendet .
Fig. 1 stellt eine Ausführungsform eines Logikgatters mit einem Lade-FET mit einer potentialfreien Gate-Elektrode dar. Das gewählte Logikgatter Ist hier als Inverter ausgeführt, da der Inverter als der einfachste Baustein die Vorteile der vorliegenden Erfindung am deutlichsten darstellen kann. Die Figur 1 zeigt die Reihenschaltung zweier Transistoren 2 und 4 zu einem Inverter. Der Transistor 2 ist dabei der Schalttransistor und der Transistor 4 ist der Ladetransistor. In Figur 1 ist die Source-Elektrode 6 des Schalt-FETs 2 geerdet. Die Drain-Elektrode ist mit dem Ausgang 12 des Inverters verbunden. Die Gate-Elektrode 10 des Schalttransistors 2 bildet den Eingang des Inverters. Die Source- und die Drain- Elektrode des Ladetransistors 4 verbinden den Ausgang 12 des Inverters mit der Versorgungsspannung 8.
Fig. 2 stellt eine Ausführungsform eines Inverters mit einem Lade-FET mit einer mit dem Ausgang kapazitiv gekoppelten Gate-Elektrode dar. In Figur 2 ist die Gate-Elektrode des Lade-FETs 4 durch die Kapazität 14 mit dem Ausgang 12 gekoppelt. Die Kapazität 14 kann beispielsweise durch Überlappung der Gate-Elektrode mit der Source- bzw. Drain- Elektrode umgesetzt werden. Die kapazitive Kopplung durch den Kondensator 14 kann, wie dargestellt, durch eine Parallelschaltung mit einem Widerstand 18 ergänzt werden.
In Fig. 3 ist eine Ausführungsform eines Inverters mit einem Lade-FET mit einer mit dem Ausgang kapazitiv gekoppelten
Gate-Elektrode darstellt. In Figur 3 ist die Gate-Elektrode des Lade-FETs 4 durch die Kapazität 16 mit der Versorgungsspannung 8 gekoppelt. Die Kapazität 16 kann beispielsweise durch Überlappung der Gate-Elektrode mit der Source- bzw. Drain-Elektrode implementiert werden. Die kapazitive Kopplung durch den Kondensator 16 kann, wie dargestellt, durch einen parallel geschalteten Widerstand 18 ergänzt werden. •
Alle anderen möglichen Logikgatter wie beispielsweise AND, NAND, OR, NOR, XOR und dergleichen lassen sich aus der Inverterschaltung durch Hinzufügen von in Reihe oder parallel geschalteten (Schalt-) FETs umsetzen und werden daher nicht explizit aufgeführt.
Figur 4 stellt einen Querschnitt durch einen Lade-FET gemäß der vorliegenden Erfindung dar. Der Lade-FET ist auf einem Txägermaterial bzw. einem Substrat 22 aufgebracht. Das Substrat 22 kann beispielsweise aus Glas, Kunststoff, einem Kristall oder einem ähnlichen Material bestehen.
Auf dem Substrat 22 sind zwei Elektroden 8 und 12 des Lade- FETs aufgebracht. Eine der Elektroden 8, 12.ist die Source- Elektrode und eine Elektrode ist die Drain-Elektrode. Je nach Wahl der Elektroden ergibt sich eine Schaltung gemäß Figur 2 oder Figur 3.
Die beiden Elektroden 8, 12 sind durch eine Halbleiterschicht 24 verbunden. Über der Halbleiterschicht 24 ist eine Isolatorschicht 26 angeordnet. Über der Isolatorschicht 24 ist die Gate-Elektrode 20 angeordnet. Der Bereich 4 definiert dabei im Wesentlichen den Ladetransistor und der Bereich 16 definiert im Wesentlichen den Bereich der kapazitiven Kopplung zwischen der Gate-Elektrode 20 und der Elektrode 8. Mit den dargestellten Bezugszeichen stellt der Schnitt eine mögliche Umsetzung des Lade-FETs der Inverterschaltung von Fig. 3 dar. Bei einer anderen. Zuordnung der Bezugszeichen lässt sich der dargestellte Schnitt auch auf die Inverterschaltung von Fig. 2 anwenden. Die in Figuren 2 und 3 dargestellten Widerstände 18 sind in Figur 4 nicht dargestellt und können beispielsweise durch Durchkontaktierungen durch die Schicht 26 zwischen den Elektroden 8 und 20 verwirklicht werden.
Es ist klar, dass auch Logikgatter-Schaltungen mit mehr als einem Lade-FET d. h. beispielsweise Kombinationen z. B. Parallel- oder Reihenschaltungen von Lade-FETs gemäß Fig. 2 und Fig. 3 auch unter die vorliegende Erfindung fallen.
Es ist weiterhin klar, dass sich die vorliegende Erfindung auch auf tristate Logikgatter anwenden lässt. Es ist klar, dass die Anschlüsse 6 und 8 auch vertauscht werden können.

Claims

Patentansprüche
1. Organisches Logikgatter mit mindestens einem Lade- Feldeffekttransistor (Lade-FET) und mindestens einem Schalt-Feldeffekttransistor (Schalt-FET) , wobei der Lade- FET mindestens eine Gate-Elektrode, eine Source-Elektrode und eine Drain-Elektrode aufweist, dadurch ge kenn z e i chn e t , dass die Gate-Elektrode des Lade-FETs potentialfrei ist.
2. Organisches Logikgatter gemäß Anspruch 1, dadurch gekennzeichnet, dass die Gate-Elektrode des Lade- FETs kapazitiv an die Source-Elektrode des Lade-FETs gekoppelt ist.
3. Organisches Logikgatter gemäß Anspruch 2, dadurch gekennzeichnet, dass eine kapazitive Kopplung durch eine Überlappung der Gate-Elektrode mit der Source- Elektrode des Lade-FETs erreicht wird.
4. Organisches Logikgatter gemäß einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass die Gate- Elektrode des Lade-FETs resistiv an die Source-Elektrode des Lade-FETs gekoppelt ist.
5. Organisches Logikgatter gemäß einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass die Gate- Elektrode des Lade-FETs kapazitiv an die Drain- Elektrode des Lade-FETs gekoppelt ist.
6. Organisches Logikgatter gemäß Anspruch 5, dadurch gekennzeichnet, dass die kapazitive Kopplung durch eine Überlappung der Drain-Elektrode mit der Gate- Elektrode des Lade-FETs erreicht wird.
7. Organisches Logikgatter gemäß einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass die Gate- Elektrode des Lade-FETs resistiv an die Drain-Elektrode des Lade-FETs gekoppelt ist.
8. Organisches Logikgatter gemäß einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass das organische Logikgatter ohne Durchkontaktierungen aufgebaut ist.
EP04738822A 2003-07-03 2004-06-30 Logikgatter mit potentialfreier gate-elektrode für organische integrierte schaltungen Withdrawn EP1642338A1 (de)

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