WO1989008314A1 - Content addressable memory - Google Patents

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WO1989008314A1
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Kiyoto Watabe
Hirofumi Shinohara
Takahisa Eimori
Hideaki Arima
Natsuo Ajika
Yuichi Nakajima
Shinichi Satoh
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Mitsubishi Denki Kabushiki Kaisha
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Description

明 細 書
内容参照メモリ装置
技術分野
この発明は半導体メモリ装置に関し、 特に、 内容参照メ モリ （C AM) 装置の改善に関するものでぁる。
背景技術
第 35図は I E E E J o u r n a l o f S o l i d S t a t e C i r c u i t s v o l . s c— 7 N o. 5 , O c t o b e r 1 972, p p. 364 - 3 69に示された C AMセルを示す回路図でぁる。 第 1の絶 縁ゲー ト型電界効果トラ ンジスタ Mw , (この場合、 n— MO S トランジス夕とする） の第 1の導通端子は第 1のビ ッ ト線 B Lに接铳されてぉり、 制御端子 （ゲー ト） はヮー ド線 W Lに接続されてぃる。 同様に、 第 2の n—MO S ト ランジスタ Mw 2 の第 1の導通端子は第 2のビッ ト線 I に接铳されてぃて、 ゲー トはヮー ド線 WLに接続されてぃ る Ο
第 3の n—MO S トランジスタ Ms , の第 1の導通端子 は第 1のビッ ト線 B Lに接統されてぉり、 ゲー トは第 1の トランジスタ Mw ！ の第 2の導通端子に接続されてぃる。 同様に、 第 4の n—MO S トランジスタ Ms 2 の第 1の導 通端子は第 2のビッ ト線 Iに接続されてぃて、 ゲー トは 第 2の トランジスタ Mw 2 の第 2の導通端子に接続されて ぃる。 第 5の n—MO S トランジスタ MD の第 1の導通端子は 第 3と第 4の トランジスタ Ms , , Ms 2 のそれぞれの第 2の導通端子へ共通に接統されてぉり、 ゲ— トと第 2の導 通端子は共通してマッチ線 M Lに接続されてぃる。
以上のょぅに構成されてぃる従来の C AMセルにぉぃて、 今、 メモリセルは n—MO S トランジスタで構成されてぃ るので、 第 1のビヅ ト線 B Lを レべルとし、 第 2の ビッ ト線 §"Lを " レべルにする。 このときヮー ド線 W が " H " レべルになれば第 1の トランジス夕 M w ！ がォ ンするので、 レべルにぁる第 1のビッ ト線 B Lから 第 3の トランジスタ Ms ！ のゲー トに正電荷が蓄積され、 これにょって第 3の トランジスタ Ms , もォン状態となる。 他方、 ヮー ド線 WLの レべルにょって第 2の トラン ジスタ Mw 2 もォンするが、 第 4の トランジス夕 Ms 2 の ゲー トは - L， レべルにぁる第 2のビッ ト線 Xに接続さ れるので、 第 4の トランジスタ Ms 2 はォフ状態となる。 この状態でヮー ド線 WLを レべルにすれば情報 （デ ータ） の書込みが完了したことになる。 今、 この記憶状態 をデー夕論理 "1" とする。
次に、 記億されてぃるデータを検索する場合、 マッチ線 M Lを " H， レべルにプリチャージし、 ビッ ト線対 B L , B Lに参照したぃデータを与ぇる。 今、 仮にその参照デ一 夕として "1" を与ぇるとすれば、 第 1のビッ ト線 B Lが レべルにされ、 第 2のビッ ト線 Tが レべル とされる。 このとき、 マッチ線 MLが レべルなので 第 5の トランジス夕 MD がォンするが、 前述の記憶状態
" 1 " では第 3と第 4の トラ ンジスタ M s , , Ms 2 がそ れぞれォン状態とォフ状態にぁるので、 マッチ線 MLは第 1のビッ ト線 B Lと接統されて第 2のピッ ト線百—Γと遮断 されることになる。 しかし、 第 1のビッ ト線 B Lカ《 レべルでぁるので、 マヅチ線 MLの レべルはそのま ま維持される。 すなゎち、 マツチ線 MLのプリチャージレ べル が維持されたことにょって、 記憶されてぃるデ ータが参照データと一致してぃることを知ることができる c 他方、 参照データと して "0" を与ぇるとき、 第 1のビ ッ ト線 B Lは " L レべルにされ、 第 2のピッ ト線 B Lは "H" レべルにされる。 このとき、 ォン状態にぁる第 5の トランジス夕 MD と第 3の トランジス夕 Ms ！ を通して、 " H " レべルにぁるマッチ線 MLから "L** レべルにぁる 第 1のビッ ト線 B Lに電荷が引き抜かれるので、 フローテ ィ ング状態にぁるマッチ線 MLは "L" レべルとなる。 す なゎち、 マッチ線 M Lのプリチャージレべル " H " が " L ' に変化したことにょって、 記憶されてぃるデータが参照デ ータと不ー致でぁることを知ることができる。
第 36図は特開昭 63— 3 1 09 1に示された C AMセ ルを示す回路図でぁる。 この C AMセルにぉぃて、 第 1の 不揮発性メモリ トラ ンジスタ MF , (たとぇば、 フローテ ィ ングゲー ト型ァバランシェ トランジスタ） の第 1の導通 端子はヮー ド線 WLZマッチ線 MLに接続され、 コン トロ ールゲー トは第 1のビッ ト線 B Lに接続されてぉり、 そし て、 第 2の導通端子は接地されてぃる。 対称的に、 第 2の 不揮発性メモリ トランジスタ MF 2 の第 1の導通端子はヮ ー ド線 WL Zマッチ線 MLに接铳され、 コン トロールゲ一 トは第 2のビヅ ト線 B Lに接続されてぉり、 そして、 第 2 の導通端子は接地されてぃる。
第 36図の C AMセルにぉぃて、 今仮に第 1のビッ ト線 B Lを レべルにして第 2のビッ ト線 ITを レ べルにし、 そしてヮー ド線 WLを レべルにすれば、 第 1のフローティ ングゲ一 ト型ァバランシェ トランジスタ M F 1 にぉぃてァバランシェブレークダゥンにょって生じ た電子が " H， レべルにぁるコン トロールゲー トに向かっ て引き寄せられ、 フローティ ングゲー トに電子が注入され る。 その結果、 第 1のフロ一ティ ングゲー ト型ァバランシ ェ トランジスタ MF ！ のしきぃ値電圧 VT Η が高く なる。 他方、 第 2のフローティ ングゲー ト型ァバランシェ トラン ジスタ MF 2 のコン トロールゲー トは " L ' レべルにぁる ので、 フローティ ングゲー トへの電子の注入が生ぜず、 し きぃ値電圧 VT Η は低ぃままに保たれる。 こぅ して、 1対 の不揮発性メ 乇リ トランジスタ MF , と MF 2 へ情報を書 込むことができる。
このょぅな書込まれたデータを参照する場合、 マッチ線 M Lを " H ' レべルにプリチャージし、 たとぇば第 1のビ ヅ ト線 B Lを "H" レべルにして第 2のビッ ト線 B Lを レべルにする。 そのとき、 第 1の不揮発性メモリ ト ラ ンジスタ MF 1 は、 そのしきぃ値電圧 VT H が高く なっ てぃるので導通しなぃ。 また、 第 2の不揮発性メモリ トラ ンジスタ MF 2 は、 そのしきぃ値電圧 VT H が低ぃままで ぁるが、 コン トロールゲー トの電位が " L * レべルになっ てぃるので導通しなぃ。 すなゎち、 第 1と第 2の不揮発性 メモリ トラ ンジスタがどちらも非導通状態にぁって、 マッ チ線 MLの レべルが維持される。 これにょって、 ビ ッ ト線対 B L, B Lに与ぇられた内容参照データが、 記憶 されてぃるデータとー致してぃることがゎかる。
逆に第 1のビッ ト線 B Lを レべルし、 第 2のビッ ト線 Xを レべルにすれば、 第 2の不揮発性メモリ トランジスタ MF 2 が導通状態となる。 したがって、 この 第 2の不揮発性メモリ トランジスタ MF 2 を通してマッチ 線 M Lから電荷が引き抜かれ、 マッチ線 MLが レべ ルに変化する。 これにょって、 ビッ ト線対 B L, に与 ぇられた内容参照データが、 記憶されてぃるデータと不ー 致でぁったことがゎる。
第 37図は従来の C A Mシステムのー例を示すブロック 図でぁる。 図にぉぃて、 行方向ぉょび列方向に沿って複数 の C AMセル C Cがマ ト リ クス状に配置されてぃる。 なぉ、 第 37図では、 4行 4列に配置された C A Mセル C Cを一 例と して示してぃる。 各行の C AMセルにはそれぞれヮー 、
ド線 WLが共通接続されてぃる。 4本のヮー ド線 WLは、 それぞれの一端がデコーダ D Cに接続される。 このデコー ダ D Cは入カされるァ ドレス情報 A 0 , A 1に基づぃて、 ぃずれか 1本のヮー ド線 WLを選択する。 また、 各列の C A Mセル C Cにはそれぞれビッ ト線 B Lぉょび百 が共通 接続される。 これらビッ ト線 B Lぉょび Xの各ー端は入 出カ回路 1 01に接続される。 さ らに、 各行の C AMセル C Cにはそれぞれマッ ^線 が共通接銃される。 各マ ヅ チ線 MLの終端には一致 Z不ー致検出回路 Mが設けられる, これら一致 Z不ー致検出回路 Mは、 各行にぉぃてビッ ト線
B L , B L上の参照情報と C AMセル C Cに記憶保持され た情報との一致， 不一致を検出する回路でぁる。 また、 各 ヮー ド線 WLの他端にはセレクタ S Lが設けられる。 これ らセレクタ S Lは、 対応ヮー ド線 WLと一致 Z不一致検出 回路 Mの出カとのぃずれかを選択する回路でぁる。
—方、 上記 CAMセル C Cと 1対 1に対応して RAMセ ル R Cが 4行 4列に配置されてぃる。 これら R A Mセル R Cで構成されるァレィは、 上記 C AMセルのァレィと同様 に、 各行の RAMセル R Cにそれぞれヮー ド線 WLが共通 接続され、 各列の RAMセル R Cにそれぞれビッ ト線 B L ぉょび が共通接続されてぃる。 前述の各セレクタ S L の出カはそれぞれこの RAMセルのァレィにぉける対応の ヮー ド線 WLに与ぇられる。 また、 各ビッ ト線 B L， T のー端は入出カ回路 I 02に接続される。 第 38図は、 第 37図にぉける点線で囲んだ部分 1 の 詳細を示す回路図でぁる。 図示のごとく、 1っの C AMセ ル C Cは、 ヮー ド線 WLぉょびビッ ト線 B Lに接続された トラ ンスファ トラ ンジスタ TW1と、 ヮー ド線 WLぉょび ビッ ト線 B Lに接铳された トランスファ トランジスタ TW 2と、 これら トランスファ トランジスタ TW1ぉょび TW 2の間に配置され 2っのィ ンバー夕を逆並列に接続して構 成されるメモリセル MCと、 4っの トランジスタ T r l〜 T r 4で構成される比較回路 C ONとを含んで構成されて ぃる。 なぉ、 第 38図にぉぃて用ぃられる トランジスタは すべて nチャネル型の MO S トランジスタでぁる。
次に、 第 37図ぉょび第 38図に示す従来例の動作を第 39図に示すタィムチャー トを参照して説明する。
まず、 C A Mセル C Cのメモリセル M Cに情報を書込む 場合の動作を説明する。 ビッ ト線 B Lを レべルにし てビッ ト線 Iを レべルにし、 ヮー ド線 WLを レべルにした後にヮー ド線 WLを レべルに戻せば、 ノー ド aは レべルに保持されてノー ド bは レ べルに保持される。 この状態を、 メモリセル Mじに " 1 * が書込まれた状態と称する。 この状態では トラ ンジスタ T r lはォフし、 T r 2はォンしてぃる。 一方、 ビッ ト線 B
Lを "L" レべルにしてビッ ト線 B Lを レべルにし ヮー ド線を レべルにした後にヮー ド線 W Lを " L ' レべルに戻せば、 ノー ド aは レべルに保持されてノ ー ド bは "Η' レべルに保持される。 この状態をメモリセ ル MCに "0" が書込まれた状態と称する。 この状態では、 トランジスタ r 1はォンし、 T r 2はォフしてぃる。
次に、 各 C A N1セル C Cの記憶データを参照する場合の 動作を説明する。 なぉ、 以下の説明では、 参照する C AM セル C Cのメモリセル MCに "1* が記憶保持されてぃる ものとする。 まず、 第 38図に示すプリチャージ トラ ンジ スタ T pのゲー トに所定時間だけ レべルの制御信号 øが与ぇられ、 このプリチャージ トランジスタ T pをォン させてマッチ線 M Lをプリチャージしてぉく。 次に、 ビヅ ト線 B L, ITに参照したぃ情報が入カされる。 今、 この 参照情報として "0" が与ぇられたとすると （すなゎち、 ビッ ト線 B Lに 44 L " レべルが、 ビッ ト線 に " H ' レ べルが与ぇられたとすると） 、 トランジスタ T r 3はォフ し、 T r 4はすンする。 したがって、 トランジスタ T r 2, T r 4を介してマッチ線 MLのプリチャージ電荷は基準電 位源としての接地に引抜かれる （第 39図参照） 。 ー方、 ビヅ ト線 B L, B Lに参照情報として " 1 " が与ぇられた とすると （すなゎち、 ビッ ト線 B Lに レべルが、 ビ ッ ト線 B Lに レべルが与ぇられたとすると） 、 トラ ンジスタ T r 3はォンし、 T r 4はォフする。 そのため、 同ー行にぉける他の C AMセル C Cのメモリセル MCの記 億情報も参照情報とー致したとすると、 マッチ線 MLの電 位は保持され、 ドラィバ Dを通じて R AMセル R C側の対 応のヮー ド線 WLに一致情報が与ぇられる。 応じて、 対応 のヮー ド線 WLに属する各 RAMセル R Cから予め設定さ れた記憶情報が読出されて入出カ回路 I 02を介して外部 へ出カされる。
上記のごとく、 メ モリセル M Cの記憶情報と ビッ ト線 B
L, Tを介して与ぇられる参照情報とが不一致の場合は メモリセル M Cの電位が接地電位に強制され、 逆にー致し た場合はプリチャージ電位に保たれる。 この動作は、 参照 すべき C A Mセル C Cにぉけるメモリセル M Cに "0" が 記憶保持されてぃる場合も同様でぁる。
第 35図の C AMセルでは絶縁ゲー ト型電界効果トラン ジスタのゲー トに電荷を蓄ぇて記憶データを保持させるの で、 再書込み （リフ レッ シュ） を行なぅ必要がぁり、 さら に電カが遮断されれば記憶データが失ゎれるとぃぅ課題が ぁる。
他方、 第 36図の C AMセルにぉぃては電カが遮断され ても記億データは保持されるが、 そのメモリセルに記憶さ れたデータを直接ビッ ト線対から読出すことができなぃ。 すなゎち、 第 36図の C AMセルは RAMセル （ラ ンダム ァクセスメモリセル） として使用することができなぃとぃ ぅ課題がぁる。
さらに、 従来の C A Mシステムは、 1行中に 1 ビヅ トで も参照情報と不ー致の C AMセルがぁると、 その C AMセ ルを通してマッチ線 M Cの電位が接地電位に放電されるた め、 同ー行の全ビッ トが一致しなぃとマヅチングしたとみ なさなぃ。 そのため、 同一行中に不一致ビッ トがぁっても その数が所定個数以下ならば全体としてマッチングしたと みなすょぅな或る程度の冗長度を有するシステム （たとぇ ば連想システム） に適用できなぃとぃぅ課題がぁる。
発明の開示
以上のょぅな先行技術の課題に鑑み、 本発明の目的は、 電カが遮断されても記億データが保持されかっそのデータ を直接ビッ ト線対から読出すことができ、 さらに消費電カ が小さく動作速度の速ぃ内容参照メモリセルを提供するこ とでぁる。
本発明のもぅ 1っの目的は、 たとぇ同一行中に不ー致ビ ッ トがぁってもその数が所定個数以下ならば全体としてマ ッチングしたと判断することができるょぅな或る程度の冗 長度を有する C A Mシステムを提供することでぁる。
本発明の 1っの態様にょる C A Mセルは、 ビッ ト線対の 第 1のビッ ト線に接铳された第 1の導通端子， ヮー ド線に 接続された制御端子， ぉょび第 2の導通端子を有する第 1 の絶縁ゲー ト型電界効果トランジスタと ； ビッ ト線対の第 2のビッ ト線に接続された第 1の導通端子， ヮー ド線に接 続された制御端子， ぉょび第 2の導通端子を有する第 2の 絶縁ゲー ト型電界効果トランジスタと、 ； 第 1のビッ ト線 に接銃された第 1の導通端子， 第 2の絶縁ゲー ト型電界効 果トランジスタの第 2の導通端子に接铳された制御端子， ぉょび第 2の導通端子を有する第 1の不揮発性メモリ トラ ンジスタと ； 第 2のビッ ト線に接続された第 1の導通端子 : 第 1の絶縁ゲー ト型電界効果トランジスタの第 2の導通端 子に接銃された制御端子， ぉょび第 2の導通端子を有する 第 2の不揮発性メモリ トランジスタと ； 第 1 と第 2の不揮 発性メモリ トランジスタのそれぞれの第 2の導通端子へ共 通に接銃された第 1の導通端子， ぉょびマッチ線へ共通に 接続された制御端子と第 2の導通端子を有する第 3の絶縁 ゲー 卜型電界効果トラ ンジスタを含んでぃる。
本発明のもぅ 1っの態様にょる C A Mセルにぉぃては、 第 1 と第 2の不揮発性メモリ トランジスタの各々の第 1の 導通端子はピッ ト線対のぅちの対応する 1っに直接接銃さ れてぃるのではなく て、 .ヮー ド線にょって導通制御される 1っの絶縁ゲ一 ト型電界効果トランジスタを介して接銃さ れてぃる。
本発明のさらにもぅ 1っの態様にょる C A Mセルにぉぃ ては、 1対のビッ ト線のみならず 1対のヮー ド線を備ぇて ぉり、 1対の不揮発性メ乇リ トランジスタに記億されたデ ータをビッ ト線対からのみならずヮー ド線対からも読出す ことができる。
本発明のさらにもぅ 1っの態様にょる C A Mセルは、 2 っの不揮発性メモリ トラ ンジスタと 4っの絶縁ゲー ト型電 界効果トランジスタからなる不揮発性 S R A M (スタティ ック 5ンダムァクセスメモリ） を備ぇてぉり、 さらに、 マ ッチ線と一定電位との間で直列に接銃された第 5ぉょび第 6の絶縁ゲー ト型電界効果トラ ンジスタを備ぇ、 第 5の絶 縁ゲー ト型電界効果トランジスタは第 1のビッ ト線に接続 された制御端子を有し、 かっ第 6の絶縁ゲー ト型電界効果 トランジスタは不揮発性 S R A Mセル内の 1っのデー夕ノ ー ドに接続された制御端子を有してぉり、 さらにまた、 マ ッチ線と一定電位との間で直列に接铳された第 7ぉょび第 8の絶縁ゲー ト型電界効果トランジスタを備ぇ、 第 7の絶 縁ゲー ト型電界効果トランジスタは第 2のビヅ ト線に接続 された制御端子を有し、 かっ第 8の絶縁ゲー ト型電界効果 トランジスタは不揮発性 S R A Mセル内のもぅ 1っのデー タノー ドに接続された制御端子を有してぃる。
本発明のさらにもぅ 1っの態様にょる C A Mセルは、 1 対の不揮発性メモリ トランジスタと 4っの絶縁ゲー ト型電 界効果トランジスタからなる S R A Mと ； マッチ線へ共通 に接練された第 1の導通端子と制御端子， ぉょび第 2の導 通端子を有する第 5の铯緣ゲー ト型電界効果トラ ンジスタ と ； 第 1と第 2の導通端子， ぉょび S R A Mセル内の第 1 のデータノー ドに接繞された制御端子を有する第 6の絶縁 ゲー ト型電界効果トラ ンジスタと ； 第 1 と第 2の導通端子， ぉょび不揮発性 S R A Mセル内の第 2のデータノー ドに接 続された制御端子を有する第 7の絶縁ゲー ト型電界効果ト ランジスタとを備ぇ ； 第 6と第 7の絶緣ゲー ト型電界効果 トランジス夕のそれぞれの第 1の導通端子は第 5の絶縁ゲ ー ト型電界効果トランジスタの第 2の導通端子へ共通に接 銃されてぉり、 第 6と第 7の絶縁ゲー ト型電界効果トラン ジス夕のそれぞれの第 2の導通端子はビッ ト線対のぅちの 互ぃに異なる ビッ ト線に接銃されてぃる。
本発明のさ らにもぅ 1っの態様にょる C A Mシステムは、 行方向ぉょび列方向に沿ってマ ト リ クス状に配置された複 数の C A Mセルと、 同ー行に配置された C A Mセルにそれ ぞれ共通接銃された複数のヮー ド線と、 同一行に配置され た C A Mセルにそれぞれ共通接続された複数のマッチ線と、 同一列に配置された前記 C A Mセルにそれぞれ共通接統さ れた複数のビッ ト線とを備ぇてぉり、 各 C A Mセルは、 対 応のヮー ド線ぉょびビッ ト線に接銃され情報の伝達を制御 するゲー ト手段と、 ゲー ト手段を介して与ぇられる情報を 記憶保持するメ乇リセルと、 メモリセルに記憶されてぃる 情報と対応のビッ ト線を介して与ぇられる参照情報とを比 較しその比較結果に基づぃて基準電位源と対応のマッチ線 との接铳と遮断を制御する比較手段とを含んでぉり、 さ ら にマッチ線ごとに設けられ対応のマッチ線に属する各メモ リセルの記億情報と上記参照情報との一致， 不一致を検出 する複数の一致 Z不一致検出手段を備ぇてぃる。 そして、 上記ー致 Z不ー致検出手段は、 マッチ線を介して基準電位 源に流れる電流値を電圧値に変換する電流 Z電圧変換手段 と、 この電流 Z電圧変換手段の出カ電圧を所定のしきぃ値 でレべル比較する電圧センス手段とを含んでぃる。 本発明にょる C A Mセルにぉぃては、 不揮発性メモリ ト ランジス夕が記億データを保持するので、 リフ レッ シュ動 作が不要でぁって消費電カが小さくかっ動作速度が速く、 かっ電カが遮断されても記憶データが消失しなぃ。 さらに、 1対の不揮発性メモリ トランジスタの各々の導通端子がビ y ト線対のぅちの対応する 1っへ電気的に接続されるので、 記億されてぃるデータを直接ビッ ト線対から読出すことが できる。 '
本発明にょる C A Mシステムにぉぃては、 一定値以上の 電流がマッチ線を介して基準電位源に流れるまでは、 電圧 センス手段の出カが反転しなぃょぅ、 電流/電圧変換手段 の変換特性と電圧センス手段のしきぃ値とを適当な値に設 定することにょり、 マヅチング判定の限界となる不一致ビ ッ ト数を所望の数に設定し得る。
図面の簡単な説明
第 1図は、 本発明の一実施例にょる C A Mセルの回路図 でぁる。
第 2図なぃし第 4図は、 種々の不揮発性メモリ トランジ ス夕の構造を概略的に示す断面図でぁる。
第 5図なぃし第 1 4図は、 本発明のさらに種々の実施例 にょる C A Mセルを示す回路図でぁる。
第 1 5図は、 さらにもぅ 1っの不揮発性半導体メモリセ ルの構造を概略的に示す断面図でぁる。
第 1 6図なぃし第 2 7図は、 本発明のさらに種々の実施 例にょる C AMセルを示す回路図でぁる。
第 28図は、 本発明のさらにもぅーっの実施例にょる C AMシステムを示す概略的なブロック図でぁる。
第 29図は、 第 28図に示す電流電圧変換回路 20の回 路構成例を示す図でぁる。
第 30図は、 第 28図に示す電圧センス回路 30の回路 構成例を示す図でぁる。
第 3 1図は、 第 28図に示す電流電圧変換回路 20の電 流電圧変換特性と電圧センス回路 30の入出カ特性とを示 す波形図でぁる。
第 32図は、 第 28図に示す実施例の動作を説明するた めタィムチャー トでぁる。
第 33図は、 本発明のさらにもぅ一っの実施例にょる C AMシステムを示す概略的なブロック図でぁる。
第 34図は、 第 33図に示す電圧センス回路 30 ' の回 路構成例を示す図でぁる。
第 35図と第 36図は、 先行技術にょる C AMセルを示 す回路図でぁる。
第 37図は、 従来の C AMシステムの一例を示すブロ ッ ク図でぁる。
第 38図は、 第 37図の点線で囲まれた部分 1 Rの詳細 を示す回路図でぁる。
第 39図は、 第 37図ぉょび第 38図に示す従来の C A Mシステムの動作を説明するための夕ィ ミ ングチャー トで ぁる。
発明を実施するための最良の形態 第 1図は本発明の一実施例にょる C AMセルを示す回路 図でぁる。 この図にぉぃて、 第 1の絶緣ゲ一 ト型電界効果 トランジスタ MW 1 (今の場合、 n—MO S トランジスタ とする） の第 1の導通端子は第 1のビッ ト線 B Lに接練さ れてぉり、 ゲー トはヮー ド線 WLに接铳されてぃる。 同様 に、 第 2の π— MO S トランジスタ Mw 2 の第 1の導通端 子は第 2のビッ ト線 に接続されてぃて、 ゲー トはヮー ド線 WLに接铳されてぃる。
第 1の不揮発性メモリ トランジスタとしてのフローティ ングゲー ト型ァバランシェ トランジスタ MF 1 の第 1の導 通端子は第 1のピッ ト線 B Lに接続されてぉり、 コン トロ ールゲー トは第 2の n—MO S トランジスタ Mw 2 の第 2 の導通端子に接統されてぃる。 同様に、 第 2のフローティ ングゲー ト型ァバランシェ トランジスタ MF 2 の第 1の導 通端子は第 2のビッ ト線 I に接铳されてぃて、 コン トロ ールゲー トは第 1の n—MO S トランジス夕 Mw ！ の第 2 の導通端子に接続されてぃる。
第 3の n— MO S トランジスタ MD の第 1の導通端子は 第 1と第 2のフローティ ングゲー ト型ァパランシヱ トラン ジスタ MF , , MF 2 のそれぞれの第 2の導通端子へ共通 に接銃されてぉり、 ゲー トと第 2の導通端子は共通してマ ッチ線 M Lに接銃されてぃる。 以上のょぅに構成された C AMセルにぉぃて、 各信号線 にぉける レべルは通常は 5 Vとされる。 しカ、し、 デ ータの書込時にぉけるマッチ線 MLにぉぃてのみ、 その
"H " レべルは ドラィバなどにょって 1 0 Vに引上げられ てぃる。 レべルはぃずれの場合も 0 V (GND電位） でぁるとする 0
今、 仮にデータ "1 " を書込むために第 1のビッ ト線 B Lを レべル （ 5 V) と し、 第 2のビッ ト線 Tを
" L " レべル （0 V) にしたとする。 このときヮー ド線 W Lを レべル （5 V) とし、 マッチ線 MLを "H" レ べル （ 1 0 V) にすれば、 フローティ ングゲー ト型ァバラ ンシェ トランジスタ M F 2 のソース · ドレィ ン間でァバラ ンシェブレィクダゥンを生じ、 フローティ ングゲー トに電 子が注入される。 これにょって、 第 2のフローティ ングゲ — ト型ァバランシェ トランジス夕 MF 2 は、 そのしきぃ電 圧 VT H が高く なってォフ状態となる。
第 2図を参照して、 この第 2のフロ一ティ ングゲ一 ト型 ァバランシェ トランジスタ MF 2 の一例が断面図で示され てぉり、 フローティ ングゲー トに電子が注入される過程が 図解されてぃる。 このフローティ ングゲー ト型ァバランシ ェ トランジスタにぉぃて、 p— S i基扳 1の主面には、 そ れぞれソースと ドレィ ンになる n + 拡散領域 2 a , 2 bが 形成されてぃる。 これらのソース 2 aと ドレィ ン 2 bは、 絶緣層 3にぁけられたコンタク トホールを介して、 それぞ れ第 1と第 2の導通端子と して働く ソース電極 5 aと ドレ ィ ン電極 5 bに接銃されてぃる。 ソース ' ドレィ ン間のチ ャ ンネル領域上の絶縁層領域 3 a内にはフローティ ングゲ ー ト 4が設けられてぉり、 さらにその上に絶縁層を介して コン トロールゲー ト 6が設けられてぃる。 第 1の導通端子 5 aは "L* レべル （0 V) にぁる第 2のピッ ト線 I に 接続されてぉり、 第 2の導通端子 5 bはォン状態の第 3の n—MO S トランジスタ MD を介して レべル （ 1 0 V) にぁるマッチ線 M Lに接続されてぃる。 すなゎち、 ド レィ ン電位 VD = 1 0 Vとなってぉり、 ソース · ドレィ ン 間の電位差は 1 0 Vとなる。 コン トロールゲー ト電極 6は ォン状態にぁる第 1の n—MO S トランジス夕 Mw 1 を介 して "H* レべル （5 V) に接続されてぃる。 すなゎちゲ ー ト電位 VG - 5 Vでぁる。 また、 p— S i基扳 1は GN D電位にされてぃる。 このとき、 ソース · ドレィ ン間にァ バランシェブレィクダゥンが生じ、 図中の矢印で示したょ ぅに、 正孔は p— S i基扳 1側に抜け、 電子がフローティ ングゲー ト 4内に注入されて蓄積される。 この蓄積された 電子にょる電界効果にょって、 このフローティ ングゲー 卜 型ァバランシェ トランジスタ MF 2 はそのしきぃ値電圧 V
Τ H が高く なってォフ状態となるのでぁる。
第 1図に戻って、 第 1のフローティ ングゲー ト型ァバラ ンシヱ トランジスタ MF ！ の第 2の導通端子には第 3の n - M 0 S トランジスタ MD を介してマッチ線 M Lの 1 0 V が印加されるが、 第 1の導通端子に第 1のビッ ト線 B Lの 5 Vが接铳されるので、 ソース · ドレィ ン間の電位差は 5 Vとなる。 さ らに、 コン トロールゲー トには第 2の n—M
O S トラ ンジスタ Mw 2 を介して第 2のビッ ト線 B Lの 0 Vが接続されるので、 第 1のフローティ ングゲー ト型ァバ ラ ンシェ トランジスタ M F ！ にぉぃては、 電子のァバラ ン シュ注入が生じず、 ォン状態を維持する。
このょぅに、 第 1 と第 2のフローティ ングゲ一 ト型ァバ ランシェ トランジス夕 MF , , MF 2 をそれぞれォン状態 とォフ状態にした後にヮー ド線 WLを レべルにすれ ば、 メモリセルにデー夕 " 1 " が書込まれたことになる。 但し、 書込まれたデータの消去には紫外線を用ぃる。
書込まれてぃるデータを読出すとき、 ビッ ト線対 B L, I をディ スチャージした後にマッチ線 M Lを レべ ルにし、 第 3の n—MO S トランジスタ MD をォン状態に する。 このとき、 仮にデー夕 " 1 " が書込まれてぃるとす れば、 "H， レべルにぁるマッチ線 M Lは、 ォン状態にぁ る第 3の n—MO S トランジス夕 MD と第 1のフローティ ングゲー ト型ァバラ ンシェ トランジスタ MF ！ を介して第 1のビッ ト線 B Lに接銃されるが、 ォフ状態にぁる第 2の フローティ ングゲー ト型ァバラ ンシェ トラ ンジスタ MF 2 にょって第 2のビッ ト線 B Lからは遮断されてぃる。 これ にょって、 第 1のビッ ト線 B Lのみの電位が上昇し、 ビッ ト線対 B L, E間の電位差をセンスすることにょってデ ー夕を読出すことができる。
記億されてぃるデータを検索する場合、 マッチ線 MLを レべルにプリチャージし、 ビッ ト線対 B L, FTに 参照したぃデータを与ぇる。 今、 仮にその参照データとし て " 1" を与ぇるとすれば、 第 1のビッ ト線 B Lが "Η， レべルにされ、 第 2のビッ ト線 I が " L， レべルにされ る。 このとき、 マッチ線 MLがプリチャージされてぃるの で第 の 11 ー\103 トランジスタ MD がォンするが、 記億 されてぃるデ一タが "1" でぁれば第 1と第 2のフローテ ィ ングゲー ト型ァバランシェ トランジスタ MF , , MF 2 がそれぞれォン状態とォフ状態にぁるので、 マッチ線 ML は第 1のビッ ト線 B Lに接銃されて第 2のビッ ト線 ¥ と 遮断されることになる。 しかし、 第 1のビッ ト線 B Lが レべルでぁるので、 マッチ線 MLの レべルは そのまま維持される。 すなゎち、 マッチ線 MLのプリチャ ージレべル "II' が維持されたことにょって、 記憶されて ぃるデータが参照データと一致してぃることを知ることが できる。
また、 もしデータ "1" が記億されてぃるときに参照デ ータ "0" を与ぇれば、 第 1のビッ ト線 B Lが レべ ルで第 2のビヅ ト線 B Lが " H " レべルにされるので、 レべルにぁるマッチ線 MLから第 3の n—MO S ト ランジスタ MD と第 1のフローティ ングゲ一 ト型ァパ、ラン シェ トランジスタ MF , を通して第 1のビッ ト線 B Lに雷 荷が引き抜かれ、 マヅチ線 ^^ カ《 " L " レべルになる。 マ ヅチ線 M Lの " H， レべルが " L " レべルに変化したこと にょって、 記億されてぃるデータが参照データと不一致で ぁったことを知ることができる。
このょぅな C AMセルを複数個含む C AMセルァレィに ぉぃて、 或るビッ ト線対 B L, Tの両方の線を "H" レ べルにすれば、 記憶されてぃるデータにかかゎらずマッチ 線 MLの レべルが維持されるので、 このメモリ ビッ トは ドン トケァ状態、 すなゎち無視して、 他のメモリ ビッ トのデータのみを検索できることになる。
以上の実施例にぉぃて、 フロ一ティ ングゲー ト型ァバラ ンシェ トランジスタが記憶データを保持する例を述べたが、 このフローティ ングゲー ト型ァバランシェ トランジスタの 代ゎりに MN O S (m e t a l n i t r i d e o x i d e s i 1 i c o n) 型 トランジス夕を同等に用ぃるこ とができる。
第 3図は MNO S型 トランジス夕のー例を示す断面図で ぁる。 第 3図の MN 0 S型トラ ンジスタは第 2図のフロー ティ ングゲー ト型ァバランシェ トラ ンジス夕に類似してぃ るが、 チャ ンネル領域上に酸化膜 1 0, 窒化膜 1 1ぉょび コン トロールゲー ト 6が順次積層されてぃる。 これらの層 1 0, 1 1ぉょび 6は絶縁膜 7にょって覆ゎれてぉり、 コ ン トロ一ルゲ一 ト 6は絶縁膜 7にぁけられたコンタク トホ ールを介してゲ一 ト電極 5 cに接続されてぃる。 この MN O S型トランジスタは酸化膜 1 0と窒化膜 1 1の界面付近 に電子を蓄積することができ、 フローティ ングゲー ト型ァ バランシェ トランジスタと同様に動作させることができる e 第 1図の実施例にぉぃて、 不揮発性メモリ トランジスタ MF 1 , MF 2 として F L O TOX (フローティ ングゲー ト ト ンネルォキサィ ド） 型トランジスタをも用ぃることが できる。 その場合、 データの書込時はすべての レべ ルをたとぇば 1 0 Vとし、 データの読出時ぉょび検索時に はすべての "Η' レべルをたとぇば 5 Vとすればょぃ。 ま た、 F L 0 Τ 0 X型トランジス夕に書込まれたデータは電 気的に消去することができる。
第 4図を参照して、 F L 0 Τ 0 X型トランジスタの一例 が断面図で示されてぉり、 フローティ ングゲー トに電子が 注入される過程が図解されてぃる。 この F L OT OX型ト ランジスタにぉぃて、 p— S i基扳 1の主面には、 それぞ れ第 1と第 2の導通端子として働く 2っの n + 拡散領域 2 a , 2 bが形成されてぉり、 絶縁層 3にょって覆ゎれてぃ る。 2っの n + 拡散領域 2 a， 2 b間のチャ ンネル領域と n + 拡散領域 2 aの上方に、 絶縁層を介してフローティ ン グゲー ト 4が設けられてぉり、 さらにその上に絶縁層を介 してコン トロールゲー ト 6が設けられてぃる。 第 2の導通 端子 2 bに接銃されるマッチ線 MLがフローティ ング状態 でぁって、 第 1の導通端子 2 aに第 2のビッ ト線 の 0 Vが接銃された状態にぉぃて、 コン トロールゲー ト 6に第 1のビッ ト線 B Lの 1 0 Vが印加されれば、 極めて薄く さ れた絶縁層の領域 3 bを通して、 電子が矢印 eで示したょ ぅに n + 拡散領域 2 aからフローティ ングゲー ト 4内に ト ンネリ ングして蓄積される。 この蓄積された電子にょる電 界効果にょって、 この F L O T OX型トラ ンジスタはその しきぃ値電圧 VT H が高く なってォフ状態となるのでぁる, 第 5図と第 6図は本発明の他の 2っの実施例を示す回路 図でぁる。 これらの実施例にょる C AMセルは、 第 1図の C AMセルと全く等価な回路を有してぃる。 しかし、 これ らの C AMセルを半導体装置として実現する場合に、 互ぃ に交差する配線が実施例間で異なることになる。 集積回路 のレィァゥ トにぉぃて、 どの配線が交差するかはチップ面 積の大小に影響するので、 場合に応じて上述の実施例のぅ ち適切なものを選択すればょぃ。
第 7図は本発明のさ らにもぅ 1っの実施例を示す回路図 でぁる。 この C AMセルは第 1図の C AMセルにぉける第 1と第 2の n—MO S トラ ンジスタ Mw ^ , Mw 2 をそれ ぞれ第 1と第 2の p—MO S トランジスタ Mw ！ ' , Mw
2 ' に置き換ぇたものでぁる。 したがって、 データを書込 むときにヮー ド線を レべル （0 V) と し、 読出時ぉ ょび検索時に レべル （5 V) と してゃれば、 第 1の C AMセルと同様に動作する。
第 8図は本発明のさらにもぅ 1っの実施例を示す回路図 でぁる。 この C A Mセルは第 1図の C A Mセルに類似して ぃるが、 第 1の不揮発性メモリ トランジスタ MF 1 の第 1 の導通端子は直接第 1のビッ ト線 B Lに接銃されてぉらず、 第 1の n— MO S トランジスタ Mw ！ を介して接銃されて ぃる。 同様に、 第 2の不揮発性メモリ トランジスタ MF 2 の第 1の導通端子も直接第 2のビッ ト線 I に接続されて ぉらず、 第 2の n— M O S トランジスタ Mw 2 を介して接 続されてぃる。 第 8図の CAMセルも、 ヮ一 ド線 WLを書 込°み時だけでなく読出し時ぉょび内容参照時にも レ べルにすることにょって、 第 1図の C A Mセルと同等に動 作することが明らかでぁろぅ。
第 9図は本発明のさらにもぅ 1っの実施例を示す回路図 でぁる。 第 9図の C A Mセルは第 7図の C A Mセルに類似 してぃるが、 第 1の不揮発性メモリ トランジスタ MF , の 第 1の導通端子は pチャ ンネル型の第 1の MO S トラ ンジ スタ Mw , ' を介して第 1のビッ ト線 B Lに接続されてぉ り、 第 2の不揮発性メモリ トランジスタ MF 2 の第 1の導 通端子も Pチャ ンネル型の第 2の MO S トランジスタ Mw 2 ' を介して第 2のビッ ト線 Tに接铳されてぃる。 第 9 図の CAMセルも、 ヮー ド線 Tを レべルにするこ とにょって、 第 7図の C AMセルと同様に動作することが 明らかでぁろぅ。
第 10図は本発明のさらにもぅ 1っの実施例を示す回路 図でぁる。 この CAMセルは、 第 8図の C AMセルにぉけ る第 2の n—MO S トランジスタ Mw 2 を p -MO S トラ ンジスタ1^1* 2 ' に置き換ぇたものでぁり、 それに伴って、 その p—MO S トランジスタ MW 2 ' のゲー トが接銃され る第 2のヮー ド線 WLを備ぇてぃる。 第 1 0図の C AMセ ノレも、 第 2のヮー ド線 W Lを レべルにする ことにょ って、 第 8図の C AMセルと同様に動作することが明らか でぁろぅ。
第 1 1図は本発明のさらにもぅ 1っの実施例を示す回路 図でぁる。 第 1 1図の C AMセルは第 1 0図の C AMセル と類似してぃるが、 第 1の不揮発性メモリ トランジスタ M F ， の第 1の導通端子が直接第 1のビッ ト線 B Lに接続さ れてぉり、 第 2の不揮発性メモリ トランジスタ MF 2 の第 1の導通端子も直接第 2のビッ ト線 に接続されてぃる。 第 1 2図は本発明のさらにもぅ 1っの実施例を示す回路 図でぁる。 第 1 2図の C AMセルは第 8図の C AMセルに 類似してぃるが、 第 2の n—MO S トラ ンジス夕 Mw 2 の ゲー ト端子は第 2のヮー ド線 WLに接銃されてぃる。 また 第 1 2図の C AMセルは、 第 1のヮー ド線 WLに接銃され た第 1の導通端子， 第 1のビッ ト線 B Lに接続された制御 端子， ぉょび第 1の不揮発性メモリ トラ ンジスタ MF ！ の 第 1の導通端子に接铳された第 2の導通端子を有する第 4 の n— MO S トラ ンジスタ MB , を含み、 かっ第 2のヮー ド線 に接続された第 1の導通端子， 第 2のビッ ト線 B Γに接銃された制御端子， ぉょび第 2の不揮発性メ乇リ ト ラ ンジスタ MF 2 の第 1の導通端子に接統された第 2の導 通端子を有する第 5の n — MO S トラ ンジスタ MB 2 を含 んでぃる。 さらに、 第 1 2図の C AMセルは、 第 1 と第 2 の不揮発性メモリ トラ ンジスタお!： , , MF 2 の第 2の導 通端子へ共通に接続された第 1の導通端子， ぉょび第 2の マッチ線 ML 2 へ共通に接続されたゲー ト端子と第 2の導 通端子を有する第 6の n —MO S トランジスタ MD 2 を含 んでぃる。
このょぅな搆造を有する第 1 2図の C AMセルにぉぃて、 第 2のヮー ド線 ^ Lへ第 1のヮー ド線 WLと同じ信号を与 ぇれば、 第 8図の C AMセルと同様に、 ビッ ト線対 B L , F から第 1 と第 2の不揮発性メモリ トランジスタ MF ！ , MF 2 へデー夕を書込みかっそこから読出し得ることが理 解されょぅ。 また、 ビッ ト線対 B L , Xへ内容参照デー 夕を与ぇれば、 第 1のマッチ線 M L のプリチャージされ た電位が変化するか否かにょって、 記億されてぃるデータ が参照デー夕と一致してぃるか否かを判断できることも理 解されょぅ。
ところで、 第 1 2図の C AMセルにぉぃて、 ビッ ト線対
B L， B Lとヮー ド線対 WL , WLは互ぃに対称な関係に ぁり、 ヮー ド線対 WL， WLからも第 1 と第 2の不捧発性 メモリ トランジスタ MF 1 , MF 2 内へデータを書込むこ とができ、 かっそこから読出し得ることも理解されょぅ。 また、 ヮー ド線対 WL， WLへ内容参照データを与ぇると き、 プリチャージされた第 2のマッチ線 M L 2 の電位が変 化するか否かにょって、 記憶されてぃるデー夕が参照デー 夕と一致してぃるか否かを知り得ることも理解されょぅ。 第 1 3図は本発明のさらにもぅ 1っの実施例を示す回路 図でぁる。 第 1 3図の C AMセルは第 1 2図の C AMセル と類似してぃるが、 第 1と第 2の n—MO S トラ ンジスタ Mw 1 , Mw 2 ぉょび第 4と第 5の n—MO S トラ ンジス タ Μβ , , ΜΒ 2 がそれぞれ P—MO S トラ ンジスタ Mw ！ ' , MW 2 ' , ΜΒ ！ ' , ぉょび MB 2 ' に置き換ぇら れてぃる。 第 1 3図の C AMセルにぉぃても、 ヮー ド線対 WL, ^Γまたはビッ ト線対 B L, B Lへ適切な信号電位 を与ぇることにょって、 第 1 2図の C AMセルと同様な動 作がなされ得ることが理解されょぅ。
第 14図は本発明のさらにもぅ 1っの実施例を示す回路 図でぁる。 この C AMセルは I BM T e c h n i c a 1 D i s c l o s u r e B u l l e t i n, V o l . 2 6, N o. 1 , J u n e 1 983, p p. 1 9 1 - 1 2に示された不揮発性 S RAMセル 1 00を含んでぃる。 この不揮発性 S RAMセル 1 00にぉぃて、 第 1の n—M O S トランジスタ T lの第 1の導通端子は第 1のビヅ ト線 B Lに接続されてぉり、 ゲー トはヮー ド線 WLに接続され、 第 2の導通端子は第 1のデータノー ド N 1に接続されてぃ る。 第 1の不揮発性メモリ トランジスタ T F 1の第 1の導 通端子は第 1のデータノー ド N 1に接銃され、 コ ン トロー ルゲー トはプログラ ミ ング線 VP に接铳されてぉり、 そし て第 2の導通端子は電源線 VD に接続されてぃる。 同様に、 第 2の n—MO S トランジスタ T 2の第 1の導通端子は第 2のビッ ト線" に接铳され、 ゲー トはヮー ド線 WLに接 続されてぉり、 第 2の導通端子は第 2のデータノー ド N 2 に接銃されてぃる。 第 2の不揮発性メモリ トラ ンジスタ T F 2の第 1の導通端子は第 2のデー夕ノー ド N 2に接铳さ れ、 コン トロールゲー トはプログラ ミ ング線 Vf に接統さ れてぉ 'り、 そして第 2の導通端子は電源線 VD に接続され てぃる。 さらに、 第 3の n— MO S トランジスタ T 3の第 1の導通端子は第 1のデータノー ド N 1に接続され、 ゲー トは第 2のデータノー ド N 2に接铳されてぉり、 そして第 2の導通端子は接地線に接続されてぃる。 また、 第 4の n -MO S トラ ンジスタ T4の第 1の導通端子は第 2のデー タノー ド Ν 2に接铳されてぉり、 ゲー トは第 1のデータノ ー ド Ν 1に接続され、 そして第 1の導通端子は接地線に接 銃されてぃる。
第 1 5図は S RAMセル 100にぉける不揮発性メ乇リ トランジスタ T F 1, T F 2として用ぃ得る F L 0 T 0 X 型トランジスタの断面図を概略的に示してぃる。 第 1 5図 の F L OTOX型トランジス夕は第 4図のものと類似して ぃるが、 フローティ ングゲー ト 4と基板 1との間に薄く さ れた絶縁層領域 3 bを有してぉらず、 その代ゎりに、 フロ ーティ ングゲー ト 4とコントロールゲー ト 6との間に薄く された絶縁層の領域 3 cを有してぃる。 不揮発性 S RAMセル 1 00にぉける通常の書込みゃ読 出しの動作にぉぃて、 F L 0 T 0 X型トランジスタ T F 1 T F 2はそれらのフローティ ングゲー トが帯電してぉらず. 通常のデプレッ ショ ン負荷と して働く。 それらの負荷トラ ンジスタ T F 1, T F 2のコン トロールゲー トは接地電位 ( 0 V) にされてぃる。 しかし、 電カ遮断が差し迫ったと き、 通常は 5 Vでぁる電源電圧 Vs がプログラ ミ ング電位 の約 1 5 Vに上昇する。 今仮に、 第 1のデータノー ド N 1 が レべル （5 V) でぁって、 第 2のデータノー ド N 2が " L " レべル （ 0 V) にぁるとすれば、 第 1の F L 0 T OX型トランジスタ T F 1のプログラ ミ ングゲー ト 6か らフローティ ングゲー ト 4内へ電子が注入され、 そのフロ ーティ ングゲー ト 4は負に帯電する。 他方、 第 2のデータ ノー ド N 2は接地電位にぁるので、 第 2の F L OT O X型 トラ ンジスタ T F 2のフローティ ングゲー トへは電子の注 入が生じず、 通常の中性状態にぁる。 これにょって、 デー タは第 1と第 2の F L T 0 X型トラ ンジスタ T 1 , T 2の フローティ ングゲー トに不揮発的に保持される。
電カが復帰したとき、 まずヮー ド線 WLを レべル にしかっビッ ト線対 B L, B Lを レべルにすること にょって、 第 1と第 2のデータノー ド N 1と N 2が " L " レべルにされる。 次に、 電源線 VD とプログラ ミ ング線 V p の両方を 1 5 Vに上昇させる。 第 1の F L T OX型トラ ンジスタ T F 1は、 そのフローティ ングゲー トが負に帯電 してぃるので非導通状態になる傾向にぁる。 他方、 第 2の F L TOX型トラ ンジスタ T F 2は、 そのフローティ ング ゲ一 トが中性状態にぁるので、 導通状態となる傾向にぁる。 したがって、 第 1のデータノー ド N 1は接地電位に留まり、 第 2のデータノー ド N 2はプログラ ミ ング電位に向けて帯 電する。 こぅ して、 電カ遮断前に第 1と第 2のデータノー ド N 1, 2に蓄ぇられてぃたデー夕と逆のデータが蓄ぇら れる θ そして電源電圧 VD が 5 Vに戻され、 第 1の F L O TOX型トランジス夕 T 1のフローティ ングゲー ト 4から プログラ ミ ングゲ一 ト 6へ電子が引抜かれ、 そのフローテ ィ ングゲー トは中性状態に戻る。 その後に、 プログラ ミ ン グ線 VP が接地電位に戻される。 これにょって、 不揮発性 S ROMセル 1 00は通常の読出し書込みが可能となる。 なぉ、 電カ復帰後に第 1と第 2のデータノー ド N 1 , N 2 に蓄ぇられた反転データは、 一度読出してィ ンバータを介 して再書込みすることにょって、 容易に元のデ一タに戻す ことができる。
第 14図の C AMセルは、 不揮発性 S RAMセル 1 00 に加ぇて 4っの n—MO S トランジスタ T 5—T 8からな る内容参照回路 200をさらに含んでぃる。 第 5の n—M O S トランジスタ T 5の第 1の導通端子はマッチ線 M Lに 接铳されてぉり、 ゲー トは第 1の ビヅ ト線 B Lに接続され てぃる。 第 6の n—MO S トランジスタ T 6の第 1の導通 端子は第 5の n—MO S トランジスタ T 5の第 2の導通端 子に接続され、 ゲー トは第 2のデータノー ド N 2に接銃さ れてぉり、 そして第 2の導通端子は接地線に接続されてぃ る。 対称的に、 第 7の n—MO S トラ ンジスタ T 7の第 1 の導通端子はマッチ線 M Lに接続され、 ゲー トは第 2のビ ッ ト線 B Lに接铳されてぃる。 第 8の n—MO S トランジ ス夕 T 8の第 1の導通端子は第 7の n—MO S トランジス タ T 7の第 2の導通端子に接続され、 ゲー トは第 1のデー 夕ノ一 ド N 1に接続されてぉり、 そして第 2の導通端子は 接地線に接続されてぃる。
以上のょぅに構成された C AMセルにぉぃて検索動作を 行なぅ場合、 まずビッ ト線対 B L, Tを "L" レべルに プリディ スチャージし、 第 5と第 7の n—MO S トラ ンジ スタ T 5, T 7を非導通状態にして、 その後にマッチ線 M Lをプリチャージする。 今、 仮に S RAMセル 1 00に記 憶されてぃるデータを "1 " とする。 すなゎち、 第 1のデ ー夕ノー ド N 1が レべルでぁって、 第 2のデータノ ー ド N 2が レべルでぁるとすれば、 第 6の n—MO S トランジスタ T 6は非導通状態でぁって、 第 8の n—M O S 卜ランジス夕 T 8は導通状態となってぃる。 そこで、 ビッ ト線対 B L， Tに "1 " の参照データ （すなゎち、 レべルの B L, "L" レべルの 1~L ) を与ぇれば、 第 5の n—MO S トランジスタ T 5が導通状態となって、 第 7の n—MO S トランジスタ T 7が非導通状態となる。 すなゎち、 第 6の n—MO S トランジスタ T 6と第 7の n (3 )
-MO S トランジスタ T 7が非導通状態でぁるので、 プリ チャージされたマッチ線 MLの電位が維持される。 これに ょって、 ビッ ト線対 B L， Tに与ぇられた参照デー夕が S RAMセル 1 00内に記億されたデータと一致してぃる ことがゎかる。
逆に、 ビッ ト線対 B L, FTに "0" の参照データ （す なゎち、 レべルの B L, "H， レべルの T)を与 ぇれば、 第 5の n—MO S トラ ンジスタ T 5が非導通状態 となり、 第 7の n—MO S トラ ンジスタ T 7が導通状態と なる。 すなゎち、 第 7と箄 8の n—MO S トランジスタ T 7, T 8の双方が導通状態となるので、 マッチ線 MLから 接地線へ電荷が引抜かれ、 マッチ線 MLは接地電位となる, これにょって、 ビッ ト線対 B L, に与ぇられた参照デ ー夕が S RAMセル 1 00内に記億されたデータと不一致 でぁったことがゎかる。
ところで、 第 14図の C AMセルにぉぃて、 ビッ ト線対
B L, B Lに内容参照データが与ぇられてぃるとき、 第 5 と第 7の n—MO S トランジスタ T 5, T 7のぃずれかー 方が必ず導通状態となってぃる。 したがって、 参照データ と記億されてぃるデータが一致した場合にぉぃても、 第 5 と第 6の n—MO S トランジス夕 T 5, T 6の間に形成さ れる寄生容量 1 2または第 7と第 8の n—MO S トランジ ス夕 T 7, T 8の間に形成される寄生容量 1 3のぃずれか へ、 プリチャージされたマッチ線 M Lの電荷のー部が流入 する。 したがって、 マッチ線 M Lの電位が低下し、 内容参 照のェラ一を生じるぉそれがぁる。
第 1 6図は本発明のさらにもぅ 1っの実施例を示す回路 図でぁる。 第 1 6図の C AMセルは第 14図の C AMセル に類似してぃるが、 第 5の n—MO S トランジスタ T 1 5 aのゲー トが第 2のデータノー ド N 2に接続されてぉり、 第 6の n—MO S トラ ンジス夕 T 6のゲー トが第 1のビッ ト線 B Lに接続されてぃる。 また対称的に、 第 7の n—M O S トランジスタ T 7 aのゲー トが第 1のデータノー ド N 1に接铳されてぉり、 第 8の n—MO S トランジスタ T 8 aのゲー トが第 2のビッ 卜線 B Lに接铳されてぃる。 第 1 6図の CAMセルにぉぃてデー夕 "1 " が記憶されてぃる 場合 （すなゎち、 レべルのデー夕ノー ド N 1 , "L レべルのデータノー ド N 2) 、 第 7の n—MO S トランジ スタ T 7 aが導通状態となってぃるので、 マッチ線 MLを プリチャージする間に寄生容量 1 3も同時にプリチャージ されることになる。 したがって、 ビッ ト線対 B L , B に 与ぇられた参照データが S RAMセル 1 00内に記憶され たデー夕と一致してぃたときにマヅチ線 M Lからさ らに寄 生容量 1 3へ電荷が流入することはなぃ。 すなゎち、 デー タが一致したときにマッチ線 M Lの電位の部分的な低下が 生じ 、 内容参照の誤動作が防止される。
第 1 7図は本発明のさらにもぅ 1っ実施例を示す回路図 でぁる。 第 1 7図の C AMセルは第 14図の C AMセルと 類似してぃるが、 S R A Mセル 1 00内の第 1と第 2の ト ラ ンスファゲ一 ト T l' , T 2 ' が p—MO S トラ ンジス タで構成されてぃる。 また、 第 5なぃし第 8の MO S トラ ンジスタ T 5' - T 8 ' も ρチャ ンネル型でぁる。 第 17 図の C AMセルにぉぃて、 トラ ンスファゲー ト T l ' , T 2' を活性化するためにはヮー ド線 WLを " L" レべルに すればょぃことが理解されょぅ。 ま 、 内容参照動作をさ せる場合、 マッチ線 M Lは接地電位にプリディ スチャージ され、 第 6と第 8の MO S トラ ンジスタ T 6' ， T 8 ' の 第 2の導通端子は電源電圧 Vc c に接铳されてぃる。 した がって、 第 17図の C AMセルも第 14図の C AMセルと 同様に動作し得ることが理解されょぅ。
第 18図は本発明のさ らにもぅ 1っの実施例を示す回路 図でぁる。 第 18図の C AMセルは第 16図の CAMセル に類似してぃるが、 第 1と第 2の トランスファゲー ト T 1 ' , T 2' が p—MO S トランジスタで構成されてぉり、 第 5なぃし第 8の MO S トランジスタ T 5' — T8' も p チャ ンネル型でぁる。 第 18図の CAMセルも第 1 6図の C AMセルと同様に動作させ得ることが理解されょぅ。
ところで、 S RAMセル 1 00内の 1対の トランスファ ゲー トが πチャ ンネル型の MO S トランジスタで構成され てぃる場合、 それらの トランジスタのバックゲー ト効果を 考慮すれば、 読出し後のビッ ト線 B L , I 間に大きな電 位差を得るためには、 読出し開始前にビッ ト線対 B L, B Lを電源電位 "H" レべルにプリチャージしてぉく ことが 望ま しぃ。 逆に、 1対の トランスファゲー トが pチャ ンネ ル型の MO S トラ ンジスタで構成されてぃる場合、 読出し 後にビッ ト線対 B L, の間に大きな電位差を得るため には、 読出し開始前にビッ ト線対 B L， B Lがプリディ ス チャ一ジされてぃることが望ま しぃ。 一方、 内容参照回路 200内にぉぃてビッ ト線対 B L, I にょって導通状態 が制御される 1対の M 0 S トランジスタが nチャ ンネル型 とのき、 内容参照開始前にはビッ ト線対 B L, ΐが接地 電位にプリ ディ スチャージされてぃなければならなぃ。 な ぜならば、 内容参照開始前にプリチャージされたマッチ線 M Lの電位を維持しなければならなぃからでぁる。 逆に、 ビッ ト線対 B L, B Lにょって導通状態が制御されるこれ ら 1対の MO S トラ ンジスタが ρチャ ンネル型でぁる場合、 内容参照開始前にはビッ ト線対 B L, を "H レべル にプリチャージしなければならなぃ。 なぜならば、 内容参 照開始前にプリディ スチャージされたマッチ線 MLの電位 を維持しなければならなぃからでぁる。
すなゎち、 S RAMセル 1 00内の 1対の トラ ンスファ ゲー トの MO S トランジスタと内容参照回路 200内にぉ ぃてビッ ト線対 B L, S にぉぃて導通状態が制御される 1対の M 0 S トランジスタとがどちらも nチャ ンネル型で ぁる場合、 データの読出し時にはビッ ト線対をプリチャー ジしなければならず、 内容参照動作時にはビッ ト線対をプ リディ スチャージしなければならなぃ。 逆に、 S R A Mセ ノレ 1 00内の 1対の トランスファゲー トの MO S トランジ スタと内容参照回路 200内にぉぃてビッ ト線対 B L , B Lにょって導通状態が制御される 1対の MO S トランジス タとがぃずれも pチャ ンネル型でぁる場合、 データ読出し 時にはビッ ト線対 B L, がプリディ スチャージされ、 内容参照動作時にはプリチャージされなければならなぃ。 第 1 9図は本発明のさらにもぅ 1っの実施例を示す回路 図でぁる。 第 1 9図の C AMセルは第 18図の C AMセル に類似してぃるが、 S RAMセル 1 00内の 1対の トラン スファゲー ト T l, T 2が nチャ ンネル型の MO S トラン ジスタで構成されてぃる。 一方、 内容参照回路内の 4っの MO S トランジスタは pチャンネル型でぁる。 したがって、 この内容参照メモリセルにぉぃて、 データを読出すときは ビヅ ト線対 B L, I がプリチャージされ、 内容参照時に ぉぃてもビッ ト線対 B L , S はプリチャ一ジされる。 す なゎち、 動作モー ドの変化に応じてビッ ト線対 B L, Β のプリチャージとプリディ スチャージを切換ぇる必要がな く 、 消費電カの削'减ぉょび動作速度の改善をもたらすこと ができる。
第 20図は本発明のさらにもぅ 1っの実施例を示す回路 図でぁる。 第 20図の CAMセルは第 1 9図の C AMセル と類似してぃるが、 第 5と第 7の MO S トランジスタ T 5 b , T 7 bが nチャ ンネル型でぁる。 そのことに伴って、 第 5の MO S トランジスタ T 5 bのゲー トは第 1のデータ ノー ド N 1に接铳され、 第 7の MO S 卜ラ ンジスタ T 7 b のゲー トは第 2のデー夕ノー ド N 2に接铳されてぃる。 第 20図の C AMセルも第 1 9図の C AMセルと同様に動作 することが理解されょぅ。
第 2 1図は本発明のさらにもぅ 1っの実施例を示す回路 図でぁる。 第 2 1図の C AMセルは第 1 6図の C AMセル と類似してぃるが、 S RAMセル 1 00内の 1対の トラ ン スフ ァゲー ト T 1 ' ， T 2 ' が pチャ ンネル型の MO S ト ランジス夕で構成されてぃる。 第 2 1図の C AMセルも第 1 6図の C AMセルと同様に動作させ得ることが理解され ょぅ。
第 22図は本発明のさらにもぅ 1っの実施例を示す回路 図でぁる。 第 22図の C AMセルにぉぃては、 第 5と第 7 の MO S トランジス夕 T 5 b' , T 7 b ' が pチャ ンネル 型でぁる。 それに伴って、 第 5の MO S トランジスタ T 5 b ' のゲー トが第 1のデータノー ド N 1に接铳され、 第 7 の MO S トラ ンジスタ T 7 b' のゲー トが第 2のデー夕ノ ー ド N 2に接銃されてぃる。 第 22図の C AMセルも第 2 1図の C AMセルと同様に動作させ得ることが理解されょ ラ 0
第 23図は本発明のさらにもぅ 1っの実施例を示す回路 図でぁる。 第 23図の C A Mセルにぉぃては、 内容参照回 路 200がゎずか 3っの MO S トランジスタで構成されて ぃる。 すなゎち、 第 5の n—MO S トランジス夕 T 5 cの 第 1の導通端子とゲー トが共通してマッチ線 MLに接銃さ れてぉり、 その第 2の導適端子は第 6と第 7の n—MO S トラ ンジスタ T 6 c , T 7 cの第 1の導通端子へ共通に接 続されてぃる。 第 6の n—MO S トラ ンジスタ T 6 cのゲ ー トは第 1のデータノー ド N 1に接铳されてぉり、 第 2の 導通端子は第 1のビヅ ト線 B Lに接続されてぃる。 第 7の n—MO S トラ ンジスタ T 7 cのゲー トは第 2のデータノ ー ド N 2に接続されてぉり、 第 2の導通端子は第 2のビッ ト線 S Lに接続されてぃる。
この C AMセルにぉぃて 1対の トラ ンスファゲー ト T 1, T 2は n MO S トランジス夕で構成されてぃるので、 デー タの読出し開始前にビッ ト線対 B L, ¥ をプリチャージ することが望ま しぃ。 ー方、 内容参照時にぉぃて、 今仮に u 1 " のデータ （ "Η' レべルのノー ド N l， "L* レべ ルのノ一 ド Ν 2 ) が蓄ぇられてぃるとすれば、 第 6の η— MO S トラ ンジスタ T 6 cが導通状態にぁり、 第 7の n— MO S トランジスタ T 7 cが非導通状態にぁる。 したがっ て、 内容参照開始前にぉぃて、 ビッ ト線対 B L, I は読 出し開始前と同様にプリチャージすればょぃ。 すなゎち、 ビヅ ト線対 B L， I を動作モー ドに応じてプリチャージ とプリディ スチャージを切換ぇる必要がなぃ。 したがって、 消費電カの削減と動作速度の改善を図ることができる。
内容参照時にぉぃてビッ ト線対 B L, B Lがプリチャー ジされた後に、 マッチ線 M Lをプリチャージする。 今仮に ビッ ト線対 B L, B Lへ "1 " の参照データ （ レべ ルの B L, レべルの B L) を与ぇれば、 第 6の n—
MO S トランジスタ T 6 cは導通状態にぁるが、 第 1のビ ヅ ト線 B Lが " H， レべルにぁるので、 マッチ線 M Lのプ リチャージされた電位が保持される。 これにょって、 内容 参照データと記憶されてぃたデータがー致してぃることが ゎ^、る。
—方、 参照デ一タ "0" を与ぇれば、 第 1のビッ ト線 B Lカ、' " L " レべルになるので、 マッチ線 M Lから第 5と第 6の n—MO S 卜ランジスタ T 5 c , T 6 cを介して第 1 のビッ ト線 B Lへ電荷が引抜かれる。 これにょって、 マッ チ線 MLの電位が低下し、 内容参照デー夕が記憶されてぃ るデータと不ー致でぁったことがゎかる。
第 24図は本発明のさらにもぅ 1っの実施例を示す回路 図でぁる。 第 24図の C AMセルは第 23図の C AMセル と類似してぃるが、 1対の トラ ンスファゲー ト T 1 ' , T 2 ' が p—MO S トランジスタで構成されてぉり、 さらに 内容参照回路内の 3っの MO S トランジスタ T 5 c ' ， T 6 c ' , T 7 c ' が pチャ ンネル型でぁる。 このメモリセ ルにぉぃては、 読出し時にビッ ト線対 B L， B Lをプリデ ィ スチャージしてヮー ド線 WLを レべルにすればょ ぃ。 また、 内容参照開始前には、 ビッ ト線対 B L, I を プリディ スチャージしてマッチ線 MLを レべルにす ればょぃことが理解されょぅ。 すなゎち、 第 24図のメモ リセルにぉぃても、 動作モー ドに応じてビッ ト線対 B L , B Lのプリチャージとプリディ スチャージを切換ぇる必要 がなぃ。
第 25図は本発明のさらにもぅ 1っの実施例を示す回路 図でぁる。 第 25図の C AMセルは第 23図の C AMセル と類似してぃるが、 内容参照回路 200内の 3っの MO S トランジスタ T 5 c ' , T 6 c ' , T 7 c ' のみが pチャ ンネル型でぁる。 このメモリセルにぉぃては、 読出し開始 前にはビッ ト線対 B L, Tをプリチャージすることが望 ま しぃが、 内容参照開始前にはビッ ト線対 B L, をプ リディ スチャ一ジしなければならなぃことが理解されょぅ , したがって、 第 25図の C AMセルにぉぃては、 動作モー ドに応じてビッ ト線対 B L， B Lのプリチャージとプリデ ィ スチャージを切換ぇねばならず、 第 23図の C AMセル と比べて消費電カと動作速度の観点にぉぃて若干不利でぁ る0
第 26図は本発明のさらにもぅ 1っの実施例を示す回路 図でぁる。 第 26図の C AMセルは第 23図の CAMセル と類似してぃるが、 第 6と第 7の MO S トランジスタ T 6 d ' , T 7 d ' が ρチャンネル型でぁる。 このことに伴っ て、 第 6の MO S トランジスタ Τ 6 d' の第 2の導通端子 は第 2のビッ ト線 B Lに接铳されてぉり、 第 7の MO S ト ランジスタ T 7 d' の第 2の導通端子が第 1のビッ ト線 B Lに接続されてぃる。 この C AMセルにぉぃては、 デー夕 の読出し前にはビッ ト線対 B L , B Lをプリチャージする ことが望ま しく 、 内容参照開始前にはビッ ト線対 B L， B Eをプリチャージしなければならなぃことが理解されょぅ すなゎち、 第 26図の C AMセルにぉぃては、 第 23図の C A Mセルにぉけると同様に、 動作モー ドに応じてビッ ト 線対 B L , I のプリチャ一ジとプリ ディ スチャ一ジを切 換ぇる必要がなぃ。 ° 第 27図は本発明のさらにもぅ 1っの実施例を示す回路 図でぁる。 第 27図の C A Mセルは第 24図の C A Mセル と類似してぃるが、 第 6と第 7の MO S トランジスタ T 6 d , T 7 dが nチャ ンネル型でぁる。 そのことに伴って、 第 6の MO S トラ ンジスタ T 6 dの第 2の導通端子は第 2 のビッ ト線 B Lに接銃されてぉり、 第 7の MO S トランジ ス夕 T 7 dの第 2の導通端子は第 1のビッ ト線 B Lに接铳 されてぃる。 この C AMセルにぉぃては、 データの読出し 前にはビッ ト線対 B L, I をプリディ スチャージするこ とが望ま しく、 内容参照開始前にはビッ ト線対 B L, T をプリディ スチャージしなければならなぃことが理解され ょぅ。 すなゎち、 この C AMセルにぉぃても、 第 24図の C A Mセルにぉけると同様に、 動作モー ドに応じてビッ ト 線対 B L, B Lのプリチャージとプリ ディ スチャージを切 換ぇる必要がなぃ。
以上の実施例にぉぃて示された C AMセルにぉぃて、 書 込みの際のビッ ト線電圧を可変にしたり、 書込み時間を可 変にすることにょってメモリセルごとの重みづけを行なぅ ことができ、 それにょって暧昧さを許す連想システムに適 したメモリセルにすることが可能でぁる。
以下、 本発明のさらにもぅ一っの実施例にょる C A Mシ ステムを説明する。 なぉ、 以下の実施例にぉぃては、 C A Mセルァレィの全体的な構成は第 3 7図に示される従来例 と同様でぁってょぃ θ そして、 この実施例の特徵は、 第 3 7図にぉける一致 Ζ不ー致検出回路 Μで行なってぃた一致 Ζ不一致検出を、 第 2 8図に示すょぅに電流電圧変換回路 2 0と電圧センス回路 3 0とで行なぅょぅにしたことでぁ Ο
第 2 8図にぉぃて、 電流電圧変換回路 2 0は、 マッチ線 M Lを介して不ー致ビヅ ト C A Mセル C Cの接地電位に流 れ込む電流 I 1を電圧値に変換するための回路でぁる。 な ぉ、 このょぅな電流電圧変換回路 2 0としては従来から周 知の種々の回路構成を採用することができるが、 参考のた めに 3っの回路構成例を第 2 9図 （a ) , ( b ) ぉょび ( c ) に示してぉく。 ー方、 電圧センス回路 3 0は、 電流 電圧変換回路 2 0の出カ電圧 V 1を所定のしきぃ値電圧で 比較する回路でぁる。 すなゎち、 電圧センス回路 3 0の出 カ電圧 V 2は、 電流電圧変換回路 2 0の出カ電圧 V 1が当 該所定のしきぃ値電圧ょりも高ぃか低ぃかで レべル と レべルとに反転する。 このょぅな電圧センス回路 30としては、 たとぇば第 30図に示されるょぅに、 CM 0 Sィンバータが用ぃられる。 その他、 上記のょぅな比較 機能を有するものでぁれば他の回路構成を採用してもょぃ。
次に、 第 28図に示す実施例の動作を説明する。 なぉ、 この実施例では、 各 C AMセル C Cへの情報の書込み動作 ぉょび各 C A Mセル C Cにぉける記憶情報とビッ ト線 B L， S を介して ぇられる参照情報との比較動作は第 37図 ぉょび第 38図に示す従来例と同様でぁる。 すなゎち、 こ の実施例では、 第 37図に示されるー致 不一致検出回路 Mで行なゎれてぃたー致 不一致の検出動作 （すなゎち、 1っの行全体として見た場合に記億情報と参照情報とがマ ヅチングがとれてぃるか否かの検出動作） が異なってぃる。 したがって、 以下にはその一致 Z不一致の検出動作にっぃ て説明する。
第 3 1図は、 第 28図に示す電流電庄変換回路 20の電 流対電圧変換特性、 ぉょび電圧センス回路 30の入出カ特 性を示す波形図でぁる。 なぉ、 第 31図 （a ) ぉょび （d) が電流電圧変換回路 20の電流対電圧変換特性を示してぉ り、 第 3 1図 （b) , (c ) ぉょび （ e) が電圧センス回 路 30の入出カ特性を示してぃる。 まず、 1っの C AMセ ル C Cが不一致の際にマッチ線 MLから引抜く電流の値を i とする。 第 3 1図 （a) ぉょび （b) では、 電圧センス 回路 30にぉけるしきぃ値電圧 V s に対応する電流電圧変 換回路 20での電流値 i sが、 2 i く i s く 3 i のょぅに 設定されてぃる。 この場合、 電圧センス回路 3 0は、 同一 行にぉける不ー致ビッ トが 2 ビッ トぁっても全体として一 致してぃるとみなすことができる。 第 3 2図に示すょぅに、 不ー致ビッ トが 1 ビッ トのときは点線， 2 ビッ トのときは —点鑌線， 3 ビッ トのときはニ点鎖線， 4 ビッ トのときは 三点鎮線で表ゎされる。
ところで、 電圧センス回路 3 0を第 3 0図に示すょぅな C M O Sィ ンバータで構成した場合、 そのしきぃ値電圧は、 ィ ンバータを構成する pチャネル型 M O S トラ ンジスタぉ ょび nチャネル型 M O S トランジスタの駆動能カの比率で 決定される。 したがって、 これらの トランジスタのサィズ を変更することにょり電圧センス回路 3 0にぉけるしきぃ 値電圧を変ぇることができる。 たとぇば、 第 3 1図 （ c ) に示すょぅに電圧センス回路 3 0のしきぃ値電圧を V s ' に変更すると、 電流電圧変換回路 2 0にぉける対応の電流 値は i s ' となる。 そして、 この電流値 i s ' は 4 i < i s ' < 5 i の範囲にぁるので、 この場合、 同ー行にぉける 不一致ビッ トの数が 4 ビッ トまでは全体と して一致してぃ るとみなすことができる。
ー方、 電流電圧変換回路 2 0を構成する トランジスタの サィズを変更して電流電圧変換回路 2 0の電流電圧変換特 性を変ぇることにょり、 冗長度を変更することも可能でぁ る。 たとぇば、 第 3 1図 （ d ) の実線で示されるょぅに電 流電圧変換回路 2 0の電流電圧変換特性を設定した場合は、 第 3 1図 （ e ) に示される電圧センス回路 3 0のしきぃ値 電圧 V s に対応する電流値は第 3 1図 （ d ) にぉける電流 値 i s " となる。 そして、 この電流値 i s " は、 5 i < i s ' く 6 i の範囲にぁるので、 この場合は同一行にぉける 不一致ビッ トが 5 ビッ ト以下でぁれば全体と して一致して ぃるとみなすことができる。
したがって、 上記のごとく 、 電流電圧変換回路 2 0の電 流電圧変換特性ぉょび電圧センス回路 3 0のしきぃ値電圧 のぃずれか一方または両方を変更することにょり、 冗長度 の変更が可能でぁる。 但し、 上記実施例では、 電流電圧変 換回路 2 0の電流電圧変換特性ゃ電圧センス回路 3 0のし きぃ値電圧が製造ェ程でばらっく ことが多ぃので、 m i < i s < ( m + 1 ) iで定義される電流値 i s にぉぃて、 m の値が大きく なると、 電流値 i s の設定が困難になるとぃ ぅ問題点を含んでぃる。
そこで、 第 3 3図に示すょぅに、 ダミ ー電流回路 4 0と 第 2の電流電圧変換回路 2 0 ' とからなる参照電圧回路を さ らに加ぇ、 電圧センス回路 3 0をたとぇば第 3 4図に示 されるょぅな差動型センスァンプ 3 0 ' と して構成するこ とで、 マヅチング判定の分解能を高めることができる。 な ぉ、 ダミ ー電流回路 4 0の電流値を外部信号にょり設定す る方式をとれば、 マッチング判定の限界となる不一致ピッ ト数を外部からコン トロールできることになる。
なぉ、 第 3 3図にぉぃて第 2の電流電圧変換回路 2 0 ' は第 1の電流電圧変換回路 2 0と トラ ンジスタの寸法を同 —にするだけでなく、 レィァゥ トパターンも同ーにするこ とが、 製造ェ程上のばらっきを相殺する上で好ま しぃ。 ま た、 ダミ ー電流回路 4 0と第 2の電流電圧変換回路 2 0 ' とで構成される参照電圧発生回路は、 全行共通または複数 行共通で構成することが回路構成の簡素化を図る点で好ま しぃ。
なぉ、 以上説明した C A Mシステムの実施例では、 マッ チ線 M Lの電流電圧変換回路 2 0ぉょび電圧センス回路 3 0の トランジスタサィズなどを変更してマッチング判定の 限界となる不一致ビッ ト数すなゎち冗長度を可変にするょ ぅにしてぃたが、 各 C A Mセル C C内で比較を行なぅ トラ ンジスタ T r l , T r 2 , T r 3 , T r 4 (第 3 8図参照） を各 C A Mセルごとにそのサィズを変更することで、 ビッ トごとの重み付けを行なぅ ことができる。 また、 情報参照 時のビッ ト線電圧をセルごとに変化させても、 トランジス タ T r 3 , T r 4のォン抵抗が変化し、 マッチ線 M Lの引 抜き電流が変化するので、 ビッ トごとの重み付けを行なぅ ことができる。
産業上の利用可能性
本発明にょれば、 電カが遮断されても記億データを保持 しかっ記億されてぃるデータを直接ビッ ト線対から読出す ことができる C A Mセルを提供することができる。 さ らに、 本発明にょる C A Mセルは低消費電カかっ高速で動作する ことができる。
また、 本発明にょれば、 C A Mシステムはマッチ線を介 して不ー致ビッ トのセルに流れ込む電流値を電圧値に変換 してその大小に基づぃて同一行にぉける参照情報との一致， 不ー致を判定するので、 同一行にぉける不一致ビッ トがぃ くっかぁってもその数が所定個数以下でぁれば全体と して— —致してぃるとみなすことができる。 その結果、 C A Mシ ステムをたとぇば連想システムのょぅに冗長度を有するシ ステムにも活用することができ、 その適用範囲を従来に比 べて各段に拡げることができる。

Claims

請求の範囲
1 . ビッ ト線対の第 1のビッ ト線に接铳された第 1の導 通端子， ヮー ド線に接続された制御端子， ぉょび第 2の導 通端子を有する第 1の铯縁ゲー ト型電界効果トラ ンジスタ と、
前記ビッ ト線対の第 2のビヅ ト線に接続された第 1の導 通端子， ヮー ド線に接続された制御端子， ぉょび第 2の導 通端子を有する第 2の絶縁ゲー ト型電界効杲トラ ンジスタ 前記第 1のビッ ト線に接铳された第 1の導通端子， 前記 第 2の絶縁ゲー ト型電界効果トランジスタの前記第 2の導 通端子に接続された制御端子， ぉょび第 2の導通端子を有 する第 1の不揮発性メモリ トランジスタと、
前記第 2のビッ ト線に接続された第 1の導通端子、 前記 第 1の絶縁ゲー ト型電界効果トラ ンジスタの前記第 2の導 通端子に接続された制御端子， ぉょび第 2の導通端子を有 する第 2の不揮発性メモリ トランジスタと、
前記第 1と第 2の不揮発性メモリ トラ ンジスタのそれぞ れの前記第 2の導通端子へ共通に接続された第 1の導通端 子， ぉょびマッチ線へ共通に接続された制御端子と第 2の 導通端子を有する第 3の絶緣ゲー ト型電界効果トランジス 夕を含むことを特徵とする内容参照メモリセル。
2 . ビッ ト線対の第 1のビッ ト線に接続された第 1の導 通端子， ヮー ド線に接铳された制御端子， ぉょび第 2の導 通端子を有する第 1の絶縁ゲー ト型電界効果 トラ ンジス夕 前記ビッ ト線対の第 2のビッ ト線に接続された第 1の導 通端子， 前記ヮー ド線に接続された制御端子， ぉょび第 2 の導通端子を有する第 2の絶縁ゲー ト型電界効果トラ ンジ ス夕と、
前記第 1の絶縁ゲー ト型電界効果トラ ンジスタの前記第 2の導通端子に接続された第 1の導通端子， 前記第 2の絶 縁ゲー ト型電界効果トラ ンジスタの前記第 2の導通端子に 接続された制御端子， ぉょび第 2の導通端子を有する第 1 の不揮発性メモリ トランジスタと、
前記第 2の絶縁ゲー 型電界効果トラ ンジスタの前記第 2の導通端子に接銃された第 1の導通端子， 前記第 1の絶 縁ゲー ト型電界効果トランジスタの前記第 2の導通端子に 接続された制御端子， ぉょび第 2の導通端子を有する第 2 の不揮発性メモリ トランジスタと、
前記第 1 と第 2の不揮発性メモリ トランジスタのそれぞ れの前記第 2の導通端子へ共通に接続された第 1の導通端 子， ぉょびマッチ線へ共通に接続された制御端子と第 2の 導通端子を有する第 3の絶縁ゲー ト型電界効果トラ ンジス タを含むことを特徵とする内容参照メモリセル。
3 . ビッ ト線対の第 1のビッ ト線に接続された第 1の導 通端子， ヮー ド線対の第 1のヮー ド線に接続された制御端 子， ぉょび第 2の導通端子を有する第 1の絶緣ゲー ト型電 界効杲トランジスタと、
前記第 1のヮー ド線に接銃された第 1の導通端子， 前記 第 1のビッ ト線に接続された制御端子， ぉょび第 2の導通 端子を有する第 2の絶縁ゲー ト型電界効果トランジスタと、 前記ビッ ト線対の第 2のビッ ト線に接続された第 1の導 通端子， 前記ヮー ド線対の第 2のヮ一 ド線に接続された制 御端子， ぉょび第 2の導通端子を有する第 3の絶縁ゲー ト 型電界効果トランジスタと、
前記第 2のヮー ド線に接続された第 1の導通端子， 前記 第 2のビッ ト線に接铳された制御端子， ぉょび第 2の導通 端子を有する第 4の絶縁ゲー ト型電界効果トランジスタと、 前記第 1 と第 2の絶緣ゲー ト型電界効果トランジスタの それぞれの前記第 2の導通端子へ共通に接続された第 1の 導通端子， 前記第 3と第 4の絶縁ゲー ト型電界効果トラ ン ジスタのそれぞれの前記第 2の導通端子へ共通に接続され た制御端子， ぉょび第 2の導通端子を有する第 1の不揮発 性メモリ トランジスタと、
前記第 3と第 4の絶緣ゲー ト型電界効果トランジスタの それぞれの前記第 2の導通端子へ共通に接銃された第 1の 導通端子， 前記第 1 と第 2の絶縁ゲー ト型電界効果トラ ン ジスタのそれぞれの前記第 2の導通端子へ共通に接続され た制御端子， ぉょび第 2の導通端子を有する第 2の不揮発 性メモリ トラ ンジスタと、
前記第 1 と第 2の不揮発性メモリ トランジスタのそれぞ れの前記第 2の導通端子へ共通に接続された第 1の導通端 子， ぉょび前記ヮー ド線対に並行な第 1のマッチ線へ共通 に接続された制御端子と第 2の導通端子を有する第 5の絶 縁ゲー ト型電界効果トランジスタと、
前記第 1 と第 2の不揮発性メモリ トラ ンジスタのそれぞ れの前記第 2の導通端子へ共通に接続された第 1の導通端 子， ぉょび前記ビッ ト線対に並行な第 2のマッチ線へ共通 に接铳された制御端子と第 2の導通端子を有する第 6の絶 縁ゲー ト型電界効果トラ ンジスタを含むことを特徵とする 內容参照メモリセル。
4 . ビッ ト線対の第 1のビッ ト線に接続された第 1の導 通端子， 第 1のデータノー ドに接続された第 2の導通端子， ぉょびヮー ド線に接続された制御端子を有する第 1の絶縁 ゲー ト型電界効果トランジスタと、
前記ビッ ト線対の第 2のビッ ト線に接銃された第 1の導 通端子， 第 2のデータノ一 ドに接続された第 2の導通端子， ぉょび前記ヮー ド線に接続された制御端子を有する第 2の 絶縁ゲー ト型電界効果トランジスタと、
前記第 1のデータノー ドに接練された第 1の導通端子， 電源線に接銃された第 2の導通端子， ぉょびプログラ ミ ン グ線に接銃された制御端子を有する第 1の不揮発性メモリ トラ ンジスタと、
前記第 2のデータノー ドに接続された第 1の導通端子， 前記電源線に接続された第 2の導通端子， ぉょび前記プロ グラ ミ ング線に接続された制御端子を有する第 2の不揮発 性メモリ トランジスタと、 前記第 1のデータノー ドに接 続された第 1の導通端子， 接地線に接続された第 2の導通 端子， ぉょび前記第 2のデー夕ノー ドに接続された制御端 子を有する第 3の絶緣ゲー ト型電界効果トラ ンジスタと、 前記第 2のデータノー ドに接続された第 1の導通端子， 前記接地線に接続された第 2の導通端子， ぉょび前記第 1 のデータノー ドに接続された制御端子を有する第 4の絶緣 ゲー ト型電界効果トランジスタと、
マッチ線と一定電位との間で直列に接銃された第 5ぉょ び第 6の絶縁ゲー ト型電界効果トランジスタを備ぇ、 前記 第 5の絶縁ゲー ト型電界効果トラ ンジス夕は前記第 1のビ ッ ト線に接続された制御端子を有し、 かっ前記第 6の絶緣 ゲー ト型電界効果トランジスタは前記第 2のデー夕ノー ド に接統された制御端子を有し、 さらに、
前記マッチ線と前記一定電位との間で直列に接続された 第 7ぉょび第 8の絶縁ゲー ト型電界効果トランジスタを備 ぇ、 前記第 7の絶縁ゲー ト型電界効果トランジスタは、 前 記第 2のビッ ト線に接続された制御端子を有し、 かっ前記 第 8の絶縁ゲー ト型電界効果トラ ンジスタは前記第 1のデ ータノー ドに接続された制御端子を有してぃることを特徵 とする内容参照メモリセル。
5 . ビッ ト線対の第 1のビッ ト線に接铳された第 1の導 通端子， 第 1のデータノー ドに接続された第 2の導通端子， ぉょびヮー ド線に接続された制御端子を有する第 1の絶縁 ゲー ト型電界効果 トランジスタと、
前記ビッ ト線対の第 2のビッ ト線に接続された第 1の導 通端子， 第 2のデータノー ドに接続された第 2の導通端子， ぉょび前記ヮー ド線に接続された制御端子を有する第 2の 絶縁ゲー ト型電界効果トランジスタと、
前記第 1のデータノー ドに接铳された第 1の導通端子， 電源線に接続された第 2の導通端子， ぉょびプログラ ミ ン グ線に接銃された制御端子を有する第 1の不揮発性メモリ トラ ンジスタと、
前記第 2のデ一タノー ドに接銃された第 1の導通端子， 前記電源線に接続された第 2の導通端子， ぉょび前記プロ グラ ミ ング線に接銃された制御端子を有する第 2の不撺発 性メモリ トラ ンジスタと、
前記第 1のデータノー ドに接銃された第 1の導通端子， 接地線に接続された第 2の導通端子， ぉょび前記第 2のデ ータノー ドに接続された制御端子を有する第 3の絶縁ゲー ト型電界効果トラ ンジスタと、
前記第 2のデータノー ドに接続された第 1の導通端子， 前記接地線に接続された第 2の導通端子， ぉょび前記第 1 のデータノー ドに接銃された制御端子を有する第 4の絶縁 ゲー ト型電界効果トランジスタと、
マッチ線へ共通に接続された第 1の導通端子と制御端子， ぉょび第 2の導通端子を有する第 5の絶縁ゲー ト型電界効 果トランジスタと、
第 1 と第 2の導通端子， ぉょび前記第 1のデータノー ド に接続された制御端子を有する第 6の絶縁ゲー ト型電界効 果トランジスタと、
第 1 と第 2の導通端子， ぉょび前記第 2のデー夕ノー ド に接統された制御端子を有する第 7の絶縁ゲー ト型電界効 果トラ ンジスタを備ぇ、
前記第 6と第 7の絶縁ゲ一 ト型電界効果トラ ンジスタの それぞれの前記第 1の導通端子は前記第 5の絶縁ゲー ト型 電界効果トランジスタの前記第 2の導通端子へ共通に接続 されてぉり、 前記第 6と第 7の絶縁ゲー ト型電界効果トラ ンジスタのそれぞれの前記第 2の導通端子は前記ビッ ト線 対のぅちの互ぃに異なるビッ ト線に接続されてぃることを 特徵とする内容参照メモリセル。
6 . 行方向ぉょび列方向に沿ってマ ト リ クス状に配置さ れた複数の内容参照用セルと、
同ー行に配置された前記内容参照用セルにそれぞれ共通 接続される複数のヮー ド線と、
同ー行に配置された前記内容参照用セルにそれぞれ共通 接続される複数のマッチ線と、
同ー列に K置された前記内容参照用セルにそれぞれ共通 接続される複数のビッ ト線とを備ぇてぉり、
前記各内容参照用セルは、
対応の前記ヮー ド線ぉょび前記ビッ ト線に接続され、 情報の伝達を制御するゲー ト手段と、
前記ゲー ト手段を介して与ぇられる情報を記憶保持す るメモリセルと、
前記メモリセルに記憶されてぃる情報と対応の前記ビ ッ ト線を介して与ぇられる参照情報とを比較し、 その比較 結果に基づぃて基準電位源と対応の前記マッチ線との接続， 遮断を制御する比較手段とを含んでぉり、 さらに
前記各マッチ線ごとに設けられ、 対応のマッチ線に属す る前記各メモリセルの記億情報と前記参照情報との一致， 不ー致を検出する複数のー致ノ不ー致検出手段を備ぇる内 容参照メモリにぉぃて、
前記各ー致/不ー致検出手段は、
前記マッチ線を介して前記基準電位源に流れる電流値 を電圧値に変換する電流 Z電圧変換手段と、
前記電流 Z電圧変換手段の出カ電圧を所定のしきぃ値 でレべル比較する電圧センス手段とを含むことを特徵とす る、 内容参照メ モリ システム。
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