WO1990002451A1 - Schaltungsnordnung zur ausschliessenden oder-verknüpfung zweier signale - Google Patents

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WO1990002451A1
WO1990002451A1 PCT/DE1989/000470 DE8900470W WO9002451A1 WO 1990002451 A1 WO1990002451 A1 WO 1990002451A1 DE 8900470 W DE8900470 W DE 8900470W WO 9002451 A1 WO9002451 A1 WO 9002451A1
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input
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current
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transistor
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PCT/DE1989/000470
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Inventor
Lothar Schmidt
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Ant Nachrichtentechnik Gmbh
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
    • H03K19/086—Emitter coupled logic
    • H03K19/0866—Stacked emitter coupled logic
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • H03K19/21—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical
    • H03K19/212—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical using bipolar transistors

Definitions

  • the invention relates to a circuit arrangement for
  • V BB1 or V BB2 internal reference voltage sources
  • FIG. 1 An improved circuit arrangement for the exclusive OR combination of two signals is shown in FIG. 1. This arrangement is in emitter-emitter-coupled logic
  • a first input stage for the input signal U E1 consists of the input transistors EF 1 and EF 2 in
  • Input signal U E2 consists of the two input signals
  • Input transistors EF 3 and EF 4 each in
  • Emitter circuit each of which is followed by an emitter feeder EF 7 or EF 8 by means of a diode D 1 or D 2 .
  • the input stages serve both for level adjustment and for decoupling the actual EXOR gate from the
  • the transistors of the input stages are each with their collectors to ground and via their emitter resistors R 2 , R 3 and R 4 to the negative pole
  • a series shift requires a level shift between the two input signals of the actual EXOR gate. This is done by the diode pair D 1 , D 2 and the emitter follower pair EF 7 and EF 8
  • the current switches mentioned with the transistors T 1 to T 6 serve to logically link the two input signals.
  • T 5 and T 6 is emitter-coupled and via a current source
  • Transistor pairs consist of transistors T 1 , T 2 or T 3 and T 4 .
  • the two base inputs of the first pair T 1 , T 2 are driven by the emitter outputs of the first input stage EF 1 and EF 2 , while the base inputs of the second pair T 3 and T 4 are inversely related to the
  • the four collector outputs of the two top power switch pairs are in pairs
  • Differential output signal is removable at these load resistors R 1 .
  • Differential output signal is removable at these load resistors R 1 .
  • Decoupling of the actual EXOR gate from the output is provided by a downstream buffer stage, which in the example consists of two pairs of emitter foils EF 9 , EF 11 ; EF 10 , EF 12 with the
  • Transistors T 8 , T 9 the common emitter of which
  • Control voltage U ref controllable current source from the Series connection of a transistor T 10 and a resistor R 7 is connected to the negative pole of the operating voltage source, and the two collector outputs of which are connected to external load resistors 2 ⁇ R 8 to ground potential.
  • the logic combination of the input signals takes place in the transistors T 1 to T 4 .
  • Transistors will have different run times in different signal paths. This creates between those to be linked
  • Input signals can be determined by an additional phase angle ⁇ between the input signals
  • the EXOR gate behaves with the
  • Circuits can be integrated monolytically.
  • the waveform of the output signal can therefore become asymmetrical and depends on which signal level is controlled directly and which is delayed.
  • the EXOR output voltage may change its level whenever only one of the two input voltages changes.
  • Section 1 defined transit time difference ⁇ t L between the different signal paths leads to a
  • the slope of the output signal can also depend on the current switching level at which the switchover takes place.
  • the two EXOR inputs Due to the circuit asymmetry, the two EXOR inputs have different input impedances. As a result, the input signal sources are loaded to different extents. Moreover,
  • the invention was therefore based on the object
  • the invention was based on the basic idea of constructing the EXOR gate mentioned at the outset in a completely symmetrical manner. Specifically, the input stages of the EXOR gate according to the invention are designed so that both input signals both on an upper and with
  • Inputs have the same input impedance.
  • the upper stage of the EXOR gate, in which the logic operation takes place is carried out twice. The double execution of the linkage levels will enables that with each level change on a
  • EXOR input always switches both an upper and a lower current switch level. This means that the same switching and signal propagation times are achieved, regardless of the input at which a level change takes place.
  • FIG. 2 contains the complete circuit diagram for an exemplary embodiment of the EXOR gate according to the invention.
  • FIG. 1 parts of FIG. 1 which remain the same are retained.
  • the upper input stage for the first input signal u E1 is also provided behind the input transistors EF 1 and EF 2 with subsequent emitter followers EF 5 and EF 6 , which are coupled via diodes D 1 and D 2 .
  • the emitter resistances are the same for the input transistors with R 2 and for the emitter followers with R 3, respectively.
  • This design means that the input stages are symmetrical and therefore offer the same input impedances.
  • a second gate of identical construction is provided for the actual EXOR gate, the two outputs being connected in parallel. The control of this second current switch group takes place in the same way as that of the first group, in that the lower pair of current switches T 25 and T 26 of the second EXOR gate are now additionally provided by the two outputs of the additionally provided
  • Emitter followers of the upper input stage EF 5 or EF 6 can be controlled.
  • the base inputs of the two upper current switch pairs T 21 , T 22 and T 23 , T 24 of the second EXOR gate of the Emitter outputs of the input transistors EF 3 and EF 4 of the lower input stage are controlled.
  • Load resistors R 1 are the same for both logic levels, and the supplying current sources are corresponding
  • the structure and function of the output buffer corresponds to that
  • Section 1.1 gives an output voltage that is ideally DC-free and whose duty cycle is 1: 1.
  • Input signals through an additional phase angle can be used when using the double EXOR gate as
  • the rising and the falling edge have the same edge steepness here, because with each switching operation both a lower and an upper current switch level are switched, i. H. the RC time constants and the transistor switching times of both signal paths influence both edges of the output signal in the same way.
  • Output signal jitter The edge steepness of the output signal is always the same for the completely symmetrical EXOR input, regardless of which EXOR input there is a level change. However, it is somewhat lower than that of the standard EXOR.
  • the gate according to the invention thus proves itself in all of the above. typical EXOR applications as advantageous over the EXOR gate according to FIG. 1.
  • Edge steepness can be compensated for at the output of the logic stage by an additional steepening stage.
  • the EXOR gate according to the invention can be low
  • FIG. 3 which in principle shows the circuit arrangement according to FIG. 2, supplemented by a few further components.
  • the circuit arrangement for increasing the linearity range of the current switches in the upper level that is, the transistors T 11 to T 14 and T 21 to T 24, is expanded by two predistorter stages.
  • Power switch level of the power switch groups these are the Transistors T 15 , T 16 , and T 25 , T 26 , negative feedback resistors R 6 inserted to increase the linearity range.
  • This measure is also introduced in the case of the predistorters, namely with the negative feedback resistors R 5 in the transistors T 17 ' T 18 of the first predistortion stage and the transistors T 27 , T 28 of the second predistortion stage.
  • the emitters of the two power switch pairs of the predistortion stages are each connected via this negative feedback resistors R 5 to the current sources consisting of TS 1 and their emitter resistors R. 8
  • Predistortion stage are connected.
  • the driving signals for the pre-distortion stage are just like that

Abstract

Schaltungsanordnung zur ausschließenden Oder-Verknüpfung zweier Signale, insbesondere in E2CL-Technik in verbesserter Ausführung, wobei durch hochsymmetrischen Aufbau sowohl der Eingangsstufen als auch des eigentlichen EXOR-Gatters Vorteile der gleichen Eingangsimpedanz für beide Eingänge und gleiche Schalt- und Signallaufzeiten erreicht werden.

Description

Beschreibung
Schaltungsanordnung zur ausschließenden Oder-Verknüpfung zweier Signale
Die Erfindung betrifft eine Schaltungsanordnung zur
ausschließenden Oder-Verknüpfung zweier Signale gemäß
Oberbegriff des Patentanspruches 1.
Durch die US PS 4,408,134 ist ein EXOR-Gatter in
ECL-Technik bekannt geworden, bei dem die beiden Eingänge A und B mit den Basisanschlüssen von jeweils einem
Stromschaltertransistor von übereinander angeordneten
StromschaIterpaaren verbunden sind (21,24 u. 25;
Figur 2). Die Basen der jeweils anderen
Stromschaltertransistoren (22,23 u. 26) sind mit den
internen Referenzspannungsquellen (VBB1 bzw. VBB2)
verbunden. Die Kollektorströme der Transistoren 21 u. 23 fließen durch den gemeinsamen Lastwiderstand 28, an dem ein
Spannungssignal abfällt, welches die
ausschließende Oder-Verknüpfung der an den Eingängen A u. B anliegenden Signale darstellt. Dieses Ausgangssignal gelangt über den Emitterfolger 27 an den Ausgangsknoten 17 des
EXOR-Gatters.
Eine verbesserte Schaltungsanordnung zur ausschließenden Oder-Verknüpfung zweier Signale ist in Figur 1 dargestellt. Diese Anordnung ist in Emitter-Emitter-Coupled-Logic
(E2 CL)-Technik ausgeführt. Aber auch diese verbesserte
Anordnung weist noch einige Nachteile auf. Um diese
Nachteile im folgenden verdeutlichen zu können, wird kurz auf die Aufgabe der einzelnen Funktionsblöcke eingegangen
Eine erste Eingangsstufe für das Eingangssignal UE1 besteht aus den Eingangstransistoren EF1 und EF2 in
Emitter-Schaltung. Eine zweite Eingangsstufe für das
Eingangssignal UE2 besteht aus den beiden
Eingangstransistoren EF3 und EF4 jeweils in
Emitter-Schaltung, denen jeweils mittels einer Diode D1 bzw. D2 ein EmitterfoIger EF7 bzw. EF8 nachgeschaltet sind. Die Eingangsstufen dienen sowohl der Pegelanpassung als auch der Entkopplung des eigentlichen EXOR-Gatters von der
ansteuernden Schaltung. Die Transistoren der Eingangsstufen sind jeweils mit ihren Kollektoren an Masse und über ihre Emitterwiderstände R2, R3 und R4 an den Minuspol einer
Betriebsspannungsquelle UB angeschaltet. Das eigentliche EXOR-Gatter besteht aus Stromschaltern, die übereinander angeordnet sind (Series Gating). Durch diese serielle
Hintereinanderschaltung ist eine Pegelverschiebung zwischen den beiden Eingangssignalen des eigentlichen EXOR-Gatters notwendig. Dies wird durch das Diodenpaar D1, D2 und das Emitterfolgerpaar EF7 bzw. EF8
erreicht. Die Potentialdifferenz zwischen den beiden internen Signalebenen beträgt somit im Beispiel
2 × Basisemitterspannung.
Zur logischen Verknüpfungen der beiden Eingangssignale dienen die genannten Stromschalter mit den Transistoren T1 bis T6. Das untere Stromschalterpaar mit den Transistoren
T5 und T6 ist emittergekoppelt und über eine Stromquelle
I0 mit dem Minuspol der Betriebsspannungsquelle UB
verbunden. Seine Basiseingänge werden von den Ausgängen der EmitterfoIger EF7 bzw. EF8 angesteuert. An den beiden Kollektorausgängen i5 und i6 sind nun jeweils ein oberes Paar von weiteren Stromschaltern angeschaltet. Das erste Paar dieser jeweils ebenfalls emittergekoppelten
Transistorpaare besteht aus den Transistoren T1 , T2 bzw. T3 und T4. Die beiden Basiseingänge des ersten Paares T1, T2 werden von den Emitterausgängen der ersten Eingangsstufe EF1 bzw. EF2 angesteuert, während die Basiseingänge des zweiten Paares T3 und T4 invers dazu von den
Emitterausgängen derselben genannten Eingangsstufe
angesteuert werden. Die vier Kollektorausgänge der beiden oberen Stromschalterpaare sind paarweise
parallelgeschaltet, i1 mit i3 und i2 mit i4, und jeweils über Lastwiderstände R1 mit Massepotential (Pluspotential) der Betriebsspannungsquelle UB verbunden. Das
Differenzausgangssignal ist an diesen Lastwiderständen R1 abnehmbar. Zur Regeneration der Signalpegel sowie zur
Entkopplung des eigentlichen EXOR-Gatters vom Ausgang dient eine nachgeschaltete Bufferstufe, die im Beispiel aus zwei EmitterfoIgerpaaren EF9, EF11; EF10, EF12 mit den
Emitterwiderständen R5, R6; R5, R6 mit dem Minuspol der
Betriebsspannungsquelle verbunden sind, und einem
Stromschalter mit den ebenfalls emittergekoppelten
Transistoren T8, T9, deren gemeinsamer Emitter über eine
Steuerspannung Uref steuerbare Stromquelle aus der Reihenschaltung eines Transistors T10 und ein Widerstand R7 mit dem Minuspol der Betriebsspannungsquelle verbunden ist, und dessen beiden Kollektorausgänge mit externen Lastwiderständen 2 × R8 mit Massepotential verbunden sind, besteht.
Wechselt an einem Eingang des EXOR-Gatters der
Signalpegel, während der Pegel am anderen Eingang konstant bleibt, so ändert sich die Spannung am Ausgang des
EXOR-Gatters. Werden beide Eingangspegel gleichzeitig umgeschaltet, so wird bei einer idealen EXOR-Verknüpfung das Ausgangssignll nicht beeinflußt. Weil jedoch während des Umschaltens die Differenzspannung an den
Stromschaltereingängen beider Signalebenen kurzzeitig den Wert 0 Volt annimmt, fließt der Strom I0 in diesem Moment zu gleichen Teilen durch die beiden Lastwiderstände R1. Hierdurch vermindert sich der Betrag der
EXOR-Ausgangsspannung, bevor sich wieder der ursprüngliche positive oder negative Maximalwert der Ausgangsspannung einstellt. Im ungünstigsten Fall bricht die
Differenzausgangsspannung auf 0 Volt zusammen.
Die Nachteile des EXOR-Gatters zeigen sich bei folgenden verschiedenen Anwendungen.
1. Frequenzabhängige Laufzeitdifferenz zwischen den
Signalebenen.
Die logische Verknüpfung der Eingangssignalen findet in den Transistoren T1 bis T4 statt. Der Signalfluß dorthin erfolgt auf 2 unterschiedlichen Wegen. Während das eine Eingangssignal über den EmitterfoIger EF1 an die Basen von T1 und T4 bzw. über EF2 an die Basen von T2 und T3 gelangt, fließt das andere Eingangssignal über EF3/D1/EF7 und T5 zu. den Emittern von T1/T2 bzw. über EF4/D2/EF8 und T6 zu den Emittern von T3/T4.
Aufgrund der endlichen Schaltgeschwindigkeit der
Transistoren wird die Laufzeit in den verschiedenen Signalwegen unterschiedlich. Dadurch entsteht zwischen den zu verknüpfenden
Signalen eine Laufzeitdifferenz tL, die sich bei den unterschiedlichen Anwendungsmöglichkeiten des
EXOR-Gatters wie folgt auswirkt:
1.1 Zur Fr equenzve rdoppe lung werden an die beiden
Eingänge des EXOR-Gatters periodische Signale gelegt, die lediglich eine geeignete Phasendifferenz
aufwei sen, z. B. :
uE1 = U1 . sinωt uE2 = U1 . sin|ωt - ɸⅠ .
Die durch die unterschiedlichen Signalwege im
EXOR-Gatter entstehende Laufzeitdifferenz der
Eingangssignale läßt sich durch einen zusätzlichen Phasenwinkel ξ zwischen den Eingangssignalen
beschreiben, wenn man das EXOR-Gatter im Bezug auf Laufzeitunterschiede als ideal betrachten möchte. Da die Laufzeitdifferenz indes auch eine Funktion der Kreisfrequenz ist, gilt ξ = f(ω).
Das EXOR-Gatter verhält sich bei der
Frequenzverdoppelung dann ideal, wenn gilt
ɸ - ξ (ω) = (2n-1) . π/2
Nur in diesem Fall ist das Ausgangssignal des
EXOR-Gatters gleichspannungsfrei, so daß das
gewünschte Tastverhältnis von 1:1 auftritt. Zur optimalen Funktion des Gatters als Frequenzverdoppler ist also eine von der Betriebsfrequenz abhängige Einstellung des Phasenwinkels ɸ zwischen den
Eingangssignalen erforderlich. Dies ist insbesondere dann aber kaum möglich, wenn die ansteuernden
Schaltungen monolytisch mit integriert werden.
1.2 Differenzieren und Gleichrichten.
Beim Differenzieren und Gleichrichten wird eine beliebige Bitfolge direkt auf den einen EXOR-Eingang und die gleiche Bitfolge verzögert auf den anderen EXOR-Eingang gelegt. Der Ausgangsignalpegel ändert sich dadurch bei jeder Flanke des Eingangssignals, wodurch eine Taktrückgewinnung aus der Bitfolge möglich ist. Bei dieser Anwendung weist das beschriebene EXOR-Gatter folgende Nachteile auf. Die ansteigende und die
abfallende Flanke des Ausgangssignals haben
unterschiedliche Flankensteilheiten, da die Signalwege zu oberen und zur unteren Stromschalterebene
unterschiedliches Tiefpaßverhalten aufweisen. Die
Kurvenform des Ausgangssignals kann also unsymmetrisch werden und hängt davon ab, welche Signalebene direkt und welche verzögert angesteuert wird.
1.3 Anwendung als Phasendetektor
Steuert man das EXOR-Gatter wie unter 1.1 an, so ist die Ausgangsgleichspannung ein Maß für die
Phasenverschiebung zwischen den beiden
Eingangstakt Signalen:
uA - = UA,0 · cos. ɸ- ξ(ω)∣.
Die maximale Empfindlichkeit die uA-/dɸ tritt für ɸ = π/2 + ξ (ω) auf. Dieser Symmetriepunkt der Funktion u A- = f(ω) ist wegen der frequenzabhängigen
Differenzlaufzeit ebenfalls frequenzabhängig.
1.4 Logische Verknüpfung von Bitfolgen.
Legt man an die beiden EXOR-Eingänge beliebige
Bitfolgen, so darf die EXOR-Ausgangsspannung ihren Pegel jeweils dann ändern, wenn sich nur eine der beiden Eingangsspannungen ändert. Die bereits im
Abschnitt 1 definierte Laufzeitdifferenz ΔtL zwischen den verschiedenen Signalwegen führt zu einem
entsprechenden Jitter des Ausgangssignals, der wegen der Frequenzabhängigkeit nicht breitbandig
kompensierbar ist. Wie in Abschnitt 1.2 besprochen, kann darüberhinaus die Flankensteilheit des AusgangssignaIs davon abhängig sein, in welcher Stromschalteebene die Umschaltung erfolgt.
2. Eingangsimpedanz
Aufgrund der Schaltungsunsymmetrie haben die beiden EXOR-Eingänge unterschiedliche Eingangs-Impedanzen. Dadurch bedingt werden die Eingangs-Signalquellen unterschiedlich stark belastet. Außerdem
unterscheiden sich die Reflektionsfaktoren der beiden Eingänge.
Der Erfindung lag deshalb die Aufgabe zugrunde, eine
Schaltungsanordnung der eingangs genannten Art anzugeben, die in der Lage ist die geschilderten Nachteile zu
eliminieren. Der Aufwand hierzu soll nicht allzu hoch sein.
Die Lösung dieser Aufgabe erfolgt durch die Merkmale des Patentanspruches 1.
Das erfindungsgemäße ausschließende Oder-Gatter weist die Vorteile auf, daß beide Ei ngangs stufen dieselben
Eingangsimpedanzen haben, daß gleiche Schalt- und
Signallaufzeiten auftreten.
Der Erfindung lag die grundlegende Idee zugrunde, das eingangs genannte EXOR-Gatter vollkommen symmetrisch aufzubauen. Im einzelnen werden dabei die Eingangsstufen des erfindungsgemäßen EXOR-Gatters so ausgelegt, daß beide Eingangssignale sowohl auf eine obere als auch mit
verschobenen Pegeln auf eine untere Stromschalterebene gelegt werden; dadurch wird gewährleistet, daß beide
Eingänge dieselbe Eingangsimpedanz aufweisen. Zum anderen wird die obere Stufe des EXOR-Gatters, in der die logische Verknüpfung erfolgt, zweifach ausgeführt. Durch die doppelte Ausführung der Verknüpfungsstufen wird es ermöglicht, daß bei jedem Pegelwechsel an einem
EXOR-Eingang immer sowohl eine obere als auch eine untere St romscha lterebene umgeschaltet wird. Dadurch werden gleiche Schalt- und Signallaufzeiten erreicht, unabhängig davon, an welchem Eingang ein Pegelwechsel erfolgt.
Die Unteransprüche stellen vorteilhafte Ausgestaltungen der Erfindung dar.
Es erfolgt nun die Beschreibung anhand der Figur 2, welche das vollständige Schaltbild für ein Ausführungsbeispiel des erfindungsgemäßen EXOR-Gatters beinhaltet.
Erkennbar sind die Bestandteile des EXOR-Gatters gemäß
Figur 1, wobei alle Bezeichnungen, auch für die
darüberhinaus gleichgebliebenden Teile der Figur 1, beibehalten sind.
Erfindungsgemäß ist auch die obere Eingangsstufe für das erste Eingangssignal uE1 hinter den Eingangstransistoren EF1 und EF2 mit nachfolgenden Emitterfolgern EF5 und EF6 versehen, welche über Dioden D1 und D2 angekoppelt sind. Die Emitterwiderstände sind für die Eingangstransistoren mit R2 bzw. für die Emitterfolger mit R3 jeweils gleich. Durch diesen Aufbau sind die Eingangsstufen symmetrisch und bieten damit gleiche Eingangsimpedanzen. Zu dem eigentlichen EXOR-Gatter ist ein zweites gleichartig aufgebautes Gatter vorgesehen, wobei die beiden Ausgänge parallel geschaltet sind. Die Ansteuerung dieser zweiten Stromschaltergruppe erfolgt in der gleichen Weise wie die der ersten Gruppe, indem nunmehr zusätzlich das untere Stromschalterpaar T25 und T26 des zweiten EXOR-Gatters von den beiden Ausgängen der zusätzlich vorgesehenen
Emitterfolger der oberen Eingangsstufe EF5 bzw. EF6 angesteuert werden. In entsprechender Weise werden die Basiseingänge der beiden oberen Stromschalterpaare T21, T22 bzw. T23, T24 des zweiten EXOR-Gatters von den Emitter-Ausgängen der Eingangstransistoren EF3 bzw. EF4 der unteren Eingangsstufe angesteuert.
Gemäß dem Realisierungsbeispiel nach Figur 2 sind die
Lastwiderstände R1 für beide Verknüpfungsstufen dieselben, und die speisenden Stromquellen sind in entsprechender
Weise jeweils für den halben Strom i0/2 ausgelegt.
Der Ausgangsbuffer entspricht in Aufbau und Funktion dem
Ausgangsbuffer des EXOR-Gatters nach Figur 1.
Die Vorteile des erfindungsgemäßen EXOR-Gatters im
EinzeInen:
1. Einsatz des EXOR-Gatters als Frequenzverdoppler.
Beim Einsatz des EXOR-Gatters als Frequenzverdoppler
(Eingangsspannungen uE1 und uE2 laut Definition in
Abschnitt 1.1) erhält man eine Ausgangsspannung, die im Idealfall gleichspannungsfrei ist und deren Tastverhältnis 1 : 1 ist.
Berücksichtigt man den durch die unterschiedlichen
Signalwege zu den oberen und unteren Stromschalterebenen hervorgerufenen Laufzeitunterschied zwischen den
Eingangssignalen durch einen zusätzlichen Phasenwinkel so läßt sich beim Einsatz des Doppel-EXOR-Gatter als
Frequenzverdoppler für die Ausgangsgleichspannung uA= folgender Zusammenhang herleiten (vgl. Diplomarbeit L.
Schmidt): uA= =UA,0 · cos ɸ cos∣ ξ (ω)∣ (2)
Für ɸ= (2n-1) . π/2 (n=0, ±1,±2. .) wird das
Ausgangssignal gleichspannungsfrei unabhängig von der
Kreisfrequenz !
2. Differenzieren und Gleichrichten
Bei Verwendung des EXOR-Gatters zum Differenzieren und Gleichrichten einer beliebigen Bitfolge entfallen die oben beschriebenen Nachteile des EXOR-Gatters.
Die ansteigende und die abfallende Flanke besitzen hier die gleiche Flankensteilheit, weil bei jedem Schaltvorgang sowohl eine untere als auch eine obere Stromschalterebene umgeschaltet werden, d. h. die RC-Zeitkonstanten sowie die Transistorschaltzeiten beider Signalwege beeinflussen in gleicher Weise beide Flanken des Ausgangssignals.
Hieraus folgt auch, daß das Ausgangssignal gleiche
Flankensteilheiten besitzt und daß die Kurvenform des Ausgangssignals unabhängig davon ist, welcher der beiden Doppel-EXOR-Eingänge direkt und welcher verzögert
angesteuert wird.
3. Anwendung des EXOR-Gatters als Phasendetektor
Steuert man das EXOR-Gatter so mit einem periodischen Signal an, daß zwischen den sonst gleichen
EXOR-Eingangsspannungen lediglich eine Phasenverschiebung besteht, so ergibt sich für den Gleichspannungsanteil uA= des Ausgangssignals der in Gleichung (2) angegebenen Wert. Die maximale Empfindlichkeit duA=/ d ɸ, die bei ∇= π / 2 auftritt, ist zwar um den Faktor cos∣ (ω)
Figure imgf000012_0001
∣ geringer als beim Standard-EXOR-Gatter jedoch im Gegensatz zu diesem frequenzunabhängig. Somit ist auch der Symmetri epunkt der Funktion uA==f (ɸ) frequenzunabhängig.
4. Logische Verknüpfung von Bitfolgen
Da beim EXOR-Gatter immer sowohl eine obere als auch eine untere Stromschalterebene umschaltet, unabhängig davon welcher der beiden Eingangs-Spannungspegel wechselt, ist die Signallaufzeit zwischen dem Empfang und dem Ausgang konstant.
Die frequenzabhängige Laufzeitdifferenz zwischen den
Signalen an den oberen und den unteren Stromschalterebenen der Verknüpfungsstufen führt hier also nicht zu einem
Jitter des Ausgangssignals. Die Flankensteilheit des Ausgangssignals ist beim völlig symmetrischen EXOR-Eingang immer gleich, unabhängig davon, an welchem EXOR-Eingang ein Pegelwechsel erfolgt. Sie ist allerdings etwas geringer als beim Standard-EXOR.
Das erfindungsgemäße Gatter erweist sich also bei allen o.g. typischen EXOR-Anwendungen als vorteilhaft gegenüber dem EXOR-Gatter nach Figur 1.
Der Mehraufwand an, Schaltelementen stellt bei der
monolithischen Integration demgegenüber keinen
wesentlichen Nachteil der.
Die im vorigen Abschnitt 4. erwähnte etwas geringere
Flankensteilheit kann am Ausgang der Verknüpfungsstufe durch eine zusätzliche Versteilerungsstufe ausgeglichen werden.
5. Anwendung des EXOR-Gatters als Multiplizierer
Das erfindungsgemäße EXOR-Gatter läßt sich mit geringen
Änderungen vorteilhaft auch als analoger Multiplizierer verwenden. Diese Änderungen sind in Figur 3 dargestellt, welche im Prinzip die Schaltungsanordnung nach Figur 2 zeigt, ergänzt um einige weitere Bauteile.
Wenn zwei Ergänzungen des Schaltungskonzepts nach Figur 2 vorgenommen werden, liegt mit der Schaltung ein analoger
Multiplizierer mit großem Dynamikbereich der
Eingangsspannungen vor. Diese beiden Ergänzungen sind foIgende:
Zum einen wird die Schaltungsanordnung zur Erhöhung des linearitätsbereichs der Stromschalter in der oberen Ebene, das sind die Transistoren T11 bis T14 sowie T21 bis T24 um zwei Vorverzerrerstufen erweitert.
Zum andern werden in die beiden Stromschalter der unteren
Stromschalterebene der Stromschaltergruppen, das sind die Transistoren T15, T16, und T25, T26, Gegenkopplungswiderstände R6 zur Erhöhung des Linearitätsbereichs eingefügt. Diese Maßnahme wird auch bei den Vorverzerrern eingeführt, nämlich mit den Gegenkopplungswiderständen R5 bei den Transistoren T17' T18 der ersten Vorverzerrerstufe und den Transistoren T27, T28 der zweiten Vorverzerrerstufe. Die Emitter der beiden Stromschalterpaare der Vorverzerrerstufen sind jeweils über diese Gegenkopplungswiderstände R5 mit den Stromquellen, bestehend aus TS1 und deren Emitterwiderstände R8 verbunden. Die Kollektoren der genannten
Stromschaltertransistören sind über die Diodenpaare D11, D12 bzw. D21, D22 und die Pegelverschiebungswiderstände R7 mit dem Pluspol, Masse, der Betriebsspannungsquelle verbunden. An den Verbindungspunkten zwischen den Dioden und ihren Kollektoren werden die zur Ansteuerung der oberen Stromschalterebene benötigten Signale abgegriffen, wobei also die Basen der Transistorpaare der oberen
Stromschalterebene jeweils kreuzweise miteinander und mit dem zugehörigen Kollektor der entsprechenden
Vorverzerrerstufe verbunden sind. Die ansteuernden Signale für die Vorverzer rerstufen werden ebenso wie die
ansteuernden Signale der unteren Stromscha lterebene hinter den Emitterfolgerpaaren EF5 und EF6 bzw. EF7, EF8
abgenommen. Die Abgriffe hinter den Emitterfolgerpaaren EF1, EF2 sowie EF3, EF4, die beim Doppel-EXOR-Gatter gemäß Figur 2 zur Ansteuerung der oberen Stromschalter
erforderlich sind, entfallen hier.
Die Vorteile des D oppel-EXOR-Gatters gelten im selben Maße auch für den Multiplizierer.
Die gegenüber bekannten Multipliziererkonzepten erhöhte Zahl der benötigten Transistoren stellt bei der monolithischen Integration keinen wesentlichen Nachteil dar.

Claims

Patentansprüche
1. Schaltungsanordnung zur ausschließenden
Oder-Verknüpfung zweier Signale, mit einer Gruppe von übereinander angeordneten, von einer mit dem einen Pol der Betriebsspannungsquelle verbundenen Stromquelle I0
gespeisten Stromschaltern, mit von der
Betriebsspannungsquelle gespeisten Transistoreingangsstufe in Emitterschaltung jeweils für beide Eingänge der
Eingangssignale zur Pegelanpassung und Entkopplung, wobei die eine Eingangsstufe zur Verschiebung des Pegels
zwischen den beiden Eingangssignalen zusätzlich ein über ein Diodenpaar gekoppeltes EmitterfoIgerpaar aufweist, deren Ausgänge das untere Transistor-Stromschalterpaar an seinen beiden Basiseingängen symmetrisch ansteuert und wobei die andere Eingangsstufe die beiden oberen in die Ausgänge der unteren Stromschalter seriell geschalteten Transistor-Stromschalterpaare jeweils symmetrisch an ihren beiden Basiseingängen ansteuert, wobei die ungleich angesteuerten Kollektoren der oberen Stromschalter
paarweise zusammengeschaltet sind, über gleiche
Lastwiderstände mit dem anderen Pol der
Betriebsspannungsquelle verbunden sind und das
Differenzausgangssignal abgeben, dadurch gekennzeichnet, daß eine zweite gleiche Stromschaltergruppe (T21, T22;
T23, T24; T25, T26) vorgesehen ist, deren beiden Ausgänge ( i21, i23; i22, i24) Parallel zu den beiden Ausgängen (i11' i13; i12, i14) der ersten Gruppe (T11, T12; T13, T14; T15, T16) geschaltet sind,
daß auch die andere Eingangsstufe zusätzlich ein über ein weiteres Diodenpaar ( D1, D2) gekoppeltes Emitterfolgerpaar (EF5, EF6) aufweist, deren beide Ausgänge jeweils mit einem der beiden Basiseingänge des unteren
Transistorpaares (T25, T26) der zweiten
Stromschaltergruppe verbunden sind, und daß die beiden Emitter der Eingangstransistoren (EF3, EF4) der einen Eingangsstufe symmetrisch jeweils mit den beiden Basiseingängen der beiden oberen Transistorpaare (T21, T24; T22, T23) der zweiten Stromschaltergruppe verbunden sind.
2. Schaltungsanordnung nach Anspruch 1,
dadurch gekennzeichnet,
daß die Eingangstransistoren ( EF1, EF2; EF3, EF4) der Eingangsstufen jeweils gleiche Emitterwiderstände (R2) aufweisen.
3. Schaltungsanordnung nach Anspruch 1 oder 2,
dadurch gekennzeichnet,
daß die Emitterfolgertransistören (EF5, EF6; EF7, EF8) der Eingangsstufen jeweils gleiche Emitterwiderstände (R3) aufweisen.
4. Schaltungsanordnung nach Anspruch 1, 2 oder 3,
dadurch gekennzeichnet,
daß die beiden Stromschaltergruppen jeweils von einer
Stromquelle der halben Stromstärke (I0/2) gespeist sind und
daß die beiden Ausgänge der beiden Stromschaltergruppen jeweils einen gemeinsamen Lastwiderstand (R1) aufweisen.
5. Schaltungsanordnung nach einem der vorhergehenden
Ansprüche, dadurch gekennzeichnet,
daß zwei Vorverzerrerstufen (T17, T18; T27, T28) vorgesehen sind, die zwischen den Eingangsstufen (EF1, EF5, EF2, EF6; EF3, EF7, EF4, EF8) und den beiden Stromschaltergruppen
(T11, T12, T13, T14; T21, T22, T23, T24) eingefügt sind, und daß emitterseitig bei den Transistoren der beiden
Vorverzerrer (T17, T18; T27, T28) un d bei den unteren
Transistoren (T15, T16; T25, T26) der Stromschaltergruppen jeweils Gegenkopplungswiderstände (R5; R6) eingefügt sind.
6. Schaltungsanordnung nach Anspruch 5, dadurch
gekennzeichnet,
daß die Basen der Eingangstransistoren der
Eingangsstufen jeweils über einen Widerstand (R4) mit dem einen Pol (Masse) der Betriebsspannung verbunden sind.
7. Scha ltungsanordnung nach einem der Ansprüche 5 oder 6, dadurch gekennzeichnet,
daß die Ankopplung der ersten und zweiten Vorverzerrerstufe (T17, T18; T27, T28) sowie die unteren Transistorpaare
(T25, T26; T15, T16) der zweiten und ersten
Stromschaltergruppe jeweils mit den Emittern des
Ausgangsemitterfolgers (EF5, EF6; EF7, EF8) der ersten bzw. zweiten Eingangsstufe verbunden sind.
8. Schaltungsanordnung nach einem der Ansprüche 5 bis 7, dadurch gekennzeichnet,
daß die Transistorpaare der Vorverzerrerstufen jeweils über
Entkopplungsdioden
(D11, D12; D21, D22) und Jeweils paarweise über einen gemeinsamen Kollektorwiderstand (R7; R7) mit dem einen Pol
(Masse) der Betriebsspannung verbunden sind.
9. Scha ltungsanordnung nach einem der Ansprüche 5 b is 8, dadurch gekennzeichnet, daß die beiden Vorverzer rerstufen jeweils durch eine Stromquelle (TS1, R8) gespeist werden.
10. Scha ltungsanordnung nach einem der Ansprüche 5 bis 9, dadurch gekennzeichnet, daß die Kopplung der oberen
Transistoren der beiden Stromschaltergruppen mit den
Vorverzerrern derart erfolgt, daß die Basen der oberen
Transistorpaare jeweils kreuzweise zusammengefaßt
(T11, T14; T12, T13; T21, T24; T22 und T23) zusammengefaßt und mit den Kollektoren der Transistorschalter (T 17; T18;
T27; T28) der Transistorschalter der Vorverzer rerstufen verbunden sind.
11. Schaltungsanordnung nach einem der vorhergehenden
Ansprüche, gekennzeichnet durch Ausführung in E2-CL-Technik,
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