WO1990016069A1 - Semiconductor memory device - Google Patents

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WO1990016069A1
WO1990016069A1 PCT/JP1990/000755 JP9000755W WO9016069A1 WO 1990016069 A1 WO1990016069 A1 WO 1990016069A1 JP 9000755 W JP9000755 W JP 9000755W WO 9016069 A1 WO9016069 A1 WO 9016069A1
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WO
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bit line
dummy
memory cell
cell
potential
Prior art date
Application number
PCT/JP1990/000755
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English (en)
French (fr)
Inventor
Hiroshi Iwahashi
Hiroto Nakai
Kazuhisa Kanazawa
Isao Sato
Original Assignee
Kabushiki Kaisha Toshiba
Toshiba Micro-Electronics Corporation
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Publication date
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Application filed by Kabushiki Kaisha Toshiba, Toshiba Micro-Electronics Corporation filed Critical Kabushiki Kaisha Toshiba
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Priority to EP90908645A priority patent/EP0477369B1/en
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    • G11C—STATIC STORES
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    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
    • G11C29/842—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability by introducing a delay in a signal path
    • G—PHYSICS
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    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
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    • G11C16/02—Erasable programmable read-only memories electrically programmable
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    • G—PHYSICS
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    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/14—Dummy cell management; Sense reference voltage generators

Definitions

  • the present invention relates to a semiconductor memory device.
  • a conventional semiconductor memory device having a higher data reading speed will be described with reference to FIG. It has two memory cell arrays of the same configuration and operates a pair of cells at the same time to read data.
  • the floating gate type MOSFET is used as a memory cell in a matrix.
  • Two memory cells are used as one set, such as 15TT11, T12 and TT12.
  • S is connected to the lead lines WL 1, WL 2,..., WL m, and the drain of the memory cells in each column is the bit line BL 1, ⁇ 20 BL 2, ' Bit lines BBL l, BBL 2,
  • the column decoder 4 selects a bit line by selectively driving the column gate transistors CGI, CG2,..., CGn and the column gate transistors CCG1, CCG2,. .
  • Transistors Q2 and Q4 charge these bit lines BL and BBL, respectively, and transistors Q3 and Q6 connect the bit lines BL and BBL to make them equal potentials (hereinafter Each of them operates when the pulse signal 0 is logic "1".
  • Transistors Q1 and Q5 are either bit lines BL or bit lines charged by transistors Q2 and Q4.
  • the battery is charged by supplying a predetermined current so as to compensate for the potential of BB L so as not to decrease due to a leak current or the like.
  • the transistors Q7, Q8, Q9, and Q10 are for suppressing the rise of the drain voltage of the memory cell so that the voltage does not exceed a certain level, thereby improving the reliability of the memory cell.
  • the sense amplifier 10 detects data stored in the memory cell by comparing changes in the potentials of the bit line BL and the bit line BBL given as voltages V IN1 and VIN 2, respectively. Output to an external device.
  • the sense amplifier 10 reads data written in a memory cell. The operation will be described.
  • Data is stored in the memory cell depending on whether or not electrons are injected into the floating gate. Those with injected electrons in the floating gate maintain the off state even if a logic "1" level signal is applied to the gate, and those without the injection are turned on. Then, one set of memory cells is in an opposite state that, for example, if electrons are injected into the floating gate of one memory cell T 11, no electrons are injected into the other memory cell TT 11. They are in a good relationship.
  • the row line 5 brings the line WL1 to a predetermined potential
  • the column decoder 4 brings the column gate transistor CG1 and the column gate transistor CCG1 into conduction, and a set of, for example, the memory cell T11 And TT 11 are selected.
  • the data stored in the memory cells T 11 and TT 11 selected in this manner is read by the sense amplifier 10. This reading operation is accelerated by performing the following operation, and will be described with reference to FIG.
  • the equalizing signal ⁇ of level "1" is applied to the gates of the precharging transistors Q2 and Q4 and the equalizing transistors Q3 and Q6 to conduct, and the bit lines BL and BBL are turned on. Precharged and equalized You. As a result, while the level of the equalizing signal is "1" (period t11), the potential VIN1 of the bit line BL and the potential VIN2 of the bit line BBL are both charged to the same potential. Thereafter, when the level of the equalize signal ⁇ becomes "0" (period t12), the transistors Q 2,
  • bit lines BL and BBL are set to potentials VIN1 corresponding to the stored data of the memory cells Tl1 and TT11, respectively. , V IN2. Since one transistor T 11 into which electrons have been injected is non-conductive, the bit line BL is charged, the potential VIN1 increases, and the other transistor TT 11 receives electrons. Therefore, the bit line BBL is in a discharged state and has a low potential V IN2.
  • the difference between the potentials of the bit lines BL and BBL is compared in the sense amplifier 10, and when the potential V IN1 is higher than the potential V IN2 as shown in FIG. 55, the signal D of “1” is output. On the other hand, when the potential VIN1 is lower than the potential VIN2, the signal D of "0” is output.
  • the output signal D of the sense amplifier is also controlled by the equalizing signal ⁇ . When the equalizing signal ⁇ is "1", the signal D is changed to "1" and "0". By setting the value in the middle, the rate of change of the signal D to "1" or "0" after the equalization signal ⁇ has been "CT" is faster.
  • a transistor in an output stage that outputs data to the outside is used.
  • the current supply capacity is set extremely high.
  • the amount of change in the current flowing through the transistor in the output stage increases, causing power supply voltage fluctuations.
  • two memory cells are combined and selectively driven by the same lead line, and the data of each memory cell is selected.
  • the present invention operates at high speed, does not cause malfunction due to power supply voltage fluctuation, and has a reduced chip area. It is an object of the present invention to provide an inexpensive semiconductor memory device with reduced chip cost.
  • a memory cell that stores binary data
  • a first dummy cell that is in a storage state equivalent to one of the binary data
  • the second dummy cell in the storage state equivalent to the other of the binary data is compared with the voltage changed according to the storage state of each of the memory cell and the first dummy cell.
  • a second sense amplifier unit that outputs a second output according to the following: a third sense amplifier unit that detects a storage state of the memory cell by comparing the first output with the second output
  • a semiconductor memory device having
  • the bit line that outputs a voltage corresponding to the storage state of the memory cell the first dummy bit line that outputs a voltage corresponding to the storage state of the first dummy cell, and the storage state of the second dummy cell It is preferable to include a second dummy bit line that outputs a corresponding voltage.
  • the memory cell has a floating gate and stores binary data depending on whether electrons are injected into the floating gate. Good to be.
  • the first and second dummy cells and the memory cell are electrically equivalently connected, and the threshold value of the first dummy cell is almost as high as the threshold value of the memory cell into which electrons are injected. It is preferable. It is preferable to provide a dummy bit line leaking means for applying a small current to the first dummy bit line to prevent a floating state.
  • the potential of the bit line is lower than the potential of the dummy bit line, or electrons are injected into the floating gate of the memory cell.
  • a precharge means for conducting for a predetermined period to charge the bit line and the first and second dummy bit lines.
  • a semiconductor memory device having a floating gate and a first memory for storing binary data depending on whether or not electrons are injected into the floating gate. Electrons are injected into the second memory cell and the floating gate A first dummy cell line in a storage state equivalent to the memory cell, a second dummy cell line in a storage state equivalent to the memory cell in which electrons are not injected into the floating gate, and When reading data stored in one memory cell, the first bit line for outputting a voltage corresponding to the storage state of the memory cell of ⁇ 1 and the memory bit stored in the second memory cell When reading the stored data, a second bit line for outputting a voltage according to the storage state of the second memory cell and a voltage according to the storage state of the first dummy cell line are output.
  • a first dummy bit line, a second dummy bit line that outputs a voltage corresponding to the storage state of the second dummy bit line, the first bit line and the first dummy bit line By comparing the voltages of the first and second memory cells, A first sense amplifier unit that generates a first output according to a state, and a voltage of the first bit line and a voltage of the second dummy bit line are compared, thereby obtaining a first memory cell of the first memory cell. A second sense amplifier unit that generates a second output according to a storage state, and a storage state of the first memory cell is detected by comparing the first output and the second output.
  • a semiconductor memory device comprising: a sixth sense amplifier for detecting a storage state of the second memory cell.
  • a memory having a floating gate and storing binary data based on whether or not electrons are injected into the floating gate.
  • a second dummy cell a bit line for outputting a voltage corresponding to a memory state of the memory cell when reading data stored in the memory cell, and a storage of the first dummy cell
  • a first dummy bit line that outputs a voltage according to a state
  • a second dummy bit line that outputs a voltage according to a storage state of the second dummy cell, the bit line, and the bit line.
  • Voltage with the first dummy bit line By comparing the voltage of the first sense amplifier unit that performs the first output according to the storage state of the memory cell, and the voltage of the bit line and the voltage of the second dummy bit line, A second sense amplifier unit that performs a second output according to the storage state of the memory cell, and the first output 0
  • a third sense amplifier unit for detecting the memory state of the memory cell by comparing the second output with the second output, and a program verify data read performed after writing data to the memory cell. Means for setting the voltage output from the second dummy bit and the soft line to be higher than the voltage output from the second dummy bit line when reading the data of the memory cell during normal data reading.
  • a fourth sensor for detecting a storage state of the memory cell by comparing a voltage output from the second dummy bit line with a voltage output from the bit line during the program verify operation; And a detection amplifier for outputting the detection result of the third sense amplifier when reading the data, and outputting the detection result of the fourth sense amplifier when reading the program verify ID.
  • the semiconductor memory device is provided which is characterized in that Yatoe and output switching means for outputting a detection result.
  • a memory cell having a floating gate and storing binary data based on whether or not electrons are injected into the floating gate.
  • the second dummy cell in the state is compared with the voltage changed according to the storage state of each of the memory cell and the first dummy cell, and the first output according to the result is compared.
  • the voltage changed according to the storage state of each of the memory cell and the second dummy cell is compared with the sense amplifier unit of 1 and a second output corresponding to the result is output.
  • a second sense amplifier unit, and a third sense amplifier unit that detects the storage state of the memory cell by comparing the first output and the second output, There is provided a semiconductor memory device characterized in that a current flowing in the second dummy bit line is smaller than a current flowing in a memory cell in which electrons are not injected into a gate.
  • the semiconductor memory device has a floating gate, and stores binary data based on whether or not electrons are injected into the floating gate.
  • a second dummy cell in a state is compared with a voltage changed according to a storage state of each of the memory cell and the first dummy cell, and a first output is output according to the result.
  • the first sense amplifier unit compares the voltage changed according to the storage state of each of the memory cell and the dummy cell of ⁇ 2, and outputs a second output according to the result.
  • a third sense amplifier section for detecting a storage state of said memory cell Te compared child and Niyotsu bets, versus the power supply voltage
  • a drain is connected to the drain of the first dummy cell, and a gate is connected to the output of the voltage drop circuit, the drain being connected to the drain of the first dummy cell.
  • a third dummy cell in a state equivalent to the memory cell in which electrons are not injected into the floating gate is provided.
  • a memory cell for storing binary data in a manufacturing stage by patterning binary data “0” or “1” into a glass mask A first dummy cell in a storage state equivalent to the memory cell in which the binary data “1” is stored;
  • a comparison is made between a second dummy cell in a storage state equivalent to the memory cell in which "1 'is stored and a voltage changed according to the storage state of each of the memory cell and the first dummy cell.
  • a first sense amplifier unit that performs a first output according to the result, and a voltage that changes according to a storage state of each of the memory cell and the second dummy cell, and compares the voltage according to the result.
  • a second sense amplifier section that outputs a second output;
  • a semiconductor memory device including a third sensing section for detecting the storage state of the memory cell.
  • the binary data ⁇ 'or “1” is used to determine whether the M0S transistor is a deblation type or an enhancement type.
  • a plurality of sets of a non-repellent memory cell for storing data, a series of NAND bundle transistors formed by directly connecting n memory cells and a NAND selection transistor, and a series of NAND bundle transistors A bit line that is connected and outputs a voltage corresponding to the stored state of the memory cell when reading data stored in the memory cell; and a configuration similar to that of the NAND bundle transistor column.
  • first dummy cell equivalent to the depletion type memory cell and (n-1) first dummy cells equivalent to the enhancement type memory cell, and a NAND selection transistor.
  • the series A plurality of connected first Damand bundle transistor arrays and a plurality of the above-mentioned first Damier cell transistor arrays are connected to each other by the gun, and the depletion type first A first dummy bit line that outputs a voltage according to a write state of the dummy cell of the same.
  • the n dummy cells have a configuration similar to that of the NAND bundle transistor row, and are equivalent to n pieces of the enhancement-type memory cells.
  • a second dummy cell and a NAND select transistor are connected in series.
  • a plurality of dummy NAND bundle transistor rows and a plurality of dummy NAND bundle transistor rows are connected to each other to enhance the enhancement.
  • a second dummy bit line for outputting a voltage corresponding to the storage state of the second dummy cell;
  • a first sense amplifier unit that generates a first output according to a storage state of the memory cell by comparing a voltage of the first dummy bit line with the second dummy bit line;
  • a second sense amplifier unit that generates a second output according to a storage state of the memory cell by comparing a voltage with a dummy bit line; and a first output and a second output.
  • a nonvolatile semiconductor memory device including a third sense amplifier for detecting the memory state of the memory cell by comparing the memory cell states is provided.
  • a memory cell array in which a memory cell is arranged at a bit line, a word line, and an intersection of the bit line and the word line.
  • a spare memory cell array provided in parallel with the memory cell array; program means for recording that there is a defective cell in the memory cell array; and a case where a defective cell exists in the memory cell array.
  • a selection means for selecting a spare memory cell from the spare memory cell array in place of the defective cell in response to an output of the program means, and a drain of a dummy cell equivalent to the memory cell, The dummy bit line that generates the reference potential, the voltage appearing on the bit line, and the voltage appearing on the dummy bit line are compared and selected.
  • a lengthened semiconductor memory device is provided.
  • the semiconductor memory device has a bit line, a pad line, and a floating gate, and determines whether or not electrons are injected into the floating gate.
  • a memory cell for storing binary data a memory cell array in which the memory cells are arranged at intersections of the bit lines and the lead lines, and a memory cell array provided in parallel with the memory cell array
  • a voltage corresponding to the storage state of the first dummy cell is output.
  • a first dummy bit line that outputs a voltage corresponding to the storage state of the first dummy cell, and electrons are supplied to the floating gate.
  • the voltage that has changed according to the result is compared with that of the first).
  • a first sense amplifier section for outputting, the memory cell
  • a second sense amplifier section the first output and the second
  • the output of the memory cell is compared with the output of the memory cell.
  • a defective cell is present in the memory and the memory cell array.
  • the equalizing time by the equalizing means is set at the predetermined time.
  • the data stored in the recell is detected. According to
  • Floating state can be prevented, and malfunction can be prevented.
  • Bit line and dummy bit in case of leakage 7 The potential relationship with the line is optimized, the sensing operation speeds up, and the margin is expanded. w
  • equalizing means When equalizing means is provided, the potentials of the bit line and dummy bit line can be equalized and the operation can be stabilized.o
  • the precharging means When the precharging means is provided, it is possible to prevent a potential change of the bit line and the dummy bit line due to a change of the equalizing signal at the end of the equalizing, thereby preventing a malfunction from occurring.
  • one-bit data is stored in two memory cells, and the data is taken out by two dummy cells in each state, so that high-speed data detection is possible.
  • coarse operation can be achieved.
  • the output voltage of the ⁇ 2 bit line is set higher during program verify reading than in normal reading, and harm is caused by using a dedicated sense amplifier. It is possible to increase the amount of electrons injected into the memory cell at the time of loading, thereby increasing the voltage.
  • the current flowing through the second dummy bit line is smaller than the current flowing through the memory cell in which electrons are not injected into the floating gate of the memory cell.
  • the output power of the amplifier will reach the [3 ⁇ 4] potential between “0” and “1 'faster, and the data detection speed will increase. Up.
  • a voltage drop circuit that outputs a voltage lower than the voltage “M” by a predetermined value, a drain is connected to the drain of the first dummy cell, and the gate is an output of the voltage drop circuit.
  • the operation is further accelerated by providing a third dummy cell, which is connected to the floating gate and is equivalent to a memory cell in which electrons are not injected into the floating gate.
  • the memory cell can be obtained by patterning the binary data “0” or “1” in the glass mask into the same mask R 0 M as the device according to the first aspect. it can.
  • the memory cells are composed of non-volatile memory cells that store data according to whether the MOS transistor is a depletion type or an enhancement type, and the dummy cells are composed of a NAND transistor array.
  • a spare memory cell is provided in the memory cell array, and if there is a defective cell, the equalizing time for equalizing the pit line and the dummy bit line is set to be longer than usual. The row line causing the error is surely deselected, reducing the possibility of malfunction.
  • the extension of the equalizing time according to the eighth aspect is applied to the memory device according to the first aspect. 9 Similarly, the likelihood of a malfunction occurring is reduced.
  • FIG. 1 is a circuit diagram showing a configuration of a semiconductor memory device according to a first embodiment of the present invention
  • FIG. 2 is a circuit diagram showing a configuration of first, second and third sense amplifiers in the device.
  • FIG. 3 is a timing chart showing the correlation between the equalized signal ⁇ 6, the voltages VIN, VR1, VR2 and the signals A, B, and D in the package g.
  • FIG. 4 is a second chart of the present invention.
  • FIG. 5 is a circuit diagram showing a configuration of a third sense amplifier according to an embodiment
  • FIG. 5 is a circuit diagram showing a configuration of a semiconductor memory device according to a third embodiment of the present invention
  • FIG. 6 is an equalizing signal in the device.
  • FIG. 7 is a circuit diagram showing the configuration of a semiconductor memory device according to a fourth embodiment of the present invention.
  • Fig. 8 shows the structure of the means for increasing the amount of electron injection during program verification of the device.
  • FIG. 9 is a timing chart showing the correlation among the address signal, the ATD pulse signal, the equalization signal ⁇ , the latch pulse, the output signal D and the output signal F, and
  • FIG. 11 is a circuit diagram showing a configuration of a semiconductor memory device according to a fifth embodiment.
  • FIG. 11 is a circuit diagram showing a configuration of a leak unit in the semiconductor memory device according to the sixth embodiment.
  • FIG. 13 is an explanatory diagram showing the relationship between the power supply voltage change and the potential of the node V out in the same embodiment.
  • FIG. 13 is a silicon-based diagram of the first embodiment.
  • Fig. 14 shows the circuit E configuration when implementing the above, Fig. 14
  • Figure 15 shows the relationship between the gate length of the memory cell and the dummy cell.
  • FIG. 17 is a circuit diagram showing an embodiment using a ground electrode.
  • the diagram is a circuit diagram showing various embodiments of the inverter shown in Fig.17,
  • Fig. 25 shows the feedback type bit line bias circuit.
  • FIG. 26 is a circuit diagram showing an embodiment of the present invention.
  • Circuit diagram showing a state of connection in a semiconductor memory device of a circuit
  • Figures 27 and 28 show other implementations of the bit line bias circuit.
  • FIG. 29 is a circuit diagram showing an embodiment, and FIG. 29 is an embodiment shown in FIG.
  • FIG. 30 is a circuit diagram showing an improvement example of the bit line potential and the bit line potential.
  • Fig. 31 shows the same effects as in Fig. 29.
  • FIG. 32 is a circuit diagram showing an embodiment of FIG.
  • FIG. 33 is a circuit diagram showing an embodiment of the present invention in which a mebit line is replaced.
  • FIG. 33 is a circuit diagram showing an embodiment in which the equalizing method is improved.
  • FIG. 3 is an explanatory diagram showing the relationship between a dummy bit line and a dummy bit line.
  • Figure 5 shows the bit lines and dummy bit lines to be equalized.
  • Fig. 36 shows the detailed configuration of a part of Fig. 35
  • FIG. 37 is a circuit diagram showing the configuration of FIG. 35. Explanatory diagram showing the relationship between the bit line to be raised and the dummy bit line, ⁇ Fig. 38 is a pattern diagram of a conventional NAND ROM memory cell array, Fig. 39 is its circuit diagram, and Fig. 40 is a NAND type
  • FIG. 41 is a circuit diagram showing an implementation of the memory device shown in FIG. 1 in a ROM
  • FIG. 41 is a circuit diagram showing an example of the configuration of dummy cells 1 to n
  • FIG. 42 is an eight lead line
  • FIG. 43 is a circuit diagram showing an example of a decoder for selecting a line of a NAND type ROM shown in FIG. 42
  • FIG. 44 is a circuit diagram showing an address input.
  • FIG. 45 is a circuit diagram showing an example of the reference decoder of the NAND-type ROM shown in Fig. 42
  • Fig. 46 is the selection of address input and reference column gate.
  • Fig. 47 is a circuit diagram showing the configuration of n + 1 to n10n of the dummy cell NAND bundle
  • Fig. 48 Is a block diagram showing a general configuration of an EPROM having a redundant circuit.
  • Fig. 49 (a) is a circuit diagram showing an example of an address buffer circuit and an address change detection circuit
  • Fig. 49 ( b) is a circuit diagram showing a circuit for generating a pulse signal ATD
  • FIG. 50 is a circuit diagram showing an example of a redundant circuit
  • FIG. 50 is a circuit diagram showing an example of a redundant circuit
  • FIG. 50 is a circuit diagram showing an example of a redundant circuit
  • FIG. 51 is a circuit diagram showing an embodiment of the present invention including a redundant circuit
  • FIG. FIG. 51 is a circuit diagram showing a redundant circuit for outputting signals used in FIG. 51
  • FIG. 53 is a circuit diagram showing another embodiment of the present invention including the redundant circuit
  • FIG. 54 is a diagram showing a configuration of a conventional semiconductor memory device.
  • the circuit diagram shown, FIG. 55 shows the equalization signal, It is a time chart showing the correlation between the voltages V1N, VRU VR2 and the signals A, B, D. w
  • FIG. 1 shows a circuit configuration of the first embodiment.
  • the memory of 1-bit data is composed of one memory cell, and the first and second data for setting the reference voltage for reading this data are stored.
  • the second dummy cell is called DM 1 1,
  • the first dummy cell DM11, DM21,..., Dm1 has a floating source and does not form a current path even when a logic "1" level signal is applied to the gate. This is equivalent to a memory cell in which electrons are injected into the floating gate.
  • the second dummy cells DM12, DM22,..., DMm2 have no electrons injected into the floating gate and are equivalent to memory cells in which no electrons have been injected.
  • the drain of the first dummy cell DM 11, D 21,..., DMml is connected to the first dummy bit line DBL 1 and the second dummy cell DM 12, D 22, ' 2 drains are connected to the second dummy bit line DBL 2 respectively.
  • the dummy bit line DBL1 and the dummy bit line DBL2 are connected to MOS FETDCG1 and DCG2 equivalent to the cam gate CG.
  • the capacitances CI and C2 are determined by the number of bit lines due to the difference between the number of column gate transistors CGI and CG2 on the memory cell side and the number of dummy gate cells DCG1 and DCG2 on the dummy cell side. It is connected to eliminate the difference in capacitance between dummy bit lines and to equalize the capacitance between bit lines and dummy lines.
  • No. 1 forms a current path in order to prevent the dummy bit line DBL1 from floating electrically, since no current path is formed in the first dummy cell. In order to make all the characteristics of the bit lines equivalent, it is also possible to similarly connect a leak current path for flowing a very small current to the bit line BL and the dummy bit line DBL2.
  • An address change detection circuit (not shown) detects a change in an externally input address signal and generates an equalize signal ⁇ .
  • the equalizing signal ⁇ is at logic "1"
  • the transistors Q11, Q13 and Q15 precharge the bit line BL, dummy bit lines DBL1 and DBL2, and Transistors Q12, Q14 Q16 and Q17 equalize the potential of the bit line and the dummy bit line.
  • transistor Q 100, Q 101 and Q 102 correspond to the first, second and third load circuits, respectively, and the transistors: bit lines BL, dummy precharged by TQ 11, Q 13 and Q 15 Charging is performed by supplying a predetermined current so that the potentials of the one-bit lines DBL1 and DBL2 do not decrease due to leakage current or the like. For this reason, their conduction resistance is set very large.
  • the transistors Q 21, Q 22, Q 23, Q 24 and Q 25 are used to suppress the rise of the drain voltage of the memory cell or the dummy cell so as not to exceed a predetermined level and to improve the reliability of the memory cell. belongs to.
  • the transistors Q21, Q22, and Q23 correspond to the first, second, and third bias transistors, respectively.
  • the first sense amplifier 1 compares the potential V IN of the bit line BL with the potential VR 1 of the dummy bit line DBL 1 and outputs a signal A corresponding to the first output as a comparison. It is.
  • the second sense amplifier 2 receives the potential V IN and the potential VR 2 of the dummy bit ⁇ DBL 2 and compares them, and outputs a signal B corresponding to a second output. Then, the third sense amplifier 3 receives and compares the first and second signals, and outputs a signal D corresponding to a third output corresponding to the data of the selected memory cell.
  • FIG. 2 shows the first, second and third sense amplifiers.
  • 1 shows an example of a circuit configuration. Each has the configuration of a current mirror circuit.
  • the potentials VIN and VR1 are applied to the gates of the P-channel enhancement-type transistors S1 and S2 of the sense amplifier 1 of ⁇ 1, respectively, and the first signal A is output.
  • Potentials VR2 and V are applied to the gates of the P-channel enhancement-type transistors S3 and S4 of the second sense amplifier 2, respectively, and a second signal B is output.
  • the first signal A and the second signal B are respectively applied to the gates of the P-channel enhancement type transistors S5 and S6 of the third sense amplifier 3, and the third signal Signal D is output.
  • Row decoder 5 selects one of word lines WL.
  • the column decoder 4 selects one of the column gate transistors CG.
  • the memory cell at the intersection of the bit line corresponding to the selected column gate transistor and the selected common line is selected.
  • Fig. 3 shows the correlation between the equalized signal ⁇ and the potentials V 1 N, V R1 and V R2, and the signals A, B and D.
  • DBL2 is precharged and the bit line is set by transistors Q12 and Q14 and Q16 and Q17.
  • V IN. VR1 and VR2 are precharged to the same potential during this period t1.
  • the respective N-channel enhancement-type transistors S21, S22 and S23 in the first, second and third sense amplifiers are determined by the equalizing ft number ⁇ of logic "1 '".
  • the P-channel transistors and the S-type transistors S 31, S 32, and S 33 are turned off by this equalizing signal ⁇ 6, and the signals output from the nodes N l, N 3, and N 5 are turned off.
  • A, B and D are all "0".
  • the transistors Qll, Q13Q15 and transistors Q12, Q14, Q16, and Q17 all become non-conductive.
  • the potentials of the bit line BL and the dummy bit lines DBL 1 and DBL 2 change according to the memory state of the selected memory cell or dummy cell.
  • the transistors S21, S22, and S23 in FIG. 2 are also in a non-conductive state, and the transistors S31, S32, and S33 are in a conductive state.
  • 3 sense amplifiers detect — 2 1 — Start working.
  • This period t2 shows a case where a memory cell in which electrons have not been injected into the floating gate is selected. Since the memory cell is in a conductive state, the bit line BL is discharged and the potential of the potential V IN decreases. In contrast, Damier Cell
  • the discharge state potential V IN is applied to the gate of S1 to conduct, and the charge potential VR1 is applied to the gate of the transistor S2 to maintain the non-conduction state.
  • the signal A of "1" is output from the first sense amplifier.
  • Discharge potentials VR2 and V IN are applied to the gates of the transistor S3 and the transistor S4 of the second sense amplifier 2, respectively, and both of them become conductive.
  • the signal B takes an intermediate value between the logic "1" and "0".
  • the third sense amplifier detects that the potential of the signal A is higher than the potential of the signal B, and outputs "0" to its output.
  • the bit line BL and the dummy bit line DBL 1 And DBL 2 are precharged to the same potential.
  • the potentials VIN, VE1 and VE2 in this case, and the signals A, B and D are the same as in the case of the period t1.
  • the equalizing signal ⁇ force changes from “1” to “0” (period t 4)
  • the potentials of the bit lines BL and DMI—the bit lines DBL 1 and DBL 2 are newly selected as in the period t 2.
  • the interval t 4 indicates a case where a memory cell in which electrons are injected into the floating gate is selected. Is in a non-conductive state, the bit line BL maintains a charged state, and the potentials of the dummy bit lines DBL 1 and DBL 2 are exactly the same as in the case of the section t 2 described above.
  • the potential VR1 maintains the charged state, and the potential VR2 decreases, whereby the potentials V IN and VR1 of the charged state are applied to the gates of the transistors S 1 and S 2 of the first sense amplifier 1, respectively.
  • the star S 1 becomes non-conductive, and the signal A maintains the state discharged by the transistor S 21. That is, the signal A is logic "0".
  • the gate of the transistor S3 of the second sense amplifier 2 is applied with the potential Vl-2 in the discharged state, the transistor S3 is turned on, and the potential VIN in the charged state is applied to the transistor S4. You.
  • the second sense amplifier 2 detects that the potential of V IN is higher than the potential V K2, and sets its output signal B to logic “1”.
  • the third sense amplifier detects that the potential of the signal A is lower than the potential of the signal B, and logically outputs the output signal D.
  • the signal D of “0” is output, and when electrons are injected, the signal D of “1” is output.
  • the storage state of the cell is read.
  • the following effects can be obtained.
  • 1 for the storage of bits worth of data can be performed in one memory cell, the chip area is reduced, 0 Chippukosu bets are reduced reading speed in this case,
  • the bit line touched to the selected memory cell and the dummy bit line connected to the two types of dummy cells are precharged and equalized to equal high voltages, respectively.
  • the two conventional methods of storing opposite data as one bit in memory cells The reading speed is increased as before.
  • the first sense amplifier 1 determines whether a memory cell into which electrons have not been injected and a memory cell into which electrons have not been injected and which have no current path
  • the data from the dummy cells DM 1 l to DM ml which is equivalent to, that is, the data from the turned on memory cells and the data from the turned off dummy cells are compared. Therefore, even when power supply fluctuations occur, the potential of the bit line does not reverse, as in the conventional case where one bit of data is stored in two memory cells as opposite data. There is no malfunction.
  • the second sense amplifier 2 compares and reads data from a memory cell into which electrons have not been injected and data from a dummy cell DM12 to DMm2 equivalent to such a memory cell. Become. Therefore, even when a power supply voltage fluctuation occurs, the effect of the power supply voltage fluctuation on the bit line BL and the dummy bit line DBL2 is equal. Therefore, the input voltages VIN and VR2 are both low voltages, but are affected by the same One three things.
  • the second sense amplifier 2 is equivalent to the memory cell into which electrons are injected and the memory cell into which electrons are not injected.
  • the data from the dummy cells DM12 to DMm2 that is, the data from the turned off memory cells and the data from the turned on dummy cells are compared. Therefore, even if the power supply fluctuates, the potential of the bit line is the same as that of the conventional case where the data of one bit is stored in two memory cells as opposite data.
  • the potentials of the dummy bit line and the dummy bit line do not reverse and do not malfunction.
  • the first sense amplifier 1 compares and reads data from a memory cell into which electrons have been injected and dummy cells DM 11 to D Mm1 equivalent to the memory cell.
  • the effect of the power supply voltage fluctuation on the bit line BL and the dummy bit line DBL 1 to be compared in the first sense amplifier 1 is equally changed. Therefore, the relationship that the signal A output from the first sense amplifier 1 is lower than the signal B from the second sense amplifier 2 is maintained, and the third sensor The signal D of logic "1 *" is output stably from the amplifier 3 regardless of the power supply voltage fluctuation.
  • the chip area can be reduced as much as a conventional memory device operating at a medium speed or a low speed, and the cost can be reduced.
  • the third sense amplifier 3 may be the one shown in FIG. Further, the first, second, and third sense amplifiers shown in FIG. 4 may be used.
  • the third sense amplifier 3 shown in FIG. 2 supplies the signals A and B to the gates of the p-channel transistors S5 and S6, respectively. Signals A and B are supplied to the gates of N-channel transistors S15 and S16 having a low voltage of approximately 0 V, respectively.
  • the drain of the transistor S15 is connected to the power supply Vcc, the source is connected to the drain of the N-channel enhancement transistor SS15, and the N-channel enhancement transistor SS is connected. Connected to gate 16.
  • the drain of transistor S16 is connected to power supply V, the source is connected to the drain of transistor SS16, and the gate of transistor SS15 is connected.
  • Transistor The sources of SS 15 and SS 16 are grounded. Similarly, in this case, the signals A, B, and D change as shown in Fig. * 3.
  • the transistors S15 and S16 are both non-conductive, and the signal D is as follows.
  • the signal A is “I” and the signal B is at a potential between “1” and “0” (period t 2)
  • the potential of A becomes higher than the potential of B
  • the node N 16 becomes “ It becomes "0” and the signal D of "0” is output.
  • the signal A is “0” and the signal B is “1” (period t 4)
  • the potential of the node N 16 increases because the potential of B is higher than the potential of A, and “1” 'Signal is output.
  • the bit line and the dummy bit line are irrespective of the precharge potential. If a potential difference is generated between the dummy bit line and the dummy bit line, this can be detected immediately.
  • FIG. 5 shows the circuit configuration in this case
  • FIG. 6 shows the timing of each signal at the time of reading.
  • an N-channel depletion type transistor Ql1 and a P-channel enhancement type transistor Q31 are connected in series to form a dummy bit line DBL1.
  • An N-channel depletion-type transistor Q13 and a P-channel Lenhancement-type transistor Q33 are connected in series as a precharge circuit, and an N-channel breakdown is used as a precharge circuit for the dummy bit line DBL2.
  • the transistor Q15 and the P-channel enhancement transistor Q35 are connected in series.
  • the gates of the P-channel transistors Q31, Q33, and Q35 are the bit line BL and the dummy bit line, respectively.
  • DBL1 Connected to DBL1, dummy bit line DBL2.
  • a drain and a gate are commonly used as a load transistor, and a bit line or a dummy bit line is connected to use P-channel transistors Q100, Q101, and Q102.
  • bit line BL dummy bit line DBL1
  • dummy bit line DBL2 dummy bit line DBL2
  • the equalizing transistors Q 11, Q 13 and Q15 are all non-conductive.
  • the equalizing transistors Q12, Q14, Q16, and Q17 also become non-conductive at the same time.
  • the potentials VIN, VR1 and VR2 change to the levels corresponding to the storage state of the memory cell or dummy cell, respectively.
  • the transistors Q ll, Q 13 and Q 15 The voltage applied to gate 5 Since the pressure changes from the "1" level to the "0 *" level, the gate-source capacitive coupling causes the source of the channel enhancement transistor Q 31. Q 33 and Q 35 However, the potentials VIN, VRI, and VR2 of the bit line and dummy bit line are as described above.
  • Vcc-I Vthp I the P-channel transistors Q31, Q33, and Q35 are still in a non-conductive state, and the potentials VIN, VR1, and VR2 are equalized by the equalizing signal ⁇ . Even if the level changes from "1" level to "0" level, it is possible to stably change to the potential corresponding to the data stored in the memory cell and the dummy cell without being affected.
  • P-channel transistors Q31, Q33, and Q35 set the potentials of the bit line and dummy bit line at the end of precharge operation, and control the charging current of the bit line and dummy bit line during precharge operation. It also has a troll function.
  • bit line Since the unselected bit lines are discharged to the ground, the column address changes and a new bit line is selected. In this case, the bit line is charged from 0 V, so it takes the longest time to precharge the bit line. For high-speed reading, it is necessary to charge the bit line (BL) and the first and second dummy bit lines (DBL1, DBL2) to a predetermined potential in a short precharge period.
  • the bit line and the first dummy bit line, and the first dummy bit line and the second dummy bit line are equalized by the equalizing transistor. There is a slight potential difference between the G line and the dummy bit line.
  • the conduction resistance of the transistor Q31 is set to the transistor Q33 or the transistor Q35. It may be set smaller than the conduction resistance of.
  • An enhancement-type N-channel transistor Q42 is connected to the bit line BL, and an enhancement-type N-channel transistor Q40 is connected to the dummy bit line DBL1. 2 is connected to an enhancement-type N-channel transistor Q41, and the size of each transistor (WZL) is set to the relationship of Q40> Q42> Q41. by.
  • the potential V1N becomes (Vec-IVthpI) in the same manner as the potential VR1.
  • the power supply voltage Vcc applied to the gate of the memory cell does not always maintain a constant level, and when data is output from the output buffer circuit to the outside, the output terminal A large current flows to drive the large load capacitance existing in the chip, and the power supply voltage Vce inside the chip may fluctuate by about 1 to 2 V due to the inductance of the power supply wiring. For example, if the power supply voltage Vec is 5 V during normal operation, it may temporarily rise to 6 to 7 V.
  • the leakage current between the bit line BL and the dummy bit line DBL 1 is made different between the leakage currents Q40, 41, and 42, and the memory cells into which electrons are injected are selected.
  • the bit line potential V IN is set to be higher than the dummy bit line potential VB1.
  • the size of the leakage transistors Q40 and Q42 of the transistors WZL that is, the transistor channel
  • the ratio of the channel width to the length is selected so that Q 40> Q 42.
  • the potential L1 for setting the leak amount to a predetermined value is commonly applied to the gates of the transistors Q42 and Q40.
  • the currents flowing through the individual memory cells in the chip are not exactly the same, and there is a difference of several percent due to variations in WZL. Therefore, if a memory cell into which electrons have not been injected is selected, and the current flowing through the selected memory cell is smaller than the current flowing through the selected second dummy cell, the potential V ⁇ becomes a level higher than the potential 1-2. become. Due to the potential difference between V IN and R V2, the intermediate potential between the “1” level and “0” level of the output signal B of the second sense amplifier increases, and the speed of the rise is fast.
  • the third sense amplifier detects data by detecting the difference between the rising degrees when the signal A and the signal B change from the "0" level to the "1" level.
  • the amount of leak current of the leak circuit provided on the bit line and the dummy bit line for realizing stable data output and high-speed reading is the first dummy bit line DBL 1> bit line BL> the second dummy bit line DBL2 is preferably established.
  • the amount of leakage current is set by changing the transistor size of each leak circuit. ⁇ By controlling the gate voltage by making each transistor size the same, It is also possible to realize a similar relationship of the amount of leakage current.
  • the above-described electron injection can also be performed by adding a dummy capacitor to the second dummy bit line so that the potential V R2 of the second dummy bit line changes more gradually than the potential V IN of the bit line.
  • the The delay in speed can be prevented.
  • FIG. Are configured using the gate capacitance of a P-channel transistor C6 and an N-channel transistor C5.
  • FIG. 1 In the circuit of the embodiment shown in FIGS. 1 and 2, when reading out a memory cell in which electrons have been injected into the floating gate, if this memory cell is slightly conductive, it takes a certain time after the precharge operation. During this time, the data "0" is read from the memory cell, but then the data is inverted and the wrong data "1" is output.
  • V IN is at a level slightly lower than the potential VR 1.
  • the potential of the second dummy bit line immediately changes to a predetermined lower level, so that the second sense amplifier has its potential.
  • the output B Upon detecting the change, the output B immediately changes toward Vcc, while the potential of bit VIN is equal to the potential of the first dummy bit line connected to the dummy cell without a current path.
  • V R1 are both
  • Vcc-I Vthp I At a predetermined high level near the level and the potential V IN is slightly lower than the potential VJ, so the potential of the output A of the first sense amplifier gradually rises to the Vcc potential I do. For this reason, after about several OO nsec, the third sense amplifier trigger shown in 2 The transistor S5 becomes non-conductive similarly to the transistor S6, and its output signal D gradually decreases to the ⁇ ground potential ⁇ .
  • the time required for the output signal D to be inverted to the "0" level is not constant. If the potential difference between the potential V IN and the potential VR1 is small, the output signal D changes from logic “1" to logic “0” after a longer time. Invert. Normally, to check whether the amount of electrons injected into the floating gate is sufficient, raise the power supply voltage Vcc to a predetermined potential after writing data, and check that "0" data is output stably. For this reason, it is difficult to determine whether the amount of electrons injected into the floating gate is sufficient if the read data differs depending on the read time as described above.
  • the embodiment shown in FIG. With this configuration, stable data output can be performed.
  • the transistor S5 and the transistor S6 of the third sense amplifier become non-conductive a certain time after reading "0" data as described above. Even in the state, the potential of the output D is kept at the Vec potential. Therefore, even if a slightly conductive memory cell into which electrons have been injected is selected, the third sense amplifier can be used for a long time.
  • the output B of the second sense amplifier becomes lower.
  • the output signal D of the third sense amplifier changes from the logic "1" level to the logic "0" level. For this reason, the injection amount of electrons into the floating gate can be correctly checked regardless of the read time. It is preferable that the conduction resistance of the transistor Q43 be set so small that the reading speed does not decrease when reading "1 'data" from the memory cell.
  • the power supply voltage V cc applied to the gate of the memory cell does not always maintain a constant level. If the power supply voltage V cc is 5 V in a normal state, It may temporarily rise to 6 to 7 V due to the effect of output buffer noise.
  • the floating gate is covered with a silicon oxynitride film.Since the silicon oxide film generally has defects, electrons injected into the floating gate cannot be used for a long time. There is a case that it gradually escapes. Even in such a case, in order to guarantee a long-term stable read operation, the higher the ⁇ -value voltage of the memory cell into which electrons are injected, the better. For this reason, in the fourth embodiment, in order to guarantee a stable read operation with respect to a rise in power supply voltage and to expand the power supply voltage margin, a program verify It has a dedicated readout circuit at the time of scanning.
  • the amount of electrons injected into the floating gate is increased by performing additional writing for a predetermined time again for EPROM programs and for memory cells that are determined to be insufficiently written in the program verify eye mode.
  • the program sequence is adopted. Therefore, when the threshold voltage of the memory cell into which electrons are injected is lower than a predetermined voltage (for example, 7 V), by setting the sense circuit so that "1-data" is output in the program verify mode, the threshold voltage becomes 7 Additional damage is performed on memory cells below V, and the ⁇ -value voltage of the memory cells into which electrons have been injected can be set to 7 V or above, which has a margin against fluctuations in power supply voltage.
  • the circuit 32 transmits the output signal of the third sense amplifier to the output buffer circuit 38 via the latch circuit 37 at the time of normal reading, and the program signal at the time of program verify mode.
  • the switching operation is performed so that the output signal of the verify sense circuit is transmitted to the output buffer circuit 38 via the latch circuit 37.
  • the signal WR for controlling the switching is a program verify signal. It becomes "0" level during normal reading and becomes "1" level during normal reading. This is a negative-phase signal.
  • the program verify sense circuit 36 is composed of a differential amplifier circuit 33 using a P-channel transistor as an input transistor for voltage comparison and inverters 34 and 35.
  • the potential VIN of the bit line BL and the potential VK2 of the second dummy bit line DBL2 are applied, respectively.
  • the current consumption of the differential amplifier circuit 33 is reduced, and the gate of the P-channel transistor connected between the power supply terminal and the input transistor is used so that the current consumption of the chip does not increase.
  • Signal WR is input to.
  • VR2 is the same as the P-channel transistor Q37 in Fig. 7.
  • the potential VR2 is used as the reference potential, and when the potential V IN of the bit line is higher than this potential, the data in the memory cell is If the floating gate has been injected with electrons and is determined to be "0"-data, and the bit line potential V] N is lower than the reference potential, the data in the memory cell will be injected into the floating gate. Not determined to be “1" data.
  • Transistor of load circuit for program verification described above The conduction resistance of Q37 is set so that "1" data is output from the program verify sense circuit in program verify mode when the memory cell voltage is 7 V or less.
  • the reading speed using the program verify sense circuit is about 100 nsec because of the sensing method using one reference potential.
  • the judgment of the output data at the time of program verification of the EPROM program device is made very long, about 1 sec after inputting the address.Therefore, even if the read speed is about 10.0 nsec, Is enough.
  • the differential amplifier circuit 33 of the program verify sense circuit shown in FIG. 8 is configured by using one of the current mirror circuits of the first to third sense amplifiers at the time of program verify. It is also possible. For example, the gate input signal of the P-channel transistor S2 of the first sense amplifier is switched to the first dummy bit line during normal reading, and is switched to the second dummy bit line during program verification. On the other hand, by further inputting the output signal A of the first sense amplifier to the output buffer circuit via the two inverters and the switch circuit 32, the program verify sense circuit of FIG. 8 can be realized. The chip area can be reduced.
  • a latch circuit 37 is connected between the data transfer circuit 32 and the output buffer circuit 38.
  • the latch circuit 37 outputs data that does not correspond to the data in the memory cells from the output buffer 38 during equalization and precharge, and prevents the power supply voltage from fluctuating due to this data output. It is provided in.
  • Fig. 9 shows the timing of each signal during data read, and the read operation when using the latch circuit is described below.
  • a 1-level ATD pulse is output (time tl2).
  • the latch pulse controlling the latch circuit 37 changes to "1" level (time t13).
  • the equalizing signal ⁇ for precharge control also changes to the "1" level (time point 14) As shown in Fig. 9, the latch pulse changes to the "1" level before the rising of the equalizing signal ⁇ . .
  • the output signal D is latched by the latch circuit 37 at the time t13 before the equalizing and precharging operation is started, and the output signal of the third sense amplifier 3 is changed by the change of the equalizing signal ⁇ . Even if the D level changes from “1” level to “0” level (t : 15), the output buffer circuit 38 Outputs a latched output signal F.
  • the equalizing signal ⁇ When the ATD pulse goes to “0” level after a predetermined time (time t 16), the equalizing signal ⁇ also becomes “0” level (time t 17) in response to the change, and the data of the selected memory cell is read. After a lapse of a predetermined time from the change of the equalizing signal ⁇ to the “0” level, the latch pulse also changes to the CT level (time t 18), and the output signal D from the third sense amplifier 3 becomes The data is transferred to the output buffer circuit 38 via the latch circuit and output to the outside.Thus, in the present embodiment, while the sensing operation is being performed, the data before the latch from the output buffer is performed. Output, the power supply voltage is stable and high-speed reading is possible.o
  • the first dummy cells DM11 to DMml equivalent to Mll to Mmn have been described as not forming a current path. Therefore, even if a voltage is applied to the gates of the first dummy cells DMll to DMml, no current path is formed.
  • those in which electrons are injected into the floating gate are different from those in which no memory cell is injected only in the point that the low-value voltage is increased. For this reason, when a power supply voltage Vcc higher than the clear voltage is applied to the gate, a current path is formed and the gate becomes conductive. As a result, Incorrect data "1" is detected from the sense amplifier 3 of No. 3.
  • the power supply voltage Vcc applied to the gate of the memory cell does not always maintain a constant level.
  • the power supply voltage Vee may fluctuate by about 1 to 2 V due to the inductance existing in the power supply wiring.
  • the power supply voltage V ec is 5 V during normal operation, it may temporarily rise to 6 to 7 V.
  • the low voltage of the memory cell into which electrons are injected needs to be 7 V or more as described above.
  • the first dummy cells DM 11 to DM ml in this embodiment are capable of injecting electrons.
  • the low voltage of the first Mie cell is higher than the low voltage of the memory cell in which electrons are not injected into the floating gate, and the low voltage of the memory cell into which electrons are injected. It has a similar value.
  • the threshold voltage of the memory cell into which electrons are injected is 6 V
  • the threshold voltage of the first dummy cell is also 6 V.
  • the voltage may be about 4 to 5 V, and in this case, the first dummy cell may have a low voltage of 4 to 5 V similarly.
  • the dose of impurity ions to be implanted into the channel of the transistor may be increased.
  • electrons may be injected into the floating gate as in the memory cell.
  • the threshold voltage of the first dummy cell is lower than the threshold voltage of the memory cell into which electrons are injected. It is preferable to set it as follows. For this purpose, when electrons are injected into the memory cell and the first dummy cell, the time for applying the program voltage may be set so as to be shorter in the first dummy cell. .
  • a memory cell having no current path is used as a first dummy cell. Instead, if the power supply voltage V ec exceeds a certain value, a leakage current path is provided in the dummy line DBL 1 to reduce the potential V l? L to a required level to prevent malfunction. Means.
  • Fig. 11 shows the leak means.
  • the node N 100 is connected to the node N 100 of the dummy column line DBL 1 shown in FIG.
  • the chip enable signal CE is applied to the gate of the P-channel enhancement transistor Tr4, and when the chip is enabled, power is supplied to the P-channel enhancement transistor Tr2.
  • the voltage Vcc is supplied. From the drain electrode of the transistor Tr2, a voltage Vom lower than the power supply voltage Vcc by a predetermined voltage is output.
  • the solid line in FIG. 12 shows the relationship between the drain voltage (V out) and the flowing current (I 1) of the N-channel depletion-type transistor Tr 1 in FIG. 11, and the broken line shows the P-channel.
  • Hansment type transistor Tr 2 The relationship between the drain voltage (Vout) and the flowing current (12) is shown.
  • the broken line ⁇ shows the characteristics of the current I 2 flowing through the transistor Tr 2 when the power supply voltage V—cc is Vcl, and the broken line 2 shows the current I flowing through the transistor Tr 2 when the power supply voltage Vcc is Vc 2 higher than Vci. 2 shows the characteristics.
  • the output voltage Vout changes from Voutl to Vout2. That is, the output voltage Vout changes according to the change of the power supply voltage Vcc, and the voltage becomes lower than Vce by a desired voltage. For example, in FIG. 12, assuming that the output voltage Voutl is about I V when the normal power supply voltage Vcl is 5 V, the output voltage Vout2 becomes about 2 V when the power supply voltage Vc2 is 6 V.
  • the output voltage Vout dropped from the power supply voltage V is applied to the gate of the N-channel enhancement-type transistor D1 corresponding to the third dummy cell. As a result, the drain of the transistor D1 is connected to the node N100 via the N-channel enhancement transistor Tr3 which is turned on by the read signal R when reading data. Is done.
  • the output voltage Vout applied to the gate of the transistor D1 can be arbitrarily set by changing the ratio of the conduction resistance of the transistors Tr1 and Tr2. Also, the current I 1 flowing through the transistor Tr 1 reaches the saturation region with a smaller output voltage Vout as the absolute value of the low-value voltage is lower. Therefore, over a wide range of power supply voltage Vcc In order to set a desired output voltage Vout over the entire range, it is desirable to set the absolute value of the low voltage of the transistor Tr1 to be lower than '.
  • the leakage means having such a configuration is capable of reducing the output voltage Vout (for example, 2 V) below this voltage. Is applied to the gate of the transistor D 1, the transistor D 1 conducts, and a leak current path is formed at the node N 100.
  • the predetermined voltage for example, 6 V
  • the potential VR1 of the first dummy bit line DBL1 decreases.
  • the transistor D1 malfunctions even if the power supply voltage rises, provided that the threshold voltage is set so that the transistor D1 conducts at a lower power supply voltage Vcc than the electron-injected memory cell. It is possible to prevent.
  • FIG. 13 shows an embodiment of the circuit arrangement on the chip of the circuit of the embodiment shown in FIG. Normally, EPROM stores multiple data for one address.
  • EPROM stores multiple data for one address.
  • four memory cells are selected by a row address signal of 10 and five column address signals.
  • the configuration of a memory chip that outputs 4-bit data at the same time is shown.
  • the memory cell array is divided into four from memory cell array ⁇ to memory cell array 3 corresponding to each bit, and corresponds to each bit selected by the column decoder.
  • a potential VIN corresponding to Lr— corresponding to the data of the memory cell selected by the row decoder is output to each of the four bit lines.
  • a first dummy bit line and ⁇ 2 dummy bit lines are arranged, respectively, and the first dummy bit line and the second dummy bit line are connected to the respective dummy bit lines.
  • the potentials (VR1 and VE2) corresponding to the storage states of the first dummy cell and the second dummy cell appear on the dummy bit lines DBL1 and DBL2.
  • the potential (VR1) of the first dummy bit line disposed between the memory cell arrays 0 and 1 is the memory cell data of bit 0.
  • the sense circuit S / A0 for detecting and the sense circuit S1A1 for detecting the memory cell data of bit 1 are compared with the potential (VIN) of each selected bit line.
  • the potential (VR1) of the first dummy bit line disposed between the memory cell arrays 2 and 3 is a sense circuit S / A 2 for detecting the memory cell data of bit 2 and the memory of bit 3 This is compared with the potential (V1N) of the bit line selected by the sense circuit SZA3 for detecting cell data.
  • the potential (V 2) of the second dummy bit line disposed between the memory cell array 0 and the memory cell array 1 is a sense circuit.
  • the potential (VR2) of the second dummy bit line placed between SZA0 and the sense circuit S / A1 and between memory cell arrays 2 and 3 is It is compared with the potentials of the bit lines selected by the sense circuit 2 and the sense circuit 3, respectively. Based on this comparison * T result, four bits of data corresponding to the storage state of the memory cell are output from each of the sense circuits, and this data is output via output buffers 0, 1, 2, and 3, respectively. Are output to the outside as signals of bits 0, 1, 2, and 3. S / AC! In regions 3 to 3, the bias transistor Q21, the precharge transistor Qll, and the bit line load transistor Q21 for setting the potential of the bit line in the first embodiment to a predetermined low level, respectively.
  • a circuit of 100, a first sense amplifier, a second sense amplifier, and a third sense amplifier is formed. Further, in the area of the two reference circuits R0, the noise transistor Q22 for setting the potential of the first dummy bit line to a predetermined low level and the precharge transistor Q13, respectively.
  • a first dummy bit line load transistor Q101 is formed. In the two R1 regions, the bias transistor Q23, the precharge transistor Q15, and the second transistor respectively set the potential of the second dummy bit line to a predetermined low level.
  • the dummy bit line load transistor Q102 is formed. Since the data of the memory cell is read out by comparing the potential difference between the output signals of the first and second sense amplifiers with the third sense amplifier, one of the first and second sense amplifiers is read out.
  • the sense amplifier circuit shown in FIG. 2 is designed so that the transistor size WZL of the corresponding transistor of the sense amplifier 1 of FIG. 1 and the second sense amplifier 2 is equal.
  • the gate capacitance added to the bit line in the circuit of the embodiment shown in FIG. 2 is the sum of the gate capacitances of the transistors S1 and S4, and is the gate capacitance added to the first or second dummy bit line. Twice the storage capacity. Therefore, the changing speed of the bit line potential V IN becomes slower than the changing speed of the dummy bit line potential VR2.
  • the embodiment of FIG. 13 considers this problem and, as described above, changes the potential VR1 of the first dummy bit line to the The gate of the comparison transistor is applied, and the gate capacity added to the bit line is set to be equal to the gate capacity added to the first dummy bit line.
  • the capacitance added to the bit line is equal, preventing malfunction.
  • the "1" memory cell data is read at high speed.
  • the gate potential of the selected memory cell is
  • row lines are made of polysilicon.
  • the line width of the line is less than 1 fim.
  • FIG. 14 shows a seventh embodiment of the present invention.
  • transistors for precharge Q11, Q13, and Q15 are omitted from the embodiment of FIG.
  • the inventors prototyped and evaluated the semiconductor memory shown in Fig. 14, and found that the equalizing transistors Q12, Q14, Q16, and Q17 had VIN,
  • the output signals A and B of the first sense amplifier 1 and the second sense amplifier 2 also change according to the data stored in the memory cells, and are correct. It is based on the fact that it was found that the transistors Q ll, Q 13, and Q 15 for precharge were not necessarily required because data was detected.
  • the inventors prototyped and evaluated the semiconductor memory shown in Fig. 1, and found that the minimum power required to operate for each memory cell was obtained. It turned out that the source voltage was different. As described above, even in an integrated circuit in which each cell should have the same structure and state, the flowing current differs slightly for each memory cell, and a smaller current flows than the dummy cell that is turned on. It was found that the minimum operating voltage of the memory cell was high.
  • a semiconductor integrated circuit operate even at a low power supply voltage.However, as the power supply voltage Vcc is reduced, the potential difference between the signals A and B becomes smaller, and the signals A and B are connected to the power supply. The difference from the voltage Vcc also becomes smaller. If the difference between the latter becomes smaller than the input voltage of the transistors S5 and S6, the transistors S5 and S6 are turned off and do not operate. In this case, it was found that the speed at which the potential difference between the signal B and the power supply voltage Vce becomes smaller as the power supply voltage decreases becomes faster as the potential of V R2 is lower than VIN. .
  • the eighth embodiment of the present invention shown in FIG. 15 is based on the above-mentioned circumstances, and provides a semiconductor memory which can operate up to a lower power supply voltage even if the memo “II current is small. aimed to.
  • the channel length L2 of the transistor constituting the dummy cell is set longer than the channel length L1 of the transistor constituting the memory cell.
  • the current of the dummy cell be smaller than that of the memory cell current having the least variation in the memory cell current for each memory cell. It is not necessary to set the channel length of the cell so long, and it may be about 10% longer than the channel length of the memory cell. That is, if the channel length of the memory cell is 1 m, the channel length of the dummy cell may be about 1.1 lii m. In this case, if there is too much difference in the channel length between the memory cell and the dummy cell, the responsiveness of the VIN and VR2 to the power supply noise will be different, causing malfunctions. 1 6 ⁇ — Not good.
  • a semiconductor memory having a large voltage margin can be provided.
  • FIG. 16 shows a ninth embodiment of the present invention.
  • a well-known feedback bias circuit is used.
  • the circuit using the feedback bias circuit shown in Fig. 16 has a smaller bit line or dummy line than the circuit using the fixed bias circuit shown in Fig. 1.
  • the time required to precharge the bit line was reduced. For this reason, the time from the input of the address to the output of the data can be made shorter in the feedback bias method shown in Fig. 16 than in the fixed bias method.
  • the inventors optimized the equalizing and precharging times in the circuit shown in FIG. 16 in order to operate at a higher speed, and further increased the transistor size of the output stage of the output buffer circuit. Setting to shorten the charge / discharge time of the external terminal. As a result, a semiconductor memory that operates at a higher speed was obtained. However, due to the large current drive capability of the output stage transistor, The power supply voltage fluctuates more greatly during data output due to the inductance component of the power supply wiring or the power supply line. In this case, according to the analysis by the inventors, it was found that the malfunction due to the power supply noise was caused by the short precharge pulse width, for the following reason.
  • the time required for precharging the bit line is the longest when the bit line is precharged while in a discharged state.
  • the time required for precharging can be reduced. If the power supply voltage fluctuates when the precharge ends and "0" data is output, the outputs of inverters II, 12, and I3 also fluctuate under the influence of the power supply fluctuation. Since Vcc decreases and the output force of inverter I2 fluctuates in the “0” direction, the conduction resistance of transistor Q21 and transistor Q22 increases, and bit line BL takes a long time to precharge.
  • the transistor Q21 is not completely precharged due to its increased resistance, but the dummy bit line is sufficiently precharged even if the precharge time is short.
  • a potential difference is generated with VK1, that is, after the equalization is completed, the potential of V IN does not become lower than VR1.
  • the first sense amplifier output incorrect data, which caused a malfunction.
  • the embodiment described below provides a semiconductor memory which can operate at high speed and does not malfunction due to power supply noise under such circumstances.
  • FIG. 17 is a circuit symbol showing the inverters I1 to I3 used in the embodiment of FIG. 16 and FIG. 18 shows the circuit configuration.
  • the potential of the bit line can be optimized by changing the input voltage of the transistor N1 or the ratio of the dimensions of the P-channel transistor N2 and the N-channel transistor N1 that constitute this inverter.
  • the negative voltage of N1 is desirably about 0 V.
  • FIG. 19 shows a countermeasure against the malfunction described above by improving the inverter used in the embodiment shown in FIG. 16.
  • the power supply of the inverter shown in FIG. The constant current source C1 is inserted between the two.
  • the current value does not change because the constant current source C1 exists, and the output 0 UT of the inverter fluctuates due to the presence of the constant current source C1. No malfunction occurs as described above.
  • Fig. 20 shows the depletion type transistor N3 used as the constant current source, and the constant current characteristics are obtained by connecting the source and the gate.
  • Fig. 21 shows the transistor N3 shown in Fig. 20. Since the transistor N3 operates in the saturation region, constant current characteristics can be obtained.
  • FIG. 22 shows the use of the P-channel transistor N4 with constant current characteristics.
  • a series connection of P-channel transistors N5 and N6 and a depletion transistor N7 in which the drain and the gate are connected, respectively, is connected between the power supply V and the ground, and the transistor N4 is connected.
  • the gate is connected to the junction of transistors N6 and N7.
  • the gate voltage of transistor N 4 is V ee—
  • Vthn5 and Vthn6 are threshold voltages of the transistors N5 and N6, respectively.
  • Figures 23 and 24 show an N-channel depletion type transistor N8 with a gate and a source connected, and three N-channel transistors N9 and N10 with a gate and a drain connected.
  • N11 are connected between the power supply Vcc and ground, and by operating the n-channel transistor N12 and the n-channel transistor N13 having a threshold value of almost 0 V in the saturation region. , Realizes constant current characteristics. Therefore, even if the power supply voltage Vcc fluctuates, the flowing current does not fluctuate, and the output OUT of the inverter does not fluctuate. Therefore, the malfunction described above does not occur.
  • FIG. 25 is a circuit diagram showing still another embodiment of the feedback bias circuit.
  • the feedback bias circuit of this embodiment has a first inverter circuit whose input is connected to the bit line BL and whose output is connected to the gate electrode of the transistor Q21, and whose input is connected to the bit line BL. And a second inverter circuit whose output is connected to the gate electrode of the transistor Q60 for initial charging.
  • the first inverter circuit is composed of P-channel transistors Q 64 and Q 71 and an N-channel transistor Q 73 whose threshold voltage is almost 0 V.
  • the second inverter circuit is composed of a series connection of P-channel transistors Q63, Q70 and an N-channel transistor Q72 having a threshold voltage of almost 0V.
  • N-channel transistors Q61 and Q62 are connected between the outputs of the second and first inverters and Ground, respectively.
  • the P-channel transistors Q63 and Q64 and the N-channel transistors Q61 and Q62 are used to reduce the power consumption of the chip when the chip is in standby mode.
  • the transistor Q60 for initial charging is used for fast charging of the bit line,
  • the output potential of the second inverter is changed such that the transistor Q60 for initial charging cuts off before the N-channel transistor Q21 cuts off after the bit line charging starts. Is set to be lower than the output potential of the first inverter.
  • the transistor for initial charging in the feedback type bias circuit the charging time of the bit line from 0 V to a predetermined potential can be further shortened.
  • FIG. 26 shows a tenth embodiment of the present invention, and shows a connection configuration of the bit line bias circuit shown in FIG. 25 with a sense amplifier and the like in a semiconductor memory device.
  • the bias circuit for the first dummy bit line DBL1 and the second dummy bit line DBL2 uses the same bias circuit as that shown in FIG. 25 to read "0" data from the memory cell.
  • the potential of the first dummy bit line and the potential of the first dummy bit line, and the potential of the bit line when reading the memory cell "I *" data and the potential of the second dummy bit line are equal. Can be faster.
  • FIG. 27 shows another embodiment of the bit line bias circuit of FIG. 26, in which the P-channel transistor Q71 constituting the first inverter of FIG.
  • the gate electrode is connected to the depletion type N-channel transistor Q75 in which the gate electrode is connected to the source electrode, and the P-channel transistor Q70 forming the second inverter. It is replaced with a depression-type N-channel transistor Q74 connected to the negative electrode.
  • FIG. 28 shows still another embodiment of the bias circuit.
  • the threshold voltage when the gate electrode is connected to the drain electrode is connected to the P-channel transistor Q71 in FIG.
  • the N-channel transistor Q79 of almost 0 V and the P-channel transistor Q70 are connected to the transistor Q78 of which the gate electrode is connected to the drain electrode and the threshold voltage is almost 0 V. It has been replaced.
  • the bit line is changed in FIG. 30 and the bit line potential change (BL) when the newly selected bit line is charged is shown in FIG. 25 and FIG. 26.
  • the solid line shows the potential change of the output during the first inversion of the feedback circuit.
  • FIG. 30 when the charging of the newly selected bit line BL starts at time t0, the output potential of the first inverter rises in response to the low potential of this bit line BL. You.
  • the bit line is charged to the bit line potential when the memory cell storing the data "1" is selected.
  • the output potential of the inverter 1 of ⁇ 1 is the value when the memory cell “1” (“1” cell) is selected. For example, from a predetermined stable potential at time t3 in FIG.
  • bit line is shown in Fig. 30.
  • the down bit line is not charged.
  • bit line is gradually discharged, but the capacity of the bit line is
  • the cell at the time t 3 is the first time "1" cell is selected.
  • the gate is connected to Vcc between the input (BLD) of the ground circuit.
  • the depletion type N-channel transistor Q50 is the depletion type N-channel transistor Q50.
  • the input potential of the line bias circuit is indicated by BLD.
  • Transistor Q50 in Fig. 29 operates as a resistor.
  • a potential difference occurs between the source and the source. a- In other words, the bit line switches and the newly selected When the bit line is charged, the potential of the input terminal of the bit line bias circuit becomes higher than the potential of the bit line (the source side of the transistor Q50).
  • bit line BL remains on the memory cell with data "1". It is not charged to the stable bit line potential at the time of selection.
  • the input terminal of the bit line bias circuit is charged extra, the input terminal of the bit line bias circuit is not charged.
  • the extra charge of the input terminal of the bit line bias circuit causes the bit line BL to be closed.
  • the potential of the input terminal of the bit line bias circuit and the potential of the bit line BL become a stable potential when the memory cell of data "1 '" is selected.
  • the depletion-type transistor Q50 By inserting the depletion-type transistor Q50, the potential at the input end of the bit-line bias circuit can be changed to the bit-line bias circuit when the depletion-type transistor Q50 is not inserted. Since the potential of the input terminal of the bit line and the first circuit of the bias circuit can be raised faster than that of the input terminal of the bit line, the depletion type transistor Q50 is inserted. Decreases faster than before. For example, as shown in Fig. 30, the output of the first inverter
  • Time until the bit line potential becomes stable can be shortened.
  • Destruction type truck with gate connected to Vcc between B and L
  • Fig. 31 shows the depressurization of the embodiment shown in Fig. 29.
  • the signal H which becomes 0 V at the time of the development, is supplied to the gate electrode of the derivation type transistor Q50, thereby preventing a high voltage from being applied to the bias circuit. are doing. Also, this signal! Since “is the potential of the power supply Vcc, the problem that the data reading speed is reduced due to the overcharging of the bit line described in the embodiment of FIG.
  • FIG. 32 is a modification of the embodiment shown in FIG. 29, in which the capacitances C 1 and C 2 of the circuit shown in FIG. 29 are constituted by dummy bit lines DBL 1 a and DBL 2 a It is.
  • the dummy cells D Ml la, D 21 a, D M 12 a, which are connected to these additional dummy bit lines are connected.
  • the parasitic capacitance existing in the column gates CG 1, CG 2,... on the memory cell side is compensated, and the load capacitance of the bit line and dummy bit line is reduced. They are set equal.
  • FIG. 33 is a circuit diagram showing an eleventh embodiment of the present invention, and illustrates an equalizing method in the memory device of the present invention.
  • transistors Q200 and Q201 for performing equalization between the bit line BL and the dummy bit line DBL2 are added.
  • the semiconductor memory shown in FIG. 33 for example, consider the case where both the bit line BL and the first dummy bit line ⁇ ) BL 1 and the second dummy bit line DBL 2 are equalized.
  • the path connected by the transistors Q12, Q14, Q201 and Q16, Q17, Q200 is shown in a simplified diagram as shown in FIG. 34 (A).
  • the potentials of the bit line BL, the first dummy bit line DBL1, and the second dummy bit line DBL2 are stored in the memory cell, the first dummy cell, and the second dummy cell, respectively. It changes according to the data.
  • the first, second, and third sense amplifiers detect potential changes on the bit line BL and the first and second dummy bit lines DBL1, DBL2 Then, the data stored in the memory cell is detected.
  • the current value flowing from DBL 1 to the second dummy bit line DBL 2 is equal to the current value and has a value of I 1. Also, since the current flowing from the bit line BL and the first dummy bit line DBL1 has the same value, the potential of the bit line BL when the memory cell of "0" data is selected is equal to the first current. It is equal to the potential of the dummy pit line DBL1. In other words, when detecting "0" data, when the equalization is completed, the potential of the bit line does not become lower than the potential of the first dummy bit line DBL1, so that the data detection is not performed. It doesn't get late.
  • transistors Q200 and Q201 are not connected between the bit line BL and the second dummy bit line DBL2 as shown in FIG. 34 (B).
  • the selected memory cell is writing "0" data
  • this memory cell is off and current will flow through only the second dummy cell that is on. Therefore, the current path becomes 1, and the current flows in the order of bit line B L—first dummy bit line DBL 1 ⁇ second dummy bit line DBL 2.
  • the potential of the bit line BL becomes higher than the potential of the first dummy bit line DBL1.
  • the read margin increases when the potential of the bit line BL is higher than the potential of the first dummy bit line DBL1.
  • the selected memory cell stores "1" data
  • this memory cell is on and the current path becomes 2, and the first dummy bit line DBL 1 ⁇ the second dummy bit line DBL 2—Current flows in the order of bit line BL.
  • the potential of the bit line BL becomes lower than that of the second dummy bit line.
  • the read margin increases when the potential of the bit line BL is lower than that of the second dummy bit line.
  • FIG. 34 (D) shows a case where the transistors Q17 and Q14 are not connected between the first dummy bit line DBL1 and the second dummy bit line DBL2.
  • both the pair of transistors Q12, Q14, Q201 and the pair of transistors Q16, Q17, Q200 are shown in Figs. 34 (A)-(C). It is not necessary to make contact, and it may be applied to only one of the above sets, and FIG. 34 (A) to (C) may be used in combination differently for each of the above sets.
  • FIG. 36 is a circuit diagram showing an eleventh embodiment of the present invention, and is a detailed circuit diagram for two bits of FIG. 35.
  • the first bit line 1BL, the second bit line 2BL, the first dummy bit line DBL1, the second dummy bit line DBL2, and the ⁇ Consider the case of equalization.
  • the route connected at this time is shown in a simplified diagram as shown in Fig. 37 (1).
  • the first bit line 1BL, the second bit line 2BL, the first dummy bit line DBL1, and the second dummy bit line DBL2 ⁇ Only the second dummy bit line is connected to the ON-state memory cell. On this occasion, a current path flowing from the first bit line 1BL, the second bit line 2BL, and the first dummy bit line DBL1 to the second dummy bit line is formed.
  • the relationship between the first bit line 1 BL and the second dummy bit line DBL 2 the relationship between the second bit line 2 BL and the second dummy bit line DBL 2
  • the relationship between the bit line DBL1 and the second dummy bit line DBL2 is in an electrically equal state.
  • Fig. 37 (1) is modified to make this state easier to understand, it becomes as shown in Fig. 37 (1-0).
  • the current flowing from the dummy bit line DBL 1 to the second dummy bit line is equal to each other. Therefore, the currents flowing out of the first bit line 1BL, the second bit line 2BL, and the first dummy bit line DBL1 have the same value, so that the potential of the first bit line 1BL is And the potential of the second bit line 2BL is equal to the potential of the first dummy bit line DBL1.
  • the selected memory cell connected to the first bit line 1BL and the selected memory cell connected to the second bit line 2BL are both "1".
  • the first dummy bit line DBL1 is switched to the first bit line 1BL, the second bit line 2BL, and the second dummy bit line DBL2.
  • a current path that flows to is formed.
  • the relationship between the first bit line 1BL and the dummy bit line DBL1 of ⁇ 1 the relationship between the second bit line 2BL and the first dummy bit line DBL1, and the second dummy bit
  • the relationship between the eight lines DBL 2 and the first dummy bit line DBL 1 is in an electrically equal state.
  • Fig. 37 (1) is transformed into Fig.
  • the current flowing through the first dummy bit line DBL 1 and the first dummy bit line DBL 1 and the second dummy bit line DBL 1 to the second bit line 1 BL The current flowing through the first dummy bit line DBL 1 is equal to the current flowing through the second dummy bit line DBL 2. Since the current flowing into the first bit line 1BL, the current flowing into the second bit line 2BL, and the current flowing into the second dummy bit line DBL2 have the same value, the first The potential of the bit line 1BL, the potential of the second bit line 2BL, and the potential of the first dummy bit line DBL1 are equal.
  • the selected memory cell connected to the first bit line 1BL stores "1" data
  • the selected memory cell connected to the second bit line 2BL stores "0" data
  • the memory cells to be turned on are connected to the first bit line 1BL and the second dummy bit line DBL2. Therefore, the current path flowing from the second bit line 2BL to the first bit line 1BL and the second dummy bit line and the first dummy bit line DBL1 A current path is formed that flows to line 1 BL and the second dummy bit line DBL 2.
  • the relationship between the second bit line 2BL and the first bit line 1BL and the second dummy bit line DBL2, and the first dummy bit line DBL1 and the first bit line 1BL and the second The relationship between the two dummy bit lines DBL 2 is in an electrically equal state.
  • the current flowing through the first bit line 1 BL and the second dummy bit line DBL 2 and the first dummy bit The current flowing from line DBL1 to the first bit line 1BL and the second dummy bit line DBL2 are equal. Since the current flowing into the first bit line 1BL and the current flowing into the second dummy bit line DBL2 have the same value, the potential of the first bit line 1BL and the second dummy bit line are equal.
  • the potential of line DBL2 It is equal to the potential of line DBL2. That is, the first bit line where the connected selected memory cell stores "1" data: the potential of LBL is higher than the potential of the second dummy bit line DBL2. Data detection does not slow down because it never gets high. Also, since the current flowing out of the second bit line 2BL and the current flowing out of the first dummy bit line DBL1 have the same value, the potential of the second bit line 2BL and the first The potential of the dummy bit line DBL 1 is equal to, that is, the connected selected memory cell is storing "0 'data. The potential of the second bit line 2BL is the first dummy potential. Since the potential of the bit line DBL1 does not become lower than the potential of the bit line DBL1, data detection is not delayed.
  • the selected memory cell connected to the first bit line 1BL stores "0 'data, and the selected memory cell connected to the second bit line 2BL is" 1 'The same applies to the case where data is stored. In both cases, data detection does not slow down.
  • the selected memory cell connected to the first bit line 1BL and the selected memory cell connected to the second bit line 2BL both output "0" data. Let's consider the case where it is stored. This is a form in which the path of C is omitted from Fig. 37 (1-0), and the first bit line 1BL, the second bit line 2BL, and the first dummy bit line DBL The potentials of 1 are equal. Since the potential of the first bit line 1BL and the potential of the second bit line 2BL do not become lower than the potential of the first dummy bit line DBL1, data detection is delayed. No.
  • the selected memory cell connected to the first bit line 1BL and the selected memory cell connected to the second bit line 2BL are both "1". "Consider the case where data is stored. This is a form in which the path of F is omitted from FIG. 37 (111), the first bit line 1BL, the second bit line 2BL, and the second dummy bit. The potentials on line DBL 2 are equal. Since the potential of the first bit line 1BL and the potential of the ⁇ 2 bit line 2 ⁇ L are never higher than the potential of the second dummy bit line DBL2, data detection is slow. No. Next, the selected memory cell connected to the first bit line 1BL remembers the "1" data, and the selected memory cell connected to the second bit line 2BL.
  • the potential of the second bit line 2BL in which the selected memory cell that has been touched stores "0" data is higher than the potential of the dummy bit line DBL1 of ⁇ 1. It will be higher.
  • the read margin increases when the potential of the bit line is higher than that of the first dummy bit line. 1
  • the selected memory cell connected to BL has "0" data and the second bit line 2B The same applies to the case where the selected memory cell connected to L stores "1 'data, and both increase the read margin.
  • Fig. 37 (3) The case of Fig. 37 (3) will be described below.
  • the selected memory cell connected to the first bit line 1BL and the selected memory cell connected to the second bit line 2BL both store "0" data.
  • Fig. 37 (1-0) the path of A is omitted, and the first bit line 1BL, the second bit line 2BL, and the 2 dummy bit lines DBL 2 has the same potential 1st dummy bit line
  • the selected memory cell connected to the first bit line 1BL and the transparent memory cell connected to the second bit line 2BL both store "1" data. Think about when you are. In this case, a current flows from the first dummy bit line DBL1 to the second bit line 2BL and the second dummy bit line DBL2. First bit line No current flows directly to 1BL from the first dummy bit line DBL1. As a result, the potential of the second bit line 2BL is equal to the potential of the second dummy bit line DBL2, and the potential of the first bit line 1BL is set to the second dummy bit line DBL2. It becomes lower than the potential of. Therefore, the read margin is increased for the reasons described above.
  • the selected memory cell connected to the first bit line 1BL stores "1" data
  • the selected memory cell connected to the second bit line 2BL stores data.
  • a current flows from the second dummy bit line DBL1 to the first bit line 1BL.
  • a current flows through the second dummy bit line 2BL from the dummy bit line DBL1 and the second bit line 2BL.
  • the potential of the first bit line 1BL where the connected selected memory cell stores "1" data is higher than the potential of the second dummy bit line DBL2. Lower. Therefore, the read margin is increased for the reasons described above.
  • a current flows through the second bit line 2BL and the second dummy bit line DBL2 and the first bit line 1BL.
  • the selected memory cell connected to the first bit line 1BL stores "0" data
  • the selected memory cell connected to the second bit line 2BL is "1"
  • the selected memory cell in contact with the gun stores "0" data.
  • the potential of the bit line 1BL of 1 is equal to the potential of the first dummy bit line DBL1.
  • the detection of the night is not delayed.
  • the selected memory cell connected to the first bit line 1BL and the selected memory cell connected to the second bit line 2BL both store "1" data.
  • This is a form in which the path of D is omitted from Fig. 37 (1-1), and the first bit line 1BL, the second bit line 2BL, and the second dummy bit line DBL The two potentials are equal.
  • Data detection because the frost level of bit line 1BL and the potential of second bit line 2BL do not become higher than the potential of second dummy bit line DBL2. Does not slow down.
  • the selected memory cell connected to the first bit line 1BL stores "1" data
  • the selected memory cell connected to the second bit line 2BL is "0 '
  • a current flows through the first bit line 1BL from the second 'bit line 2BL and the first dummy bit line DBL1.
  • the second dummy bit line DBL2 also receives mi ⁇ from the second bit line 2BL and the first dummy bit line DBL1. Therefore, the potential of the first bit line 1BL is equal to the potential of the second dummy bit line DBL2, and data detection does not become slow for the above-described reason.
  • the selected memory cell connected to the first bit line IBL stores "0" data and the selected memory cell connected to the second bit line 2BL is "1". "Consider the case where data is stored. In this case, a current flows through the first bit line 1BL, the second bit line 2BL, and the first dummy bit line DBL1 to the second bit line 2BL and the dummy bit of ⁇ 2. Current flows through the line DBL2. As a result, the potential of the first bit line 1BL is Becomes higher than the potential of the dummy bit line DBL1. Therefore, the read margin increases for the reasons described above.
  • Both the selected memory cell connected to the first bit line 1BL and the selected memory cell connected to the second bit line 2BL store "0" data
  • the first bit line 1 BL and the bit line 2 BL of ⁇ 2 are driven by a current flowing through the second dummy bit line DBL 2 and the first dummy bit line DBL 1 From, current does not flow directly to the dummy bit line DBL2 of ⁇ 2.
  • the potential of the first bit line IBL and the potential of the second bit line 2BL become lower than the potential of the first dummy bit line DBL1. Therefore, in this case, it works in the direction without lead margin for the reason described above.
  • the selected memory cell connected to the first bit line 1BL and the selected memory cell connected to the second bit line 2BL Consider a case where both the selected memory cells store "1" data.
  • current flows from the first dummy bit line DBL1 to the first bit line 1BL and the second bit line 2BL, while the second dummy bit line DBL2 is connected to the second dummy bit line DBL2.
  • Current does not flow directly from the dummy bit gland DBL1.
  • the potential of the first bit line 1BL and the potential of the second bit line 2BL also increase in the potential of the second dummy bit line DBL2. Therefore, in this case, it works in the direction without lead margin for the reason described above.
  • the selected memory cell connected to the first bit line 1BL stores "1 'data overnight, and the selected memory cell connected to the second bit line 2BL.
  • data is stored as “0.”
  • the current flows through the first dummy bit line DBL 1 and the second bit line 2 BL to bit line 1 BL of ⁇ 1
  • the current flows through the second dummy bit line DBL 2 only to the first dummy bit line DBL 1.
  • the connected selected memory cell stores "1" data. ⁇
  • the potential of the bit line 1 BL of 1 becomes higher than the potential of the second dummy bit line DBL 2. Therefore, for the above-mentioned reason, it works in a direction without a lead margin.
  • the selected memory cell connected to the first bit line 1BL stores "0 data” and the selected memory cell connected to the second bit line 2BL is " 1.
  • a current flows from the first bit line 1BL to the second bit line 2BL and the second dummy bit line DBL2.
  • a current flows from the first dummy bit line DBL1 to the second bit line 2BL.
  • the potential of the first bit line 1BL in which the connected selected memory cell stores "0 * data” is lower than the potential of the first dummy bit line DBL1. For the reasons described above, in this case, it works in the direction where there is no lead margin.
  • Both the selected memory cell connected to the first bit line 1BL and the selected memory cell connected to the second bit line 2BL write "0" data.
  • the first bit line 1BL and the first dummy bit line DBL1 flow through the second dummy bit line DBL2, but the second bit line 2BL to the second dummy bit line DBL2.
  • -Current does not directly flow through the bite gland DBL2.
  • the potential of the first bit line 1BL is equal to the potential of the first dummy bit line DBL1
  • the potential of the second bit line 2BL is equal to the potential of the first dummy bit DBL1. It becomes higher than the potential of. Therefore, in this case, for the above-mentioned reason, in both the first bit line 1BL and the second bit line 2BL, detection of the data is not delayed.
  • the selected memory cell connected to the first bit line 1BL and the selected memory cell connected to the second bit line 2BL both store "1" data. Think about when you are. In this case, the current flows from the first dummy bit line DBL1 to the second bit line 2BL and the second dummy bit line DBL2, while the current flows to the first bit line 1BL. No current flows directly from the first dummy bit line DBL1. As a result, the potential of the first bit line IBL does not become lower than the potential of the second dummy bit line DBL2. Therefore, the potential of the second bit line 2BL is equal to the potential of the second dummy bit line DBL2. Therefore, the read margin is increased for the reason described above, and in this case, the detection of data is not delayed for both the first bit line 1BL and the second bit line 2BL.
  • the selected memory cell connected to the first bit line 1BL ⁇ "1" stores data
  • the selected memory cell connected to the second bit line 2BL is "
  • a current flows from the second bit line 2BL to the bit line 1BL of the ⁇ 1
  • the second dummy bit line DBL2 flows from the first dummy bit line DBL1 to the second dummy bit line DBL2.
  • Electric current flows.
  • the potential of the first bit line 1BL in which the connected selected memory cell stores "1" data is equal to the potential of the second dummy bit line DBL2, Detection does not slow down.
  • a current flows from the second bit line 2BL to the first bit line 1BL, and a current flows from the first dummy bit line DBL1 to the second dummy bit line DBL2.
  • the potential of the second bit line 2BL storing the selected memory cell "0" data is equal to the potential of the first dummy bit line DBL1. Detection does not slow down.
  • bit line 1 BL of 1 stores “0” data
  • bit 2 of ⁇ 2 Selected memory cell connected to line 2 BL is 41 1 "
  • bit line DBL Equivalent to the potential of one bit line DBL1, data detection is not possible; Also, the second bit line 2BL has the first bit line
  • bit line 1 B L Power from bit line 1 B L and dummy bit line D B L 1
  • bit line 1 B L Power from bit line 1 B L and the first dummy bit line D B L 1
  • the potential of BL is equal to the potential of the second dummy bit line DBL2.
  • the selected memory cell connected to the first bit line 1BL and the selected memory cell connected to the second bit line 2BL both write "1 'data.
  • the current flows from the first dummy bit line DBL1 to the first bit line 1BL and the second dummy bit line DBL2, but to the second bit line DBL2.
  • No current flows directly from the first dummy bit line DBL 1 to the gate line 2 BL, so that the potential of the second bit line 2 BL is lower than the potential of the dummy bit line DBL 2 of ⁇ 2. Therefore, in this case, the data margin is not delayed because the read margin is increased for the above-mentioned reason, but the potential of the first bit line 1BL and the potential of the second dummy bit line DBL2 are set.
  • the second dummy bit line DBL2 supplies the second bit line 2BL.
  • no current flows directly from the first bit line 1BL to the second bit line 2BL so that the potential of the first bit line 1BL becomes the second dummy bit. It becomes higher than the potential of line DBL 2. Therefore, it works in the direction without lead margin.
  • the selected memory cell connected to the first bit line IBL "1" is storing data, and the selected memory cell connected to the second bit line 2BL is "0".
  • the current flows from the dummy bit line DBL1 of ⁇ 1 to the bit line 1BL of ⁇ 1, and the first dummy bit line DBL1 and the second dummy bit line DBL2 to the second dummy bit line DBL2.
  • bit line 2BL Current flows from bit line 2BL.
  • the potential of the second bit line 2BL in which the connected selected memory cell stores "0" data is higher than the potential of the first dummy bit line DBL1. Therefore, in this case, the detection of data is not delayed because the read margin is increased for the above-mentioned reason.
  • the potential of the first bit line 1BL in which the selected memory cell that is in contact with the gun stores "0" data is equal to the potential of the first dummy bit line DBL1, and Detection does not slow down.
  • DBL 2 has current flowing from the first bit line 1 BL and the first dummy bit line DBL 1
  • the second bit line 2 BL has the first bit line 1 BL and the first bit line 1 BL No current flows directly from the dummy bit line DBL1.
  • the potential of the # 2 bit line 2BL in which the connected selected memory cell stores "1" data becomes lower than the potential of the # 2 dummy bit line DBL2.
  • Fig. 37 The case of Fig. 37 (8) is described below.
  • the selected memory cell connected to the first bit line 1BL and the selected memory cell connected to the second bit line 2BL both output "0" data.
  • current flows through the first bit line 1 BL and the first dummy bit line DBL 1 and the second dummy bit line DBL 2, but the first bit line 1 BL At 00, when the potential goes down, a current flows from the bit line 2BL of ⁇ 2.
  • the potential of the first bit line 1BL becomes higher than the potential of the first dummy bit line DBL1. Further, since the potential of the second bit line 2BL is higher than the potential of the first bit line 1BL, the potential of the second bit line 2BL is higher than the potential of the first dummy bit line DBL1. It is higher than the potential. Therefore, in this case, the detection of data is not delayed because the read margin is increased for the reason described above.
  • Both the selected memory cell connected to the first bit line 1BL and the selected memory cell connected to the second bit line 2BL store "1" data.
  • the first dummy line 1BL and the second dummy bit line DBL2 carry current from the first dummy single bit line DBL1, but from the first bit line 1BL, When the potential rises, a current flows through the second bit line 2BL.
  • the potential of the bit line 1BL of # 1 becomes lower than the potential of the second dummy bit line DBL2.
  • the potential of the second bit line 2BL is lower than the potential of the first bit line 1BL, and therefore lower than the potential of the second dummy bit line DBL2. Therefore, in this case, the detection of data does not become slow because the read magazine goes up for the reason described above.
  • the selected memory cell connected to the first bit line 1BL is "1 'stores data" and the selected memory cell connected to the second bit line 2BL Considers the case where "0" data is stored.
  • the selected memory cell connected to the first bit line 1 BL stores "0" data
  • the selected memory cell connected to the second bit line 2 BL is "1".
  • a current flows to the second bit line 2BL and the second dummy bit line DBL2, and from the first dummy bit line DBL1, the second dummy bit Current flows through line DBL2. Therefore, the potential of the first bit line 1BL in which the connected selected memory cell stores "0" data becomes lower than the potential of the first dummy bit line DBL1.
  • Fig. 37 (9) will be described below.
  • the selected memory cell connected to the first bit line 1BL and the selected memory cell connected to the second bit line 2BL both output "0" data.
  • the current flows from the first dummy bit line DBL1 to the second dummy bit line DBL2, but the second dummy bit line DBL2 transmits the second dummy bit line DBL2.
  • Current directly to the dummy bit line DBL 2 Does not flow.
  • the potential of the first bit line 13L and the potential of the second bit line 2BL become higher than the potential of the first dummy bit line DBL1. Therefore, the detection of data is not delayed because the read margin is increased for the reasons described above.
  • the selected memory cell connected to the first bit line 1BL and the selected memory cell connected to the second bit line 2BL both store "1" data. Think about when you are. In this case, the path of D and the path of E in Fig. 37 (1-1) are omitted, and the potential of the first bit line 1BL and the potential of the second bit line 2BL are , ⁇ 2 equal to the potential of the dummy bit line DBL2, and data detection is not delayed.
  • the selected memory cell power connected to the first bit line 1BL, '"1' stores the data and the selected memory connected to the second bit line 2BL
  • a cell stores "0" data.
  • current flows from the first bit line 1BL to the second bit line 2BL and the first dummy bit line DBL1, and the second dummy bit line DBL2
  • the current flows from the dummy bit line DBL1 of
  • the potential of the first bit line 1BL in which the connected selected memory cell stores "1" data becomes higher than the potential of the second dummy bit line DBL2. For this reason In this case, it works in the direction without lead margin.
  • the selected memory cell connected to the first bit line 1BL stores "0" data and the selected memory cell connected to the second bit line 2BL.
  • "1 'data is stored.
  • current flows from the first bit line 1BL to the second bit line 2BL, and the first dummy bit line DBL From 1, current flows to the second bit line 2 BL and the second dummy bit line DBL 2.
  • the selected memory cell connected stores "0" data.
  • the potential of the first bit line 1BL is higher than the potential 20 of the dummy bit line DBL1 of ⁇ 1. Therefore, the read margin increases for the reason described above, so that the data detection does not become slow.
  • the second dummy bit line DBL 2 has the first dummy bit line DBL 1 Current flows from the As a result, the potential of the second bit line 2BL in which the connected selected memory cell stores "1" data becomes higher than the potential of the second dummy bit line DBL2. In this case, it works in the direction with no lead margin for the reason described above.
  • FIG. 37 (10) The case of FIG. 37 (10) will be described below.
  • the selected memory cell connected to the first bit line 1BL and the selected memory cell connected to the second bit line 2BL both output "0" data.
  • current flows from the first bit line 1BL to the second dummy bit line DBL2, but the current flows from the first dummy bit line DBL1 and the second bit line 2BL.
  • No current flows through the second dummy bit line DBL2.
  • the potential of the 1st: L-th bit line 1BL becomes lower than the potential of the 1st dummy bit line DBL1. Therefore, it works in the direction with no lead margin for the above-mentioned reason.
  • the potential of the second bit line 2BL is equal to the potential of the second dummy bit line DBL2, and data detection is not delayed.
  • the selected memory cell connected to the first bit line 1BL and the selected memory cell connected to the second bit line 2BL both output "1" data.
  • the first dummy line is connected to the first bit line 1BL and the second bit line 2BL.
  • Current flows from line DBL1, but current does not flow directly from first dummy bit line DBL1 to second dummy bit line DBL2.
  • current flows to first bit line 1BL.
  • the potential of the second bit line 2BL is higher than the potential of the second dummy bit line DBL 2. Therefore, the first bit line: LBL, the second bit line for the reason described above. Both 2BL work in a direction with no lead margin.
  • the selected memory cell connected to bit line 1BL of 1 stores data "1 'and the selected memory cell connected to bit line 2BL of 2 0 "data is stored.
  • current flows from the first bit line 1 BL to the second bit line 2 BL and the first dummy bit line DBL 1
  • No current flows directly through the dummy bit line DBL2 from the second bit line 2BL nor from the first dummy bit line DBL1.
  • the potential of the first bit line 1BL storing data becomes higher than the potential of the second dummy bit line DBL 2. Therefore, for the reason described above, in this case, the lead margin is used.
  • the selected memory cell connected to the first bit line 1BL stores "0" data
  • the selected memory cell connected to the second bit line 2BL is "1". "Consider the case where data is stored. In this case, current flows from the first bit line 1BL to the second bit line 2BL and the second dummy bit line DBL2, and the first dummy line—the bit line DBL1 A current flows through bit line 2BL.
  • the potential of the first bit line 1BL in which the connected selected memory cell stores "0" data is lower than the potential of the first dummy bit line DBL1. . Therefore, it works in the direction with no lead margin for the reasons described above.
  • current flows from bit line 1BL of ⁇ 1 and dummy bit line DBL1 of ⁇ 1 to second bit line 2BL, and to dummy bit line DBL2 of ⁇ 2 Current flows from bit line 1BL of Therefore, the potential of the # 2 bit line 2BL in which the connected selected memory cell stores "1" data is higher than the potential of the # 2 dummy bit line DBL2. Therefore, it works in the direction with no lead margin for the above-mentioned reason.
  • FIG. 37 (11) The case of FIG. 37 (11) will be described below.
  • the selected menu connected to the first bit line 1BL Consider a case where both the memory cell and the selected memory cell connected to the second bit line 2BL store data "".
  • the force flowing from the first bit line 1 BL and the first dummy bit line DBL 1 to the second dummy bit line DBL 2 and the first dummy bit line DBL 1 When the potential of the second bit line 2BL decreases, a current flows from the second bit line 2BL. As a result, the potential of the first bit line 1BL becomes lower than the potential of the first dummy bit line DBL1. Therefore, it works in the direction without read margin for the above-mentioned reason. Since the potential of the second bit line 2BL is higher than that of the first dummy bit line, the read margin is increased and the data detection is not delayed.
  • the selected memory cell connected to the first bit line 1BL and the selected memory cell connected to the second bit line 2BL both output "1 'data.
  • the path of E and the path of F are omitted from Fig. 37 (1-1), and the potential of the first bit line 1BL and the potential of the second The potential of the second bit line DBL2 and the potential of the second dummy bit line DBL2 are equal, and the data detection is not delayed.
  • the selected memory cell connected to the first bit line 1BL stores "1" data, and the selected memory cell connected to the second bit line 2BL is "0 ** Consider the case where data is stored.
  • the first dummy bit line DBL is connected to the first bit line 1 BL.
  • the selected memory cell connected to the first bit line 1BL stores "0" data
  • the selected memory cell connected to the second bit line 2BL is " 1 "Consider the case where data is stored.
  • FIG. 37 (12) The case of FIG. 37 (12) will be described below.
  • Both the selected memory cell connected to bit line 1BL and the selected memory cell connected to bit line 2BL store "0" data.
  • current flows from the first bit line 1BL and the second bit line 2BL to the second dummy bit line DBL2, but the first dummy bit line DBL No current flows directly from 1 to the second dummy bit line DBL 2.
  • the potential of the first bit line 1BL and the potential of the second bit line 2BL become the first dummy bit line Becomes lower than the potential of DBL1. Therefore, the first bit line 1BL and the second bit line 2BL also work in a direction having no read margin for the above-mentioned reason.
  • the selected memory cell connected to the first bit line 1BL stores "1" data
  • the selected memory cell connected to the second bit line 2BL is Consider the case where data "0" is stored.
  • current flows from the first dummy bit line DBL1 to the first bit line 1BL, and the current flows to the second dummy bit line DBL2.
  • the current flows from bit line 2BL of bit 2.
  • the potential of the first bit line 1BL where the connected selected memory cell stores "1" data is Damibi It is equal to the potential of the cut line DBL2, and the data detection is not delayed.
  • a current flows from the first dummy bit line DBL1 to the first bit line 1BL, and a current flows from the second bit line 2BL to the second dummy bit line DBL2.
  • the potential of the second bit line 2BL in which the selected selected memory cell stores "0" data is equal to the potential of the first dummy bit line DBL1, and Detection does not slow down.
  • the selected memory cell connected to the first bit line 1BL stores "0" data
  • the selected memory cell connected to the second bit line 2BL is " 1 ⁇
  • current flows from the first bit line 1BL to the second dummy bit line DBL2, and the current flows from the first dummy bit ⁇ ⁇ DBL1 to the second dummy bit line DBL1.
  • a current flows through the bit line 2BL of the second bit line, and the potential of the first bit line 1BL at which the connected selected memory cell stores data "0" is Data detection is not delayed because the potential is equal to the potential of the dummy bit line DBL 1.
  • the current flows from the first dummy bit line DBL 1 to the second bit line 2BL, and the second dummy bit Line
  • the potential of the second bit line 2BL where the connected selected memory cell stores "1" data is equal to the potential of the second dummy bit line DBL2, Detection does not slow down.
  • FIG. 37 (13) The case of FIG. 37 (13) will be described below.
  • Both the selected memory cell connected to the first bit line 1BL and the selected memory cell connected to the second bit line 2BL store "0" data. Think about what you do. In this case, the paths A and B in Fig. 37 (1-0) are omitted, and the potential of the first bit line 1BL and the potential of the second bit line 2BL are The potential of the first dummy bit line DBL1 is equal, and the detection of data is not delayed.
  • bit line 1 BL of 1 stores “1” data
  • bit 2 of ⁇ 2 Consider the case where the selected memory cell touching the line 2 BL stores "0" data. In this case, current flows from the second bit line 2BL to the first bit line 1BL, and the second bit line 2BL and the first dummy bit line to the second dummy bit line DBL2. Current power from DBL 1
  • the potential of the first bit line 1BL in which the connected selected memory cell stores "1" data is lower than the potential of the second dummy bit line DBL2. Therefore, the detection of data is not delayed because the read margin is increased for the reasons described above. Also, current flows from the second bit line 2BL to the first bit line 1BL and the second dummy bit line DBL2, and the first dummy bit line DBL1 to the second dummy bit line. The current flows through DBL 2. As a result, the potential of the second bit line 2BL that stores the connected selected memory cell "0" data becomes lower than the potential of the first dummy bit line DBL1.
  • the selected memory cell connected to the first bit line 1BL stores "0" data
  • the selected memory cell connected to the second bit line 2BL "Consider the case where data is stored. in this case, Current flows from the first bit line 1BL to the second bit line 2BL and the second dummy bit line DBL2, and the first dummy bit line DBL1 to the second dummy bit line Current flows through DBL2.
  • the potential of the first bit line 1BL in which the selected selected memory cell stores "0" data is lower than the potential of the first dummy bit line DBL1. Therefore, it works in the direction where there is no lead magazine for the reason mentioned above.
  • FIG. 37 (14) The case of FIG. 37 (14) will be described below.
  • the selected memory cell connected to the first bit line 1BL and the selected memory cell connected to the second bit line 2BL both store "0" data. Think about what you do. In this case, current flows from the first bit line 1BL and the second bit line 2BL to the second dummy bit line DBL2, and the first dummy bit line DBL Current does not flow directly from 1 to the second dummy bit line DBL2. As a result, the potential of the first bit line 1SL and the potential of the second bit line 2BL become lower than the potential of the first dummy bit line DBL1. Therefore, it works in the direction with no lead margin for the above-mentioned reason.
  • the selected memory cell connected to the first bit line 1BL and the selected memory cell connected to the second bit line 2BL both write "1" data.
  • current flows from the first dummy bit line DBL1 to the second bit line 2BL, but the first bit line 1BL and the second dummy bit line DBL2 to the first bit line. No current flows directly from the dummy bit line DBL1.
  • the potential of the first bit line 1BL is equal to the potential of the second dummy bit line DBL2, and data detection is not delayed. But the second bit line
  • the potential of 2BL is higher than the potential of the second dummy bit line DBL2. Therefore, it works in the direction without lead margin for the reasons mentioned above.
  • the selected memory cell connected to the first bit line 1BL stores "1" data
  • the selected memory cell connected to the second bit line 2BL is " 0 'Consider the case where data is stored
  • current flows from the second bit ⁇ 2 BL to the first bit line 1 BL, and the current flows to the second dummy bit line DBL 2.
  • Bi Current flows from cut line 2BL.
  • the potential of the first bit line 1BL storing the data "1” is equal to the potential of the second dummy bit line DBL2, and the potential of the second memory bit line DBL2 is "1".
  • Second bit line 2BL Data detection does not slow down, and current flows from the second bit line 2BL to the first bit line 1BL and the second dummy bit line DBL2, and the first dummy bit line DBL From 1, no current flows directly to the first bit line 1BL nor the second dummy bit line DBL 2. As a result, the connected selected memory cell stores "0" data.
  • the potential of 2BL is lower than the potential of the first dummy bit line DBL1. Therefore, it works in the direction without lead magazine for the above-mentioned reason.
  • the second bit line 2 BL has the first bit
  • the selected memory cell connected to the first bit line 1BL stores "1" data
  • the selected memory cell connected to the second bit line 2BL is "
  • a current flows from the first dummy bit line DBL1 to the first bit line 1BL and the second dummy bit ⁇ DBL2. Therefore, the potential of the first bit line 1BL where the connected selected memory cell stores "1" data is equal to the potential of the second dummy bit line DBL2, and the data detection is Not slow, and the first dummy bit line
  • the selected memory cell connected to the first bit line 1BL stores "0" data, and the selected memory cell connected to the second bit line 2BL is "1". 'Consider the case where data is stored, where the first dummy bit line DBL 1 to the second bit line
  • the equalization method shown in Fig. 37 (15) By adopting, the detection of data does not become slow even if it is "0" or "1" stored in the memory cell.
  • Both the selected memory cell connected to the first bit line 1BL and the selected memory cell connected to the second bit line 2BL are connected to the " ⁇ 0" data.
  • the path of B, C is omitted from Fig. 37 (1-0)
  • the potential of the first bit line 1BL and the second bit The potential of the data line 2BL is equal to the potential of the first dummy bit line DBL1, and the detection of the data is not delayed.
  • the selected memory cell connected to the first bit line 1BL and the selected memory cell connected to the second bit line 2BL both store "1" data. Think about what you do. In this case, the current flows from the first dummy bit line DBL1 to the second dummy bit line DBL2, while the current flows to the first bit line 1BL and the second bit line 2BL. No current flows directly from the 1 dummy bit line. As a result, the potential of the first bit line 1BL and the potential of the second bit line 2BL become lower than the potential of the second dummy bit line DBL2. Therefore, data detection is not delayed because the read margin is increased for the reasons described above.
  • the selected menu connected to the first bit line 1BL The memory cell stores "1 'data and the second bit
  • the second dummy bit line DBL2 has a second bit line
  • the first bit line 1BL has the second bit line
  • the potential of line 1BL is equal to the potential of the second dummy bit line DBL2.
  • the selected memory cell connected is “0”; ⁇ the potential of the second bit line 2BL that stores data is
  • Morisel has "0" data stored and the second bit
  • the selected memory cell connected to line 2BL is "1 '
  • the second dummy bit line DBL2 As a result, the potential of the first bit line 1BL in which the connected selected memory cell stores "0" data is equal to the potential of the first dummy bit line DBL1, and the data detection is performed. It won't be late. Also, the second dummy bit line
  • the current flows from DBL2 from the first bit line 1BL and the first dummy bit line DBL1, while the second bit line
  • FIG. 37 (17) The case of FIG. 37 (17) will be described below.
  • the selected memory cell connected to the first bit line 1BL and the selected memory cell connected to the second bit line 2BL both store "0" data. Think about when you are. In this case, the force flowing from the first bit line 1BL and the dummy bit line DBL1 of ⁇ 1 to the second dummy bit line DBL2 ⁇ When the potential of the bit line DBL1 decreases, a current flows from the second bit line 2BL. As a result, the potential of the first bit line 1BL becomes the first dummy bit line.
  • the selected memory cell connected to the first bit line 1BL and the selected memory cell connected to the second bit line 2BL both store "1" data. Think about what you do. In this case, current flows from the first dummy bit line DBL1 to the second bit line 2BL and the second dummy bit line DBL2, but the potential of the second dummy bit line DBL2 is Then, current flows through the second bit line 2BL. As a result, the potential of the second bit line 2BL becomes higher than the potential of the second dummy bit line DBL2. Therefore, it works in the direction with no lead margin for the above-mentioned reason. Since the potential of the first bit line 1BL is lower than the potential of the second dummy bit line DBL2, data detection is not delayed.
  • the selected memory cell connected to the first bit line 1 BL stores "1 'data
  • the selected memory cell connected to the second bit line 2 BL is" 0 ". 'Think about storing data.
  • a current path is formed in which the second bit line 2 BL, the first dummy bit line DBL 1-the second dummy bit line DBL 2, and the 1 bit line 1 BL flow in this order.
  • the potential of the first bit line 1BL in which the connected selected memory cell stores "1" data becomes lower than the potential of the second dummy bit line DBL2. Therefore, because the read magazine goes up for the reasons described above; data detection does not slow down.
  • the second bit line 2BL is connected to the second bit line 2BL in which the selected memory cell connected to the first dummy bit line DBL1 stores " ⁇ " data.
  • the potential is higher than the potential of the first dummy bit line DBL1. Therefore, data detection is not delayed because the read margin is increased for the reasons described above.
  • the selected memory cell connected to the first bit line 1BL stores "0" data
  • the selected memory cell connected to the second bit line 2BL is "1 'Consider storing data. In this case, the first bit line 1 BL to the second dummy bit line
  • the selected memory cell connected to one bit line 1BL and the selected memory cell connected to the second bit line 2BL both store "0" data. Think about what you do. In this case, current flows from the first bit line 1BL and the second bit line 2BL to the second dummy bit line DBL2, but from the first dummy bit line to the second dummy bit line DBL2. No current flows directly through DBL2. As a result, the potential of the first bit line IBL and the potential of the second bit line 2BL become the first dummy bit line
  • the current flows in the order of DBL1, the second bit line 2BL, the second dummy bit line DBL2, and the first bit line 1BL. For this reason, the potential of the second bit line 2BL becomes higher than the potential of the second dummy single bit line DBL2. Therefore, it works in the direction with no lead margin for the above-mentioned reason. Since the potential of the first bit line 1BL is lower than the potential of the second dummy bit line DBL2, data detection is not delayed.
  • the selected memory cell connected to the first bit line 1BL stores "1" data, and the selected memory cell connected to the second bit line 2BL is " Consider the case where 0 "data is recorded.
  • the connected selected memory cell is "0"
  • the potential of the second bit line 2BL, which stores the data is lower than the potential of the first dummy bit line DBL1. Therefore, the lead margin is increased for the above-mentioned reason, and the operation is performed in a direction having no lead margin.
  • the selected memory cell connected to the first bit line 1BL stores "0 'data
  • the selected memory cell connected to the second bit line 2BL is Consider the case where "1" data is stored, where the first bit line 1 BL to the second dummy bit line
  • the potential of the first bit line 1BL in which the connected selected memory cell stores "0" data is equal to the potential of the first dummy bit line DBL1, and Detection is not delayed.
  • the potential of the second bit line 2BL where the connected selected memory cell stores "1" data is equal to the potential of the second dummy bit line DBL2, Detection does not slow down.
  • the selected memory cell connected to the first bit line 1BL and the selected memory cell connected to the second bit line 2BL Consider a case where both selected memory cells store "0" data.
  • the second bit line 2BL and the first dummy bit line DBL1 ⁇ The current flows in the order of one bit line 1 BL and the second dummy bit line DBL 2.
  • the potential of the first bit line 1BL becomes lower than the potential of the first dummy bit line DBL1. Therefore, the lead margin is increased for the above-mentioned reason, and the operation is performed in a direction where there is no lead margin. Since the potential of the second bit line 2BL is higher than that of the first dummy bit line, data detection is not delayed.
  • Both the selected memory cell connected to the first bit line 1BL and the selected memory cell connected to the second bit line 2BL store "1" data. Think about what you do. In this case, current flows from the first dummy bit line DBL1 to the first bit line 1BL and the second bit line 2BL, but the first The current does not flow directly from the dummy bit line DBL1 of the power supply. As a result, the potential of the first bit line 1BL and the potential of the second bit line 2BL are higher than the potential of the second dummy bit line DBL2. Therefore, it works in the direction with no lead margin for the above-mentioned reason.
  • the selected menu connected to the first bit line IBL Consider the case where the memory cell stores "1" data and the selected memory cell connected to the second bit line 2BL stores "0" data.
  • a current path is formed in which the current flows in the order of the second bit line 2BL, the first dummy bit line DBL1, the first bit line 1BL, and the second dummy bit line DBL2.
  • the potential of the first bit line 1BL in which the connected selected memory cell stores "1" data is higher than the potential of the second dummy bit line DBL2. Therefore, it works in the direction where there is no lead magazine for the reason mentioned above.
  • the potential of the second bit line 2BL in which the connected selected memory cell stores "0" data is higher than the potential of the first dummy bit line DBL1. Therefore, since the read margin is increased for the above-mentioned reason, data detection is not delayed.
  • the potential of the first bit line 1BL where the connected selected memory cell stores "0" data is changed to the first voltage. Equal to the potential of the low bit line DBL1, data detection is not delayed.
  • the potential of the second bit line 2BL where the connected selected memory cell stores "1" data is equal to the potential of the dummy bit line DBL2 of ⁇ 2, Detection does not slow down.
  • FIG. 37 (20) The case of FIG. 37 (20) will be described below.
  • Both the selected memory cell connected to the first bit line 1BL and the selected memory cell connected to the second bit line 2BL write "0" data.
  • the ON state memory cell is connected only to the second dummy bit line DBL2, so that the first bit line 1BL, the second bit line 2BL, the first The current flows in the order of the dummy bit line DBL 1 and the second dummy bit line DBL 2. Therefore, the potential of the first bit line 1BL and the potential of the second bit line 2BL are higher than the potential of the first dummy bit line DBL1. Therefore, data detection does not become slow because the lead margin is raised for the reasons described above.
  • the selected memory cell connected to the first bit line 1BL and the selected memory cell connected to the second bit line 2BL both store "1" data. do it Think about where you are. In this case, the current flows from the first dummy bit line DBL1 to the second bit line 2BL and the second dummy bit line D3 ⁇ 4L2, while the current flows from the second bit line 2BL. As the potential rises, a current flows through the first bit line 1BL.
  • the potential of the second bit line 2BL becomes lower than the potential of the second dummy bit line DBL2.
  • the first bit line 1BL is connected to the second bit line
  • the potential of the first bit line 1BL is lower than the potential of the second dummy bit line DBL2.
  • the selected memory cell connected to the first bit line 1BL ⁇ "1' is storing data
  • the selected memory cell connected to the second bit line 2BL is "0 'Consider the case where data is stored.
  • the potential of the first bit line 1BL where the connected selected memory cell stores "1" data is equal to the potential of the second dummy bit line DBL2, Data detection does not slow down.
  • the selected memory cell connected to the first bit line 1BL stores data
  • the selected memory cell connected to the second bit line 2BL is "1".
  • current flows from the first bit line 1BL to the second bit line 2BL, and the first dummy bit line DBL1 to the second bit line 2BL and the second dummy bit line. Current flows through line DBL2.
  • FIG. 37 (21) The case of FIG. 37 (21) will be described below.
  • the selected memory cell connected to the first bit line 1BL and the selected memory cell connected to the second bit line 2BL both store "0" data. Think about what you do. In this case, the ON memory cells are connected to the second dummy bit line.
  • the selected memory cell connected to the first bit line 1BL and the selected memory cell connected to the second bit line 2BL both store "1" data. Think about what you do. In this case, only the dummy bit line DBL1 of ⁇ 1 is connected to the memory cell in the OFF state, and thus the first dummy bit line is connected.
  • DBL 1, 2nd bit line 2 BL, 1st bit line A current path is formed in which current flows in the order of 1BL and the second dummy bit line DBL2.
  • the potential of the first bit line 1BL and the potential of the second bit line 2BL are both higher than the potential of the second dummy bit line DBL2. Therefore, it works in the direction with no lead margin for the above-mentioned reason.
  • the selected memory cell connected to the first bit line 1BL stores "1 'data, and the selected memory cell connected to the second bit line 2BL is"
  • the first dummy bit line DBL 1 the second bit line 2BL, the first bit line 1BL, the second dummy bit A current path is formed in which the current flows in the order of line DBL 2. Therefore, the potential of the first bit line 1BL in which the selected memory cell that has been touched stores data "1" is It becomes higher than the potential of the second dummy bit line DBL 2.
  • the ⁇ 2 bit line 2BL is the first dummy bit line DBL 1 2nd bit line 2 BL where the selected memory cell connected to is storing "0" data Is lower than the potential of the first dummy bit line DBL 1. Therefore, the first bit line 1BL is connected to the first bit line 1BL in the direction having no lead margin for the reason described above.
  • the selected method Consider a case where a memory cell stores "0" data and a selected memory cell connected to the second bit line 2BL stores "1" data. In this case, current flows from the first bit line 1BL to the second bit line 2BL and the second dummy bit line DBL2, and the current flows from the first dummy bit line DBL1 to the second bit line DBL1. Current flows through line 2 BL.
  • the potential of the first bit line 1BL in which the connected selected memory cell stores data is lower than the potential of the first dummy bit line DBL1. . Therefore, it works in the direction with no lead margin for the above-mentioned reason.
  • the potential of the second bit line 2BL where the connected selected memory cell stores "1 * data" is higher than the potential of the second dummy bit line DBL2.
  • FIG. 37 (22) The case of FIG. 37 (22) will be described below.
  • the selected memory cell connected to the first bit line 1BL and the selected memory cell connected to the second bit line 2BL both store "0" data.
  • current flows from the first bit line 1BL and the first dummy bit line DBL1 to the second dummy bit line DBL2, but the potential drops to the first bit line 1BL.
  • a current flows from the second bit line 2BL.
  • the potential of the bit line 1BL of ⁇ 1 becomes higher than the potential of the dummy bit line DBL1 of ⁇ , 1.
  • current does not directly flow through the dummy bit line DBL2 of the ⁇ 2 bit line 2BL of the ⁇ 2. Therefore, the potential of the second bit line 2BL becomes higher than the potential of the first dummy bit line DBL1. Therefore, since the read margin is increased for the reason described above, the data detection is not delayed for both the first bit line 1BL and the second bit line 2BL.
  • the selected memory cell connected to the first bit line 1BL and the selected memory cell connected to the second bit line 2BL both output "1 * data".
  • the off-state memory cell is connected to the first dummy bit line.
  • the current flows in the order of DBL 1, the second dummy bit line DBL 2, the first bit line 1BL, and the second bit line 2BL.
  • the potential of the first bit line 1BL and the potential of the second bit line 2BL are lower than the potential of the second dummy bit line DBL2. Therefore, the first bit line 1BL is also connected to the first bit line because the read margin is increased for the reason described above. Data detection does not become slow for the cut line 2BL.
  • the selected memory cell connected to the first bit line 1BL stores "1" data
  • the selected memory cell connected to the second bit line 2BL is " 0 ⁇
  • the current flows from the second bit line 2BL to the first bit line 1BL, and the first dummy line to the second dummy bit line DBL2.
  • a current flows from the dummy bit line DBL 1.
  • the connected selected memory cell is "1 *
  • the potential of the first bit line 1BL storing data is It is equal to the potential of the dummy bit line DBL2, and the data detection is not delayed.
  • the selected memory cell connected to the first bit line 1BL stores "0" data
  • the selected memory cell connected to the second bit line 2BL is "1". "Consider the case where data is stored. In this case, current flows from bit line 1 BL of the first to second bit line 2 BL and the second dummy bit line DBL 2, and the first dummy line A current flows through the bit line DBL 1 and the second dummy bit line DBL 2.
  • the potential of the first bit line 1BL at which the selected memory cell connected is storing "0" data is lower than the potential of the first dummy bit line DBL1. Become. Therefore, it works in the direction without lead margin for the reasons mentioned above.
  • the selected memory cell connected to the first bit line 1BL and the selected memory cell connected to the second bit line 2BL both output "0" data.
  • current flows from the first bit line 1BL to the second dummy bit line DBL2, but the second bit line 2BL and the first dummy bit line DBL1 No current flows directly through the dummy bit line DBL2.
  • the potential of the first bit line 1BL becomes lower than the potential of the first dummy bit line DBL1. 40 — Therefore, it works in the direction without lead margin for the reasons mentioned above.
  • the ⁇ ! Position of the second bit line 2BL is equal to the potential of the first dummy bit line DBL1, and data detection is not delayed.
  • Both the selected memory cell connected to the first bit line 1BL and the selected memory cell connected to the second bit line 2BL write "1" data.
  • current flows from the first dummy bit line DBL1 to the first bit line 1BL, but the first bit line 1BL flows to the second bit line 2BL and the second dummy bit line DBL2.
  • No current flows directly from the dummy bit line DBL1.
  • the potential of the first bit line 1BL becomes higher than the potential of the second dummy bit line DBL2. Therefore, it works in the direction with no lead margin for the above-mentioned reason.
  • the potential of the second bit line 2BL is equal to the potential of the second dummy bit line DBL2, and data detection is not delayed.
  • the selected memory cell connected to bit line 1 BL of 1 stores "1 'data, and the selected memory cell connected to bit line 2 BL of 2 'Think about storing data.
  • current flows from the second bit line 2BL and the first dummy bit line DBL1 to the ⁇ 1 bit line 1BL, and ⁇ 2 to the second dummy bit line DBL2.
  • Bit line 2 BL and the first No current flows directly from the dummy bit line DBL 1 line.
  • the potential of the first bit line 1BL where the connected selected memory cell stores "1" data is higher than the potential of the second dummy bit line DBL2. . Therefore, it works in the direction with no lead margin for the above-mentioned reason.
  • the potential of the second bit line 2BL in which the connected selected memory cell is writing "0" data is equal to the potential of the first dummy bit line DBL1, and In this case, data detection is not slow.
  • the selected memory cell connected to bit line 1 BL has data “0”, and the selected memory cell connected to bit line 2 BL is "1,
  • the current flows through the bit line 1 BL of the first bit, the second bit line 2 BL and the second dummy bit line DBL 2, and the current flows from the first dummy bit line DBL 1.
  • No current flows through the second bit line 2BL and the second dummy bit line DBL2.
  • the potential of the first selected bit line 1BL storing the data is "0-lower than the potential of the first dummy single bit line DBL1". Therefore, the second bit line 2BL and the second dummy bit line DBL 2
  • the current flows from the first bit line 1BL.
  • the potential of the second bit line 2BL in which the connected selected memory cell stores "1" data is equal to the potential of the second dummy bit line DBL2, In this case, data detection does not slow down.
  • the first bit line 1BL is equalized with the second bit line 2BL, the first dummy bit line DBL1, and the second dummy bit line DBL2.
  • the second bit line 2BL is equalized with the first bit line 1BL, the first dummy bit line, the second dummy bit line, and the first dummy bit line DBL 1 is equalized.
  • the first and second bit lines 1BL, 2BL and the second dummy bit line DBL2 are equalized, and the ⁇ 2 dummy bit line DBL2 is equalized to the first and second bit lines 1BL. , 2BL and the first dummy bit line DBL1.
  • the equalization methods are (1), (2) ), (6), (15), and (16) are desirable. As in each of these cases, even if the number of paths for equalizing is reduced, the same margin as in the case of FIG. 37 (1) can be secured. This is also effective when the pattern occupation area is limited and it is desired to reduce the number of transistors for equalizing. Other equalizing methods are conceivable, but the operating principle is the same.
  • the mask programmable ROM is designed to write information using a mask during the wafer manufacturing process.
  • this mask programmable ROM is a memory cell They are classified into NOR type and NAND type according to the circuit configuration of the array.
  • the NOR type is suitable for high-speed operation, but has the disadvantage of increasing the chip size.
  • the NAND type has the advantage of requiring a relatively small chip size, and as the memory capacity increases to the megabit level, it is necessary to reduce the chip size in terms of yield and cost. And the adoption of NAND type is increasing.
  • the planar pattern on the chip is shown in Fig. 38 and the circuit is shown in Fig. 39.
  • one bit line BL is provided in common between the two transistor rows, and the NAND bundle (transistors T, to ⁇ ) of each transistor row is selected.
  • transistors one enhancement-type ( ⁇ -type) transistor ⁇ — and one decimation-type (D-type) transistor ⁇ justify'are connected in series, and two in each NAND bundle.
  • the selection transistors of each NAND bundle in the transistor rows on both sides of the bit line BL are connected to the corresponding transistor operating characteristics.
  • E type and D type above Therefore, when a certain memory cell is selected and its data is read, the two NAND selection transistors in the NAND bundle to which this storage cell belongs are included.
  • Vcc power supply potential
  • the lead lines WL ... corresponding to the non-selected ones of the memory cell transistors T ⁇ to T are set to the power supply potential Vcc
  • the selected memory cell transistor is set.
  • the lead line WL of the gate electrode is set to the ground potential. Then, data corresponding to the ON or OFF state of the selected cell transistor (for example, T,) of the selected bundle appears on the bit line BL.
  • the memory cell transistor is made of a D-type or E-type transistor corresponding to the stored information "0" or "1"
  • the non-selection in which the frost source potential Vcc is applied to the gate is performed. All of the selected cell transistors are turned on ⁇ , and the ground potential is applied to the gate. If the selected cell transistor is E-type, it turns off, and if it is D-type, it turns on. And the data is read out.
  • the NAND bunch in the adjacent transistor row corresponding to the selected NAND bunch is the NAND bunch because the E-type transistors in the two NAND selection transistor rows are turned off. Data will not be read from bit line to bit line BL.
  • the number of bit lines can be reduced, and the bit line wiring width can be reduced.
  • the chip size in the direction can be reduced. like this
  • semiconductor devices can operate at low power supply voltage.
  • V IN the potential of V IN
  • VE2 the potential of VR2 in a dummy cell may be equal to the potential when one D-type memory cell is in the memory bundle, which is the highest potential among the "0" levels of the main unit. I like it.
  • the 12th embodiment of the present invention shown in FIG. 40 is based on the above circumstances, and aims to make the circuit configuration of FIG. 1 applicable to a NAND type mask ROM. It is configured as
  • dammy senorenando bundles DMB 1 to n and DMB n + 1 to n + n are used.
  • the dummy cell bundle DMB 1 is connected to a common dummy bit line and connected to the reference column gate RG 1.
  • the dummy cell NAND bundle DMB n is connected to a common dummy cell bit line and connected to a reference column gate RG n.
  • the opposite sides of the reference scalar gates RG1 to RGn are connected in common and connected to a load transistor L2 to generate a reference potential VR1.
  • the dummy cell bundles DMB l to n are configured as shown in FIG.
  • All the dummy cells in each dummy cell bundle are E-shaped.
  • the dummy cell bundles 1 to n are equivalent to the body NAND when the selected memory cell is an E-type transistor.
  • the gun contact with the word lines WL S and WL s ' is the same as in the conventional Fig. 39. It is similar.
  • FIG. 43 shows a decoder for selecting the lead lines WL1 to WL8 in the case of n-8
  • FIG. 45 shows an embodiment of the reference decoder 15. ⁇
  • the circuit shown in Fig. 43 is a NAND circuit, and eight circuits are provided corresponding to word lines WL1 to WL8.
  • P, Q, A input to R are made different in pairs to each word line address input A Q to A 2 in combination or Rannahli, only a single word line Selected to "0" level. The other seven word lines are set to the unselected "1" level.
  • FIG. 45 shows an example of the reference decoder. This circuit consists of a NAND circuit and an inverter. By the A Q to A 2 as shown in FIG. 46 union Waseta dress input, only one solicit file Reference force Ra ⁇ Geichito is adapted to O emissions is selected.
  • RG 1 is selected when WL 1 is selected, and RG 8 is selected when WL 8 is selected.
  • Each A is to be selected.
  • D M B n + n is configured as shown in FIG.
  • Each Damier cell bundle contains only one D-type transistor.
  • the remaining Damier cell transistors are E-shaped. That is, in the dummy cell NAND DMB n + 1, only the memory cells connected to the lead line WL1 are D-type, and in the dummy cell NAND DMB n + 2, the memory cell connected to the node WL2 is connected. Only the dummy memory cell shown is of D type, and similarly, in the dummy cell NAND bundle DMB n + n, only the memory cells connected to the word line WL n are of D type. As is apparent from FIG.
  • the dummy cell-and-nand bundle DMB n + 1 is connected to the common dummy bit line and connected to the reference column gate R Gn + 1.
  • the dummy cell bundle DMB n + n is connected to a common dummy bit line and connected to a reference column gate RG n + n.
  • the opposite sides of the reference column gates RGn + 1 to RGn + n are connected in common to create a reference potential VR2.
  • RGn + 1 is selected to be turned on by the reference decoder, and connected to WL1 of the dummy cell NAND bundle n + 1.
  • the reference potential VR2 is created from the D-shaped dummy cell.
  • word line WL n is selected.
  • the reference column gate RG n + n selected by the reference decoder and the reference potential from the D-type dummy cell of the Dummy NAND bundle DMB n + n that is in contact with the word line WL n VK2 is made.
  • a dummy cell can be formed in the memory cell array, and the number of D-type memory cells in the dummy cell bundle can be only one.
  • the dummy cell is also controlled by the lead line WL, so that the potential of VR2 does not become lower than the potential of the “0” level of V IN.
  • a semiconductor memory with a wide power supply margin, high speed, and high power supply noise can be provided even in a NAND type mask ROM.
  • Fig. 48 shows the general configuration of, for example, a nonvolatile semiconductor memory (hereafter referred to as EP ROM) that can rewrite data
  • 21 is a row address buffer circuit
  • 22 is a row decoder circuit
  • 23 Is the memory cell array
  • 24 is the column address ⁇ Buffer circuit
  • 25 is the column decoder
  • 26 is the column gate transistor
  • 27 is the address change detection (ATD) Circuit
  • 28 is a sense / amplifier circuit
  • 29 is an output buffer circuit
  • 30 is a redundant circuit and a spare data circuit
  • 31 is a spare memory cell array.
  • the word line WLC! Is provided by the row decoder 22, which can input row address signals AO to Ai from outside. ⁇ W Lm is selected, and an external column address input signal B0 ⁇ Bj is applied.
  • One of B L n is selected.
  • the memory cell located at the intersection of the selected head line and bit line is selected.
  • the data in this memory cell is detected and amplified by a sense amplifier, and output to the outside of the chip through an output buffer circuit.
  • the sense amplifier in FIG. 48 The amplifier circuit 28 has the configuration shown in FIGS. 1 and 2, and uses the output signal ⁇ of the ATD circuit 27 for detecting a change in the address, thereby detecting the bit line impedance. Collize and precharge operations are performed.
  • FIG. 50 is a circuit diagram of the redundant circuit 30.
  • 51 to 60 are enhancement type MOS transistors
  • 61 is a power supply terminal
  • 62 to 64 81 are inverters
  • 65 to 66 are NAND circuits
  • 70 to 72 are fuses.
  • one of the pre - Wa word line selection of Wa word line by the row decoder is the £ simultaneously commonly used selection or because Can be
  • the signal SPE becomes logic "0" by the signal (EWS) that detects the establishment of the spare decoder. By setting the signal SPE to logic "0", all word lines are deselected. At this time, spare word line
  • RWL spare memory cell
  • a change in an externally input address signal is transmitted via an address buffer circuit 21 ⁇ redundancy circuit and a spare decoder circuit 30, and a change in a spare memory cell is performed. The cell is selected.
  • this change in the address signal is also transmitted from the address buffer circuit 21 to the row decoder 22.
  • the row decoder 22 is controlled by the signal SPE from the redundant circuit and the spare decoder circuit 30.
  • the address buffer circuit 21 and the redundant circuit and the spare decoder circuit 30 the address buffer circuit 21 and the row decoder The drive signal of the lead line via the two circuits of 22 is also output. That is, the signal from the redundant circuit and the spare decoder circuit 30
  • the row line is selected by the row decoder 22 and the logic line is at logic "1". During this time, the code line containing the defective memory cell is also selected, so the defective memory cell is also selected.
  • a defective memory cell related to the word line including the defective memory cell is also replaced with a spare memory cell.
  • EPR0M shown in Fig. 1 electrons are injected into the floating gate of the memory cell because data is not written to the good memory cell of the word line that contains the defective memory cell. It has not been. Electrons are injected into the floating gate of the spare memory cell connected to the spare mode line, and the spare mode line contains the defective memory cell masked by the spare mode line. If electrons were not injected into the connected memory cells, the speed of reading data from the selected spare memory cell was reduced.
  • the bit line BL has a spare memory cell with electrons injected into the selected floating gate and a memory cell with no electrons injected into the floating gate. M m is also connected. This memory cell
  • a word line WL including a memory cell having a malfunction is connected to the Mm gate, and this word line WL is temporarily selected as described above.
  • This word line WL was found to be selected for 3 ns. Therefore, this memory cell Mm is on for 3 ns.
  • bit line BL is discharged by the memory cell Mm.
  • the output A of the first sense amplifier in FIG. 2 changes to the logic "1" level despite the fact that the spare memory cell that has been stored for 4 10 "has been selected.
  • the sense amplifier of ⁇ ⁇ ⁇ 3 outputs a logic “0” level output signal D corresponding to the memory cell data of “1” data. After 3 nsec, the discharge of the bit line BL by the memory cell M m0 stops, and the potential of the bit line L is charged to the same potential as the first dummy bit line.
  • the P-channel transistors SI and S2 are turned off.
  • the potential of the node N2 is almost equal to the voltage of the N-channel transistor, the potential of the node N2 connected between the Vss and the P-channel transistor S1 by the N-channel transistor is changed.
  • the discharge speed is slow, and the output signal A of the first sense amplifier changes from logic "1" to logic "0" after, for example, 2 nsec.
  • the detection speed of "0" data was delayed by about 20 ns.
  • the purpose of this embodiment is to provide a semiconductor memory that can operate at high speed even when a spare memory cell is selected due to the above circumstances.
  • Fig. 49 shows the conventional address buffer circuit 21
  • ATD circuit 27 is shown.
  • a i is an address input
  • CE is an operating state of an integrated circuit chip generated by a chip enable buffer circuit (not shown) in response to an external chip enable signal (or chip select signal).
  • Vcc is the power supply potential
  • V ss is the ground potential.
  • a i input and signal ⁇ is input to a two-input gate NR 1 in the ⁇ ⁇ ⁇ dress buffer circuit, and a three-stage inverter I 1 to I 3 is connected to the output side of the noise NR 1.
  • a three-stage inverter II 'to I3' is connected to the output side of the inverter I1.
  • the output Ai of the inverter I3 is input to the inverter I4, and a V potential is applied to the gate on the output side of the inverter I4.
  • Two-stage inverters I5 and 16 are connected via a transfer gate TG1 in which an N-channel transistor and a P-channel transistor whose gate is supplied with a Vss potential are connected in parallel. Have been.
  • the output node of the transfer gate TG1 is connected to the capacitance CP1 and the capacitance CN1. capacity
  • CP1 is a P-channel transistor with the source ⁇ drain supplied with the Vee potential, and the gate is connected to the output node of TG1.
  • the capacitance C N1 is an N-channel transistor whose drain source is supplied with the V ss potential, and the gate is connected to the output node of TG1.
  • the P-channel transistor P1 is connected between the output node of TG1 and the same potential as Vc, and the output Ai of the inverter I3 is input to the gate of the transistor P1. Have been.
  • inverter I6 is Vss lightning source Connected to the gate of an N-channel transistor Nl connected to the N-channel transistor, and the drain of this N-channel transistor 'N1' is connected to the gate of the N-channel transistor connected to the output of the inverter 1 2 '.
  • the source of transistor N2 is connected 0
  • the output A i of the inverter I 3 ′ is input to the inverter 14 ′, and the output side of the inverter 14 ′ is connected to an N-channel transistor whose gate is supplied with the Vcc potential.
  • a two-stage inverter I 5 ′, I 6 ′ is connected via a transfer gate TG 1 ′ in which a P-channel transistor with a V ss potential applied to the node is connected in parallel.
  • Capacitors CP 1 ′ and CN 1 ′ are connected to the output node of gate TG 1 ′.
  • Capacitor CP 1 ′ is composed of a P-channel transistor with the source and drain supplied with Vcc potential, and the gate is connected to the output node of TG 1 ′.
  • inverter I 6 ′ is connected to the gate of N-channel transistor N 1 ′ whose source is connected to the Vss potential, and the drain of this N-channel transistor N 1 ′ is connected to the gate. Is connected to the output of inverter I2.
  • the source of transistor N2 ' is connected.
  • the drains of the N-channel transistor N2 'and the N-channel transistor N2 are connected to each other, and the input terminal of the inverter I8 is connected to this connection point (node ND1).
  • the drain of the P-channel transistor I7 whose source is connected to Vcc and the signal CE is input to the gate, is connected.
  • the output signal ATD of this NAND circuit is shaped and amplified by four inverters shown in Fig. 49 (b), and its output signal ⁇ is the output of the precharge transistor and the equalize transistor of the sense circuit. Entered in the gate.
  • FIG. 51 shows a thirteenth embodiment of the present invention. (Fig. 49) Shown in a).
  • the difference from the configuration of the conventional circuit is that an N-channel transistor in which the Vcc potential is applied to the gate on the output side of the inverter I4 and a P-channel transistor in which the Vss potential is applied to the gate.
  • a transfer gate TG2 connected in parallel, an N-channel transistor with a signal RDD input to the gate, and a P-channel transistor with a signal RDD input to the gate connected in parallel It is powerfully connected to the transfer gate TG3 and is connected in parallel.
  • TG 2 ′ and TG 3 ′ corresponding to the transfer gate TG 3 are connected in parallel to the output of the inverter I ′ 4.
  • FIG. 52 shows a redundant circuit for outputting signals RDD and RDD, and the same components as those in FIG. 50 are denoted by the same reference numerals.
  • the output signal of the inverter 62 is received by the inverter InA, the output signal is RDD, and the RDD is inverted.
  • node A A When the spare memory cell is not used, the node A A is connected to the power supply V ss by the fuse 70 and is in a logic state. Therefore, node BB becomes logic "1", node C C becomes logic "0”, signal RDD becomes logic "1", and signal RDD becomes "0".
  • transfer gates TG3 and TG3 'in FIG. 51 become conductive.
  • the pulse width of the signal ⁇ that determines the equalizing time is determined by the delay circuit T. Therefore, the pulse width when no spare memory cell is used is the same as the pulse width of the conventional circuit.
  • the transfer gates TG3 and TG3 'in FIG. 51 are turned off, and the delay time T becomes longer than when no spare memory cell is used.
  • the time for precharging and equalizing the bit line BL and the dummy bit lines DBL 1 and DBL 2 is extended by 3 nsec.
  • the row line to which the defective memory cell is connected becomes logic "1”, and the precharge and equalization are continued for 3 nsec, which is made logic "0" by the signal SPE. Therefore, the malfunction does not occur at the end of equalization as described above.
  • Fig. 53 shows the improvement of the second and third inverters of the four inverters that form the equalized pulse signal ⁇ by receiving the signal ATD of Fig. 49 (b). .
  • the conduction resistance between the source of Tr 14 and the power supply Vce of the P-channel transistor Tr 15 of IN 3 is small and the conduction resistance of P-channel transistor Tr 15 is small.
  • a P-channel type transistor Tr16 is connected in parallel.
  • the signal RDD is input to the gate of the N-channel transistor Tr13, and the P-channel transistor is
  • the signal RDD is input to the gate of Tr16.
  • the gate of the N-channel transistor Tr12 is connected to the output of the inverter IN1 of the first stage, and the gate of the P-channel transistor Tr15 is connected to the inverter IN1. Connected to output of 2.
  • the operation of the above circuit will be described.
  • the signal RDD has the logic “CT” and the signal RDD has the logic “1.” Therefore, the transistors Tr 13 and Tr 16 are off. I do.
  • the discharging speed is determined by the transistor Tr 1 having the logic “1” when the signal RDD not using the spare memory cell is used.
  • the output speed of inverter 2 is slower than the output of inverter IN 2 when transistor 3 is on, compared to discharging the output of IN 2 with transistors Trl 2 and Trl 3.
  • transistor Tr 14 transistor
  • Transistors Trll, Tr12, Tr1 so that the sum of the charging speed of the output of IN3 is 3 ns later when using the spare memory cell than when not using it. 3, the conduction resistance of Tr14, ⁇ r15, 1r16 may be set.
  • the pulse width ⁇ can be made longer when the spare memory cell is used than when it is not used, and no malfunction occurs.
  • the pulse width of the pulse signal 0 was changed when the spare memory cell was used and when it was not used.This is not limited to the pulse signal 0. Is also possible. That is, when the spare memory cell is used, each pulse width can be arbitrarily determined so that the pulse width of each timing pulse becomes optimal. Therefore, even when the spare memory cell is used, the spare memory is used.
  • the readout speed can be increased because the timing pulse is set optimally according to the signal path of the recell selection.
  • the first and second two types of dummy cells are provided according to the storage state of the memory cell, and the memory state of the memory cell and the memory state of the dummy cell are stored. Since the stored data of the memory cell is detected by comparing the data, the number of required memory cells can be reduced, and a highly integrated memory device can be provided.
  • the leak means When the leak means is provided, the potential relationship between the bit line and the dummy bit line is optimized, the sensing operation is sped up, and the margin is expanded.
  • the equalizing means When the equalizing means is provided, the potential of the bit line and the dummy bit line can be equalized, and the operation can be stabilized.
  • the precharge means When the precharge means is provided, it is possible to prevent a potential change of the bit line and the dummy bit line due to a change of the equalize signal at the end of the equalize, thereby preventing a malfunction.
  • Second bit line output during program verify read By setting the input voltage higher than during normal reading and using a dedicated sense amplifier, the amount of electrons injected into the memory cell during writing can be increased, and the voltage margin can be expanded.
  • the output of the sense amplifier of ⁇ 2 becomes “0” and “0”.
  • the intermediate potential of 1 is reached more quickly, and the data detection speed is improved.
  • a voltage reduction circuit that outputs a voltage lower than the frost source voltage by a predetermined value, and a floating circuit in which the drain is connected to the drain of the first dummy cell and the gate is connected to the output of the voltage reduction circuit.
  • the operation can be further accelerated by providing the dummy cell of No. 3 which is equivalent to a memory cell into which electrons are not injected into the free gate.
  • the memory cells are composed of non-volatile memory cells that store data whether the MOS transistors are of the depletion type or the enhancement type, and the non-volatile semiconductor cells are composed of dummy cell arrays of NAND-bundle transistors.
  • a memory device can be obtained.
  • a spare memory cell is added to the memory cell array, If there is a cell, the equalizing time for equalizing the bit line and dummy bit line is set to be longer than usual, so that the row line that is malfunctioning can be surely deselected and malfunctions can be prevented. The likelihood of occurrence is reduced.

Description

明 钿 半 導 体 メ モ リ 装 置 技 術 分 野
本発明は、 半導体メモリ装置に関するものである。
5 従来のデータ読出し速度をより速めるようにした半導 体メモリ装置について、 第 54図を参照して説明する。 これは同一構成の二つのメモリセルアレイを備え、 一対 のセルを同時に動作させて読み出すものであり、 浮遊ゲ 一ト型 MO S F E Tをメモリセルとしてマ ト リ クス状に
10 配置した E P R OMである。 浮遊ゲー ト型 MO S F E T 力、ら成るメモリセル T i l , T 1 2, '··, T m n及びメ モリセル T T 1 1 , T T 1 2, .··, T T m nは、 二進デ 一夕のいずれか一方を記憶するものであり、 1 ビッ ト分 のデータを記億するのに、 例えばメモリセル T 1 1 と
15 T T 1 1、 T 1 2と T T 1 2というように二つのメモリ セルを 1組として用いている。
このそれぞれの同一行に属するメモリセルのゲー トは
S ヮ一ド線 W L 1 , WL 2, ···, W L mに接続され、 各列 に厲するメモリセルの ドレイ ンはビッ ト線 B L 1 , τ 20 B L 2 , '··, B L n又はビッ ト線 B B L l , B B L 2 ,
·'·, B B L nに接続されている。 そしてそれぞれのメモ リセルの選択は列デコーダ 4及び行デコーダ 5によって 行われる。 列デコーダ 4は、 カラムゲー ト トランジスタ C G I, C G 2, ···, C G n及びカラムゲー ト トランジ スタ C C G 1, C C G 2, ·'·, C C G nを選択的に駆動 することにより ビッ ト線を選択する。
トラ ンジスタ Q 2及び Q4はこれらのビッ ト線 B L及 び B B Lをそれぞれ充電するもので、 トランジスタ Q 3 及び Q 6はビッ ト線 B Lおよび B B Lを接続することで 等電位にするものであり （以下ィコライズと称する） 、 いずれもパルス信号 0が論理 "1" のときに動作する。 トランジスタ Q 1及び Q 5は、 トランジスタ Q 2及び Q 4によって充電されたビッ ト線 B L又はビッ ト線
B B Lの電位が、 リーク電流等によって低下しないよう に捕償するべく所定の電流を流して充電するものである。
トランジスタ Q 7, Q 8 , Q 9及び Q 1 0は、 メモリ セルの ドレイ ン電圧の上昇を抑えて一定のレベル以上に ならないようにして、 メモリセルの信頼性を上げるため のものである。
またセンスアンプ 10は、 それぞれ電圧 V IN1 , VIN2 として与えられるビッ ト線 B Lおよびビッ ト線 B B Lの電位の変化を比較することによってメモリセル に記憶されたデータを検出し、 信号 Dとして図示されて いない外部機器に出力するものである。
このような構成を有したメモリ装置において、 メモリ セルに記坻されたデータをセンスアンプ 1 0が読み出す 動作について説明する。
メモリセルにおけるデータの記憶は、 浮遊ゲー トに電 子が注入されているか否かによって行われる。 浮遊ゲー トに電子が注入されている ものはゲー トに論理 " 1 " レ ベルの信号が与えられてもオフ状態を維持し、 注入され ていないものはオン状態となる。 そして一組のメモリセ ルは、 例えば一方のメモリセル T 1 1の浮遊ゲー トに電 子が注入されていれば他方のメモリセル T T 1 1には電 子が注入されていないという互いに反対状態になつてい る関係にある。
行デコーダ 5によって例えばヮー ド線 WL 1が所定の 電位になり、 列デコーダ 4によってカラムゲー ト トラン ジス夕 C G 1及びカラムゲー ト トラ ンジスタ C C G 1が 導通状態になり、 一組の例えばメモリセル T 1 1及び T T 1 1が選択される。
このようにして選択されたメモリセル T 1 1及び T T 1 1に記億されているデータを、 センスアンプ 1 0 によって読取る。 この読取り動作は、 以下のように行う ことによって動作速度を速めており、 第 5 5図を用いて 説明する。
プリチャージ用 トランジスタ Q 2 , Q 4及びィコライ ズ用 トランジスタ Q 3 , Q 6のそれぞれのゲー トにレべ ノレ " 1 " のィ コライズ信号 øが印加されて導通し、 ビッ ト線 B L及び B B Lがプリチャージ及びィコライズされ る。 これによりィコライズ信号 のレベルが "1" であ る間 （期間 t 1 1) 、 ビッ ト線 B Lの電位 VIN1 と ビッ ト線 B B Lの電位 VIN2 は共に等しい電位に充電される。 この後、 ィコライズ信号 øのレベルが "0" になると (期間 t 12 ) 、 プリチャージ用 トランジスタ Q 2 ,
Q 4及びィコライズ用 トランジスタ Q 3 , Q 6は非導通 状態となり、 ビッ ト線 B L及び B B Lの電位は、 それぞ れメモリセル T l 1及び TT 1 1の記億したデータに応 じた電位 VIN1 、 V IN2 になる。 電子が注入された一方 の トラ ンジスタ T 1 1は非導通状態であるため、 ビッ ト 線 B Lは充電された状態となって電位 VIN1 は高く なり、 他方の トラ ンジスタ TT 1 1は電子が注入されていない ためビッ ト線 B B Lは放電状態となつて低い電位 V IN2 となる。
このようなビッ ト線 B L, B B Lの電位の差をセンス アンプ 1 0において比較し、 第 55図のように電位 V IN1 が電位 V IN2 より も高い場合には " 1 " の信号 D を出力し、 逆に電位 VIN1 が電位 VIN2 より も低い場合 には "0" の信号 Dを出力する。 このように、 ィコライ ズ信号 øが "1" から "0" になった瞬間に生じた電位 差を検出することにより、 プリチャージ及びィコライズ をせずに、 記憶状態に応じて電位差が自然に生じるまで 待った後読み取る場合より も、 読取り動作が高速化され ていた。 また第 5 5図に記号 Bで示したように、 センスアンプ の出力信号 Dもィコライズ信号 øで制御し、 ィコライズ 信号 øが " 1 " の時は、 信号 Dを " 1 " と " 0 " の中間 に設定することにより、 ィコライズ信号 øが " CT 〖こな つた後の信号 Dの " 1 " あるいは " 0 " への変化をより 高速化していた。
またこのような高速動作を行う半導体メモリ装置では 読み取ったデータを外部に出力する際に、 外部の装置と の接続線へ高速にデータを出力するため、 データを外部 に出力する出力段の トランジスタの電流供給能力を極め て大きく設定している。 この結果、 出力段の トランジス タに流れる電流の変化量が大き く なって電源電圧変動を 招く ため、 二つのメモリセルを組み合わせて同一のヮー ド線で選択駆動し、 それぞれのメモリセルのデータの違 いによって生じるビッ ト線の電位を比較することによつ て、 それぞれのビッ ト線の電位に与える電源電圧変動の 影響を等価にし、 誤動作の発生を防止していた。
この結果、 動作の高速化のために 1 ビッ トのデータの 記憶に二つのメモリセルを組み合わせていたため、 低速 あるいは中速動作の半導体メモリ装置に比較してチッブ 面積が増大し、 チップコス トが高く なるという問題があ つ 1乙
本発明は上記事情に鑑み、 動作が高速でかつ電源電圧 変動によつて誤動作が生じない上に、 チップ面積が縮小 され、 チップコス トを低減した安価な半導体メモリ装置 を提供することを目的とする。
発 明 の 開 示
本発明にかかる半導体メモリ装置の第 1の観点によれ ば、 少なく とも二進のデータを記憶するメモリセルと、 前記二進のデータの一方と等価な記億状態にある第 1の ダミーセルと、 前記二進のデータの他方と等価な記億状 態にある第 2のダミ ーセルと、 前記メモリセルと前記第 1のダミ 一セルのそせぞれの記憶状態に応じて変化した 電圧を比較し、 その結果に応じた第 1の出力をする第 1 のセンスアンプ部と、 前記メモリセルと前記第 2のダミ —セルのそれぞれの記憶状態に応じて変化した電圧を比 較し、 その結果に応じた第 2の出力をする第 2のセンス アンプ部と、 前記第 1の出力と前記第 2の出力とを比較 することによって、 前記メモリセルの記憶状態を検出す る第 3のセンスァンプ部とを備えた半導体メモリ装置が 提供される。
メモリセルの記億状態に応じた電圧を出力するビッ ト 線、 第 1のダミーセルの記億状態に応じた電圧を出力す る第 1のダミービッ ト線、 第 2のダミ一セルの記憶状態 に応じた電圧を出力する第 2のダミービッ ト線を備える ことが好ま しい。
メモリセルは浮遊ゲー トを有し、 この浮遊ゲー トに電 子が注入されるか否かで二進のデータを記億するもので あるとよい。
第 1および第 2のダミ一セルとメモリセルとが電気的 に等価な接続となっており、 第 1のダミーセルの閾値が 電子の注入されたメモリセルの閾値とほぼ同じ高い値と なっていることが好ま しい。 第 1のダミ ービッ ト線に微 小電流を流して、 浮遊状態になることを防止するダミ ー ビッ ト線リーク手段を備えると良い。
メモリセルの浮遊ゲー トに電子が注入されていない場 合にはビッ ト線の電位がダミ一ビッ ト線の電位より低く なるように、 あるいはメモリセルの浮遊ゲー トに電子が 注入されている場合にはビッ ト線の電位がダミ ービッ ト 線の電位より高く なるように、 ビッ ト線ダミ ービッ ト線 にリーク電流路を形成するリーク手段を設けるとよい。
メ モリセルを選択するァ ドレス信号が変化した場合、 所定の期間導通してビヅ ト線、 第 1および第 2のダミ ー ビッ ト線を充電するプリチャージ手段を設けると良い。
メモリセルを選択するァ ドレス信号が変化した場合、 所定の期間導通してビッ ト線、 第 1および第 2のダミー ビッ ト線の相互間の電位をィコライズするィコライズ手 段を備えると良い。
また、 本発明にかかる半導体メモリ装置の第 2の観点 によれば、 浮遊ゲー トを有し、 この浮遊ゲー トに電子が 注入されるか否かで、 二進のデータを記憶する第 1、 第 2のメ モリセルと、 前記浮遊ゲー トに電子が注入された 前記メモリセルと等価な記億状態にある第 1のダミーセ ル線と前記浮遊ゲー トに電子が注入していない前記メモ リセルと等価な記憶状態にある第 2のダミ一セル線と、 前記第 1のメモリセルに記億されたデータを読み出すと きに、 前記笫 1のメモリセルの記憧状態に応じた電圧を 出力する第 1のビッ ト線と、 前記第 2のメモリセルに記 億されたデータを読み出すときに、 前記第 2のメモリセ ルの記憶状態に応じた電圧を出力する第 2のビッ ト線と、 前記第 1のダミ一セル線の記憶状態に応じた電圧を出力 する第 1のダミ ービッ ト線と、 前記第 2のダミービッ ト 線の記億状態に応じた電圧を出力する第 2のダミービッ ト線と、 前記第 1のビッ ト線と前記第 1ダミービッ ト線 との電圧を比較することによって、 前記第 1のメモリセ ルの記憶状態に応じた第 1の出力を発生する第 1のセン スアンプ部と、 前記第 1 のビッ ト線と前記第 2ダミービ ッ ト線との電圧を比較することによって、 前記第 1のメ モリセルの記憶状態に応じた第 2の出力を発生する第 2 のセンスアンプ部と、 前記第 1の出力と前記第 2の出力 とを比較することによって、 前記第 1のメモリセルの記 憶状態を検出する第 3のセンスアンプと、 前記第 2のビ ッ ト線と、 前記第 1ダミービッ ト線との電圧を比較する ことによって、 前記第 2のメモリセルの記憶状態に応じ た笫 4の出力を発生する第 4のセンスアンプ部と、 前記 第 2のビッ ト線と、 前記第 2のダミービッ ト線との電圧 を比較する ことによって、 前記第 2のメモリセルの記憶 状態に応じた第 5の出力を発生する第 5のセンスアンプ 部と、 前記第 4の出力と前記第 5の出力とを比較するこ とによって、 前記第 2のメモリセルの記憶状態を検出す る第 6のセンスァンブ部とを備えた半導体メモリ装置が 提供される。
さらに、 本発明にかかる半導体メモリ装置の第 3の観 点によれば、 浮遊ゲー トを有し、 この浮遊ゲー トに電子 が注入されるか否かで、 二進のデータを記億するメモリ セルと、 前記浮遊ゲー トに電子が注入された前記メモリ セルと等価な記憶状態にある第 1のダミ ーセルと、 前記 浮遊ゲー トに電子が注入されていない前記メモリセルと 等価な記憶状態にある第 2のダミ ーセルと、 前記メモリ セルに記憶されたデータを読み出すときに、 前記メモリ セルの記億状態に応じた電圧を出力する ビッ ト線と、 前 記第 1のダミ一セルの記憶状態に応じた電圧を出力する 第 1のダミ ービッ 卜線と、 前記第 2のダミ一セルの記億 状態に応じた電圧を出力する第 2のダミ ービッ ト線と、 前記ビッ ト線と前記第 1のダミ ービッ ト線との電圧を比 蛟することによって、 前記メモリセルの記億状態に応じ た第 1 の出力をする第 1 のセンスアンプ部と、 前記ビッ ト線と前記第 2のダミ ービッ ト線との電圧を比較するこ とによって、 前記メモリセルの記億状態に応じた第 2の 出力をする第 2のセンスアンプ部と、 前記第 1 の出力と 0 一 前記第 2の出力とを比較することによつて前記メモリセ ルの記億状態を検出する第 3のセンスアンプ部と、 前記 メモリセルへデータを書き込んだ後に行うプログラムべ リ ファイデータリー ド時に前記第 2のダミービ、ソ ト線が 出力する電圧を、 通常データリー ド時にメモリセルのデ 一夕を読み出す際の前記第 2のダミービッ ト線が出力す る電圧より も高く設定する手段と、 前記プログラムベリ フアイ時に、 前記第 2のダミービッ ト線が出力する電圧 と、 前記ビッ ト線が出力する電圧とを比較することによ つて、 前記メモリセルの記憶状態を検出する第 4のセン スアンプ部と、 前記データを読み出す時は前記第 3のセ ンスアンプ部の検出結果を出力し、 前記プログラムベリ フアイデ一夕リー ド時は前記第 4のセンスァンプ部の検 出結果を出力する出力切換手段とを傭えたことを特徴と する半導体メモリ装置が提供される。
また、 本発明にかかる半導体メモリ装置の第 4の観点 によれば、 浮遊ゲー トを有し、 この浮遊ゲー トに電子が 注入されるか否かで、 二進のデータを記億するメモリセ ルと、 前記浮遊ゲー トに電子が注入された前記メモリセ ルと等価な記億状態にある第 1のダミーセルと、 前記浮 遊ゲー トに電子が注入されていない前記メモリセルと等 価な記億状態にある、 第 2のダミ ーセルと、 前記メモリ セルと前記第 1のダミ一セルのそれぞれの記憶状態に応 じて変化した電圧を比較し、 その結果に応じた第 1の出 力をする笫 1のセンスアンプ部と、 前記メモリセルと前 記第 2のダミ一セルのそれぞれの記億状態に応じて変化 した電圧を比較し、 その結果に応じた第 2の出力をする 第 2のセンスアンプ部と、 前記第 1 の出力と前記第 2の 出力とを比較するこ とによって、 前記メモリセルの記億 状態を検出する第 3のセンスアンプ部とを備え、 前記浮 遊ゲー トに電子が注入されていないメモリセルに流れる 電流より、 前記第 2のダミ ービッ ト線に流れる電流が少 ないことを特徵とする半導体メ乇リ装置が提供される。
さ らに、 本発明にかかる半導体メモリ装置の第 5の観 点によれば、 浮遊ゲー トを有し、 この浮遊ゲー トに電子 が注入されるか否かで、 二進のデータを記億するメモリ セルと、 前記浮遊ゲー トに電子が注入された前記メモリ セルと等価な記憶状態にある第 1のダミ ーセルと、 前記 浮遊ゲー トに電子が注入されていない前記メモリセルと 等価な記憶状態にある第 2のダミ一セルと、 前記メモリ セルと前記第 1のダミ一セルのそれぞれの記憶状態に応 じて変化した電圧とを比較し、 その結果に応じた第 1の 出力をする第 1のセンスアンプ部と、 前記メモリセルと 前記笫 2のダミ一セルのそれぞれの記億状態に応じて変 化した電圧を比較し、 その結果に応じた第 2の出力をす る筇 2のセンスア ンプ部と、 前記第 1 の出力と前記第 2 の出力とを比較するこ とによつて前記メモリセルの記憶 状態を検出する第 3のセンスアンプ部と、 電源電圧に対 応し、 前記電源電圧より も所定値だけ低い電圧を出力す る電圧低下回路と、 ドレイ ンが前記第 1のダミーセルの ドレイ ンに接銃され、 ゲー トが前記電圧低下回路の出力 に接続される前記浮遊ゲー トに電子が注入されない前記 メモリセルと等価な状態にある第 3のダミ ーセルとを具 俯したことを特徵とする不揮撥性半導体メモリが提供さ れる。
また、 本発明にかかる半導体メモリ装置の第 6の観点 によれば、 バイナリデータの " 0 " あるいは " 1 ' をガ ラスマスクにパタ一ン化することにより製造段階でバイ ナリデータを記憶するメモリセルと、 前記バイナリデ一 タの " 1 " が記憶された前記メモリセルと等価な記憶状 態にある第 1のダミ一セルと、 前記バイナリデータの
" 1 ' が記億された前記メモリセルと等価な記億状態に ある第 2のダミーセルと、 前記メモリセルと前記第 1の ダミ一セルのそれぞれの記憶状態に応じて変化した電圧 を比較し、 その結果に応じた第 1の出力をする第 1のセ ンスアンプ部と、 前記メモリセルと前記第 2のダミーセ ルのそれぞれの記憶状態に応じて変化した電圧を比較し, その結果に応じた第 2の出力をする第 2のセンスアンプ 部と、
前記第 1 の出力と前記第 2の出力とを比較することに よって、 前記メモリセルの記憶状態を検出する第 3のセ ンスァ ンブ部とを備えた半導体メモ リ装置が提供される さ らに、 本発明にかかる半導体メ モ リ装置の第 7の観 点によれば、 バイナリデータの ◦ ' あるいは " 1 " を M 0 S トラ ンジスタがデブレツ ショ ン型かェンハンスメ ン ト型かでデータを記憶する不撣撥性メ モ リセルと、 n 個の前記メモリセルとナン ド選択トラ ンジスタを直接に 接続してなるナン ド束トランジスタ列と、 前記ナン ド束 卜ラ ンジスタ列が複数組接続され、 前記メモリセルに記 億されたデータを読み出すときに前記メ モ リ セルの記億 状態に応じた電圧を出力するビッ ト線と、 前記ナン ド束 ト ラ ンジスタ列と同様の構成を有し、 前記デプレッ ショ ン型メ モ リセルと等価な 1個の第 1ダミーセルと前記ェ ンハンスメ ン ト型メモリセルと等価な （ n— 1 ) 個の第 1 のダミ ーセルとナン ド選択トランジスタとを直列に接 続してなる第 1のダミ ーナ ン ド束 ト ラ ン ジスタ列と、 前 記第 1 のダミ ーセルナ ン ド朿 トラ ン ジスタ列が複数個接 銃され、 前記デプレッ ショ ン型の第 1のダミ ーセルの記 愤状態に応じた電圧を出力する第 1 のダミ ービッ ト線と. 前記ナン ド束トランジスタ列と同様の構成を有し、 前記 ェンハンスメ ン ト型メモリセルと等価な n個の第 2のダ ミ ーセルとナン ド選択トランジスタとを直列に接続して なる筇 2のダミ ーナン ド束トラ ンジスタ列と、 前記ダミ 一ナ ン ド束トランジスタ列が複数組接続され、 ェンハン スメ ン ト型第 2のダミ一セルの記億状態に応じた電圧を 出力する第 2のダミ ービッ ト線と、 前記ビッ ト線と前記 第 1のダミ ービッ ト線との電圧を比較することによって 前記メモリセルの記憶状態に応^た第 1の出力を発生す る第 1 のセンスアンプ部と、 前記ビッ ト線と前記第 2の ダミ一ビッ ト線との電圧を比較することによつて前記メ モリセルの記憶状態に応じた第 2の出力を発生する第 2 のセンスアンプ部と、 前記第 1 の出力と前記第 2の出力 を比較することによつて前記メモリセルの記億状態を検 出する第 3のセンスァンプ部とを備えた不揮撥性半導体 メモリ装置が提供される。
また、 本発明にかかる半導体メモリ装置の第 8の観点 によれば、 ビッ ト線と、 ワー ド線と、 前記ビッ ト線と前 記ワー ド線の交点にメモリセルが配置されたメモリセル アレイ と、 前記メモリセルァレイに併設して設けられた 予備メモリセルアレイ と、 前記メモリセルアレイ中に不 良セルがあることを記億するためのプログラム手段と、 前記メモリセルアレイ中に不良セルがある場合には、 前 記プログラム手段の出力に応答して、 前記不良セルの代 り に前記予備メモリセルアレイ中より予備メモリセルを 選択する選択手段と、 前記メモリセルと等価なダミーセ ルの ドレイ ンが接続され、 基準電位を発生するダミ一ビ ッ ト線と、 前記ビッ ト線にあらわれる電圧と、 前記ダミ ービッ ト線にあらわれる電圧を比較し、 選択されたメモ リセルのデータを読み出すセンスアンプと、 データ読み 出し時所定の時間前記ビッ ト線と前記ダミ ービッ ト線を ィ コライズするィ コライズ手段とを備え、 前記メモリセ ル中に不良セルがある場合には、'—前記プログラム手段の 出力に応答して、 前記ィ コライズ手段によるィ コライズ 時間を、 前記所定の時間より長くするようにした半導体 メモリ装置が提供される。
さらに、 本発明にかかる半導体メモリ装置の第 9の観 点によれば、 ビッ ト線と、 ヮー ド線と、 浮遊ゲー トを有 し、 この浮遊ゲー トに電子が注入されるか否かで二進デ 一夕を記億するメモリセルと、 前記ビッ ト線と前記ヮー ド線の交点に前記メモリセルが配置されたメモリセルァ レイ と、 前記メモリセルアレイに併設して設けられた予 俯メモリセルと、 前記メモリセルア レイ中に不良セルが あることを記憶するためのプログラム手段と、 前記メモ リセルアレイ中に不良セルがある場合には、 前記プログ ラム手段の出力に応答して前記不良セルの代りに前記予 備メ モ リセルア レイ中より予備メモリセルを選択する選 択手段と、 前記浮遊ゲー トに電子が注入された前記メモ リセルと等価な記憶状態にある第 1のダミ ーセルと、 前 記第 1のダミ一セルの記憶状態に応じた電圧を出力する 筇 1のダミ 一セルの記憶状態に応じた電圧を出力する第 1 のダミ ービッ ト線と、 前記浮遊ゲー トに電子が注入さ れていない前記メ モリセルと等価な記億状態にある第 2 のダミ ーセルと、 前記第 2のダミ一セルの記憶状態に応 じた ¾圧を出力する第 2のダミ ービッ ト線と、 前記メモ リセルと前記第 1のダミ一セルのそれぞれの記億状態に
応じて変化した電圧を比較し、 そ^)結果に応じた第 1の
出力をする第 1のセンスアンプ部と、 前記メモリセルと
前記第 2のダミ一セルのそれぞれの記億状態に応じて変
化した電圧を比較し、 その結果に応じた第 2の出力をす
る第 2のセンスアンプ部と、 前記第 1 の出力と前記第 2
の出力とを比較することによって、 前記メモリセルの記
愤状態を検出する第 3のセンスアンプ部と、 データ読み
出し時、 所定の時間前記ビッ ト線と前記第 1のダミービ
ッ ト線と前記第 2のダミービッ ト線をィコライズするィ
コライズ手段と前記メモリセルアレイ中に不良セルがあ
る場合には、 前記プログラム手段の出力に応答して、 前
記ィコライズ手段によるィコライズ時間を前記所定の時
間より長くするようにした半導体メモリ装置が提供され
る。
本発明によれば、 メモリセルの記億状態と第 1のダミ
一セル、 第 2のダミーセルの状態とが比較されて、 メモ
リセルに記億されているデータが検出される。 したがつ
て、 1 ビッ ト分のデータを 2つのメモリセルに記憶し、
相互の記憶状態を比較することによりデータを読み出す
ものに比べ、 必要なメモリセルの数が半分で済む。 ·,、 第 1 のダミ ービッ ト線に微小電流を流すことにより、
浮遊状態になることを防止でき、 誤動作を防止できる。
リ一ク手铰を設けた場合にはビッ ト線とダミ ービッ ト 7 一 線との電位の関係が適切化され、 センス動作が高速化し、 マージンが拡大される。 w
ィコライズ手段を設けた場合、 ビッ ト線、 ダミ ービッ ト線の電位を等しく し、 動作を安定化させることができ る o
プリチヤ一ジ手段を設けた場合にはィコライズ終了時 にィ コライズ信号の変化によるビッ ト線およびダミ ービ ッ ト線の電位変動を防止することができ、 誤動作の発生 を防止することができる。
第 2の観点による装置では、 1 ビッ ト分のデータを 2 つのメ モリセルで記憶し、 それぞれについて 2つの状態 のダミ ーセルでデータを取り出すようにしているので、 高速のデータ検出が可能で、 また、 ィ コライズを適切に 行う こ とによりざらに高逨動作が可能となる。
筇 3の観点による装置では、 プログラムべリファイ リ 一 ド時に筇 2のビッ ト線の出力電圧を通常のリ ー ド時よ り も高く設定し、 専用のセンスアンプを用いることによ り害き込み時にメモリセルに注入される電子量を増加さ せ、 電圧 一ジンを拡大することが可能となる。
第 4の観点による装置では、 メモリ セルの浮遊ゲー ト に電子が注入されていなメモリセルに流れる電流より、 第 2のダミ ービッ ト線に流れる電流が少なく されている , これにより第 2のセンスアンプの出力力く " 0 " と " 1 ' の中 [¾]電位に達するのが速く なり、 データ検出速度が向 上する。
第 5の観点による装置では、 電" M電圧より も所定値だ け低い電圧を出力する電圧低下回路と、 ドレイ ンが第 1 のダミーセルの ドレイ ンに接続され、 ゲー 卜が電圧低下 回路の出力に接続された、 浮遊ゲー トに電子が注入され ないメモリセルと等価な状態にある第 3のダミ一セルを 設けることにより、 動作がさらに高速化される。
第 6の観点による装置では、 メモリセルがバイナリデ —夕の " 0 " あるいは " 1 ' をガラスマスクにパターン 化することにより、 第 1の観点による装置と同様のマス ク R 0 Mを得ることができる。
第 7の観点による装置では、 メモリセルを M O S トラ ンジス夕がデプレッ ショ ン型かェンハンスメ ン ト型かで データを記憶する不揮発性メモリセルで構成し、 ダミー セルをナン ド束トラ ンジスタ列で構成することにより、 不揮発性半導体メモリ装置を得ることができる。
第 8の観点による装置では、 メモリセルアレイに予備 メモリセルが併設され、 不良セルがある場合にはピッ ト 線とダミービッ ト線をィコライズするィコライズ時間を 通常より長くするようにしているので、 動作不良を起こ している行線が確実に非選択になり、 誤動作を起こす可 能性が減少する。
第 9の観点による装置では、 第 1の観点によるメモリ 装置に第 8の観点によるィコライズ時間の延長を適用し 9 一 ており、 同様に誤動作発生の可能性が減少する。
図面の簡単な説明
第 1図は本発明の第 1の実施例による半導体メモリ装 置の構成を示した回路図、 第 2図は同装置における第 1、 笫 2及び第 3のセンスアンプの構成を示した回路図、 第 3図は同装 gにおけるィコライズ信号 <6、 電圧 V I N、 V R1、 V R2及び信号 A、 B、 Dの相互関係を示したタイ ミ ングチャー ト、 第 4図は本発明の第 2の実施例による 第 3のセンスアンプの構成を示した回路図、 第 5図は本 発明の第 3の実施例による半導体メ モリ装置の構成を示 した回路図、 第 6図は同装置におけるィコライズ信号 ø、 電压 V I N、 V RU V R2及び信号 A、 B、 Dの相互関係を 示したタイムチャー ト、 第 7図は本発明の第 4の実施例 による半導体メモリ装置の構成を示した回路図、 第 8図 は同装置のプログラムベリファィ時に電子注入量を増加 させるための手段の構成を示した回路図、 第 9図は同装 置におけるア ドレス信号、 A T Dパルス信号、 ィコライ ズ信号 ø、 ラ ッチパルス、 出力信号 D及び出力信号 Fの 相互関係を示したタイ ミ ングチャー ト、 第 1 0図は第 5 の実施例による半導体メモリ装置の構成を示した回路図. 第 1 1図は第 6の実施例による半導体メ モリ装置におけ る リーク手段の構成を示した回路図、 第 1 2図は同^ ¾ における電源電圧の変化と、 ノー ド V out の電位関係を 示した説明図、 第 1 3図は第 1 の実施例をシリ コン基扳 上で実現する際の回路 E置を示した図、 第 14図はプリ
チャージ用の トランジスタを省 した実施例を示す回路
図、 第 1 5図はメモリセルとダミーセルのゲー ト長の関
- 係を示す素子平面図、 第 16図はフィ一ドバック型バイ
ァスを用いた実施例を示す回路図、 第 17図はフィ ー ド
ノく'ッ クに fflいるイ ンバー夕を示す図、 第 18図〜第 24
図は筇 1 7図のィ ンバー夕の各種の実施例を示す回路図、
第 25図はフィ ー ドバック型ビッ ト線バイァス回路の他
の実施例を示す回路図、 第 26図はビッ ト線バイアス回
路の半導体記億装置内での接続の様子を示す回路図、 第
27図および第 28図はビッ ト線バイアス回路の他の実
施例を示す回路図、 第 29図は第 27図に示した実施例
の改良例を示す回路図、 第 30図はビッ ト線電位とバイ
ァス回路のフィ一ドバッ ク電位との関係を示すグラフ、
第 3 1図は第 29図と同様の効果を得ることのできる他
の実施例を示す回路図、 第 32図は第 3 1図の C 1をダ
ミービッ ト線で置き換えた本発明の実施例を示す回路図、 第 33図はィコライズ方式を改良した実施例を示す回路
図、 第 34図 （A) 〜第 : 4図 （D) はィコライズされ
るビッ ト線とダミービッ ト線との関係を示す説明図、 第
3 5図はィコライズされるビッ ト線とダミ ービッ ト線と
の閲係を説明するための 2ビッ ト構成の半導体メモリ装
置の概略構成図、 第 36図は第 35図の一部の詳細構成
を示す回路図、 第 37図は第 35図の構成におけるィコ ライズされる ビッ ト線とダミ ービッ ト線との関係を示す 説明図、 笫 38図は従来のナン ド R OMメモリセルァ レイのパターン図、 第 39図はその回路図、 第 40図は ナン ド型 R OMで第 1図のメモリ装置を実現した様子を 示す回路図、 第 4 1図はダミ ーセルナン ド朿 1〜 nの構 成の一例を示す回路図、 第 42図は 8本のヮー ド線で構 成されたメモリセル NAND朿の例、 第 43図は第 42 図に示すナン ド型 ROMのヮー ド線選択のためのデコー ダの一例を示す回路図、 第 44図はァ ドレス入力とヮー ド線選択を示す図表、 第 4 5図は第 42図に示すナン ド 型 R OMのリファ ンスデコーダの一例を示す回路図、 第 4 6図はァ ドレス入力と リ ファ レンスカラムゲー トの 選択を示す図表、 第 47図はダミ ーセルナン ド束の n + 1〜 n十 nの構成を示す回路図、 第 48図は冗長回 路を有する E P R OMの一般的な構成を示すブロック図. 笫 4 9図 （a) はア ドレスハ'ッフ ァ回路およびア ドレス 変化検出回路の一例を示す回路図、 第 49図 （b ) はパ ルス信号 ATDを発生させる回路を示す回路図、 第 50 図は冗長回路の一例を示す回路図、 第 51図は冗長回路 を含む本発明の実施例を示す回路図、 第 52図は第 51 図に使用する信号を出力する冗長回路を示す回路図、 第 53図は冗長回路を含む本発明の他の実施例を示す回路 図、 第 54図は従来の半導体メモリ装置の構成を示した 回路図、 第 55図は同装置におけるィコライズ信号 、 電圧 V1N、 VRU VR2及び信号 A、 B、 Dの相互関係を 示したタイムチャー トである。 w
発明を実施するための最良の形態
本発明の実施例について、 図面を参照して説明する。 第 1図は第 1の実施例の回路構成を示したものである。 従来の場合と比較して、 1 ビッ ト分のデータの記億を一 つのメモリセルで構成し、 このデータを読み出す際に基 準となる電圧を設定するためのデータを記憶する第 1及 び第 2のダミーセルを D M 1 1 , ···, DMm lと
DM 1 2, 〜D Mm 2の二列を設け、 さらにこれに伴い メモリセルに記憶されているデータを検出するセンスァ ンプを三つ設けた点が異なっている。 ここで従来と同じ 構成要素には、 同一の番号を付して説明を省略する。
第 1のダミ一セル DM1 1, DM21, ···, D m 1 はソースが浮遊状態であって、 ゲー トに論理 "1" レべ ルの信号が与えられても電流経路を形成せず、 浮遊ゲー トに電子が注入されているメモリセルと等価である。 第 2のダミーセル DM1 2, D M 22 , ···， D Mm 2は浮 遊ゲー トに電子が注入されておらず、 電子が注入されて いないメモリセルと等価である。
そして第 1のダミ ーセル D M 1 1 , D 2 1 , .·· , DMm lの ドレイ ンは第 1のダミービッ ト線 D B L 1に, 第 2のダミーセル DM 1 2, D 22 , '··, DMm 2の ドレイ ンは第 2のダミ ービッ ト線 D B L 2にそれぞれ接 一 2 続されている。 さ らにこのダミービッ ト線 D B L 1及び ダミ ービッ ト線 D B L 2には、 カ ムゲー ト C Gと等価 な MO S F E T D C G 1と D C G 2とが接铙されてい る。 容量 C I , C 2は、 メモリセル側のカラムゲー ト ト ラ ンジス夕 C G I , C G 2 と、 ダミ ーセル側のダミ 一力ラムゲー ト トラ ンジスタ D C G 1 , D C G 2との個 数の差によるビッ ト線とダミ ービッ ト線の容量の差をな く し、 ビッ ト線とダミ ー線との容量を等しくするために 接铳されている。
ダミ ービッ ト線 D B L 1に接続されたリーク電流路 L
1は、 第 1のダミ一セルに電流路が形成されないため電 気的にダミービッ ト線 D B L 1が浮遊状態になるのを防 ぐために電流路を形成するものである。 ビッ ト線の特性 をすベて等価にするために、 ビッ ト線 B L、 ダミ ービッ ト線 D B L 2にも同様に、 微少電流を流すリ一ク電流路 を接続する こ と もできる。
図示されていないァ ドレス変化検出回路は外部から入 力されるァ ドレス信号が変化したのを検知してィコライ ズ信号 øを発生する。 そして、 このィコライズ信号 øが 論理 " 1 " のときに、 トラ ンジスタ Q 1 1 , Q 1 3及び Q 1 5はこのビッ ト線 B L, ダミ ービッ ト線 D B L 1及 び D B L 2をプリチャージし、 トラ ンジスタ Q 1 2、 Q 14 Q 1 6及び Q 1 7はビッ ト線とダミ ービッ ト線 の電位を等しくする。 さ らに トラ ンジスタ Q 1 00 , Q 1 0 1及び Q 1 02は、 それぞれ第 1 , 2及び第 3の 負荷回路に相当し、 トラ ンジス : TQ 1 1、 Q 1 3及び Q 1 5によってプリチャージされたビッ ト線 B L, ダミ 一ビッ ト線 D B L 1及び D B L 2の電位が、 リーク電流 等によつて低下しないように所定の電流を流して充電す る。 このため、 それらの導通抵抗は極めて大き く設定さ れている。 トランジスタ Q 21 , Q 22 , Q 23 , Q 24及び Q 25は、 メモリセルあるいはダミ ーセルの ドレイ ン電圧の上昇を抑えて、 所定レベルを超えないよ うにし、 メモリセルの信頼性を向上させるためのもので ある。 そして、 トラ ンジスタ Q 21 , Q 22及び Q 23 はそれぞれ、 第 1 , 第 2及び第 3のバイアス トランジス 夕に相当する。
第 1のセンスアンプ 1は、 ビッ ト線 B Lの電位 V INと ダミ ービッ ト線 D B L 1の電位 VR1とを比較し、 その比 較锆粜として第 1の出力に相当する信号 Aを出力するも のである。
第 2のセンスアンプ 2は、 この電位 V INと、 ダミービ ッ ト鎵 D B L 2の電位 VR2とを与えられて比較し、 第 2 の出力に相当する信号 Bを出力する。 そして第 3のセン スアンプ 3は、 この第 1及び第 2の信号を与えられて比 較し、 選択されたメモリセルのデ一夕に対応した第 3の 出力に相当する信号 Dを出力する。
第 2図は、 この第 1、 第 2及び第 3のセンスアンプの 回路構成の一例を示したものである。 いずれもカ レン ト ミ ラ一回路の構成を有している。^^ 1のセンスアンプ 1 の Pチャネルェンハンスメ ン ト型 トラ ンジスタ S 1及び S 2のゲー トには電位 V I N及び V R1がそれぞれ印加され、 第 1 の信号 Aが出力される。 第 2のセンスアンプ 2の P チャネルェンハンスメ ン ト型トラ ンジスタ S 3及び S 4 のゲー トには電位 V R2及び V がそれぞれ印加され、 第 2の信号 Bが出力される。 そして第 3のセンスアンプ 3 の Pチャネルェンハンスメ ン ト型トラ ンジスタ S 5及び S 6のゲー トには第 1の信号 A及び第 2の信号 Bがそれ ぞれ印加され、 第 3の信号 Dが出力される。
このような構成を有した本実施例において、 メモリセ ルに記億されたデータを読み出す動作について、 以下に 説明する。
行デコーダ 5によってワー ド線 W Lの 1つが選択され る。 列デコーダ 4により、 カラムゲー ト トラ ンジスタ C Gのうち 1つが選択される。 この選択されたカラムゲ ー ト トラ ンジスタに対応したビッ ト線と、 選択されたヮ 一ド線との交点にあるメモリセルが選択される。
行コーダ 5によって選択されたメモリセルと同一のヮ 一ド線 W Lに接続された二つのダミ一セルも選択される。 次にィ コライズ信号 <έ と電位 V 1 N, V R1及び V R2、 さ らに信号 A， B及び Dの相互関係を第 3図に示す。 ィコ ラィズ信号 øが " 0 " から " 1 " になると （期間 t 1 ) 、 トランジスタ Q l l, Q 13及び Q 15がオンすること により ビッ ト線 B L , ダミ ービゲト線 D B L 1及び
D B L 2がプリチャージされ、 さらに トランジスタ Q 1 2及び Q 14及び Q 16及び Q 17によってビッ 卜線
B L、 ダミービッ ト線 D B L 1及び D B L 2は、 ほぼ同 電位に設定される。 これにより、 この期間 t lにおいて V IN. VR1及び VR2は等しい電位にプリチャージされる。
このときは第 1、 第 2及び第 3のセンスアンプにおけ るそれぞれの Nチャネルェンハンスメ ン ト型 トラ ンジス タ S 21, S 22及び S 23は論理 " 1 ' のィコライズ ft号 øによって導通しており、 このィコライズ信号 <6に より Pチャネルェンノ、ンスメ ン ト型トラ ンジスタ S 3 1 , S 32 , S 33は、 オフするため、 節点 N l , N 3及び N 5から出力される信号 A, B及び Dは全て 理 "0" となる。
そしてィコライズ信号 øが 1から になると （期 間 t 2) 、 トラ ンジスタ Q l l、 Q 13 Q 1 5及びト ランジス夕 Q 12、 Q 14、 Q 16 , Q 1 7はいずれも 非導通状態となり、 ビッ ト線 B L, ダミービッ ト線 D B L 1及び D B L 2の電位は選択されたメ乇リセル又はダ ミーセルの記億状態に応じて変わる。 同様に第 2図中の トラ ンジスタ S 2 1 , S 22及び S 23も非導通状態と なり、 トラ ンジスタ S 3 1 , S 32 , S 33は導通状態 となるため、 第 1、 第 2、 第 3のセンスアンプは検知動 — 2 1 — 作を始める。
この期間 t 2は、 浮遊ゲー トに電子が注入されていな いメモリセルが選択された場合を示している。 ビッ ト線 B Lはメ モリセルが導通状態であるため、 放電されて電 位 V INの電位は低下する。 これに対し、 ダミ ーセル
D M 1 l〜DMm lはいずれも電子が注入されたのと等 価な非導通状態であるため、 ダミ ービッ ト線 D B L 1は 充電された状態となり、 電位 VR1は充電状態を維持する。 この堤合に電位 V R1は、 リーク電流路 L 1によってリー ク電流分だけわずかに低下する。 さ らにダミ ーセル DM 1 2〜DMm 2は、 いずれも電子が注入されておらず導 通状態であるため、 ダミ ービッ ト線 D B L 2は放電され、 電位 VR2は電位 V INと同じレベルまで低下する。
これにより、 第 1のセンスアンプ 1の トラ ンジスタ
S 1のゲー トには放電状態の電位 V INが印加されて導通 し、 トラ ンジスタ S 2のゲー トには充電状態の電位 VR1 が印加されて非導通状態を維持する。 これにより、 " 1 " の信号 Aが第 1のセンスアンプから出力される。
第 2のセンスアンプ 2の トラ ンジスタ S 3及びトラ ン ジスタ S 4のゲー トには共に放電状態の電位 VR2、 V IN がそれぞれ印加され、 いずれも導通状態となる。 このよ うに Pチャネル トラ ンジスタ S 3及び S 4が導通状態の 場合には、 信号 Bは論理 " 1 ' と "0" の中間値をとる。
笫 3のセンスアンプの トラ ンジスタ S 5及び S 6のゲ 一トには、 それぞれ諭理 " 1 ' の信号 Αと、 論理 " 1 ' と "0" の中間の信号 Bとがそれぞれ印加される。
すなわち、 第 3のセンスアンプは、 信号 Aの電位が、 信号 Bの電位より高いことを検知して、 その出力に諭理 " 0 " を出力する。
次に新たに選択されたメモリセルに記億されたデータ を読み取るため、 ィコライズ信号 ø力く " 0 " から "1" に変わると （期間 t 3) 、 ビッ ト線 B L, ダミービッ ト 線 D B L 1及び D B L 2がそれぞれプリチャージされ同 電位にされる。 この場合の電位 VIN, VE1及び VE2、 さ らに信号 A, B及び Dは期間 t 1の場合と同様である。 そしてィコライズ信号 ø力《 "1" から "0' に変わる と （期間 t 4 ) 、 期間 t 2と同様にビッ ト線 B L , ダミ —ビッ ト線 D B L 1及び D B L 2の電位は新たに選択さ れたメモリセル又はダミ一セルのそれぞれの記憶状態に 応じて変わる。 この区間 t 4は、 浮遊ゲー トに電子が注 入されたメモリセルが選択された場合を示している。 こ のメモリセルは非導通状態であるため、 ビッ ト線 B Lは 充電された状態を維持する。 ダミービッ ト線 D B L 1と ダミービッ ト線 D B L 2の電位は上述した区間 t 2の場 合と全く 同様であるため、 電位 VR1は充電状態を維持し, 電位 VR2は低下する。 これにより、 第 1のセンスアンプ 1の トラ ンジスタ S 1及び S 2のゲー トには、 共に充電 状態の電位 V IN及び VR1がそれぞれ印加されて トラ ンジ スタ S 1 は、 非導通状態となり、 信号 Aは トラ ンジスタ S 2 1で放電された状態を維持する。 すなわち信号 Aは 論理 " 0 " である。
第 2のセンスアンプ 2の トラ ンジスタ S 3のゲー トに は放電状態の電位 V l?2が印加されて トランジスタ S 3は、 導通し、 トランジスタ S 4には充電状態の電位 V I Nが印 加される。 第 2のセンスアンプ 2は、 電位 V K2より も V I Nの電位の方が高いことを検知して、 その出力信号 B を論理 " 1 " にする。
第 3のセンスアンプは、 信号 Aの電位が、 信号 Bの電 位より も低いことを検知して、 その出力信号 Dを論理
" 1 " にする。
このように、 メモリセルの浮遊ゲー 卜に電子が注入さ れていないときは " 0 " の信号 Dが出力され、 注入され ているときは " 1 " の信号 Dが出力されることによって, メモリセルの記憶状態が読み出される。
このように本実施例によれば、 以下のような効果が得 られる。 先ず従来の装置と比較して、 1 ビッ ト分のデー タの記憶を一つのメモリセルで行う ことができるため、 チップ面積が縮小され、 チップコス トが低減される 0 この場合の読み出し速度は、 選択されたメモリセルに 接銃されたビッ ト線と、 二種類のダミ一セルに接続され たダミ ービッ ト線をそれぞれプリチャージ及びィ コライ ズすることによって等しく高い電圧にしておき、 その状 態からそれぞれの記億状態に応じた電圧に変化した瞬間 を検出して読み取るため、 二つ —メ モ リ セルに、 お互い に反対のデータを 1 ビッ ト分として記憶させた従来の読 み方と等価になり読み出し速度は、 従来同様高速化され ている。
さ らに電源電圧変動が生じた場合における誤動作の発 生は、 次のようにして防止される。 電子が注入されてい ないメモリセルが選択された場合 （期間 t 2 ) は、 第 1 のセンスアンプ 1は、 電子が注入されていないメモリセ ルと、 電流経路のない、 電子が注入されたメモリセルと 等価なダミーセル D M 1 l〜D M m lからのデータ、 す なわち、 オンしたメモリセルからのデータと、 オフした ダミーセルからのデータを比較することになる。 したが つて、 電源変動が生じた場合でも、 従来の 1 ビッ ト分の データを二つのメモリセルに互いに反対のデータとして 記憶させたものと同様に、 ビッ ト線の電位は逆転するこ となく誤動作することはない。
また、 第 2のセ ンスアンプ 2では電子が注入されてい ないメモリセルと、 このようなメモリセルと等価なダミ 一セル D M 1 2〜D M m 2からのデータとを比較して読 み出すことになる。 このため電源電圧変動が生じた場合 にも、 ビッ ト線 B Lとダミービッ ト線 D B L 2が受ける 電源電圧変動の影響は等しい。 従って入力される電圧 V I Nと V R2とは共に低い電圧であるが、 同じ影響を受け 一 3 ることになる。
これにより、 第 2のセンスア プ 2から出力される信 号 Bは第 1のセンスアンプ 1からの信号 Aより も低いと いう関係が維持されて、 第 3のセンスアンプ 3からの信 号 Dは安定して "0" を保ち、 誤動作の発生が防止され る o
電子が注入されたメ モリセルが選択された場合は （期 間 t 4) 、 第 2のセンスアンプ 2は、 電子が注入された メ モ リセルと、 電子が注入されていないメモリセルと等 価なダミ ーセル DM 1 2〜DMm 2からのデータ、 すな わち、 オフ したメモリセルからのデータと、 オンしたダ ミ ーセルからのデータを比較することになる。 したがつ て、 電源変動が生じた場合でも、 従来の 1 ビッ ト分のデ —夕を二つのメモリセルに互いに反対のデータと して記 億させたものと同様に、 ビッ ト線の電位とダミ ービッ ト 線の電位は逆転することがなく誤動作することはない。 また、 第 1のセンスアンプ 1は、 電子が注入されたメモ リセルと、 このメモリセルと等価なダミーセル DM 1 1 〜D Mm 1からのデータを比較して読み出す。 第 1のセ ンスアンプ 1において比較する ビッ ト線 B L及びダミ ー ビッ ト線 D B L 1が受ける電源電圧変動の影響は等しく 同じ変化をすることになる。 従って第 1のセンスアンプ 1から出力される信号 Aは、 第 2のセンスアンプ 2から の信号 Bより も低いという関係は維持され、 第 3のセン スアンプ 3からは、 論理 "1 * の信号 Dが電源電圧変動 にかかわらず安定して出力される' s
このように第 1の実施例によれば、 高速度で動作し、 電源電圧変動による誤動作の発生を防止し得る上に、 1 ビッ トのデータを記 させるのに 1つのメモリセルで足 りるため、 従来の中速又は低速動作のメモリ装置と同程 度にチップ面積を縮小することができ、 コス トが低減さ れる。
本発明の他の実施例を以下に示す。 第 2の実施例とし て、 第 3のセンスアンプ 3を第 4図に示されたものとし てもよい。 また第 1、 第 2、 第 3のセンスアンプすベて を第 4図に示したものを用いてもよい。 第 2図に示され た第 3のセンスアンプ 3は、 pチャネル型トラ ンジスタ S 5、 S 6のゲー トに信号 A、 Bをそれぞれ供給してい たが、 第 4図に示したものは、 略 0 Vの閎電圧を持つ N チャネル型トラ ンジスタ S 1 5, S 1 6のゲー トに信号 Aと信号 Bをそれぞれ供耠している。 トランジスタ S 1 5の ドレイ ンは電源 V ccに、 ソースは、 Nチャネル ェンハンスメ ン ト型トラ ンジスタ S S 1 5の ドレイ ンに 接続されるとと もに Nチャネルェンハスメ ン ト型 トラ ン ジスタ S S 1 6のゲー トに接続される。 トラ ンジスタ S 1 6の ドレイ ンは電源 V に、 ソースは トラ ンジスタ S S 16の ドレイ ンに接続されるとともに、 トラ ンジス 夕 S S 1 5のゲー トに接铳される。 トラ ンジスタ S S 1 5、 S S 1 6のソースは接地される。 この場合も 同様に、 信号 A, B及び Dは第 *3図に示されたような変 化をする。
即ち信号 A及び Bが共に論理 "0" のとき （期間 t 1 ) は、 トラ ンジスタ S 1 5及び S 1 6は共に非導通状態で あり、 信号 Dは となる。 信号 Aが " I " で信号 B が " 1 ' と " 0 ' の間の電位にあるとき （期間 t 2 ) は、 Aの電位が、 Bの電位に比べ高く なるため節点 N 1 6は " 0 " になり、 諭理 "0" の信号 Dが出力される。 さら に信号 Aが " 0" で信号 Bが "1 " の場合には （期間 t 4 ) 、 Bの電位の方が Aの電位より も高いため節点 N 1 6の電位は上昇し、 "1 ' の信号が出力される。
パルス信号 øが論理 " 1 " から "0" に変化すると、 共に "0" の状態であった信号 A及び Bのうちのいずれ かの信号が "1 " に変化することになるが、 この変化を 直ちに読み取って信号 Dを出力する。
第 2の実施例として、 第 1及び第 2のセンスアンプに 第 4図に示した回路を用いた場合には、 ビッ ト線及びダ ミ ービッ ト線のプリチャージ電位に関係なく 、 ビッ ト線 とダミ ービッ ト線との間に電位差が生じれば、 すみやか にこれを検出することができる。
次に、 本発明の笫 3の実施例について説明する。 この 場合の回路構成を第 5図に、 読出し時における各信号の タイ ミ ングを第 6図に示す。 上述した第 1及び第 2の実 一 施例と比較し、 以下の点が異なる。
ビッ ト線プリチヤ一ジ回路と じて、 Nチヤネルディ プ レ ツ ショ ン型トラ ンジスタ Q l 1及び Pチャネルェンハ ンスメ ン ト型トラ ンジスタ Q 31を直列に接綜し、 ダミ 一ビッ ト線 D B L 1のプリチャージ回路と して Nチヤネ ルディ プレツ シヨ ン型トラ ンジスタ Q 13及び Pチヤネ ルェンハンスメ ン ト型トラ ンジスタ Q 33を直列に接続 し、 ダミービッ ト線 D B L 2のプリチャージ回路として Nチャネルデイ ブレツ ショ ン型 トラ ンジスタ Q 1 5及び Pチャネルエンハンスメ ン ト型トラ ンジスタ Q 35を直 列に接続して構成している。
Pチャネルトランジスタ Q 31 , Q 33 , Q 35のゲ ー トは、 それぞれビッ ト線 B L、 ダミービッ ト線
D B L 1、 ダミービッ ト線 D B L 2に接統される。
さ らに負荷トランジスタとして ドレイ ンとゲー トも共 通にビッ ト線あるいはダミービッ ト線、 接続して Pチャ ネルトランジスタ Q 100, Q 1 01 , Q 1 02を使用 している。
ィ コライズ信号 Φが、 第 6図の期間 t 1 , 又は t 3の ように "1， レベルになると、 Nチャネルデイ ブレヅ シ ヨ ン型 トラ ンジスタ Q l l , Q 13及び Q 15は全て導 通状態になり、 ビッ ト線 B L, ダミービッ ト線 D B L 1 D B L 2はいずれも充電されて、 電源電圧 V から Pチ ャネル トラ ンジスタの閎値電圧 Vthp を引いた電位 ( V cc- I Vthp I ) まで上昇する。 第 1のセンスアン プ及び第 2のセンスァンプの入力 トランジス夕が、 第 2 図の実施例回路のように Pチャネルェンハンスメ ン ト型 で構成されている場合、 プリチャージ後のビッ ト線及び ダミ ービッ ト線の電位を、 入力 トラ ンジスタ S 1〜 S 4 のオンとオフの境界点から変化させることにより、 第 1、 第 2のセンスアンプの応答は、 早く なる。 このため、 P チャネル トラ ンジスタ Q 3 1、 Q 33及び Q 3 5を使用 してプリチャージ後のビッ ト線及びダミ ービッ ト線の電 位力《 （Vcc— I Vthpl) となるよう設定している。 また、 このプリチャージの期間、 Nチャネルトラ ンジスタ
Q 1 2及び Q 14及び Q 1 6及び Q 1 7は導通状態とな り ビッ ト線 B Lとダミ ービッ ト線 D B L 1とダミ ービッ ト線 D B L 2の電位はそれぞれ等しく される。
ィ コライズが終了した後、 期間 t 2又は t 4のように ィ コライズ信号 ø力、' " 0 " レベルになると、 ゲー トにィ コライズ信号 9¾が入力されたプリチャージ トラ ンジスタ Q 1 1 , Q 1 3及び Q 1 5は全て非導通状態となる。 ま たこのとき、 同時にィコライズトラ ンジスタ Q 1 2, Q 14 , Q 1 6及び Q 1 7も非導通状態となる。 これに より、 電位 VIN、 VR1及び VR2は、 それぞれメモリセル. 又はダミ一セルの記憶状態に対応したレベルに変化する, ィコライズおよびプリチャージが終了したとき トラ ンジ スタ Q l l , Q 1 3及び Q 1 5のゲー トに印加される電 圧が "1" レベルから "0* レベルに変化するため、 ゲ ― ト · ソース間の容量結合によ《ΓΡチャネルェンハンス メ ン 卜型トラ ンジスタ Q 31. Q 33及び Q 35のソー ス電圧は低下する。 しかしながらビッ ト線及びダミービ ッ ト線の電位 VIN， VRI, VR2は前述した
( Vcc- I Vthp I ) の電位となっているため Pチヤネ ルトランジスタ Q 31 , Q 33及び Q 35はいずれもま だ非導通状態にあり、 電位 VIN、 VR1及び VR2はィコラ ィズ信号 øが " 1 " レベルから "0" レベルに変化して も、 その影響を受けることなく、 安定してメモリセル及 びダミ一セルの記憶データに対応した電位に変化するこ とが可能となる。
このようにプリチャージ回路として、 デプリ ッ シヨ ン 型 Nチャネルトランジスタ Q l l , Q 1 3及び Q 1 5と、 Pチャネルトランジスタ Q 31 , Q 33 , Q 3 5を組み 合わせることで、 動作を安定化させることができ、 高速 読み出しが可能となる。
Pチャネルトランジスタ Q 31, Q 33 , Q 35はプ リチヤージ動作終了時のビッ ト線、 ダミービッ ト線の電 位を設定するとともにプリチャージ動作時のビッ ト線、 ダミ ービッ ト線の充電電流をコン トロールする機能も有 している。
選択されていないビッ ト線は G rou ndに放電されている ためカラムァ ドレスが変化して新しいビッ ト線が選択さ れる場合、 このビッ ト線は 0 Vから充電されるためビッ ト線のプリチャージに必要な時^がもっとも長い。 高速 読み出しのためには短いプリチャージ期間でビッ ト線 (B L) と第 1、 第 2のダミ ービッ ト線 （D B L 1, D B L 2 ) を所定電位まで充電する必要がある。 ビッ ト 線と第 1のダミ ービッ ト線及び第 1のダミ ービッ ト線と 笫 2のダミ ービッ ト線間はィコライズトランジスタによ りィ コライズされるが、 トラ ンジスタの導通抵抗のため ビッ ト線とダミ ービッ ト線間にはわずかに電位差が生じ る。 カラムア ドレスが変化した後のビッ ト線のプリチヤ 一ジ時間が、 ダミービッ ト線のプリチャージ時間より長 いことを考慮して トラ ンジスタ Q 31の導通抵抗は、 ト ラ ンジスタ Q 33または トランジスタ Q 35の導通抵抗 より小さ く設定してもよい。
またビ 'ソ ト線 B Lにはエンハンスメ ン ト型 Nチャネル トラ ンジスタ Q42を接銃し、 ダミ ービッ ト線 D B L 1 にはェンノヽンスメ ン ト型 Nチャネル トラ ンジスタ Q40 を接続し、 同様に D B L 2にはエンハンスメ ン ト型 Nチ ャネルトラ ンジスタ Q 4 1を接铳し、 それぞれの トラン ジス夕サイズ （WZL) を Q40 > Q42 > Q4 1の関 係に設定しているがこれは以下の理由による。
筇 6図の期間 t 4に示すように、 電子が注入されたメ モリセルからデータを読み出す場合は、 電位 V1Nは電位 VR1と同様に （Vec— I Vthp I ) の電位になる。 しか 8 一 しながら一般に、 メモリセルのゲー トに印加される電源 電圧 Vccは常に一定のレベルが保持されているわけでな く 出力バッファ回路からデータが外部に出力される際に は、 その出力端に存在する大きな負荷容量を駆動するた めに大電流が流れ、 電源配線のィ ンダクタンスによって、 チップ内部の電源電圧 Vceは 1〜 2 V程度変動すること がある。 例えば、 正常時に電源電圧 Vecは 5 Vであると すると、 一時的に 6 ~ 7 Vまで上昇することがある。 こ の結果、 電子が浮遊ゲー トに注入されたメモリセルが選 択された場合でも、 メモリセルのゲー ト電圧 （VG ) が 上昇するため、 メモリセルは一時的に導通状態となり、 電位 V INは （Vce— I Vthp I ) よりわずかに低くなる ことがある。 このノイズの影響で第 1のセンスアンプの 出力信号 Aは "CT レベルから " 1" レベルへと変化し、 第 3のセンスアンプ出力信号 Dは 1 " レベルから "0" レベルへと変化するため、 電子が注入されたメモリセル が選択されているにもかかわらず、 センス回路から電子 が注入されていない "1" データに 応する信号が出力 されてしまう。 この問題を解決するため、 ビッ ト線 B L とダミ ービッ ト線 D B L 1に設けられたリーク トランジ ス夕 Q40, 41, 42のリーク電流に差を持たせ、 電 子が注入されたメモリセルが選択された場合の、 ビッ ト 線電位 V INが、 ダミービッ ト線電位 VB1より高く なるよ う設定している。 この結果ノイズの影響でメモリセルが わずかに専通状態となり、 メモリセルに数 A程度電流 が流れても、 第 3のセンスアンナの出力信号 Dは反転す ることなく安定してメモリセルの "0" データを出力す ることができる。 ビッ ト線のリーク電流量を、 第 1のダ ミ ービッ ト線のリーク電流量より小さく設定するため、 リ ーク トラ ンジスタ Q4 0と Q42の トラ ンジスタのサ ィズ WZ Lすなわち トラ ンジスタのチヤ ンネル幅と長さ の比は Q 40 > Q 42となるよう選定している。 こ こで トラ ンジスタ Q42及び Q40のゲー トには、 リーク量 を所定の値に設定するための電位 L 1が共通に印加され ている。
またチップ内の個々のメモリセルに流れる電流はまつ たく同一ではなく、 WZLのばらつきにより数％程度の 差がある。 このため電子が注入されていないメモリセル が選択され、 選択されたメモリセルに流れる電流が選択 された第 2のダミ ーセルに流れる電流より少ない場合、 電位 V ^は電位 1?2ょり高いレベルになる。 この V INと R V2の電位差のため第 2のセンスァンプの出力信号 Bの " 1 " レベルと "0" レベルの中間電位が高く なり、 ま た上昇する速度が速い。 第 3のセンスアンプは、 信号 A と信号 Bが "0" レベルから "1 " レベルへ変化すると きの上昇逨度の差を検知してデータ検出を行なうため、 メモリセルに流れる電流のばらつきにより信号 Aと信号 8カ< "0" から " 1 " に変化するときの電位差が小さ く なり、 読み出し速度が遅く なる問題がある。 この問題を 解決するため、 ビッ ト線のリーグ 流量を、 第 2のダミ ービッ ト線のリーク電流量より多く設定し、 浮遊ゲー ト に電子の注入されていないメモリセルが選択されたとき の電位 V INが電位 VR2より低くなるよう設定している。 ビッ ト線のリーク電流量を、 第 2のダミービッ ト線のリ —ク電流量より大きく設定するため、 リーク トランジス 夕 Q42と Q41の トランジスタのサイズ WZLが Q42 > Q41となるよう選定している。
以上述べたように安定したデータ出力と高速読み出し を実現するためにビッ ト線及びダミー ビッ ト線に設けら れたリーク回路のリーク電流量は、 第 1のダミービヅ ト 線 D B L 1 >ビッ ト線 B L〉第 2のダミービッ ト線 D B L 2の関係となることが好ましい。
第 5図の実施例では、 各リーク回路の トランジスタサ ィズを変更することにより リーク電流量を設定している 力《、 各トランジスタサイズを同一にしてゲー ト電圧をコ ン トロールすることにより、 同様なリーク電流量の関係 を実現することも可能である。
また、 第 2のダミービッ ト線の電位 V R2がビッ ト線の 電位 V INよりゆるやかに変化するよう、 ダミー容量を第 2のダミービッ ト線に付加することによってもまた、 上 述した電子が注入されていないメモリセルを読み出す場 合に、 メモリセルに流れる電流のばらつきによる読み出 し速度の遅れを防ぐことができる。 第 5図に示す実施例 では、 このダミ ー容;！を、 Pチャ'' ネルトラ ンジスタ C 6と Nチャネルトランジスタ C 5のゲー ト容量を用い て構成している。
次に第 4の実施例について、 第 2図、 第 7図及び第 8 図を用いて説明する。 第 1図及び第 2図に示す実施例の 回路において、 浮遊ゲー 卜に電子が注入されたメモリセ ルを読み出すとき、 このメモリセルがわずかに導通状態 であると、 プリチャージ動作後のある時間の間は、 メモ リセルの "0' データが読み出されるが、 その後データ が反転し誤まった "1" データが出力される問題がある。 前述したようにメモリセルがわずかに導通状態のとき、 電位 V INは電位 VR1より、 ほんのわずか低いレベルとな る。 ビッ ト線のプリチヤージ動作後、 第 2のダミービッ ト線の電位は、 直ちに所定の低いレベルに変化するため、 第 2のセンスアンプはその変化を検知して、 その出力 B は直ちに Vccに向って変化する。 これに対し、 ビッ ト鎵 の電位 VINと、 電流径路のないダミ ーセルの接続された 第 1のダミ ービッ ト線の電位 V R1は共に
(Vcc- I Vthp I ) レベル近傍の所定の高いレベルに あり、 電位 V INが電位 VJ よりわずかに低いレベルにあ るため、 第 1のセンスアンプの出力 Aの電位は徐々に Vcc電位まで上昇する。 このため数 l O O nsec 程度時 問が経過すると、 第 2 に示す第 3のセンスア ンプの ト ラ ンジスタ S 5はトラ ンジスタ S 6と同様に非導通状態 となり、 その出力信号 Dは徐々 {ground電位まで低下 する。
出力信号 Dが " 0" レベルへと反転するまでの時間は 一定でなく、 電位 V INと電位 VR1の電位差が小さければ より長い時間の後に出力信号 Dが論理 "1" から論理 " 0 " に反転する。 通常浮遊ゲー トに注入された電子の 量が充分かどうかチュッ クするためデ一タ書き込み後電 源電圧 Vccを所定の電位まで上昇させ、 "0' データが 安定して出力される事をチヱック している。 このため、 上述のように読み出す時間により、 読み出しデータが異 なると浮遊ゲー トに注入された電子の量が十分かどうか 判断するのが困難となる。
第 8図の実施例はこの問題を考慮し、 第 3のセンスァ ンプ 3の出力端と電源 Vceとの間に導通抵抗の大きなプ ルア ップ用の Nチャネルデプレッ ショ ン型トラ ンジスタ Q43を備えることにより、 安定したデータ出力を行え るよう構成している。 第 3のセンスアンプの出力をプル アップすることにより、 上述したように "0" データ読 み出し後ある時間経過して第 3のセンスアンプの トラ ン ジス夕 S 5及びトランジスタ S 6が非導通状態となった 場合でも、 その出力 Dの電位は Vec電位に保たれる。 こ のため電子が注入されたわずかに導通状態のメモイセル が選択された場合でも長い時間の間に第 3のセンスアン プの出力データが " c レベルに反転する誤動作はなく なる。 本実施例では、 電源電圧を土昇させメモリセルに 流れる電流が所定の値になった時、 第 2のセンスアンプ の出力 B 《 （V cc— I V thp I ) 以下の電位へと変化す るため、 第 3のセンスアンプの出力信号 Dが論理 " 1 ' レベルから論理 " 0 " レベルへと変化する。 このため、 読み出し時間にかかわりなく浮遊ゲー トへの電子の注入 量を正しく チェッ クすることができる。 なお、 この トラ ンジス夕 Q 4 3の導通抵抗は、 メモリセルから " 1 ' デ ータを読み出す時に、 読み出し速度が遅く ならない程度 に小さ く設定するのが好ま しい。
また前述したように、 メモリセルのゲー トに印加され る電源電圧 V ccは、 常に一定のレベルが保持されている わけではなく、 正常時に電源電圧 V ccは 5 Vであるとす ると、 出力バッファノイズの影響で一時的に 6〜 7 Vま で上昇することがある。 また、 浮遊ゲー トはシ リ コ ン酸 化膜に覆われているが、 一般にこのシリ コン酸化膜には 欠陥が存在するため、 浮遊ゲ一 トに注入された電子は長 い時間の間に徐々に抜けてゆく場合がある。 このような 場合でも、 長期間の安定した読み出し動作を保証するた めには、 電子が注入されたメモリセルの閎値電圧は、 高 ければ高いほど良い。 このため第 4の実施例においては、 電源電圧上昇に対する安定した読み出し動作を保証し、 電源電圧マージンを拡大するため、 プログラムベリファ ィ時の専用の読み出し回路を備えている。
—般に E P ROMのプログラム ま、 プログラムベリフ アイモー ドで書き込み不十分と判断されたメモリセルに ついては、 再び所定時間追加書き込みを行なう ことによ つて、 浮遊ゲー トへの電子の注入量を増加させるプログ ラムシーケンスが採用されている。 このため電子を注入 されたメモリセルの閾値電圧が所定の電圧 （例えば 7 V) 以下ではプログラムべリファイモー ドで " 1 - データが 出力されるようセンス回路を設定することにより、 閎値 電圧が 7 V以下のメモリセルについては追加害き込みが 行なわれ、 電子が注入されたメモリセルの闞値電圧を、 電源電圧の変動に対してマージンのある 7 V以上に設定 することができる。 これを実現するため、 第 4の実施例 においては第 1図に示すデータ読み出し用のセンスアン プ 1 , 2及び 3とは別に第 8図に示すプログラムベリフ アイセンス回路 36を新たに設け、 スィ ッチ回路 32に より、 通常読み出し時は、 第 3のセンスアンプの出力信 号がラ ッチ回路 37を経由して出力バッファ回路 38に 伝達され、 プログラムべリファイモー ド時はプログラム ベリ ファイセンス回路の出力信号が、 ラ ッチ回路 37を 経由して出力バッファ回路 38に伝達されるよう切り換 え動作を行なっている。 切り換えをコ ン トロールする信 号 WRは、 プログラムべリファイ時 "0" レベルとなり 通常読み出し時 "1 " レベルとなる。 また WRは WRの 逆相信号である。 このプログラムべリファイセンス回路 36は、 電圧比較用の入力 トラ ン-ジスタに Pチャネルト ラ ンジスタを使用した差動増幅回路 33と、 イ ンバータ 34, 35から構成されており、 電圧比較用 トラ ンジス 夕の入力ゲー トにはそれぞれビッ ト線 B Lの電位 V I Nと 第 2のダミ ービッ ト線 D B L 2の電位 VK2が印加される。 さ らに通常読み出し時、 差動増幅回路 33での消費電流 を小さ く し、 チッブの消費電流が増加しないよう電源端 子と入力 トラ ンジスタ間に接続された Pチャネルトラ ン ジス夕のゲー トに信号 WRを入力している。 プログラム ベリファイ時の第 2のダミ ービッ ト線 D B L 2の電位
VR2は第 7図の Pチャ ンネルトラ ンジスタ Q 37と
Q 38で構成されるプログラムベリ フアイ用負荷回路
1 1が導通状態となるため、 通常の読み出し時の電位
VR2より高いレベルに設定される。 プログラムベリファ ィ時のデータ読み出し動作は一般に、 CMO S
Έ P R OMで使用される差動増幅回路を使用したセンス 方式と同様で、 電位 VR2をリ ファ レンス電位と して、 こ の電位より ビッ ト線の電位 V INが高い場合メモリセルの データは浮遊ゲー トに電子が注入されている "0" - タと判断され、 リ ファ レンス電位より ビッ ト線の電位 V】 Nが低い場合、 メモリセルのデータは浮遊ゲー トに電 子が注入されていない "1 " データと判断される。 上述 したプログラムべリファイ用負荷回路の トラ ンジスタ Q 3 7の導通抵抗はメモリセルの閎値電圧が 7 V以下で は、 プログラムべリ ファイモー ド裤にプログラムベリ フ アイセンス回路から " 1 " データが出力されように設定 される。 プログラムべリ ファイセンス回路を使用した読 み出し速度は 1つのリ ファ レンス電位を使用するセンス 方式のため、 1 0 0 n sec 程度である。 一般に
E P R O Mのプログラム装置のプログラムべリファイ時 の出力データの判定はア ドレスを入力してから後、 1 s ee 程度と非常に長く 設定されているため、 1 0. 0 n sec 程度の読み出し速度であれば十分である。
また第 8図のプログラムべリ ファイセンス回路の差動 増幅回路 3 3は、 プログラムべリファイ時に第 1〜第 3 のセンスアンプのカレン ト ミ ラー回路のうちの 1つを使 用して構成することも可能である。 例えば、 第 1のセン スア ンプの Pチャネルトラ ンジスタ S 2のゲー ト入力信 号を、 通常読み出し時は第 1のダミービッ ト線とし、 プ ログラムべリファイ時は第 2のダミ ービッ ト線に切り換 え、 さらに第 1のセンスアンプの出力信号 Aをイ ンバー タ 2段とスィ ッチ回路 3 2を介して出力バッファ回路に 入力することにより第 8図のプログラムべリファイセン ス回路を実現でき、 チップ面積を縮小することが可能と なる。
第 8図において、 データ転送回路 3 2と出力バッファ 回路 3 8との間には、 ラ ッチ回路 3 7が接铳されている このラ ツチ回路 37はィコライズ及びプリチャージが行 なわれている間、 出力バッファ Θ¾ 38からメモリセル のデータに対応しないデータが出力され、 このデータ出 力により電源電圧が変動することを防止するために設け られている。
第 9図はデー夕読み出し時の各信号のタィ ミ ングを示 してあり、 以下にラッチ回路使用時の読み出し動作を説 明する。 第 9図でア ドレス信号が変化すると （時点 t 1 1 ) 、 このア ドレス信号の変化は図示されていない ア ドレス変化検出回路 （ A T D回路） により検出され、 · この ATD回路より所定の時間 "1 " レベルの ATDパ ルスが出力される （時点 t l 2) 。 この ATDパルスが 出力されるとラ ツチ回路 37をコン トロールするラ ツチ パルスが " 1 ' レベルに変化する （時点 t 1 3 ) 。 さ ら にこのラ ツチパルスの変化を受けて上述したィ コライズ 及びプリチャージ制御用のィコライズ信号 øも "1 " レ ベルに変化する （時点 14) 。 第 9図に示すように、 ラ ッチパルスは、 ィコライズ信号 øの立ち上がりより も 先に " 1 " レベルへ変化する。
このため、 ィコライズ及びプリチャージ動作が開始さ れる前に出力信号 Dは時点 t 1 3においてラ ッチ回路 37でラ ッチされ、 ィ コライズ信号 øの変化により第 3 のセンスアンプ 3の出力信号 Dカ《 " 1 " レベルから "0" レベルに変化しても （ t: 1 5 ) 、 出力バッファ回路 38 からはラ ッチされた出力信号 Fが出力される。
そして A T Dパルスが所定時 ^過後に " 0， レベル になると （時点 t 1 6) 、 その変化を受けてィコライズ 信号 ø も " 0 " レベルとなり （時点 t 1 7 ) 、 選択され たメモリセルのデータが読み出される。 ィコライズ信号 Φが " 0 ' レベルに変化してから所定時間経過後ラ ッチ パルスも " CT レベルになり （時点 t 1 8 ) 、 第 3のセ ンスアンプ 3からの出力信号 Dがラ ッチ回路を介して出 力バッファ回路 38に転送され外部に出力される。 この ように本実施例ではセンス動作が行われている間は、 出 力バッファからラ ツチされた前のデータが出力されるた め、 電源電圧は安定しており、 高速読み出しが可能とな る o
次に、 第 5の実施例について説明する。 上述した第 1 〜第 4の実施例では、 電子の注入されたメモリセル
M l l〜Mm n と等価な第 1のダミーセル DM 1 1〜 DMm l と して、 電流経路を形成しないもので説明した。 従って、 この第 1のダミ ーセル DM l l〜DMm lのゲ 一卜に電圧を印加しても電流経路は形成されない。 とこ ろがメモリセル M i l〜Mm nのうち、 浮遊ゲー トに電 子が注入されたものは、 その閎値電圧が上昇している点 のみが注入されていないセルと異なる。 このため、 ゲー 卜に闡値電圧より も高い電源電圧 V ccが印加されると電 流経路は形成され、 導通することになる。 この結果、 第 3のセンスアンプ 3からは、 誤ったデータ " 1 " が検出 される こ とになる。
前述したように、 メモ リセルのゲー トに印加される電 源電圧 V ccは、 常に一定のレベルが保持されているわけ ではない。 例えば、 出力バッファ回路 3 8からデータ力 < 出力される際には、 その出力に依存する大きな負荷容量 を駆動するために大電流を流す必要がある。 このため、 前述したように電源配線に存在するイ ンダクタ ンスによ つて、 電源電圧 V eeは 1 〜 2 V程度変動することがある。 例えば、 正常時に電源電圧 V ecは 5 Vであるとすると、 一時的に 6〜 7 Vまで上昇することがある。 このような 場合にも、 誤動作を招かないためには、 電子を注入され たメ モリ セルの閎値電圧は、 前述したように 7 V以上で あることが必要になつてく る。
しかし閾値電圧を高めるためには、 追加窨き込みによ りより多く の電子を注入する必要があり、 プログラムに 長い時間を要することになる。 一つのメモリセルに電子 を注入するために時間が長くかかるとなると、 メモリ装 置全体のプログラムに sは多大な時間が必要となり、 メモ リ容量が大き く なればなる程、 長い時間を費やさなけれ は'ならなく なる。
筇 5の実施例は、 上記の事情を考慮してなされたもの である。 この実施例における第 1 のダミ ーセル D M 1 1 〜D M m l は、 第 1 0図に示されたように、 電子の注入 されたメモリセルと電気的に等価なものを用いている。 そして、 この第 1の ミーセルの闞値電圧は、 浮遊ゲ 一トに電子が注入されていないメモリセルの閱値電圧よ り高く なっており、 電子の注入されているメモリセルの 閎値電圧と同様の値となっている。 第 1のダミーセルの ゲー トに閾値電圧を超える電源電圧 V ccが印加されると、 メ モ リセルと同様に電流経路が形成され、 導通すること になる。 例えば、 電子の注入されたメモリセルの閾値電 圧が 6 Vであり、 第 1のダミーセルの閎値電圧も同様に 6 Vであるとする。 これにより、 電源変動が生じて電源 電圧 V ccが 6 V以上に上昇すると、 メモリセルのみなら ず、 第 1のダミーセルも同様に導通するため、 誤動作が 防止される。
この実施例では、 必ずしも電子の注入されたメモリセ ルの閎値電圧をより高めておく必要はない。 4〜5 V程 度であってもよく、 この場合には第 1のダミーセルも同 様に 4〜 5 Vの闞値電圧を持つようにすればよい。
こ こで、 第 1のダミーセルの閾値電圧を、 電子の注入 されたメ モリセルと同程度に高めるには、 幾つかの方法 が考えられる。 例えば、 トラ ンジスタのチャネルへ注入 する不純物ィオンの ドーズ量を多く しても良い。 あるい は、 メ モリセルと同様に浮遊ゲー トに電子を注入しても よい。 この場合に、 第 1のダミーセルの閾値電圧は、 電 子の注入されたメモリセルの閾値電圧より も低く なるよ うに設定するのが好ま しい。 このためには、 メ モリセル と第 1のダミ ーセルとに電子を注—入する際に、 ブログラ ム電圧を印加する時間を第 1のダミ一セルの方が短く な るように設定すればよい。
次に、 この第 5の実施例に関連した第 6の実施例につ いて説明する。 この実施例では、 第 1〜第 4の実施例と 同様に、 第 1のダミ ーセルとして電流経路の形成されて いないメモリセルを用いている。 その代わりに、 電源電 圧 V ecが一定値を超えた場合には、 ダミ 一列線 D B L 1 にリーク電流路を設けて、 電位 V l?lを必要なレベルだけ 低下させて誤動作を防止する リーク手段を備えている。
第 1 1図に、 そのリーク手段を示す。 節点 N 1 0 0は、 第 1図に示されたダミ ー列線 D B L 1 の節点 N 1 0 0に 接続されている。 Pチャネルエンハンスメ ン ト型 トラ ン ジスタ T r 4のゲー 卜に、 チッ プィネーブル信号 C E力 < 印加されており、 チップがィネーブル状態になると、 P チャネルェン ノヽンスメ ン ト型 トラ ンジスタ T r 2に電源 電圧 V ccが供給される。 この トラ ンジスタ T r 2の ドレ ィ ン電極からは、 電源電圧 V ccより所定電圧だけ低い電 圧 V om が出力される。 このリーク回路の動作を、 第 1 2図を用いて説明する。 第 1 2図の実線は第 1 1図の Nチャネルデプリ ッ シ ヨ ン型 トラ ンジスタ T r 1の ドレ ィ ン電圧 （V out)と流れる電流 （ I 1 ) の関係を示し、 破線は Pチャネルハンスメ ン ト型 トラ ンジスタ T r 2の、 ドレイ ン電圧 （ Vout ) と流れる電流 （ 1 2 ) の関係を 示している。 破線①は電源電圧 V— ccが Vclの場合の トラ ンジスタ T r 2に流れる電流 I 2 の特性で、 破線②は電 源電圧 Vccが Vciより高い Vc2の場合の トランジスタ T r 2に流れる電流 I 2 の特性を示している。
電源電圧 Vccが Vclから Vc2へ上昇すると、 出力電圧 Vout は Voutlから Vout2へ変化する。 即ち出力電圧 Vout は、 電源電圧 Vccの変化に応じて変化し、 その電 圧は Vceより も所望の電圧だけ低く なる。 例えば第 1 2 図において、 正規の電源電圧 Vclが 5 Vのとき出力電圧 Voutlは約 I Vであるとすると、 電源電圧 Vc2が 6 Vの とき、 出力電圧 Vout2は約 2 Vとなる。 この電源電圧 V より降下された出力電圧 Vout が第 3のダミーセル に相当する Nチャネルェンハンスメ ン ト型トラ ンジス夕 D 1のゲー トに印加される。 これにより、 この トランジ ス夕 D 1の ドレイ ンは、 データ読み出し時にリー ド信号 Rによって導通する Nチャネルェンハンスメ ン ト型トラ ンジス夕 T r 3を介して、 節点 N 1 0 0に接続される。
ここで、 トラ ンジスタ D 1のゲー トに印加される出力 電圧 Vout は、 トラ ンジスタ T r 1及び T r 2の導通抵 抗の比率を変えることによって、 任意に設定することが できる。 また トラ ンジスタ T r 1に流れる電流 I 1は、 閎値電圧の絶対値が低い程、 小さい出力電圧 Vout で飽 和領域に到達する。 従って、 電源電圧 V ccの広い範囲に 渡って所望の出力電圧 V out を設定するには、 トランジ ス夕 T r 1の闞値電圧の絶対値を'より低く設定するのが 望ま しい。
このような構成を備えたリーク手段は、 電源電圧 Vcc が上昇して所定値 （例えば 6 V) に達すると、 この電圧 より降下された出力電圧 Vout (例えば 2 V) 力《 トラ ン ジスタ D 1のゲー 卜に印加されてこの トラ ンジスタ D 1 が導通し、 節点 N 1 00においてリ ーク電流路が形成さ れる。 これにより、 電源電圧が所定の電圧 （5 V) 以上 になると第 1のダミ ービッ ト線 D B L 1の電位 VR1は低 下する。
こ こで トラ ンジスタ D 1は、 電子を注入されたメモリ セルよ り も、 結果的に低い電源電圧 Vccで導通するよう に閾値電圧が設定されていれば、 電源電圧が上昇した場 合でも誤動作を防ぐことが可能である。
第 1図で示した実施例の回路のチップ上の回路配置の 実施例を第 1 3図に示す。 通常 E P R OMでは、 1つの のァ ドレスに対して複数のデータを記憶する。 第 13図 の実施例では、 1 0の行ア ドレス信号と 5つの列ァ ドレ ス信号によって 4つのメモリセルが選択される。 同時に 4 ビッ 卜のデータが出力されるメモリチップの構成が示 されている。 メ モ リセルアレイは、 各ビッ 卜に対応して メ モリセルア レイ ◦からメモリセルア レイ 3まで 4分割 され、 列デコーダにより選択された各ビッ トに対応した 4本のビッ ト線には、 それぞれ行デコーダにより選択さ れたメ モ リ セルのデータに対応 Lr—た電位 V I Nが出力され る。 また、 メモリセルアレイ 0と 1、 及びメ モリセルァ レイ 2と 3の間には、 それぞれ第 1のダミービッ ト線と 笫 2のダミ ービッ ト線が配置され、 各々のダミービッ ト 線に接続されている第 1のダミーセルと第 2のダミーセ ルの記億状態に対応した電位 （VR1と VE2) が各々のダ ミ ービッ ト線 D B L 1 , D B L 2に現われる。 本実施例 では、 2本の第 1のダミービッ ト線のうち、 メモリセル アレイ 0と 1の間に配置された第 1のダミービッ ト線の 電位 （VR1) は、 ビッ ト 0のメモリセルデータを検知す るセンス回路 S/A 0と、 ビッ ト 1のメモリセルデータ を検知するセ ンス回路 Sノ A 1で、 各々選択されたビッ ト線の電位 （VIN) と比較される。 またメモリセルァレ ィ 2と 3の間に配置された第 1のダミービッ ト線の電位 ( VR1) は、 ビッ ト 2のメ モ リ セルデータを検知するセ ンス回路 S /A 2とビッ ト 3のメモリセルデータを検知 するセ ンス回路 S ZA 3で各々選択された ビヅ ト線の電 位 （V 1N) と比較される。 同様に、 2本の第 2のダミー ビッ 卜線のうち、 メモリセルアレイ 0と、 メ モ リセルァ レイ 1の間に配置された第 2のダミ ービッ ト線の電位 ( V 2) は、 セ ンス回路 S ZA 0とセ ンス回路 S/A 1 で、 またメ モ リ セルア レイ 2とメ モ リ セルア レイ 3の間 に配置された第 2のダミービッ ト線の電位 （VR2) はセ ンス回路 2とセンス回路 3でそれぞれ選択されたビッ ト 線の電位と比較される。 この比較 *T果に基づき、 それぞ れのセンス回路からメモリセルの記憶状態に対応したデ 一夕が 4 ビッ ト分出力され、 このデータがそれぞれ出力 バッ ファ 0, 1 , 2, 3を介して外部にビッ ト 0 , 1 , 2, 3の信号と して出力される。 S /A C！〜 3の領域で は、 それぞれ第 1の実施例におけるビッ ト線の電位を所 定の低いレベルに設定するバイァス トラ ンジスタ Q 21 及びプリ チャージ トラ ンジスタ Q l l、 ビッ ト線負荷ト ラ ンジス夕 Q 1 00、 第 1のセンスアンプ、 第 2のセン スアンプ、 第 3のセンスアンプの回路が形成されている。 また、 2個のリ ファ レンス回路 R 0の領域ではそれぞれ 第 1のダミ ービッ ト線の電位を所定の低いレベルに設定 するノくィァス トラ ンジスタ Q 22、 プリ チャージ トラ ン ジス夕 Q 1 3、 第 1のダミ ービッ ト線負荷 トラ ンジスタ Q 1 0 1が形成される。 さ らに 2個の R 1の領域では、 それぞれ第 2のダミ ービッ ト線の電位を所定の低いレべ ルに設定するバイアス トラ ンジスタ Q 23、 プリ チヤ一 ジ トラ ンジスタ Q 1 5、 第 2のダミ ービッ ト線負荷トラ ンジスタ Q 1 02が形成されている。 メモリセルのデー タは、 第 3のセンスア ンプで第 1のセンスアンプと第 2 のセンスァンプの出力信号の電位差を比較することによ り、 読み出されるため、 第 1または第 2のセンスア ンプ の一方の動作が遅いと誤動作が生じる。 このため、 第 1 のセンスアンプと第 2のセンスアンプのセンス速度は、 等しく なるように設定されるのが'好ま しい。 この点を考 慮し、 第 2図に示されるセンスアンプ回路では、 笫 1の センスアンプ 1と第 2のセンスアンプ 2の対応する トラ ンジス夕の トラ ンジスタサイズ WZLは等しく なるよう 設計される。 しかしながら第 2図の実施例回路でビッ ト 線に付加されるゲー ト容量は、 トラ ンジスタ S 1と S 4 のゲー 卜容量の和になり第 1または第 2のダミービッ ト 線に付加されるゲー ト容量の 2倍となる。 このためビッ ト線電位 V INの変化速度は、 ダミービッ ト線の電位 VR2 の変化速度より遅く なる。 ビッ ト線が放電される時、 V INの電位の変化が VR2の電位の変化により遅くなるた め、 V INの電位が VR2の電位より高く なる。 このため第 2のセンスアンプ出力信号 Bがすばやく " 1" レベルへ 変化し誤動作を生じる。 第 1 3図の実施例ではこの問題 を考慮し、 上述のように第 1のダミービッ ト線の電位 VR1を、 領域 S ZA 0と S ZA 1に形成される 2個の笫 1のセンスァンプの電圧比較トラ ンジスタのゲー トに印 加しており、 ビッ ト線に付加されるゲー ト容量と第 1の ダミ ービッ ト線に付加されるゲー ト容量が等しく なるよ うに設定している。 同様に第 2のダミービッ ト線の電位 VR2を、 領域 S / A 0と S ZA 1に形成される 2個の第 2のセンスァンプの電圧比較トラ ンジスタのゲー トに印 加することにより、 ビッ ト線に付加されるゲー ト容量と 第 2のダミ ービッ ト線に付加されるゲー ト容量が等しく
なるよう設定している。 こめ結果 ίΓ ビッ F線とダミ ービ
ッ ト線に付加される容量が等しく なり、 誤動作を防止す
ることができる。 第 1 3 の実施例は他にもさまざまな
応用が可能である。
前述したように " 1 " のメモリセルデータを高速に読
出すためには、 ビッ ト線の電位 V I Nは第 2のダミ ービッ
ト線の電位 V R2より先に低いレベルへと変化すること力く
好ま しい。 このため行線が切り換り " 1 " のメ モリセル
が選択される場合選択されたメモリセルのゲー ト電位は
'舞 選択された第 2のダミ ーセルのゲー ト電位より高い程高
逨読み出しが可能となる。 一般に行線はポリ シリ コ ンが
材料と して用いられており、 行線の線幅は 1 fi m以下と
微細化されているため、 メモリセルアレイ中の行デコー
ダに近いメモリセルと遠いメモリセルでは行線の電位の
変化に 1 0 nsec程度の差が'生じる。 このため第 2のダミ
一セルを行デコーダからもっとも遠い位置に配置し行線
が切り換わる際選択ざれたメモリセルのゲー ト電位より
第 2のダミ ービッ ト線電位が低く なるように設定するこ
とにより、 高速読み出しを実現できる。 例えば、 メモリ
セルアレイ 0 とメモリセルアレイ 1 の間に、 配置される
第 2のダミ ービッ ト線をメ モリセルアレイ 1 と 2の間に
配置し、 この第 2のダミ ービッ ト線が入力される領域
R 1 とセンス回路の領域 S / A 1 とを交換することによ り実現できる。 同様に、 メモリセルア レイ 2とメモリセ ルアレイ 3との間に配置されてい'る第 2のダミービヅ ト 線をメモリセルアレイ 3の右側に配置し、 この第 2のダ ミービッ ト線が入力される領域 R 1と S A 3を交換す ることにより、 ビッ ト 2とビッ ト 3についても同様の効 果が得られる。
上述した第 1〜第 6の実施例のように、 本発明の半導 体メモリ装置として種々な応用例が可能である。
第 14図は本発明の第 7の実施例を示すものである。 この実施例においては、 第 1図の実施例と比べて、 プ リ チャージ用 トラ ンジスタ Q l l, Q 1 3, Q 1 5が省 略きれている。 これは発明者らが第 14図に示した半導 体メモリを試作し、 評価したところ、 ィコライズ用 トラ ンジスタ Q 1 2, Q 14 , Q 1 6 , Q 1 7が VIN,
V R 1 , V R 2を同じ電位に設定するので、 メモリセル に記憶されたデータに対応して第 1のセンスアンプ 1及 び第 2のセンスアンプ 2の出力信号 A, Bも変化し、 正 しいデータが検出されるため、 プリチャージ用 トランジ ス夕 Q l l , Q 1 3 , Q 1 5は必ずしも必要ないことが 判明したことに基づく。
したがって、 この実施例の構成では、 素子数が減少し、 面積効率の良い半導体メモリが提供されることになる。
さらに発明者らは第 1図に示した半導体メモリを試作 し、 評価したところ、 メ モリセル毎に動作する最小の電 源電圧が異なつていることが分かった。 前述したように 各セルが同じ構造および状態とな--つているはずの集積回 路であっても、 流れる電流がメモリセル毎に僅かずっ異 なっており、 オンしたダミーセルより も少ない電流が流 れるメ モリセルにおいて、 動作する最小電源電圧が高く なっていることが判明した。
一般に、 半導体集積回路は、 低い電源電圧でも動作す ることが望ま しいが、 電源電圧 V ccを下げていく と信号 Aと信号 Bの電位差が小さ く なつていく とともに、 信号 A , Bと電源電圧 V ccとの差も小さ く なる。 後者の差が トラ ンジスタ S 5， S 6の閎電圧より も小さく なれば、 トラ ンジスタ S 5 , S 6はオフ し、 動作しなく なる。 こ の場合、 電源電圧が低下していく のに伴って信号 Bと電 源電圧 V ceとの電位差が小さく なつていく速さは V I Nよ り V R2の電位が低いものほど速いことが分かった。 すな わち、 オンしたダミ ーセルより もメモリセルの電流が小 さいものは、 V I Nより も V R2の電位の方が低いので、 他 のメ モリセルに比べ、 信号 Bと電源電圧との電位差が小 さ く なる割合が速く、 動作する電源電圧の最低値が他の メモリセルに比べて高いことが分かった。 このように
V】Nの電位は V R2より も低い方が前述したよう に読み出 し速度は早く、 さ らに低い電源電圧で動作可能となる。 逆に V I Nの電位が V R2より高く なつては電源マージン力《 狭まるという問題が生ずることになる。 第 1 5図に示す本発明の第 8の実施例は、 上記の事情 に基づいてなされたもので、 メモ'" II電流が小さくてもよ り低い電源電圧まで動作する半導体メモリを提供するこ とを目的とする。
この実施例においてはメモリセルを構成する トランジ スタのチャネル長 L 1 より も、 ダミーセルを構成する ト ラ ンジス夕のチャネル長 L 2を長く設定している。 この ようにすることで、 メモリセル毎の電流値のばらつきに 対して常にダミ一セルの電流値の方が小さく なるように できるので、 V I Nより も V B2の電位が高く なるように設 定でき、 このため、 従来より も信号 Bと V との電位差 の小さく なる割合を少なく している。 したがって、 より 低い電源電圧まで動作させることが可能となる。
このような実施例においては、 メモリセル電流の各メ モリセル毎におけるばらつきのもっとも少ないメモリセ ル電流を持つものより もダミ一セルの電流が少なければ 良いので、 メモリセルのチャネル長に比べてダミ一セル のチヤネル長をそれほど長く設定する必要はなく、 メモ リセルのチヤネル長より も 1 0 %長い程度で良い。 すな わち、 メモリセルのチャネル長が 1 mであるならばダ ミ ーセルのチャネル長は 1 . l ii m程度で良い。 この場 合、 メモリセルとダミ一セルのチャネル長に差があるす ぎると V I Nと V R2の電源ノィズに対する応答性が違い、 誤動作の原因となるので、 あまり差をつけすぎるのは好 一 6 丄 — ま しく ない。
この実施例によれば、 電圧マージンの大きい半導体メ モリを提供することができる。
第 1 6図は本発明の第 9の実施例を示すもので、 第 1 図に示した トランジスタ Q 2 4 , Q 2 5で作った固定バ ィァス方式に代えて、 イ ンバー夕 I 1 , 1 2 , 1 3によ る周知のフィ一ドバックバイアス回路を用いたものであ る 0
この回路を試作し、 評価した結果、 第 1 6図に示すフ ィ一ドバックバイアス回路を用いたものの方が、 第 1図 に示す固定バイアス回路を用いたものより も ビッ ト線ぁ るいはダミ ービッ ト線のプリチャージに要する時間が短 く て済んだ。 このため、 ア ドレスが入力されてから、 デ 一夕が出力されるまでの時間は第 1 6図に示したフィ ー ドバッ クバイァス方式の方が固定バイァス方式より も短 くすることができ、 より高速動作が可能であることが分 かった o
発明者らは、 さ らに高速動作をさせるため、 第 1 6図 に示した回路においてィコライズおよびプリチャージの 時間を最適化し、 その上、 出力バッファ回路の出力段の トラ ンジスタサイズをより大き く設定し、 外部端子の充 放電時間をより短く した。 このことにより、 より高速動 作をする半導体メ モ リが得られた。 しかし、 出力段トラ ンジス夕の電流駆動能力を大きく とったため、 パッケ一 ジあるいは電源配線のイ ンダクタンス成分により、 デー 夕出力時において、 電源電圧がよ 大きく変動し、 この 電源ノイズにより "0' データを記坻したメモリセルが 選択された場合に誤動作が生じるという新たな問題が生 じた。 この場合、 発明者らの解析によれば、 電源ノイズ により誤動作するのはプリチャージパルス幅の短いもの であることが分かった。 その理由は次のように考えられ る。
一般に、 ビッ ト線のプリチャージに要する時間は、 ビ ッ ト線が放電状態である時にプリチャージする場合が最 も長く かかる。 これに対して、 ダミービッ ト線 D B L 1 はすでに充電状態にあるため、 プリチャージに要する時 問は短く て済む。 プリチャージが終了して "0' データ が出力されるとき、 電源電圧が変動すると、 イ ンバー夕 I I , 1 2, I 3の出力も電源変動の影響を受けて変動 する。 この時、 電源電圧 Vccが低下しィ ンバータ I 2の 出力力《 " 0 " 方向に変動するため トラ ンジスタ Q 21 , 及びトラ ンジスタ Q 22の導通抵抗が大き くなる。 ビッ ト線 B Lはプリチャージに要する時間が長いため、 トラ ンジスタ Q 2 1の抵抗が大きくなるために完全にプリチ ヤージ状態とはなっていないが、 ダミ ービッ ト線はプリ チャージ時間が短くても充分プリチャージされる。 この ことにより、 VINと VK1との間に電位差が生ずる。 すな わち、 ィコライズ終了後、 V INの電位が VR1より低く な り、 第 1 のセンスアンプが間違ったデータを出力し、 こ れにより誤動作していた。 - 以下に示す実施例はこのような事情から電源ノイズに より誤動作しない高速動作可能な半導体メモリを提供す る ものである。
笫 1 7図は笫 1 6図の実施例において用いたィ ンバー 夕 I 1〜 I 3を示す回路記号で、 第 1 8図はその回路構 成を示している。 このイ ンバータを構成する トラ ンジス 夕 N 1の閎電圧あるいは Pチャネル トラ ンジスタ N 2と Nチャネル トラ ンジスタ N 1の寸法の比を変えることで ビッ ト線の電位を最適化することができる。 例えば、 N 1の闞電圧は 0 V程度が望ま しい。
第 1 9図は第 1 6図の実施例において用いたイ ンバー 夕を改良することにより、 上述した誤動作の対策を行な つたもので前述した第 1 8図のィ ンバータの電源と N 2 との間に定電流源 C 1を挿入したものである。 このよう な構成では出力バッファからデータが出力される時、 電 源電圧 V ccが変動しても、 定電流源 C 1が存在するため 電流値は不変で、 ィ ンバー夕の出力 0 U Tが変動せず、 上述したような誤動作は生じない。
笫 2 0図は定電流源と してデプレッ ショ ン型トラ ンジ ス夕 N 3を用いたもので、 ソースとゲー トとを接続する ことにより定電流特性を得ている。
笫 2 1図は笫 2 0図に示された トラ ンジスタ N 3のゲ 一 トを接地したもので、 トランジスタ N 3が飽和領域で 動作するため、 定電流特性が得られる。
第 22図は Pチャネルトランジスタ N4を定電流特性 で用いたものである。 この実施例ではそれぞれドレイ ン とゲー トを接統した Pチャネルトランジスタ N 5, N 6, デプレッ ショ ン トラ ンジスタ N 7を直列に接続したもの を電源 V と接地間に接铳し、 トランジスタ N4のゲー トを トラ ンジスタ N 6と N 7の接铳点に接続している。 この場合、 トランジスタ N 4のゲー ト電圧は V ee—
I Vthn5 I 一 I Vthn6 I となり電源電圧の変動とともに、 トラ ンジスタ N4のゲー ト電圧も同様に変化するため、 定電流特性を得ている。
Vthn5及び Vthn6はそれぞれトランジスタ N 5及び N 6のシキイ電圧である。
第 23図、 第 24図はゲー トとソースが接続された N チャネルデプレッ ショ ン型トラ ンジスタ N8と、 ゲー ト と ドレイ ンが接続された 3つの Nチャネルトラ ンジス夕 N 9 , N 1 0 , N 1 1を電源 Vccと接地間に接铳してお り、 nチヤ ンネルトランジスタ N 12およびしきい値が ほぼ 0 Vの nチャ ンネルトランジシス夕 N 13を飽和領 域で動作させることにより、 定電流特性を実現している。 このため電源電圧 Vccが変動しても流れる電流は変動せ ず、 イ ンバータの出力 OUTも変動しない。 したがって、 上述した誤動作も生じない。 このように、 これらの実施例では電源電圧の変動があ つてもフィ一ドバックノくィァス回路のィ ンハ '一夕 I 1〜 I 3の出力が変動しないので、 プリチャージ時間を短く することができ、 こ'れにより動作が速く、 誤動作のない 半導体メモリを提供することができる。
% 2 5図はフィ一ドバックバイアス回路のさ らに他の 実施例を示す回路図である。
本実施例のフィ一 ドバッ クバイァス回路は入力がビッ ト線 B Lに接続され出力がトラ ンジスタ Q 2 1のゲー ト 電極に接銃された第一のイ ンバータ回路と、 入力がビッ ト線 B Lに接続され、 出力が初期充電用 トラ ンジスタ Q 6 0のゲー ト電極に接続された第二のイ ンバータ回路 より構成される。 第一のィ ンバータ回路は Pチャネル ト ラ ンジス夕 Q 64 , Q 7 1 と しきい値電圧がほぼ 0 Vの Nchトラ ンジスタ Q 7 3より構成される。 また第二のィ ンバータ回路は Pチャネル トラ ンジスタ Q 6 3 , Q 7 0 と しきい値がほぼ 0 Vの Nチャネルトランジスタ Q 7 2 の直列接続回路より構成される。 Nチャネル トラ ンジス 夕 Q 6 1 , Q 6 2はそれぞれ第二、 第一のイ ンバー夕の 出力と Groundとの間に接続される。 Pチャネル トランジ ス夕 Q 6 3 , Q 64 と Nチャネル トラ ンジスタ Q 6 1 , Q 6 2はチップが待機状態の時、 チップの消費電力を削 減する目的で使用される。 初期充電用 トラ ンジスタ Q 6 0はビッ ト線の高速充電のため使用されるもので、 ビッ ト線の充電が開始されて Nチャネルトラ ンジスタ Q 2 1がしや断するより先に、 初期充電用 トラ ンジスタ Q 60がしや断するように、 第二のィ ンバータの出カ電 位は第一のィ ンバー夕の出力電位より低く なるよう設定 される。 このように、 フィー ドバックタイプバイアス回 路で初期充電用 トランジスタを使用することにより、 0 Vから所定電位までのビッ ト線の充電時間をさらに短 縮化することが可能となった。
第 2 6図は本発明の第 1 0の実施例を示すもので、 第 2 5図に示したビッ ト線バイァス回路の半導体記憶装置 内でのセンスアンプ等と接続構成を示す。 第 1のダミー ビッ 卜線 D B L 1及び第 2のダミ ービッ ト線 D B L 2の バイアス回路にも第 2 5図と同様の構成のバイアス回路 を使用することにより、 メモリセルの " 0 ' データ読出 し時のビッ ト線電位と第 1のダミ ービッ ト線の電位、 及 びメモリセルの " I *" データ読出し時のビッ ト線電位と 第 2のダミービッ ト線の電位が等しく なり、 読出し速度 を高速にすることができる。
第 2 7図は第 2 6図のビッ ト線バイァス回路の他の実 施例を示すもので、 第 2 5図の第 1のイ ンバー夕を構成 している Pチャネルトランジスタ Q 7 1をゲー ト電極が ソース電極に接統されたデプレッ ショ ン型 Nチャネルト ラ ンジスタ Q 7 5に、 また第 2のイ ンバー夕を構成して いる Pチャネルトラ ンジスタ Q 7 0をゲー ト電極がソー ス電極に接統されたデプレッ シヨ ン型 Nチャネルトラン ジス夕 Q 7 4に置換えたものである。 また第 2 8図はバ ィァス回路のさらに他の実施例を示すもので、 第 2 5図 の Pチャネル トラ ンジスタ Q 7 1をゲー ト電極がドレイ ン電極に接铳されたしきい値電圧がほぼ 0 Vの Nチヤネ ル トラ ンジスタ Q 7 9に、 また Pチャネル トラ ンジスタ Q 7 0をゲー ト電極が ドレイ ン電極に接铳されたしきい 値電圧がほぼ 0 Vの トラ ンジスタ Q 7 8に置換えたもの である。
このよう に第 1 のイ ンバータ と第 2のイ ンバー夕には 第 2 0図〜第 2 4図に示したィ ンバ一夕の他に従来技術 で使用した種々のタイプを使用することが可能である。
第 3 0図にビッ ト線が切替わり、 新しく選択されたビ ッ ト線が充電される際のビッ ト線電位変化 （ B L ) と、 第 2 5図及び第 2 6図に示されたフィ 一 ドバックバイァ ス回路の第 1のイ ンバー夕の出力の電位変化を実線で示 す。 第 3 0図において時間 t 0 で新しく選択されたビヅ 卜線 B Lの充電が開始されると、 このビッ ト線 B Lの低 い電位に対応して第 1のイ ンバータの出力電位は上昇す る。 時間 t 1 でビッ ト線はデータ " 1 " が記憶されたメ モリセルが選択された時のビッ ト線電位まで充電される 力《、 ィ ンバータの入力に対するィ ンバータ出力の応答速 度の遅れにより、 このとき筇 1 のイ ンバー夕の出力電位 は " 1 " のメ モリセル （ " 1 " セル） が選択された時の 例えば第 3 0図の時刻 t 3 の時の所定の安定した電位よ
り高い電位である。 このためビッ Γ線は第 3 0図に示し
た時刻 t 3 の時の " 1 * セルが選ばれた時の所定の安定
電位以上に充電され、 第 1のイ ンバータの出力電位は低
下しビッ ト線は充電されない。 選択されたメモリセルに
より、 ビッ ト線は徐々に放電されるが、 ビッ ト線の容量
が大きいため時間 t 3 ではじめて " 1 " セル選択時のビ
ッ ト線電位に回復する。 このようにビッ ト線が所定の安
定電位に達してもさらに余分に充電が行われ （過充電）
るため、 " 1 ' データの読出し速度が遅く なるという問
題がある。 このため第 2 9図に示す第 1 0の実施例では
カラムゲー ト トラ ンジスタの ドレイ ン電極とビッ ト線バ
ィァス回路の入力 （ B L D) 間にゲー トが Vccに接続さ
れたデプレッ ショ ン型 Nチャネルトランジスタ Q 5 0を
挿入している。
第 3 0図に破線で示した電圧波型が、 第 2 9図におけ
る、 ビッ ト線の電位、 ビッ ト線バイアス回路の入力電位
と、 第 1のイ ンバー夕の出力電位である。 ここでビッ ト
線バイアス回路の入力電位を B L Dで示す。
第 2 9図における トラ ンジスタ Q 5 0は抵抗として動
作するため、 新しく選択されたビッ ト線 B Lを充電する
とき、 この トラ ンジスタ Q 5 0のの ドレイ ン （B L D )
とソースとの間には電位差が生じる。 a- すなわち、 ビッ ト線が切り替わり、 新しく選択された ビッ ト線が充電されるとき、 ビッ ト線の電位 （ トラ ンジ スタ Q 5 0のソース側） より、 ビ ト線バイアス回路の 入力端の電位は高く なる。
このためビッ ト線バイアス回路の入力端がデータ " 1 " のメモリセル選択時の安定したビッ ト線電位以上まで余 分に充電されても、 ビッ ト線 B Lは、 データ " 1 " のメ モリセル選択時の安定したビッ ト線電位まで充電されな い。
さらにビッ ト線バイアス回路の入力端が、 余分に充電 されたあとで、 ビッ ト線バイアス回路に入力端は充電さ れなく なる。 このとき、 ビッ ト線バイアス回路の入力端 の電位は、 ビッ ト線 B Lより高い電位となつているため、 ビッ ト線バイアス回路の入力端の余分に充電された電荷 により ビッ ト線 B Lがさ らに充電され、 ビッ ト線バイァ ス回路の入力端と ビッ ト線 B Lの電位は、 データ " 1 ' のメモリセルが選択された場合の安定した電位しなる。
デプレッ ショ ン型 トラ ンジスタ Q 5 0を挿入すること により、 ビッ ト線バイアス回路の入力端の電位を、 デブ レツ シヨ ン型トラ ンジスタ Q 5 0が挿入されていない場 合のビッ ト線バイアス回路の入力端の電位より速く上昇 させることができるため、 ビッ ト線とバイアス回路の第 1 のィ ンバ一夕の出力電位はデプレッ シ ョ ン型 トラ ンジ ス夕 Q 5 0が挿入されることにより従来より速く 低下す る。 例えば第 30図に示すように、 第 1のィ ンバータの出
力電位が低下し、 トランジスタ Q 21を介してのビッ ト
線の充電がなく なるまでの時間は、 デプレッ ショ ン型ト
ラ ンジス夕 Q 50を揷入することにより t 2 — t 2'だけ
高速になる。 ビッ ト線バイアス回路の第 1のイ ンバータ
の応答速度の遅れによるビッ ト線の過充電を防止し、 ビ
ッ ト線 B Lの電位が、 データ "1" のメモリセル選択時
の安定したビッ ト線電位になるまでの時間を短縮化でき
る o
このようにビッ ト線バイアス回路の入力端とビッ ト線
B L間にゲー トを Vccに接続したデブレツ ショ ン型トラ
ンジス夕を挿入し、 ビッ ト線 B Lと、 ビッ ト線バイアス 回路の入力端との間に電位差を生じさせることにより、
ビッ ト線 B Lの過充電が防止され、 高速読出しが可能と
-': ： なる。 第 29図の実施例では、 さらにデプレッ ショ ン型トラ
ンジス夕をダミービッ ト線 D B L 1, D B L 2とビッ ト
線バイァス回路 12, 13間にそれぞれ挿入することに
より、 メモリセルの "0" データ読出し時のビッ ト線と
第 1のダミービッ ト線の電位及びメモリセルの "1' デ 一夕読出し時のビッ ト線と第 2のダミ ービッ ト線の電位
を等価にして読出し動作を安定化させている。
笫 31図は第 29図に示す実施例においてデプレッ シ
ョ ン型トラ ンジスタ Q 50のゲー ト入力を書込みコン ト ロール信号丑と したものである。 通常 E P R OMではメ モリセルへ " 0 " データを書込む場合、 書込み回路によ り ビッ ト線に 9 V程度の高電圧が印加される。
本実施例回路では窖込み時に 0 Vとなる信号 Hをデブ レツ シ ヨ ン型トラ ンジスタ Q 5 0のゲー ト電極に供給す るこ とにより、 バイアス回路に高電圧が印加されるのを 防止している。 またメモリセルのデータ読出し時にこの 信号！"は電源 Vccの電位となるため、 第 2図実施例で説 明したビッ ト線過充電によるデータ読出し速度が遅く な る問題も解決している。
第 3 2図は第 2 9図に示す実施例の変形例であって第 2 9図に示した回路の容量 C 1， C 2をダミ ービッ ト線 D B L 1 a , D B L 2 aで構成したものである。 この実 施例ではこれらの追加ダミ ービッ ト線に接銃されるダミ 一セル D M l l a , D 2 1 a , D M 1 2 a ,
D M 2 2 a , …の個数を調整することにより、 メモリセ ル側のカラムゲー ト C G 1 , C G 2, ……に存在する寄 生容量を補償し、 ビッ ト線とダミ ービッ ト線の負荷容量 を等しく設定している。
第 3 3図は本発明の第 1 1の実施例を示す回路図であ り、 本発明のメモリ装置におけるィ コライズ方式を説明 するものである。 この実施例ではビッ ト線 B Lとダミ ー ビッ ト線 D B L 2との間のィコライズを行う トラ ンジス タ Q 2 0 0 , Q 2 0 1が追加されている。 第 33図に示した半導体メモリにおいて、 例えばビッ ト線 B Lと第 1のダミービッ ト線 Ί) B L 1と第 2のダミ ービッ ト線 D B L 2が共にィコライズされた場合につい て考える。 この場合に トランジスタ Q 12， Q 14 , Q 20 1及び Q 16, Q 17 , Q 200にて接統される 経路を簡略図で示すと、 第 34図 （A) のようになる。 ' 第 34図 （A) —第 34図 （D) を用いて "0" デー タが読出される場合と "1 " データが読出される場合に ついて、 各ビッ ト線の電位変化について以下に説明する。
まず、 選択されたメモリセルが、 データを記憶 している場合を考える。 この場合、 このメモリセルおよ び第 1のダミーセルはオフ しており、 第 2のダミーセル がオンしているため、 ビッ ト線 B L、 第 1、 第 2のダミ ービッ ト線 D B L 1 , D B L 2のうち、 オン状態のメモ リセルが、 接続されているのは、 第 2のダミービッ ト線 だけである。 このためビッ ト線及び第 1のダミービ'ソ ト 線から、 第 2のダミービッ ト線へ流れる電流経路が形成 される。
ィコライズが完了した後、 ビッ ト線 B L、 第 1のダミ 一ビッ ト線 D B L 1、 第 2のダミービッ ト線 D B L 2の 電位は、 それぞれメモリセル、 第 1、 第 2のダミ ーセル に記憶されたデータに対応して変化する。 第 1、 第 2及 び笫 3のセンスアンプはビッ ト線 B L、 第 1、 第 2のダ ミービッ ト線 D B L 1、 D B L 2上の電位の変化を検知 して、 メモリセルに記憶されたデータを検知する。
より速く メモリ セルに記憶され^データを検知するた めには、 第 1、 第 2及び第 3のセンスアンプの詳細な回 路構成から理解されるように、 メ モリセルに記憧されて いる "0' データ （メモリセルがオフ） を検知する場合 は、 ィコライズが完了された時、 第 1のダミ ービッ ト線 D B L 1の電位より、 ビッ ト線 B Lの電位の方が高いこ とが望ま しい。 逆に、 メモリセルに記憶されている " 1 ' データ （メモリセルがオン） を検知する場合は、 ィコラ ィズが完了した時第 2のダミ ービッ ト線 D B L 2の電位 より、 ビッ ト線 B Lの電位の方が低いことが望ま しい。
これに対し、 メモリセルに記憶されている "0" デー 夕を検知する場合に、 ィコライズ完了時に、 第 1のダミ —ビッ ト線 D B L 1の電位より ビッ ト線 B Lの電位の方 が低いとデータの検知は遅く なる。 " 1 ' データを検知 する場合に第 2のダミ ービッ ト線 D B L 2の電位より ビ ッ ト線 B Lの電位の方が高いとデータの検知は遅く なる, 前述したように、 第 34図 （A) において、 メモリセ ルと第 1のダミ一セルとは、 ともにオフ状態であるため. 電気的に第 34図 （A) の A— A' 線で対称関係にある, このため、 ビッ ト線 B Lから第 2のダミ ービッ ト線 D B L 2へ流れる電流値と、 第 1のダミ ービッ ト線
D B L 1から第 2のダミ ービッ ト線 D B L 2へ流れる電 流値とは等しく、 I 1 の値を持つ。 また、 ビッ ト線 B L及び第 1のダミービッ ト線 D B L 1から流れ出す電流は等しい値を itつので、 "0" デー 夕のメモリセルが選択された時のビッ ト線 B Lの電位と 第 1のダミ ーピッ ト線 D B L 1の電位とは等しい。 すな わち、 "0" データを検知する場合に、 ィコライズ完了 時、 第 1のダミ ービッ ト線 D B L 1の電位より ビッ ト線 の電位の方が低く なることがないので、 データの検知は 遅く ならない。
次に、 選択されたメモリセルが " 1 " データを記憶し ている場合について考える。
この場合、 このメモリセルおよび第 2のダミーセルは、 オンしており、 第 1のダミーセルは、 オフにいるため、 第 34図 （A) に示したように B— B' 線をはさんで、 電気的に対称な状態となる。 このため、 ビッ ト線 B Lに 流れ込む電流値と、 第 2のダミービッ ト線 I> B L 2へ流 れ込む電流値は共に I 2であり等しいので、 " 1 ' デー 夕のメモリセルが選択された時のビッ ト線の電位と第 2 のダミービッ ト線 D B L 2の電位とは等しい。 すなわち、 "1 " データを検知する場合に第 2のダミービッ ト線 D B L 2の電位より ビッ ト線 B Lの電位の方が高くなる ことがないのでデータの検知は遅くならない。
以上のように、 第 33図の構成で第 34図 （A) のよ うなィコライズ方法を採用する ことにより、 メモリセル に記 ISされているデータ力、' " 0 " であっても "1' であ つてもデータ検知速度は遅く ならない。
また、 他のィコライズ方法を第 34図 （B) 〜 （D) の簡略図を用いて説明する。
まず、 第 34図 （B) のようにビッ ト線 B Lと第 2の ダミ ービッ ト線 D B L 2との間に トラ ンジスタ Q 200 , Q 20 1を接統しなかった場合を考える。
選択されたメモリセルが "0" データを記惊している 場合、 このメ モリセルはオフ しているので、 オンされて いる第 2のダミ ーセルのみを通して、 電流が流れる。 こ のため、 電流経路は①となり、 ビッ ト線 B L—第 1のダ ミ ービッ ト線 D B L 1→第 2のダミ ービッ ト線 D B L 2 の順に電流が流れる。 この結果、 ビッ ト線 B Lの電位は 第 1のダミ ービッ ト線 D B L 1の電位より高く なる。 前 述したように、 "0" データを読む場合にはビッ ト線 B Lの電位が第 1のダミ ービッ ト線 D B L 1の電位より も高い方がリー ドマージンが上がる。
選択されたメモリセルが "1 " データを記憶している 場合は、 第 34図 （A) の場合と同様に B— B' 線で電 気的に対称となり、 第 34図 （A) で説明したのと同じ 効果が得られる。
以上の様に、 第 34図 （B) のようなィコライズ方法 を採用することにより、 メモリセルに記億されているデ 一夕力、' "0" であっても、 " 1 " であっても、 データ検 知速度は遅く ならない。 次に、 第 34図 （C) のようにビッ ト線 B Lと第 1の ダミ ービッ ト線との間に トランジ"ス夕 Q 1 6， Q 1 2を 接続しなかつた場合について考える。
選択されたメモリセルが " 0 " データを記憶している 場合は、 第 34図 （A) に示したように A— A' 線をは さんで電気的に対称になるため、 第 34図 （A) と同様 の効 が得られる。
選択されたメモリセルが " 1 " データを記憶している 場合は、 このメモリセルはオンしており、 電流経路は② となって第 1のダミービッ ト線 D B L 1→第 2のダミー ビッ ト線 D B L 2—ビッ ト線 B Lの順に電流は流れる。 この結果、 ビッ ト線 B Lの電位は第 2のダミービッ ト線 より も低く なる。 前述したように、 " 1 " データを読む 場合には、 ビッ ト線 B Lの電位が第 2のダミ ービッ ト線 より も低い方がリー ドマージンが上がる。
以上の様に、 第 34図 （ C ) のようなィコライズ方法 を採用することにより、 メモリセルに記憶されているデ 一夕力く " 0 " であっても、 " 1 ' であっても、 データ検 知速度は遅く ならない。
笫 34図 （D) は、 第 1のダミ ービッ ト線 D B L 1 と 第 2のダミ ービッ ト線 D B L 2との間に トランジスタ Q 1 7 , Q 14を接続しない場合である。
第 34図 （D) においては、 選択されたメモリセルが " 0 " データを記億していても、 " 1 ' データを記憶し ていても電流経路は③となり、 選択されたメモリセルが " 0 " データを記憶している時は ビッ ト線 B Lは、 第 1のダミ ービッ ト線 D B L 1の電位より も低く なり、 選 択されたメモリセルが " 1 " データを記憶している時は、 ビッ ト線 B Lは、 第 2のダミ ービッ ト線より も高く なる。 前述した理由により、 第 34図 （D) の場合は、 メモ リセルに記憶されているデータ力、' " 0 " あるいは " 1 " のどちらでも読出し動作はマージンのない方向に働く。 現実の読出動作においてはィコライズ時間を十分にと つているため、 各ビッ ト線の電位差が非常に小さい。 こ のため、 上記のように第 34図 （A) 〜 （D) のィコラ ィズ方法の違いによる差は現れない。
しかし、 さらに高速動作を求める場合には、 ィ コライ ズ時間を短くする必要があり、 この場合には、 上記の様 にィコライズ方法の違いによる差が現われるためィコラ ィズ方法は第 34図 （A) 〜 （ C ) のいずれかの方式に しておく ことが望ま しい。
また、 トラ ンジスタ Q 1 2 , Q 14. Q 2 0 1の組と, トラ ンジスタ Q 1 6 , Q 1 7 , Q 2 0 0の組の両方が、 第 34図 （A) 〜 （ C ) の接铳をとる必要はなく 、 上記 組のいずれか一方のみに適用するだけでもよく 、 第 34 図 （A) 〜 （ C ) を上記組毎に異るように組み合わせて 使用してよい。
次に、 第 35図のように、 2ビッ 卜に対し、 第 1のダ ミービッ ト線 D B L 1と、 第 2のダミービッ ト線 D B L 2を 1本ずつ配置した場合のィコライズ方法を考える。 第 36図は、 本発明の第 1 1の実施例を示す回路図で あって、 第 35図の 2ビッ ト分についての詳細な回路図 である。
この実施例では各線間を接統する トラ ンジスタ Q 1 6, Q 1 7 , Q 200 , Q 16 ' , Q 1 77 , Q 200 ' 及 び Q 12， Q 1 , Q 201 , Q 12' , Q 147 , Q 20 1 ' が設けられ、 これらを適宜動作させることに より各線間をィコライズすることが可能である。
第 36図に示した半導体メモリにおいて、 例えば、 第 1のビッ ト線 1 B Lと第 2のビッ ト線 2 B Lと第 1のダ ミービッ ト線 D B L 1と第 2のダミービッ ト線 D B L 2 と力《、 ィコライズされた場合について考える。 このとき 接続される経路を簡略図で示すと、 第 37図 （1 ) のよ うになる。
第 37図 （1 ) の場合について、 以下に説明する。 まず、 第 1のビッ ト線 1 B Lに接銃されている選択さ れたメモリセルと、 第 2のビッ ト線 2 B Lに接続されて いる選択されたメモリセルとが、 共に "0" データを記 億している場合について、 考える。
これらのメモリ セルは、 オフ しているため、 第 1のビ ッ ト線 1 B L、 第 2のビッ ト線 2 B L、 第 1のダミービ ッ ト線 D B L 1、 第 2のダミービッ ト線 D B L 2の內、 オン状態のメモリセルが接銃されているのは、 第 2のダ ミ ービッ ト線だけである。 この ¾、 第 1のビッ ト線 1 B L及び第 2のビッ ト線 2 B L及び第 1のダミービッ ト 線 D B L 1から、 第 2のダミ ービッ ト線へ流れる電流経 路が形成される。 第 1のビッ ト線 1 B Lと第 2のダミー ビッ ト線 D B L 2の関係と、 第 2のビッ ト線 2 B Lと第 2のダミ ービッ ト線 D B L 2の関係と、 第 1のダミ ービ ッ ト線 D B L 1と第 2のダミ ービッ ト線 D B L 2の関係 は、 おのおの電気的に等しい状態になっている。
この状態をわかりやすくするために第 37図 （ 1 ) を 変形すると、 第 37図 （1— 0) のようになる。 第 1の ビッ ト線 1 B Lから第 2のダミ ービッ ト線 D B L 2に流 れる電流と、 第 2のビッ ト線 2 B Lから第 2のダミービ ッ ト線 D B L 2に流れる電流と、 第 1のダミービッ ト線 D B L 1から第 2のダミービッ ト線に流れる電流とはそ れぞれ等しい。 したがって、 第 1のビッ ト線 1 B L、 第 2のビッ ト線 2 B L及び、 第 1のダミ ービッ ト線 D B L 1から流れ出す電流は等しい値を持つので、 第 1のビッ 卜線 1 B Lの電位と第 2のビッ ト線 2 B Lの電位と、 第 1のダミ ービッ ト線 D B L 1の電位とは、 等しい。 すな わち、 第 1のビッ ト線 1 B Lと第 2のビッ ト線 2 B Lに 接銃されている選択されたメモリセルとが、 共に '0' データを記憶する場合に、 第 1のダミ ービッ ト線 D B L 1の電位より、 第 1のビッ ト線 1 B Lの電位と第 2のビ ッ ト線 2 B Lの電位の方が、 低く なることがないので、 データの検知は遅く ならない。
また、 第 3 7図 （ 1 — 0 ) より明らかなように第 1の ビッ ト線 1 B Lと第 2のビッ ト線 2 B Lと第 1のダミー ビッ ト線 D B L 1の電位は等しいため笫 37図 （ 1 — 0 ) 図の A、 B、 Cの経路に沿って流れる電流はない。 経路 A , B , Cに沿って流れる電流はないため、 経路 A， B , Cのどの 1つの以上の経路を取り除いても、 第 1のビッ ト線 1 B Lと、 第 2のビッ ト線 2 B Lと第 1のダミ ービ ッ ト線 D B L 1の電気的状態は、 経路 A, B , Cを接続 した時と変わらない。 すなわち、 選択された 2つのメモ リセルに記愴されたデータが、 ともに " 0 " の場合は、 経路 A, B , Cがあっても、 なく ても同じ電気的状態と な o
次に、 第 1のビッ ト線 1 B Lに接続されている選択さ れたメモリセルと、 第 2のビッ ト線 2 B Lに接铳されて いる選択されたメモリセルとが、 共に " 1 " データを記 憶している場合について、 考える。 これらのメモリセル は、 オンしているため、 第 1のダミ ービッ ト線 D B L 1 から、 第 1のビッ ト線 1 B L及び第 2のビッ ト線 2 B L 及び第 2のダミ ービッ ト線 D B L 2へ流れる電流経路が 形成される。 第 1 のビッ ト線 1 B Lと笫 1のダミ ービッ ト線 D B L 1の関係と、 第 2のビッ ト線 2 B Lと第 1の ダミ ービッ ト線 D B L 1の関係と、 第 2のダミ ービッ ト 8 線 D B L 2と第 1のダミ ービッ ト線 D B L 1の関係は、 おのおの電気的に等しい状態にな'ろている。 この状態を わかりやすくするために第 37図 （ 1 ) を変形すると、 第 37図 （ 1一 1 ) のようになる。 このため、 第 1のダ ミ ー ビッ 卜線 D B L 1力、ら第 1のビッ ト線 1 B Lに流れ る電流と、 第 1のダミ ービッ ト線 D B L 1から第 2のビ ッ ト線 1 B Lに流れる電流と、 第 1のダミ ービッ ト線 D B L 1力、ら第 2のダミ ービッ ト線 D B L 2に流れる電 流とは、 等しい。 第 1のビッ 卜線 1 B Lに流れ込む電流 と、 第 2のビッ ト線 2 B Lに流れ込む電流と、 第 2のダ ミ ービッ ト線 D B L 2に流れ込む電流とは等しい値を持 つので、 第 1のビッ ト線 1 B Lの電位と第 2のビッ ト線 2 B Lの電位と、 第 1のダミ ービッ ト線 D B L 1の電位 とは等しい。 すなわち、 第 1のビッ ト線 1 B Lと第 2の ビッ ト線 2 B Lに接続されている選択された モリセル とが、 共に " 1 " データを記憶する場合に、 第 2のダミ ー ビッ ト線 D B L 2の電位より も、 第 1の ビッ ト線 1 B Lの電位と第 2のビッ ト線 2 B Lの電位の方が、 高 く なることがないので、 データの検知は遅く ならない。 また、 第 37図 （ 1一 1 ) より明らかなように、 第 1の ビッ ト線 1 B Lと第 2のビッ ト線 2 B Lと第 2のダミ ー ビッ ト線 D B L 2の電位は等しいため、 第 37図 （ 1一 1 ) 図の D、 E、 Fの経路に沿って流れる電流はない。 経路 D, E , Fに沿って流れる電流はないため、 経路 D E , Fのどの 1つの以上の经路を取り除いても、 第 1の ビッ ト線 1 B Lと、 第 2のビッ 線 2 B Lと第 1のダミ 一ビッ ト線 D B L 1の電気的状態は、 経路 D , E , Fを 接銃した時と変わ'らない。 すなわち、 選択された 2つの メモリセルに記億されたデータが、 ともに " 1 " の場合 は、 経路 D, E , Fがあっても、 なくても同じ電気的状 態となる。
次に、 第 1のビッ ト線 1 B Lに接銃されている選択さ れたメモリセルが " 1 " データを記憶しており、 第 2の ビッ ト線 2 B Lに接続されている選択されたメモリセル が " 0 " データを記憶している場合について考える。 こ の場合、 オンするメモリセルが接続されているのは、 第 1のビッ ト線 1 B Lと、 第 2のダミービッ ト線 D B L 2 である。 このため、 第 2のビッ ト線 2 B Lから第 1のビ ッ ト線 1 B Lと第 2のダミービッ ト線へ流れる電流経路 と、 第 1 のダミービッ ト線 D B L 1力、ら第 1のビッ ト線 1 B Lと第 2のダミービッ ト線 D B L 2へ流れる電流経 路が形成される。 第 2のビッ ト線 2 B Lと第 1のビッ ト 線 1 B L及び第 2のダミ ービッ ト線 D B L 2の関係と、 第 1のダミービッ ト線 D B L 1 と第 1のビッ ト線 1 B L 及び第 2のダミ ービッ ト線 D B L 2の関係とは、 おのお の電気的に等しい状態になっている。 この結果、 第 2の ビッ ト線 2 B L力、ら第 1のビッ ト線 1 B Lと第 2のダミ ービッ ト線 D B L 2に流れる電流と、 第 1のダミービッ ト線 D B L 1から第 1のビッ ト線 1 B Lと第 2のダミ ー ビッ ト線 D B L 2に流れる電流とは、 等しい。 第 1のビ ッ ト線 1 B Lに流れ込む電流と、 第 2のダミ ービッ ト線 D B L 2に流れ込む電流とは等しい値を持つので、 第 1 のビッ ト線 1 B Lの電位と第 2のダミ ービッ ト線 D B L 2の電位とは等しい。 すなわち、 接铳されている選択さ れたメモリセルが " 1 " データを記億している第 1のビ ッ ト線： L B Lの電位は、 第 2のダミ ービッ ト線 D B L 2 の電位より も高く なることがないので、 データの検知は 遅く ならない。 また、 第 2のビッ ト線 2 B Lから流れ出 す電流と、 第 1のダミ ービッ ト線 D B L 1から流れ出す 電流とは等しい値を持つので、 第 2のビッ ト線 2 B Lの 電位と第 1のダミ ービッ ト線の電位 D B L 1 とは等しい, すなわち、 接続されている選択されたメモ リ セルが " 0 ' データを記憶している笫 2のビッ ト線 2 B Lの電位は、 第 1 のダミ ービッ ト線 D B L 1の電位より も低く なるこ とがないので、 データの検知は遅く ならない。
第 1のビッ ト線 1 B Lに接続されている選択されたメ モリセルが " 0 ' データを記憶しており、 第 2のビッ ト 線 2 B Lに接銃されている選択されたメモリセルが " 1 ' データを記憶している場合も同様で、 共にデータの検知 は遅く ならない。
以上のように、 第 3 7図 （ 1 ) のようなィコライズ方 法を採用することにより、 メモリセルに記億されている データ力《 "0 " であっても、 " 1 " であってもデータの 検知は ϋく ならない。
笫 3 7図 （2 ) に示すようにィコライズした場合につ いて、 以下に説明する。
まず、 第 1のビッ ト線 1 B Lに接続されている選択さ れたメモリセルと、 第 2のビッ ト線 2 B Lに接铳されて いる選択されたメモリセルが、 共に " 0 " データを記億 している場合について考える。 これは第 3 7図 （ 1 — 0 ) から Cの経路を省略した形となっており、 第 1のビッ ト 線 1 B Lと、 第 2のビッ ト線 2 B Lと第 1のダミービッ ト線 D B L 1の電位は等しい。 第 1のダミ ービッ ト線 D B L 1の電位より、 第 1のビッ ト線 1 B Lの電位と第 2のビッ ト線 2 B Lの電位の方が、 低く なることがない ので、 データの検知は遅く ならない。
次に、. 第 1のビッ ト線 1 B Lに接統されている選択さ れたメモリセルと、 第 2のビッ ト線 2 B Lに接続されて いる選択されたメモリセルとが、 共に " 1 " データを記 憶している場合について考える。 これは第 37図 （ 1一 1 ) から Fの経路を省略した形となっており、 第 1のビ ッ ト線 1 B Lと、 第 2のビッ ト線 2 B Lと第 2のダミ ー ビッ ト線 D B L 2の電位は等しい。 第 2のダミ ービッ ト 線 D B L 2の電位より、 第 1のビッ ト線 1 B Lの電位と 笫 2のビッ ト線 2 Β Lの電位の方が高く なることがない ので、 データの検知は遅く ならない。 次に、 第 1のビッ ト線 1 B Lに接銃されている選択さ れたメモリセルが " 1 " データを 己憶しており、 第 2の ビッ ト線 2 B Lに接続されている選択されたメモリセル 力く " 0 " データを記憶している場合について考える。 こ の場合、 第 1のビッ ト線 1 B Lに第 1のダミ ービッ ト線 D B L 1から電流が流れる。 第 2のダミ ービッ ト線 D B L 2に、 第 1のダミ ービッ ト線 D B L 1 と第 2のビ ッ ト線 2 B Lとから電流が流れる。 この結果、 接続され ている選択されたメモリセルが " 1 " データを記憶して いる第 1 のビッ ト線 1 B Lの電位は、 第 2のダミ ービッ ト線 D B L 2の電位より も低く なる。 前述したように、 " 1 " データを読む場合には、 ビッ ト線の電位が第 2の ダミ 一ビッ 卜線より も低い方が、 リー ドマージンが上が る。 また、 第 2のビッ ト線 2 B Lから、 第 2のダミ ービ ッ 卜線 D B L 2に電流が流れる。 第 1の ビッ ト線 1 B L から、 第 2のダミ ービッ ト線 D B L 2と第 1のビッ ト線 1 B Lとに電流が流れる。 この結 ¾、 接銃されている選 択されたメモリセルが " 0 " データを記憶している第 2 のビッ ト線 2 B Lの電位は、 笫 1のダミ ービッ ト線 D B L 1の電位より も高く なる。 前述したように、 " 0 ' デ 一夕を読む場合には、 ビッ ト線の電位が第 1のダミ ービ ッ ト線より も高い方が、 リ一 ドマージンが上がる。 第 1 のビッ ト線 1 B Lに接続されている選択されたメモリセ ルカく " 0 " データを記億しており、 第 2のビッ ト線 2 B Lに接続されている選択されたメモリセルが " 1 ' デー タを記憶している場合も同様で、 共にリ一ドマージンが 上がる。
以上のように第 37図 （ 2 ) のようなィコライズ方法 を採用することによりメモリセルに記憶されているデー タカ、' " 0 " であっても " 1 ' であってもデータの検知は 遅く ならない。
第 3 7図 （ 3 ) の場合について、 以下に説明する。 第 1のビッ ト線 1 B Lに接続されている選択されたメ モリセルと、 第 2のビッ ト線 2 B Lに接続されている選 択されたメモリセルとが、 共に " 0 ' データを記憶して いる場合を考える。 これは第 37図 （ 1 — 0 ) から、 A の経路を省略した形となっており、 第 1のビッ ト線 1 B Lと、 第 2のビッ ト線 2 B Lと第 2のダミ ービッ ト 線 D B L 2の電位は等しい。 第 1のダミービッ ト線
D B L 1の電位より、 第 1のビッ ト線 I B Lの電位と第 2のビッ ト線 2 B Lの電位の方が低く なることがないの で、 デ一夕の検知は遅く ならない。
第 1のビッ ト線 1 B Lに接続されている選択されたメ モリセルと、 笫 2のビッ ト線 2 B Lに接続されている透 択されたメモリセルとが、 共に " 1 " データを記憶して いる場合について考える。 この場合、 第 2のビッ ト線 2 B Lと第 2のダミ ービッ ト線 D B L 2に第 1のダミ ービ ッ ト線 D B L 1から電流が流れる。 第 1のビッ ト線 1 B Lには第 1のダミ ービッ ト線 D B L 1から直接電流 は流れない。 この結果、 第 2のビ ト線 2 B Lの電位は、 第 2のダミ ービッ ト線 D B L 2の電位と等しく、 第 1の ビッ ト線 1 B Lの電位は、 第 2のダミ ービッ ト線 D B L 2の電位より も低く なる。 したがって、 前述した理由で リ一 ドマージンが上がる。
第 1のビッ ト線 1 B Lに接続されている選択されたメ モリセルが " 1 " データを記憶しており、 第 2のビッ ト 線 2 B Lに接続されている選択されたメモリセルが データを記憶している場合について考える。 この場合、 第 1のビッ ト線 1 B Lに、 第 2のダミ ービッ ト線 D B L 1から電流が流れる。 第 2のダミ ービッ ト線 2 B Lに、 笫 1のダミ ービッ 卜線 D B L 1と第 2のビッ ト線 2 B L とから電流が流れる。 この結果、 接続されている選択さ れたメモリセルが " 1 " データを記億している第 1のビ ッ ト線 1 B Lの電位は、 第 2のダミ ービッ ト線 D B L 2 の電位より も低く なる。 したがって、 前述した理由でリ 一 ドマージンが上がる。 また、 第 2のビッ ト線 2 B L力、 ら、 第 2のダミ ービッ ト線 D B L 2と第 1のビッ ト線 1 B Lとに電流が流れる。 第 1のダミ ービッ ト線 D B L 1力、ら、 第 2のダミ ービッ 卜線 D B L 2に電流が流れる。 この結果、 接続されている選択されたメモリセルが "0" データを記憶している第 2のビッ ト線 2 B Lの電位は、 第 1のダミ ービッ ト線 D B L 1の電位より も低く なる。 この場合には前述した理由からリー ドマージンの無い方 向に働く。
第 1のビッ ト線 1 B Lに接铳されている選択されたメ モリセルが " 0 " データを記億しており、 第 2のビッ ト 線 2 B Lに接続されている選択されたメモリセルが " 1 " データを記憶している場合について考える。 この場合、 第 1のビッ ト線 1 B Lから、 第 2のビッ ト線 2 B Lと第 2のダミービッ ト線 D B L 2に電流が流れる。 第 1のダ ミ ービッ ト線 D B L 1から、 第 2のビッ ト線 2 B Lと第 2のダミ ービッ ト線 D B L 2に電流が流れる。 この結果、 接銃されている選択されたメモリセルが "0 " データを 記憶している笫 1のビッ ト線 1 B Lの電位は、 第 1のダ ミ ービッ ト線 D B L 1の電位とは等しく、 前述の理由で、 デ一夕の検知は遅く ならない。 また、 第 2のビッ ト線 2 B Lには、 第 1 のビッ ト線 1 B Lと第 1のダミ ービッ ト線 D B L 1から電流が流れる。 第 2のダミ ービッ ト線 D B L 2に、 第 1のビッ ト線 1 B Lと第 1のダミービッ 卜線 D B L 1から電流が流れる。 この結果、 接铳されて いる選択されたメモリセルが " 1 " データを記億してい る第 2のビッ ト線 2 B Lの電位は、 第 2のダミービ "ノ ト 線 D B L 2の電位とは等しく、 前述の理由でデータの検 知は遅く ならない。
笫 3 7図 （4 ) の場合について、 以下に説明する。 笫 1のビッ ト線 1 B Lに接続されている選択されたメ モ リセルと、 第 2のビッ ト線 2 B Lに接铳されている選 択されたメ モリセルとが、 共に データを記億して いる場合について考える。 この場合、 笫 2のビッ ト線 2 B Lと第 1のダミ ービッ ト線 D B L 1から第 2のダミー ビッ ト線 D B L 2に電流が流れるが、 第 1のビッ ト線 1 B Lは直接第 2のダミ ービッ ト線 D B L 2には電流が流 れない。 このため、 笫 2のビッ ト線 2 B Lの電位は、 第 1のダミ ービッ ト線 D B L 1の電位と等しく 、 笫 1のビ ッ ト線 1 B Lの電位は、 第 2のダミ ービッ ト線 D B L 2 の電位より も高く なる。 したがって前述した理由でリー ドマージンが上がる。
第 1のビッ ト線 1 B Lに接続されている選択されたメ モ リセルと、 第 2のビッ ト線 2 B Lに接続されている選 択されたメモリセルとが、 共に " 1 " データを記憶する 場合を考える。 これは第 37図 （ 1 — 1 ) から Dの経路 を省略した形となっており、 第 1のビッ ト線 1 B Lと、 第 2のビッ ト線 2 B Lと第 2のダミ ービッ ト線 D B L 2 の電位は等しい。 第 2のダミ ービッ ト線 D B L 2の電位 よ り も笫 1のビッ ト線 1 B Lの霜位と第 2のビッ ト線 2 B Lの電位の方が高く なることがないので、 データの検 知は遅く ならない。
第 1のビッ ト線 1 B Lに接铳されている選択されたメ モリセルが " 1 " データを記憶しており、 第 2のビッ ト 線 2 B Lに接続されている選択されたメ モ リセルが " 0 ' データを記億している場合について考える。 この場合、 第 1のビッ ト線 1 B Lに、 第 2の'ビッ ト線 2 B Lと第 1 のダミ ービッ ト線 D B L 1から電流が流れる。 第 2のダ ミ ービッ ト線 D B L 2にも、 第 2のビッ ト線 2 B Lと第 1のダミ ービッ ト線 D B L 1から mi^が流れる。 このた め、 第 1のビッ ト線 1 B Lの電位と第 2のダミービヅ ト 線 D B L 2の電位とは等しく、 前述した理由でデータの 検知は遅く ならない。 また、 第 2のビッ ト線 2 B Lから 第 1のビッ ト線 1 B Lと第 2のダミービッ 卜線 D B L 2 とに電流が流れ、 第 1のダミ ービッ ト線 D B L 1からも、 笫 1のビッ ト線 1 B Lと第 2のダミービッ ト線 D B L 2 とに電流が流れる。 この結果、 接続されている選択され たメモリセルが " 0 " データを記憧している第 2のビ 'ソ ト線 2 B Lの電位は、 第 1のダミービッ ト線 D B L 1の 電位と等しく、 前述した理由でデータの検知は遅く なら ない。
第 1のビッ ト線 I B Lに接続されている選択されたメ モリセルが " 0 " データを記億しており、 第 2のビッ ト 線 2 B Lに接続されている選択されたメモリセルが " 1 " データを記憶している場合について考える。 この場合、 第 1のビッ ト線 1 B L力、ら第 2のビッ ト線 2 B Lに電流 が流れ、 第 1のダミ ービッ ト線 D B L 1から第 2のビッ ト線 2 B Lと笫 2のダミービッ ト線 D B L 2とに電流が 流れる。 この锆果、 筇 1のビッ ト線 1 B Lの電位は、 第 1のダミ ービッ ト線 D B L 1の電位より高く なる。 した がって前述した理由でリ一ドマー' ンが上がる。 また、 第 2のビッ ト線 2 B Lに第 1のビッ ト線 1 B Lと第 1の ダミ ービッ ト線 D B L 1から電流が流れるが、 第 2のダ ミ ー ビッ 卜線 D B L 2には、 筇 1のダミ ービッ ト線 D B L 1から電流が流れる。 この結果、 第 2のビッ ト線 2 B Lの電位は、 第 2のダミ ービッ ト線 D B L 2の電位より 高く なる。 したがって、 前述した理由でこの場合はリー ドマージンの無い方向に働く。
第 37図 （5) の場合について、 以下に説明する。 第 1のビッ ト線 1 B Lに接続されている選択されたメ モリセルと、 第 2のビッ ト線 2 B Lに接続されている選 択されたメ モリセルとが、 共に "0" データを記憶する 場合について考える。 この場合、 第 1のビッ ト線 1 B L と笫 2のビッ ト線 2 B L力、らは、 第 2のダミ ービッ ト線 D B L 2に電流が流れる力く、 第 1のダミ ービッ ト線 D B L 1からは、 笫 2のダミ ービッ ト線 D B L 2に直接 電流が流れない。 この結果、 第 1のビッ ト線 I B Lの電 位と、 第 2のビッ ト線 2 B Lの電位は、 第 1のダミ ービ ッ ト線 D B L 1の電位より も低く なる。 したがって、 前 述した理由でこの場合はリー ドマージンの無い方向に働
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第 1のビッ ト線 1 B Lに接続されている選択されたメ モリセルと、 第 2のビッ ト線 2 B Lに接铳されている選 択されたメモリセルとが、 共に " 1 " データを記億して いる場合について考える。 この場合、 第 1のビッ ト線 1 B Lと第 2のビッ ト線 2 B Lには、 第 1のダミ ービヅ ト 線 D B L 1から電流が流れるが、 第 2のダミ ービッ ト線 D B L 2は、 第 1のダミ ービッ ト腺 D B L 1から直接電 流が流れない。 この結果、 第 1のビッ ト線 1 B Lの電位 と第 2のビッ ト線 2 B Lの電位は、 第 2のダミ ービッ ト 線 D B L 2の電位も高く なる。 したがって、 前述した理 由でこの場合はリー ドマージンの無い方向に働く。
第 1のビッ ト線 1 B Lに接続されている選択されたメ モリセルが " 1 ' デ一夕を記憶しており、 第 2のビヅ ト 線 2 B Lに接続されている選択されたメモリセルが " 0" データを記憶している場合について考える。 この場合、 笫 1のビッ ト線 1 B Lには第 1のダミービッ ト線 D B L 1 と第 2のビッ ト線 2 B Lから電流が流れるが、 第 2の ダミ ービッ ト線 D B L 2には、 第 1のダミ ービッ ト線 D B L 1にのみ電流が流れる。 この結果、 接続されてい る選択されたメモリセルが " 1 " データを記億している 筇 1のビッ ト線 1 B Lの電位は、 第 2のダミ ービッ ト線 D B L 2の電位より も、 高くなる。 したがって前述した 理由から リー ドマージンの無い方向に働く。 また、 第 2 のビッ ト線 2 B L力、ら、 第 2のダミービッ ト線 D B L 2 と第 1のビッ ト線 1 B Lに電流が流れるが、 第 1のダミ ービッ ト線 D B L 1力、らは、 第 1のビッ ト線 1 B Lにの み電流が流れる。 この結果、 接銃されている選択された メモリセルが "0" データを記憶 t、ている第 2のビッ ト 線 2 B Lの電位は、 第 1のダミ ービッ 卜線 D B L 1の電 位より も、 低ぐなる。 したがって前述した理由でこの場 合はリー ドマージンの無い方向に働く。
笫 1のビッ ト線 1 B Lに接铳されている選択されたメ モリセルが " 0 データを記億しており、 第 2のビッ ト 線 2 B Lに接続されている選択されたメモリセルが " 1， データを記憶している場合について考える。 この場合、 第 1のビッ ト線 1 B Lから、 第 2のビッ ト線 2 B Lと第 2のダミ ービッ ト線 D B L 2に電流が流れる。 第 1のダ ミ ービッ ト線 D B L 1からは第 2のビッ ト線 2 B Lに電 流が流れる。 この結果、 接続されている選択されたメモ リセルが " 0 * データを記憶している第 1のビッ ト線 1 B Lの電位は、 第 1のダミ ービッ 卜線 D B L 1の電位よ り も低く なる。 前述した理由で、 この場合はリー ドマー ジンの無い方向に働く。 また、 笫 2のビッ ト線 2 B Lに は、 第 1のビッ ト線 1 B Lと第 1のダミ ービッ ト線 D B L 1力、ら電流が流れ、 第 2のダミ ービッ ト線 D B L 2に は、 筇 1のビッ ト線 1 B Lからのみ電流が流れる。 この 結¾、 接銃されている選択されたメモリセルが " 1 " デ 一夕を記憶している第 2のビッ ト線 2 B Lの電位は、 第 2のダミ ービッ 卜線 D B L 2の電位より も低く なる。 前 述した理由により、 この場合は、 リー ドマージンの無い 方向に働く。
第 37図 （6) の場合について: 以下に説明する。 第 1のビッ ト線 1 B Lに接铳されている選択されたメ モリセルと、 第 2のビッ ト線 2 B Lに接続されている選 択されたメモリセルとが、 共に "0" データを記億して いる場合について考える。 この場合、 第 1のビッ ト線 1 B Lと第 1のダミービッ ト線 D B L 1には第 2のダミー ビッ ト線 D B L 2に電流が流れるが、 第 2のビッ ト線 2 B Lから第 2のダミ ービッ ト腺 D B L 2には直接電流が 流れない。 この結果、 第 1のビッ ト線 1 B Lの電位と、 第 1のダミ ービッ ト線 D B L 1の電位は等しく、 第 2の ビッ ト線 2 B Lの電位は、 第 1のダミ ービッ ト鎵 D B L 1の電位より も高く なる。 したがって、 前述した理由で この場合、 第 1のビッ ト線 1 B Lも第 2のビッ ト線 2 B Lも、 デ一夕の検知は遅く ならない。
第 1のビッ ト線 1 B Lに接続されている選択されたメ モリセルと、 笫 2のビッ ト線 2 B Lに接続されている選 択されたメ モリセルとが、 共に "1" データを記憶して いる場合について考える。 この場合、 第 2のビッ ト線 2 B Lと笫 2のダミ ービッ ト線 D B L 2には第 1のダミー ビッ ト線 D B L 1にから電流が流れるが、 第 1のビヅ ト 線 1 B Lには第 1のダミービッ ト線 D B L 1から直接電 流は流れない。 この結果、 第 1のビッ 卜線 I B Lの電位 は、 第 2のダミービッ ト線 D B L 2の電位より も低く な り、 第 2のビッ ト線 2 B Lの電位は、 第 2のダミ ービヅ 卜線 D B L 2の電位と等しい。 したがって、 前述した理 由でリ一ドマージンが上がるため、 この場合、 第 1のビ ッ ト線 1 B Lも第 2のビッ ト線 2 B Lも、 データの検知 は遲く ならない。
第 1のビッ ト線 1 B Lに接铳されている選択されたメ モリセルカ《 " 1 " データを記憶しており、 第 2のビッ ト 線 2 B Lに接続されている選択されたメモリセルが "0" データを記憶している場合について考える。 この場合、 笫 1のビッ ト線 1 B Lには、 第 2のビッ ト線 2 B L力、ら 電流が流れ、 第 2のダミ ービッ ト線 D B L 2には第 1の ダミ ービッ ト線 D B L 1から電流が流れる。 この結果、 接続されている選択されたメモリセルが "1 " データを 記憶している第 1のビッ ト線 1 B Lの電位は、 第 2のダ ミ ービッ ト線 D B L 2の電位と等しく 、 データの検知は 遅く ならない。 また、 第 2のビッ 卜線 2 B Lから、 第 1 のビッ ト線 1 B Lに電流が流れ、 第 1のダミ ービッ ト線 D B L 1から第 2のダミ ービッ ト線 D B L 2に電流が流 れる。 この結果、 接続されている選択されたメモリセル 力く "0" データを記憶している第 2のビッ ト線 2 B Lの 電位は、 第 1のダミ ービッ ト線 D B L 1の電位と等しく 、 データの検知は遅く ならない。
笫 1のビッ ト線 1 B Lに接統されている選択されたメ モリセルが " 0 " データを記憶しており、 笫 2のビッ ト 線 2 B Lに接続されている選択されたメモリセルが 411 "
データを記億している場合につい'て考える。 この場合、
第 1のビッ ト線 1 B Lから第 2のビッ ト線 2 B Lと第 2
のダミ ービッ ト線 D B L 2に電流が流れ、 第 1のダミー ' ビッ ト線 D B L 1力、らも第 2のビッ ト線 2 B Lと第 2の
ダミ ービッ ト線 D B L 2に電流が流れる。 この結果、 接
続されている選択されたメモリセルが " 0 ' データを記
億している第 1のビッ ト線 1 B Lの電位は、 第 1のダミ
一ビッ ト線 D B L 1の電位と等しく、 データの検知は; ϋ , く ならない。 また、 第 2のビッ ト線 2 B Lには、 第 1の
ビッ ト線 1 B Lと笫 1のダミービッ ト線 D B L 1から電
流が流れ、 第 2のダミ ービッ ト線 D B L 2にも、 第 1の
ビッ ト線 1 B Lと第 1のダミ ービッ ト線 D B L 1から電
流が流れる。 このため、 接続されている選択されたメモ
リセルカく " 1 " データを記憶している第 2のビッ ト線 2
B Lの電位は、 第 2のダミービッ ト線 D B L 2の電位と
は等しく、 データの検知は遅く ならない。
以上のように、 第 37図 （6) のようなィコライズ方
法を採用することにより、 メモリセルに記憶されている
データ力《 " 0 ' であっても、 " 1 " であってもデータの
検知は遅くならない。
第 3 7図 （7 ) の場合について、 以下に説明する。
笫 1のビッ ト線 1 B Lに接続されている選択されたメ
モリセルと、 笫 2のビッ ト線 2 B Lに接铳されている選 択されたメモ リセルとが、 共に データを記憶する 場合について考える。 この場合、 笫 37図 （ 1一 0) 力、 ら Bの経路と、 Cの経路を省略した形となっており、 第 1のビッ ト線 1 B Lの電位と第 2のビッ ト線 2 B Lの電 位は、 第 1のダミ ービッ ト線 D B L 1の電位と等しく な り、 データの検知は遅く ならない。
第 1の ビッ ト線 1 B Lに接続されている選択されたメ モ リセルと、 第 2のビッ ト線 2 B Lに接続されている選 択されたメ モリセルとが、 共に " 1 ' データを記億して いる場合について考える。 この場合、 第 1のビッ ト線 1 B Lと第 2のダミ ービッ ト線 D B L 2に、 第 1のダミー ビッ ト線 D B L 1から電流が流れるが、 第 2のビッ ト線 2 B Lには第 1のダミ ービッ ト線 D B L 1から直接電流 は流れない。 この結果、 第 2のビッ ト線 2 B Lの電位は、 笫 2のダミ ービッ ト線 D B L 2の電位より低く なる。 し たがって、 前述した理由でリー ドマージンが上がるため、 この場合、 データの検知は遅く ならない。 しかし、 第 1 のビッ ト線 1 B Lの電位と第 2のダミ ービッ ト線 D B L 2の電位が上がったときは、 第 2のダミ ービッ ト線 D B L 2からは第 2の ビッ ト線 2 B Lに電流が流れるが、 第 1のビッ ト線 1 B Lから第 2のビッ ト線 2 B Lに直接電 流は流れない。 従って、 第 1のビッ ト線 1 B Lの電位は、 第 2のダ ミ ービッ ト線 D B L 2の電位より高く なる。 こ のため、 リー ドマージンの無い方向に働く。 第 1のビッ ト線 I B Lに接続されている選択されたメ モリセルカく " 1 " データを記憶しており、 第 2のビッ ト 線 2 B Lに接続されている選択されたメモリセルが " 0 " データを記憶している場合について考える。 この場合、 笫 1のビッ ト線 1 B Lに、 笫 1のダミ ービッ ト線 D B L 1から電流が流れ、 第 2のダミ ービッ ト線 D B L 2には、 第 1のダミ ービッ ト線 D B L 1 と第 2のビッ ト線 2 B L から電流が流れる。 この結粟、 接銃されている選択され たメモリセルが " 1 " データを記憶している第 1のビッ 卜線 1 B Lの電位は、 第 2のダミービッ ト線 D B L 2の 電位より低く なる。 したがって、 前述した理由でリー ド マージンが上がるため、 データの検知は遅く ならない。 また、 第 2のビッ ト線 2 B Lからは、 窠 2のダミービッ ト線 D B L 2に電流が流れ、 第 1のダミービッ ト線
D B L 1 からは、 第 2のダミービッ ト線 D B L 2と第 1 のビッ ト線 1 B Lに電流が流れる。 この結果、 接続され ている選択されたメモリセルが " 0 " データを記憶して いる笫 2のビッ ト線 2 B Lの電位は、 第 1のダミービッ ト線 D B L 1の電位より高くなる。 したがって、 前述し た理由でリー ドマージンが上がるため、 この場合、 デー 夕の検知は遅く ならない。
笫 1のビッ ト線 1 B Lに接続されている選択されたメ モリセルカく " 0 ' データを記億しており、 第 2のビッ ト 線 2 B Lに接銃されている選択されたメモリセルが " 1 ' データを記憶している場合について、 考える。 この場合、 第 1のビッ 卜線 1 B Lから、 第 2" ダミ ービッ ト線
D B L 2に電流が流れ、 第 1のダミ ービッ ト線 D B L 1 からも第 2のダミ ービッ ト線 D 2 B Lに電流が流れる。 この結果、 接銃されている選択されたメモリセルが "0" データを記憶している第 1のビッ ト線 1 B Lの電位は第 1のダミ ービッ ト線 D B L 1の電位と等しく 、 データの 検知は遅く ならない。 また、 第 2のダミ ービッ ト線
D B L 2には、 第 1のビッ ト線 1 B Lと第 1のダミ ービ ッ ト線 D B L 1から電流が流れ、 第 2のビッ ト線 2 B L には第 1のビッ ト線 1 B Lと第 1のダミ ービッ ト線 D B L 1から直接電流は流れない。 この結果、 接続されてい る選択されたメモリセルが " 1 " データを記憶している 笫 2のビッ ト線 2 B Lの電位は、 笫 2のダミ ービッ ト線 D B L 2の電位より低く なる。
したがって、 前述した理由でリー ドマージンが上がる ため、 データの検知は遅く ならない。
第 37図 （8) の場合について、 以下に説明する。 第 1のビッ ト線 1 B Lに接銃されている選択されたメ モリ セルと、 第 2のビッ ト線 2 B Lに接続されている選 択されたメモリセルとが、 共に "0" データを記憶する 場合について考える。 この場合、 第 1のビッ ト線 1 B L と第 1のダミ ービッ ト線 D B L 1力、ら第 2のダミ ービッ ト線 D B L 2に電流が流れるが、 第 1の ビッ ト線 1 B L 00 には、 その電位が下がつてく ると笫 2のビッ ト線 2 B L から電流が流れる。
このため、 第 1のビッ ト線 1 B Lの電位は、 第 1のダ ミ 一ビッ ト線 D B L 1の電位より も高く なる。 また、 第 2のビッ ト線 2 B Lの電位は、 第 1のビッ 卜線 1 B Lの 電位より高いため、 第 2のビッ ト線 2 B Lの電位は、 第 1のダミ ービッ 卜線 D B L 1の電位より も高く なる。 し たがって、 前述した理由でリー ドマージンが上がるため、 この場合、 データの検知は遅く ならない。
第 1のビッ ト線 1 B Lに接続されている選択されたメ モリセルと、 第 2のビッ ト線 2 B Lに接続されている選 択されたメモリセルとが共に " 1 " データを記憶してい る場合について考える。 この場合、 第 1のビッ ト線 1 B L と第 2のダミ ービッ ト線 D B L 2に、 第 1のダミ 一ビッ ト線 D B L 1から電流が流れるが、 第 1のビッ ト 線 1 B Lからは、 その電位が上ってく ると第 2のビッ ト 線 2 B Lに電流が流れる。
このため、 笫 1のビッ ト線 1 B Lの電位は、 第 2のダ ミービッ ト線 D B L 2の電位より低く なる。 また、 第 2 のビッ ト線 2 B Lの電位は、 第 1のビッ ト線 1 B Lの電 位より低いため、 第 2のダミ ービッ ト線 D B L 2の電位 より も低く なる。 したがって、 前述した理由でリー ドマ 一ジンが上がるため、 この場合、 データの検知は遅くな らない。 第 1のビッ ト線 1 B Lに接铳されている選択されたメ モリセルが " 1 ' データを記憶し'ており、 第 2のビッ ト 線 2 B Lに接铳されている選択されたメモリセルが "0' データを記憶している場合について考える。 この場合、 笫 1のビッ ト線 1 B Lに、 笫 2のビッ ト線 2 B Lと笫 1 のダミ ービッ ト線 D B L 1から電流が流れ、 第 2のダミ ー ビッ ト線 D B L 2に、 第 1のダミ ービッ ト線 D B L 1 から電流が流れる。 このため、 接続されている選択され たメ モリセルカ《 " 1 " データを記愤している第 1のビッ ト線 1 B Lの電位は、 第 2のダミ ービッ ト線 D B L 2の 電位より高く なる。 したがって、 前述した理由により こ の場合、 リ一 ドマージンの無い方向に働く。 また、 第 2 のビッ ト線 2 B Lから第 1のビッ ト線 1 B Lに電流が流 れ、 第 1のダミ ービッ ト線 D B L 1力、らは、 第 1のビッ ト線 1 B Lと第 2のダミ ービッ ト線 D B L 2に電流が流 れる。 このため、 接続されている選択されたメモリセル " 0 " データを記憶している第 2のビッ ト線 2 B Lの 電位は、 第 1のダミ ービッ ト線 D B L 1の電位より高く なる。 したがって、 前述した理由でリ ドマージンが上 がるため、 データの検知は遅く ならない。
第 1のビッ ト線 1 B Lに接続されている選択されたメ モリセルが " 0 ' データを記憶しており、 第 2のビッ ト 線 2 B Lに接続されている選択されたメ モリセルが " 1 データを記 している場合について考える。 この場合、 第 1のビッ ト線 1 B Lから、 第 2のビッ ト線 2 B Lと第 2のダミ ービッ ト線 D B L 2に電流が流れ、 第 1のダミ ービッ 卜線 D B L 1から、 第 2のダミ ービッ ト線 D B L 2に電流が流れる。 このため、 接続されている選択され たメモリセルが " 0 ' データを記億している第 1のビッ 卜線 1 B Lの電位は、 第 1のダミービッ ト線 D B L 1の 電位より低く なる。 したがって、 前述した理由でこの場 合、 リー ドマージンの無い方向に働く。 また、 第 2のビ ッ ト線 2 B Lに、 第 1のビッ ト線 1 B Lから電流が流れ、 第 2のダミ ービッ ト線 D B L 2に、 第 1のビッ ト線 1 B Lと第 1のダミービッ ト線 D B L 1から電流が流れる。 このため、 接続されている選択されたメモリセルが " 1 " データを記億している第 2のビッ ト線 2 B Lの電位は、 第 2のダミービッ ト線 D B L 2の電位より低く なる。 し たがって、 前述した理由でリー ドマージンが上がるため、 データの検知は遲く ならない。
第 3 7図 （ 9 ) の場合について、 以下に説明する。 第 1のビッ ト線 1 B Lに接銃されている選択されたメ モリセルと、 第 2のビッ ト線 2 B Lに接銃されている選 択されたメモリセルとが、 共に "0 " データを記憶して いる場合について考える。 この場合、 第 1のダミービッ 卜線 D B L 1からは第 2のダミ ービッ ト線 D B L 2に電 流が流れるが、 第 1のビッ ト線 1 B Lと第 2のビッ ト線 2 B Lからは第 2のダミ ービッ ト線 D B L 2に直接電流 が流れない。 この結果、 第 1のビッ 卜線 1 3 Lの電位と 第 2のビッ ト線 2 B Lの電位は、 第 1のダミ ービッ ト線 D B L 1の電位より も高く なる。 したがって、 前述した 理由でリー ドマージンが上がるため、 データの検知は遅 く ならない。
笫 1のビッ ト線 1 B Lに接続されている選択されたメ モリセルと、 第 2のビッ ト線 2 B Lに接続されている選 択されたメモリセルとが、 共に " 1 " データを記憶して いる場合について考える。 この場合、 第 37図 （1— 1 ) の Dの経路と Eの経路を省略した形となっており、 第 1 のビッ ト線 1 B Lの電位と第 2のビッ ト線 2 B Lの電位 と、 笫 2のダミ ービッ ト線 D B L 2の電位と等しく、 デ 一タの検知は遅く ならない。
第 1のビッ ト線 1 B Lに接铳されている選択されたメ モリセル力、' " 1 ' データを記億しており、 第 2のビッ ト 線 2 B Lに接続されている選択されたメモリセルが "0' データを記憶している場合について考える。 この場合、 第 1のビッ ト線 1 B Lに、 第 2のビッ ト線 2 B Lと第 1 のダミ ービッ ト線 D B L 1から電流が流れ、 第 2のダミ ー ビッ ト線 D B L 2に、 第 1のダミ ービッ ト線 D B L 1 から電流が流れる。 この結果、 接続されている選択され たメモリセルが " 1 ' データを記憶している第 1のビッ ト線 1 B Lの電位は、 第 2のダミ ービッ ト線 D B L 2の 電位より高く なる。 したがって、 前述した理由でこの場 合、 リー ドマージンの無い方向に働く。 また、 第 2のビ ッ ト線 2 B Lから第 1のビッ ト線 1 B Lに電流が流れ、 第 1のダミ ービッ ト線 D B L 1から、 第 1のビッ ト線 1 B Lと第 2のダミービツ ト線 D B L 2に電流が流れる。 5 この結果、 接続されている選択されたメモリセルが " 0" データを記億している第 2のビッ ト線 2 B Lの電位は、 第 1のダミービッ ト線 D B L 1の電位より高く なる。 し たがって、 前述した理由でこの場合リー ドマージンが上 がるため、 データの検知は遅く ならない。
10 第 1のビッ ト線 1 B Lに接続されている選択されたメ モリセルが " 0 " デ一夕を記憶しており、 第 2のビッ ト 線 2 B Lに接続されている選択されたメモリセルが " 1 ' データを記億している場合について考える。 この場合、 第 1のビッ ト線 1 B Lから、 第 2のビッ ト線 2 B Lに電 15 流が流れ、 第 1のダミービッ ト線 D B L 1からは、 第 2 のビッ ト線 2 B Lと第 2のダミービッ ト線 D B L 2に電 流が流れる。 この結果、 接続されている選択されたメモ リセルが " 0 " データを記億している第 1のビッ ト線 1 B Lの電位は、 笫 1のダミービッ ト線 D B L 1の電位 20 より も高く なる。 したがって前述した理由でリー ドマー ジンが上るためデータの検知は遅く ならない。 また、 第 2のビッ ト線 2 B Lに、 第 1のビッ ト線 1 B Lと第 1の ダミ ービッ ト線 D B L 1から電流が流れ、 第 2のダミ ー ビッ ト線 D B L 2には、 第 1のダミ ービッ ト線 D B L 1 から電流が流れる。 この結果、 接続されている選択され たメモリセルが " 1 ' データを記憶している第 2のビッ ト線 2 B Lの電位は第 2のダミ ービッ ト線 D B L 2の電 位より高く なる。 したがって前述した理由でこの場合リ 一ドマージンの無い方向に働く。
第 37図（10)の場合について、 以下に説明する。
笫 1のビッ ト線 1 B Lに接铳されている選択されたメ モリセルと、 第 2のビッ ト線 2 B Lに接铳されている選 択されたメモリセルとが、 共に "0" データを記憶して いる場合について考える。 この場合、 第 1のビヅ ト線 1 B Lから、 第 2のダミ ービッ ト線 D B L 2に電流が流れ るが、 第 1のダミ ービッ ト線 D B L 1と第 2のビッ ト線 2 B Lから第 2のダミ ービッ ト線 D B L 2には電流が流 れない。 この結果、 第： Lのビッ ト線 1 B Lの電位は、 第 1のダミ ービッ ト線 D B L 1の電位より も低く なる。 し たがって、 前述した理由でリー ドマージンの無い方向に 働く。 なお、 第 2のビッ ト線 2 B Lの電位は、 第 2のダ ミ ービッ ト線 D B L 2の電位と等しく、 データの検知は 遅く ならない。
第 1のビッ ト線 1 B Lに接铳されている選択されたメ モリセルと、 第 2のビッ ト線 2 B Lに接铳されている選 択されたメモリセルとが、 共に " 1 " データを記僮して いる場合について考える。 この場合、 第 1のビッ ト線 1 B Lと第 2のビッ ト線 2 B Lには、 第 1のダミ ービヅ ト 線 D B L 1から電流が流れるが、 第 2のダミービッ ト線 D B L 2には、 第 1のダミ ービッ"ト線 D B L 1から直接 電流は流れない。 この結果、 第 1のビッ ト線 1 B Lの電 位と第 2のビッ ト線 2 B Lの電位は、 第 2のダミービッ ト線 D B L 2の電位より高く なる。 したがって、 前述し た理由で第 1のビッ ト線： L B L、 第 2のビッ ト線 2 B L とも、 リー ドマージンの無い方向に働く。
筇 1のビッ ト線 1 B Lに接銃されている選択されたメ モリセルが " 1 ' データを記憶しており、 第 2のビッ ト 線 2 B Lに接続されている選択されたメモリセルが "0 " データを記憶している場合について考える。 この場合、 第 1のビッ ト線 1 B Lに、 第 2のビッ ト線 2 B Lと第 1 のダミ ービッ ト線 D B L 1から電流が流れ、 第 2のダミ ービッ ト線 D B L 2には、 第 2のビッ ト線 2 B Lからも 第 1のダミービッ ト線 D B L 1からも直接電流が流れな い。 この結果、 接続されている選択されたメモリセルが " 1 " データを記憶している第 1のビッ ト線 1 B Lの電 位は、 第 2のダミ ービッ ト線 D B L 2の電位より高くな る。 したがって、 前述した理由でこの場合、 リー ドマー ジンの無い方向に働く。 また、 第 2のビッ ト線 2 B Lか ら、 第 1のビッ ト線 1 B Lに電流が流れ、 第 1のダミー ビッ ト線 D B L 1からも、 第 1のビッ ト線 1 B Lに電流 が流れる。 この結果、 接銃されている選択されたメモリ セルが データを記億している第 2のビッ ト線 2 B Lの電位は、 笫 1のダミ ービッ ト線 D B L 1の電位 と等しく 、 データの検知は遅く なちない。
第 1のビッ ト線 1 B Lに接続されている選択されたメ モリセルが " 0 " データを記憶しており、 第 2のビッ ト 線 2 B Lに接続されている選択されたメモリセルが "1 " データを記憶している場合について考える。 この場合、 第 1のビッ ト線 1 B Lから、 第 2のビッ ト線 2 B Lと第 2のダミ ービッ 卜線 D B L 2に電流が流れ、 第 1のダミ —ビッ ト線 D B L 1から、 第 2のビッ ト線 2 B Lに電流 が流れる。
このため、 接続されている選択されたメ モリセルが " 0 " データを記憶している第 1のビッ ト線 1 B Lの電 位は、 第 1のダミ ービッ ト線 D B L 1の電位より も低く なる。 したがって、 前述した理由でリー ドマージンの無 い方向に働く。 また、 第 2のビッ ト線 2 B Lに、 笫 1の ビッ ト線 1 B Lと笫 1のダミ ービッ ト線 D B L 1から電 流が流れ、 笫 2のダミ ー ビッ ト線 D B L 2に、 第 1のビ ッ ト線 1 B Lから電流が流れる。 このため、 接続されて いる選択されたメモリセルが "1 " データを記億してい る笫 2のビッ ト線 2 B Lの電位は、 笫 2のダミ ービッ ト 線 D B L 2の電位より高く なる。 したがって、 前述した 理由でリー ドマージンの無い方向に働く。
第 37図（11)の場合について、 以下に説明する。
第 1のビッ ト線 1 B Lに接続されている選択されたメ モリセルと、 第 2のビッ ト線 2 B Lに接続されている選 択されたメ モリセルとが、 共に " " データを記憶して いる場合について考える。 この場合、 第 1のビッ ト線 1 B Lと第 1のダミ ービッ ト線 D B L 1から、 第 2のダミ 一ビッ ト線 D B L 2に電流が流れる力 、 第 1のダミービ ッ ト線 D B L 1 には、 その電位が下がつてく ると、 第 2 のビッ ト線 2 B Lから電流が流れる。 この結果、 第 1の ビッ ト線 1 B Lの電位は、 第 1のダミービッ ト線 D B L 1 の電位より も低く なる。 したがって、 前述した理由で リ一 ドマージンの無い方向に働く。 なお、 第 2のビッ ト 線 2 B Lの電位は、 第 1のダミービッ ト線より も高いた め、 リー ドマージンは上がり、 データの検知は遅く なら ない。
第 1のビッ ト線 1 B Lに接銃されている選択されたメ モリセルと、 第 2のビッ ト線 2 B Lに接銃されている選 択されたメモリセルとが、 共に " 1 ' データを記憶して いる場合について考える。 この場合、 第 3 7図 （ 1— 1 ) から Eの経路と Fの経路を省略した形となっており、 第 1のビッ ト線 1 B Lの電位と第 2のビッ ト線 2 B Lの電 · 位と第 2のダミービッ ト線 D B L 2の電位は、 等しく、 データの検知は遅くならない。
第 1 のビッ ト線 1 B Lに接統されている選択されたメ モリセルが " 1 " データを記憶しており、 第 2のビッ ト 線 2 B Lに接銃されている選択されたメモリセルが " 0 ** データを記憶している場合について考える。 この場合、 第 1のビッ ト線 1 B Lに、 第 1のダミ ービッ ト線 D B L
1から電流が流れ、 笫 2のダミ ービッ ト線 D B L 2にも 第 1のダミ ービッ ト線 D B L 1から電流が流れる。 この 锆菜、 接銃されている選択されたメモ リセルが "1 " デ 一夕を記億している第 1のビッ ト線 1 B Lめ電位は、 第 2のダミ ービッ 卜線 D B L 2の電位と等しく、 データの 検知は遅く ならない。 また、 第 1のダミ ービッ ト線
D B L 1から、 第 1のビッ ト線 1 B Lと第 2のダミ ービ ッ ト線 D B L 2に電流が流れ、 第 2のビッ ト線 2 B L力、 らは第 1のビッ ト線 B L 1にも、 第 2のダミ ービッ ト線 D B L 2にも直接電流は流れない。 このため、 接銃され ている選択されたメモリセルが "0" データを記憶して いる第 2のビッ ト線 2 B Lの電位は、 第 1のダミービッ ト線 D B L 1の電位より高く なる。
したがって、 前述した理由でリー ドマージンが上がる ため、 デ一夕の検知は遅く ならない。
第 1のビッ ト線 1 B Lに接続されている選択されたメ モリセルが " 0 " データを記億しており、 第 2のビッ ト 線 2 B Lに接続されている選択されたメモ リセルが " 1 " データを記憶している場合について、 考える。 この場合、 第 1のビッ ト線 1 B Lから、 笫 2のダミ ービッ ト線
D B L 2に電流が流れ、 第 1のダミ ービッ ト線 D B L 1 から、 第 2のダミ ービッ ト線 D B L 2と第 2の ビッ ト線 2 B Lに電流が流れる。 この結果、 接続されている選択 されたメモリセルが "0 ' データ ¾·記憶している第 1の ビッ ト線 1 B Lの電位は、 第 1のダミービッ ト線 D B L 1の電位より高く なる。 したがって、 前述した理由でリ ドマージンが上がるため、 データの検知は遅く ならな い。 第 2のビッ ト線 2 B Lに第 1のダミービッ ト線 D B L 1から電流が流れ、 第 2のダミービッ ト線 D B L 2に第 1のビッ ト線 1 B Lと第 1のダミービッ ト線 D B L 1から電流が流れる。 この結果、 接铳されている 選択されたメモリセルが " 1 " データを記憶している第 2のビッ ト線 2 B Lの電位は、 第 2のダミービッ ト線 D B L 2の電位より低く なる。 したがって、 前述した理 由でリー ドマージンが上がるため、 データの検知は遅く ならない。
第 3 7図（12)の場合について、 以下に説明する。
筇 1のビッ ト線 1 B Lに接続されている選択されたメ モリセルと、 第 2のビッ ト線 2 B Lに接続されている選 択されたメモリセルとが、 共に " 0 ' データを記億して いる場合について考える。 この場合、 第 1のビッ ト線 1 B Lと第 2のビッ ト線 2 B Lから、 第 2のダミービッ ト 線 D B L 2に電流が流れるが、 第 1のダミービッ ト線 D B L 1から第 2のダミービッ ト線 D B L 2に直接電流 は流れない。 この結果、 第 1のビッ ト線 1 B Lの電位と 第 2のビッ ト線 2 B Lの電位は、 第 1のダミービッ ト線 D B L 1の電位より も低く なる。 したがって、 前述した 理由で第 1のビッ ト線 1 B L、 第 2のビッ ト線 2 B Lと もリー ドマージンの無い方向に働く。
笫 1のビッ ト線 1 B Lに接続されている選択されたメ モリセルと、 笫 2のビッ ト線 2 B Lに接銃されている選 択されたメモリセルとが、 共に "1 " データを記憶して いる場合について考える。 この場合、 第 1のビッ ト線 1 B Lと第 2のビッ ト線 2 B Lに第 1のダミ ービッ ト線 D B L 1から電流が流れるが、 第 2のダミ ービッ ト線 D B L 2には第 1のダミ ービッ ト線 D B L 1から直接電 流は流れない。 この結果、 第 1のビッ ト線 1 B Lの電位 と第 2のビッ ト線 2 B Lの電位は、 第 2のダミ ービッ ト 線 D B L 2の電位より高く なる。 したがって、 前述した 理由で第 1のビッ ト線 1 B L、 第 2のビッ ト線 2 B Lと も、 リー ドマージンの無い方向に働く。
第 1のビッ ト線 1 B Lに接統されている選択されたメ モリセルが " 1 " データを記憶しており、 第 2のビッ ト 線 2 B Lに接銃されている選択されたメモリセルが "0' データを記憶している場合について考える。 この場合、 第 1のビッ ト線 1 B Lに第 1のダミ ービッ 卜線 D B L 1 から電流が流れ、 第 2のダミ ービッ ト線 D B L 2に第 2 のビッ ト線 2 B Lから電流が流れる。 この結果、 接続さ れている選択されたメモリセルが " 1 " データを記億し ている第 1のビッ ト線 1 B Lの電位は、 第 2のダミ ービ ッ ト線 D B L 2の電位と等しく、 データの検知は遅くな らない。 また、 第 1のダミ ービッ ド線 D B L 1から第 1 のビッ ト線 1 B Lに電流が流れ、 第 2のビッ ト線 2 B L から第 2のダミービッ ト線 D B L 2に電流が流れる。 こ の锆果、 接続されている選択されたメ モリセルが "0" データを記憶している第 2のビッ ト線 2 B Lの電位は、 第 1のダミービッ ト線 D B L 1の電位と等しく、 データ の検知は遅く ならない。
第 1のビッ ト線 1 B Lに接続されている選択されたメ モリセルが " 0 " データを記億しており、 第 2のビッ ト 線 2 B Lに接続されている選択されたメモリセルが "1· データを記億している場合について、 考える。 この場合、 第 1のビッ ト線 1 B Lから第 2のダミ ービッ ト線 D B L 2に電流が流れ、 第 1のダミービッ ト鎳 D B L 1から第 2のビッ ト線 2 B Lに電流が流れる。 この結果、 接铳さ れている選択されたメモリセルが "0" データを記億し ている第 1のビッ ト線 1 B Lの電位は、 第 1のダミービ ッ ト線 D B L 1の電位と等しく、 データの検知は遅く な らない。 第 2のビッ ト線 2 B Lに、 第 1のダミービッ ト 線 D B L 1から電流が流れ、 第 2のダミ ービッ ト線
D B L 2に、 第 1のビッ ト線 1 B Lから電流が流れる。 この結果、 接続されている選択されたメモリセルが "1" データを記億している第 2のビッ ト線 2 B Lの電位は、 第 2のダミ ービッ ト線 D B L 2の電位と等しく、 データ の検知は遅く ならない。
第 37図（13)の場合について、 '以下に説明する。
第 1のビッ ト線 1 B Lに接続されている選択されたメ モリセルと、 第 2のビッ ト線 2 B Lに接銃されている選 択されたメモリセルとが、 共に "0" データを記憶して いる場合について考える。 この場合、 第 37図 （1— 0) の Aの経路と Bの経路を省略した形となっており、 第 1 のビッ ト線 1 B Lの電位と第 2のビッ ト線 2 B Lの電位 と第 1のダミ ービッ ト線 D B L 1の電位は等しく、 デー 夕の検知は遅く ならない。
笫 1のビッ ト線 1 B Lに接続されている選択されたメ モリセルと、 第 2のビッ ト線 2 B Lに接銃されている選 択されたメモリセルとが、 共に " 1 ' データを記億して いる場合について考える。 この場合、 第 2のダミ ービッ ト線 D 3 L 2には第 1のダミ ービッ ト線 D B L 1から電 流が流れるが、 第 1のビッ ト線 1 B Lと第 2のビッ ト線 2 B Lには第 1のダミービッ ト線 D B L 1から直接電流 は流れない。 この結果、 第 1のビッ ト線 1 B Lの電位と 笫 2のビッ ト線 2 B Lの電位は、 第 2のダミ ービッ ト線 D B L 2の電位より低く なる。 したがって、 前述した理 由でリー ドマージンが上がるため、 データの検知は遅く ならない。
笫 1のビッ ト線 1 B Lに接続されている選択されたメ モリセルが " 1 " データを記憶しており、 笫 2のビッ ト 線 2 B Lに接銃されている選択されたメモリセルが " 0 " データを記憶している場合について考える。 この場合、 第 1のビッ ト線 1 B Lに第 2のビッ ト線 2 B Lから電流 が流れ、 第 2のダミービッ ト線 D B L 2には第 2のビッ ト線 2 B Lと第 1のダミービッ ト線 D B L 1から電流力、' ォ る。
この結果、 接続されている選択されたメモリセルが " 1 " データを記憶している第 1のビッ ト線 1 B Lの電 位は、 第 2のダミービッ ト線 D B L 2の電位より も低く なる。 したがって、 前述した理由でリー ドマージンが上 がるため、 データの検知は遅く ならない。 また、 第 2の ビッ ト線 2 B Lから第 1のビッ ト線 1 B Lと第 2のダミ ービッ ト線 D B L 2に電流が流れ、 第 1のダミ ービッ ト 線 D B L 1から第 2のダミービッ ト線 D B L 2に電流力《 流れる。 この結果、 接続されている選択されたメモリセ ルカ "0' データを記億している第 2のビッ ト線 2 B L の電位は、 第 1のダミービッ ト線 D B L 1の電位より も 低く なる。
したがって、 前述した理由でこの場合、 リー ドマージ ンの無い方向に働く。
第 1のビッ ト線 1 B Lに接続されている選択されたメ モリセルが " 0 ' データを記憶しており、 第 2のビツ ト 線 2 B Lに接続されている選択されたメモリセルが ·1" データを記億している場合について考える。 この場合、 第 1のビッ ト線 1 B Lから第 2のビッ ト線 2 B Lと第 2 のダミ ービッ ト線 D B L 2に電流が流れ、 第 1のダミ ー ビッ ト線 D B L 1から第 2のダミ ービッ ト線 D B L 2に 電流が流れる。 このため、 接続されている選択されたメ モリセルが " 0 " データを記憶している第 1のビッ ト線 1 B Lの電位は、 第 1のダミ ービッ ト線 D B L 1の電位 より も低く なる。 したがって、 前述した理由でリー ドマ 一ジンの無い方向に働く。
また、 第 2のビッ ト線 2 B Lには第 1のビッ ト線 1 B Lから電流が流れ、 第 2のダミ ービッ ト線 D B L 2 に第 1のビッ ト線 1 B Lと第 1のダミ ービッ ト線 D B L 1から電流が流れる。 このため、 接続されている選択さ れたメモリセルが " 1 " データを記億している第 1のビ ッ ト線 1 B Lの電位は、 第 2のダミ ービッ ト線 D B L 2 の電位より も低く なる。 したがって、 前述した理由でリ 一ドマージンが上がるため、 データの検知は遅く ならな い o
第 37図（14)の場合について、 以下に説明する。
第 1のビッ ト線 1 B Lに接続されている選択されたメ モリセルと、 第 2のビッ ト線 2 B Lに接続されている選 択されたメモリセルとが、 共に "0" データを記億して いる場合について考える。 この場合、 第 1のビッ ト線 1 B Lと笫 2のビッ ト線 2 B Lから第 2のダミ ービヅ ト 線 D B L 2に電流が流れ、 第 1のダミ ービッ ト線 D B L 1から第 2ダミービッ ト線 D B L 2に直接電流が流れな い。 この結果、 第 1のビッ ト線 1 S Lの電位と第 2のビ ッ ト線 2 B Lの電位は、 第 1のダミービッ ト線 D B L 1 の電位より低く なる。 したがって、 前述した理由でリー ドマージンの無い方向に働く。
第 1のビッ ト線 1 B Lに接铳されている選択されたメ モリセルと、 第 2のビッ ト線 2 B Lに接続されている選 択されたメモリセルとが、 共に " 1 " データを記億して いる場合について考える。 この場合、 第 2のビツ ト線 2 B Lには第 1のダミービッ ト線 D B L 1から電流が流 れるが、 第 1のビッ ト線 1 B Lと第 2のダミービッ ト線 D B L 2には第 1のダミービッ ト線 D B L 1から直接電 流は流れない。 この結菜、 笫 1のビッ ト線 1 B Lの電位 は、 第 2のダミ ービッ ト線 D B L 2の電位と等しく、 デ 一タの検知は遅く ならない。 しかし、 第 2のビッ ト線
2 B Lの電位は、 第 2のダミ ービッ ト線 D B L 2の電位 より高く なる。 したがって、 前述した理由でリー ドマー ジンの無い方向に働く。
第 1のビッ ト線 1 B Lに接続されている選択されたメ モリセルが "1 " データを記億しており、 第 2のビッ ト 線 2 B Lに接続されている選択されたメモリセルが " 0 ' データを記憶している場合について考える。 この場合、 第 1のビッ ト線 1 B Lには第 2のビッ ト鎵 2 B Lから電 流が流れ、 第 2のダミービッ ト線 D B L 2にも第 ビ ッ ト線 2 B Lから電流が流れる。 この結果、 接銃されて いる選択されたメモリセルが " 1 データを記億してい る第 1のビッ ト線 1 B Lの電位は、 第 2のダミ ービッ ト 線 D B L 2の電位は、 等しく 、 データの検知は遅く なら ない。 また、 第 2のビッ ト線 2 B Lから第 1のビ ト線 1 B Lと第 2のダミ ービッ ト線 D B L 2に電流が流れ、 第 1のダミ ービッ ト線 D B L 1からは、 第 1のビッ ト線 1 B Lにも第 2のダミービッ ト線 D B L 2にも直接電流 が流れない。 この結果、 接続されている選択されたメモ リセルが " 0 " データを記憶している第 2のビッ ト線
2 B Lの電位は、 第 1のダミ ービッ ト線 D B L 1の電位 より も低く なる。 したがって、 前述した理由でリ一ドマ 一ジンの無い方向に働く。
笫 1のビッ ト線 1 B Lに接続されている選択されたメ モリセルが "0' データを記億しており、 第 2のビッ 卜 線 2 B Lに接続されている選択されたメモリセルが " 1 " データを記憶している場合について考える。 この場合、 筇 1のビッ ト線 1 B Lから第 2のビッ ト綠 2 B Lと第 2 のダミ ービッ ト線 D B L 2に電流が流れ、 第 1のダミー ビッ ト線
D B L 1から第 2のビッ ト線 2 B Lに電流が流れる。
この結果、 接続されている選択されたメ モリセルが " 0 " データを記億している第 1のビッ ト線 1 B Lの電 位は、 第 1のダミービッ ト線 D B L 1の電位より も低く なる。 したがって、 前述した理由でリー ドマージンの無
い方向に働く。 また、 第 2のビッ ' 線 2 B Lには、 第 1
のビッ ト線 1 B Lと第 1のダミービッ ト線 D B L 1から
電流が流れ、 第 2のダミービッ ト線 D B L 2には第 1の
ビッ ト線 1 B Lから電流が流れる。 この結果、 接続され
ている選択されたメモリセルが "1 " データを記憶して
いる第 1のビッ ト線 1 B Lの電位は、 第 2のダミービッ
ト線 D B L 2の電位より も、 高く なる。 したがって、 前
述した理由でリー ドマージンの無い方向に働く。
第 37図（15)の場合について、 以下に説明する。
第 1のビッ ト線 1 B Lに接铳されている選択されたメ
モリセルと、 第 2のビッ ト線 2 B Lに接铳されている選
択されたメモリセルとが、 共に "0" データを記 itして
いる場合について考える。 この場合、 第 1のビッ ト線
1 B Lと第 2のビッ ト線 2 B L力、ら第 2のダミービッ ト
線 D B L 2に直接電流が流れないが、 第 1のダミービッ
ト線 D B L 1からは、 第 2のダミービッ 卜線 D B L 2に
電流が流れる。 この結果、 第 1のビッ ト線 1 B Lの電位
と第 2のビッ ト線 2 B Lの電位は、 第 1のダミービッ ト · 線 D B L 1の電位より、 高く なる。 したがって、 前述し
た理由でリー ドマージンが上がるため、 データ検知は遲
く ならない。
第 1のビッ ト線 1 B Lに接続されている選択されたメ
モリセルと、 第 2のビッ ト線 2 B Lに接続されている選 択されたメモリセルとが、 共に データを記憶して いる場合について考える。 この^、 第 1のビッ ト線 1 B Lと第 2のビッ ト線 2 B Lと第 2のダミ ービッ ト線 D B L 2に、 第 1のダミ ービッ 卜線 D B L 1力、ら電流力 < 流れる。 この結果、 第 37図 （1— 1 ) から、 D, E , Fの経路を省略した形となっており、 第 1のビッ ト線 1 B Lの電位と第 2のビッ ト線 2 B Lの電位と、 第 2の ダミ ービッ ト線 D B L 2の電位と等しく、 データ検知は 遅く ならない。
第 1のビッ ト線 1 B Lに接続されている選択されたメ モリセルが " 1 " データを記億しており、 第 2のビッ ト 線 2 B Lに接続されている選択されたメモリセルが "0一 デ一夕を記憶している場合について考える。 この場合、 第 1のビッ ト線 1 B Lと第 2のダミ ービッ ト鎵 D B L 2 に第 1のダミービッ ト線 D B L 1から電流が流れる。 こ のため、 接続されている選択されたメモリセルが " 1 " データを記憶している第 1のビッ ト線 1 B Lの電位は、 第 2のダミービッ ト線 D B L 2の電位と等しく、 データ 検知は遅く ならない。 また、 第 1のダミ ービッ ト線
D B L 1から笫 1のビッ ト線 1 B Lと笫 2のダミ ービッ ト線 D B L 2に電流が流れるが、 第 2のビッ ト線 2 B L からは笫 1のビッ ト線 1 B Lと笫 2のダミ ービッ ト線 D B L 2に直接電流が流れない。 この結果、 接銃されて いる選択されたメモリセルが "0" データを記憶してい る第 2のビッ ト線 2 B Lの電位は、 第 1のダミ ービッ ト 線 D B L 1の電位より高く なる。 七たがつて、 前述した 理由でリー ドマージンが上がるため、 データ検知は遅く ならない。
第 1のビッ ト線 1 B Lに接続されている選択されたメ モリセルが "0" データを記憶しており、 第 2のビッ ト 線 2 B Lに接続されている選択されたメモリセルが " 1 ' データを記憶している場合について考える。 この場合、 第 1のダミービッ ト線 D B L 1から第 2のビッ ト線
2 B Lと第 2のダミ ービッ ト線 D B L 2に電流が流れる が、 第 1のビ 'ソ ト線 1 B Lからは、 第 2のビッ ト線
2 B Lにも第 2のダミ ービッ ト線 D B L 2にも直接電流 は流れない。 この結果、 接続されている選択されたメモ リセルが " 0 ' データを記憶している第 1のビッ ト線 1 B Lの電位は、 第 1のダミービッ ト線 D B L 1の電位 より高く なる。 したがって、 前述した理由で、 リー ドマ 一ジンが上がるため、 データ検知は遅く ならない。 また、 第 2のビッ ト線 2 B Lと第 2のダミ ービッ ト線 D B L 2 に、 第 1のダミービッ ト線 D B L 1から電流が流れる。 この結果、 接続されている選択されたメモリセルが " 1 " データを記億している第 2のビッ ト線 2 B Lの電位は、 第 2のダミービッ ト線 D B L 2の電位と等しく、 データ 検知は遅く ならない。
以上のように、 第 37図（15)の様なィコライズ方法を 採用することにより、 メモリセルに記憶されているデー タカ 0 " であっても、 "1 " であってもデータの検知 は遅く ならない。
第 37図（16)の場合について、 以下に説明する。
第 1のビッ ト線 1 B Lに接続されている選択されたメ モリ セルと、 第 2のビッ ト線 2 B Lに接続されている選 択されたメモリセルと力《、 共に "0' データを記憶して いる場合について考える。 この場合、 笫 37図 （ 1— 0) から ， B , Cの経路を省略した形となっており、 第 1 のビッ ト線 1 B Lの電位と第 2のビッ ト線 2 B Lの電位 は、 第 1のダミ ービッ ト線 D B L 1の電位と等しく、 デ 一夕検知は遅く ならない。
第 1のビッ ト線 1 B Lに接銃されている選択されたメ モリセルと、 第 2のビッ ト線 2 B Lに接続されている選 択されたメモリセルとが、 共に " 1 " データを記憶して いる場合について考える。 この場合、 第 2のダミ ービッ ト線 D B L 2には第 1のダミ ービッ ト線 D B L 1から電 流が流れるが、 第 1のビッ ト線 1 B Lと第 2のビッ ト線 2 B Lには第 1のダミ ービッ ト線から直接電流は流れな い。 この結果、 第 1のビッ ト線 1 B Lの電位と第 2のビ ッ ト線 2 B Lの電位は、 第 2のダミ ービッ ト線 D B L 2 の電位より低く なる。 したがって、 前述した理由でリー ドマージンが上がるため、 データ検知は遅く ならない。 第 1のビッ ト線 1 B Lに接続されている選択されたメ モリセルが " 1 ' データを記憶しており、 第 2のビッ ト
線 2 B Lに接銃されている選択されたメモリセルが " 0 "
データを記憶している場合について考える。 この場合、
第 2のダミ ービッ ト線 D B L 2には第 2のビッ 卜線
2 B Lと第 1のダミービッ ト線 D B L 1から電流が流れ
る力く、 第 1のビッ ト線 1 B Lには、 第 2のビッ ト鎵
2 B L力、らも第 1のダミービッ ト線 D B L 1力、らも直接
電流は流れない。 この結果、 接続されている選択された
メモリセルが " 1 " データを記億している第 1のビヅ ト
線 1 B Lの電位は、 第 2のダミービッ ト線 D B L 2の電
位より低く なる。 したがって、 前述した理由でリー ドマ
—ジンが上がるため、 データ検知は遅く ならない。 また、
第 2のビッ 卜線 2 B Lと第 1のダミ ービッ 卜線 D B L 1
から第 2のダミ ービッ ト線 D B L 2に電流が流れる。 こ
の結 ¾、 接続されている選択されたメモリセルが " 0" ；ゃ データを記憧している第 2のビッ ト線 2 B Lの電位は、
第 1のダミービッ ト線 D B L 1の電位と等しく、 データ
検知は遲く ならない。
第 1 のビッ ト線 1 B Lに接続されている選択されたメ
モリセルが " 0 " データを記億しており、 第 2のビッ ト
線 2 B Lに接続されている選択されたメモリセルが " 1 '
データを記憶している場合について、 考える。 この場合、
笫 1 のビッ ト線 1 B Lと第 1のダミ ービッ ト線 D B L 1
から、 第 2のダミ ービッ ト線 D B L 2に電流が流れる。 この結果、 接続されている選択されたメモリセルが "0" データを記憶している第 1のビッ 線 1 B Lの電位は、 第 1のダミ ービッ ト線 D B L 1の電位と等しく 、 データ 検知は遲く ならない。 また、 第 2のダミ ービッ ト線
D B L 2には第 1のビッ ト線 1 B Lと第 1のダミ ービッ ト線 D B L 1から電流が流れるが、 第 2のビッ ト線
2 B Lには、 第 1のビッ ト線 1 B Lからも第 1のダミ ー ビッ ト線 D B L 1からも直接電流は流れない。 この結果、 接銃されている選択されたメモリセルが "1 " データを 記憶している第 2のビッ ト線 2 B Lの電位は、 第 2のダ ミ 一ビッ ト線 D B L 2の電位より低く なる。 したがって、 前述した理由でリー ドマージンが上がるため、 データ検 知は遅く ならない。
以上のように、 第 37図（16)の様なィコライズ方法を 採用することにより、 メモリセルに記憶されているデー タカく " 0 " であっても、 " 1 " であってもデータの検知 は遅く ならない。
第 37図（17)の場合について、 以下に説明する。
第 1のビッ ト線 1 B Lに接続されている選択されたメ モリセルと、 第 2のビッ ト線 2 B Lに接続されている選 択されたメモリセルとが、 共に "0" データを記憶して いる場合について考える。 この場合、 第 1のビッ ト線 1 B Lと笫 1のダミ ービッ ト線 D B L 1から第 2のダミ ービッ ト線 D B L 2に電流が流れる力《、 第 1のダミ ービ ッ ト線 D B L 1には、 その電位が下がってく ると、 第 2 のビッ ト線 2 B Lから電流が流れ 。 この結果、 第 1の ビッ ト線 1 B Lの電位は、 第 1のダミービッ ト線
D B L 1の電位より、 低く なる。 したがって、 前述した 理由でリー ドマージンの無い方向に働く。 第 2のビッ ト 線 2 B Lの電位は第 1のダミ ービッ 卜線 D B L 1の電位 より も高いため、 データ検知は遅く ならない。
第 1のビッ ト線 1 B Lに接続されている選択されたメ モリセルと、 第 2のビッ ト線 2 B Lに接铳されている選 択されたメモリセルとが、 共に " 1 " データを記憶して いる場合について考える。 この場合、 第 2のビッ ト線 2 B Lと第 2のダミービッ ト線 D B L 2に、 第 1のダミ ービッ ト線 D B L 1から電流が流れるが、 第 2のダミー ビッ ト線 D B L 2はその電位が上がつてく ると、 第 2の ビッ ト線 2 B Lに電流が流れる。 この結果、 第 2のビッ ト線 2 B Lの電位は、 第 2のダミ.ービッ ト線 D B L 2の 電位より も高くなる。 したがって、 前述した理由でリー ドマージンの無い方向に働く。 第 1のビッ ト線 1 B Lの 電位は第 2のダミービッ ト線 D B L 2の電位より も低い ため、 データ検知は遅く ならない。
第 1のビッ ト線 1 B Lに接続されている選択されたメ モリセルが " 1 ' データを記憶しており、 第 2のビッ ト 線 2 B Lに接続されている選択されたメモリセルが " 0 ' データを記憶している場合について、 考える。 この場合、 第 2のビッ ト線 2 B L、 第 1のダミ ービッ ト線 D B L 1 - 第 2のダミ ービッ ト線 D B L 2、 1のビッ 線 1 B L の順に霪流が流れる電流経路が形成される。 この結果、 接続されている選択されたメモリセルが "1 " データを 記憶している第 1のビッ ト線 1 B Lの電位は、 第 2のダ ミ ービッ ト線 D B L 2の電位より低く なる。 したがって, 前述した理由でリー ドマ一ジンが上がるため、; データ検 知は遅く ならない。 また、 第 2のビッ ト線 2 B Lは第 1 のダミ ービッ 卜線 D B L 1に接統されている選択された メモリセルが "◦ " データを記憶している第 2のビッ ト 線 2 B Lの電位は、 第 1のダミ ービッ ト線 D B L 1の電 位より も、 高く なる。 したがって、 前述した理由でリー ドマージンが上がるため、 データ検知は遅く ならない。 第 1のビッ ト線 1 B Lに接続されている選択されたメ モリセルが "0" データを記億しており、 第 2のビッ ト 線 2 B Lに接銃されている選択されたメモリセルが " 1 ' データを記億している場合について考える。 この場合、 第 1のビッ ト線 1 B Lから第 2のダミ ービッ ト線
D B L 2に電流が流れ、 第 1のダミ ービッ ト線 D B L 1 から笫 2のダミ ービッ ト線 D B L 2と第 2のビッ ト線
2 B Lに電流が流れる。 この結果、 接続されている選択 されたメモリセルが "0' データを記憶している第 1の ビッ ト線 1 B Lの電位は、 第 1のダミ ービッ ト線
D B L 1の電位より高く なる。 したがって、 前述した理 由でリー ドマージンが上がるため、 データ検知は遲くな らない。 また、 第 2のビッ ト線 2B Lに第 1のダミービ ッ ト線 D B L 1から電流が流れ、 第 2のダミービッ ト鎵 D B L 2に、 第 1のビッ ト線 1 B Lと第 1のダミービ'ソ ト線 D B L 1から電流が流れる。 この結果、 接銃されて いる選択されたメモリセルが "1" データを記憶してい る笫 2のビッ ト線 2 B Lの電位は、 第 2のダミ ービッ ト 線 D B L 2の電位より低く なる。 したがって、 前述した 理由でリー ドマージンが上がるため、 この場合、 データ 検知は遅く ならない。
第 37図（18)の場合について、 以下に説明する。
筇 1のビッ ト線 1 B Lに接続されている選択されたメ モリセルと、 第 2のビッ ト線 2 B Lに接続されている選 択されたメモリセルとが、 共に "0" データを記億して いる場合について考える。 この場合、 第 1のビッ ト線 1 B Lと第 2のビッ ト線 2 B Lから、 第 2のダミービッ ト線 D B L 2に電流が流れるが、 第 1のダミービヅ ト線 から第 2のダミ ービッ ト線 D B L 2には直接電流が流れ ない。 この結果、 第 1のビッ ト線 I B Lの電位と第 2の ビッ ト線 2 B Lの電位は、 第 1のダミービッ ト線
D B L 1の電位より低く なる。 したがって、 前述した理 由でリー ドマージンが無い方向に働く。
笫 1のビッ ト線 1 B Lに接続されている選択されたメ モリセルと、 第 2のビッ ト線 2 B Lに接続されている選 択されたメモリセルとが、 共に "1 " データを記憶して いる場合について考える。 この場 、 オフ状態のメモリ セルが接铳されているのは、 第 1のダミ ービッ ト線
D B L 1だけであるので、 第 1のダミ ービッ ト線
D B L 1、 第 2のビッ ト線 2 B L、 第 2のダミ ービッ ト 線 D B L 2、 第 1のビッ 卜線 1 B Lの順に電流が流れる。 このため、 第 2のビッ ト線 2 B Lの電位は、 第 2のダミ 一ビッ ト線 D B L 2の電位より も高く なる。 したがって、 前述した理由でリー ドマージンの無い方向に働く。 第 1 のビッ ト線 1 B Lの電位は第 2のダミ ービッ 卜線 D B L 2の電位より も低いため、 データ検知は遅く ならない。 第 1のビッ ト線 1 B Lに接続されている選択されたメ モリセルが " 1 " データを記億しており、 第 2のビッ ト 線 2 B Lに接続されている選択されたメ モリセルが "0" データを記愤している場合について考える。 ごの場合、 第 1のダミ ービッ 卜線 D B L 1、 第 2のビッ ト線 2 B L、 笫 2のダミ ービッ ト線 D B L 2、 第 1のビッ ト線 1 B L の順に電流が流れる電流経路が形成される。 このため、 接続されている選択されたメモリセルが "1 " データを 記憶している笫 1のビッ ト線 1 B Lの電位は、 第 2のダ ミ ービッ ト線 D B L 2の電位より低く なる。 したがって、 前述した理由でリ一ドマージンが上がるため、 データ検 知は遅く ならない。
また、 接続されている選択されたメモ リセルが "0" デ —タを記億している第 2のビッ ト線 2 B Lの電位は、 第 1のダミ ービッ ト線 D B L 1の電位より も、 低く なる。 したがって、 前述した理由でリ一ドマージンが上がるた め、 リー ドマージンの無い方向に働く。
第 1のビッ ト線 1 B Lに接铳されている選択されたメ モリセルが " 0 ' データを記億しており、 第 2のビッ ト 線 2 B Lに接続されている選択されたメモリセルが " 1 " データを記億している場合について考える。 この場合、 第 1のビッ ト線 1 B Lから第 2のダミービッ ト線
D B L 2に電流が流れ、 第 1のダミービッ ト鎵 D B L 1 から第 2のビッ ト線 2 B Lに電流が流れる。 この結果、 接続されている選択されたメモリセルが " 0" データを 記憶している第 1のビッ ト線 1 B Lの電位は、 第 1のダ ミ ービッ ト線 D B L 1の電位と等しく、 データ検知は遅 く ならない。 また、 第 2のビッ ト線 2 B Lに第 1のダミ ービッ ト線 D B L 1から電流が流れ、 第 2のダミービッ 卜線 D B L 2に、 第 1のビッ ト線 1 B Lから電流が流れ る。 この結果、 接続されている選択されたメモリセルが " 1 " データを記億している第 2のビッ ト線 2 B Lの電 位は、 第 2のダミービッ ト線 D B L 2の電位と等しく、 データ検知は遅く ならない。
第 3 7図（19)の場合について、 以下に説明する。
第 1のビッ ト線 1 B Lに接続されている選択されたメ モリセルと、 第 2のビッ ト線 2 B Lに接続されている選 択されたメモリセルとが、 共に "0" データを記憶して いる場合について考える。 この場 、 オン状態のメモリ セルが接続されているのは、 第 2のダミ ービッ ト線 D B L 2だけであるので、 第 2のビッ ト線 2 B L、 第 1 のダミ ービッ ト線 D B L 1、 笫 1のビッ ト線 1 B L、 第 2のダミ ービッ ト線 D B L 2の順に電流が流れる。 この 結梁、 第 1のビッ ト線 1 B Lの電位は、 第 1のダミービ ッ ト線 D B L 1の電位より低く なる。 したがって、 前述 した理由でリー ドマージンが上がるため、 リー ドマージ ンの無い方向に働く。 第 2のビッ ト線 2 B Lの電位は第 1のダミ ービッ ト線より も高いので、 データ検知は遅く ならない。
第 1のビッ ト線 1 B Lに接続されている選択されたメ モリ セルと、 第 2のビッ ト線 2 B Lに接続されている選 択されたメモリセルとが、 共に " 1 " データを記憶して いる場合について考える。 この場合、 第 1のビッ ト線 1 B Lと第 2のビッ ト線 2 B Lに、 第 1のダミ ービッ ト線 D B L 1から電流が流れるが、 第 2のダミ ービッ ト線 D B L 2には第 1のダミ ービッ ト線 D B L 1から直接電 流は流れない。 この結.粜、 第 1のビッ ト線 1 B Lの電位 と第 2のビッ ト線 2 B Lの電位は、 第 2のダミ ービッ ト 線 D B L 2の電位より も高く なる。 したがって、 前述し た理由でリー ドマージンの無い方向に働く。
第 1のビッ ト線 I B Lに接続されている選択されたメ モリセルが " 1 ' データを記億しており、 第 2のビッ ト 線 2 B Lに接続されている選択さ たメモリセルが " 0' データを記憶している場合について、 考える。 この場合、 第 2のビッ ト線 2 B L、 第 1のダミービッ ト線 D B L 1、 第 1のビッ ト線 1 B L、 第 2のダミ ービッ ト線 D B L 2 の順に電流が流れる電流経路が形成される。 この結果、 接铳されている選択されたメモリセルが " 1 " データを 記憶している第 1のビッ ト線 1 B Lの電位は、 第 2のダ ミービッ ト線 D B L 2の電位より高く なる。 したがって、 前述した理由でリー ドマ一ジンの無い方向に働く。 また、 接続されている選択されたメモリセルが " 0" データを 記憶している第 2のビッ ト線 2 B Lの電位は、 第 1のダ ミ ービッ ト線 D B L 1の電位より も高くなる。 したがつ て、 前述した理由でリ一ドマージンが上がるため、 デ一 タ検知は遅く ならない。
笫 1のビッ ト線 1 B Lに接銃されている選択されたメ モリセルが " 0 ' データを記憶しており、 第 2のビッ ト 線 2 B Lに接続されている選択されたメモリセルが " 1 " データを記憶している場合について考える。 この場合、 第 1のビッ ト線 1 B Lから第 2のダミービッ ト籙
D B L 2に電流が流れ、 第 1のダミービッ ト線 D B L 1 から第 2のビッ ト線 2 B Lに電流が流れる。 この結果、 接続されている選択されたメモリセルが " 0 " データを 記億している第 1のビッ ト線 1 B Lの電位は、 第 1のダ ミ ービッ ト線 D B L 1の電位と等しく 、 データ検知は遅 く ならない。 また、 第 2のビッ ト錄 2 B Lに第 1のダミ ー ビッ ト線 D B L 1から電流が流れ、 第 2のダミ ービッ ト線 D B L 2に、 第 1のビッ ト線 I B Lから電流が流れ る。 この結果、 接続されている選択されたメモリセルが " 1 " データを記憶している第 2のビッ ト線 2 B Lの電 位は、 笫 2のダミ ービッ ト線 D B L 2の電位と等しく、 データ検知は遅く ならない。
第 3 7図（20)の場合について、 以下に説明する。
笫 1のビッ ト線 1 B Lに接铳されている選択されたメ モリセルと、 第 2のビッ 卜線 2 B Lに接続されている選 択されたメモリセルとが、 共に "0" データを記億して いる場合について考える。 この場合、 オン状態のメモリ セルが接続されているのは、 第 2のダミービッ ト線 D B L 2だけであるので、 第 1のビッ ト線 1 B L、 第 2 のビッ ト線 2 B L、 第 1のダミ ービッ ト線 D B L 1、 第 2のダミ ービッ ト線 D B L 2の順に電流が流れる。 この ため、 第 1のビッ ト線 1 B Lの電位と第 2のビッ ト線 2 B Lの電位は、 第 1のダミ ービッ ト線 D B L 1の電位 より高く なる。 したがって、 前述した理由でリー ドマー ジンが上がるため、 データ検知は遅く ならない。
第 1の ビッ ト線 1 B Lに接続されている選択されたメ モリセルと、 第 2のビッ ト線 2 B Lに接続されている選 択されたメモリセルとが、 共に " 1 " データを記億して いる場合について考える。 この場合、 第 2のビッ ト線 2 B Lと第 2のダミ ービッ ト線 D¾ L 2に、 第 1のダミ —ビッ ト線 D B L 1から電流が流れるが、 第 2のビヅ ト 線 2 B Lからは、 その電位が上がってく ると、 第 1のビ ッ ト線 1 B Lに電流が流れる。
この結果、 笫 2のビッ ト線 2 B Lの電位は、 第 2のダ ミ ービッ ト線 D B L 2の電位より も低く なる。
また、 第 1のビッ ト線 1 B Lに、 第 2のビッ ト線
2 B Lを介して、 第 1のダミービッ ト線 D B L 1から電 流が流れるため、 第 1のビッ ト線 1 B Lの電位は、 第 2 のダミ ービッ ト線 D B L 2の電位より低い。
したがって、 前述した理由で両ビッ ト線ともデータ検 知は遅く ならない。
第 1のビッ ト線 1 B Lに接続されている選択されたメ 乇リセルカ《 " 1 ' データを記憶しており、 第 2のビッ ト 線 2 B Lに接統されている選択されたメ モリセルが " 0 ' データを記憶している場合について考える。 この場合、 笫 1のビッ ト線 1 B Lに第 2のビッ ト線 2 B Lから電流 が流れ、 第 2のダミ ービッ ト線 D B L 2に、 第 1のダミ —ビッ ト線 D B L 1から電流が流れる。 この結菜、 接铙 されている選択されたメモリセルが " 1" データを記憶 している第 1のビッ ト線 1 B Lの電位は、 第 2のダミー ビッ ト線 D B L 2の電位と等しく、 データ検知は遅く な らない。 また、 第 2のビッ ト線 2 B Lから第 1のビッ ト 線 1 B Lに電流が流れ、 第 1のダミ ービッ ト線 D B L 1 から笫 2のダミ ービッ ト線 D B 1^2に電流が流れる。 こ のため、 接銃されている選択されたメモリセルが " 0 " データを記憶している第 1のビッ ト線 1 B Lの電位は、 第 1のダミ ービッ ト線 D B L 1の電位と等しく、 データ 検知は遅く ならない。
第 1のビッ ト線 1 B Lに接続されている選択されたメ モリセルが データを記億しており、 第 2のビッ ト ' 線 2 B Lに接続されている選択されたメモリセルが " 1 " データを記億している場合について考える。 この場合、 第 1のビッ ト線 1 B Lから第 2のビッ ト線 2 B Lに電流 が流れ、 第 1のダミ ービッ ト線 D B L 1から第 2のビヅ ト線 2 B Lと第 2のダミ ービッ ト線 D B L 2に電流が流 れる。
この結果、 接続されている選択されたメモリセルが
" 0 ' データを記憶している第 1のビッ ト線 1 B Lの電 位は、 笫 1のダミ ービッ ト線 D B L 1の電位より高く な る。 したがって、 前述した理由でリー ドマージンが上が るため、 データ検知は遅く ならない。 また、 第 2のビッ 卜線 2 B Lに第 1のビッ ト線 1 B Lと第 1のダ ービッ ト線 D B L 1から電流が流れ、 第 2のダミ ービッ ト線
D B L 2に、 苋 1のダミ ービッ ト線 D B L 1から電流力《 流れる。 この結栗、 接続されている選択されたメモリセ ルカく " 1 " データを記億.している第 2のビッ ト線 2 B L の電位は、 第 2のダミービッ ト線 D B L 2の電位より も
W 、 な o
したがって、 前述した理由でリー ドマージンの無い方 向に働く。
第 37図（21)の場合について、 以下に説明する。
第 1のビッ ト線 1 B Lに接続されている選択されたメ モリセルと、 第 2のビッ ト線 2 B Lに接続されている選 択されたメモリセルとが、 共に " 0 " データを記億して いる場合について考える。 この場合、 オン状態のメモリ セルが接続されているのは、 第 2のダミービッ ト線
D B L 2だけであるので、 第 1のダミ ービッ ト線 D B L 1、 第 2のビッ ト線 2 B L、 第 1のビッ ト線 1 B L、 第 2のダミービッ ト線 D B L 2の順に電流が流れる。 この 結果、 第 1のビッ ト線 1 B Lの電位と第 2のビッ ト線 2 B Lの電位は共に、 第 1のダミービッ ト線 D B L 1の 電位より低く なる。 したがって、 前述した理由でリー ド マ一ジンの無い方向に働く。
第 1のビッ ト線 1 B Lに接続されている選択されたメ モリセルと、 第 2のビッ ト線 2 B Lに接続されている選 択されたメ モリセルとが、 共に " 1 " データを記億して いる場合について考える。 この場合、 オフ状態のメモリ セルが接続されているのは、 筇 1のダミ ービッ ト線 D B L 1だけであるので、 第 1のダミービッ ト線
D B L 1、 第 2のビッ 卜線 2 B L、 第 1のビッ ト線 1 B L、 第 2のダミ ービッ ト線 D B L 2の順に電流が流 れる電流经路が形成される。 こ '結果、 第 1のビッ ト線 1 B Lの電位と第 2のビッ ト線 2 B Lの電位は共に、 第 2のダミ ービッ ト線 D B L 2の電位より も高く なる。 し たがって、 前述した理由でリー ドマージンの無い方向に 働く。
第 1のビッ ト線 1 B Lに接続されている選択されたメ モリセルが " 1 ' データを記億しており、 第 2のビッ ト 線 2 B Lに接続されている選択されたメ モリセルが " 0 " データを記億している場合について考える。 この場合、 第 1のダミ ービッ ト線 D B L 1、 第 2のビッ ト線 2 B L、 第 1のビッ ト線 1 B L、 第 2のダミ ービッ ト線 D B L 2 の順に電流が流れる電流経路が形成される。 このため、 接銃されている選択されたメモリセルが " 1 " データを 記憶している第 1のビッ ト線 1 B Lの電位は、 第 2のダ ミ ービッ ト線 D B L 2の電位より高く なる。 したがって、 前述した理由でリー ドマージンの無い方向に働く。 また、 笫 2のビッ ト線 2 B Lは第 1のダミ ービッ ト線 D B L 1 に接続されている選択されたメモリセルが "0" データ を記憶している第 2のビッ ト線 2 B Lの電位は、 第 1の ダミ ービッ ト線 D B L 1の電位より も、 低く なる。 した がって、 前述した理由でリー ドマージンの無い方向に働 第 1のビッ ト線 1 B Lに接続されている選択されたメ モリセルが " 0 ' データを記憶しており、 第 2のビヅ ト 線 2 B Lに接続されている選択^ たメモリセルが " 1 ' データを記億している場合について考える。 この場合、 第 1のビッ ト線 1 B Lから第 2のビッ ト線 2 B Lと第 2 のダミ ービッ ト線 D B L 2に電流が流れ、 第 1のダミー ビッ ト線 D B L 1から第 2のビッ ト線 2 B Lに電流が流 れる。
この結果、 接続されている選択されたメモリセルが データを記億している第 1のビッ ト線 1 B Lの電 位は、 第 1のダミ ービッ ト線 D B L 1の電位より も、 低 く なる。 したがって、 前述した理由でリー ドマージンの 無い方向に働く。 また、 第 2のビッ ト線 2 B Lに第 1の ビッ ト線 1 B Lと第 1のダミービッ ト線 D B L 1から電 流が流れ、 第 2のダミービッ ト線 D B L 2に、 第 1のビ ッ ト線 1 B Lから電流が流れる。 この結果、 接続されて いる選択されたメモリセルが " 1 * データを記億してい る第 2のビッ 卜線 2 B Lの電位は、 第 2のダミ ービッ ト 線 D B L 2の電位より高く なる。
したがって、 前述した理由でリー ドマージンの無い方 向に働く。
第 3 7図（22)の場合について、 以下に説明する。
第 1のビッ ト線 1 B Lに接続されている選択されたメ モリセルと、 第 2のビッ ト線 2 B Lに接銃されている選 択されたメ モリセルとが、 共に " 0 " データを記憶する 場合について考える。 この場合、 第 1めビッ ト線 1 B L と第 1のダミ ービッ 卜線 D B L 1から第 2のダミ ービッ ト線 D B L 2に電流が流れるが、 第 1のビッ ト線 1 B L には電位が下がると、 第 2のビッ ト線 2 B Lから電流が 流れる。 この結果、 笫 1のビッ ト線 1 B Lの電位は、 笫 ， 1のダミ ービッ ト線 D B L 1の電位より、 高く なる。 ま た、 笫 2のビッ ト線 2 B Lは、 笫 2のダミ ービッ ト線 D B L 2に直接電流は流れない。 このため第 2のビッ ト線 2 B Lの電位は、 第 1のダミ ービッ ト線 D B L 1の電位 より高く なる。 したがって、 前述した理由でリー ドマー ジンが上がるため、 第 1のビッ ト線 1 B Lも第 2のビッ ト線 2 B Lも、 データ検知は遅く ならない。
第 1のビッ ト線 1 B Lに接続されている選択されたメ モリセルと、 第 2のビッ ト線 2 B Lに接銃されている選 択されたメモリセルとが、 共に " 1 * データを'記憶して いる場合について考える。 この場合、 オフ状態のメモリ セルが接続されているのは、 第 1のダミ ービッ ト線
D B L 1だけであるので、 第 1のダミ ービッ ト線
D B L 1、 第 2のダミ ービッ ト線 D B L 2、 第 1のビッ ト線 1 B L、 第 2のビッ ト線 2 B Lの順に電流が流れる。 この結果、 第 1のビッ ト線 1 B Lの電位と第 2のビッ ト 線 2 B Lの霉位は、 第 2のダミ ービッ ト線 D B L 2の電 位より も低く なる。 したがって、 前述した理由でリー ド マージンが上がるため、 第 1のビッ ト線 1 B Lも第のビ ッ ト線 2 B Lもデータ検知は遅く ならない。
第 1のビッ ト線 1 B Lに接铳されている選択されたメ モリセルが " 1 " データを記憶しており、 第 2のビッ ト 線 2 B Lに接続されている選択されたメモリセルが "0· データを記憶している場合について考える。 この場合、 第 1のビッ ト線 1 B Lに第 2のビッ ト線 2 B Lから電流 が流れ、 第 2のダミ ービッ ト線 D B L 2に第 1のダミー ビッ ト線 D B L 1から電流が流れる。 この結梁、 接続さ れている選択されたメモリセルが "1 * データを記憶し ている第 1のビッ ト線 1 B Lの電位は、 第 2のダミービ ッ ト線 D B L 2の電位と等しく、 データ検知は遅く なら ない。 また、 第 2のビッ ト線 2 B Lから第 1のビッ ト錄 1 B Lに電流が流れ、 第 1のダミ ービッ ト線 D B L 1力、 ら第 2のダミービッ ト線 D B L 2に電流が流れる。 この 結果、 接続されている選択されたメモリセルが * 0" デ 一夕を記憶している第 2のビッ ト線 2 B Lの電位は、 第 1のダミ ービッ ト線 D B L 1の電位と等しく、 この場合、 データ検知は遅く ならない。
第 1のビッ ト線 1 B Lに接続されている選択されたメ モリセルが " 0 ' データを記憶しており、 第 2のビッ ト 線 2 B Lに接続されている選択されたメモリセルが "1" データを記億している場合について考える。 この場合、 筇 1のビッ ト線 1 B Lから第 2のビッ ト線 2 B Lと第 2 のダミービッ ト線 D B L 2に電流が流れ、 第 1のダミー ビッ ト線 D B L 1力、ら第 2のダミ ービッ ト線 D B L 2に 電流が流れる。 この結杲、 接铳されている選択されたメ モリセルが "0" データを記億している第 1のビッ ト線 1 B Lの電位は、 第 1のダミ ービッ 卜線 D B L 1の電位 より低く なる。 したがって、 前述した理由でリー ドマー ジンの無い方向に働く。 また、 筇 2のビッ ト線 2 B Lに 第 1のビッ ト線 1 B Lから電流が流れ、 第 2のダミ ービ ッ ト線 D B L 2に第 1のビッ 卜線 1 B Lと第 1のダミ ー ビッ ト線 D B L 1から電流が流れる。 このため、 接铳さ れている選択されたメモリセルが "1 " データを記億し ている第 2のビッ ト線 2 B Lの電位は、 第 2のダミ ービ ッ ト線 D B L 2の電位より低く なる。
したがって、 前述した理由でリー ドマージンが上がる ため、 データ検知は遅く ならない。
第 37図（23)の場合について、 以下に説明する。
第 1のビッ ト線 1 B Lに接続されている選択されたメ モリセルと、 第 2のビッ ト線 2 B Lに接銃されている選 択されたメ モ リセルとが、 共に "0" データを記憶して いる場合について考える。 この場合、 第 1のビッ ト線 1 B Lから第 2のダミ ービッ ト線 D B L 2に電流が流れ るが、 第 2のビッ 卜線 2 B Lと第 1のダミ ービッ ト線 D B L 1からは第 2のダミ ービッ 卜線 D B L 2に直接電 流は流れない。 この結果、 第 1のビッ ト線 1 B Lの電位 は、 第 1のダミ ービッ 卜線 D B L 1の電位より低く なる。 40 — したがって、 前述した理由でリー ドマージンの無い方向 に働く。 第 2のビッ ト線 2 B Lの^!位は第 1のダミービ ッ ト線 D B L 1の電位と等しく、 データ検知は遅く なら ない。
第 1のビッ ト線 1 B Lに接続されている選択されたメ モリセルと、 筇 2のビッ ト線 2 B Lに接銃されている選 択されたメモリセルとが、 共に "1" データを記億して いる場合について考える。 この場合、 第 1のビッ ト線 1 B Lは、 第 1のダミービッ 卜線 D B L 1から電流が流 れるが、 第 2のビッ ト線 2 B Lと第 2のダミービッ ト線 D B L 2には第 1のダミービッ ト線 D B L 1から直接電 流は流れない。 この結果、 第 1のビッ ト線 1 B Lの電位 は、 第 2のダミービッ ト線 D B L 2の電位より も高く な る。 したがって、 前述した理由でリー ドマージンの無い 方向に働く。 第 2のビッ ト線 2 B Lの電位は第 2のダミ —ビッ ト線 D B L 2の電位と等しく、 データ検知は遅く ならない。
笫 1のビッ ト線 1 B Lに接続されている選択されたメ モリセルが " 1 ' データを記憶しており、 第 2のビッ ト 線 2 B Lに接続されている選択されたメモ リセルが "0' データを記億している場合について考える。 この場合、 笫 1のビッ ト線 1 B Lに第 2のビッ ト線 2 B Lと第 1の ダミ ービッ ト線 D B L 1から電流が流れ、 第 2のダミ ー ビッ ト線 D B L 2には、 筇 2のビッ ト線 2 B Lと第 1の ダミ ービッ 卜線 D B L 1線から直接電流は流れない。 こ の結粜、 接続されている選択され メモリセルが " 1 " データを記億している第 1 のビッ ト線 1 B Lの電位は、 第 2のダミ ービッ ト線 D B L 2の電位より高く なる。 し たがって、 前述した理由でリー ドマージンの無い方向に 働く。 第 2のビッ ト線 2 B Lと第 1のダミ ービッ ト線 D B L 1から第 1のビッ ト線 1 B Lに ¾流が流れる。 こ の結果、 接続されている選択されたメモリセルが " 0 " データを記愤している笫 2のビッ ト線 2 B Lの電位は、 第 1のダミ ービッ ト線 D B L 1の電位と等しく、 この場 合、 データ検知は遅く ならない。
笫 1のビッ ト線 1 B Lに接続されている遷択されたメ モリセルが " 0 ' データを記億しており、 第 2のビッ ト 線 2 B Lに接続されている選択されたメモ リセルが " 1， データを記憶している場合について考える。 この場合、 筇 1のビッ ト線 1 B L力、ら第 2のビッ 卜線 2 B Lと第 2 のダミ ービッ 卜線 D B L 2に電流が流れ、 第 1のダミ ー ビッ ト線 D B L 1からは第 2のビッ ト線 2 B Lと第のダ ミ ービッ ト線 D B L 2に電流は流れない。 この結果、 接 統されている選択されたメモリセルが " 0 - データを記 憶している第 1のビッ ト線 1 B Lの電位は、 第 1 のダミ 一ビッ ト線 D B L 1 の電位より低く なる。 したがって、 前述した理由でリ一 ドマージンの無い方向に働く。 また、 第 2のビッ ト線 2 B Lと第 2のダミ ービッ ト線 D B L 2 は、 第 1のビッ ト線 1 B Lから電流が流れる。 この結果、 接続されている選択されたメモリセルが "1 " データを 記憶している第 2のビッ ト線 2 B Lの電位は、 第 2のダ ミ ービッ ト線 D B L 2の電位と等しく、 この場合、 デー タ検知は遅く ならない。
以上をまとめると、 データがどのようになっていても データ検知が遅く ならないのは第 37図（ 1 )、 （2)、 ( 6〉、 （15)、 （16)の各場合である。
すなわち、 第 37図 （ 1 ) においては、 第 1のビッ ト 線 1 B Lは、 第 2のビッ ト線 2 B L、 第 1のダミービッ ト線 D B L 1、 第 2のダミービッ ト線 D B L 2とィコラ ィズされ、 第 2のビッ ト線 2 B Lは、 第 1のビッ ト線 1 B L、 第 1のダミービッ ト線、 第 2のダミ ービッ ト線 とィコライズされ、 第 1のダミ ービッ ト線 D B L 1は、 第 1、 第 2のビッ ト線 1 B L、 2 B L、 第 2のダミービ ッ ト線 D B L 2とィコライズされ、 笫 2のダミービッ ト 線 D B L 2は、 第 1、 第 2のビッ ト線 1 B L、 2 B L、 第 1のダミービッ ト線 D B L 1とィコライズされている。 しかしながら、 第 37図 （1 ) のように、 第 1、 第 2の ビッ ト線 1 B L、 2 B L、 第 1、 第 2のダミ ービッ ト線 D B L 1、 D B L 2を平等にィコライズする必要はない。 ィコライズ方法により、 データ検知の速度に差が出る。 実際上はィコライズ時間を十分にとれば各ビッ ト線ごと の電位差が非常に小さいため、 上記のようなィコライズ 方法の違いによる差は現れないが高速動作を求めるため にィコライズ時間を短くする必要があり、 上記のように ィコライズ方法の違いによる差が現れるため、 ィ コライ ズ方法は、 （ 1 )、 （ 2 )、 （ 6 )、 （15)、 （16)の方式にして おく ことが望ま しい。 これらの各場合のように、 ィコラ ィズするための経路を減ら したと しても、 第 3 7図 （ 1 ) の場合と等しいマージンが確保できる。 パターン占有面 積に制約があり、 ィ コライズするための トラ ンジスタの 数を少なく したい時にも有効である。 また、 上記以外に もィ コライズ方法は、 考えられるが、 動作原理は、 同様 ある o
また、 トラ ンジスタ Q 1 6、 Q 1 7、 Q 2 0 0
Q 1 6 ' 、 Q 1 7 ' 、 Q 2 0 0の組と Q 1 2、 Q 14、 Q 2 0 1、 Q 1 2 ' 、 Q 1 4 ' 、 Q 2 0 1 ' の組の両方 力く、 第 3 7図（ i )、 （ 2 )、 （ 6 )、 （15)、 （16〉のいずれか の方式をとる必要はない。 上記組のいずれか一方のみに 通用してもよく、 また各組に第 3 7図（ 1 )、 （ 2 )、 （ 6 )、 (15)、 （16)のうち異なる方式を上記組で、 組み合わせて 使用して良い。
次に、 本発明にかかる記憶装置をマスクプログラマブ ル R O Mに適用した実施例について説明する。
マスクプログラマブル R 0 Mは、 ゥエーハ製造工程中 にマスクを用いて情報を書き込むようにしたものである。 —般に、 このマスクプログラマブル R O Mはメモリセル アレイの回路構成によってノァ型とナン ド型とに分類さ れる。 ノア型は高速動作に適しでいるが、 チップサイズ が大きく なつてしまうという短所がある。 一方、 ナン ド 型はチップサイズが比較的小さくて済むという長所があ り、 メモリ容量がメガビッ ト級の大容量になるにつれて、 歩留ま りやコス トの関係上でチップサイズを小さくする 必要性が高まり、 ナン ド型の採用が多く なつている。
従来のナン ド型 R O Mのメモリセルアレイの一部につ いて、 チップ上の平面パターンを第 3 8図に、 回路を第 3 9図に示す。 第 3 8図および第 3 9図において、 2列 の トラ ンジスタ列の間に共通に 1本のビッ ト線 B Lを設 け、 各トランジスタ列のナン ド束 （トランジスタ T , 〜 τ η ) を選択用 トランジスタとして、 1個のェンハンス メ ン ト型 （Ε型） トランジスタ Τ— と 1個のデイ ブレツ シヨ ン型 （D型） の トランジスタ Τ„ ' とを直列接続し、 各ナン ド束に 2本の選択用ヮー ド線 W L。 、 W L ^ ' を 接続している。 この場合、 ビッ ト線 B Lの両側の トラン ジスタ列における各ナン ド束の選択用 トランジスタは、 互いに対応する トランジス夕の動作特性 （上記 E型と D 型） が異なるようにされている。 従って、 ある記憶セル を選択してそのデータを読み出す場合、 この記億セルが 属するナン ド束における 2個のナン ド選択用 トラ ンジス 夕のうち、 D型トランジスタ T Q ' に対応するワー ド線 W L„ ' を接地電位、 E型トランジスタ T„ に対応する ワー ド線 W L。 を電源電位 V cc (例えば 5 V ) にし、 メ モリ セル トラ ンジスタ T丄 〜 T う ちの非選択なもの にそれぞれ対応するヮー ド線 W L…を電源電位 V ccにし、 選択されるメモリセルトラ ンジスタのゲ一ト電極のヮー ド線 W Lを接地電位にする。 すると、 選択されたナン ド 束の選択されたセルトラ ンジス夕 （例えば T , ) の.オン またはオフ状態に応じたデータがビッ ト線 B Lに現われ る o
メモ リ セル トラ ンジスタは、 記憶情報が " 0 ' または " 1 " に対応して D型または E型の トラ ンジスタで作ら れているため、 ゲー トに霜源電位 V ccが印加される非選 択のセルトラ ンジスタはすべてオンする力 <、 ゲー トに接 地電位が印加される選択されたセルトラ ンジスタが E型 であればオフ し、 D型ならばオンする。 このよ"ラなオン、 オフを検出してデータを読出しが行われる。
なお、 選択されたナン ド束に対応する隣りの トラ ンジ ス夕列のナン ド束は、 2個のナン ド選択用 トラ ンジスタ 列のうちの E型トランジスタがオフになるので、 このナ ン ド朿から ビッ ト線 B Lにデータが読出されることはな い。
第 3 8図に示すパター ンにおいては、 ビッ ト線 B Lと ナン ド朿 トラ ンジスタ列の一端とのコンタク ト部 3 2力、' 設けられており、 斜線部分は D型 トラ ンジスタ T e ' の ゲー ト、 チャネル領域を示している。 上記第 38図， 第 39図の構成においては、 2列の ト
ランジスタ列に対して 1本のビ ト線を設けるので、 ビ
ッ ト線の本数を減少させることができ、 ビッ ト線配線幅
方向のチップサイズの縮小化が可能である。 このような
長所のため、 現在最も普及している。
笫 1図に示した本発明にかかるメモリセルをこのよう
なマスク ROMにおきかえた場合を考える。
メモリセルからの読み出し電位 V INの電位が 1 ' レ
ベルとなるのは Eタイプのメモリセルを選んだ時であり、
" 0 " レベルとなるのは、 Dタイプのメモリセルを選ん
だ時である。 この " 0' レベルで最も電位が高くなるの
は、 ナン ド朿中に Dタイプのメモリセルが 1個のみ存在
する場合である。 一般に、 低い電源電圧でも動作することが半導体装置
.： においては望ま しいが、 第 1図に示した本発明にかかる
半導体メモリにおいては、 電源電圧 V ccを下げていく と
信号 Aと信号 Bの電位差が小さくなつていく とともに、
信号 A， Bと電源電圧 Vceとの差も小さくなる。 後者の
差が笫 2図に示されたトランジスタ S 5, S 6の閎電圧
より も小さく なれば、 トランジスタ S 5, S 6はオフし、
動作しなくなる。 前述したように、 電源電圧が低下して
いく のに伴って信号 Bと電源電圧 Vccとの電位差が小さ
く なっていく速さは V INより VR2の電位が低いものほど
速い。 このように V INの電位は VE2より も低い方が良く， 高く なると電源マージンが狭まるという問題が生ずるこ とになる。 このためダミ一セルにおける V R2の電位につ いては、 本体の "0" レベル中最も高い電位であるメモ リナン ド束中に Dタイプのメモリセルが 1個の時の電位 と等しく なることが好ま しい。
第 40図に示す本発明の第 1 2の実施例は、 上記の事 情に基づいてなされたもので、 笫 1図の回路構成をナン ド型マスク R OMを適用できるようにすることを目的と して構成されたものである。
第 1図に示したダミ ーセルに対応するものと して、 ダ ミ ーセノレナン ド束 DMB l〜n, DMB n + l〜n + n が用いられる。 ダミ ーセルナ ン ド束 D M B 1は共通のダ ミ ー ビッ 卜線に接続されリ フ ァ レ ンスカラ ムゲー ト R G 1に接統される。 ダミ ーセルナ ン ド束 DMB nは、 共通 のダミ ーセルビッ ト線に接続されリ フ ァ レ ンスカラムゲ — ト R G nに接続される。 リ フ ァ レ ンスカ ラムゲー ト R G 1〜R G nの反対側は共通に接統され負荷 トラ ンジ スタ L 2に接続され、 リ フ ァ レ ンス電位 V R 1を作る。 ダミ ーセルナン ド束 DMB l〜nは第 4 1図に示すよう に構成される。 それぞれのダミ ーセルナン ド束中のダミ —メモリセル トラ ンジス夕はすべて E型である。 このダ ミ ーセルナン ド束 1〜 nは選択されたメ モ リ セルが E型 トラ ンジスタの場合の本体ナン ド朿と等価である。 また ワー ド線 WLS , WLs ' との接銃は従来の第 39図と 同様となつている。
このような構成では、 メモリ "fe^ル及びダミーセル、 さ らに、 本体側ビッ ト線、 ダミービッ ト線の電源ノィズに よる影響は等しいものとなっているので、 Eタイプのメ モリセルが選択された時の V INの電位と VR1の電位は、 電源ノィズがぁる場合でも等しく なる。
第 42図は n = 8の場合のダミ ーセルナン ド束
DMB l〜nの 1つを示したもので、 8個の E型トラ ン ジス夕が直列接続されている。 第 43図は n - 8の場合 のヮー ド線 WL 1〜WL 8を選択するためのデコーダ、 第 45図はリ ファ レンスデコーダ 1 5の一実施例を示し ている。 笫 43図の回路はナン ド回路であり、 ワー ド線 WL 1〜WL 8に対応して 8個設けられている。 第 44 図に示すように、 P, Q , Rへの入力が各ワー ド線に対 して異ならせたア ドレス入力 AQ 〜A2 の組み合わせか らなり、 ただ一本のワー ド線が選択され "0" レベルと なる。 他の 7本のワー ド線が非選択の " 1 " レベルとな るようになっている。 第 45図は、 リファ レンスデコー ダの一例を示す。 この回路はナン ド回路とィ ンバータか らなっている。 第 46図に示すように AQ 〜A2 を組合 わせたァ ドレス入力により、 ただ 1つのリ ファ レンス力 ラ厶ゲ一トが選択されォンするようになっている。
第 43図から第 46図までから分るように、 WL 1が選 択されると R G 1、 WL 8が選択された時は R G 8がそ 一 A 一 れぞれ選択されるようになつている。
これに対し、 ダミ ーセルナン ド束 D M B n + 1〜
D M B n + nは第 47図に示すように構成される。 それ ぞれのダミ ーセルナン ド束は、 ただ 1つの D型.トランジ スタを含む。 残りのダミ ーセル トラ ンジスタは E型であ る。 すなわち、 ダミーセルナン ド朿 DMB n + 1では、 つ一 ド線 W L 1に接統されているメモリセルのみが D型 であり、 ダミ ーセルナン ド朿 DMB n + 2ではヮー ド鎵 W L 2に接铳されているダミ一メモリセルのみが D型で あり、 同様にダミ ーセルナン ド束 D M B n + nはワー ド 線 WL nに接铳されているメモリセルのみが D型となつ ている。 そして 4 0図から明らかなように、 ダミ ーセル · ナン ド束 DMB n + 1は共通のダミ ービッ ト線に接統さ れ、 リ フ ァ レ ンスカラムゲー ト R G n + 1に接铳される。 また、 ダミ ーセルナン ド束 DMB n + nは共通のダミ ー ビッ ト線に接銃され、 リ フ ァ レ ンスカラムゲー ト R G n + nに接続される。 リ フ ァ レ ンスカラムゲー ト RG n + 1〜R G n + nの反対側は共通に接続され、 リファ レン ス電位 VR2を作る。
このような構成で、 例えばワー ド線 W L 1が選択され ると、 リ ファ レンスデコーダにより、 R G n + 1がオン するように選択され、 ダミ ーセルナ ン ド束 n + 1の WL 1に接続された D型のダミ一セルから リ ファ レ ンス電位 VR2が作られる。 同様に、 ワー ド線 W L nが選択される と リ フ ァ レンスデコーダにより リファ レンスカラムゲー 卜 R G n + n力 選択され、 ダミ ルナン ド束 DMB n + nの、 ワー ド線 WL nに接銃された D型のダミ ーセル から リ ファ レンス電位 VK2が作られる。
このような構成により、 メモリセルアレイ中にダミ ー セルを作る ことができ、 また、 ダミ ーセルナン ド束中の D型メモリセルはただ 1個のみにすることができる。
また、 このように構成することで、 ダミ ーセルもヮ一 ド線 W Lでコン トロールされるため、 VR2の電位は V IN の "0' レベルの電位より も低く なることはない。
このように、 この実施例では、 ナン ド型マスク ROM においても、 電源マージンが広く 、 しかも高速で電源ノ ィズに強い半導体メモリを提供することができる。
メモリセルァ レィ中に不良のメモリセルが存在した場 合、 この不良のメ モリセルの代り に使用される予備のメ モリセルを備えた半導体メモリが知られている。
次にこのような予備のメモリセルを有した、 半導体メ モリ に本発明を適用した実施例について説明する。
笫 48図は、 例えばデータ書換え可能な不揮発性半導 体メモリ （以下 E P ROMと記す） の一般的な構成を示 しており、 21は行ア ドレスバッファ回路、 22は行デ コーダ回路、 23はメモリセルアレイ、 24は列ァ ドレ ス ♦ バッフ ァ回路、 25は列デコーダ、 26はカラムゲ ー ト トラ ンジスタ、 27はァ ドレス変化検出 （ A T D ) 回路、 28はセンス · アンプ回路、 29は出力バッ ファ 回路、 30は冗長回路及び予備デ ーダ回路、 3 1は予 備メ モ リセルアレイである。
外部から行ァ ドレス信号 A O〜A iが入力きれる行デ コーダ 22によりワー ド線 W L C！〜 W L mのうちの一本 が選ばれ、 外部からの列ァ ドレス入力信号 B 0〜 B j力 入力される列デコーダ 25により ビッ 卜線 B L 0〜
B L nのうちの一本が選ばれる。 選択されたヮ一 ド線と ビッ ト線の交点に置かれたメモリセルが選択される。
このメ モリセルのデータは、 センスアンプにより検出、 増幅され出力バッファ回路を通して、 チップ外部へと出 力される。
第 48図のセンス ♦ アンプ回路 28は、 第 1図及び、 第 2図に記載の構成となっており、 ア ドレスの変化を検 知する A T D回路 27の出力信号 øにより、 ビッ ト線の ィ コライズとプリチャージ動作が行なわれている。
第 50図は、 冗長回路 30の回路図である。
こ こで 5 1〜 60はェンハンスメ ン ト型 MO S トラ ン ジスタ、 6 1は電源端子、 62〜64, 81はイ ンバー タ、 6 5〜66はナン ド回路、 70〜72はヒューズで
CO i> o
ヒューズ 7 0を切ると、 第 48図で示す冗長回路およ び予俯デコーダ回路 30が使用可能になる。
ヒューズ 7 1〜 72を選択的に切ることにより、 不良 52 一 のメモリセルに対応したァ ドレスが入力されたとき、 予 俯行デコーダにより、 一本の予備-ヮー ド線が選択される £ 同時に通常使用の行デコーダによるヮー ド線の選択がや められる。
セルアレイ内に不良のメモリセルが存在し、 このメモ リセルに対応するァ ドレスが入力された場合、 そのァ ド レスが入力されている間、 不良のメモリセルを含む行線 の使用を禁止するため、 予備デコーダの成立を検出する 信号 （EWS) により、 信号 S P Eが論理 "0" になる 信号 S P Eが論理 "0" にされることによって、 全て のワー ド線が非選択になる。 この時予備のワー ド線
(RWL) が選択され、 予備のメモリセルが選ばれる。 しかし、 このように予備メモリセルかせ選ばれる場合、 外部から入力されるァ ドレス信号の変化は、 ァ ドレスバ ッフ ァ回路 2 1→冗長回路及び予備デコーダ回路 30を 介して伝達され、 予俯メモリセルが選択される。 一方、 このア ドレス信号の変化は、 ァ ドレスバッファ回路 21 から行デコーダ 22へも伝えられる。 行デコーダ 22は 冗長回路及び予備デコーダ回路 30から信号 S P Eによ り、 制御される。 すなわち、 行デコーダは、 ア ドレスバ ッフ ァ回路 21と、 冗長回路及び予備デコーダ回路 30 の 2つの回路を経由して出力される信号で制御されるた め、 ア ドレスバッフ ァ回路 21と、 行デコーダ 22の 2 つの回路を経由したヮー ド線の駆動信号も出力される。 つま り、 冗長回路及び予備デコーダ回路 3 0からの信号
S P Eが完全に論理 " 0 " になる で、 行デコーダ 2 2 により選択されヮー ド線は論理 " 1 ' になっている。 す なわち通常使用のヮ一 ド線の使用が禁止されるまでの間 は、 不良のメモリセルを含むヮー ド線も選択されるため、 不良メモリセルも選択されてしま う。
このため不良メモリセルが選択される時、 予備のヮー ド線により選択された予備メモリセルと、 ワー ド線によ り選択された不良のメモリセルの 2つが選択されてしま ぅ亊になる。
このような冗長回路を使用した場合、 第 1 ,図及び第 2 図の本発明のセンスアンプを用いると、 以下の様な場合 に問題点がある事が判った。
このような予備メモリセルを有した半導体メモリ にお いては、 1本のワー ド線に接統される複数のメモリセル のう ちの 1つのメモリセル力《不良であっても、 2本のヮ ― ド線の代わりに予備のヮー ド線を使用することによつ て、 不良のメモリセルの代わりに予備のメ リセルを使 用する。 このため、 不良のメモリセルが含まれるワー ド 線に関する不良のメモリセルも予備のメモリセルに置き かえられる。 例えば第 1図の E P R 0 Mの場合、 不良の メ モリセルが含まれるワー ド線の良のメ モ リセルに大し ては、 データが書き込まれないため、 メモリセルの浮遊 ゲー 卜に電子が注入されていない。 予備のヮー ド線に接続された予備のメモリセルの浮遊 ゲー トに電子が注入されており、 の予備のヮー ド線に 匿きかえられた不良のメモリセルが含まれるヮー ド線に よつて接統されたメモリセルに電子が注入されていない 場合、 選択された予備メモリセルのデータを読む速度が 遅く なる問題がおこった。
上記の様に予備メモリセルを使用した場合、 ビッ ト線 B Lには選択された浮遊ゲー トに電子が注入された予備 メモリセルの他に、 浮遊ゲー 卜に電子が注入されていな いメモリセル M mも接続されている。 このメモリセル
M mのゲー トには、 動作不良を起こ しているメモリセル を含むワー ド線 W Lが接銃されており、 このワー ド線 W Lは、 前述の通り、 一時的に選択される。 このワー ド 線 W Lは、 3 nsの間選択されていることが分った。 この ため、 このメモリセル M mは、 3 nsの間オン状態となつ ている。
この期間ビッ ト線 B Lは上記メモリセル M mにより放 電される。
結果として、 第 2図の第 1のセンスアンプの出力 Aは、 41 0 " デ一夕の記憶された予備メモリセルを選択してい るにもかかわらず論理 " 1 " レベルへと変化するため、 笫 3のセンスアンプから、 " 1 " データのメモリセルデ 一夕に対応する論理 " 0 " レベルの出力信号 Dが出力さ れる。 3 nsec経過すると、 メモリセル M m 0による ビッ ト線 B Lの放電はなく なり、 ビッ ト線 Lの電位は、 第 1の ダミ ービッ ト線と同じ電位まで充電される結果、 第 1の センスアンプの Pチャネル トラ ンジスタ S I , S 2は非 導通状態となる。 ノー ド N 2の電位がほぼ Nチャネル ト ラ ンジス夕の闕値電圧であるため V ssと Pチャネルトラ ンジス夕 S 1の間に接続されている Nチャネル トラ ンジ ス夕によるノー ド N 2の放電スピー ドは遅く 、 第 1のセ ンスァンプの出力信号 Aは、 例えば 2 ◦ nsec後に論理 " 1 " から論理 " 0 " へと変化する。
このため、 " 0 " データの検知スピー ドは 2 0 ns程度 遅れてしまっていた。
本実施例は上記の事情により予備メモひセルが選択さ れた場合でも、 高速動作可能な半導体メ モリを提供する ことを目的としてなされたものである。
第 4 9図は従来のァ ドレスバッファ回路 2 1及び
A T D回路 2 7を示す。
第 4 9図 （ a ) に示すァ ドレスバッフ ァ回路および
A T D回路において、 A i はア ドレス入力、 C Eは外部 からのチップイネ一ブル信号 （あるいはチップ選択信号） に応答してチップィネーブルバッファ回路 （図示せず） により生成された集積回路チップを動作状態にしたり待 機状態にするための内部チップィネーブル信号、 V ccは 電源電位、 V ssは接地電位である。 A i 入力および信号 ΧΓΈ"は、 Ύ ドレスバッフ ァ回路における二入力のノァゲ — ト N R 1 に入力され、 このノァザー ト N R 1 の出力側 には、 三段のイ ンバータ I 1〜 I 3が接続され、 また、 このィ ンバ一夕 I 1 の出力側には、 三段のィ ンバータ I I ' 〜 I 3 ' が接銃されている。 イ ンバータ I 2，
I 3の出力およびイ ンバー夕 I 2 ' , I 3 ' の出力は、 A T D回路 2 7に入力される。
第 4 9図 （ a ) の A T D回路においては、 イ ンバー夕 I 3の出力 A i がイ ンバータ I 4に入力され、 このイ ン バータ I 4の出力側に、 ゲー ト に V 電位が与えられた Nチャネルトラ ンジスタとゲー トに Vss電位が与えられ た Pチャネルトラ ンジスタとが並列に接銃されてなる転 送ゲー ト T G 1を介して二段のイ ンバー夕 I 5、 1 6が 接続されている。 転送ゲ一 ト T G 1 の出力ノー ドには、 容量 C P 1及び容量 C N 1が接続されている。 容量
C P 1 は、 ソース ♦ ドレイ ンに V ee電位が与えられた P チャネル トラ ンジスタからなり、 ゲ一 トが T G 1 の出力 ノー ドに接続される。 容量 C N 1 は ドレイ ン · ソースに V ss電位が与えられた Nチャネル トラ ンジスタ らなりゲ ー トが T G 1 の出力ノー ドに接統される。 さ らに、
T G 1 の出力ノ ー ドには、 V cじ電位との間に Pチャネル ト ラ ンジスタ P 1が接続され、 この ト ラ ンジスタ P 1の ゲー 卜にイ ンバー夕 I 3の出力 A i が入力されている。
そして、 イ ンバー夕 I 6の出力は、 ソースが Vss雷位 に接銃された Nチャネル トラ ンジスタ N lのゲー 卜に接 続され、 この Nチャネル トラ ンジ'スタ N 1の ドレイ ンは ゲー トがイ ンバータ 1 2' の出力に接銃された Nチヤネ ル トラ ンジスタ N 2のソースが接続されている 0
また、 イ ンバータ I 3 ' の出力 A iがイ ンバータ 1 4' に入力され、 このイ ンバータ 1 4' の出力側に、 ゲー 卜に V cc電位が与えられた Nチャネル トラ ンジス夕 とゲ一 卜に V ss電位が与えられた Pチャネル トラ ンジス タ とが並列に接続されてなる転送ゲー ト T G 1 ' を介し て二段のイ ンバータ I 5' 、 I 6 ' が接铳されている 転送ゲー ト T G 1 ' の出力ノー ドには容量 C P 1 ' 及び 容量 C N 1 ' が接続される。 容量 C P 1 ' はソース · ド レイ ンに V cc電位が与えられた Pチャネル トラ ンジスタ からなり、 ゲー トが T G 1 ' の出力ノ ー ドに接続される < 容量 C N 1 ' は ドレイ ン · ソースに V ss電位が与えられ た Nチャネル トラ ンジスタからなり、 ゲ一 ト力、' T G 1 ' の出力ノー ドに接続される。 さ らに T G 1 ' の出力ノー ドには、 V cc電位との間に Pチャネル トラ ンジスタ P 1 ' が接続され、 この トラ ンジスタ P 1 ' のゲー トに イ ンバー夕 1 3' の出力 A iが入力されている。
そ して、 イ ンバータ I 6' の出力は、 ソースが Vss電 位に接続された Nチャネル トラ ンジスタ N 1 ' のゲー ト に接続され、 この Nチャネル トラ ンジスタ N 1 ' の ドレ イ ンはゲー トがイ ンバー夕 I 2の出力に接続された Nチ ャネノレ トラ ンジスタ N 2 ' のソースが接続されている。 Nチャネル トラ ンジスタ N 2' お び Nチャネル トラン ジスタ N 2の各 ドレイ ンは相互に接続されており、 この 接铳点 （ノ一ド ND 1 ) にはィ ンバータ I 8の入力端が 接続されると共に、 ソースが Vccに接続されゲー トに信 号 C Eが入力される Pチャネル トラ ンジスタ I 7の ドレ ィ ンが接続されている。
さ らにノ ー ド N D 1には、 Nチャネル トラ ンジスタ 1 7 ' の ドレイ ンが接続され、 この トラ ンジスタ 1 7 ' のゲー トは、 信号 C Eが入力され、 ソースは接地される t なお、 イ ンパ'ータ I 4から Nチャネル トラ ンジスタ N 1までの回路、 およびイ ンバー夕 1 4 ' から Nチヤネ ル トラ ンジスタ N 1 ' までの回路は、 それぞれ所定の遅 延時間を有する遅延回路 Tを形成している。
第 4 9図 （ a ) のア ドレスバッフ ァ回路および A T D 回路において、 信号 C Eが論理 " 0 " となりチップが選 択状態 （動作状態） になると、 ノー ド N D 1力 " 1 - に なる。 この時、 ア ドレス入力 A iが変化すると、 Nチヤ ネル トラ ンジスタ N 2 ' または Nチャネルトラ ンジスタ N 2の対応する ものがォンになり、 ノ ー ド N D 1が論理 " 0 " になる。 この後、 遅延回路 Tの所定遅延時間後に、 Nチャネルトラ ンジスタ N 1 ' または Nチャネルトラ ン ジス夕 N 1の対応する ものがオフになり、 ノ ー ド N D 1 が再び 理 " 1 " になる。 このためイ ンバー夕 I 9から 所定のパルス幅を有する論理 " 0 " の信号 A T D iが出 力される。 各ァ ドレス入力にそれ'ぞれ対応して設けられ る第 4 9図 （ a ) のア ドレスバッ ファ回路および A T D 回路からの信号 A T D i は、 それぞれ第 4 9図 （ b ) に 示すナン ド回路に入力される。
このナン ド回路の出力信号 A T Dは、 第 4 9図 （ b ) に示すィ ンバータ 4段で、 波形整形 · 增幅され、 その出 力信号 øはセンス回路のプリチャージ トラ ンジス夕及び ィ コライズトラ ンジスタのゲー 卜に入力される。
第 5 1図は本発明の第 1 3の実施例を示す。 第 4 9図） a ) に示す。 従来回路の構成との違いは、 イ ンバータ I 4の出力側にゲー 卜に V cc電位が与えられた Nチヤネ ル トラ ンジスタとゲー トに V ss電位が与えられた Pチヤ ネル トラ ンジスタとが並列に接続されてなる転送ゲー ト T G 2 と、 ゲー トに信号 R D Dが入力された Nチャネル トラ ンジス夕とゲー 卜に信号 R D Dが入力された Pチヤ ネル トラ ンジスタとが並列に接続されてなる転送ゲー ト T G 3と力く、 並列に接続されている点である。 ィ ンバー タ I ' 4の出力にも同様に、 T G 2 ' と転送ゲー ト T G 3に対応する T G 3 ' とが並列に接続されている。
信号 R D Dが論理 " 1 " で、 信号 R D Dが諭理 " 0 " の時、 転送ゲー ト T G 3は O N し、 T G 2と T G 3を並 列につないだ合成された導通抵抗と従来の T G 1の導通 抵抗とは同じになる様設定しておく。 同様に転送ゲー ト T G 3 ' が O Nした時の T G 2 ' と T G 3 ' を並列につ ないだ合成された導通抵抗と従来 T G 1 ' の導通抵抗 も同じになる様設定しておく。
第 5 2図は信号 R D Dと R D Dを出力する冗長回路で あり、 第 5 0図と同じ構成要素には同じ番号を付してあ る o
イ ンバー夕 6 2の出力信号を、 イ ンバー夕 I n Aでう け、 その出力信号を R D Dとし、 R D Dをイ ンバー夕
I n Bでうけ、 その出力信号を RD Dとする。
このような実施例の動作について以下に説明する。
予備メモリセルを使用していない場合はノ一 ド A Aは、 ヒューズ 7 0によつて電源 V ssにつながつており、 論理 となっている。 したがって、 ノー ド B Bは論理 " 1 ' 、 ノー ド C Cは論理 " 0" となり、 信号 R D Dは 論理 " 1 " となり、 信号 RD Dは、 " 0 " となる。
この論理 " 1 " の信号 R D Dと論理 の信号
R D Dをうけ第 5 1図の転送ゲー ト T G 3と T G 3 ' は 導通する。
前述の通り、 ィ コライズ時間を決めている信号 øのパ ルス幅は、 遅延回路 Tによって決まっている。 このため、 予備メモリセルを使用していない場合のパルス幅は、 従 来回路のパルス幅と同じである。
次に予備メモリセルを使用した場合についてのベる。 予備メモリセルを使用する場合は、 ヒューズ 7 0を切 る。 電源が投入された時、 電源 V ccにつながれたキャパ シ夕 5 1 によりノー ド A Aの電位 上がり、 次段のィ ン バータを反転させ、 ノー ド B Bは論理 " 0 ' となる。 ノ ー ド B Bの " 0 ' を受け、 トラ ンジスタ 5 2がオンし、 ノー ド A Aは電源 Vccに接続され論理 " 1 " が安定して 保持される。 ノー ド C Cは論理 " 1 " となり、 信号
R D Dは論理 " 0 " になり、 信号 R D Dは論理 " 1 " に なる。
この信号 R D Dと信号 R D Dを受け第 5 1図の転送ゲ ー ト T G 3と T G 3 ' は非導通状態となり、 遅延時間 T は予備メモリセルを使用しない時より も長く なる。
例えば T G 3と T G 3' とが非導通状態の時、 遅延回 路 Tにおける遅延時間が 3 nsec長く なるように、 T G 2 , T G 2 ' , T F 3 ' のそれぞれの導通抵抗を決めれば、 ィコライズ信号 0のパルス幅は 3 ns長く なる。
これにより、 予備のメモリセルが選択され、 予備のメ モリセルからデータを読み出す時、 ビッ ト線 B L、 ダミ 一ビッ ト線 D B L 1 , D B L 2のプリチャージ及びィコ ライズされる時間が 3 nsec長く なり、 不良のメモリセル が接続される行線が、 論理 " 1 " となり信号 S P Eによ つて論理 " 0 " とされる 3 nsecの間プリチャージ、 及び ィ コライズが続けられる。 このため、 ィ コライズ終了時 に前述の様な誤動作を起こす事はない。
上記の突施は、 第 5 1図に示した A T D回路を利用し て、 予備メモリセルを使用した時、 信号 øのパルス幅を 長く したが、 第 4 9図 （b ) を利 ffiしても、 信号 0のバ ルス幅を長くすることができる。 この例を、 第 53図を 用いて説明する。
笫 5 3図は従来の第 4 9図 （ b ) の信号 A T Dを受け てィ コライズパルス信号 Φを形成するィ ンバータ 4段の うちの、 2段目と 3段のイ ンバー夕を改良している。
2段目のイ ンバー夕 I N 2の Nチャネル型 トラ ンジス 夕 T r 1 1のソースと接地との間に導通抵抗の大きい N チャネル型 トラ ンジスタ T r l 2と導通抵抗の小さい Ν チャネル型 トラ ンジスタ T r l 3とを並列に接銃してあ る。
また 3段目イ ンバー夕 I N 3の Pチャネル型トラ ンジ ス夕 T r 1 4のソースと電源 Vceとの間に導通抵抗の大 きい Pチヤネル型 トラ ンジスタ T r 1 5と導通抵抗の小 さい Pチヤネル型 トラ ンジスタ T r 1 6とを並列に接続 してある。
上記、 Nチャネル型 トラ ンジスタ T r 1 3のゲー トに は信号 R D Dが入力され、 Pチャネル型トラ ンジスタ
T r 1 6のゲー トには信号 RD Dが入力される。 Nチヤ ネル型 トラ ンジスタ T r 1 2のゲー トは、 1段目のイ ン バータ I N 1の出力に接続され、 Pチャネル型トラ ンジ ス夕 T r 1 5のゲー トはィ ンバ一夕 I N 2の出力に接続 される。 以下上記回路の動作について説明する。
予備メモリセルを使用する場合 :ついて考える。
この場合、 前述の通り信号 R D Dは、 論理 " CT とな つており、 信号 R D Dは諭理 " 1 " となっている。 した がって トラ ンジスタ T r 1 3と トラ ンジスタ T r 1 6は オフする。
このため、 イ ンバータ I Ν 2のゲ一 ト入力が、 論理 " 0 " から論理 " 1 " へ変化する時、 イ ンバーク I Ν 2 の出力は、 トラ ンジスタ T r 1 1 と、 トラ ンジスタ T r 1 2を介して放電される。
また、 ィ ンバー夕 I N 3のゲー ト入力が、 論理 " 1 " から論理 "◦ " へ変化する時、 イ ンバータ I N 3の出力 は、 トラ ンジスタ T r l 5と、 トラ ンジスタ T r l 4を 介して充電される。
ィ ンバータ I N 2の出力は、 導通抵抗の大きい トラ ン ジスタ T r 1 2を通して放電されるため、 この放電速度 は、 予備メモリセルを使用しない信号 R D Dが論理 " 1 ' の ト ラ ンジスタ T r 1 3がオン している時のイ ンバー夕 I N 2の出力を トラ ンジスタ T r l 2 と T r l 3とで放 電するより も、 イ ンバータ Ι Ν 2の出力の放 ¾速度は遅 い。
すなわち、 トラ ンジスタ T r 1 1、 トラ ンジスタ T r 1 2 , トランジスタ T r l 3を介して、 イ ンバータ I N 2の出力を放電する方が、 トラ ンジスタ T r l l、 トラ ンジス夕 T r 1 2のみを介して、 イ ンバータ I N 2の出 力を放電するより も速い。
同様に、 トラ ンジスタ T r 14、 ト ラ ンジスタ
T r 1 5 , トランジスタ T r l 6を介してイ ンバータ I N 3の出力を充電する方がト ラ ンジスタ T r 14、 ト ラ ンジスタ T r 1 5のみを介してィ ンバ一夕 I N 3の出 力を充電するより も速い。
イ ンバータ I N 2の出力の放電速度とィ ンバータ
I N 3の出力の充電速度との和が、 予備メ モ リ セルを使 用する時が、 使用しない時より も 3 ns遅く なるように、 ト ラ ンジスタ T r l l , T r 1 2 , T r 1 3 , T r 14 , Τ r 1 5 , Τ r 1 6の導通抵抗を設定すればよい。
したがって第 5 1図に示した実施例と同様にパルス幅 Φを、 予備メモリセルを使う時に、 使わない時より長く できるため、 誤動作を起こすことはない。
予備メモリセルを使う時と、 使わない時で、 パルス信 号 0のパルス幅を変化させたが、 これは、 パルス信号 0 に限らず、 他の夕ィ ミ ングパルスのパルス幅を変化させ ることも可能である。 すなわち、 予備メ モ リ セルを使用 した時に、 各タイ ミ ングパルスのパルス幅が最適になる ように、 各パルス幅を任意に決めることができるので、 予備メ モ リセルを使用した場合でも予備メ モ リ セル選択 の信号径路に合わせ、 タイ ミ ングパルスを最適に設定す るので、 読み出し速度を速められる。 以上のように、 本発明によれば、 メモリセルの記憶状 態に応じた笫 1および第 2の 2種'類のダミ ーセルを設け、 メモリ セルの記億状態とダミ一セルの記億状態を比較す ることにより メモリセルの記億データを検出するように しているので、 必要なメモリセルの数が少なく て良く、 高集積度のメモリ装置を提供するこ とができる。
第 1 のダミ ービッ ト線に微小電流を流すこ とにより、 浮遊状態になることを防止でき、 誤勤作を防止できる。
リーク手段を設けた場合にはビッ ト線とダミ ービッ ト 線との電位の関係が適切化され、 センス動作が高速化し、 マージンが拡大される。
ィ コライズ手段を設けた場合、 ビッ ト線、 ダミ ービヅ ト線の電位を等しく し、 動作を安定化させることができ る。
プリチャージ手段を設けた場合にはィ コライズ終了時 にィ コライズ信号の変化によるビッ ト線およびダミ ービ ッ ト線の電位変動を防止することができ、 誤動作の発生 を防止することができる。
1 ビッ ト分のデータを 2つのメモリセルで記憶し、 そ れぞれについて 2つの状態のダミ一セルでデータを取り 出すようにすることにより、 高速のデータ検出が可能で、 また、 ィコライズを適切に行う ことにより さ らに高速動 作が可能となる。
プログラムべリ ファイ リー ド時に第 2の ビッ ト線の出 力電圧を通常のリー ド時より も高く設定し、 専用のセン スアンプを用いることにより書き込み時にメモリセルに 注入される電子量を増加させ、 電圧マージンを拡大する ことが可能となる。
メモリセルの浮遊ゲー トに電子が注入されていなメモ リセルに流れる電流より、 笫 2のダミ ービッ ト線に流れ る電流が少なくすることにより、 笫 2のセンスアンプの 出力が " 0 " と " 1 " の中間電位に達するのが速く なり、 データ検出速度が向上する。
霜源電圧より も所定値だけ低い電圧を出力する電圧低 下回路と、 ドレイ ンが第 1のダミ一セルの ドレイ ンに接 続され、 ゲー トが電圧低下回路の出力に接続された、 浮 遊ゲー トに電子が注入されないメモリセルと等価な状態 にある笫 3のダミ ーセルを設けることにより、 動作がさ らに高速化される。
メモリセルがバイナリデータの " 0 " あるいは " 1 ' をガラスマスクにパターン化することにより、 第 1の観 点による装置と同様のマスク R 0 Mを得ることができる。
メモリセルを M O S トラ ンジスタがデプレッ ショ ン型 かェンハンスメ ン ト型かでデータを記憶する不揮発性メ モ リ セルで構成し、 ダミ ーセルをナン ド束トラ ンジスタ 列で構成することにより、 不揮発性半導体メモリ装置を 得ることができる。
メ モ リ セルア レイ に予備メモリセルが併設され、 不良 セルがある場合にはビッ ト線とダミ ービッ ト線をィコラ ィズするィコライズ時間を通常よ^長くすることにより、 動作不良を起こ している行線が確実に非選択になり、 誤 動作を起こす可能性が減少する。
ィ コライズ時間の延長を適用することにより、 誤動作 発生の可能性が減少する。

Claims

請 求 の 範 囲
1 . 少なく とも二進のデータを記憶するメモリセル と、
前記二進のデータの一方と等価な記憶状態にある第 1 の夕'ミ ーセノレと、
前記二進のデー夕の他方と等価な記億状態にある第 2 のダミ セルと、
前記メモリセルと前記第 1のダミ セルのそせぞれの 記憶状態に応じて変化した電圧を比較し、 その結果に応 じた第 1 の出力をする第 1 のセンスアンプ部と、
前記メモリセルと前記第 2のダミ ーセルのそれぞれの 記 状態に応じて変化した電圧を比較し、 その結果に応 じた笫 2の出力をする第 2のセンスァンプ部と、
前記第 1の出力と前記笫 2の出力とを比較することに よって、 前記メモリ セルの記憶状態を検出する第 3のセ ンスァンプ部とを備えた半導体メモリ装置。
2 . 請求の範囲 1に記載の半導体メモリ装置におい て、
前記メモリセルが浮遊ゲー トを有し、 この浮遊ゲー トに ¾子が注入されるか否かで、 二進のデータを記憶するも のであることを特徴とする半導体メモリ装置。
3 . 請求の範囲 1 に記載の半導体メモリ装置におい て、 9 PCT/JP 0/00755 一 1 6 9 — 前記メ モ リ セルに記億されたデータを読み出すときに 前記メモリセルの記憶状態に応じだ霜圧を出力する ビッ ト線と、
前記笫 1のダミ一セルの記憶状態に応じた電圧を出力 する筇 1 のダミ ービッ ト線と、
前記笫 2のダミ一セルの記愤状態に応じた電圧を出力 する第 2のダミ ービッ ト線と、 をさ らに備え、
前記第 1 のセンスアンプ部は前記ビッ ト線と前記第 1 のダミ ービッ ト線との電圧を比蛟することによって、 前 記メモリセルの記憶状態に応じた第 1の出力を発生し、 前記第 2のセンスアンプ部は前記ビッ ト線と前記第 2 のダミ ービッ ト線との電圧を比較することによって、 前 記メモリセルの記憶状態に応じた第 2の出力を発生し、 前記第 3のセンスアンプ部は前記第 1 の出力と前記第 2の出力とを比較する こ とによって、 前記メ モ リ セルの 記憶状態を検出するものである ことを特徴とする半導体 メ モ リ装置。
4 . 請求の範囲 3に記載の半導体メモリ装置におい て、
前記メ モ リ セルが浮遊ゲー トを有し、 この浮遊ゲー トに ¾子が注入されるか否かで、 二進のデータを記億するも のであることを特徴とする半導体メ モ リ装置。
5 . 請求の範囲 4に記蛾の半導体メモ リ装置におい て、 '
PC /JP90/00755 一 1 7 0 一 前記第 1および第 2のダミ一セルとメモリセルとが電 気的に等価な接続をされており、ΐϋ記第 1のダミ一セル の閾値が電子の注入されたメモリセルの閎値とほぼ同じ 高い値となっていることを特徴とする半導体メモリセル。
6 . 請求の範囲 3に記載の半導体メモリ装置におい て、
前記第 1のダミ ービッ ト線に微小電流を流してそれが 浮遊状態になることを防止するダミ ービッ ト線リーク手 段をさ らに備えたことを特徴とする半導体メモリ装置。
7 . 請求の範囲 4に記載の半導体メモリ装置におい て、
前記メモリセルの浮遊ゲ一 トに電子が注入されていな い培-合には、 前記ビッ ト線の電位が、 前記笫 1のダミー ビッ ト線及び前記第 2のダミ ービッ ト線の電位のいずれ より も低く なるように、 前記ビッ ト線と前記第 1及び第
2のダミ ービッ ト線のそれぞれにリーク？ g流路を形成す る ビッ ト線電流リーク手段をさ らに備えたことを特徴と する半導体メモリ装置。
8 . 請求の範囲 4に記載の半導体メモリ装置におい て、
前記メモリセルの浮遊ゲー トに電子が注入されている 場合には、 前記ビッ ト線の電位が、 前記第 1のダミービ ッ ト線及び前記第 2のダミービッ ト線の電位のいずれよ り も Sく なるように、 前記ビッ ト線と前記第 1及び第 2 のダミ ービッ ト線のそれぞれにリ一ク電流路を形成する ビッ ト線電流リーク手段をさ らに俯えたことを特徵とす る半導体メモリ装置。
9 . 請求の範囲 3に記載の半導体メモリ装置におい て、
前記メ モ リセルを選択するァ ドレス信号が変化すると、 この変化に対応して所定の期間導通状態となり、 それぞ れ前記ビッ ト線、 第 1のダミ ービッ ト線、 笫 2のダミ ー ビッ ト線と電源間に接銃され、 前記ビッ ト線、 第 1のダ ミ ービッ ト線、 第 2のダミ ービッ 卜線を所定の電位まで 充電するプリチャージ手段を備えたこととを特徴とする 半導体メモリ装置。
1 0 . 請求の範囲 9に記載の半導体メモリ装置にお いて、
前記ビッ ト線、 第 1 のダミ ービッ 卜線、 第 2のダミ ー ビッ ト線のプリチャージ手段は、 それぞれ直列に接続さ れた前記ァ ドレス信号の変化に対応して所定の期間導通 状態となる ドレイ ンが接铳されたデプレッ ショ ン トラ ン ジス夕と、 前記ビッ ト線、 笫 1ダミ ービッ ト線、 第 2ダ ミ ービッ ト線のプリチヤ一ジ電圧を電源電圧以下に設定 する Pチャネルトラ ンジスタとを備えたことを特徴とす る半導体メ モリ装置。
1 1 . 請求の範囲 3に記載の半導体メモリ装置にお いて、 前記メモリセルを選択するァ ドレス信号が変化すると、 この変化に対応して所定の期間、'莉記ビッ ト線と前記第 1のダミービッ ト線間と前記第 2のダミービッ ト線間の 電位をィコライズするィコライズ手段をさらに備えたこ とを特徴とする半導体メモリ装置。
1 2 . 浮遊ゲー トを有し、 この浮遊ゲー トに電子が 注入されるか否かで、 二進のデータを記 iSする第 1、 笫 2のメ モリセルと、
前記浮遊ゲー トに電子が注入された前記メモリセルと 等価な記憶状態にある第 1のダミ 一セル線と前記浮遊ゲ 一トに電子が注入していない前記メモリセルと等価な記 憶状態にある笫 2のダミ一セル線と、
前記第 1のメモリセルに記憶されたデータを読み出す ときに、 前記第 1のメモリセルの記憶状態に応じた電圧 を出力する第 1のビッ ト線と、
前記第 2のメモリセルに記憶されたデータを読み出す ときに、 前記第 2のメモリセルの記憶状態に応じた電圧 を出力する第 2のビッ ト線と、
前記第 1のダミ一セル線の記憶状態に応じた電圧を出 力する第 1のダミービッ ト線と、
前記第 2のダミ ービッ ト線の記憶状態に応じた電圧を 出力する第 2のダミービッ ト線と、 前記第 1のビッ ト線 と前記第 1 ダミ ービッ ト線との電圧を比較することによ つて、 前記第 1 のメ モリ セルの記億状態に応じた第 1の 出力を発生する第 1 のセンスアンプ部と、
前記第 1 のビッ ト線と前記第 2ダミ ービッ ト線との電 圧を比較することによって、 前記第 1 のメ モリセルの記 憶状態に応じた第 2の出力を発生する第 2のセンスアン プ部と、
前記第 1 の出力と前記第 2の出力とを比較することに よって、 前記笫 1 のメモリ セルの記憶状態を検出する笫
3のセンスアンプと、
前記笫 2のビッ ト線と、 前記第 1ダミ ービッ ト線との 電圧を比較するこ とによって、 前記第 2のメ モリ セルの 記億状態に応じた第 4の出力を発生する第 4の ¾ンスァ ンプ部と、
前記第 2のビッ ト線と、 前記第 2のダミ ービッ ト線と の電圧を比較する こ とによって、 前記第 2のメモ リセル の記憶状態に応じた第 5の出力を発生する第 5のセンス ァンプ部と、
前記第 4の出力と前記第 5の出力とを比較することに よって、 前記第 2のメモリセルの記憶状態を検出する第 6のセンスアンプ部とを備えた半導体メモリ装置。
1 3 . 請求の範囲 1 2に記載の半導体メモリ装置に おいて、
前記メモ リセルを選択するァ ドレス信号が変化すると、 この変化に対応して所定の期間、 前記笫 1 のビッ ト線と 前記第 2のビッ ト線と前記第 1 のダミ ービッ ト線と、 前 記第 2のダミービッ ト線間の電位をィコライズするィコ ラィズ手段を備えたことを特徴と る半導体メモリ装置。
1 4 . 請求の範囲 1 3に記鉞の半導体メモリ装置に おいて、
前記ィコライズ手段は、 前記第 1のビッ 卜線と前記第
1のダミ ービッ ト線間に接続された第 1のィコライズト ラ ンジス夕と、 前記第 2のビッ ト線と前記第 1 のダミー ビッ ト線間に接統された第 2のィコライズトラ ンジスタ と前記第 1のダミービッ ト線と第 2のビッ ト線間に接統 された第 3のィコライズトランジスタとを備えたことを 特徴とする半導体メモリ装置。
1 5 . 請求の範囲 1 1に記載の半導体メモリ装置に おいて、
" 0 " データ検知時にはビッ ト線の電位が第 1のダミ 一ビッ ト線の電位以上となり、 " 1 " データ検知時には ビッ ト線の電位が第 2のダミ ービッ ト線の電位以下とな るように前記ビッ ト線、 第 1ダミービッ 卜線、 第 2のダ ミービッ ト線間に、 前記ァ ドレス信号の変化に対応して 所定の期間導通状態となるィコライズトラ ンジスタを配 置したことを特徵とする半導体メモリ装置。
1 6 . 請求の範囲 1 1 に記載の半導体メモリ におい て、
前記ィコライズ手段は、 前記ビッ ト線と前記第 1のダ ミービッ ト線間に接铳された第 1のィ コライズトランジ 7 5 一 ス夕と、 前記第 1 のダミ ービッ ト線と前記第 2のダミ ー ビッ ト線間に接統された第 2のィ ラィズトラ ンジスタ とを備えたことを特徴とする半導体メモリ装置。
1 7 . 請求の範囲 1 1 に記載の半導体メモリ におい て、
前記ィ コライズ手段は、 前記ビッ ト線と前記第 2のダ ミ ービッ ト線間に接統された第 1のィ コライズトランジ ス タと、 前記笫 1 のダミ ービッ ト線と前記笫 2のダミ ー ビッ 卜線間に接続された第 2のィコライズトランジスタ とを備えたことを特徴とする半導体メモリ装置。
1 8 . 請求の範囲 1 6に記載の半導体メモリ装置に おいて、
前記ィ コライズ手段は、 前記ビッ ト線と前記第 2のダ ミ ービッ ト線間に接続された第 3のィ コライズトランジ ス夕をさ らに備えたことを特徴とする半導体メモリ装置,
1 9 . 詰求の範囲 1 0に記載の半導体メモリ装置に おいて、
前記プリチャージ手段のうち、 ビッ ト線に接続された プリチヤ一ジ手段の導通抵抗はダミ ービッ ト線に接铳さ れたプリチヤ一ジ手段の導通抵抗より も小さ く設定され たことを特徴とする半導体メモ リ装置。
2 0 . 請求の範囲 1 に記載の半導体メモリ装置にお いて、
前記第 3のセ ンスァ ンプ部の出力端と電源電圧端子と の間に、 プルアップトランジスタを備えたことを特徴と する半導体メモリ装置。
2 1 . 請求の範囲 1 に記載の半導体メモリ装匿にお いて、
前記笫 1のダミ一セルの閎値電圧は、 前記浮遊ゲー ト に電子が注入されている前記メ モリセルの閾値電圧より 低い値に設定されていることを特徼とする半導体メモリ 装置。
2 2 . 請求の範囲 3に記載の半導体メモリ装置にお いて、 前記ビッ ト線、 第 1のダミ ービッ ト線、 第 2のダ ミービッ ト線と電源間にそれぞれ設けられた負荷手段と 前記メモリ セル、 第 1 のダミーセル、 第 2のダミーセ ルの ドレイ ンと前記負荷手段の間にそれぞれ設けられ、 メ モリ セル、 第 1 のダミ ーセル、 第 2のダミーセルの ド レイ ン電圧所定レベル以下に設定するバイァス トラ ンジ スタが設けられたことを特徵とする半導体メモリ装置。
2 3 . 請求の範囲 2 2に記載の半導体メモリ装置に おいて、
バイアス トランジスタのゲー ト電極には定電圧が供耠 されていることを特徴とする半導体メモリ装置。
2 4 . 請求の範囲 2 2に記載の半導体メモリ装置に おいて、
前記メ モリセルバイアス トラ ンジスタのゲー ト電極に は前記メモリセルの ドレイ ンの電位を反転增幅する第 1 のィ ンバータの出力が接続され、
前記第 1 のダミ一セル線のバや'マス トラ ンジス夕のゲ 一ト電極には前記第 1のダミ一セル線の ドレイ ンの電位 を反転増幅する第 2のイ ンバータが接続され、 前記第 2 のダミ ーセルのバイアス トラ ンジスタのゲー ト電極には 前記笫 2のダミ ーセルの ドレイ ンの電位を反転增幅する 笫 3のィ ンバ一夕の出力が接銃されていることを特徴と する半導体メモリ装置。
2 5 . 請求の範囲 2 4に記載の半導体メモリ装置に おいて、
前記ィ ンバー夕は閎電圧値がほぼ 0の nチャネルトラ ンジス夕と Pチャネルトラ ンジス夕を直列接続した相捕 構成を有することを特徴とする半導体メ モリ装置。
2 6 . 請求の範囲 2 4に記載の半導体メモリ装置に おいて、
前記ィ ンバ一夕は nチャネル トラ ンジスタ と pチヤネ ル トラ ンジスタを直列接続した相補構成を有し、 チャ ネルトランジスタと電源間に定電流源が接統されたこと を特徴とする半導体メ乇リ装置。
2 7 . 請求の範囲 2 6に記載の半導体メモリ装置に おいて、
前記定電流源はソースとゲー 卜とを接続したデプレッ シヨ ン型トラ ンジスタであることを特徴とする半導体メ モリ装置。
， - PCT/JP90細 755 一 1 7 8 一
2 8 . 請求の範囲 2 6に記載の半導体メモリ装置に
おいて、
前記定電流源はゲー トを接地したデプレッ シヨ ン型ト ラ ンジスタであることを特徴とする半導体メモリ装置。
2 9 . 請求の範囲 2 6に記載の半導体メモリ装置に
おいて、
前記定電流源は電源電圧を複数の底列接銃トラ ンジス タで分圧した電圧をゲ一 ト入力とする、 前記相捕形ィ ン バータと電源間に接続された トランジスタであることを 特徴とする半導体メモリ装置。
3 0 . 請求の範囲 2 4に記載の半導体メモリ装置に おいて、
前記メモリセルの ドレイ ン電圧の変化を反転増幅して 前記第 1 のィ ンバ一夕より低いフィ一ドバッ ク信号を出 力する第 4のイ ンバー夕と前記ビッ ト線と電源間に接続 されゲー ト電極に前記第 4のィ ンバータの出力が供辁さ れる トランジスタとを備えたことを特徴とする半導体メ モリ装置。
3 1 . 請求の範囲 2 4に記載の半導体メモリ装置に おいて、
前記メモリセル、 第 1のダミービッ ト線、 第 2のダミ — ビッ ト線の ドレイ ンとそれぞれのバイアス トラ ンジス 夕間に電源電圧をゲー ト入力とするデプレッ ショ ン型ト ラ ンジス夕を接続したことを特徴とする半導体メモリ装
3 2 . 請求の範囲 2 5に記載の" =半導体メ モリ装置に おいて、
前記メ モリセルの ドレイ ンと前記メモリセルのバイァ ス トラ ンジスタ間に蒈込み時に低い論理レベルとなる害 き込み制御信号をゲー ト入力とするデブレツ ショ ン型ト ラ ンジスタを接銃したことを特徴とする半導体メモリ装
3 3 . 請求の範囲 4に記載の半導体メモリ装置にお いて、 前記浮遊ゲー トに電子が注入された前記メモリセ ルと等価な状態にあるダミ一セルの個数を増加させて必 要なダミ ービッ ト線の回路容量を得るようにしたことを 特徴とする半導体メモリ装置。
3 4 . 浮遊ゲー トを有し、 この浮遊ゲー トに電子が 注入されるか否かで、 二進のデータを記焙するメモリセ ルと、
前記浮遊ゲー トに電子が注入された前記メモ リセルと 等価な記憶状態にある第 1 のダミ ーセルと、
前記浮遊ゲ一 トに電子が注入されていない前記メモリ セルと等価な記憶状態にある筇 2のダミ ーセルと、
前記メ モリ セルに記憶されたデータを読み出すときに、 前記メモリセルの記憶状態に応じた電圧を出力する ビッ 卜線と、
前記笫 1のダミ一セルの記憶状態に応じた電圧を出力 8 0 する第 1 のダミ ービッ ト線と、
前記第 2のダミ一セルの記憶状 ¾1に応じた電圧を出力 する第 2のダミ ービッ ト線と、
前記ビッ ト線と前記第 1のダミービ 'ソ ト線との電圧を 比較することによって、 前記メモリセルの記愤状態に応 じた笫 1 の出力をする第 1のセンスアンプ部と、
前記ビッ ト線と前記第 2のダミ ービッ ト線との電圧を 比蛟することによって、 前記メモリセルの記憶状態に応 じた第 2の出力をする第 2のセンスァンプ部と、
前記第 1の出力と前記第 2の出力とを比較することに よつて前記メモリセルの記億状態を検出する第 3のセン スア ンプ部と、
前記メモリセルへデー夕を書き込んだ後に行うプログ ラムべリファイデータ リー ド時に前記第 2のダミービッ ト線が出力する電圧を、 通常デ一タ リー ド時にメモリセ ルのデータを読み出す際の前記第 2のダミービッ ト線が 出力する電圧より も高く設定する手段と、
前記プログラムべリファイ時に、 前記笫 2のダミービ ッ ト線が出力する電圧と、 前記ビッ ト線が出力する電圧 とを比較することによって、 前記メモリセルの記憶状態 を検出する第 4のセンスアンプ部と、
前記データを読み出す時は前記第 3のセンスアンプ部 の検出結果を出力し、 前記プログラムべリ フ ァイデ一夕 リ一 ド時は前記第 4のセンスアンプ部の検出結果を出力 する出力切換手段とを備えたことを特徴とする半導体メ モリ装置。 w
3 5 . 浮遊ゲー トを有し、 この浮遊ゲー トに電子が 注入されるか否かで、 二進のデータを記憶するメモリセ 5 ルと、
前記浮遊ゲー トに電子が注入された前記メモリセルと 等価な記憶状態にある第 1のダミ ーセルと、
前記浮遊ゲー トに電子が注入されていない前記メモリ セルと等価な記億状態にある、 第 2のダミ ーセルと、 10 前記メモリセルと前記第 1のダミ セルのそれぞれの 記憶状態に応じて変化した電圧を比較し、 その結果に応 じた第 1 の出力をする第 1 のセンスァンプ部と、
前記メ モリセルと前記第 2のダミ一セルのそれぞれの 記憶状態に応じて変化した電圧を比較し、 その結果に応 15 じた第 2の出力をする第 2めセンスア ンプ部と、
前記笫 1 の出力と前記第 2の出力とを比較することに よって、 前記メ モリセルの記愤状態を検出する笫 3のセ ンスアンプ部とを備え、 前記浮遊ゲー トに電子が注入さ れていないメモリセルに流れる電流より、 前記第 2のダ 20 ミ ービッ ト線に流れる電流が少ないこ とを特徴とする半 導体メ モリ装置。
3 6 . 浮遊ゲー トを有し、 この浮遊ゲー トに電子が 注入されるか否かで、 二進のデータを記億するメモリセ ルと、 PCT/JP90/00755
1 8 一 前記浮遊ゲー トに電子が注入された前記メモリセルと
等価な記億状態にある第 1のダミ ーセルと、
前記浮遊ゲー トに電子が注入されていない前記メモリ
セルと等価な記億状態にある第 2のダミーセルと、
前記メモリセルと前記第 1のダミーセルのそれぞれの
記憶状態に応じて変化した電圧とを比較し、 その結果に
応じた第 1 の出力をする第 1のセンスアンプ部と、
'： - 前記メモリセルと前記第 2のダミ一セルのそれぞれの
記憶状態に応じて変化した電圧を比較し、 その結果に応
じた第 2の出力をする第 2のセンスアンプ部と、
前記第 1の出力と前記第 2の出力とを比較することに
よつて前記メモリセルの記憶状態を検出する第 3のセン
スァンプ部と、
電源電圧に対応し、 前記電源電圧より も所定値だけ低
い電圧を出力する電圧低下回路と、
ドレイ ンが前記第 1のダミーセルの ドレイ ンに接続さ
れ、 ゲー トが前記電圧低下回路の出力に接続される前記
浮遊ゲー トに電子が注入されない前記メモリセルと等価
な状態にある第 3のダミーセルとを具備したことを特徴
とする不揮撥性半導体メモリ。
3 7 . ノ 'イナリデ一夕の " 0 ' あるいは " 1 ' をガ
ラスマスクにパターン化することにより製造段階でバイ
ナリデ一夕を記憶するメモリセルと、
前記バイナリデータの " 1 " が記億された前記メモリ セルと等価な記憶状態にある第 1のダミ ーセルと、 前記 バイナリデータの " 1 * が記億された前記メモリセルと 等価な記憶状態にある第 2のダミ ーセルと、 前記メモリ セルと前記第 1のダミ一セルのそれぞれの記憶状態に応 じて変化した電圧を比較し、 その結果に応じた第 1の出 力をする第 1 のセンスア ンプ部と、 前記メモ リセルと前 記第 2のダミ ーセルのそれぞれの記憶状態に応じて変化 した電圧を比較し、 その結果に応じた笫 2の出力をする 第 2のセ ンスア ンプ部と、
前記第 1 の出力と前記第 2の出力とを比較するこ とに よって、 前記メモ リセルの記憶状態を検出する第 3のセ ンスァ ンプ部とを備えた半導体メモリ装置。
3 8 . 請求の範囲 3 7に記載の半導体メ モ リ装置に おいて、
前記メモリセルに記億されたデータを読み出すときに 前記メモリ セルの記憧状態に応じた電圧を出力する ビッ 卜線と、
前記第 1のダミ一セルの記憶状態に応じた電圧を出力 する第 1 のダミ ービッ ト線と、
前記第 2のダミ一セルの記憶状態に応じた電圧を出力 する第 2のダミ ービッ ト線とをさ らに俯え、
前記第 1 のセンスアンプ部は前記ビッ ト線と前記第 1 のダミ ー ビッ ト線との電圧を比較する こ とによつて前記 メ モ リ セルの記憶状態に応じた第 1 の出力を発生し、 前 ： :
PCT/JP90/00755 一 1 8 4 一 記第 2のセ ンスアンプ部は前記ビッ 卜線と前記第 2のダ
ミ ービッ ト線との電圧を比較する 5 "ことによって前記メモ
リセルの記億状態に応じた第 2の出力を発生し、 前記第
3のセ ンスァンプ部は前記第 1 の出力と前記第 2の出力
とを比較することによって前記メモリセルの記憶状態を
検出する ことを特徵とする半導体メモ リ装置。
3 9 . バイナリデータの " 0 " あるいは " 1 " を
M 0 S トラ ンジス夕がデプレッ ショ ン型かェン ノヽンスメ
ン ト型かでデータを記憶する不揮撥性メモ リセルと、
n個の前記メモリセルとナン ド選択 トラ ンジスタを直
接に接続してなるナン ド束 トラ ンジスタ列と、
前記ナン ド束 トラ ンジスタ列が複数組接銃され、 前記
メモリセルに記 t£されたデータを読み出すときに前記メ
モリ セルの記憶状態に応じた ¾圧を出力する ビッ ト線と、
前記ナン ド束 トラ ンジスタ列と同様の構成を有し、 前
記デプレッ シ ョ ン型メモ リセルと等価な 1個の第 1ダミ
一セルと前記ェンハンスメ ン 卜型メモリセルと等価な
( n - 1 ) 個の第 1のダミ ーセルとナン ド選択 トラ ンジ
ス夕 とを疽列に接続してなる第 1 のダミ ーナン ド朿 トラ
ンジスタ列と、
前記第 1 のダミ ーセルナ ン ド朿 ト ラ ンジスタ列が複数
個接続され、 前記デプレッ ショ ン型の第 1 のダミ ーセル
の記憶状態に応じた電圧を出力する第 1 のダミ ービッ ト
線と、 +■- ·，::.■■ ；
PCT/JP90/00755
- 1 8 5 - 前記ナン ド束 トラ ンジスタ列と同様の構成を有し、 前
記ェンハンスメ ン ト型メモリ セノレと等価な n個の第 2の
ダミ ーセルとナン ド選択トラ ンジスタとを直列に接続し
てなる第 2のダミ ーナン ド束トラ ンジスタ列と、
前記ダミ 一ナン ド束トラ ンジスタ列が複数組接続され、
ェンハンスメ ン ト型笫 2のダミ 一セルの記憶状態に応じ
た電圧を出力する第 2のダミ ービッ ト線と、
前記ビッ ト線と前記第 1 のダミ ービッ ト線との電圧を
比較することによつて前記メモリセルの記億状態に応じ
た第 1の出力を発生する第 1のセンスアンプ部と、
前記ビッ ト線と前記第 2のダ ミ ービッ ト線との電圧を
比較することによつて前記メモリセルの記憶状態に応じ
た第 2の出力を発生する第 2のセンスア ンプ部と、
前記第 1 の出力と前記第 2の出力を比較することによ
つて前記メモリセルの記憶状態を検出する第 3のセンス
ァンプ部とを備えた不揮撥性半導体メモリ装置。
4 0 . . 請求の範囲 3 9に記載の不揮撥性半導体メモ
リ装置において、
異なる行線にゲー トが接統された前記デプレッ シヨ ン
型の第 1のダミ ーセルをおのおの 1個有する n種数の前
記第 1のダミ 一ナン ド束トラ ンジスタと、
同じ種数の前記笫 1のダミ ーナン ド束 トラ ンジスタ列
が複数組接銃された n本のダミ ービッ 卜線群と、
前記笫 1のダミ ービッ ト線に、 前記行線選択信号に対' -
PCT/JP90/00755 1 8 6 応して選択された前記デプレッ ショ ン型の第 1のダミー セルの記憶状態に応じた電圧を ί±Τ力するため、
前記 η本のダミービッ ト線群から、 行線選択信号に対 応して 1本のダミービッ ト線を選択する選択手段とをさ らに俯えたことを特徵とする不撺撥性半導体メモリ装置。
4 1 . ビッ ト線と、
ワー ト線と、
前記ビッ ト線と前記ヮー ト線の交点にメモリセルが Ε 匿されたメモリセルアレイと、 前記メモリセルアレイに 併設して設けられた予備メモリセルアレイ と、
前記メモリセルァレイ中に不良セルがあることを記憶 するためのプログラム手段と、
前記メモリセルァレィ中に不良セルがある場合には、 前記プログラム手段の出力に応答して、 前記不良セルの 代りに前記予備メモリセルアレイ中より予備メモリセル を選択する選択手段と、
前記メモリセルと等値なダミ ーセルの ドレイ ンが接続 され、 基準電位を発生するダミービッ ト線と、
前記ビッ ト線にあらわれる電圧と、 前記ダミ ービッ 卜 線にあらわれる電圧を比較し、 選択されたメモリセルの データを読み出すセンスアンプと、
データ読み出し時所定の時問前記ビッ ト線と前記ダミ —ビッ ト線をィコライズするィコライズ手段とを備え、
前記メモリセル中に不良セルがある場合には、 前記プ 一 1 8 ログラム手段の出力に応答して、 前記ィコライズ手段に よるィコライズ時間を、 前記所定の時間より長くするよ うにした半導体メモリ装置。
4 2 . 請求の範囲 4 1 に記鉞の半導体メモリ装置に おいて、
前記ィコライズ手段は、 前記ビッ ト線と前記ダミ一ビ ッ ト線間に接続されたィ コライズ トラ ンジスタと、
前記プログラム手段の出力信号が第 1 の論理レベルの とき、 データ読み出し時に前記ィ コライズトラ ンジスタ のゲー ト電極に供給され、 前記ィコライズトラ ンジスタ のオン · オフを制御するィ コライズパルス信号であつて、 笫 1 のパルス幅を有する前記ィ コライズパルス信号を出 力し、 前記プログラム手段の出力信号が笫 2の論理レべ ルのとき、 データ読み出し時に前記筇 1 のパルス幅より 長い前記ィ コライズパルス信号を出力する遅延回路とを 備えたことを特徴とする半導体メ モリ装置。
4 3 . 請求の範囲 4 2に記載の半導体メモリ装置に おいて、
前記遅延回路は、 ィ ンバー夕と、
前記イ ンバータと電源間に接銃され、 ゲー ト電極が前 記ィ ンバー夕の入力に接続された第 1 の M O S トラ ンジ ス夕 と、 ゲー ト霉極が前記プログラム手段の出力信号に 接続され、 前記第 1の M O S トラ ンジスタと並列に接続 された第 2の M O S トラ ンジスタ とを備えたことを特徴 とする半導体メモリ装置。
4 4 . ビッ ト線と、
ヮー ド線と、 浮遊ゲ一 トを有し、 この浮遊ゲー トに電 子が注入されるか否かで二進デ一タを記愤するメ乇リセ ノレと、
前記ビッ ト線と前記ヮー ド線の交点に前記メモリセル が配置きれたメモリセルアレイと、
前記メ モリセルアレイ に併設して設けられた予鐳メモ リセノレと、
前記メモリセルァ レイ中に不良セルがあることを記愴 するためのプログラム手段と、
前記メ乇リセルァレイ中に不良セルがある場合には、 前記プログラム手段の出力に応答して前記不良セルの代 りに前記予備メモリ セルアレイ中より予備メモリセルを 選択する選択手段と、
前記浮遊ゲー トに電子が注入された前記メモリセルと 等価な記億状態にある第 1のダミーセルと、 前記第 1の ダミ一セルの記億状態に応じた電圧を出力する第 1のダ ミ一セルの記憧状態に応じた電圧を出力する第 1のダミ 一ビッ ト線と、
前記浮遊ゲー トに電子が注入されていない前記メモリ セルと等価な記憶状態にある第 2のダミ一セルと、 前記 2のダミ 一セルの記 tS状態に応じた電圧を出力する第 2のダミ ービッ ト線と、 - , 國 -
PCT/JP90/007S5 一 1 8 9 一 前記メモ リセルと前記第 1のダミ 一セルのそれぞれの
記愤状態に応じて変化した電圧を 蛟し、 その結果に応
じた筇 1 の出力をする笫 1 のセンスアンプ部と、
前記メモリセルと前記筇 2のダミ ーセルのそれぞれの
記愴状態に応じて変化した電圧を比較し、 その結粜に応
じた第 2の出力をする第 2のセンスァンプ部と、
前記第 1の出力と前記第 2の出力とを比較することに
よって、 前記メモリ セルの記億状態を検出する第 3のセ
ンスァ ンプ部と、
データ読み出し時、 所定の時間前記ビッ ト線と前記第
1 のダミ ービッ ト線と前記第 2のダミ ービッ ト線をィコ
ライズするィコライズ手段と
前記メ モリセルア レイ中に不良セルがある場合には、
前記プログラム手段の出力に応答して、 前記ィ コライズ
手段によるィコライズ時間を前記所定の時間より長くす
るよう にした半導体メモリ装置。
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