WO1991011799A1 - Unite d'affichage d'images d'animation et memoire externe utilisee avec une telle unite - Google Patents

Description

明 細 書 動画表示装置およびそれに用いられる外部メモリ 技術分野

この発明は動画表示装置およびそれに用いられる外部メモリに関 する。 より特定的には、 この発明は、 各々が水平方向および垂直方 向にそれぞれ複数ドッ トからなる 1つ以上のキャラクタ単位を組み 合わせることによって大きなサイズのォブジェク トをラスタ走查モ ユタでアニメーション的に表示する、 たとえばビデオゲーム機ゃパ 一ソナルコンピュータなどの動画表示装置およびそれに用いられる 外部メモリに関する。

従来技術

昭和 5 9年 7月 7日付で出願公開された特開昭 5 9 - 1 1 8 1 8 4号 （対応アメリカ合衆国特許第 4 , 8 2 4 , 1 0 6号） 公報には 、 たとえば、 「ファ ミ リー 'コンピュータ （商品名） 」 あるいは 「 Nintendo Entertainment Sys tem (商品名） 」 などに実施されてい る動画表示装置が開示されている。 特開昭 5 9— 1 1 8 1 8 4号開 示の動画表示装置は、 1画面分のォブジヱク ト （キャラクタ） のデ ータを記憶する第 1メモリ と、 次の水平走査期間に表示すべきォブ ジェク トのデータだけを記憶する第 2メモリと、 1つのオブジェク トのドク トデータ （グラフィ ックデータ） を記憶する複数のシフト レジスタとを舍む。 そして、 オブジェク ト毎に水平および垂直位置 データ， ォブジヱク トコ一ドおよび属性データを出力する。 ォブジ ェク トの垂直表示位置とモニタの水平走線の番号とを比較して、 そ のォブジヱク トが次の水平走查期間に表示されるべきであるか否か を判定する、 所謂 「ィンレンジ判定」 が行われる。 そして、 各ォブ ジヱク ト毎にインレンジ判定し、 インレンジ状態にあると判定され たオブジェク トのグラフィックデータが第 1メモリから第 2メモリ に転送され、 水平ブランキング期間中に、 そのグラフィックデータ がシフトレジスタに転送される。

この特開昭 5 9 - 1 1 8 1 8 4号公報開示の動画表示装置におい ては、 水平ブランキング期間中にィンレンジ状態にあると判定され たオブジェク トのグラフィックデータがシフトレジスタに転送され るので、 それ以前のビデオゲーム機に比べて格段に速い処理速度を 実現した。 しかしながら、 この表示装置において大きなサイズのォ ブジヱク トを表示する場合、 C P U (マイクロプロセサ） の負担が 大きく、 また大きな容量の 0 A M ( Obj ect Attribute Memory ：動 画属性メモリ） が必要になる。 すなわち、 この従来技術では、 1ォ ブジェク ト力 4ノ イ トのデータで構成されているので、 N個のキヤ ラクタの集合からなる大きなオブジェク トを表示するためには、 第 2メモリや第 3メモリにおいて 4バイ ト X Nのデータの書き換えが 必要となる。 したがって、 大きなオブジェク トを表示するとき、 C P U (マイクロプロセサ） の負担が増大して他の演算処理等に影響 がでるので、 この演算処理に影響を与えない範囲でォブジュク トを 表示しょうとすると、 オブジェク トのサイズや個数が制限されてし まう。 また、 O A Mには、 そのオブジェク トを構成する全てのキヤ ラクタのオブジェクトデータすなわち水平位置， 垂直位置， 色コー ドおよび属性データを記憶しなければならず、 したがって、 O A M の記憶容量の増大の必要が生じる。 このような従来技術に対して、 たとえば昭和 6 2年 2月 2日付で 出願公開された特開昭 6 2— 2 4 2 9 6号では、 大きなサイズのォ ブジュク トを表示可能な画像処理装置が提案されている。 この特開 昭 6 2— 2 4 2 9 6号開示技術では、 水平表示サイズおよび垂直表 示サイズのデータを属性メモリ （これは先の 0 A Mに相当する） に 記憶し、 垂直表示サイズデータをィンレンジ検出のために利用し、 水平表示サイズデータをキャラクタ R A Mの読み出しァドレスとし て利用する。 したがって、 この従来技術によれば、 ォブジヱク ト毎 にそのサイズを任意に変更できるという利点がある。

しかしながら、 特開昭 6 2 - 2 4 2 9 6号開示技術では、 先の特 開昭 5 9— 1 1 8 1 8 4号開示技術と同様に、 ィンレンジ判定のた めに水平表示サイズデータを用いないので、 垂直表示サイズデータ でィンレンジ状態にあると判定された全てのオブジェク トデータに ついて処理される。 すなわち、 対象ォブジヱク トがモニタの画面の 両端からはみ出している場合であっても、 垂直表示サイズデータの みでイ ンレンジ判定を実行すると、 そのォブジヱク トは本来画面上 に表示されないものであるにも拘わらずィンレンジ状態にあると判 定されてしまう。 すなわち、 モニタの画面の水平方向の表示可能範 囲外にあるォブジェク トについてもグラフィックデータへの変換の ための処理が実行される。 一方、 このようなグラフィ ックデータへ の変換処理のために許容される時間は一定時間であるため、 1水平 ラインで表示できるォブジェク ト数が実質的に減少するという問題 点があった。 このような問題をなくすためには、 C P U (マイクロ プロセサ） は表示範囲外のォブジヱク トについてはィンレンジ状態 にあるか否かを判断しないような処理を行う必要があり、 C P Uの 食担の軽減は十分ではない。 発明の概要

それゆえに、 この発明の主たる目的は、 新規な動画表示装置、 お よびそれに用いられる外部メモリを提供することである。

この発明の他の目的は、 水平方向に表示可能なォブジュク ト数が 減少することなく最大数のオブジェク トを表示可能な、 動画表示装 置を提供することである。

この発明の他の目的は、 大きなサイズのォブジェクトを表示する 際の C P U (マイクロプロセサ） の負担を大幅に軽減できる、 動画 表示装置を提供することである。

この発明の他の目的は、 小さい記憶容量の動画属性メモリを用い て大きなサイズのォブジヱク トを表示することができる、 動画表示 装置を提供することである。

この発明の他の目的は、 小さい記憶容量のメモリを用いて多くの 種類のサイズのオブジェク トを表示できる、 動画表示装置を提供す ることである。

この発明の他の目的は、 小さい記憶容量のメモリを用いて表示可 能なォブジュク ト数を増加できる、 動画表示装置を提供することで ある。

この発明の他の目的は、 動画処理を行うプロセサの負担を軽減で きる、 動画表示装置を提供することである。

この発明の他の目的は、 ォブジェク トの一部または全部が画面か らはみ出すときにははみ出した部分のデータ処理を禁止することに よつて無駄なデータ処理を可及的なすことによってオブジェク ト数 の実質的な減少を防ぐ、 動画表示装置を提供することである。 この発明のその他の目的は、 上述のような動画処理装置に用いら れる外部メモリを提供することである。

第 1の発明は、 各々が水平および垂直方向にそれぞれ複数ドッ ト からなる 1つ以上のキャラクタを組み合わせることによって大きな サイズのォブジヱク トをラスタスキヤンモニタで表示する動画表示 装置であって、 次のものを備える ：ォブジヱク トを構成するキャラ クタのグラフィックデータを各オブジェク ト毎に予めその関連する ァドレス領域に記憶する第 1の記憶手段； ラスタスキャンモニタの 次の垂直期間に表示されるべき 1以上のォブジェク トを指定するた めにオブジェク ト指定データを発生するオブジェク ト指定データ発 生手段；指定されたオブジェク トが表示されるべきモニタ上の水平 および垂直位置を表す位置データを発生する位置データ発生手段； ォブジェク トサイズを選択するサイズ選択データを発生するサイズ 選択データ発生手段；ォブジェク ト指定データおよび位置データを 一時的に記憶する第 2の記憶手段；第 2の記憶手段から読み出した 垂直位置データとサイズ選択データ発生手段からのサイズ選択デ一 タとに基づいてそのォブジヱク トを次の水平走査期間に表示すべき か否かを判定し、 かつ第 2の記憶手段から読み出した水平位置デー タとサイズ選択データ発生手段からのサイズ選択データとに基づい てそのォブジュク トを次の水平走査期間に表示すべきか否かを判定 するィンレンジ判定手段；およびィンレンジ判定手段においてィン レンジ状態にあると判定されたォブジェク トについてオブジェク ト 指定データ， 前記位置データおよび前記サイズ選択データに基づい て第 1の記憶手段の読出ァドレスを作成して第 1の記憶手段に与え る読出ァドレス作成手段。

なお、 第 1の発明が外部メモリに適用される場合、 その外部メモ リには前述のオブジェク ト指定データ発生手段， 位置データ発生手 段およびサイズ選択データ発生手段が設けられる

1つのキャラクタは、 たとえば、 水平方向 8 ドッ ト （ビクセル） X垂直方向 8 ドッ ト （ビクセル） で形成される。 1つ以上のこのよ うなキャラクタの集合ないし組合わせによって、 1つのオブジェク トが搆成される。 たとえばビデオデータメモリのような第 1の記憶 手段には、 たとえば 1 2 8個のオブジェク 卜の各々を構成する 1つ 以上のキャラクタのグラフィ ックデータ （ドッ トデータ） 力く、 各ォ ブジヱク ト毎に、 予め記憶されている。 したがって、 この第 1の記 憶手段からのグラフィ ックデータを読み出すことによって、 ラスタ スキャンモニタ上にオブジェク トを表示する。

マイクロプロセサ （C P U ) は、 たとえば初期状態またはラスタ スキャンモニタの垂直ブランキング期間中に、 たとえば 0 A M (ォ ブジェク トァトリビュートメモリ） のような第 2の記憶手段にォブ ジヱク トデータをセッ トする。 オブジェク トデータは、 たとえば、 カラ—バレッ トデータ， 水平および垂直フリ ッブデ一タおよび優先 表示データ等の他、 ォブジヱク ト指定データ （ネームデータ） ， 垂 直位置データ， 水平位置データおよびオブジェク トサイズ選択デ一 タを舍む。

オブジェク トサイズ決定データは、 たとえば、 オブジェク トサイ ズ指定データおよびサイズ選択データを舍み、 サイズ指定データは たとえば 「 8 X 8」 ， 「 1 6 X 1 6」 ， 「 3 2 X 3 2」 または 「 6 4 X 6 4」 のォブジェク トサイズのうち 2つを指定する。 また、 サ ィズ選択データは、 たとえば " 0 " または " 1 " であり、 このサイ ズ選択データとして " 0 " が設定されたとき、 上記選択された 2つ のサイズの一方が選択され、 " 1 " のとき上記 2つのされたの他方 が選択される。 このようにして、 サイズ決定データによってォブジ ェク トサイズが決定される。

ィンレンジ判定手段では、 たとえばラスタスキャンモニタの水平 ライン番号とォブジヱク トの垂直位置データとの差を求め、 その結 果と上述のオブジェク トサイズとに基づいて、 該当のオブジェク ト がィンレンジ状態にあるか否か、 すなわち、 次の水平ラインで表示 されるべきか否かを判定する。 同時に、 インレンジ判定手段では、 たとえばォブジヱク トの水平位置の絶対値の演算結果とォブジェク トサイズとに基づいて、 該当のォブジヱク トがインレンジ状態にあ るか否かを判定する。

ィンレンジ判定手段によって水平方向および垂直方ともにィ ンレ ンジ状態にあると判定されたォブジェク トのグラフィ ックデータが 第 1の記憶手段から読み出される。 すなわち、 読出ア ドレス作成手 段は、 オブジェク ト指定データ， 位置データおよびオブジェク トサ ィズに基づいて、 ィンレンジ検出されたォブジェク トのグラフィッ クデータを第 1の記憶手段から読み出すように、 読出ァドレスを作 成する。

この第 1の発明によれば、 ィンレンジ判定手段によって垂直およ び水平方向のィンレンジを判定するため、 先に引用した特開昭 5 9 - 1 1 8 1 8 4号や特開昭 6 2 - 2 4 2 9 6号のように垂直方向の ィンレンジのみを検出するものに比べて、 実際に表示すべきォブジ ヱク トだけがィンレンジ判定されるので、 1水平ラインで表示でき るオブジェク ト数の実質的な減少が防止され得る。 そして、 イ ンレ ンジ状態にあると判定されたォブジヱク トは必ず表示されるので、 C P Uないしマイクロプロセサの無駄な処理時間がなく、 マイクロ プロセサの効率を向上できる。

第 2の発明は、 各々が水平および垂直方向にそれぞれ複数ドッ ト からなる 1つ以上のキャラクタを組み合わせることによって大きな サイズのオブジェク トをラスタスキャンモニタで表示する動画表示 装置であって、 次のものを備える ：ォブジェク トを構成するキャラ クタのグラフィックデータを各オブジェク ト毎に予めその関連する ァドレス領域に記憶する第 1の記憶手段； ラスタスキャンモニタの 次の垂直期間に表示されるべき 1以上のオブジェク トを指定するた めにオブジェク ト指定データを発生するォブジェク ト指定データ発 生手段；指定されたォブジヱク トが表示されるべきモニタ上の位置 を表す位置データを発生する位置データ発生手段；ォブジュク ト毎 にそのオブジェク トサイズを選択するサイズ選択データ発生手段； 画面毎にサイズ指定モードを決定する指定モードデータを発生する 指定モードデータ発生手段；ォブジヱク ト指定データおよび位置デ ータを一時的に記憶する第 2の記憶手段；第 2の記憶手段から読み 出した位置データとサイズ選択データ発生手段からのサイズ選択デ ータおよび指定モードデータ発生手段からの指定モードデータの組 合せとに基づいてそのォブジヱク トを次の水平走査期間に表示すベ きか否かを判定するィンレンジ判定手段；およびィンレンジ判定手 段においてィンレンジ状態にあると判定されたオブジェク トについ て第 1の記憶手段の読出ァドレスを作成して第 1の記憶手段に与え る読出ァドレス作成手段。 この第 2の発明が外部メモリに提要される場合、 その外部メモリ は前述のォブジュク ト指定データ発生手段， 位置データ発生手段， サイズ選択データ発生手段および指定モードデータ発生手段が設け られる。

第 2の発明では、 インレンジ判定手段は、 サイズ指定データとサ ィズ選択データとによって決まるオブジェク トサイズとオブジェク トのモニタ上の位置データとに基づいて、 該当のオブジェク トがィ ンレンジ状態にあるか否か、 すなわち、 次の水平ラインで表示され るべきか否かを判定する。 そして、 読出アドレス作成手段は、 たと えばオブジェク ト指定データ， 位置データ， サイズ指定データおよ びサイズ選択データに基づいて、 ィンレンジ判定されたォブジェク 卜のグラフィ ックデータを第 1の記憶手段から読み出すように、 読 出ァドレスを作成する。

第 2の発明によれば、 サイズ指定データでは複数種類のサイズを 指定し、 サイズ選択データによってサイズの大小を選択するように しているため、 オブジェク トサイズを決定するためのデータ量を従 来に比べて非常に少なくすることができる。 したがって、 O A Mの 記憶容量を大幅に低減できるばかりでなく、 プログラムメモリの記 憶容量も低減できる。 たとえば、 1画面に最大 1 2 8個のオブジェ ク トを表示できかつ表示可能なサィズの種類が 6種類である場合、 1画面について 3ビッ トのサイズ指定データと各ォブジェク トにつ いて 1ビッ トのサイズ選択データがあればよい。 したがって、 この 場合には、 サイズを可変的に決定するためには 1 3 1ビッ ト （= 1 2 8 X 1 + 3 ) のデータでよく、 先の特開昭 6 2— 2 4 2 9 6号開 示技術に比べてそのデータ量は 1 5程度 （= 1 3 1ノ 7 6 8 ) で よい。

第 3の発明は、 各々が水平および垂直方向にそれぞれ複数ド'ン ト からなる 1つ以上のキャラクタを組み合わせることによって大きな サイズのオブジェク トをラスタスキャンモニタで表示する動画表示 装置であって、 つぎのものを備える ：ォブジヱク トを構成するキヤ ラクタのグラフィックデータを各ォブジェク ト毎に予めその関連す るァドレス領域に記憶する第 1の記憶手段； ラスタスキャンモニタ の次の垂直期間に表示されるべき 1以上のォブジュク トを指定する ためにオブジェク ト指定データを発生するォブジェク ト指定データ 発生手段；指定されたオブジェク トが表示されるべきモニタ上の位 置を表す位置データを発生する位置データ発生手段、 オブジェク ト サィズを決定するサイズ決定データを発生するサイズ決定データ発 生手段；ォブジヱク ト指定データおよび位置データを一時的に記憶 する第 2の記憶手段；第 2の記憶手段から読み出した位置データと サイズ決定データ発生手段からのサイズ決定データとに基づいてそ のオブジェク トを次の水平走査期間に表示すべきか否かを判定する ィンレンジ判定手段；ィンレンジ判定手段においてィンレンジ状態 にあると判定されたォブジェク トについて第 1の記憶手段からグラ フィ ックデータを読み出す読出手段；ィンレンジ判定手段によって ィンレンジ状態にあると判定されたォブジヱク トの一部が前記モニ タの画面からはみ出すか否かを判定するはみ出し判定手段；および はみ出し判定手段手段によつて画面からはみ出すと判定されたォブ ジヱク トの一部のグラフィックデータの第 1の記憶手段からの読出 を禁止する読出禁止手段。

第 3の発明では、 ィンレンジ判定手段によって水平方向および垂 直方ともにィンレンジ状態にあると判定されたォブジェク トのダラ フィックデータが第 1の記憶手段から読み出される。 一方、 水平方 向の位置データに基づいて、 オブジェク トサイズを考慮して、 たと えばサイズカウンタ制御回路のようなはみ出し判定手段が、 そのォ ブジェク トをォブジェク ト決定データで決定されたォブジェク トサ ィズで表示するとき、 ォブジヱク トの一部がモニタ画面の水平方向 左端およびノまたは右端からはみ出すかどうか判定する。 左端には み出すことを検出したとき、 禁止手段は、 ォブジェク トのグラフィ ックデータを読み出す開始ァドレスを、 実際に表示されるキャラク タのグラフィ ックデ一タァドレスにプリセッ トすることにより、 無 駄なグラフィ 'ンクデータの読出を禁止する。 また、 右端にはみ出す ことを検出したとき信号が出力され、 この信号に応答して、 禁止手 段が第 1の記憶手段からのグラフィックデータの読出を禁止する。 具体的には、 ォブジヱク ト指定データを保持するレジスタに次のォ ブジェク ト指定データを保持することによって、 次のオブジェク ト の処理に移る。

第 3の発明によれば、 ォブジヱク トの一部がモニタ画面からはみ 出すとき、 このはみ出す部分については第 1の記憶手段からのダラ フィックデータの読出を禁止するので、 はみ出すォブジュク 卜の部 分のための無駄なデータ処理が実行されない。 したがって、 実質的 なォブジュク ト数の減少を防ぐことができると同時に、 動画処理の プロセサの負担を可及的減じることができ、 全体として、 処理速度 を速くできる。

この発明の上述の目的およびその他の目的， 特徴， 局面および利 点は、 添付図面に関連して行われる以下の実施例の詳細な説明から 一層明らかとなろう。 図面の簡単な説明

第 1図はこの発明の一実施例を示す概酪ブ口ック図である。 第 2図は第 1図実施例のビデオプ口セサを示すブロック図である 第 3図はタイミング信号発生回路を示すブロック図である。 第 4 A図および第 4 B図は水平方向の各タイミング信号を示すタ ィ ミング図である。

第 5図は垂直方向の各タイミング信号を示すタイミング図である 第 6 A図， 第 6 B図および第 6 C図は第 2図に示す動画データ発 生回路を示すプロック図である。

第 7図はォブジヱク トデータの一例を示す図解図である。

第 8図は O A Mァドレス回路を詳細に示すプロック図である。 第 9図はァドレス選択回路， O AM制御回路および O A Mを詳細 に示すブロック図である。

第 1 0図はべク トル R AMアドレス回路およびべク トル R A Mを 詳細に示すプロック図である。

第 1 1図はレジスタ制御面路， H位置レジスタ， V位置レジスタ , ア トリビュートレジスタ， ネームレジスタ， H位置演算回路およ び V位置演算回路を詳細に示すプロック図である。

第 1 2図はモニタ画面に関連する水平 （H ) 位置および垂直 （V ) 位置を示す図解図である。

第 1 3図はサイズレジスタ， インタレースレジスタ， サイズデコ —ダおよびィンレンジ判定回路を詳細に示すプロック図である。 第 1 4図および第 1 5図はビデオデータメモリのメモリフォーマ ッ トの一例を示す図解図である。

第 1 6図はサイズカウンタ制御回路を詳細に示すプロック図であ る。

第 1 7図はァドレス加算器制御回路を詳細に示すプロック図であ る。

第 1 8 A図—第 1 8 D図は Hフリ ップおよび Vフリ ップの状態を 示す図解図である。

第 1 9図はァドレス加算器， ビデオデータメモリアドレス回路お よびビデオデータメモリを詳細に示すプロック図である。

第 20図は H反転回路およびカラーデータ抽出回路を詳細に示す プロック図である。

第 2 1図はバッファ RAMを詳細に示すプロック図である。

第 22図はバッファ RAMァドレス回路およびバッファ RAM制 御画路を詳細に示すプロツク図である。 発明を実施するための最良の形態

全体構成

第 1図を参照して、 マイクロプロセサ 1 0は、 たとえば着脱式の メモリカセッ トに舍まれるプログラムデータメモリ 1 4からのプロ グラムデータに従って、 ビデオプロセサ 1 2等の動面表示装置の全 体的な動作を制御する。 このマイクロプロセサ 1 0としては、 たと えば株式会社リコー製の集積回路 "R F 5A22" のような 1 6ビ ッ トのマイクロプロセサが利用される„ ビデオプロセサ 1 2は、 マ イク口プロセサ 1 0からの指示に従ってビデオデータメモリ 16か らのグラフィックデータを読み出して、 TVインタフェース 1 8に 与える。 ビデオデータメモリ 1 6はたとえば 6 Kバイ トの S RA M (Static Random Access Memory) からなり、 背景バターン記憶領 域 16 aおよびキャラクタデータ記憶領域 1 6 bを含む。 このよう に背景パターン記憶領域 1 6 aおよびキャラクタデータ記憶領域 1 6 bを 1つの SRAMで構成した理由は、 動作速度が速いこと、 お よび記憶領域の大きさをキャラクタ （オブジェク ト） と背景バタ一 ンとで任意に設定できることである。 また、 サウンド回路 20は、 マイクロプロセサ 1 0の指示に従って、 必要な音楽および効果音の データをディジタル的に発生して、 TVィンタフエース 1 8に与え る。 TVインタフェース 1 8は、 ビデオプロセサ 12からのグラフ ィックデータを RGB信号に変換して RGBモニタ 22のビデオ画 路に与えるとともに、 サゥンド西路 20からのサゥンドデータをサ ゥンド信号に変換して RGBモニタ 22のサゥンド回路に与える。 なお、 サウンド回路 20としては、 たとえばソニー株式会社製の集 積面路 "CXD 1 222 Q" が利用可能である。 このようにして、 RGBモニタ 22の画面上には、 プログラムデータメモリ 1 4に予 め設定されているプログラムの進行に従って変化するビデオゲーム などのォブジヱク トゃ背景パターンが表示される。

なお、 第 1図実施例では、 TVィンタフェース 18はグラフィッ クデータを RGB信号に変換するようにした。 しかしながら、 グラ フィックデータをテレビジョンビデオ信号に変換する TVィンタフ エースが利用されてもよい。 この場合、 モニタとしては、 一般の家 庭用 TV受像機が利用され得る。 第 2図には第 1図実施例のビデオプロセサ 1 2がより詳細に示さ れる。 ビデオプロセサ 1 2は、 マイクロプロセサ 1 0からのデータ をラツチするデータラツチゃァドレスデコーダなどを舍む C P Uィ ンタフェース 2 4を舍み、 この C P Uイ ンタフェース 2 4は背景画 用 C P Uイ ンタフェース 2 4 aおよび動画 （オブジェク ト） 用 C P Uイ ンタフェース 2 4 bを舍む。 背景画用 C P Uイ ンタフェース 2 4 aは背景（Background)画像に関してマイクロプロセサ 1 0とビデ ォプロセサ 1 2との間でデータの授受を行い、 動画用 C P Uィンタ フェース 2 4 bはオブジェク トに関してマイクロプロセサ 1 0とビ デォプロセサ 1 2との間でデータの授受を行なう。

背景画用 C Pリインタフェース 2 4 aを通してマイクロプロセサ 1 0から与えられたプログラムデータに従って、 背景画データ発生 回路 2 6は、 ビデオデータメモリ 1 6の背景パターン記憶領域 1 6 aから背景画像のパターンデータ （キャラクタコード） を読み出し 出し、 そのパターンデータに基づいてビデオデータメモリ 1 6のキ ャラクタデータ記憶領域 1 6 わから、 背景画像のグラフィ ックデ一 タを読み出して合成回路 2 8に与える。 一方、 この発明が向けられ る動画データ発生回路 3 0は、 後にさらに詳細に説明するが、 動画 用 C P Uインタフェース 2 4 bを通してマイクロプロセサ 1 0から 与えられたプログラムデータに従って、 ビデオデータメモリ 1 6の キャラクタデータ記憶領域 1 6 bからォブジェク トのグラフィック データを読み出して合成回路 2 8に与える。

合成回路 2 8では、 後述のように、 オブジェク トと背景パターン とが重なり合う場合、 オブジェク トおよび背景パターンのいずれを 優先的に表示するかを示す優先順位を決定する。 したがって、 ォブ ジェク トに優先権が与えられたとき、 ォブジヱク トが画面に表示さ れるが、 そのォブジェク トと重なっている背景バターンは表示され ない。 もし、 背景パターンに優先権が与えられたとき、 背景バタ一 ンが画面に表示され、 その背景パターンと重なっているオブジェク トは表示されない。 このようにして、 合成回路 2 8によって合成さ れたグラフィックデータが、 画像信号発生回路 3 2に与えられる。 画像信号発生回路 3 2は合成面路 2 8から出力される各ドッ ト （ビ クセル） ごとのカラーコードに従って R G B信号を作成するカラー エンコーダを舍む。 この R G B信号が上述のようにモニタ 2 2に与 えられるのである。

タイ ミング信号発生回路 3 4は、 第 4 A図および第 4 B図に示す 2 1 . 7 7 2 7 M H zの基本クロックを受け、 この基本クロック をたとえばカウンタ， デコーダ， 論理回路等で処理することによつ て、 第 3図ならびに第 4 A図および第 4 B図に示す多数のタイミン グ信号を作成し、 C P Uインタフヱ一ス 2 4 , 背景画データ発生回 路 2 6 , 合成回路 2 8 , 動画データ発生回路 3 0および画像信号発 生回路 3 2等に印加する。

より詳しく説明すると、 上述の基本クロックが 1ノ 2分周される と第 4 A図および第 4 B図に示すタイ ミング信号 10M または/ 10M ( ただし、 この明細書において記号 "/ " は反転を意味する） が得ら れ、 それをさらに 1 2分周するとタイ ミング信号 5Mまたは /5M が 得られる。

R G Bモニタ 2 2 (第 1図） の画面上では、 1 ドッ ト （ピクセル ) の表示期間が信号 5Mの 1サイクルに相当する。 したがって、 信号 5Mのカウント値が " 0— 3 4 1 " の時間が水平期間である。 水平期 間の内信号 5Mのカウント値 " 0— 2 6 8 " の時間が 1水平表示期間 に相当し、 カウント値 " 2 6 9— 3 4 1 " の時間は水平ブランキン グ期間に相当する。 1水平期間すなわち信号 5Mのカウント値が "0 - 3 4 1 " ごとに垂直信号 V (第 3図） が得られ、 この信号 V が力 ゥントされて走査中の垂直位置すなわちライン番号となる。 ィンタ —レーススキヤン時の 1フィールドが第 5図図示のように 2 6 2水 平ラインであるとすれば、 信号 V のカウント値 " 0— 2 6 2 " の間 にタイ ミング信号 FIELD が得られ、 この信号 FIELD がハイレベルの 期間が 1垂直期間に相当し、 カウント値 " 0— 2 3 9 " が垂直表示 期間に相当し、 カウント値 " 2 4 0— 2 6 2 " が垂直ブランキング 期間に相当する。

タイ ミング信号 VBH は、 第 5図に示すように垂直信号のカウント 値 " 2 4 0 " で出力され、 それが垂直ブランキング期間の開始を示 す。 また、 タイミング信号 VBは垂直ブランキング期間にハイレベル となり、 タイミング信号/ VB は垂直表示期間にハイレベルとなる。 第 4 A図および第 4 B図に示すタイミング信号 HC0 は上述の信号 5Mを 1/2分周して得られ、 タイミング信号/ HC0はその反転として 得られる。 タイ ミング信号/ HC1は、 信号/ HC0を 1Z2分周した信号 である。 タイミング信号 INは、 第 4 A図および第 4 B図に示すよう に、 水平表示期間すなわち信号 5Mのカウント値 " 0— 2 5 5 " の間 ハイレベルであるィンレンジ判定動作中を示す信号であり、 タイミ ング信号/ IN はその反転として得られる。 タイミング信号/ HI は 1 水平期間毎に 1つの信号 5Mのカウント値 "0 " で出力される。 タイ ミング信号 HBH は第 4 B図に示すように信号 5Mのカウント値 " 2 6 9 - 2 7 0 " で出力され、 それが水平ブランキング期間の開始を示 す。 タイミング信号/ HBHは信号 HBH の反転として得られ、 したがつ て信号/ HBHは信号 5Mのカウント値 " 2 7 1— 2 6 8 " の間でハイレ ベルとなる。 なお、 タイ ミング信号/ HB は水平ブランキング期間に ローレベルとなる。 タイミング信号/ LB は第 4 A図および第 4 B図 に示すように信号 5Mのカウント値 " 3 4 1— 2 6 8 " の間にハイレ ベルとして出力され、 タイミング信号 0AE は第 4 A図および第 4 B 図に示すように信号 5Mのカウント値 " 0— 2 7 1 " の間にハイレべ ルとして出力される。 タイミング信号 LBB は第 4 A図および第 4 B 図に示すように信号 5Mのカウント値 " 1 7— 2 7 2 " の間にハイレ ベルとして出力され、 タイミング信号 LBW は信号 5Mのカウント値 " 2 7 6 - 3 " の間にハイレベルとして出力される。 そして、 タイ'ミ ング信号/ CBES は第 4 A図および第 4 B図に示すように信号 5Mの力 ゥント値 '' 3— 1 7 " の間にローレベルとして出力される。

第 6 A図に示すように、 動画用 C P Uィンタフヱ一ス 2 4 bはマ イク口プロセサ 1 0のデータバスからのデータを受けるかつ 8ビッ トの O A Mァドレスレジスタ 3 6を含む。 この O A Mァドレスレジ スタ 3 6はマイクロプロセサ 1 0から動画データ発生回路 3 0に舍 まれる 0 A M (0bj ect Attribute Memory) 3 8にデータを書き込む 際にマイクロプロセサ 1 0からァドレスを受け、 0 A M 3 8の初期 ァドレスを設定する。 この 0 A M 3 8はたとえば 3 4ビッ ト X 1 2 8の記憶容量を有し、 1 2 8個のオブジェク トのそれぞれのォブジ ヱク トデータを記憶することができる。 各々のォブジヱク トデータ は、 第 7図に示すように合計 3 4ビッ トからなり、 3ビッ トのカラ ーパレツ トデータ， それぞれ 1ビッ トの水平および垂直フリ ッブデ ータおよび 2ビッ トの優先表示データ等の他、 9ビッ トのオブジェ ク ト指定データ （ネームデータ） > 8ビッ トの垂直位置データ， 9 ビッ トの水平位置データおよび 1ビッ トのォブジェク トサイズ選択 データを舍む。

なお、 この第 7図に示すォブジヱクトデータは、 よく知られてい るように、 前述のメモリカセッ トすなわち外部メモリに舍まれるプ ログラムデータメモリ 1 4に、 たとえばゲームの内容に応じて、 予 め設定されている。 このプログラムデ一タメモリ 1 4から読み出し たォブジヱク トデータがマイクロプロセサ 1 0によって 0 AM 3 8 に与えられるのである。

ァドレスデコーダ 4 0は、 マイクロプロセサ 1 0からの読出ノ書 込信号 β/W ならびにァドレスバスからのァドレスを受け、 信号 0AW ， /ODW, PA .SZW および ITW を出力する。 信号 0AW は先の 0 AMァ ドレスレジスタ 3 6の書込信号として与えられ、 0 AMァ ドレスレ ジスタ 3 6にはこの信号 0AW に応答してマイク口プロセサ 1 0から の初期ァドレスがロードされる。

動画データ発生回路 3 0に含まれる OAMァドレス画路 4 2は、 主としてアドレスカウンタを含み、 信号 0AW によってィネーブルさ れる。 この 0 AMァドレス回路 4 2は 0 AMアドレスレジスタ 3 6 から初期ァドレスを受け、 信号/ 0DWのタイミ ングでイ ンク リメ ン ト し、 0 AM 3 8のァドレスを順次指定するァドレスデ一タをァドレ ス選択回路 4 4 (第 6 B図） に与える。 このア ドレス選択回路 4 4 にはべク トル RAM4 6からのァドレスデータも与えられる。 べク トル RAM 4 6は、 後述のィ ンレンジ判定回路 5 6によってィ ンレ ンジ状態にあると判定されたォブジヱク トのァドレスを記憶してい る。 そして、 ァドレス選択回路 4 は OAMァドレス回路 4 2から のァ ドレスデータまたはべク トル RAM4 6からのァ ドレスデータ を選択して OAM3 8に与える。

アドレスデコーダ 4 0からの信号/ 0DWは、 また、 OAM制御回路 4 8のィネーブル信号として与えられ、 0 AM制御回路 4 8はマイ クロプロセサ 1 0から受け取ったデータを 0 AM 3 8に書き込むと きに、 書込信号 WEおよびデータを出力し、 OAM3 8に与える。 サイズレジスタ 5 0は、 3ビッ トレジスタであり、 マイクロプロ セサ 1 0からのデータ D 5— D 7の 3ビッ 卜で表される次表 Iで示 されるサイズデータ " 0 0 0— 1 0 1 " の何れか 1つのデータを口 一ドする。 すなわち、 マイクロプロセサ 1 0力、らサイズレジスタ 5 0を指定するア ドレス， データおよび書込信号が与えられると、 ァ ドレスデコーダ 4 0から信号 SZW が出力される。 この信号 SZW に応 答して、 サイズデータがサイズレジスタ 5 0にロードされる。 この サイズレジスタ 5 0からのサイズデータが動画データ発生画路 3 0 に舍まれるサイズデコーダ 5 2に与えられる。 サイズデコーダ 5 2 はサイズデータをデコードして、 それぞれ異なるォブジュク トサイ ズを示す信号 S8,S16,S32または S64 を出力する。 表 I ザィズ '-タ サイズ選択データ

D7 D6 D5 0 1

0 0 0 8 X 8 16 X 16

0 0 1 8 X 8 32 X 32

0 1 0 8 X 8 64 X 64

0 1 1 16 X 16 32 X 32

1 0 0 16 X 16 64 X 64

1 0 1 32 X 32 64 X 64 また、 2ビッ トのィンタレースレジスタ 5 はマイク口プロセサ 1 0からィンタレースまたはノ ンィ ンタレースを示す 1ビッ トのィ ンタレースデータ、 およびィンタレース時に 1ラインで 1 ドッ トを 表示するかまたは 2ラインて ' 1 ドッ トを表示するかを示すデータ 0B J V SEL を受ける。 すなわち、 マイクロプロセサ 1 0からインタレ —スレジスタ 5 4を指定するァドレス， データおよび書込信号が与 えられると、 アドレスデコーダ 4 0から信号 ITW が出力される。 こ の信号 ITW に応答してィンタレースデータおよびデータ OBJ V SEL がィンタレースレジスタ 5 4に口一ドされる。

この実施例では 1ラインに最大 3 2個のォブジヱク トを表示でき るので、 1画面に表示可能な 1 2 8個のォブジヱク トのどれを次の ラインで表示すべきかを指定する必要がある。 その目的で第 6 B図 に示すィンレンジ判定回路 5 6や前述のべク トル R A M 4 6が利用 される。 したがって、 ベク トル R A M 4 6はオブジェク ト番号を示 す 7ビッ ト X 3 2の記憶容量を有する。

べク トル R A Mァドレス回路 5 8は、 主としてカウンタを舍み、 ィンレンジ判定回路 5 6からの信号/ INBANGE毎にべク トル R A M 4 6のァドレスをィンクリメントする。 なお、 べク トル R A Mァドレ ス回路 5 8からその水平ライン中にィンレンジ状態にあるオブジェ ク トが 1つもないとき、 そのことを示す信号/ N0N0BJ が後述のバッ ファ R A M制御回路 9 2 (第 6 C図） に与えられる。 上述のように 1ラインには最大 3 2個のオブジェク トしか表示できないので、 ベ ク トル R A Mァドレス回路 5 8からはィンレンジ状態にあるォブジ ェク ト数が " 3 2 " に達したとき、 信号 INRANGE FULLが出力され、 それがィンレンジ判定回路 5 6に与えられる。 応じて、 ィンレンジ 判定回路 5 6ではそれ以後のィンレンジ判定出力を止める。

第 6 B図に示すサイズカウンタ 6 0は、 ォブジェク トを表示する とき、 そのオブジェク トを構成する複数のキャラクタのうち左から 何番目のキャラクタを表示すればよいかを示すデータ S Cを出力す る。 このサイズカウンタ 6 0はサイズカウンタ制御回路 6 2から初 期値データを受け、 タイ ミング信号発生画路 3 4からの信号/ HC0に 応答してその初期値をィンクリメン卜する。 その結果が上述のデ一 タ S Cとして出力され、 このデータ S Cは後述の水平 （H ) 位置演 算回路 6 4におけるァドレスの計箕のために利用される。

サイズカウンタ制御回路 6 2からは H位置演算画路 6 4に新しい ォブジェク トの水平位置データをロードすべきタイミングを示す信 号し が出力される。 すなわち、 この信号 L は次のォブジュク トのた めの処理を実行するためのタイ ミング信号であり、 前述のべク トル R A Mァドレス回路 5 8に与えられる。 ベク トル R A Mアドレス回 路 5 8はこの信号 L に応答してべク トル R AMァドレスをデイクリ メントする。 したがって、 べク トル R A M 4 6のアドレスは信号 L 毎に変更され、 信号 が出力されない限り、 べク トル R AMァドレ ス回路 5 8におけるアドレスの更新が停止される。 すなわち、 大き ぃォブジェク トの場合、 そのオブジェク トを構成するキャラクタを 処理している間は 0 A M 3 8のァドレスは同じでなければならない ので、 信号し によって、 1つのオブジェク トを構成する全てのキヤ ラクタの処理が終了するまで 0 A M 3 8のァドレスを変更しないこ ととした。 なお、 この信号 L は信号 C を 1段の D— F Fで遅延させ ることによって得られる。

O A M 3 8には、 前述のように、 水平 （H ) 位置データ， 垂直 （ V ) 位置データ， 属性 （ァトリビュート） データおよびネームデ一 タが一時的に記憶されるが、 0 A M 3 8から読み出されたこれらの データは、 レジスタ制御回路 7 4の制御の下で、 それぞれ、 9ビッ トの H位置レジスタ 6 6 , 8ビッ トの V位置レジスタ 6 8 , 8ビッ トのァ トリビュートレジスタ 7 0および 9ビッ トのネームレジスタ 7 2にロードされる。 レジスタ制御回路 7 4は、 上述のサイズカウ ンタ制御回路 6 2からの信号 L および信号 C に応答して、 各レジス タ 6 6 > 6 8 , 7 0および 7 2のロードタイ ミングを制御する。

H位置レジスタ 6 6から H位置演算画路 6 4に H位置データ H P が与えられる、 このデータ H Pはまたサイズカウンタ制御回路 6 2 にも与えられる。 H位置演算回路 6 4では、 ォブジュク トの水平'（ H ) 位置の絶対値データ H Aを演箕し、 イ ンレンジ判定回路 5 6に 与えるとともに、 後述のバッファ R A Mァドレス回路 9 0に与えら れてバッファ R A M 8 4のァドレスとして利用される。 H位置演算 回路 6 4は、 また、 H位置とサイズカウンタからのデータ S Cとを 加算し、 その結果データをサイズカウンタ制御回路 6 2に与える。

V位置演箕回路 7 6は V位置レジスタ 6 8からの垂直 （V ) 位置 データ V Pと垂直期間信号 V とを受け、 オブジェク トの V位置を現 在走査中の水平ライン位置から減算する。 この減算結果データはそ のォブジュク トが次の水平ラインで表示されるべきか否かを示すデ ータとなる。 減算結果データはィンレンジ判定回路 5 6とともにァ ドレス加算器制御回路 7 8に与えられる。

インレンジ判定回路 5 6は、 後に詳細に説明するが、 このように して与えられる H位置データおよび V位置データならびにサイズデ ータ S R , イ ンタレースデータ I Rおよびァトリビュートデータ A Rに基づいてそのオブジェク トが次の水平ラインで表示されるべき か否か、 すなわち、 イ ンレンジ状態にあるか否かを判定する。 イン レンジ判定回路 5 6は、 1水平走査期間に 1 2 8回のイ ンレンジ判 定を実行するが、 前述のように、 イ ンレンジ状態にあるォブジェク トが 3 2個に達したときには、 べク トル R AMァドレス回路 5 8か ら信号 INRANGE FULLが与えられる。 したがって、 イ ンレンジ判定回 路 5 6は、 信号 INRANGE FULLが与えられた後は、 信号/ INRANGEを出 力しない。

ァ ドレス加箕器制御画路 7 8はァドレス加算器 8 0における加算 の前にデータを処理する。 すなわち、 ア ドレス加算器制御回路 7 8 は、 サイズレジスタ 5 0からのデータ S R , インタレースレジスタ

5 4からのデータ I Rおよびァ トリビュートレジスタ 7 0からのデ ータ A Rとともに、 H位置演算回路 6 4および V位置演箕画路 7 6 からの H位置データおよび V位置データを受け、 Hフリ ップ （H反 転). または Vフリップ （反転） のとき、 被加算値を変更する。 そし て、 ァドレス加算器 8 0はァドレス加算器制御回路 7 8からの出力 データとネームレジスタ Ί 2からのォブジヱク トコ一ドデータ （第

1図に示すビデオデータメモリ 1 6のキャラクタデータ記憶領域 1

6 aの左上のキャラクタネーム、 すなわち、 基準ァドレスを示す） とを加算して、 キャラクタデータ記憶領域 1 6 aのァドレスを作成 する。 このァドレスがビデオデータメモリァドレス回路 8 2に出力 される。

第 6 C図に示すバッファ R A M 8 4は、 9ビッ ト X 2 5 6の記憶 容量を有し、 カラーバレツ トデータや優先順位データなどを一時的 に記憶する。 ビデオデータメモリ 1 6のデータバスに接続された H 反転回路 8 6は、 キャラクタデータ記憶領域 1 6 bから読み出した 各ドッ ト （ピクセル） のカラ一データを受け、 ア トリビュートレジ スタ 72からのデータ A Rによる反転指示に基づいて、 水平 （H) 方向をドッ ト単位で反転する。 そして、 この H反転回路 8 6からの カラーデータがカラーデータ抽出回路 88に与えられる。 カラーデ —タ抽出回路 88では、 4つのカラーセルごとに入力されるカラー データを集めて 1 ドッ ト当たり 4ビッ トのカラーデータを得て、 ノ - ッファ RAM 8 のデータ入力 D Iに与える。 一方、 ァトリビュー トレジスタ 72からのカラーパレツ トデータ （ 3ビッ ト） および優 先順位データ （2ビッ ト） もこのバッファ RAM 84に与えられる ため、 結局、 ノ ッファ RAM8 は上述のように 1 ド ッ ト当たり 9 ビッ トのデータを記憶する。

ノ ッファ RAMァドレス回路 90は H位置演算回路 64からの H ァドレスの絶対値データ H Aおよび H位置レジスタ 6 6からの H位 置データ HPを受ける。 そして、 表示期間中、 バッファ RAMアド レス回路 90はバッファ RAM 84のァドレスを " 0— 255 " ま でインクリメントして、 このァドレスをバッファ RAM 84に与え る。 したがって、 ノ ツファ RAM 84からは、 ドッ ト順次に、 カラ 一データ等が読み出される。 また、 バッファ RAM84へのデータ の書込を行うとき、 バッファ RAMアドレス回路 90は、 絶対値デ ータ H Aを基準にしてバッファ RAM 84の書込ァドレスを作成す る。 ただし、 バッファ RAM8 4の読出または書込はバッファ RA M制御回路 92によって制御される。 すなわち、 バッファ RAM制 御回路 92はべク トル RAMァドレス回路 58 (第 6 B図） からの 信号/ N0N0BJ を受け、 この信号/ N0N0BJ に応答してバッファ RAM 84へのデータの書込を禁止し、 またカラーデータが 「透明」 を示 すとき、 同様に、 バッファ RAM8 4へのデータの書込が禁止され る。

ここで、 上述の各画路について、 第 8図—第 2 1図を参照して、 さらに詳細に説明する。

詳細回路

OAMァ ドレス回路 42

第 8図に示す 0 AMァ ドレス回路 4 2は 8ビッ トのア ドレスカウ ンタ （H i ) 94および 2ビッ トのア ドレスカウンタ （L 0 ) 96 を舍む。 ァ ドレスカウンタ 94のァ ドレス入力 A 2— A 8および A 9が、 OAMァドレスレジスタ 36のアドレスラッチ （L 0 ) 36 aおよびァ ドレスラッチ （H i ) 36 bから与えられ、 ア ドレス力 ゥンタ 96のァドレス入力 A 1はァドレスラッチ 36 aから与えら れる。 ァドレス A 1はォブジェク トの 2ワードのどちかを指定する ァドレスであり、 ァドレス A2—A8は 1 28個のオブジェク トの 何れかを指定する。 ア ドレスラッチ 36 bからのデータ出力 D 7が タイ ミング信号発生面路 34からの信号/ HI および/ VB の反転とと もに N ANDゲート 98に与えられる。 したがって、 データ出力 D 7が NANDゲ一ト 98を介してァドレスカウンタ 94のリセッ ト 入力 Rに印加される。 したがって、 データ D 7が口一レベルのとき ア ドレスカウンタ 94にリセッ トがかかり、 ア ドレスカウンタ 94 は必ず " 0 " からカウントを開始してィンクリメントされる。 これ によって、 ィ ンレンジ判定する際に、 最初に読み込まれたィ ンレン ジ状態にあると判定されたオブジェク トが優先順位の最も高いォブ ジェク トとして処理されることになる。 また、 データ D 7が " 1 " であるとき、 ァドレスカウンタ 9 4はリセッ トされず、 マイクロプ ロセサ 1 0 (第 1図） から最後に入力されたデータがそのまま初期 値データとして設定され、 その初期値データで指定されるォブジヱ ク トが最優先で処理される。

タイ ミング信号発生回路 3 4からの信号/ HC0を受けるデータセレ クタ 1 0 0が、 垂直ブランキング期間とそれ以外の期間とで異なる 周波数のクロックをァドレスカウンタ 9 4に選択的に与える。 すな わち、 タイ ミング信号発生回路 3 4からの信号 INがデータ入力とし てまたタイ ミング信号発生回路 3 4からの信号 HC0 がクロックとし て入力される D— F F 1 0 2の出力が A N Dゲート 1 0 4の入力に 与えられ、 タイ ミング信号発生回路 3 4からの信号/ VB が A N Dゲ ート 1 0 4に入力されるので、 A N Dゲート 1 0 4からは垂直ブラ ンキング期間中ローレベルが出力される。 このローレベルの信号に よってデータセレクタ 1 0 0がアドレスカウンタ 9 4のクロックに タイ ミング信号発生回路 3 からの信号/ HC0に同期したクロックを 与える力、、 マイクロプロセサ 1 0からのアクセスタイ ミングすなわ ちア ドレスデコーダ 4 0 (第 6 A図） からの信号 0AW に同期したク ロックを与えるかを切り換える。 したがって、 ア ドレスカウンタ 9 4には垂直ブランキング期間ではマイクロプロセサ 1 0がアドレス カウンタ 9 4をアクセスするタイ ミングに同期するクロックが与え られ、 それ以外の期間では内部タイ ミングに同期するクロックが与 えられる。

上述の A N Dゲート 1 0 4の出力は、 ァドレスカウンタ 9 6から のキヤリ信号 Cとともに、 O Rゲート 1 0 8を通してア ドレスカウ ンタ 9 4のィネーブル入力 Tとして与えられる。 D-F F 1 1 0のデータ入力としてタイミング信号発生回路 34 らの信号 VBH が与えられ、 そのクロック入力としてタイミング信号 発生回路 34からの信号 HC0 が与えられる。 信号 VBH はまた D— F F 1 1 0の出力とともに ANDゲ一ト 1 1 2に与えられる。 したが つて、 ANDゲ一ト 1 1 2の出力は信号 HC0 のタイミングでハイレ ベルとなり、 ア ドレスデコーダ 40からの信号 0AW1および 0AW2とと もに、 NORゲ一ト 1 1 4を通して D— F F 1 16および 1 1 8の データ入力に印加される。 D— F F 1 1 6のクロックとしてはタイ ミング信号発生回路 34からの信号/ 10Mが与えられ、 D— F F 1 1 8のクロックとしてはタイ ミング信号発生回路 34からの信号 10M が与えられる。 これら D— F F 1 1 6および 1 1 8の出力が、 NO Rゲート 1 1 4の出力とともに、 NORゲート 1 20の入力に与え られる。 したがって、 NORゲート 1 20からは、 マイクロプロセ サ 1 0が 0 AM 38のァドレスを設定するときにデータバスにァド レスに相当する数値が出力される力 この数値データをァドレス力 ゥンタ 94にロードするタイ ミング信号/ LD がァドレスカウンタ 9 に与えられる。

アドレス選択回路 44, OAM制御回路 48および OAM38 第 9図に示すァ ドレス選択回路 4 は、 OAMァドレス回路 42 のアドレスカウンタ （H i ) 94からのアドレス A2— A8または べク トル RAM 46からのア ドレス A 2—A8を選択して OAM 3 8の主 OAM 1 24に与える。 すなわち、 タイミング信号発生回路 34からの信号/ VB および/ IN が NORゲート 1 26を介してデー タセレクタ 1 22に与えられ、 したがって、 データセレクタ 122 は垂直ブランキング期間中、 OAMァドレス面路 42からのァドレ ス A2— A8を主 OAM 1 24に与える。 同じようにして、 データ セレクタ 1 28は、 タイミング信号発生回路 34からの信号/ VB に 応答して 0 AMアドレス回路 42のアドレスカウンタ （H i ) 94 およびアドレスカウンタ （L o ) 96からのアドレス AO—A4ま たはべク トル RAM 46からのアドレス A 0— A 4を選択して OA M38の補助 0 AM 1 30に与える。 また、 データセレクタ 1 3 2 は 0 AMァドレス回路 42のアドレスカウンタ 96からのアドレス A 1または ANDゲート 1 34の出力をタイミング信号発生回路 3 4からの信号/ VB に応答して選択する。 ANDゲ一ト 1 34の 2入 力にはタイミング信号発生回路 34からの信号 HC0 および/ IN が与 えられる。 したがって、 垂直ブランキング期間中にはマイクロプロ セサ 1 0から出力されるデータを用いて 0 AM38に書き込むが、 それ以外の期間では内部ク口ックによって上位および下位ォブジヱ ク トデータ D 0 Ηおよび D 0 Lが主 0 AM 1 24すなわち 0 AM 3 8から読み出されて出力される。

OAM38において主 OAM 1 24と捕助 OAM 1 30とに分け たのは、 マイクロプロセサ 1 0のデータバスは 8ビッ トであり、 他 方 OAM38に記憶されるオブジェク トデータは前述のように 34 ビッ トであるからである。 すなわち、 第 7図に示すように、 8ビッ トのデータを 4回主 0 AM 1 24に記憶し、 残った 2ビッ ト （=3 4 -32 ) を 4つ纏めて 8ビッ トデータとして構成し、 それを補助 OAM 1 30に記憶する。 したがって、 補助 0 AM 1 30には 9ビ ッ 卜の H位置データの最上位ビッ トと 1ビッ トのサイズ選択データ とが記憶される。

0 AM制御回路 48はそれぞれ 8ビッ トのデータラッチ 1 36お よび 1 38を舍み、 このデ一タラツチ 136および 1 38がマイク ロブロセサ 1 0からのオブジェク トデータの 0 AM 38への書込に 利用される。 すなわち、 データラッチ 1 36の入力としてはデータ バスのデータ D 0— D 7が与えられ、 データラツチ 1 38の入力と してはデータラッチ 1 36の出力が与えられる。 データラッチ 1 3 6および 1 3 8のラッチ信号としては、 アドレスデコーダ 40 (第 6 A図） から出力される信号/ PAWおよび NANDゲート 1 40の出 力が与えられる。 NAN Dゲート 1 40は 0 AMァドレス回路 42 からのァドレス AOおよびァドレスデコーダ 40からの信号/ 0DWを 受ける。 ァドレス AOはィンバータ 1 44によって反転されて N A NDゲート 1 42の入力として与えられ、 この NANDゲート 1 4 2はさらに上述の信号/ 0DWを受ける。 したがって、 信号/ 0D に応答 して、 ァドレス A 0がローレベルのときデータラッチ 1 38にデー タがラッチされ、 ァドレス AOがハイレベルのとき NAN Dゲ一ト 1 42から主 OAM 1 24に書込信号が与えられ、 デ一タラツチ 1 36および 1 3 8にラッチされている上位および下位オブジェク ト データ D I Hおよび D I Lが主 OAM 124に書き込まれる。

また、 捕助 0 AM 1 30は 1 6ビッ トではないので、 1回の動作 でデータの書込が終了する。 したがって、 信号/ 0DWが補助 OAM1

30の書込信号として与えられ、 データラッチ 138にラッチされ ているオブジェク トデータが書き込まれる。

なお、 0 AM制御回路 48は 2つの NORゲート 1 46および 1

48を舍み、 N 0 Rゲート 1 46には 0 AMァドレス回路 42から のァドレス A 9がィンバータ 1 50によって反転されて与えられる とともに、 タイミング信号発生回路 34からの信号/ VB が与えられ る。 また、 NORゲート 14 8には上述のア ドレス A 9および信号 /VB がそのまま与えられる。 したがって、 垂直ブランキング期間中 において、 ァドレス A 9がハイレベルのときには NO Rゲート 1 4 8からィネーブル信号が補助 0 AM 1 30に与えられ、 ローレベル のときは NORゲート 1 4 6からイネ一ブル信号が主 0 AM 1 24 に与えられる。 そして、 主 OAM 1 2 4から読み出された上位のォ ブジェク トデータ D 0 Hは V位置レジスタ 68, アトリビュートレ ジスタ 7 0およびネームレジスタ 72にロードされ、 下位のォブジ ク トデータ D 0 Lは H位置レジスタ 6 6およびネームレジスタ 7 2に口一ドされる。

また、 前述のように補助 OAM 1 30にはォブジェク トデータの 特定のデータが 4つのォブジェク トをーまとめにして記憶されるの で、 データセレクタ 1 50および 1 52によって、 主 OAM 1 24 の 32ビッ トのォブジェク トデータに附属する 2ビッ トをそれと同 じタイ ミングで H位置レジスタ 66およびァトリビュートレジスタ 7 0にロードする。

べク トル RAMァドレス回路 58およびべク トル RAM 4 6 第 1 0図に示すべク トル RAMァドレス回路 58は 5ビッ トの可 逆カウンタないし Uノ Dカウンタ 1 5 4を含み、 この U/Dカウン タ 1 54のカウントデータがべク トル RAM4 6のアドレス AO— A 4に与えられる。 タイミング信号発生回路 34からの信号 INが D - F F 1 56のデータ入力に与えられ、 この D— F F 1 56の出力 が D— F F 1 58のデータ入力に与えられる。 D— F F 1 56およ び 1 5 8のクロック入力としてはタイ ミング信号発生回路 34から の信号 HC0 および 5Mが与えられる。 D— F F 1 58の出力は信号 HC 0 とともに NANDゲート 1 6 0の入力として与えられ、 この NA NDゲート 1 60の出力が NAN Dゲ一ト 1 62の出力とともに N ORゲート 164の 2入力として与えられる。 なお、 NANDゲ一 ト 1 62の 2入力にはタイミング信号発生回路 34からの信号/ LB および/ HC0が与えられる。 そして、 NORゲート 1 64の出力が上 述の UZDカウンタ 1 54のカウント入力すなわちクロックとして 与えられる。 したがって、 UZDカウンタ 154のクロックはタイ ミング信号発生回路 34からの信号 HC0 によって決まる。

また、 タイミング信号発生回路 34からの信号/ LB がィンバータ

1 66を通して UZDカウンタ 1 54のアップカウントまたはダウ ンカウントを切り換えるための入力 UZDとして与えられる。 した がって、 信号/ LB がハイレベルのとき U/Dカウンタ 1 54はァッ ブカウンタとして、 また信号/ LB がローレベルのとき U/Dカウン タ 1 5 4はダウンカウンタとしてそれぞれ構成される。

さらに、 タイミング信号発生回路 34からの信号 5Mおよび HC0 が NANDゲート 1 68の入力に与えられ、 この NANDゲート 1 6 8の出力が、 ィンレンジ判定面路 56からの信号/ INBANGEとともに NANDゲ一ト 1 70に与えられる。 この信号/ INBANGEが D— F F

1 7 2のデータ入力に与えられ、 上述の NANDゲート 1 68の出 力がこの D— F F 1 72のクロックとして与えられる。 D— F F 1 72の出力がデータセレクタ 1 74の 1入力として与えられ、 デ一 タセレクタ 1 74の切換入力としては、 前述の信号/ LB が与えられ る。 NANDゲート 1 70の出力が R S— F F 1 7 6のセッ ト入力 として与えられ、 リセッ ト入力 ZRとしてはタイミング信号発 生回路 34からの信号/ HI が印加される。 この RS— F F 1 76の 出力が ANDゲート 1 78の入力となる。 この ANDゲート 1 78 の他の入力としては ORゲート 1 80を経たタイミング信号発生回 路 34からの信号/ HBHまたは L および D— F F 1 82の出力が与え られる。

そのため、 インレンジ検出すべき期間において信号/ LB がハイレ ベルになると、 U/Dカウンタ 1 54がアップカウント動作に切り 換えられる。 そして、 インレンジ状態を示す信号/ INMNGEがローレ ベルになる都度、 D— F F 1 72からイネ一ブル信号が与えられる ので、 U/Dカウンタ 1 5 4は NO Rゲート 1 64からのクロック をァッブカウントする。 UZDカウンタ 1 5 4のカウント値が、 書 込アドレスとしてベク トル RAM46に与えられる。 また、 UZD カウンタ 1 54がァップカウント動作して、 そのカウント値すなわ ちィンレンジ検出されたォブジェク ト力、' 1ラインで表示可能な "3 2 " に達すると、 ANDゲート 1 86および D— F F 1 8 8によつ て信号 INBANGE FULLが発生される。 この信号 INRANGE FULLに応答し て、 ィンレンジ判定回路 56が不能動化される。 一方、 信号/ LB が ローレベルになると、 UZDカウンタ 1 5 がダウンカウント勳作 に切り換えられ、 UZDカウンタ 1 54はサイズカウンタ制御回路 62からの信号 L が与えられる都度ダウンカウント動作する。 UZ Dカウンタ 1 54のカウント値がィンレンジ検出されたォブジェク トを読み出し出すために、 読出ァドレスとしてベク トル RAM 46 に与えられる。 そして、 すべてのォブジヱク トが読み出されると、 UZDカウンタ 1 5 4のカウント値が "0" となり、 キヤリ信号が D-F F 1 82に与えられるので、 UZDカウンタ 1 54が不能動 化される。 ィンレンジ判定回路 56でィンレンジ判定動作を開始すると、 タ ィ ミング信号発生回路 34からの信号/ HI が U/Dカウンタ 1 54 のリセッ ト入力に与えられるとともに、 この信号/ HI は RS— F F 17 6のリセッ ト入力としても与えられる。 そして、 その後ィンレ ンジ状態にあるォブジヱク トが 1つも検出されなければ、 RS— F F 1 7 6の出力はローレベルのままであり、 この信号が D— F F 1 90オブジェク ト 1 92を経てタイミング信号発生回路 34からの 信号 HC0 に応答して、 前述の信号/ fiONOBJ として出力される。 この 信号/ N0N0BJ はバッファ RAM制御回路 92 (第 6 C図） に与えら れる。

レジスタ制御回路 7 4, H位置演算回路 64, H位置レジスタ 66 , V位置レジスタ 68, アトリビュートレジスタ 70 , ネームレジ スタ 72および H位置演箕画路 76

第 1 1図に示すレジスタ制御回路 74は NORゲート 194なら びに N A N Dゲ一ト 1 96および 1 9 8を舍む。 N 0 Rゲート 1 9 4の入力にはサイズカウンタ制御回路 62 (第 6 B図） からの信号 Cとタイミング信号発生回路 34からの信号 VBおよび INが与えられ る。 NANDゲ一ト 1 96の入力には NORゲート 1 94の出力と ともに、 タイミング信号発生回路 34からの信号 /5M および HC0 が 与えられ、 NAN Dゲート 198の入力にはサイズカウンタ制御画 路 62 (第 6 B図） からの信号 Lとタイ ミング信号発生回路 34か らの信号 5Mおよび HC0 が与えられる。

H位置演算面路 64は 8ビッ トのフルァダー 200を舍み、 その 一方入力 A 0 -A 7にはィクスクルーシブ 0 Rゲート 202の出力 が与えられ、 他方入力 B 3— B 5として ANDゲート 204の出力 が与えられる。 なお、 残余の他方入力としてはアース電位すなわち "0 " が与えられる。 H位置レジスタ 6 6の第 1 H位置レジスタ 6 6 aからの H位置データ D 0 -D 7が ANDゲ一ト 206からのキ ャリ信号入力 C I Nとともにイクスクルーシブ 0 Rゲート 202の 入力に与えられる。 したがって、 キヤリ信号入力 C I Nがハイレべ ルのとき、 データ D 0— D 7がィクスクルーシブ 0 Rゲ一ト 202 によって反転されて、 フルァダー 200の上述の一方入力 A 0— A 7として与えられる。

なお、 ANDゲ一ト 206には H位置レジスタ 6 6に含まれる第 2 H位置レジスタ 66 aからのデータ D 8および ORゲート 208 の出力が与えられる。 このデータ D 8が " 1 " のときォブジェク ト の水平 （H) 位置は第 1 2図に示すように負 （マイナス） 領域にあ り、 データ D 8が "0 " のときオブジェク トの H位置は第 1 2図に 示すように正 （プラス） 領域にある。 すなわち、 モニタ 2 2 (第 1 図） の実際の表示画面は、 第 1 2図に示す原点 （ 0, 0 ) から図面 上右半分の部分であり、 この表示画面内では、 水平位置は "0— 2 5 5 " すなわち "000 H— 0 F F H" である。 ところが、 この実 施例では、 ォブジヱク トの左端が表示画面から外れていてもォブジ ェク トの表示画面内の部分が画面の左端からスムースに画面上に現 れるようにするために、 表示画面の範囲外においても第 1 2図の左 半分に示すような仮想的な画面を想定し、 その範囲でも水平位置を 設定できるようにしている。 この表示範囲外においては、 水平位置 は " 2 56— 5 1 1 " すなわち " 1 00 H— 1 F F H" として表現 される。 そして、 イ ンレンジ判定期間中において、 H位置データ D 8力 " 0 " であれば、 データ D 0— D 7が直接フルァダ一 200の 入力 A O—A 7として与えられ、 そのとき入力 B 3—B 5はイ ンレ ンジ判定期間中であることを表すタイ ミング信号発生面路 3 4から の信号 INによってローレベルに固定される。 したがって、 フルァダ 一 2 0 0の出力は " D 0— D 7 + 0 " となり、 データ D 0— D 7が そのまま出力される。 また、 H位置データ D 8が " 1 " であれば、 データ D 0— D 7がィクスクルーシブ 0 Rゲート 2 0 2によって反 転されてフルァダー 2 0 0の入力 A O— A 7として与えられ、 その とき入力 B 3 - B 5は上述の信号 INによってローレベルに固定され る。 したがって、 フルァダー 2 0 0の出力は " 1 + / ( D 0 - D 7 ) " となる。

そして、 それ以外の場合、 O Rゲート 2 0 8を介して与えられる タイミング信号発生回路 3 4からの信号 HC0 がハイレベルのとき、 H位置データ D 8の " 0 " または " 1 " に依存してフルァダ一 2 0 0から " D 0— D 7 + 0 " または " D 0— D 7 + 1 " がサイズカウ ンタ 6 0 (第 6 B図） の初期値としてロードされる。 信号 HC0 が口 —レベルのとき、 H位置データ D 0— D 7がそのままフルァダ一 2 0 0の入力 A O— A 7に与えられ、 フルァダー 2 0 0の入力 B 3一 B 5としてはサイズカウンタ 6 0からのデータ S C 0— S C 2が与 えられるので、 その両者の加算結果がフルァダー 2 0 0から出力さ れる。

このようにして、 H位置演算回路 6 4において H位置データをそ の絶対値に変換する理由は、 第 1 2図に示されるォブジ ク トのよ うに、 モニタの表示画面からはみ出した部分を除いて、 ォブジヱク トがモニタ画面の左端から表示されるようにするためである。 なお、 V位置演箕回路 7 6は、 8ビッ トのフルァダー 2 1 0を舍 み、 その一方入力 A O— A 7には V位置レジスタ 6 8からの V位置 データ D 8— D 1 5がィンバータ 2 1 2によって反転されて与えら れ、 他方入力 B 0—B 7にはタイミング信号発生回路 3 4からの信 号 VD0-VD7 が印加される。 そして、 フルァダー 2 1 0の加算結果が オブジェク トの垂直 （V ) 位置データとして、 A N Dゲー.ト加算器 制御回路 7 8およびィンレンジ判定回路 5 6 (第 6 B図） に与えら れる。

サイズレジスタ 5 0 , イ ンタレースレジスタ 5 4 , サイズデコーダ 5 2およびィ ンレンジ判定画路 5 6

第 1 3図に示すサイズレジスタ 5 0はァドレスデコーダ 4 0 (第 6 A図） からの信号 SZW をロード信号として受ける第 1 , 第 2およ び第 3サイズレジスタ 5 0 a , 5 0 bおよび 5 0 cを含み、 これら 第 1 , 第 2および第 3サイズレジスタ 5 0 a , 5 0 bおよび 5 0 c にはデータバスを介してマイクロプロセサ 1 0 (第 1図） からのデ ータ D 0— D 7が与えられる。 ィンタレースレジスタ 5 はァドレ スデコーダ 4 0 (第 6 A図） からの信号 IZW をロード信号として受 ける第 1および第 1ィンタレースレジスタ 5 4 aおよび 5 4 bを舍 み、 これら第 1および第 2ィンタレースレジスタ 5 4 aおよび 5 4 bにはデータバスを介してマイクロプロセサ 1 0 (第 1図） からの データ D 0— D 7が与えられる。 第 1サイズレジスタ 5 0 aはォブ ジェク トメモリ領域のァドレスデータ BASEをロードし、 第 2サイズ レジスタ 5 0 bはデータ SEL をロードし、 そして第 3サイズレジス タ 5 0 cはサイズデータ SIZEをロードする。 第 1インタレースレジ スタ 5 4 aは奇数フィールドと偶数フィールドとで異なる表示を行 うかまたは同じ表示を行うかを設定するィンタレースデータをロー ドし、 第 2ィンタレースレジスタ 5 4 bはデータ OBJ V SEL をロー ドする。

第 1および第 2サイズレジスタ 5 0 aおよび 5 0 bにロードされ るデータ BASEおよび SEL は、 前述のように 1つの S R A Mからなる ビデオデータメモリ 1 6 (第 1図） の背景バタ一ン記憶領域 1 6 a およびキャラクタデータ記憶領域 1 6 bを任意に設定するためのビ デォデータメモリ 1 6のァドレスを指定する。 すなわち、 第 1 4図 および第 1 5図に示すようにビデオデータメモリ 1 6は 6 4 Kバイ ト （ワード） の記憶容量を有し、 そのうち特定の 4 Kバイ ト領域 1 6 Aがデータ D 0— D 2によって表されるデータ BASEによって指定 される。 また、 それぞれが 4 Kバイ トである別の領域 1 6 B 1 , 1 6 B 2 , 1 6 B 3または 1 6 B 4がデータ D 3および D 4によって 表されるデータ SEL で指定される。 このデータ BASEおよび SEL を適 宜組み合わせることによって、 データ SEL の 2ビッ トを変更するだ けで、 ォブジヱク トの種類を変更できる。 すなわち、 ゲームの或る 場面で必要なォブジヱク トのキャラクタデータを特定領域 1 6 Aお よび別の領域 1 6 B 1— 1 6 B 4の何れかに記憶していて、 他の場 面で必要なオブジェク 卜のキャラクタデータを領域 1 6 B 1 _ 1 6 B 4の他の 1つに記憶しておくようにすれば、 そのオブジェク トが 必要なときにはデータ SEL の 2ビッ トを変更して領域 1 6 B 1— 1 6 B の他の 1つを指定するだけで、 ゲームの各場面毎に簡単にォ ブジェク トの種類を変更することができる。

また、 第 3サイズレジスタ 5 0 cからの 3ビッ トのサイズデータ D 5— D 7は、 サイズデコーダ 5 2に入力される。 このサイズデコ ーダ 5 2は、 ア トリビュートレジスタ Ί 0に含まれる第 1アトリビ ユートレジスタ 7 0 a (第 1 1図） からの 1ビッ トのサイズ選択デ ータ SIZESEL とともにサイズデータ D 5 - D 7をデコーダして NO Rゲート 5 2 a, 5 2 b, 5 2 cまたは 5 2 dから、 サイズ指定信 号 S8,S16,S32または S64 を出力する。 すなわち、 サイズ指定信号 S8 が NORゲート 5 2 aから出力されたとき水平 X垂直 = 8 X 8 ドッ トの （ 1つの単位キャラクタからなる） オブジェク トが選択され、 サイズ指定信号 S16 が NORゲート 5 2 bから出力されたとき水平 X垂直 = 1 6 X 1 6 ドッ トの （ 4つの単位キャラクタからなる） ォ ブジヱク トが選択され、 サイズ指定信号 S32 が N 0 Rゲート 5 2 c から出力されたとき水平 X垂直 = 3 2 X 3 2 ドッ トの （ 1 6の単位 キャラクタからなる） オブジェク トが選択され、 サイズ指定信号 S6 4 が NO Rゲート 5 2 dから出力されたとき水平 X垂直- 6 4 X 6 4 ドッ トの （ 6 4の単位キャラクタからなる） ォブジヱク トが選択 される。

これらサイズ指定信号 S8,S16,S32または S64 はサイズカウンタ制 御回路 6 2およびァドレス加箕器制御回路 7 8に、 信号/ 0BJ8,/0BJ 16./0BJ32 または/ 0BJ64として与えられる。 また、 サイズ指定信号 S8および S16 は、 インレンジ判定画路 5 6に舍まれるデータセレク タ 2 1 4に与えられ、 サイズ指定信号 S32 および S64 はデータセレ クタ 2 1 6に与えられる。 また、 データセレクタ 2 1 8の一方入力 としては、 さらにサイズ指定信号 S64 が与えられ、 このデータセレ クタ 2 1 8の他方入力は " 1 " に固定される。 これらデータセレク タ 2 1 4 , 2 1 6および 2 1 8にはィ ンタレースレジスタ 5 に舍 まれる第 2ィンタレースレジスタ 5 4 bからのィンタレースデータ が選択信号として与えられる。 そして、 インタレース時とノ ンイン タレ一ス時では、 オブジェク トサイズが変化する。 たとえば、 イン タレース時にドッ ト密度を上げるとォブジェク トサイズは小さくな るので、 それに応じてサイズデコーダ 52からのサイズ指定信号に 基づくィンレンジ判定の基準となるサイズを変更する必要がある。 このようなサイズの違いに応じたィンレンジ判定動作を実行するた めに、 データセレクタ 2 1 4 -2 1 8が利用される。

データセレクタ 2 14の出力はィンバータ 220によって反転さ れ、 0 Rゲート 222を通して ANDゲ一ト 224の一方入力に与 えられる。 この ANDゲート 224の他の入力としては、 ANDゲ ート 22 6の出力が与えられる。 この ANDゲート 226の 2入力 として、 ィンタレースレジスタ 54からのィ ンタレース指定信号お よびィンバータ 228を経た NORゲート 52 aからのサイズ指定 信号 S8が与えられる。 そして、 ANDゲート 224の他方入力には V位置演算面路 76からの V位置データ D 3が与えられる。

データセレクタ 2 1 6および 2 1 8の出力は ANDゲート 230 の 2入力として与えられ、 ANDゲート 230の残余の入力には V 位置演箕回路 76からの V位置データ D 4が与えられる。 データセ レクタ 2 1 8の出力は、 V位置演箕面路 76からの V位置データ D 5とともに、 ANDゲート 232に与えられる。 また、 上述の AN Dゲート 226の出力が V位置演算回路 76からの V位置データ D 2とともに、 ANDゲート 234に与えられる。 これら ANDゲー ト 224, 230, 2 32および 234の出力が、 V位置演算回路 7 6からの V位置データ D 6および D 7とともに、 反転されて、 N ANDゲート 236の入力として与えられる。

NANDゲート 236の入力にはさらに N 0 Rゲート 238の出 力が与えられる。 この NORゲート 2 38の入力には、 H位置レジ スタ 6 6からの H位置データ D 8および NANDゲート 24 0の出 力が反転されて与えられる。 NANDゲ一ト 240は、 その入力と して、 NAN Dゲート 24 1 , 242および 244の出力とともに H位置レジスタ 6 6からの H位置データ D 6および D 7の反転を受 ける。 NAN Dゲート 24 1の 2入力はサイズ指定信号 S8を受ける ィンバータ 228の出力および H位置レジスタ 66からの H位置デ —タ D 3であり、 NAND 242の 3入力は H位置レジスタ 66か らの H位置データ D 4ならびにサイズ指定信号 S16 および S32 であ り、 そして NAND 2 44の 2入力は H位置レジスタ 66からの H 位置データ D 5およびサイズ指定信号 S64 である。

上述の NORゲート 238の出力が水平 （H) 方向にィンレンジ 状態にあるか否かを表す信号となる。 また、 ANDゲート 224, 230, 2 32および 234が V位置演箕回路 7 6からのデータ D 5および D 7垂直 （V) 方向にインレンジ状態にあるか否かを表す 信号となる。

そして、 前述の NANDゲ一ト 236の入力には、 上述の NO R ゲート 23 8ならびに ANDゲート 224, 230, 232および

234の出力の他に、 さらにタイミング信号発生回路 34からの信 号 INをそのデータ入力に受けかつ信号 HC0 をそのクロックとして受 ける D— F F 24 6の出力およびべク トル RAMァドレス回路 58 からの信号 INRANGE FULLが与えられる。 したがって、 NANDゲー ト 236からは、 信号 INはあるが信号 INRANGE FULLがないとき、 判 定対象となっているォブジェク トが水平および垂直方向ともにィン レンジ状態にあるとき、 そのことを表す信号/ INRANGEを出力する。 サイズカウンタ制御回路 62およびサイズカウンタ 60

第 1 6図に示すサイズカウンタ制御回路 62は、 ィンレンジ判定 回路 5 6すなわちサイズデコーダ 52の NORゲート 52 a, 52 b, 52 cまたは 52 dからのォブジヱク トサイズ信号/ 0BJ8, /0BJ 16./0BJ32 または/ 0BJ64を受けるデータラッチ 248を舍む。

また、 H位置レジスタ 66からの H位置データ D 8が ANDゲー ト 250, 25 2および 254の各一方入力に与えられ、 これら A NDゲート 250, 252および 254の他方入力としては、 H位 置演算回路 64からの絶対値データ HAの D 3, D 4および D 5が それぞれ与えられる。 ANDゲート 250, 252および 254の 出力がサイズカウンタ 60の初期値として与えられる。 H位置レジ スタ 66の H位置データが正 （プラス） のとき、 対象オブジェク ト のスタート位置はモニタ 22 (第 1図） の画面内のどこかであるか ら、 H位置データ D 8としては必ず "0" が入力される。 したがつ て、 ANDゲート 250— 254の出力は、 ともに、 口一レベルと なり、 サイズカウンタ 60に設定される初期値データは "0" とな る。 一方、 H位置レジスタ 66の H位置データが負 （マイナス） の とき、 H位置データ D 8としては必ず " 1 " が入力される。 たとえ ば、 H位置データが "一 8" であるとき、 その絶対値 H Aは "8" となり、 バイナリデータ " 1 000 " として表現される。 したがつ て、 絶対値 H Aの D 3がハイレベルとなり、 ANDゲート 250か らの出力もハイレベルとなり、 サイズカウンタ 60には " 1 " が初 期値として設定される。 そして、 負方向へのずれが大きい程その絶 対値 H Aすなわちサイズカウンタ 60に設定される初期値も大きく なる。 このサイズカウンタ 6 0のクロックとしてはタイ ミング信号発生 回路 3 4からの信号/ HC0が与えられ、 したがって、 サイズカウンタ 6 0は、 上述のようにして設定された初期値を信号/ HC0毎にィンク リメントする。 なお、 サイズカウンタ 6 0のリセッ ト入力としては タイ ミング信号発生回路 3 4からの信号/ IN が与えられるので、 サ ィズカウンタ 6 0はィ ンレンジ判定回路 5 6におけるィ ンレンジ判 定期間中にはカウント動作しない。

そして、 サイズカウンタ 6 0の出力データ S Cは前述のようにァ ドレス加算器制御回路 7 8に与えられるとともに、 ANDゲート 2

5 6, 2 5 8および 2 6 0の一方入力として与えられる。 ANDゲ ート 2 5 6, 2 5 8および 2 6 0の他方入力にはデータラツチ 2 4 8にラツチされている信号/ 0BJ16，/0BJ32 および/ 0BJ64が与えられ る。 そして、 ANDゲート 2 5 6, 2 5 8および 2 6 0の出力は、 データラッチ 2 4 8にラッチされている信号/ 0BJ8 とともに、 NO Rゲート 2 6 2に与えられる。 この NORゲート 2 6 2の入力には さらに D— F F 2 6 4および 2 6 6の出力が与えられ、 D_ F F 2

6 の入力には ANDゲート 2 6 8の出力がまた D— F F 2 6 6の 入力にはタイミング信号発生回路 3 4からの信号 HBH がそれぞれ与 えられる。 ANDゲート 2 6 8は、 H位置演箕回路 6 4からのデー タ D 3— D 7およびィンバータ 2 7 0によって反転された H位置レ ジスタ 6 6からの H位置データ D 8を受ける。 D— F F 2 6 4およ び 2 6 6のクロックとしては、 データセレクタ 2 4 8のラッチ信号 と同じように、 タイミング信号発生回路 3 4からの信号/ HC0が与え られる。 ORゲート 2 6 2の出力は D— F F 2 7 2のデータ入力と して与えられるとともに、 信号 Cとしてレジスタ制御回路 7 4に与 えられる。 D— F F 27 2のクロックにはタイミング信号発生回路 34からの信号 HC0 が与えられる。

ァ ドレス加箕器制御回路 78

第 17図に示すァドレス加算器制御回路 78は、 ィンレンジ判定 回路 56すなわちサイズデコーダ 52の NORゲート 52 a , 52 b, 52 cまたは 52 dからのォブジヱク トサイズ信号/ 0BJ8, /0BJ 16および/ 0BJ32を受ける D— F F s 274を舍む。 D— F F s 27 4のクロックにはタイ ミング信号発生回路 34からの信号 HC0 が与 えられる。 これら D— F F s 274からの信号/ 0BJ8 は ANDゲー ト 276, 278, 280, 282, 284および 286の各入力 に与えられる。 D— F F s 274からの信号/ 0BJ16は ANDゲ ト 278, 280, 284および 286の各入力に与えられる。 D— F F s 274からの信号/ 0BJ32は ANDゲ一ト 280および 286 の各入力に与えられる。 ANDゲート 276, 278および 280 の残余の入力としては、 ァトリビュートレジスタ 7 0からのデータ H-FLIPが与えられ、 ANDゲート 282, 284および 286の残 余の入力としては、 ァトリビュートレジスタ 10からのデータ V-FL IPが与えられる。 そして、 アトリビュートレジスタ 70からのデー タ V-FLIPはさらに、 イクスクルーシブ 0 Rゲート 288 , 290お よび 292の各一方入力として与えられる。 上述の ANDゲ一ト 2 76, 278および 280の出力は、 それぞれ、 サイズカウンタ 6 0からのデータ S C 0— S C 2のそれぞれとともに、 イクスクルー シブ ORゲート 294, 29 6および 298の入力に与えられる。 ANDゲート 282, 284および 286の出力はそれぞれィクス クルーシブ ORゲート 300, 302および 304の一方入力に与 えられる。 イクスクル一シブ ORゲート 2 8 8, 2 9 0, 2 9 2, 3 0 0 , 3 0 2および 3 0 4の各他方入力には 6ビッ 卜のデータセ レクタ 3 0 6の出力が与えられる。

このデータセレクタ 3 0 6にはタイ ミング信号発生回路 3 4から の信号 FIELD が与えられるとともに、 V位置演算回路 7 6からの V 位置と走査ライン番号との差を.示すデータ D 0— D 5を受ける D— F F 3 0 8の出力が与えられる。 D— F F 3 0 8のクロックとして タイ ミング信号発生回路 3 4からの信号/ HC0が与えられ、 この D— F F 3 0 8からのデータ D 0— D 4がデータセレクタ 3 0 6の一方 入力に与えられ、 D— F F 3 0 8からのデータ D 0 -D 5がデータ セレクタ 3 0 6の他方入力に与えられる。 データセレクタ 3 0 6は ィンタレースレジスタ 5 4からのデータ OBJ V SEL に応じて両入力 を選択的に出力し、 上述のようにイクスクルーシブ ORゲ一ト 2 8 8, 2 9 0, 2 9 2, 3 0 0, 3 0 2および 3 0 4に与える。

このァドレス加算器制御回路 7 8は主として、 第 1 8 A図—第 1 8 D図に示す H反転およびノまたは V反転を実行する際のァドレス を変更する。 第 1 8 A図図示の場合には、 データ H-FLIPおよび V-FL IPはともに "0 " であり、 H反転および V反転は行われない。 第 1 8 B図図示の場合には、 データ H-FLIPが " 1 " でありかつデータ V- FLIPが "0 " であり、 したがって、 垂直軸 3 1 0を中心に H反転が 実行されるが V反転は行われない。 第 1 8 C図図示の場合には、 デ —タ H-FLIPが "0 " でありかつデータ V-FLIPが " 1 " であり、 した がって、 H反転は行われないが、 水平軸 3 1 2を中心に V反転が実 行される。 第 1 8 D図図示の場合には、 データ H-FLIPおよび V- FLIP はともに " 1 " であり、 垂直軸 3 1 0および水平軸 3 1 2を中心と した H反転および V反転が実行される。

第 1 7図に戻って、 ォブジヱク トサイズによって反転する距離が 変化するので、 ANDゲート 27 6 - 286の入力としては、 上述 のように、 サイズデコーダ 52の出力信号/ 0BJ8,/0BJ16および/ 0BJ 32が与えられる。 ォブジヱク トサイズが 8 X 8の場合、 信号/ 0BJ8 がローレベルであるため、 ANDゲート 276— 286の出力はと もにローレベルとなる。 したがって、 この場合、 イクスクル一シブ 0 Rゲート 294— 298はサイズカウンタ 60からのサイズデ一 タ S C 0— S C 2をそのまま加算ァドレス AA4, AA5および A A 6として出力するので、 ア ドレスは反転されない。 オブジェク ト サイズが 1 6 X 1 6の場合、 信号/ 0BJ16がローレベルとなり、 AN Dゲート 276および 282のみが能動化され、 残余の ANDゲー ト 278, 280, 284および 286の出力は、 ローレベルとな る。 この場合、 データ H- FLIPが " 1 " であれば、 サイズカウンタ 6 0からのサイズデータ S C Oがィクスクル一シブ 0 Rゲ一ト 294 で反転されて加算ァドレス AA4として出力される。 ォブジヱク ト サィズが 32 X 32の場合、 信号/ 0BJ32がローレベルとなり、 AN Dゲート 276, 278, 282および 284が能動化されかつ残 余の ANDゲート 280および 286の出力はローレベルとなる。 この場合、 データ H-FLIPが " 1 " であれば、 サイズカウンタ 60か らのサイズデータ S C 0および S C 1がイクスクルーシブ 0 Rゲー ト 294および 296で反転されて加算ァドレス AA4および AA 5として出力される。 ォブジェク トサイズが 64 X 64の場合、 信 号/ 0BJ8,/0BJ16および/ 0BJ32がハイレベルとなり、 全ての ANDゲ ート 276— 286が能動化される。 この場合、 データ H-FLIPが " 4

1 " であれば、 サイズカウンタ 6 0からのサイズデータ S C 0— S C 2がイクスクルーシブ 0 Rゲート 2 9 4— 2 9 8で反転されて加 算アドレス AA4— AA6として出力される。

V反転の場合には、 ビデオデータメモリアドレス回路 8 2へのァ ドレス下位 3ビッ トの反転が水平ライン毎の反転を意味し、 上位 3 ビッ トの反転がキャラクタ毎の反転を意味する。 この下位 3ビッ ト はォブジェク トサイズに関係ないので、 データ V- FLIPの " 1 " また は " 0 " に依存してィクスクルーシブ 0 Rゲート 2 8 8 , 2 9 0お よび 2 9 2がデータセレクタ 3 0 6からのデータを反転しまたは反 転しないで、 ビデオデ一タメモリアドレス回路 8 2へのァドレスの 下位 3ビッ ト AO , A 1および A 2として出力する。 また、 上位 3 ビッ トについては、 先の H反転の場合と同様にして、 ANDゲート 2 8 2 - 2 8 6でサイズ毎の条件を設定し、 その条件に応じて、 デ ータ V-FLIPの " 1 " または "0 " に依存してイクスクルーシブ 0 R ゲート 3 0 0 , 3 2および 3 0 4でデータセレクタ 3 0 6の出力デ —タを反転しまたは反転しないで、 ァドレス加算器 8 0への上位 3 ビッ ト AA8, AA9および AA 1 0として出力する。

なお、 ァドレス加算器制御回路 7 8に舍まれる ANDゲ一ト 3 1 4および 3 1 6は加算ァドレス A A 1 2および AA 1 3を出力する が、 このァドレス A A 1 2および A A 1 3は第 1 4図および第 1 5 図で先に説明した領域 1 6 B 1— 1 6 B 4の何れかを指定するデー タとして利用される。

ァドレス加箕器 8 0, ビデオデータメモリアドレス回路 8 2および ビデオデータメモリ 1 6

第 1 9図に示すァドレス加算器 8 0はそれぞれ 4ビッ トの 3つの フルァダ一 8 0 a , 8 0 bおよび 8 0 cを含み、 これらフルァダ一 8 0 3— 8 0 cの出力がァドレス A 4— A 1 5としてビデオデータ メモリアドレス回路 8 2に与えられる。 ビデオデータメモリアドレ ス回路 8 2のアドレス A O— A 2としては先のァドレス加算器制御 HI路 7 8からのァドレス A O— A 2が、 またァドレス A 3としては タイミング信号発生面路 3 4からの信号 HC0 が与えられる。 なお、 フルァダ一 8 0 a - 8 0 cのそれぞれにおいてどの入力ビッ トをァ —ス電位に固定するかはサイズレジスタ 5 0の第 1サイズレジスタ 5 0 a (第 1 3図） のデータ BASEに依存する。 そして、 ビデオデ一 タメモリアドレス回路 8 2によってビデオデータメモリ 1 6のアド レス A 0—A 1 5が指定され、 このビデオデータメモリ 1 6からの 出力データ D O— D 1 5が H反転回路 8 6に与えられる。

H反転回路 8 6およびカラーデータ抽出回路 8 8

第 2 0図に示す H反転回路 8 6はビデオデ一タメモリ 1 6からの 出力データ D 0—D 1 5を受けるデータセレクタ 3 1 8を含む。 デ —タセレクタ 3 1 8は、 各々が 2ビッ トの入力の一方を選択して 1 ビッ トで出力する 1 6個のデータセレクタを有する。 そして、 この データセレクタ 3 1 8の選択信号としては D— F F 3 2 0の出力が 与えられる。 D - F F 3 2 0のデータ入力にはデータ H- FLIPが与え られ、 クロックとしてはタイミング信号発生回路 3 4からの信号/ H COが与えられる。 データセレクタ 3 1 8は、 選択信号に応じて、 次 表 Πに従って、 データを出力する。 表 U

D7 DO

このようにして、 H反転面路 8 6では、 水平 （H) 方向の反転指 令 H-FLIPの有無に応じて、 ビデオデータメモリ 1 6から出力された グラフィ ックデータを 8ビッ ト単位で反転する。 この H反転回路 8 6から出力されるグラフィックデータがカラーデータ抽出回路 8 8 に与えられる。

カラーデータ抽出回路 88は 4つの第 1データセレクタ 322, 第 2データセレクタ 324, 第 3データセレクタ 326および第 4 データセレクタ 3 2 8を舍み、 これらデータセレクタ 3 2 2— 3 2 8の各々は、 8ビッ トの入力の何れか 1ビッ トのみを選択して出力 する。 第 1データセレクタ 322, 第 2データセレクタ 324, 第 3データセレクタ 326および第 4データセレクタ 328には、 そ れぞれ、 選択信号としてタイミング信号発生回路 3 4からの信号 HP 0,5Mおよび HC0 が与えられる。 前述の H反転回路 8 6からのグラフ ィ ックデータは、 それぞれ 1 6ビッ トの D— F F s 3 3 0および 3 3 2に与えられ、 D— F F s 3 3 2の出力がさらに D— F F s 3 3 4に与えられる。 D— F F s 3 3 0および 3 3 4のクロックとして はタイミング信号発生面路 3 4からの信号/ HC0が印加され、 D_F F s 3 3 2のクロックにはタイミング信号発生回路 3 4力、らの信号 HCO が与えられる。 タイミング信号発生回路 3 4からの信号 LBR が さらに D— F F 3 3 6のデータ入力に与えられ、 この D— F F 3 3 6のクロックとしてはタイミング信号発生回路 3 4からの信号 5Mが 与えられる。 D— F F 3 3 6の出力は上述の D— F F s 3 3 0およ び 3 3 4のリセッ ト入力として与えられる。

H反転回路 8 6からのグラフィックデータの最初の 1 6ビッ トは 信号 HC0 に応答して D— F F s 3 3 2に保持され、 次の 1 6ビッ ト は信号/ HC0に応答して D— F F s 3 3 0に保持される。 このとき、 先の D— F F s 3 3 2に保持されていた最初の 1 6ビッ トが信号/ H COに応答して D— F F s 3 3 に移動される。 したがって、 合計 3 2ビッ トのグラフィックデータが 8ビッ トずつ、 第 1データセレク タ 3 2 2, 第 2データセレクタ 3 2 4, 第 3データセレクタ 3 2 6 および第 4データセレクタ 3 2 8の入力データとなる。 これらデー タセレクタ 3 2 2— 3 2 8の各々力、'、 次表 ΠΙに従って 1ビッ トを選 択して、 合計 4ビッ トのカラーセルデータを出力する。 このように して、 カラ一データ抽出回路 8 8によって 4つのカラーセルがそれ ぞれ指定される。 表 m

HP0 0 0 0 0 1 1 1 1

HCO 0 0 1 1 0 0 1 1

5M 0 1 0 1 0 1 0 1

QO 17 15 13 11 16 14 12 10

Q l 16 14 12 10 17 15 13 11 ノ ッファ R A M 84

第 6 C図に示すバッファ RAM 84は、 各々が 9ビッ ト X 1 28 の記憶容量を有する第 1バッファ RAM 84 aおよび第 2バッファ RAM 84 bを舍む。 バッファ RAM84としては本来的には 1の バッファ RAMでよいが、 この実施例では、 バッファ RAMを 2つ の VRAMで構成し、 奇数ドッ トを第 1バッファ RAM84 aに記 憶させ、 偶数ドッ トを第 2バッファ RAM 84 bに記憶させる。 す なわち、 先のカラーデータ抽出回路 88のデータセレクタ 3 22— 32 8から、 タイミング信号発生回路 34からの信号 HP0 に応答し て、 選択的に、 奇数ドッ トを示すデータ 0 D 0— 0 D 3および偶数 ドッ トを示すデータ 1 D 0— 1 D 3が出力され、 このデータ 0 D 0 一 0 D 3および 1 D 0— 1 D 3カ^ それぞれ、 第 1バッファ RAM 84 aおよび第 2バッファ RAM 84 bのデータ入力として与えら れる。

そして、 このバッファ RAM 8 4からデータを読み出すときは、 第 1出力ラッチ 338 aおよび第 2出力ラッチ 33 8 わから、 デ一 タを一度に読み出して、 合成回路 28 (第 2図） に与える。

バッファ RAMァドレス回路 90およびバッファ RAM制御回路 9 1_

第 22 図に示すバッファ RAMァドレス回路 90は 8ビッ トのカ ゥンタ 34 0を舍み、 このカウンタ 340の出力がバッファ RAM 84のァドレスデータとしてバッファ RAM制御回路 92に与えら れる。 カウンタ 340のリセッ ト入力としては、 タイ ミング信号発 生回路 34から表示期間の直前に出力される信号/ CRES が与えられ る。 カウンタ 340のクロックとしてはデータセレクタ 3 42の出 力が与えられる。 このデータセレクタの 2つの入力にはタイミング 信号発生回路 3 4からの信号/ 10Mおよび HC0 が与えられ、 選択信号 としては、 タイ ミング信号発生回路 3 4からの信号 LBR が与えられ る。 したがって、 カウンタ 3 4 0は、 ノ ツファ RAM 8 4へのデー タの書込の場合とデータの読出の場合とでク口ックが変更される。 すなわち、 書込時には、 信号/ 10Mに応答してカウンタ 3 4 0がイン クリメントされ、 読出時には、 信号 HC0 に応答してカウンタ 3 4 0 がイ ンクリメ ン トされる。 したがって、 読出時には、 2 ドッ ト毎に カウンタ 3 4 0が " 1 " インクリメントされることになる。

また、 サイズカウンタ 6 0からの信号 L が D— F F 3 4 6のデー タ入力に与えられ、 この D— F F 3 4 6のクロックとしてはタイミ ング信号発生回路 3 4からの信号 HC0 が与えられる。 D— F F 3 4 6の出力はクロックとして同じタイミング信号発生回路 3 4からの 信号 HC0 を受ける D— F F 3 4 8に与えられる。 また、 タイ ミング 信号発生回路 3 4からの信号 HC0 が D— F F 3 50の入力に与えら れ、 タイ ミング信号発生回路 3 4からの信号 5Mが D— F F 35 0の ク口ックに与えられるとともに、 D— F F 3 5 2の入力としても与 えられる。 D— F F 3 5 2のクロックとしてはタイ ミング信号発生 面路 3 4からの信号 1011 が与えられる。 D— FF 3 4 8, 3 5 0お よび 3 5 2のそれぞれの出力は、 ィンバータ 3 5 4によって反転さ れたタイミング信号発生回路 3 4からの信号 LBB とともに、 NAN Dゲート 3 4 4の入力に与えられ、 この NANDゲート 3 4 4の出 力がカウンタ 3 4 0のロード信号入力/ LD として与えられる。 した がって、 このカウンタ 3 40のロードタイミングは信号 L すなわち ォブジェク トサイズに依存する。 なお、 カウンタ 340の初期値としては、 H位置演算回路 64か らの絶対値データ D 0—D 7とイクスクルーシブ 0 Rゲート 3 60 の出力とを D 8として受ける 9ビッ トの D— F F s 356すなわち D-F F 3 58の出力が与えられる。 ィクスクルーシブ ORゲート 360の入力としては、 H位置レジスタ 66からの絶対値データ D 8と H位置演算回路 64からのキヤリ信号 H-CARRY が与えられる。 したがって、 D— F F s 356のデータ入力 D 8としては、 キヤリ 信号があるときには H位置レジスタ 6 6のデータ D 8の反転が与え られる。 この D— F F s 356および 358のクロックとしてはタ ィ ミング信号発生回路 34からの信号 /5M および HC0 を受ける N A NDゲート 362の出力が与えられる。

また、 D— F F s 358の出力 D 0および D 8は、 それぞれ、 D 一 F F 364および 366のデータ入力として与えられ、 これら D 一 F F 364および 366のクロックとしては、 タイミング信号発 生回路 34からの信号/ HC0,/10M および HC0 を受ける NAN Dゲー ト 368の出力が与えられる。 D— F F 364の出力は、 信号 HP0 として先に説明したカラーデータ抽出回路 88に与えられるととも に、 バッファ RAM制御回路 92に舍まれる ANDゲ一ト 37 0に 与えられる。 また、 D— F F 366の出力はバッファ RAM制御回 路 92に含まれるィンバータ 372を通して ANDゲート 37 2に 与えられる。

ノ ッファ R AM制御回路 92は、 Ίビッ トのフルァダ一 3 7 6を 含み、 このフルァダー 37 の入力 A 0— A 6として前述のバッフ ァ RAM ANDゲート画路 90に舍まれるカウンタ 340からのデ ータ D 1—D 7が与えられる。 フルァダー 376の他方入力 Bはァ —ス電位すなわち "0" が与えられ、 キヤリ入力としては上述の A NDゲート 370の出力が与えられる。 このフルァダ一 376はバ ッファ RAM84の第 1および第 2バッファ RAM 84 aおよび 8 4 bの各ァドレス OA0— OA6として出力する。 たとえば、 ォブ ジヱク トの初期 H第 1が偶数ドッ トの場合にはァドレス OA0— 0 A6としては、 カウンタ 340のデータをそのまま与え、 奇数ドッ トの場合にはフルァダ一 376によってカウンタ 340のデータに 「+ 1」 してデータをアドレス OA0— OA6として出力する。 ノ、'ッファ R AM 84の第 1ノ、、ッファ R AM 84 aオブジェク ト 8 4 b (第 20図） の書込信号/ WE0および/ WE1は NORゲート 378 および 380から得られる。

NORゲ一ト 378の入力には 2つの NAN Dゲ一ト 382およ び 384の出力が与えられ、 NAN Dゲート 382は ANDゲート 386 , ィンバータ 388および NAN Dゲート 390のそれぞれ の出力ならびにタイミング信号発生回路 3 4からの信号 10M を受け る。 NANDゲート 384の入力にはタイ ミング信号発生回路 34 からの信号 および ANDゲート 392の出力が与えられる。 AN Dゲート 386の入力としては、 タイミング信号発生回路 34から の信号 LBW , ベク トル RAMァドレス回路 58からの信号/ N0N0BJ および NO Rゲート 394の出力が与えられる。 NAN Dゲート 3 90はカラーデータ抽出回路 88からの出力 1 D 0— 1 D 3のそれ ぞれの反転を受ける。 NORゲ一ト 394は上述の ANDゲート 3 7 4の出力および ANDゲ一ト 396の出力を受け、 ANDゲート 39 6には上述ののィンバータ 388にも与えられたカウンタ 34 0からの出力 D 8と ORゲート 398の出力とが与えられる。 OR ゲート 3 9 8はカウンタ 3 4 0の出力 D 1および D 2の反転を受け る。

NO Rゲート 3 8 0の入力には 2つの NAN Dゲ一ト 4 0 0およ び 4 0 2の出力が与えられ、 NAN Dゲート 4 0 0は、 上述の AN Dゲート 3 8 6, ィクスクルーシブ NORゲート 4 0 4および NA NDゲ一ト 4 0 6のそれぞれの出力ならびにタイ ミング信号発生回 路 3 4からの信号 10M を受ける。 イクスクルーシブ NORゲート 4 0 4の 2入力には上述ののフルァダ一 3 7 6のキヤリ出力信号およ びカウンタ 3 4 0の出力 D 8が与えられる。 NAN Dゲート 4 0 6 の入力としては、 カラーデータ抽出回路 8 8からの出力 0 D 0— 0 D 3のそれぞれの反転が与えられる。 NANDゲ一ト 4 0 2の入力 にはタイ ミング信号発生回路 3 4からの信号 5Mおよび ANDゲート 3 9 2の出力が与えられる。 ANDゲート 3 9 2の入力としては、 タイミング信号発生回路 3 4からの信号/ HC0および D— F F 4 0 8 の出力が与えられる。 この D— F F 4 0 8のデータ入力およびク口 ックには、 それぞれ、 タイ ミング信号発生回路 3 4からの信号 LBR および 5Mが与えられる。

このようにして、 2つの NORゲート 3 7 8および 3 8 0からの 出力信号/ WE1および/ WE0に応答して、 第 1バッファ RAM 8 4 わお よび 8 4 aにそれぞれデータが書き込まれる。

全体動作

初期状態または垂直ブランキング期間

マイクロプロセサ 1 0から OAMアドレスレジスタ 3 6 (第 6 A 図） に 9ビッ トの 0 AMァドレスを設定する。 この場合、 マイクロ プロセサ 1 0力、ら、 OAMァドレスレジスタ 3 6を指定するァドレ スデータおよび書込信号が与えられ、 その結果ァドレスデコーダ 4 0から前述の信号 0AW が出力される。 同時にマイクロプロセサ 1 0 から初期ア ドレスを示すデータが出力されているため、 信号 0AW に 応答して、 OAMァドレスレジスタ 3 6に初期ァドレスが設定され る。 また、 この 0 AMアドレスレジスタ 36からの初期アドレス値 とァドレスデコーダ 4 0からの信号 0AW が OAMァドレス面路 4 2 に与えられる。 信号 0AW は OAMアドレス面路 42内部で遅延され た後内部カウンタ （後述） のロード信号として使用されるため、 マ ィク口プロセサ 1 0からの OAM3 8のための初期ァドレス値が、 OAMァドレスレジスタ 3 6よりも少し遅れて OAMァドレス面路 4 2にも設定される。

続いて、 マイクロプロセサ 1 0から 0 AM 3 8にオブジェク トデ ータを書き込む。 この場合、 マイクロプロセサ 1 0から、 まず、 ァ ドレス， データおよび書込信号が出力される。 ア ドレス選択面路 4 4 (第 6 B図） はタイミング信号発生回路 3 4からの前述の信号 VB を受けているため、 垂直ブランキング期間中、 OAMア ドレス画路 42のァ ドレス出力端子と OAM3 8のァドレス入力端子とを接続 している。 マイクロプロセサ 1 0からのァドレスおよび書込信号に 応答して、 アドレスデコーダ 4 0から信号/ 0DWが出力される。 この 信号/ 0DWに応答して 0 AM制御画路 4 8がマイクロプロセサ 1 0か らのデータをラッチし、 このラツチされたデータが 0 AM 3 8のデ ータ入力 D Iに与えられるとともに、 書込/ ^ィネーブル信号 WE/CE が OAM3 8によ与えられる。 したがって、 OAM3 8には、 OA Mァドレス面路 4 2によって指定されるァドレスに OAM制御回路 4 8を経たマイクロプロセサ 1 0からのオブジェク トデータが書き 込まれる。 その後、 O A Mア ドレス回路 4 2は上述のようにァドレ スを順次ィンクリメントするので、 したがって 0 A M 3 8の順次の アドレスにォブジヱク トデータが書き込まれる。

さらに、 マイクロプロセサ 1 0からサイズレジスタ 5 0 (第 6 A 図） にサイズデータをロードする。 この場合、 マイクロプロセサ 1 0から、 サイズレジスタ 5 0を指定するァドレスデータおよび書込 信号が与えられ、 その結果ア ドレスデコーダ 4 0から前述の信号 SZ が出力される。 同時にマイクロプロセサ 1 0から先に表 Iで示す ようなサイズデータが出力されているため、 信号 SZW に応答して、 サイズレジスタ 5 0にサイズデータが設定される。

そして、 マイクロプロセサ 1 0からインタレースレジスタ 5 4 ( 第 6 A図） に 2ビッ トのインタレースデータをロードする。 この場 合、 マイク口プロセサ 1 0から、 ィンタレースレジスタ 5 を指定 するァドレスデータおよび書込信号が与えられ、 その結果ァドレス デコーダ 4 0から前述の信号 IZW が出力される。 同時にマイクロプ ロセサ 1 0からインタレースデータおよび OBJ V SELECTが出力され ているため、 信号 IZW に応答して、 ィンタレースレジスタ 5 4にこ れらのデータが設定される。

水平走査期間 I

この水平走査期間 Iにおいて、 ィンレンジ判定回路 5 6によって ィンレンジ検出を行い、 ィンレンジ状態にあるオブジェク トの O A Mア ドレスをべク トル R A M 4 6に書き込む。

すなわち、 水平走査開始直前にタイミング信号発生回路 3 4から の信号 HIに応答してべク トル R A Mァ ドレス回路 5 8 (第 6 B図） がリセッ トされ、 べク トル R A Mァ ドレス力、' " 0 " に設定される。 また、 水平走査開始直前に、 0 A Mアドレスレジスタ 36にロード されているォブジェク ト順位データが 0 AMァドレス回路 42の力 ゥンタリセッ ト用 NANDゲ一ト 96 (第 7図） に与えられる。 ォ ブジェク ト順位データが "0" のとき、 OAMア ドレス面路 42の アドレスカウンタ 94 (第 8図） がリセッ トされ、 したがって、 0 AMア ドレスは "0" に設定される。 また、 オブジェク ト順位デ一 タが " 1 " のとき、 OAMァドレス回路 42のアドレスカウンタは リセッ トされず、 最後にロードされたデータがァドレスカウンタ 9 4の初期値として保持される。 イ ンレンジ判定を行う際、 先にイン レンジ状態であると判定されたォブジェク トが後にィンレンジ状態 であると判定されたォブジヱク トよりも優先的にモニタ 22 (第' 1 図） に表示されるため、 このような方法によって、 イ ンレンジ判定 動作時の OAMァドレスの初期値を変更し、 それによつてオブジェ ク トの優先順位を変更できるようにした。

より詳しく説明すると、 ア ドレス選択回路 44 (第 6 B図） は、 ィンレンジ判定回路 56におけるィンレンジ検出の期間、 タイミ ン グ信号発生回路 34からの信号 INによって、 OAMァドレス面路 4 2のァドレス出力端子と OAM38のァドレス入力端子とを接続し ている。 また、 OAM制御回路 48は垂直ブランキング期間以外で は常に 0 AM 38にィネーブル信号を与える。 そのため、 OAMァ ドレス回路 42からのァドレスデータと 0 AM制御回路 48からの イネ一ブル信号とに応じて、 OAM38から 0 AMデータが読み出 される。 この OAM38か の出力データの内、 H位置データは H 位置レジスタ 66に、 V位置データは V位置レジスタ 68に、 アト リビュートデータはァ トリビュートレジスタ Ί 0に、 ネームデータ (オブジェク ト指定コード） はネームレジスタ 7 2に、 それぞれ、 レジスタ制御回路 7 4からのロード信号によってロードされる。

H位置レジスタ 6 6からの H位置データは H位置演算回路 6 4に 出力され、 先に第 1 2図を参照して説明したように、 その H位置デ —タの最上位ビッ トが "0 " のときすなわち H位置が "0— 2 5 5 " のときはそのままのデータがィンレンジ判定回路 5 6に与えられ る。 逆に、 H位置データの最上位ビッ トが " 1 " のときすなわち H 位置が "一 2 5 6—— 1 " のときは、 H位置演算回路 6 4において H位置の "2の補数" （絶対値） を計算し、 その結果データ H Aを ィ ンレンジ判定回路 5 6に与える。

V位置演算回路 7 6は、 タイ ミング信号発生回路 3 4からの信号 V を受け、 その信号 V で示すライ ンの垂直位置データから V位置レ ジスタ 6 8かからの V位置データ V Pを減算し、 その結果データを ィンレンジ判定回路 5 6に与える。

ィンレンジ判定回路 5 6は、 H位置演算面路 6 4からの必要に応 じて補正された H位置データ， V位置演箕回路 7 6からの減算結果 データ， アトリビュートレジスタ 7 0からのサイズ選択データ， サ ィズレジスタ 5 0からのサイズデータおよびィンタレースレジスタ 54からのデータ OBJ V SEL に基づいて、 そのとき判定対象となつ ているオブジェク トがィンレンジ状態にあるかどうかを判断する。 そして、 オブジェク トがィンレンジ状態にある場合は、 信号/ INBAN GEをべク トル RAMアドレス回路 5 8に出力する。

べク トル RAMァドレス回路 5 8は、 ィンレンジ判定回路 5 6力、 らの信号/ INRANGEを受けて、 べク トル RAM 4 6に書込信号を与え る。 べク トル RAM 4 6は、 べク トル RAMァドレス回路 5 8から の書込信号およびァドレスデータならびにァドレス選択回路 44か らのデータ （OAMアドレス） を受けて、 そのデータ D Iを格納す る。 そして、 べク トル RAMァドレス] i路 58は、 ベク トル RAM 46に書込信号を出力した後、 べク トル RAM46のァ ドレスをィ ンクリメ ン トする。

タイミング信号発生回路 34からの信号 HC0 に応答して、 OAM ァ ドレス面路 42の 0 AMァ ドレス値が「+ l j イ ンクリメ ントさ れ、 以後同様にして、 イ ンレンジ判定回路 46において次のォブジ ェクトのイ ンレンジ判定を行い、 イ ンレンジ状態のォブジヱク トの オブジェク トデータの 0 AM 38のアドレスをべク トル RAM 46 に格納する。

先に説明したように 0 AMァドレスレジスタ 36のォブジェク ト 順位データによって 0 AMァドレス回路 42がリセッ トされる力 0 AMァ ドレス面路 42がリセッ トされると、 0 AMァ ドレスが " 0 " 力、ら " 1 27 " に変化し、 0 AMアドレス酉路 42がリセッ ト されなければ、 OAMア ドレスは "最後に設定されたア ドレス" か ら 「+ 1」 ずつィンクリメントされ、 " 1 27" の次は "0 " とな り、 "最後に設定されたアドレス一 1" まで変化することになる。 上述のイ ンレンジ判定動作は、 モニタ 22 (第 1図） における 1 ラインの走査中に 128回行われるが、 1ラインで表示可能なォブ ジェク ト数が "32" であるので、 ィンレンジ状態にあると判定さ れたォブジェク トの数が "32" に達したときは、 べク トル RAM ァ ドレス回路 58から信号 INBANGE FILLがィンレンジ判定回路 56 に出力され、 応じてィンレンジ判定回路 56からの信号/ INBANGEの 出力が禁止される。 水平ブランキング期間

水平ブランキング期間では、 インレンジ状態にあるオブジェク ト のグラフィ ックデータをバッファ RAM 8 4に格納する。

Hブランキング期間に入ると、 タイミング信号発生回路 34から べク トル RAMァドレス回路 5 8へ信号 HBが与えられ、 その信号 HB によってべク トル RAMァドレス回路 58内部の U/Dカウンタ 1 54 (第 1 0図） がァップカウントモ一ドからダウンカウントモ一 ドに切り換えられる。 さらに、 タイ ミ ング信号発生画路 34からの 信号 HBH に応答して、 べク トル RAMァ ドレス回路 58のァ ドレス がデイクリメントされ、 最後に設定されたォブジェク トデータの 0 AMァドレスを格納してあるべク トル RAMァドレスがべク トル R AM 46に与えられる。

べク トル RAMァドレス回路 58からのァドレスを受けて、 べク トル RAM 46から 0 AMァドレスが出力される。 ァドレス選択回 路 4 4は、 タイミング信号発生回路 34からの信号 INおよび VBに応 答して、 べク トル RAM46からのア ドレスを OAM38のァドレ ス入力端子に与える。

OAM38から出力されたォブジュク トデータのうち、 H位置デ ータは H位置レジスタ 66へ、 V位置データは V位置レジスタ 68 へ、 ァ トリビュートデータはァ トリビュー トレジスタ 70へ、 ネー ムデータはネームレジスタ 72へ、 それぞれ、 レジスタ制御回路 7 4からのロード信号に応答して、 ロードされる。

H位置レジスタ 66にラッチされた H位置データは H位置演算回 路 64に与えられる。 H位置演箕回路 6 4は、 H位置の最上位ビッ トが "0" ならばサイズカウンタ 60に "0 " を与え、 H位置の最 上位ビッ トが " 1 " ならば H位置の 「 2」 の捕数 （絶対値） データ のうちの D 3— D 5をサイズカウンタ 6 0に与える。 このようにし てサイズカウンタ 6 0に与えられたデータは、 オブジェク トの水平 方向の左から何番目のキャラクタ単位 （ 1キャラクタ単位は 8ビッ ト） からモニタ 2 2の画面上に表示するかを示す。 ォブジヱク トの H位置がたとえば "5 0 4 " ( 1 F 8 H-— 8 ) ならば、 「 2」 の 補数は " 8 " であり、 したがって、 2の補数データのうちの D 3— D 5はそれぞれ " 1 " である。 このことはモニタ 2 2の画面におい てそのォブジヱク トを構成する第 1キャラクタ単位から表示される ことを意味する。 ただし、 オブジェク トは第 0キャラクタから始ま るため、 第 1キャラクタは左から 2番目のキャラクタである。

また、 水平ブランキング期間の開始直後に、 サイズカウンタ制御 回路 6 2は、 タイミング信号発生回路 3 4からの信号 HBH を受け、 サイズカウンタ 6 0に口一ド信号/ LD を与える。

サイズカウンタ 6 0には、 サイズカウンタ制御回路 6 2からの口 一ド信号/ LD に応答して、 オブジェク 卜の H位置が " 0— 2 5 5 " の範囲内にあるときは " 0 " がプリセッ トされ、 H位置が "2 5 6 -5 1 1 " の範囲内にあるときは H位置演算回路 6 4からのデータ がプリセッ トされる。

このサイズカウンタ 6 0のデータは H位置演算回路 6 に出力さ れる。 H位置演算回路 6 4はタイ ミング信号発生回路 3 4からの信 号 HC0 および INに応答して、 「2」 の補数を演算するためのモード から加算器モードに変化される。 加算器モードでは、 H位置データ とサイズカウンタ 6 0からのデータとが加箕される。 加算結果デー タは、 水平方向のオブジェク トサイズを考慮した H位置データであ り、 8 ドッ トのキャラクタデータがバッファ R A M 8 4に水平方向 のキャラクタの個数に相当する回数書き込まれるときの補正された H位置データである。 この加算結果データはバッファ R A Mァドレ ス回路 9 0にアドレスデータとして与えられる。 同時に、 サイズ力 ゥンタ 6 0からのデータは、 ァドレス加算器制御回路 7 8に与えら れ、 表示すべきオブジェク 卜すなわちキャラクタのァドレスを箕出 するためにに使用される。

V位置演算回路 7 6は、 タイ ミング信号発生回路 3 4からの信号 V によって示されるライン番号のデータから V位置レジスタ 6 8に ラッチされたオブジェク トの V位置データを減算し、 その結果デー タをァドレス加算器制御回路 7 8に与える。

ァドレス加算器制御回路 7 8は、 ィンタレースレジスタ 5 4のデ ータ OBJ V SBL の " 1 " または " 0 " に従って、 V位置演算画路 7 6からの減算結果データ D 0— D 5または D O— D 4 +タイ ミング 信号発生回路 3 4からの信号 FIELD のどちらかを選択する。

ァドレス加算器制御回路 7 8において後者が選択された場合、 ィ ンタレース時のモニタ 2 2の表示において、 1ラインで垂直方向 1 ドッ トのグラフィックを表示し、 前者が選択されたときは、 2ライ ンで垂直方向 1 ドッ トのグラフィ ックを表示する。

サイズレジスタ 5 0にロードされたサイズデータは、 サイズデコ —ダ 5 2によりデコードされ、 その結果、 信号/ 0BJ8, /0BJ16, /0BJ3 2 または/ OB J64が得られる。

ァドレス加算器制御回路 7 8で先に述べたようにして選択された データは、 アドレス加算器制御回路 7 8の内部でァトリビュートレ ジスタ 7 0内のデータ V-FLIPおよびィンレンジ判定回路 5 6からの 信号/ 0BJ8,/0BJ16,/0BJ32 または/ 0BJ64によって、 ォブジヱク トサ ィズを考盧した場合の必要なビッ トだけが反転されまたは反転され ないで、 その結果 AO— A 2, AA4 -AA6, AA8— AA 1 0 および A A 1 2ならびに AA 1 3 (第 17 図） がァドレス加算器 8 0に出力される。 同時に、 ア ドレス加算器制御回路 7 8はサイズ力 ゥンタ 6 0からのデータを受け、 ァトリビュートレジスタ 7 0内の データ H-FLIPおよびィンレンジ判定回路 5 6からの信号/ 0BJ8,/0BJ 16./0BJ32 または/ 0BJ64によって、 オブジェク トサイズを考慮した 場合の必要なビッ トだけを反転しまたは反転しないで、 その結果を ア ドレス加算器 8 0に与える。 さらに、 ア ドレス加算器制御画路 7 8はネームレジスタ 7 2の最上位ビッ トとサイズレジスタ 5 0内の オブジェク トネームバンクデータを受けてア ドレス変換を行い、 そ の変換結果をァドレス加算器 8 0に与える。

ァドレス加算器 8 0は、 ァドレス加算器制御画路 7 8からの H反 転およびノまたは V反転後の H演算データおよび V演算データの下 位ビッ トとネームレジスタ 7 2からのネームデータとを加算すると 同時に、 H演算データおよび V演算データの上位ビッ トとサイズレ ジスタ 5 0からのォブジヱク トベースデータ BASEとを加算し、 それ ぞれの加算結果をァドレスとしてビデオデータメモリアドレス回路 8 2に与える。

ビデオデータメモリァドレス画路 80はビデオデータメモリ 1 6 へのァドレス出力を許可する信号 0AE をタイミング信号発生回路 3 4から受け、 ァドレス加算器 8 0からのァドレスをビデオデータメ モリ 1 6に出力する。

ビデオデータメモリ 1 6はビデオデータメモリアドレス 11路 8 2 からのァドレスを受けて、 H反転回路 8 6にグラフィックデータを 出力する。

H反転回路 8 6は、 アトリビュートレジスタ 7 0内のデータ H-FL IPの "0 " または " 1 " に従って、 8 ドッ トのグラフィ ックデータ を反転しまたは反転しないでカラーデータ抽出回路 8 8に与える。 一方、 バッファ RAMァドレス回路 9 0では H位置演算回路 6 4 からのァドレスが内部のカウンタ 3 4 0 (第 22 図） にプリセッ ト され、 そのカウンタ 3 4 0からのデータをバッファ RAM 8 4に与 える。 また、 H位置レジスタ 6 6内の H位置データの最上位ビッ ト と H位置演算回路 6 4からのキヤリ信号 （バッファ RAMのァ ドレ スを箕出した際の桁上げ） とがバッファ RAM制御回路 9 2内のィ クスクルーシブ ORゲート 4 0 4 (第 22 図） で処理され、 その結 果も同時にカウンタ 3 4 0ヘプリセッ トする。 キヤリ信号が "0 " でかつ H位置が " 0— 2 5 5 " の範囲内にあるとき、 およびキヤリ 信号が " 1 " でかつ H位置が " 2 5 6— 5 1 1 " の範囲内にあると きは、 ともに、 イクスクルーシブ 0 Rゲート 4 0 4の出力は " 0 " となる。 このデータはバッファ RAM制櫛回路 9 2におけるバッフ ァ RAM 8 4への書込信号を作成するために利用される。

バッファ RAM制御回路 9 2では上述のイクスクルーシブ ORゲ ート 4 0 4の出力を受け、 カラ一データ抽出回路 8 8の示すドッ ト の色が透明を表すコードでないときに、 書込信号/ WE0または/ WE1を バッファ RAM 8 に与える _e

なお、 オブジェク トが奇数ドッ トから始まるときは、 ノ ッファ R AM制御回路 9 2内のフルァダー 3 9 6 (第 22 図） がバッファ R AMァドレスを 「+ 1」 し、 その結果をバッファ RAM 8 4に与え る。

ノ ツファ RAM 8 4は、 ノ ッファ RAMァドレス面路 90からの アドレス， カラーデータ抽出回路 88からのカラーデータ， ァトリ ビュートレジスタ 7 0からのカラ一データおよび優先データ， なら びにバッファ RAM制御回路 92からの書込信号およびァドレスを 受けて、 合計 9ビッ トからなるカラ一データおよび優先データを格 納する。

上述の実施例ではバッファ R AM 84として 1 28 X 9ビッ トの RAMを 2個使用している。 一方が奇数ドッ トのデータを記憶する ために使用され、 他方が偶数ドッ トのデータを記憶するために使用 される。 したがって、 この実施例では 2種類のアドレスが必要であ るが、 第 1および第 2バッファ RAM84 aおよび 84 b (第 2 1 図） の応答速度を上げれば、 1種類だけのアドレスが用いられても よい。 この場合、 バッファ RAM制御回路 92からのアドレスは不 要となる。

なお、 ォブジェク トサイズが 8 X 8以上のときすなわちオブジェ ク トが 2以上のキャラクタによって構成されているときは、 サイズ カウンタ 60がアップカウントされた後、 先に説明した動作をその キャラクタの偭数に相当する回数操り返すことになる。

そして、 サイズカウンタ制御回路 62はィンレンジ判定画路 56 からの信号/ 0BJ8,/0BJ16,/0BJ32 または/ 0BJ64とサイズカウンタ 6 0からのカウント値とを使用して、 各ォブジヱク トデータのバッフ ァ RAM 84への転送終了タイ ミングを判断する。 そして、 1ォブ ジェク トを構成する複数のキャラクタデータがすべてバッファ RA M84に書き込まれるまでは、 べク トル RAMァドレス回路 58に おけるァドレスのダウンカウント （デイクリメント） を禁止する。 そして、 全てのキャラクタデータが書き込まれたタイミングで、 ベ ク トル RAMァドレス回路 58のァドレスを 「一 1」 デイクリメン トする。 べク トル RAMァドレス回路 58は、 このようにして次の オブジェク トの 0 AMァドレスが格納されているべク トル RAMの アドレスをべク トル RAM46に与える。 べク トル RAM4 6から のデータは OAM38に与えられ、 OAM38からの H位置データ が H位置レジスタ 66を介して H位置演算回路 6 に与えられる。 次のォブジュク トの水平方向表示開始位置データが H位置演算回路 64から再度サイズカウンタ 6 0に与えられ、 サイズカウンタ制御 画路 6 2からサイズカウンタ 6 0にロード信号が与えられ、 サイズ カウンタ 60がプリセッ トされる。

以後、 同様にして、 順次後続のォブジヱク トのォブジェク トデ一 タがバッファ RAM 8 に格納される。

水平走査期間 Π

この期間には、 バッファ RAM 84のデータを画像信号に変換し て RGBモニタ 22 (第 1図） に出力する。

水平ブランキング期間の終了時に、 バッファ RAMァドレス回路 90はタイ ミング信号発生回路 34からの信号/ CRES を受けて、 内 部のカウンタ 340をリセッ トする。

水平走査期間に入ると、 バッファ R AM 84はバッファ R AMァ ドレス回路 90からのァドレスを受け、 グラフィ ックデータを合成 回路 28に出力する。 合成回路 28で背景パターンと合成されたォ ブジヱク トのグラフィックデータは画像信号発生回路 30によって 画像信号に変換される。 したがって、 モニタ 22上では、 オブジェ ク トと背景パターンとの合成画像が表示される。

そして、 ノ ッファ R A Mァドレス面路 9 0ではタイ ミング信号発 生回路 3 4からの信号 HC0 によってカウンタ 3 4 0がァッブカウン トされ、 順次ァドレスがィンクリメントされる。 また、 ノ ッファ R AM 8 4は、 ノ、'ッファ R A Mァドレス回路 9 0からのァドレスを受 け、 順次グラフィックデータを合成回路 2 8に出力する。

なお、 ノ ッファ R A M 8 4からの現在走查中のラインのデータが 出力されると同時に、 先に 〔水平走査期間 I〕 で説明した動作が次 のラインのデータを作成するために再度実行される。

この発明が詳細に説明され図示されたが、 それは単なる図解およ び一例として用いたものであり、 限定であると解されるべきではな いことは明らかであり、 この発明の精神および範囲は添付されたク レームの文言によってのみ限定される„

Claims

請求の範画

1 各々が水平および垂直方向にそれぞれ複数ドッ トからなる 1 つ以上のキャラクタを組み合わせることによって大きなサイズのォ ブジヱク トをラスタスキャンモニタで表示する動画表示装置であつ て、 つぎのものを備える ：

オブジェク トを構成するキャラクタのグラフィックデータを各ォ ブジェク ト毎に予めその閬連するァドレス領域に記憶する第 1の記 憶手段；

前記ラスタスキャンモニタの次の垂直期間に表示されるべき 1以 上のォブジェク トを指定するためにォブジェク ト指定データを発生 するォブジヱク ト指定データ発生手段；

指定されたオブジェク トが表示されるべき前記モニタ上の水平お よび垂直位置を表す位置データを発生する位置データ発生手段、 ォブジュク トサイズを可変的に決定するサイズ決定データを発生 するサイズ決定データ発生手段；

前記ォブジュク ト指定データおよび前記位置データを一時的に記 憶する第 2の記憶手段；

前記第 2の記憶手段から読み出した垂直位置データと前記サイズ 決定データ発生手段からのサイズ决定データとに基づいてそのォブ ジュク トを次の水平走査期間に表示すべきか否かを判定し、 かつ前 記第 2の記憶手段から読み出した水平位置データと前記サイズ決定 データ発生手段からのサイズ決定データとに基づいてそのオブジェ ク トを次の水平走査期間に表示すべきか否かを判定するィンレンジ 判定手段；および

前記ィンレンジ判定手段においてィンレンジ状態にあると判定さ 0 れたォブジヱク トについて前記ォブジヱク ト指定データ， 前記位置 データおよび前記サイズ決定データに基づいて前記第 1の記憶手段 の読出ァドレスを作成して前記第 1の記憶手段に与える読出ァドレ ス作成手段。

2 クレーム 1に従属する動画表示装置であって、 wherein 前記 サイズ決定データ発生手段は、 ォブジヱク ト毎にサイズを選択する データを発生するサイズ選択データ発生手段、 および前記モニタの 1画面毎にサイズを指定するサイズ指定データを発生するサイズ指 定データ発生手段を舍み、

前記読出ァドレスデータ発生手段は前記ィンレンジ判定手段によ つてィンレンジ状態にあると判定されたオブジェクトについて前記 サイズ選択データと前記サイズ指定データとの組み合わせに従った データ， 前記ォブジェク ト指定コードおよび前記位置データに基づ いて前記読み出しァドレスを発生する。

3 クレーム 1または 2に従属する動画表示装置であって、 wher ein 前記サイズ指定データ発生手段は前記モニタの 1画面毎に発生 される前記サイズ指定データを一時的に記憶する手段を舍む。

クレーム 1に従属する動画表示装置であって、 wherein 前記 サイズ決定データ発生手段は、 オブジェク ト毎にサイズを選択する サィズ選択データおよび前記モユタの 1画面毎にサイズを指定する サイズ指定データを予め記憶する第 3の記憶手段、 前記第 3の記憶 手段に記憶されているサイズ指定データを 1画面毎に読み岀しかつ 前記サイズ選択データをォブジュク ト毎に読み出す読岀手段、 およ び前記読出手段によって読み出されたサイズ指定データを一時的に 記憶する手段を舍み、 前記ィンレンジ判定手段は前記サイズ選択データと前記サイズ指 定データとの組み合わせに基づいてそのォブジェク トがィンレンジ 状態にあるか否かを判定する。

5 各々が水平および垂直方向にそれぞれ複数ドッ トからなる 1 つ以上のキヤラクタを組み合わせることによって大きなサイズのォ ブジェク トをラスタスキャンモニタで表示する、 かつオブジェク ト を構成するキャラクタのグラフィ ックデータを各ォブジェク ト毎に 予めその関連するァドレス領域に記憶する第 1の記憶手段を含む動 画表示装置に着脱自在に装着される外部メモリであって、 つぎのも のを備える ：

前記ラスタスキャンモニタの次の垂直期間に表示されるべき 1以 上のオブジェク トを指定するためにオブジェク ト指定データを発生 するオブジェク ト指定データ発生手段；および

指定されたォブジヱク トが表示されるべき前記モニタ上の水平お よび垂直位置を表す位置データを発生する位置データ発生手段、 ォブジヱク トサイズを可変的に決定するサイズ決定データを発生 するサイズ決定データ発生手段； wherein

前記動画表示装置はさらにつぎのものを備える ：

前記ォブジュク ト指定データおよび前記位置データを一時的に記 憶する第 2の記憶手段；

前記第 2の記憶手段から読み出した垂直位置データと前記サィズ 決定データ発生手段からのサイズ決定データとに基づいてそのォブ ジュク トを次の水平走査期間に表示すべきか否かを判定し、 かつ前 記第 2の記憶手段から読み出した水平位置データと前記サイズ決定 データ発生手段からのサイズ决定データとに基づいてそのオブジェ ク トを次の水平走査期間に表示すべきか否かを判定するィンレンジ 判定手段；および

前記ィ ンレンジ判定手段においてィンレンジ状態にあると判定さ れたォブジェク トについて前記ォブジヱク ト指定データ， 前記位置 データおよび前記サイズ決定データに基づいて前記第 1の記憶手段 の読出ァドレスを作成して前記第 1の記憶手段に与える読出ァドレ ス作成手段。

6 各々が水平および垂直方向にそれぞれ複数ドッ トからなる 1 つ以上のキャラクタを組み合わせることによって大きなサイズのォ ブジ ク トをラスタスキャンモニタで表示する動画表示装置であつ て、 つぎのものを備える ：

オブジェク トを構成するキャラクタのグラフィ ックデータを各ォ ブジュク ト毎に予めその関連するァドレス領域に記憶する第 1の記 憶手段,；

前記ラスタスキャンモニタの次の垂直期間に表示されるべき 1以 上のォブジヱク トを指定するためにォブジヱク ト指定データを発生 するォブジヱク ト指定データ発生手段；

指定されたォブジュク トが表示されるべき前記モニタ上の位置を 表す位置データを発生する位置データ発生手段；

オブジェク ト毎にそのオブジェク トサイズを選択するサイズ選択 データ発生手段；

画面毎にサイズ指定モードを決定する指定モードデータを発生す る指定モードデータ発生手段；

前記ォブジェク ト指定データおよび前記位置データを一時的に記 憶する第 2の記憶手段； 前記第 2の記憶手段から読み出した位置データと前記サイズ選択 データ発生手段からのサイズ選択データおよび前記指定モードデー タ発生手段からの指定モードデータの組合せとに基づいてそのォブ ジュク トを次の水平走査期間に表示すべきか否かを判定するィンレ ンジ判定手段；および

前記ィンレンジ判定手段においてィンレンジ状態にあると判定さ れたォブジェク トについて前記第 1の記憶手段の読出ァドレスを作 成して前記第 1の記憶手段に与える読出ァドレス作成手段。

7 クレーム 6に従属する動画表示装置であって、 further comp ris ing前記選択モードデータを一時的に記憶する手段。

8 各々が水平および垂直方向にそれぞれ複数ドッ 卜からなる 1 つ以上のキャラクタを組み合わせることによって大きなサイズのォ ブジェク トをラスタスキャンモニタで表示するかつォブジヱク トを 構成するキャラクタのグラフィックデータを各オブジェク ト毎に予 めその関連するアドレス領域に記憶する第 1の記憶手段を含む動画 表示装置に着脱自在に装着される外部メモリであって、 つぎのもの を備える ：

前記ラスタスキャンモニタの次の垂直期間に表示されるべき 1以 上のォブジェク トを指定するためにオブジェク ト指定データを発生 するオブジェク ト指定データ発生手段；

指定されたォブジヱク トが表示されるべき前記モニタ上の位置を 表す位置データを発生する位置データ発生手段；

オブジェク ト毎にそのオブジェク トサイズを選択するサイズ選択 データ発生手段；および

画面毎にサイズ指定モードを決定する指定モードデータを発生す る指定モードデータ発生手段； wherein

前記動画表示装置はさらにつぎのものを備える ：

前記ォブジュク ト指定データおよび前記位置データを一時的に記 憶する第 2の記憶手段；

前記第 2の記憶手段から読み出した位置データと前記サイズ選択 データ発生手段からのサイズ選択データおよび前記指定モ一.ドデ一 タ発生手段からの指定モードデータの組合せとに基づいてそのォブ ジェク トを次の水平走查期間に表示すべきか否かを判定するィンレ ンジ判定手段；および

前記ィンレンジ判定手段においてィンレンジ状態にあると判定さ れたォブジュク トについて前記第 1の記憶手段の読出ァドレスを作 成して前記第 1の記憶手段に与える読出ァドレス作成手段。

9 各々が水平および垂直方向にそれぞれ複数ドッ トからなる 1 つ以上のキャラクタを組み合わせることによって大きなサイズのォ ブジェク トをラスタスキャンモニタで表示する動画表示装置であつ て、 ぎのものを備える ：

オブジェク トを構成するキャラクタのグラフィックデ一タを各ォ ブジェク ト毎に予めその関連するァドレス領域に記憶する第 1の記 憶手段；

前記ラスタスキャンモニタの次の垂直期間に表示されるべき 1以 上のオブジェク トを指定するためにォブジェク ト指定データを発生 するォブジェク ト指定データ発生手段；

指定されたォブジヱク トが表示されるべき前記モニタ上の位置を 表す位置データを発生する位置データ発生手段；

オブジェク トサイズを決定するサイズ決定データを発生するサイ ズ決定データ発生手段；

前記ォブジュク ト指定データおよび前記位置データを一時的に記 憶する第 2の記憶手段；

前記第 2の記憶手段から読み出した位置データと前記サイズ決定 データ発生手段からのサイズ決定データとに基づいてそのオブジェ ク トを次の水平走査期間に表示すべきか否かを判定するィンレンジ 判定手段；

前記ィンレンジ判定手段においてィンレンジ状態にあると判定さ れたォブジェク トについて前記第 1の記憶手段からグラフィ ックデ —タを読み出す読出手段；

前記ィンレンジ判定手段によってィンレンジ状態にあると判定さ れたオブジェク トの一部が前記モ二タの画面からはみ出すか否かを 判定するはみ出し判定手段；

前記はみ出し判定手段手段によつて前記画面からはみ出すと判定 されたォブジェク 卜の一部の前記グラフィ ックデータの前記第 1の 記憶手段からの読出を禁止する読出禁止手段。

10 クレーム 9に従属する動画表示装置であって、 wherein 前記 はみ出し判定手段は前記ォブジュク トが画面の水平方向左端からは み出すか否かを判定する左端判定手段を舍み、 前記禁止手段は前記 オブジェク トが左端にはみ出すことを検出したときオブジェク トの グラフィ ックデータを読み出す開始ァドレスを実際に表示されるキ ャラクタのグラフィ ックデータにプリセッ トすることによりはみ出 した部分のキヤラクタグラフィ ックデータの読み出しを禁止するプ リセッ ト手段を含む。

11 クレーム 9または 10に従属する動画表示装置であって、 wher ein前記はみ出し判定手段は前記ォブジュク トが画面の水平方向右 端からはみ出すか否かを判定する右端判定手段を舍む。