WO1991011799A1 - Unite d'affichage d'images d'animation et memoire externe utilisee avec une telle unite - Google Patents

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signal
circuit
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PCT/JP1991/000130
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Toyofumi Takahashi
Michitaka Miyoshi
Masahiro Otake
Satoshi Nishiumi
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Ricoh Co., Ltd.
Nintendo Co., Ltd.
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    • G06T2200/00Indexing scheme for image data processing or generation, in general
    • G06T2200/28Indexing scheme for image data processing or generation, in general involving image processing hardware

Definitions

  • the present invention relates to a moving image display device and an external memory used therein. More specifically, the present invention provides a method of rasterizing large objects by combining one or more character units, each consisting of multiple dots, each in the horizontal and vertical directions.
  • the present invention relates to a moving image display device such as a video game machine and a personal computer and an external memory used for the same.
  • Japanese Patent Application Laid-Open No. 59-118184 (corresponding to U.S. Pat. No. 4,824,106) filed on Jul. 7, 1980 includes, for example, A moving image display device implemented in Millie 'Computer (product name)' or 'Nintendo Entertainment System (product name)' is disclosed.
  • the moving image display device disclosed in Japanese Unexamined Patent Publication No. 59-118184 is a first memory for storing one-screen object (character) data, and a display for the next horizontal scanning period. It has a second memory that stores only the data of the power object, and a plurality of shift registers that store the document data (graphic data) of one object. Then, horizontal and vertical position data, object code, and attribute data are output for each object.
  • a so-called “in-range determination” is performed to determine whether or not the object should be displayed in the next horizontal running period. Then, the in-range determination is performed for each object, and the graphic data of the object determined to be in the in-range state is transferred from the first memory to the second memory, and the graphic data is transferred during the horizontal blanking period. Is transferred to the shift register.
  • the data of the horizontal display size and the vertical display size are stored in an attribute memory (this corresponds to the previous 0 AM), and the vertical display size data is It is used for in-range detection, and the horizontal display size data is used as a character RAM read address. Therefore, according to this conventional technique, there is an advantage that the size can be arbitrarily changed for each object.
  • the horizontal display size data is used for in-range determination, similarly to the technology disclosed in Japanese Patent Application Laid-Open No. 59-118184. Since it is not used, all the object data determined to be in the in-range state by the vertical display size data is processed. In other words, even if the target object is protruding from both edges of the monitor screen, if in-range determination is performed using only the vertical display size data, the object may not be displayed on the screen. Regardless, it is determined that the vehicle is in the in-range state. That is, processing for conversion to graphic data is performed for an object that is outside the displayable range of the monitor screen in the horizontal direction.
  • a main object of the present invention is to provide a novel moving image display device and an external memory used therein.
  • Another object of the present invention is to provide a moving image display device capable of displaying the maximum number of objects without reducing the number of objects that can be displayed in the horizontal direction.
  • Another object of the present invention is to provide a moving image display device capable of greatly reducing the load on a CPU (microprocessor) when displaying a large-sized object.
  • Another object of the present invention is to provide a moving image display device capable of displaying a large size object using a moving image attribute memory having a small storage capacity.
  • Another object of the present invention is to provide a moving image display device capable of displaying objects of various sizes using a memory having a small storage capacity.
  • Another object of the present invention is to provide a moving image display device capable of increasing the number of displayable objects using a memory having a small storage capacity.
  • Another object of the present invention is to provide a moving image display device that can reduce the load on a processor that performs moving image processing.
  • Another object of the present invention is to prevent unnecessary data processing by prohibiting data processing of a part or all of an object that protrudes from the screen when the object protrudes from the screen, thereby reducing the number of objects.
  • Another object of the present invention is to provide an external memory used in the moving image processing device as described above.
  • a first invention is a moving image display device for displaying a large-sized object on a raster scan monitor by combining one or more characters each having a plurality of dots in the horizontal and vertical directions, respectively.
  • a first storage means for storing graphic data of characters constituting an object in advance in an associated address area for each object; one or more to be displayed in a next vertical period of a raster scan monitor;
  • Object specification data generating means for generating object specification data to specify an object; position data generation for generating position data indicating a horizontal and vertical position on a monitor where the specified object is to be displayed Means; a service for generating size selection data for selecting an object size.
  • Size selection data generating means for temporarily storing object designation data and position data; vertical position data read from the second storage means and size selection data from size selection data generating means. Is determined based on the horizontal position data read from the second storage means and the size selection data from the size selection data generation means. Means for determining whether or not the object should be displayed in the next horizontal scanning period; and object designation data, the position data, and the like for the object determined to be in the in-range state by the in-range determination means. A read address of the first storage unit is created based on the size selection data, and the first storage unit Give to Read address creation means.
  • the external memory is provided with the above-described object designation data generating means, position data generating means, and size selection data generating means.
  • One character is formed of, for example, 8 dots horizontally (Vixel) and 8 dots vertically (Vixel).
  • An object is formed by a set or combination of one or more such characters.
  • the first storage means such as a video data memory, contains graphic data (dot data) of one or more characters constituting each of the 128 objects, and for each object, It is stored in advance. Therefore, the object is displayed on the raster scan monitor by reading the graphic data from the first storage means.
  • the microprocessor sets the object data in a second storage means, for example, 0AM (object attribute memory), for example in the initial state or during the vertical blanking interval of the raster scan monitor.
  • the object data includes, for example, color data, horizontal and vertical flip data and priority display data, as well as object designation data (name data), vertical position data, horizontal position data, and object size selection data. Esteem.
  • the object size determination data includes, for example, object size designation data and size selection data
  • the size designation data includes, for example, “8 ⁇ 8”, “16 ⁇ 16”, “32 ⁇ 32”, or “6”.
  • the size selection data is, for example, “0” or “1”. When “0” is set as the size selection data, one of the two selected sizes is selected and “1” is selected. When the other of the above two is selected. Thus, the object size is determined by the size determination data.
  • the in-range determination means obtains, for example, a difference between the horizontal line number of the raster scan monitor and the vertical position data of the object, and determines whether or not the object is in the in-range state based on the result and the above-described object size. That is, it is determined whether or not to be displayed on the next horizontal line.
  • the in-range determination means determines whether or not the object is in the in-range state based on, for example, the calculation result of the absolute value of the horizontal position of the object and the object size.
  • the graphic data of the object determined to be in the in-range state in both the horizontal direction and the vertical direction by the in-range determination means is read from the first storage means. That is, the read address creating means creates the read address based on the object designation data, the position data, and the object size so as to read out the graphic data of the object whose in-range is detected from the first storage means. To achieve.
  • the in-range determination means determines the vertical and horizontal in-ranges
  • the above-cited JP-A-59-118184 and JP-A-62-184 are cited.
  • the objects that should actually be displayed are determined as in-range, so that they can be displayed on one horizontal line. A substantial decrease in the number of objects can be prevented. Since the object determined to be in the in-range state is always displayed, there is no wasteful processing time of the CPU or the microprocessor, and the efficiency of the microprocessor can be improved.
  • a second invention is a moving image display device for displaying a large-sized object on a raster scan monitor by combining one or more characters each having a plurality of dots in the horizontal and vertical directions, respectively.
  • a first storage means for storing in advance the graphic data of the characters constituting the object in its associated address area for each object; one or more to be displayed in the next vertical period of the raster scan monitor
  • Object specifying data generating means for generating object specifying data for specifying an object; position data generating means for generating position data indicating a position on a monitor at which the specified object is to be displayed; Generates size selection data to select the object size for each object A step; a designated mode data generating means for determining a size designation mode for each screen; a designated mode data generating means; a second storage means for temporarily storing object designation data and position data; Should the object be displayed in the next horizontal scanning period based on the read position data and the combination of the size selection data from the size selection data generator and the specified mode data from the specified mode
  • In-range determining means for determining whether or not an object is determined to be in the in-range state by the in-range determining means; and creating a read address in the first storage means and providing the read address to the first storage means. means.
  • the external memory is provided with the above-mentioned object designation data generation means, position data generation means, size selection data generation means and specification mode data generation means.
  • the in-range determining means determines that the object is in the in-range state based on the object size determined by the size designation data and the size selection data and the position data of the object on the monitor. It is determined whether or not to display the next horizontal line. Then, the read address creating means reads the graphic data of the object for which the in-range has been determined from the first storage means based on, for example, the object designation data, the position data, the size designation data and the size selection data. , Create read address.
  • a third invention is a moving image display device that displays a large-sized object on a raster scan monitor by combining one or more characters each having a plurality of dots in the horizontal and vertical directions, respectively.
  • the first storage means for storing graphic data of characters constituting an object in advance in an associated address area for each object; it should be displayed in the next vertical period of the raster scan monitor.
  • Object specifying data generating means for generating object specifying data for specifying one or more objects; position data generating means for generating position data indicating a position on a monitor where the specified object is to be displayed Sizing data to generate sizing data to determine object size Second storage means for temporarily storing object designation data and position data; based on the position data read from the second storage means and the size determination data from the size determination data generation means.
  • in-range determining means Determining whether or not the object is to be displayed in the next horizontal scanning period; in-range determining means; reading means for reading graphic data from the first storage means for the object determined to be in the in-range state by the in-range determining means Protruding judging means for judging whether or not a part of the object determined to be in the in-range state by the in-range judging means protrudes from the screen of the monitor; and judging that the object protrudes from the screen by the protruding judging means.
  • the horizontal direction and the vertical direction are determined by the in-range determination means.
  • Draft data of the object determined to be in the in-range state in both directions is read from the first storage means.
  • the judging means such as a size counter control circuit determines the object by the object size determined by the object determination data.
  • the prohibition means presets the starting address for reading the graphic data of the object to the graphic data address of the character to be actually displayed, so that the wasteful graphic is used.
  • Prohibits reading of link data Further, a signal is output when it detects that the graphic data protrudes to the right end, and in response to this signal, the prohibition means prohibits the reading of graphic data from the first storage means. Specifically, the next object specification data is stored in the register holding the object specification data, and the process moves to the next object.
  • the third aspect when a part of the object protrudes from the monitor screen, reading of the dafic data from the first storage means is prohibited for the part protruding from the monitor screen.
  • Useless data processing is not executed. Therefore, it is possible to prevent a substantial decrease in the number of objects, and at the same time, to reduce the load on the processor for moving image processing as much as possible, thereby increasing the processing speed as a whole.
  • FIG. 1 is a schematic diagram showing an embodiment of the present invention.
  • FIG. 2 is a block diagram showing a video processor of the embodiment shown in FIG. 1.
  • FIG. 3 is a block diagram showing a timing signal generating circuit.
  • FIGS. 4A and 4B are timing diagrams showing timing signals in the horizontal direction.
  • FIG. 5 is a timing chart showing timing signals in the vertical direction.
  • FIGS. 6A, 6B and 6C are block diagrams showing the moving picture data generation circuit shown in FIG.
  • FIG. 7 is an illustrative view showing one example of object data
  • FIG. 8 is a block diagram showing the OAM addressless circuit in detail.
  • Fig. 9 is a block diagram showing the address selection circuit, OAM control circuit and OAM in detail.
  • FIG. 10 is a block diagram showing the vector RAM address circuit and the vector RAM in detail.
  • Fig. 11 is a block diagram showing in detail the register control plane, H position register, V position register, attribute register, name register, H position operation circuit, and V position operation circuit.
  • FIG. 12 is an illustrative view showing a horizontal (H) position and a vertical (V) position related to the monitor screen.
  • FIG. 13 shows the size register, interlace register, and size deco.
  • FIG. 2 is a block diagram showing a dam and in-range determination circuit in detail.
  • FIG. 14 and FIG. 15 are illustrative views showing one example of a memory format of a video data memory.
  • FIG. 16 is a block diagram showing the size counter control circuit in detail.
  • FIG. 17 is a block diagram showing the address adder control circuit in detail.
  • FIG. 18A-FIG. 18D are illustrative views showing states of H flip and V flip.
  • FIG. 19 is a block diagram showing the address adder, the video data memory address circuit, and the video data memory in detail.
  • FIG. 20 is a block diagram showing the H inversion circuit and the color data extraction circuit in detail.
  • FIG. 21 is a block diagram showing the buffer RAM in detail.
  • FIG. 22 is a block diagram showing in detail a buffer RAM address circuit and a buffer RAM control circuit.
  • the microprocessor 10 is provided with, for example, a video processor 12 or the like in accordance with program data from a program data memory 14 provided in a detachable memory cassette. Control the behavior.
  • a 16-bit microprocessor such as an integrated circuit “RF5A22” manufactured by Ricoh Co., Ltd. is used.
  • the graphic data is read from the video data memory 16 in accordance with the instruction from the port processor 10 and supplied to the TV interface 18.
  • the video data memory 16 is composed of, for example, a 6-Kbyte static random access memory (SRAM) and includes a background pattern storage area 16a and a character data storage area 16b.
  • SRAM static random access memory
  • the sound circuit 20 digitally generates necessary music and sound effect data in accordance with an instruction from the microprocessor 10 and supplies the digitally generated data to the TV interface 18.
  • the TV interface 18 converts the graphic data from the video processor 12 into an RGB signal and supplies the RGB signal to the video screen of the RGB monitor 22, and converts the sound data from the sound west road 20 into a sound signal to convert the RGB data to the RGB monitor 22. To the sound circuit.
  • the sound circuit 20 for example, an integrated road surface “CXD1222Q” manufactured by Sony Corporation can be used.
  • an object / background pattern such as a video game which changes in accordance with the progress of the program preset in the program data memory 14 is displayed.
  • FIG. 2 shows the video processor 12 of the embodiment of FIG. 1 in more detail.
  • the video processor 12 has a CPU interface 24 which includes a data latch address decoder for latching data from the microprocessor 10, and the CPU interface 24 has a CPU interface 24 a for background image and a CPU interface 24.
  • a CPU interface 24 b for video (object) is provided.
  • the background image CPU interface 24a exchanges data between the microprocessor 10 and the video processor 12 for the background image
  • the moving image CPU interface 24b transmits the object to the microprocessor 1 for the background image. Data is exchanged between 0 and the video processor 12.
  • the background image data generation circuit 26 According to the program data given from the microprocessor 10 through the background image CP re-interface 24a, the background image data generation circuit 26 generates the background image pattern data from the background pattern storage area 16a of the video data memory 16. (Character code) is read out, and the graphic data of the background image is read out from the character data storage area 16 of the video data memory 16 based on the pattern data, and given to the synthesizing circuit 28.
  • the moving picture data generating circuit 30 to which the present invention is directed will be described in further detail later, but according to the program data given from the microprocessor 10 through the moving picture CPU interface 24 b, the video data memory 16 The graphic data of the object is read from the character data storage area 16 b and given to the synthesizing circuit 28.
  • the graphic data synthesized by the synthesizing circuit 28 in this way is supplied to the image signal generating circuit 32.
  • the image signal generating circuit 32 includes a color encoder that generates an RGB signal according to a color code for each dot (pixel) output from the combining surface 28. This RGB signal is provided to the monitor 22 as described above.
  • the timing signal generating circuit 34 receives the basic clock of 21.7772 MHz shown in FIGS. 4A and 4B, and processes the basic clock by, for example, a counter, a decoder, a logic circuit, and the like. As a result, a number of timing signals shown in FIGS. 3 and 4A and 4B are generated, and the CPU interface 24, the background image data generation circuit 26, and the synthesis circuit 28 are generated. , Applied to the moving image data generation circuit 30 and the image signal generation circuit 32.
  • the timing signal 10M or / 10M shown in FIGS. 4A and 4B (however, in this specification, the symbol "/" ) Is obtained, and if it is further divided by 12, the timing signal 5M or / 5M is obtained.
  • a display period of one dot corresponds to one cycle of the signal 5M. Therefore, the time when the count value of signal 5M is "0-341" is the horizontal period. Horizontal period The time of the count value "0-268" of the 5M signal within the interval corresponds to one horizontal display period, and the time of the count value "269-314" corresponds to the horizontal blanking period.
  • a vertical signal V (FIG. 3) is obtained every one horizontal period, that is, the count value of the signal 5M is "0-341", and this signal V is focused to become a vertical position during scanning, that is, a line number. If one field during the race scan is a 262-horizontal line as shown in Fig.
  • the timing signal FIELD can be obtained between the count values "0-262" of the signal V.
  • the period when this signal FIELD is at high level corresponds to one vertical period
  • the count value "0-239” corresponds to the vertical display period
  • the count value "240-262” corresponds to the vertical blanking period. Is equivalent to
  • the timing signal VBH is output as the vertical signal count value “240” as shown in FIG. 5, which indicates the start of the vertical blanking period.
  • the timing signal VB goes high during the vertical blanking period, and the timing signal / VB goes high during the vertical display period.
  • the timing signal HC0 shown in FIGS. 4A and 4B is obtained by dividing the above signal 5M by 1/2, and the timing signal / HC0 is obtained as its inverse.
  • the timing signal / HC1 is a signal obtained by dividing the signal / HC0 by 1Z2. As shown in FIGS.
  • the timing signal IN is a signal that indicates the in-range determination operation that is at a high level during the horizontal display period, that is, during the count value “0—255” of the signal 5M.
  • the timing signal / IN is obtained as its inverse.
  • the timing signal / HI is output as the count value "0" of one signal 5M every horizontal period.
  • the timing signal HBH is output as the count value of the signal 5M "269-270" as shown in Fig. 4B, which indicates the start of the horizontal blanking period. You.
  • the timing signal / HBH is obtained as an inversion of the signal HBH, so that the signal / HBH is at a high level between the count values of the signal 5M, "2271-268".
  • the timing signal / HB goes low during the horizontal blanking period.
  • the timing signal / LB is output as a high level during the count value of the signal 5M “3 4 1—2 6 8” as shown in FIGS. 4A and 4B, and the timing signal 0AE is output as shown in FIGS. 4A and 4B.
  • it is output as a high level during the count value "0-271" of the signal 5M.
  • the timing signal LBB is output as a high level during the count value of the signal 5M "17-272”
  • the timing signal LBW is output as the count value of the signal 5M "2". Output as high level between 7 6-3 ".
  • the timing signal / CBES is output as a low level during the force value ′′ 3 ⁇ 17 ′′ of the signal 5M as shown in FIGS. 4A and 4B.
  • the moving image CPU interface 24b receives data from the data bus of the microphone processor 10 and includes an 8-bit OAM address register 36.
  • the OAM address register 36 receives an address from the microprocessor 10 when writing data from the microprocessor 10 to the 0 AM (0bect Attribute Memory) 38, which is included in the video data generation circuit 30.
  • This AM 38 has, for example, a storage capacity of 34 bits ⁇ 128, and can store object data of each of 128 objects.
  • each object data consists of a total of 34 bits, including 3 bits of color palette data, 1 bit of horizontal and vertical flip data, and 2 bits of priority display data.
  • 9-bit objects Specified data (name data)> Contains 8-bit vertical position data, 9-bit horizontal position data, and 1-bit object size selection data.
  • the object data shown in FIG. 7 is stored in the aforementioned memory cassette, that is, in the program data memory 14 provided in an external memory, for example, according to the content of the game. It is set in advance.
  • the object data read out from the program data memory 14 is given to 0AM 38 by the microprocessor 10.
  • the address decoder 40 receives the read write signal ⁇ / W from the microprocessor 10 and the address from the address bus, and outputs signals 0AW, / ODW, PA.SZW and ITW.
  • the signal 0AW is given as a write signal for the 0AM address register 36, and the 0AM address register 36 is loaded with the initial address from the microphone port processor 10 in response to the signal 0AW.
  • the OAM address picture 42 included in the moving picture data generation circuit 30 mainly includes an address counter and is enabled by a signal 0AW.
  • the 0 AM address circuit 42 receives the initial address from the 0 AM address register 36, increments the signal at the timing of the signal / 0DW, and outputs address data for sequentially specifying the 0 AM 38 address. It is given to the selection circuit 4 4 (Fig. 6B).
  • the address selection circuit 44 is also supplied with address data from the vector RAM 46.
  • the vector RAM 46 stores the address of the object determined to be in the in-range state by the in-range determination circuit 56 described later. Then, the address selection circuit 4 is provided by the OAM addressless circuit 42. Select the address data from the RAM or the address data from the vector RAM46 and give it to OAM38.
  • the signal / 0DW from the address decoder 40 is also given as an enable signal of the OAM control circuit 48, and the 0AM control circuit 48 writes the data received from the microprocessor 10 to 0AM38. , Write signal WE and data are output and given to OAM38.
  • the size register 50 is a 3-bit register, and the size data “0 0 0—1 0 1” shown in the following Table I represented by 3 bits of data D 5—D 7 from the microprocessor 10 "Single one of the data. That is, when an address, data and a write signal designating the microprocessor 10 and the size register 50 are given, the signal SZW is output from the address decoder 40. In response to this signal SZW, the size data is loaded into the size register 50.
  • the size data from the size register 50 is supplied to the size decoder 52 provided in the moving image data generating picture 30.
  • the size decoder 52 decodes the size data and outputs signals S8, S16, S32 or S64 indicating different object sizes. Table I Size data
  • the 2-bit interlace register 5 displays 1-bit interlace data indicating interlace or non-interlace from the microphone port processor 10 and 1 dot per line during interlace or 2 lines. Receive data 0B JV SEL indicating whether to display 1 dot. That is, when an address, data and a write signal designating the interface register 54 are given from the microprocessor 10, the signal ITW is output from the address decoder 40. In response to this signal ITW, the interlace data and the data OBJ V SEL are input to the interlace register 54.
  • the in-range determination circuit 56 shown in FIG. 6B and the aforementioned vector RAM 46 are used. Therefore, the vector RAM 46 has a storage capacity of 7 bits X 32 indicating the object number.
  • the vector RAM address circuit 58 mainly operates a counter, and increments the address of the vector RAM 46 for each signal / INBANGE from the in-range determination circuit 56.
  • a signal / N0N0BJ indicating this is sent to a buffer RAM control circuit 92 (described below). C).
  • the signal from the vector RAM address circuit 58 when the number of objects in the in-range state reaches "32" is signaled.
  • INRANGE FULL is output and supplied to the in-range determination circuit 56.
  • the judgment circuit 56 stops the in-range judgment output thereafter.
  • the size counter 60 shown in FIG. 6B When displaying an object, the size counter 60 shown in FIG. 6B outputs data SC indicating the number of the leftmost character to be displayed among a plurality of characters constituting the object. .
  • the size counter 60 receives the initial value data from the size counter control circuit 62 and increments the initial value in response to the signal / HC0 from the timing signal generation circuit 34. The result is output as the above-mentioned data SC, and this data SC is used for address calculation in the horizontal (H) position calculating circuit 64 described later.
  • the size counter control circuit 62 outputs a signal indicating the timing at which the horizontal position data of a new object is to be loaded into the H position calculation circuit 64. That is, this signal L is a timing signal for executing the processing for the next object, and is given to the vector RAM address circuit 58 described above.
  • the vector RAM address circuit 58 decrements the vector RAM address in response to this signal L. Therefore, the address of the vector RAM 46 is changed for each signal L, and updating of the address in the vector RAM address circuit 58 is stopped unless a signal is output.
  • the address of 0 AM 38 must be the same while processing the characters that make up the object, so all signals that make up one object are signaled.
  • the address of 0 AM 38 is not changed until the character processing is completed.
  • This signal L is obtained by delaying the signal C by one stage D-FF.
  • OAM 38 has horizontal (H) position data, vertical ( V) Position data, attribute data, and name data are temporarily stored. These data read from 0AM38 are controlled by the register control circuit 74, respectively. , 9-bit H position register 66, 8-bit V position register 68, 8-bit attribute register 70 and 9-bit name register 72 are loaded. The register control circuit 74 controls the load timing of each of the registers 66> 68, 70 and 72 in response to the signals L and C from the size counter control circuit 62 described above.
  • the H position data HP is supplied from the H position register 66 to the H position calculation circuit 64.
  • the data HP is also supplied to the size counter control circuit 62.
  • the H position operation circuit 64 performs the absolute value data HA of the horizontal '(H) position of the object, and supplies it to the in-range determination circuit 56 and the buffer RAM address circuit 90 described later. Used as the address of buffer RAM 84.
  • the H position calculation circuit 64 also adds the H position and the data SC from the size counter, and supplies the result data to the size counter control circuit 62.
  • the V position memory circuit 76 receives the vertical (V) position data VP from the V position register 68 and the vertical period signal V, and subtracts the V position of the object from the horizontal line position currently being scanned. This subtraction result data is data indicating whether or not the object should be displayed on the next horizontal line. The subtraction result data is supplied to the address adder control circuit 78 together with the in-range determination circuit 56.
  • the in-range determination circuit 56 will be described in detail later.
  • the H-position data and V-position data and the size data SR, the interlace data IR, and the attribute data A Based on R, it is determined whether or not the object should be displayed on the next horizontal line, that is, whether or not the object is in an in-range state.
  • the in-range determination circuit 56 performs 128 in-range determinations in one horizontal scanning period. As described above, when 32 objects are in the in-range state, the in-range determination is performed.
  • the signal INRANGE FULL is supplied from the torque RAM address circuit 58. Therefore, the in-range determination circuit 56 does not output the signal / INRANGE after receiving the signal INRANGE FULL.
  • the address adder control circuit 78 processes the data before addition in the address adder 80. That is, the address adder control circuit 78 stores the data S R from the size register 50 and the interlace register
  • H inversion H inversion
  • V flip inversion
  • the upper left character name ie, the reference address
  • This address is output to the video data memory address circuit 82.
  • the buffer RAM 84 shown in FIG. 6C has a storage capacity of 9 bits X 256, and temporarily stores color palette data, priority data, and the like. H connected to the data bus of video data memory 16
  • the inversion circuit 86 receives the color data of each dot (pixel) read from the character data storage area 16b, and receives the data AR from the attribute register 72 and instructs the horizontal (H) direction based on the inversion instruction by the data AR. Is inverted in dot units. Then, the color data from the H inversion circuit 86 is supplied to the color data extraction circuit 88.
  • the color data extraction circuit 88 collects the color data input for each of the four color cells, obtains 4-bit color data per dot, and supplies the color data to the data input DI of the buffer RAM 8.
  • the color palette data (3 bits) and the priority data (2 bits) from the attribute register 72 are also given to the buffer RAM 84, and as a result, the buffer RAM 8 has 9 bits per dot as described above. Stores bit data.
  • the buffer RAM address circuit 90 receives the absolute value data HA of the H address from the H position operation circuit 64 and the H position data HP from the H position register 66. Then, during the display period, the buffer RAM address circuit 90 increments the address of the buffer RAM 84 to "0-255", and gives this address to the buffer RAM 84. Therefore, color data and the like are read out from the notch RAM 84 in dot sequence.
  • the buffer RAM address circuit 90 creates a write address for the buffer RAM 84 based on the absolute value data HA. However, reading or writing of the buffer RAM 84 is controlled by the buffer RAM control circuit 92.
  • the buffer RAM control circuit 92 receives the signal / N0N0BJ from the vector RAM address circuit 58 (FIG. 6B), and responds to this signal / N0N0BJ in response to the signal / N0N0BJ.
  • the writing of data to 84 is prohibited and the color data indicates "transparent"
  • the writing of data to buffer RAM 84 is similarly prohibited.
  • the 0 AM address circuit 42 shown in FIG. 8 has an 8-bit address counter (Hi) 94 and a 2-bit address counter (L0) 96. Address inputs A2—A8 and A9 of the address counter 94 are provided from the address latch (L0) 36a and the address latch (Hi) 36b of the OAM address register 36, and the address counter 96 The address input A1 is supplied from the address latch 36a. Address A1 is an address that specifies one of the two words of the object, and address A2—A8 specifies any of the 128 objects. Data output D7 from address latch 36b is applied to NAND gate 98 along with the inversion of signals / HI and / VB from timing signal generation path 34.
  • the data output D7 is applied to the reset input R of the address counter 94 via the NAND gate 98. Therefore, the address counter 94 is reset when the data D7 is at the mouth level, and the address counter 94 always starts counting from "0" and is incremented.
  • the address counter 94 is "1" In this case, the address counter 94 is not reset, the data last input from the microprocessor 10 (FIG. 1) is set as the initial value data, and the object specified by the initial value data is set. Is processed with the highest priority.
  • the data selector 100 receiving the signal / HC0 from the timing signal generation circuit 34 selectively supplies a clock of a different frequency to the address counter 94 between the vertical blanking period and other periods. That is, the signal IN from the timing signal generation circuit 34 is input as a data input, and the signal HC0 from the timing signal generation circuit 34 is input as a clock. Since the signal / VB from the timing signal generation circuit 34 is input to the AND gate 104, the low level is output from the AND gate 104 during the vertical blanking period. Is output. The low level signal allows the data selector 100 to apply the signal from the timing signal generation circuit 3 to the clock of the address counter 94 and the clock synchronized with the HC0, and the access timing from the microprocessor 10 to the clock.
  • a clock synchronized with the timing at which the microprocessor 10 accesses the address counter 94 is provided to the address counter 94 during the vertical blanking period, and a clock synchronized with the internal timing during the other periods. available.
  • the output of the AND gate 104 described above is provided as an enable input T of the address counter 94 through the OR gate 108 together with the carry signal C from the address counter 96.
  • the signal VBH from the timing signal generation circuit 34 is provided as the data input of the DFF 110, and the signal HC0 from the timing signal generation circuit 34 is provided as the clock input.
  • Signal VBH is also provided to AND gate 112 along with the output of DFF 110. Therefore, the output of the AND gate 112 becomes high level at the timing of the signal HC0, and together with the signals 0AW1 and 0AW2 from the address decoder 40, the output of the D-FF 1 Applied to 16 and 1 18 data inputs.
  • a signal / 10M from the timing signal generation circuit 34 is supplied as the clock of D-FF118, and a signal 10M from the timing signal generation circuit 34 is supplied as the clock of D-FF118.
  • the outputs of these D-FFs 116 and 118 are provided to the input of NOR gate 120, together with the output of NOR gate 114. Therefore, from the NOR gate 120, when the microprocessor 10 sets the address of 0 AM 38, the numerical value corresponding to the address is output to the data bus. This numerical data is loaded into the address register 94. Is given to the address counter 9.
  • Address selection circuit 44, OAM control circuit 48, and OAM 38 The address selection circuit 4 shown in FIG. 9 is provided with an address A2—A8 from the address counter (Hi) 94 of the OAM address circuit 42 or an address from the vector RAM 46. Select dress A2—A8 and give it to the main OAM124 of OAM38. That is, the signals / VB and / IN from the timing signal generation circuit 34 are supplied to the data selector 122 via the NOR gate 126, and therefore, the data selector 122 receives the signal from the OAM address surface 42 during the vertical blanking period. Adre Give A2—A8 to the main OAM 124.
  • the data selector 128 responds to the signal / VB from the timing signal generation circuit 34 by setting the address AO from the address counter (Hi) 94 and the address counter (Lo) 96 of the 0 AM address circuit 42. —A4 or Vector Address A 0 from RAM 46 — Select A 4 and give it to AO M38 auxiliary 0 AM 130.
  • the data selector 132 selects the address A 1 from the address counter 96 of the 0 AM address circuit 42 or the output of the AND gate 134 in response to the signal / VB from the timing signal generation circuit 34.
  • the signals HC0 and / IN from the timing signal generation circuit 34 are given to the two inputs of the AND gate 134.
  • the data output from the microprocessor 10 is used to write to 0AM38, but during other periods, the upper and lower object data D 0 and D are written by internal clock.
  • 0 L is read from the main 0 AM 1 24, that is, 0 AM 38, and output.
  • the OAM38 is divided into the main OAM124 and the auxiliary OAM130.
  • the AM control circuit 48 is an 8-bit data latch.
  • the data latches 136 and 138 are used to write the object data from the microprocessor 10 into the 0 AM 38. That is, data D0-D7 of the data bus is provided as an input of the data latch 136, and an output of the data latch 136 is provided as an input of the data latch 138.
  • the signal / PAW output from the address decoder 40 (FIG. 6A) and the output of the NAND gate 140 are provided.
  • the NAND gate 140 receives the address AO from the 0 AM address circuit 42 and the signal / 0DW from the address decoder 40.
  • Address AO is inverted by inverter 144 and provided as an input to NAND gate 142, which further receives signal / 0DW described above. Therefore, in response to the signal / 0D, data is latched in the data latch 138 when the address A0 is low, and is written from the NAND gate 144 to the main OAM 124 when the address AO is high. The upper and lower object data DIH and DIL latched in the data latches 136 and 138 are written to the main OAM 124.
  • the signal / 0DW is the auxiliary OAM1
  • the object data provided as a write signal of 30 and latched in the data latch 138 is written.
  • the 0 AM control circuit 48 has two NOR gates 1 46 and 1
  • the address A 9 from the 0 AM address circuit 42 is supplied to the N 0 R gate 146 after being inverted by the inverter 150, and the signal / VB from the timing signal generation circuit 34 is supplied to the N 0 R gate 146. You. Further, the address A 9 and the signal / VB described above are applied to the NOR gate 148 as they are. Therefore, during the vertical blanking period, when the address A9 is at a high level, the enable signal is supplied from the NOR gate 148 to the auxiliary 0AM130, and when the address A9 is at the low level, the enable signal is enabled from the NOR gate 146. A signal is given to the main 0 AM 1 24.
  • the upper object data D 0 H read from the main OAM 124 is loaded into the V position register 68, the attribute register 70 and the name register 72, and the lower object data D 0 L is stored in the H position. Register 66 and name register 72.
  • the data selectors 150 and 152 allow the 32-bit data of the main OAM 124 to be stored.
  • the two bits attached to the object data are loaded into the H position register 66 and the attribute register 70 at the same time.
  • the vector RAM address circuit 58 and the vector RAM 46 The vector RAM address circuit 58 shown in FIG. 10 includes a 5-bit reversible counter or U / D counter 154.
  • the count data of the counter 154 is given to the address AO—A4 of the vector RAM46.
  • the signal IN from the timing signal generating circuit 34 is applied to the data input of D-FF 156, and the output of D-FF 156 is applied to the data input of D-FF 158.
  • the signals HC0 and 5M from the timing signal generation circuit 34 are given as clock inputs of D—FF 156 and 158.
  • the output of FF 1 58 is signal HC
  • the output of the NAND gate 160 is provided as two inputs of the NOR gate 164 together with the output of the NAND gate 162 together with the output of the NAND gate 160.
  • the signals / LB and / HC0 from the timing signal generation circuit 34 are supplied to two inputs of the NAND gate 162.
  • the output of the NOR gate 164 is given as a count input, that is, a clock of the UZD counter 154 described above. Therefore, the clock of UZD counter 154 is determined by signal HC0 from timing signal generation circuit 34.
  • the signal / LB from the timing signal generation circuit 34 is an inverter.
  • UZD for switching up / down count of UZD counter 154 through 166. Therefore, when signal / LB is high level, U / D counter 154 is configured as an active counter and when signal / LB is low level, U / D counter 154 is configured as a down counter. .
  • the signals 5M and HC0 from the timing signal generation circuit 34 are supplied to the input of the NAND gate 168, and the output of the NAND gate 168 is output to the NAND gate 1 along with the signal / INBANGE from the in-range determination area 56. Given to 70.
  • This signal / INBANGE is D— F F
  • the output of the NAND gate 168 is provided as a clock of the D-FF 172.
  • the output of D-FF 172 is provided as one input of the data selector 174, and the above-mentioned signal / LB is provided as a switching input of the data selector 174.
  • the output of the NAND gate 170 is provided as a set input of RS-FF176, and the signal / HI from the timing signal generation circuit 34 is applied as the reset input ZR.
  • This RS—FF 1 76 The output becomes the input of AND gate 178.
  • the other input of the AND gate 178 receives the signal / HBH or L and the output of the D-FF 182 from the timing signal generation circuit 34 via the OR gate 180.
  • the U / D counter 154 switches to the up-count operation.
  • the enable signal is supplied from D-FF 172, so that the U / D counter 154 counts the clock from the NOR gate 164. I do.
  • the count value of the UZD counter 154 is given to the vector RAM 46 as a write address.
  • the AND gate 186 and the D-FF The signal INBANGE FULL is generated by 188.
  • the in-range determination circuit 56 is deactivated.
  • the UZD counter 15 is switched to the down-counting operation, and the UZD counter 154 performs the down-counting operation every time the signal L from the size counter control circuit 62 is supplied.
  • the count value of the UZD counter 154 is given to the vector RAM 46 as a read address to read out the object in which the in-range is detected.
  • the count value of the UZD counter 154 becomes "0" and the carry signal is given to the DFF 182, so that the UZD counter 154 is deactivated.
  • the in-range determination operation is started by the in-range determination circuit 56, the signal / HI from the timing signal generation circuit 34 is supplied to the reset input of the U / D counter 154, and the signal / HI is supplied to the RS-FF 176 Also provided as a reset input for.
  • the output of the RS-FF 176 remains at the low level, and this signal is output via the D-FF 190 object 192 to the timing signal.
  • the signal HC0 from the generating circuit 34 it is output as the signal / fiONOBJ described above.
  • This signal / N0N0BJ is supplied to the buffer RAM control circuit 92 (FIG. 6C).
  • Register control circuit 74 H position operation circuit 64, H position register 66, V position register 68, attribute register 70, name register 72 and H position depiction picture 76
  • the register control circuit 74 shown in FIG. 11 includes a NOR gate 194 and NAND gates 196 and 198.
  • the signal C from the size counter control circuit 62 (FIG. 6B) and the signals VB and IN from the timing signal generation circuit 34 are supplied to the inputs of the N0R gate 1994.
  • the input of the NAND gate 196 is supplied with the signals / 5M and HC0 from the timing signal generation circuit 34 together with the output of the NOR gate 194, and the input of the NAND gate 198 is input to the size counter control circuit 62 ( The signal L from FIG. 6B) and the signals 5M and HC0 from the timing signal generator 34 are provided.
  • the H-position calculation area 64 carries an 8-bit fuller 200, while inputs A 0 -A 7 are provided with the output of the exclusive 0 R gate 202, while inputs A 3 -B 5 are provided as inputs B 3-B 5 of the AND gate 204. output Is given. In addition, the ground potential, that is, "0" is given as the other input.
  • the H position data D 0 -D 7 from the first H position register 66 a of the H position register 66 are provided to the input of the exclusive gate 0 R gate 202 together with the carry signal input CIN from the AND gate 206. Can be Therefore, when the carry signal input CIN is high, the data D0-D7 are inverted by the exclusive OR gate 202 and provided as the above-mentioned one-side inputs A0-A7 of the fuller 200.
  • the AND gate 206 receives the data D 8 from the second H position register 66 a included in the H position register 66 and the output of the OR gate 208.
  • this data D8 is "1"
  • the horizontal (H) position of the object is in the negative (minus) area as shown in Fig. 12.
  • data D8 is "0"
  • the object is at the H position. Is in the positive (plus) area as shown in Fig. 12.
  • the actual display screen of the monitor 22 (FIG. 1) is the right half of the drawing from the origin (0, 0) shown in FIG. 12. In this display screen, the horizontal position is “0”. — 2 5 5 ", ie,” 000 H-0 FFH ".
  • the display screen of the object is made to appear on the screen smoothly from the left end of the screen.
  • a virtual screen as shown in the left half of Fig. 12 is assumed, and the horizontal position can be set even in that range. Outside this display range, the horizontal position is represented as "256-511", ie, "100H-1FFH". If the H position data D8 force is “0” during the in-range judgment period, the data D0—D7 are directly Given as inputs AO-A7, inputs B3-B5 are fixed to a low level by a signal IN from a timing signal generation surface 34 indicating that the range is in the range of an interval determination period.
  • the output of the full-scale 200 is "D0-D7 + 0", and the data D0-D7 is output as it is. If the H position data D8 is "1", the data D0-D7 are inverted by the exclusive 0 R gate 202 and given as the input AO-A7 of the fuller 200, at which time Inputs B 3 -B 5 are fixed at low level by the signal IN described above. Therefore, the output of the fuller 200 is "1 + / (D0-D7)".
  • the reason for converting the H position data into its absolute value in the H position calculation circuit 64 in this manner is that the portion excluding the portion protruding from the monitor display screen, such as the object shown in FIG. 12, is excluded. Thus, the object is displayed from the left end of the monitor screen.
  • the V-position circuit 756 has an 8-bit fuller 210.
  • the input AO—A7 receives the V position data D 8—D 15 from the V position register 68 inverted by the inverter 2 12 and the other input B 0—B 7 Signals VD0-VD7 from signal generation circuit 34 are applied. Then, the addition result of the fuller 210 is given to the AND gate adder control circuit 78 and the in-range determination circuit 56 (FIG. 6B) as vertical (V) position data of the object.
  • Size register 50 interlace register 54, size decoder 52, and in-range determination circuit 56
  • the size registers 50 shown in FIG. 13 receive the signal SZW from the address decoder 40 (FIG. 6A) as a load signal, and the first, second and third size registers 50a, 50b and The first, second, and third size registers 50a, 50b, and 50c include data D from the microprocessor 10 (FIG. 1) via a data bus. 0—D 7 is given.
  • the interlace register 5 includes first and first interlace registers 54a and 54b which receive the signal IZW from the address decoder 40 (FIG. 6A) as a load signal.
  • the second interlace registers 54a and 54b are supplied with data D0-D7 from the microprocessor 10 (FIG. 1) via the data bus.
  • the first size register 50a loads the address data BASE of the object memory area
  • the second size register 50b loads the data SEL
  • the third size register 50c loads the size data SIZE. I do.
  • the first interlace register 54a loads the interlace data for setting whether the odd field and the even field display differently or the same display.
  • the second interlace register 54b loads the data OBJ V SEL.
  • the data BASE and SEL loaded into the first and second size registers 50a and 50b are stored in the background data storage area of the video data memory 16 (FIG. 1) consisting of one SRAM as described above. Specify the address of the video data memory 16 for arbitrarily setting 16 a and the character data storage area 16 b. That is, as shown in FIGS. 14 and 15, the video data memory 16 has a storage capacity of 64 Kbytes (words), of which a specific 4 Kbyte area 16 A stores data D. 0—specified by the data BASE represented by D2.
  • Another area 16 B 1, 16 B 2, 16 B 3 or 16 B 4, each of which is 4 Kbytes, is specified by the data SEL represented by the data D 3 and D 4.
  • the type of object can be changed only by changing the two bits of the data SEL. That is, character data of an object necessary for a certain scene of the game is stored in one of the specific area 16A and another area 16B1-16B4, and is stored in another area. If the character data of a particular object is stored in the other one of the areas 16 B 1 _ 16 B 4, the two bits of the data SEL are changed when the object is needed. 16 B 1—By simply specifying the other one of 16 B, you can easily change the object type for each scene of the game.
  • the 3-bit size data D 5 -D 7 from the third size register 50 c is input to the size decoder 52.
  • size designation signals S8, S16, S32 or S64 are given to the size counter control circuit 62 and the address memory control circuit 78 as signals / 0BJ8, / 0BJ 16./0BJ32 or / 0BJ64. Further, the size designation signals S8 and S16 are provided to the data selector 2 14 provided in the in-range determination circuit 56, and the size designation signals S32 and S64 are provided to the data selector 2 16. Further, as one input of the data selector 218, a size designation signal S64 is further provided, and the other input of the data selector 218 is fixed at "1". Interlace data from the second interlace register 54 b stored in the interlace register 5 is supplied to these data selectors 2 14, 2 16 and 2 18 as selection signals.
  • the object size changes. For example, if the dot density is increased at the time of interlacing, the object size becomes smaller. Therefore, it is necessary to change the reference size of the in-range determination based on the size designation signal from the size decoder 52 accordingly. In order to execute the in-range determination operation according to such a difference in size, the data selector 2 14 -2 18 is used.
  • the output of data selector 214 is inverted by inverter 220 and provided to one input of AND gate 224 through OR gate 222.
  • the other input of the AND gate 224 is the output of the AND gate 226.
  • an interlace designation signal from the interlace register 54 and a size designation signal S8 from the NOR gate 52a via the inverter 228 are given.
  • the other input of the AND gate 224 is supplied with the V position data D 3 from the V position calculation area 76.
  • the outputs of the data selectors 2 16 and 2 18 are provided as two inputs of an AND gate 230, and the remaining inputs of the AND gate 230 are provided with V position data D 4 from the V position circuit 76.
  • the output of the data selector 2 18 is provided to the AND gate 232 together with the V position data D 5 from the V position data path 76.
  • the output of the AND gate 226 is supplied to the AND gate 234 together with the V position data D 2 from the V position calculation circuit 76.
  • the outputs of these AND gates 224, 230, 232 and 234 are inverted together with the V position data D 6 and D 7 from the V position operation circuit 76, and provided as an input to the N AND gate 236.
  • the input of NAND gate 236 also has the output of NOR gate 238. Power is given.
  • the input of the NOR gate 238 is supplied with the H position data D 8 from the H position register 66 and the output of the NAND gate 240 inverted.
  • the NAND gate 240 receives as its inputs the outputs of the NAND gates 24 1, 242 and 244 and the inversion of the H position data D 6 and D 7 from the H position register 66.
  • the two inputs of the NAND gate 24 1 receive the size specifying signal S8.
  • the three inputs of the NAND 242 are the H input from the H position register 66.
  • the position data D 4 and the size designation signals S 16 and S 32, and the two inputs of the NAND 244 are the H position data D 5 from the H position register 66 and the size designation signal S 64.
  • This signal indicates whether or not the output of the NOR gate 238 is in the in-range state in the horizontal (H) direction. Also, the AND gates 224, 230, 232 and 234 are signals indicating whether or not the data D5 and D7 from the V position execution circuit 76 are in the in-range state in the vertical (V) direction.
  • the inputs of the aforementioned NAND gate 236 include the NOR gate 238 and the AND gates 224, 230, 232 and
  • the output of the D-FF 246 receiving the signal IN from the timing signal generation circuit 34 at its data input and the signal HC0 as its clock and the output from the vector RAM address circuit 58
  • the signal INRANGE FULL is provided. Therefore, from the NAND gate 236, when there is a signal IN but no signal INRANGE FULL, when the object to be determined is in the in-range state in both the horizontal and vertical directions, the signal / Output INRANGE. Size counter control circuit 62 and size counter 60
  • the size counter control circuit 62 shown in FIG. 16 includes an in-range determination circuit 56, that is, an object size signal / 0BJ8, / 0BJ 16./0BJ32 from the NOR gate 52a, 52b, 52c or 52d of the size decoder 52. Or data latch 248 receiving / 0BJ64.
  • the H position data D 8 from the H position register 66 is given to one input of each of the AND gates 250, 252 and 254, and the other input of these AND gates 250, 252 and 254 is the H position operation D3, D4 and D5 of the absolute value data HA from the circuit 64 are provided, respectively.
  • the outputs of AND gates 250, 252 and 254 are provided as initial values of size counter 60.
  • the output data SC of the size counter 60 is supplied to the address adder control circuit 78 as described above, and the AND gate 2
  • the signals / 0BJ16, / 0BJ32 and / 0BJ64, which are latched to the data latch 248, are supplied to the other inputs of the AND gates 256, 255, and 260.
  • the outputs of the AND gates 256, 258 and 260 are supplied to the NOR gate 262 together with the signal / 0BJ8 latched in the data latch 248.
  • the input of this NOR gate 26 2 is further provided with the outputs of D—F F 26 4 and 26 6 and D_F F 2
  • the input of 6 receives the output of the AND gate 268, and the input of D-FF 266 receives the signal HBH from the timing signal generation circuit 34.
  • the AND gate 268 receives the data D3-D7 from the H-position memory circuit 64 and the H-position data D8 from the H-position register 66 inverted by the inverter 270.
  • the signal / HC0 from the timing signal generation circuit 34 is supplied as the clock of D—FF 264 and 266, similarly to the latch signal of the data selector 248.
  • the output of the OR gate 262 is provided as the data input of the D-FF 272 and also as the signal C to the register control circuit 74. available.
  • the signal HC0 from the timing signal generation circuit 34 is supplied to the clock of D—FF 272.
  • the address adder control circuit 78 shown in FIG. 17 receives the object size signals / 0BJ8, / 0BJ16 and / 0BJ32 from the in-range determination circuit 56, that is, the NOR gates 52a, 52b, 52c or 52d of the size decoder 52. Take D—FF s 274.
  • the signal HC0 from the timing signal generation circuit 34 is given to the clock of D—FF s274.
  • the signal / 0BJ8 from these D-FFs 274 is provided to the inputs of AND gates 276, 278, 280, 282, 284 and 286.
  • the signal / 0BJ16 from D-FF s 274 is provided to the inputs of AND gates 278, 280, 284 and 286.
  • the outputs of AND gates 282, 284 and 286 are applied to one input of exclusive OR gates 300, 302 and 304, respectively. available.
  • the output of the 6-bit data selector 306 is given to the other input of the exclusive OR gate 288, 290, 292, 300, 300 and 304.
  • the data selector 303 receives the signal FIELD from the timing signal generation circuit 34 and data D0—D5 indicating the difference between the V position from the V position calculation circuit 76 and the scanning line number.
  • D—FF 308 output is given.
  • the signal / HC0 from the timing signal generation circuit 34 is supplied as the clock of D—FF 308, and the data D0—D4 from D—FF 308 is supplied to one input of the data selector 306.
  • data D 0 -D 5 from D—FF 308 are applied to the other input of data selector 306.
  • the data selector 306 selectively outputs both inputs in accordance with the data OBJ V SEL from the interlace register 54, and as described above, the exclusive OR gate 288, 290, 2 9 2, 3 0 0, 3 0 2 and 3 4.
  • the address adder control circuit 78 mainly changes the address when executing the H inversion and the NO or V inversion shown in FIG. 18A to FIG. 18D.
  • the data H-FLIP and V-FLIP are both "0", and neither H inversion nor V inversion is performed.
  • the data H-FLIP is "1" and the data V-FLIP is "0", so that H inversion is performed around the vertical axis 310. No V inversion is performed.
  • the data H-FLIP is "0" and the data V-FLIP is "1".
  • V inversion is performed around 3 1 2.
  • the data H-FLIP and V-FLIP are both "1", and the data are centered on the vertical axis 310 and the horizontal axis 312. H inversion and V inversion are performed.
  • the input signals of the AND gates 276-286 are, as described above, the output signals of the size decoder 52, / 0BJ8, / 0BJ16 and / 0BJ32. Is given.
  • the output of the AND gates 276-286 is both low because the signal / 0BJ8 is low. Therefore, in this case, since the exclusive 0R gates 294-298 output the size data SC0-SC2 from the size counter 60 as they are as the addition addresses AA4, AA5 and AA6, the addresses are not inverted.
  • the object size is 16x16, signal / 0BJ16 is low, only AND gates 276 and 282 are activated, and the outputs of the remaining AND gates 278, 280, 284 and 286 are low. It becomes.
  • the data H-FLIP is "1”
  • the size data SCO from the size counter 60 is inverted by the exclusive 0 R gate 294 and output as the addition address AA4.
  • the object size is 32.times.32, the signal / 0BJ32 is low, the AND gates 276, 278, 282 and 284 are activated and the outputs of the remaining AND gates 280 and 286 are low.
  • the size data SC 0 and SC 1 from the size counter 60 are inverted by the exclusive 0 R gates 294 and 296 and added as AA4 and AA5. Is output. If the object size is 64 x 64, the signals / 0BJ8, / 0BJ16 and / 0BJ32 go high, and all AND gates 276-286 are activated. In this case, the data H-FLIP Four
  • the size data SC0-SC2 from the size counter 60 is inverted by the exclusive 0 R gate 294-298 and output as the addition address AA4-AA6.
  • inversion of the lower 3 bits of the address to the video data memory address circuit 82 means inversion of each horizontal line
  • inversion of the upper 3 bits means inversion of each character. Since these lower 3 bits are not related to the object size, the exclusive 0 R gates 288, 290 and 292 are selected by the data selector 3 depending on the data V-FLIP "1" or "0". The data from 06 is inverted or not inverted and output as the lower 3 bits AO, A1 and A2 of the address to the video data memory address circuit 82.
  • the conditions for each size are set by the AND gate 282-286 in the same way as in the case of the H inversion above, and the data V-FLIP Exclusive 0 R Depends on "0" or "0" of the data selector 3 0 6 with the gates 3 0 0, 3 2 and 3 0 4 Inverting or not inverting the output data of the address adder Output as upper 3 bits AA8, AA9 and AA10 to 80.
  • the AND gates 3 14 and 3 16 provided in the address adder control circuit 78 output the addition addresses AA 12 and AA 13, but the addresses AA 12 and AA 13 It is used as data for specifying one of the areas 16 B 1-16 B 4 described above with reference to FIGS. 14 and 15.
  • the address adder 80 shown in FIG. 19 has three 4-bit units. The output of these fluids 80a, 80b and 80c is supplied to the video data memory address circuit 82 as addresses A4-A15.
  • the address AO—A2 of the video data memory address circuit 82 is the address AO—A2 from the previous address adder control HI path 78 as address AO—A2, and the timing signal generation area 34 from the timing signal generation area 34 as address A3.
  • Signal HC0 is provided.
  • which input bit is fixed to the source potential in each of the fluidic units 80a to 80c is determined by the data BASE of the first size register 50a (FIG. 13) of the size register 50.
  • the addresses A 0 to A 15 of the video data memory 16 are specified by the video data memory address circuit 82, and the output data DO—D 15 from the video data memory 16 is converted to the H inversion circuit 86. Given to.
  • the H inverting circuit 86 shown in FIG. 20 includes a data selector 318 which receives output data D0-D15 from the video data memory 16.
  • the data selector 318 has 16 data selectors, each of which selects one of two-bit inputs and outputs one bit.
  • the output of D-FF 320 is given as a selection signal of the data selector 318.
  • Data H-FLIP is applied to the data input of D-FF 322, and the signal / HCO from the timing signal generation circuit 34 is applied as a clock.
  • the data selector 318 outputs data according to the following table according to the selection signal. Table U
  • the graphics data output from the video data memory 16 is inverted in units of 8 bits according to the presence or absence of the horizontal (H) direction inversion command H-FLIP. .
  • the graphic data output from the H inversion circuit 86 is supplied to a color data extraction circuit 88.
  • the color data extraction circuit 88 includes four first data selectors 322, second data selectors 324, third data selectors 326, and fourth data selectors 328, and each of these data selectors 3 2 2—3 2 8 Selects and outputs only one of the 8-bit inputs.
  • the first data selector 322, the second data selector 324, the third data selector 326, and the fourth data selector 328 receive signals HP0, 5M and HC0 from the timing signal generation circuit 34 as selection signals, respectively.
  • the graphic data from the above-described H inverting circuit 86 is given to 16-bit D-FFs 330 and 332, respectively, and the output of D-FF s332 is further converted to D-FF s Given to 3 3 4.
  • the signal / HC0 from the timing signal generation plane 34 is applied as the clock of D—FFs 330 and 3334, and the clock of the timing signal generation circuit 34 is applied to the clock of D_FFs332.
  • Signal HCO will be given.
  • the signal LBR from the timing signal generation circuit 34 is further supplied to the data input of the D-FF 336, and the clock 5D-FF 336 is supplied with the signal 5M from the timing signal generation circuit 34.
  • the output of D-FF 336 is provided as the reset input of D-FFs 330 and 334 described above.
  • the first 16 bits of the graphic data from the H-inverting circuit 86 are held in response to the signal HC0 by D—FF s 332, and the next 16 bits are held in response to the signal / HC0 by D— It is held at FF s330. At this time, the first 16 bits held in the previous D-FFs32 are moved to D-FFs33 in response to the signal / HCO. Therefore, the total of 32 bits of graphic data is 8 bits each, and the first data selector 3 2 2, the second data selector 3 2 4, the third data selector 3 2 6 and the input of the 4th data selector 3 2 8 Data. Each of these data selectors 3 2 2 3 3 8 selects one bit according to the following table, and outputs a total of 4 bits of color cell data. In this way, four color cells are respectively specified by the color data extraction circuit 88. Table m
  • the buffer RAM 84 shown in FIG. 6C includes a first buffer RAM 84a and a second buffer RAM 84b, each having a storage capacity of 9 bits X128.
  • the buffer RAM 84 may be originally one buffer RAM, but in this embodiment, the buffer RAM is composed of two VRAMs, the odd dots are stored in the first buffer RAM 84a, and the even dots are stored.
  • the data is stored in the second buffer RAM 84b.
  • the buffer RAM address circuit 90 shown in FIG. 22 includes an 8-bit counter 340, and the output of the counter 340 is supplied to the buffer RAM control circuit 92 as address data of the buffer RAM 84.
  • a signal / CRES output from the timing signal generation circuit 34 immediately before the display period is provided.
  • the data selector 3 42 outputs Power is given.
  • the two inputs of this data selector are supplied with the signal / 10M and HC0 from the timing signal generation circuit 34, and the selection signal is supplied with the signal LBR from the timing signal generation circuit 34. Therefore, the counter 340 is changed between the case of writing data to the notch RAM 84 and the case of reading data.
  • the counter 340 is incremented in response to the signal / 10M, and at the time of reading, the counter 340 is incremented in response to the signal HC0. Therefore, at the time of reading, the counter 340 is incremented by "1" every two dots.
  • the signal L from the size counter 60 is supplied to the data input of D-FF 346, and the signal HC0 from the timing signal generation circuit 34 is supplied as the clock of D-FF 346. .
  • the output of D—FF 346 is supplied to D—FF 348 that receives signal HC0 from the same timing signal generation circuit 34 as a clock.
  • the signal HC0 from the timing signal generation circuit 34 is supplied to the input of the D-FF 350, and the signal 5M from the timing signal generation circuit 34 is supplied to the D-FF 350 computer.
  • the signal 1011 from the timing signal generation surface 34 is given as the clock of D—FF 352.
  • the outputs of FFs 348, 350, and 352 are input to NAND gate 344, along with signal LBB from timing signal generator 34, which is inverted by inverter 354.
  • the output of the NAND gate 344 is provided as the load signal input / LD of the counter 340. Therefore, the load timing of the counter 340 depends on the signal L, that is, the object size.
  • the initial value of the counter 340 is a 9-bit D-FF that receives the absolute value data D0-D7 from the H-position operation circuit 64 and the output of the exclusive R gate 360 as D8.
  • the output of s 356 or DF F 358 is provided.
  • the exclusive OR gate 360 As inputs to the exclusive OR gate 360, the absolute value data D8 from the H position register 66 and the carry signal H-CARRY from the H position calculation circuit 64 are given. Therefore, as the data input D8 of the D-FF s 356, the inverse of the data D8 of the H position register 66 is given when there is a carry signal. As the clock of the D-FFs 356 and 358, the output of the NAND gate 362 receiving the signal / 5M and HC0 from the timing signal generating circuit 34 is provided.
  • the outputs D0 and D8 of the D-FFs 358 are provided as data inputs of the D-FFs 364 and 366, respectively, and the clocks of the D-FFs 364 and 366 are output from the timing signal generation circuit 34.
  • the output of the NAND gate 368 which receives the signals / HC0, / 10M and HC0 is provided.
  • the output of D—F F 364 is supplied to the color data extraction circuit 88 described above as the signal HP0 and to the AND gate 370 provided in the buffer RAM control circuit 92.
  • the output of the D-FF 366 is supplied to an AND gate 372 through an inverter 372 included in the buffer RAM control circuit 92.
  • the buffer RAM control circuit 92 includes a ⁇ -bit fluder 3776 as an input A0—A6 of the fluder 37 from the counter 340 provided in the buffer RAM AND gate circuit 90 described above. Data D 1—D 7 are provided.
  • the other input B of the fuller 376 is ⁇ Potential, ie, “0” is given, and the output of the above-mentioned AND gate 370 is given as a carry input.
  • the fuller 376 outputs the addresses OA0-OA6 of the first and second buffer RAMs 84a and 84b of the buffer RAM 84.
  • the data of the counter 340 is given as it is as the address OA0-0 A6 if the first is an even dot, and if the odd dot is an odd dot, the data of the counter 340 is given by the full adder 376. And outputs the data as address OA0-OA6.
  • the write signals / WE0 and / WE1 of the buffer RAM 84a object 84b are obtained from NOR gates 378 and 380.
  • NOR gate 378 The input of NOR gate 378 is given the output of two NAND gates 382 and 384, and NAND gate 382 is the output and timing signal of AND gate 386, inverter 388 and NAND gate 390, respectively.
  • a signal from the timing signal generating circuit 34 and an output of the AND gate 392 are given to inputs of the NAND gate 384.
  • the NAND gate 3 90 receives the respective inversions of the outputs 1 D 0-1 D 3 from the color data extraction circuit 88.
  • the NOR gate 394 receives the output of the AND gate 374 and the output of the AND gate 396, and the AND gate 396 outputs the output D 8 from the counter 340 which is also supplied to the inverter 388 described above. And the output of OR gate 398.
  • OR Gate 398 receives the inverse of outputs D1 and D2 of counter 340.
  • the inputs of the NOR gate 380 are given the outputs of the two NAND gates 400 and 402, and the NAND gate 400 is connected to the AND gate 386, exclusive described above.
  • the output of the NOR gate 404 and the NAND gate 406 and the signal 10M from the timing signal generation circuit 34 are received.
  • the two inputs of the exclusive NOR gate 404 are supplied with the above-mentioned carry output signal of the full-scale 376 and the output D8 of the counter 340.
  • an inverted output of each of the outputs 0D0 to 0D3 from the color data extraction circuit 88 is given.
  • the input of the NAND gate 402 receives the signal 5M from the timing signal generation circuit 34 and the output of the AND gate 3922.
  • the signals / HC0 and D-FF408 from the timing signal generation circuit 34 are provided.
  • the data LBR and 5M from the timing signal generation circuit 34 are supplied to the D-FF408 data input and the cup, respectively.
  • OAM address register 36 (Fig. 6A).
  • the microprocessor specifies the address of the OAM address register 36.
  • Data and a write signal, and as a result, the address decoder 40 outputs the signal 0AW described above.
  • the initial address is set in the OAM address register 36 in response to the signal 0AW.
  • the initial address value from the 0AM address register 36 and the signal 0AW from the address decoder 40 are supplied to the OAM address area 42.
  • the initial address value for the OAM38 from the microprocessor 10 is set in the OAM address register. Slightly later than 36, it is also set to OAM Addressless Route 42.
  • the microprocessor 10 first, outputs an address, data, and a write signal. Since the address selection area 44 (FIG. 6B) receives the above-mentioned signal VB from the timing signal generation circuit 34, the address output terminal of the OAM address area 42 and the address output terminal of the OAM address area 42 during the vertical blanking period. Connected to the address input terminal of OAM38. In response to the address and write signals from microprocessor 10, signal / 0DW is output from address decoder 40.
  • the 0 AM control circuit 48 latches the data from the microprocessor 10 and the latched data is applied to the 0 AM 38 data input DI and written.
  • the enable signal WE / CE is provided by OAM38. Therefore, the object data from the microprocessor 10 via the OAM control circuit 48 is written into the address specified by the OAM address area 42 in the OAM 38. Be included. Thereafter, the OAM address circuit 42 sequentially increments the address as described above, so that the object data is written to the sequential address of 0AM38.
  • the size data is loaded from the microprocessor 10 into the size register 50 (FIG. 6A).
  • address data specifying the size register 50 and a write signal are supplied from the microprocessor 10, and as a result, the above-described signal SZ is output from the address decoder 40.
  • the size data as shown in Table I is output from the microprocessor 10 at the same time, the size data is set in the size register 50 in response to the signal SZW.
  • interlace data is loaded from microprocessor 10 into interlace register 54 (Fig. 6A).
  • address data and a write signal designating the interlace register 5 are supplied from the microphone port processor 10, and as a result, the above-mentioned signal IZW is output from the address decoder 40.
  • the microprocessor 10 outputs interlace data and OBJV SELECT, so that these data are set in the interlace register 54 in response to the signal IZW.
  • in-range detection is performed by the in-range determination circuit 56, and the OAM address of the object in the in-range state is written to the vector RAM 46.
  • the vector RAM address circuit 58 (FIG. 6B) is reset in response to the signal HI from the timing signal generation circuit 34 immediately before the start of horizontal scanning, and the vector RAM address power, Set to "0".
  • the object rank data loaded in the 0 AM address register 36 is supplied to the power reset NAND gate 96 (FIG. 7) of the 0 AM address circuit 42.
  • the address counter 94 (FIG. 8) of the OAM address plane 42 is reset, and therefore, the 0AM address is set to "0".
  • the address counter of the OAM address circuit 42 is not reset, and the last loaded data is held as the initial value of the address counter 94.
  • an object that is determined to be in-range first is displayed on the monitor 22 (Fig. 1) prior to an object that is determined to be in-range.
  • the initial value of the OAM address at the time of the in-range determination operation is changed, and accordingly, the priority of the object can be changed.
  • the address selection circuit 44 uses the signal IN from the timing signal generation circuit 34 during the in-range detection in the in-range determination circuit 56 to output the address of the OAM address area 42.
  • the terminal is connected to the address input terminal of OAM38.
  • the OAM control circuit 48 always provides the enable signal to 0 AM 38 except during the vertical blanking period. Therefore, 0AM data is read from OAM38 according to the address data from OAM address circuit 42 and the enable signal from 0AM control circuit 48.
  • the H position data is in the H position register 66
  • the V position data is in the V position register 68
  • the attribute data is in the attribute register ⁇ 0
  • the name data is The (object designation code) is loaded into the name register 72 by a load signal from the register control circuit 74, respectively.
  • the H position data from the H position register 66 is output to the H position operation circuit 64, and as described above with reference to FIG. 12, the most significant bit of the H position data is "0". ", That is, when the H position is” 0-255 ", the data as it is is supplied to the in-range determination circuit 56. Conversely, when the most significant bit of the H position data is "1", that is, when the H position is "1256 ---- 1", the H position arithmetic circuit 64 outputs "2's complement" ( Is calculated, and the resulting data HA is given to the in-range determination circuit 56.
  • the V position calculation circuit 76 receives the signal V from the timing signal generation circuit 34 and subtracts the V position data VP from the V position register 68 from the vertical position data of the line indicated by the signal V. The result data is given to the in-range determination circuit 56.
  • the in-range determination circuit 56 is composed of H position data corrected as necessary from the H position calculation surface 64, subtraction result data from the V position execution circuit 76, and size selection data from the attribute register 70. Based on the size data from the size register 50 and the data OBJ V SEL from the interlace register 54, it is determined whether or not the object to be determined at that time is in the in-range state. If the object is in the in-range state, the signal / INBANGE is output to the vector RAM address circuit 58.
  • the vector RAM address circuit 58 receives the signal / INRANGE from the in-range determination circuit 56 and supplies a write signal to the vector RAM 46.
  • the vector RAM 46 is derived from the vector RAM address circuit 58.
  • the data DI is stored.
  • the vector RAM address] i-way 58 outputs a write signal to the vector RAM 46, and then increments the address of the vector RAM 46.
  • the 0AM address value of the OAM address area 42 is incremented by “+ lj”. Thereafter, in the same manner, the next object is determined in the in-range determination circuit 46. The in-range judgment of the object is performed, and the address of 0 AM 38 of the object data of the in-range object is stored in the vector RAM 46.
  • the force by which the 0 AM address circuit 42 is reset by the object order data of the 0 AM address register 36 When the 0 AM address area 42 is reset, the 0 AM address becomes "0". If the 0AM address is not reset, the OAM address is incremented by "+1" from the "last set address", and "127". After “”, it becomes "0” and changes to "last set address-1".
  • the above-described in-range determination operation is performed 128 times during scanning of one line on the monitor 22 (FIG. 1). However, since the number of objects that can be displayed on one line is "32", the in-range state is set.
  • the graphic data of the object in the in-range state is stored in the buffer RAM 84.
  • a signal HB is supplied from the timing signal generation circuit 34 to the vector RAM address circuit 58, and the signal HB causes the U / D counter 1 54 (the (Fig. 10) is switched from the up-count mode to the down-count mode. Further, in response to the signal HBH from the timing signal generation circuit 34, the address of the vector RAM address circuit 58 is decremented, and the 0 AM address of the last set object data is stored. A certain vector RAM address is given to the vector RAM46.
  • the vector RAM 46 In response to the address from the vector RAM address circuit 58, the vector RAM 46 outputs a 0 AM address.
  • the address selection circuit 4 4 supplies the address from the vector RAM 46 to the address input terminal of the OAM 38 in response to the signals IN and VB from the timing signal generation circuit 34.
  • H position data is to H position register 66
  • V position data is to V position register 68
  • attribute data is to attribute register 70
  • name data is to name register 72
  • Each is loaded in response to a load signal from the register control circuit 74.
  • the H position data latched in the H position register 66 is supplied to the H position calculation circuit 64. If the most significant bit of the H position is "0", the H position execution circuit 64 gives "0" to the size counter 60, and the H position If the upper bit is "1", D3-D5 of the caught (absolute value) data of "2" at the H position is given to the size counter 60.
  • the data given to the size counter 60 in this way indicates the number of character units from the left in the horizontal direction of the object (1 character unit is 8 bits), which is displayed on the monitor 22 screen. .
  • the H position of the object is, for example, "504" (1F8H--8)
  • the complement of "2" is "8” and, therefore, D3—D5 of the two's complement data Are each "1".
  • the object 22 is displayed on the screen of the monitor 22 from the first character unit constituting the object.
  • the 1st character is the 2nd character from the left.
  • the size counter control circuit 62 receives the signal HBH from the timing signal generation circuit 34, and supplies a size signal 60 to the size counter 60.
  • the size counter 60 In response to the input signal / LD from the size counter control circuit 62, the size counter 60 has "0" when the H position of the object is within the range of "0-255". When the H position is within the range of "25 6 -5 11 1", the data from the H position calculation circuit 64 is preset.
  • the data of the size counter 60 is output to the H position calculation circuit 6.
  • the H position operation circuit 64 is changed from the mode for calculating the complement of "2" to the adder mode.
  • the H position data and the data from the size counter 60 are added.
  • the addition result data is H position data considering the object size in the horizontal direction. This is the corrected H position data when 8-dot character data is written to the buffer RAM 84 the number of times corresponding to the number of characters in the horizontal direction.
  • This addition result data is supplied to the buffer RAM address circuit 90 as address data.
  • the data from the size counter 60 is provided to an address adder control circuit 78, which is used to determine the address of the object to be displayed, ie, the character.
  • the V-position operation circuit 76 subtracts the V-position data of the object latched in the V-position register 68 from the data of the line number indicated by the signal V from the timing signal generation circuit 34, and obtains the resulting data. To the adder adder control circuit 78.
  • the addressless adder control circuit 78 sets the subtraction result data D0—D5 or V5 from the V position operation circuit 76 according to the data OBJ V SBL “1” or “0” of the interlace register 54.
  • DO—D 4 + timing Signal generation circuit 34 Selects either the signal FIELD from 4.
  • the size data loaded into the size register 50 is decoded by the size decoder 52, and as a result, a signal / 0BJ8, / 0BJ16, / 0BJ32 or / OBJ64 is obtained.
  • the data selected in the address adder control circuit 78 as described above is output from the data V-FLIP in the attribute register 70 and the in-range determination circuit 56 inside the address adder control circuit 78. of With the signals / 0BJ8, / 0BJ16, / 0BJ32 or / 0BJ64, only the necessary bits when considering the object size are inverted or not inverted, so that AO-A2, AA4 -AA6, AA8 — AA10, AA12 and AA13 (Fig. 17) are output to the address adder 80.
  • the address adder control circuit 78 receives the data from the size counter 60, the data H-FLIP in the attribute register 70 and the signal / 0BJ8, / 0BJ 16./ from the in-range determination circuit 56. By 0BJ32 or / 0BJ64, only the necessary bits in consideration of the object size are inverted or not inverted, and the result is given to the address adder 80. Further, the address adder control circuit 78 receives the most significant bit of the name register 72 and the object name bank data in the size register 50, performs address conversion, and converts the conversion result into an address adder. Give to 80.
  • the address adder 80 uses the lower bits of the H operation data and V operation data after the H inversion from the address adder control circuit 78 and the H or V inversion and the name data from the name register 72. Simultaneously with the addition, the upper bits of the H operation data and V operation data and the object base data BASE from the size register 50 are added, and each addition result is given to the video data memory address circuit 82 as an address. .
  • the video data memory address circuit 80 receives the signal 0AE for enabling the address output to the video data memory 16 from the timing signal generation circuit 34 and outputs the address from the address adder 80 to the video data memory 16. .
  • Video data memory 16 is video data memory address 11 path 8 2 And outputs graphic data to the H-inverting circuit 86.
  • the H inverting circuit 86 inverts the 8-dot graphic data in accordance with “0” or “1” of the data H-FL IP in the attribute register 70 or supplies it to the color data extracting circuit 88 without inverting.
  • the buffer RAM address circuit 90 the address from the H position operation circuit 64 is preset to an internal counter 340 (FIG. 22), and the data from the counter 340 is given to the buffer RAM 84. I can.
  • the most significant bit of the H position data in the H position register 66 and the carry signal from the H position calculation circuit 64 are stored in the buffer RAM control circuit. The processing is performed by the exclusive OR gate 404 (Fig.
  • the buffer RAM control circuit 92 receives the output of the exclusive OR gate 404 described above, and when the dot color indicated by the color data extraction circuit 88 is not a code indicating transparency, the write signal / Apply WE0 or / WE1 to buffer RAM 8e
  • the fuller 396 (FIG. 22) in the buffer RAM control circuit 92 sets the buffer RAM address to “+1” and stores the result in the buffer RAM 8. Given to 4 You.
  • the notch RAM 84 includes the address from the notch RAM address area 90, the color data from the color data extraction circuit 88, the color data and priority data from the attribute register 70, and the buffer RAM control circuit 92. In response to the write signal and address, the data and priority data consisting of a total of 9 bits are stored.
  • two 128 ⁇ 9 bit RAMs are used as the buffer RAM 84.
  • One is used to store odd-dot data and the other is used to store even-dot data. Therefore, in this embodiment, two types of addresses are required. However, if the response speed of the first and second buffer RAMs 84a and 84b (FIG. 21) is increased, only one type of address is used. Is also good. In this case, the address from the buffer RAM control circuit 92 becomes unnecessary.
  • the object size is 8 ⁇ 8 or more, that is, when the object is composed of two or more characters, after the size counter 60 is up-counted, the above-described operation is reduced to the number of the characters. You will have to repeat that many times.
  • the size counter control circuit 62 uses the signal / 0BJ8, / 0BJ16, / 0BJ32 or / 0BJ64 from the in-range determination circuit 56 and the count value from the size counter 60 to obtain a buffer RAM 84 for each object data. Judgment of transfer end timing to The vector RAM address circuit 58 keeps storing until a plurality of character data constituting one object are all written into the buffer RAM84. Prohibits down-counting (decrementing) of the address. Then, at the timing when all the character data is written, the address of the vector RAM address circuit 58 is decremented by "1 1".
  • the vector RAM address circuit 58 gives the address of the vector RAM storing the 0 AM address of the next object to the vector RAM 46 in this manner.
  • the data from the vector RAM 46 is supplied to the OAM 38, and the H position data from the OAM 38 is supplied to the H position calculation circuit 6 via the H position register 66.
  • the horizontal display start position data of the next object is supplied again from the H position calculation circuit 64 to the size counter 60, the load signal is supplied from the size counter control circuit 62 to the size counter 60, and the size counter 60 is supplied to the size counter 60. Preset.
  • the data in the buffer RAM 84 is converted into an image signal and output to the RGB monitor 22 (FIG. 1).
  • the buffer RAM address circuit 90 receives the signal / CRES from the timing signal generation circuit 34 and resets the internal counter 340.
  • the buffer RAM 84 receives an address from the buffer RAM address circuit 90 and outputs graphic data to the synthesizing circuit 28.
  • the graphic data of the object synthesized with the background pattern by the synthesizing circuit 28 is converted into an image signal by the image signal generating circuit 30. Therefore, on monitor 22, the object A composite image of the cut and the background pattern is displayed.
  • the buffer RAM address area 90 the counter 34 is counted by the signal HC0 from the timing signal generation circuit 34, and the address is sequentially incremented.
  • the buffer RAM 84 receives the address from the buffer RAM address circuit 90 and sequentially outputs graphic data to the synthesizing circuit 28.
  • the data of the currently running line is output from the buffer RAM 84, and at the same time, the operation described in [Horizontal scanning period I] is executed again to create the data of the next line. You.

Description

明 細 書 動画表示装置およびそれに用いられる外部メモリ 技術分野
この発明は動画表示装置およびそれに用いられる外部メモリに関 する。 より特定的には、 この発明は、 各々が水平方向および垂直方 向にそれぞれ複数ドッ トからなる 1つ以上のキャラクタ単位を組み 合わせることによって大きなサイズのォブジェク トをラスタ走查モ ユタでアニメーション的に表示する、 たとえばビデオゲーム機ゃパ 一ソナルコンピュータなどの動画表示装置およびそれに用いられる 外部メモリに関する。
従来技術
昭和 5 9年 7月 7日付で出願公開された特開昭 5 9 - 1 1 8 1 8 4号 (対応アメリカ合衆国特許第 4 , 8 2 4 , 1 0 6号) 公報には 、 たとえば、 「ファ ミ リー 'コンピュータ (商品名) 」 あるいは 「 Nintendo Entertainment Sys tem (商品名) 」 などに実施されてい る動画表示装置が開示されている。 特開昭 5 9— 1 1 8 1 8 4号開 示の動画表示装置は、 1画面分のォブジヱク ト (キャラクタ) のデ ータを記憶する第 1メモリ と、 次の水平走査期間に表示すべきォブ ジェク トのデータだけを記憶する第 2メモリと、 1つのオブジェク トのドク トデータ (グラフィ ックデータ) を記憶する複数のシフト レジスタとを舍む。 そして、 オブジェク ト毎に水平および垂直位置 データ, ォブジヱク トコ一ドおよび属性データを出力する。 ォブジ ェク トの垂直表示位置とモニタの水平走線の番号とを比較して、 そ のォブジヱク トが次の水平走查期間に表示されるべきであるか否か を判定する、 所謂 「ィンレンジ判定」 が行われる。 そして、 各ォブ ジヱク ト毎にインレンジ判定し、 インレンジ状態にあると判定され たオブジェク トのグラフィックデータが第 1メモリから第 2メモリ に転送され、 水平ブランキング期間中に、 そのグラフィックデータ がシフトレジスタに転送される。
この特開昭 5 9 - 1 1 8 1 8 4号公報開示の動画表示装置におい ては、 水平ブランキング期間中にィンレンジ状態にあると判定され たオブジェク トのグラフィックデータがシフトレジスタに転送され るので、 それ以前のビデオゲーム機に比べて格段に速い処理速度を 実現した。 しかしながら、 この表示装置において大きなサイズのォ ブジヱク トを表示する場合、 C P U (マイクロプロセサ) の負担が 大きく、 また大きな容量の 0 A M ( Obj ect Attribute Memory :動 画属性メモリ) が必要になる。 すなわち、 この従来技術では、 1ォ ブジェク ト力 4ノ イ トのデータで構成されているので、 N個のキヤ ラクタの集合からなる大きなオブジェク トを表示するためには、 第 2メモリや第 3メモリにおいて 4バイ ト X Nのデータの書き換えが 必要となる。 したがって、 大きなオブジェク トを表示するとき、 C P U (マイクロプロセサ) の負担が増大して他の演算処理等に影響 がでるので、 この演算処理に影響を与えない範囲でォブジュク トを 表示しょうとすると、 オブジェク トのサイズや個数が制限されてし まう。 また、 O A Mには、 そのオブジェク トを構成する全てのキヤ ラクタのオブジェクトデータすなわち水平位置, 垂直位置, 色コー ドおよび属性データを記憶しなければならず、 したがって、 O A M の記憶容量の増大の必要が生じる。 このような従来技術に対して、 たとえば昭和 6 2年 2月 2日付で 出願公開された特開昭 6 2— 2 4 2 9 6号では、 大きなサイズのォ ブジュク トを表示可能な画像処理装置が提案されている。 この特開 昭 6 2— 2 4 2 9 6号開示技術では、 水平表示サイズおよび垂直表 示サイズのデータを属性メモリ (これは先の 0 A Mに相当する) に 記憶し、 垂直表示サイズデータをィンレンジ検出のために利用し、 水平表示サイズデータをキャラクタ R A Mの読み出しァドレスとし て利用する。 したがって、 この従来技術によれば、 ォブジヱク ト毎 にそのサイズを任意に変更できるという利点がある。
しかしながら、 特開昭 6 2 - 2 4 2 9 6号開示技術では、 先の特 開昭 5 9— 1 1 8 1 8 4号開示技術と同様に、 ィンレンジ判定のた めに水平表示サイズデータを用いないので、 垂直表示サイズデータ でィンレンジ状態にあると判定された全てのオブジェク トデータに ついて処理される。 すなわち、 対象ォブジヱク トがモニタの画面の 両端からはみ出している場合であっても、 垂直表示サイズデータの みでイ ンレンジ判定を実行すると、 そのォブジヱク トは本来画面上 に表示されないものであるにも拘わらずィンレンジ状態にあると判 定されてしまう。 すなわち、 モニタの画面の水平方向の表示可能範 囲外にあるォブジェク トについてもグラフィックデータへの変換の ための処理が実行される。 一方、 このようなグラフィ ックデータへ の変換処理のために許容される時間は一定時間であるため、 1水平 ラインで表示できるォブジェク ト数が実質的に減少するという問題 点があった。 このような問題をなくすためには、 C P U (マイクロ プロセサ) は表示範囲外のォブジヱク トについてはィンレンジ状態 にあるか否かを判断しないような処理を行う必要があり、 C P Uの 食担の軽減は十分ではない。 発明の概要
それゆえに、 この発明の主たる目的は、 新規な動画表示装置、 お よびそれに用いられる外部メモリを提供することである。
この発明の他の目的は、 水平方向に表示可能なォブジュク ト数が 減少することなく最大数のオブジェク トを表示可能な、 動画表示装 置を提供することである。
この発明の他の目的は、 大きなサイズのォブジェクトを表示する 際の C P U (マイクロプロセサ) の負担を大幅に軽減できる、 動画 表示装置を提供することである。
この発明の他の目的は、 小さい記憶容量の動画属性メモリを用い て大きなサイズのォブジヱク トを表示することができる、 動画表示 装置を提供することである。
この発明の他の目的は、 小さい記憶容量のメモリを用いて多くの 種類のサイズのオブジェク トを表示できる、 動画表示装置を提供す ることである。
この発明の他の目的は、 小さい記憶容量のメモリを用いて表示可 能なォブジュク ト数を増加できる、 動画表示装置を提供することで ある。
この発明の他の目的は、 動画処理を行うプロセサの負担を軽減で きる、 動画表示装置を提供することである。
この発明の他の目的は、 ォブジェク トの一部または全部が画面か らはみ出すときにははみ出した部分のデータ処理を禁止することに よつて無駄なデータ処理を可及的なすことによってオブジェク ト数 の実質的な減少を防ぐ、 動画表示装置を提供することである。 この発明のその他の目的は、 上述のような動画処理装置に用いら れる外部メモリを提供することである。
第 1の発明は、 各々が水平および垂直方向にそれぞれ複数ドッ ト からなる 1つ以上のキャラクタを組み合わせることによって大きな サイズのォブジヱク トをラスタスキヤンモニタで表示する動画表示 装置であって、 次のものを備える :ォブジヱク トを構成するキャラ クタのグラフィックデータを各オブジェク ト毎に予めその関連する ァドレス領域に記憶する第 1の記憶手段; ラスタスキャンモニタの 次の垂直期間に表示されるべき 1以上のォブジェク トを指定するた めにオブジェク ト指定データを発生するオブジェク ト指定データ発 生手段;指定されたオブジェク トが表示されるべきモニタ上の水平 および垂直位置を表す位置データを発生する位置データ発生手段; ォブジェク トサイズを選択するサイズ選択データを発生するサイズ 選択データ発生手段;ォブジェク ト指定データおよび位置データを 一時的に記憶する第 2の記憶手段;第 2の記憶手段から読み出した 垂直位置データとサイズ選択データ発生手段からのサイズ選択デ一 タとに基づいてそのォブジヱク トを次の水平走査期間に表示すべき か否かを判定し、 かつ第 2の記憶手段から読み出した水平位置デー タとサイズ選択データ発生手段からのサイズ選択データとに基づい てそのォブジュク トを次の水平走査期間に表示すべきか否かを判定 するィンレンジ判定手段;およびィンレンジ判定手段においてィン レンジ状態にあると判定されたォブジェク トについてオブジェク ト 指定データ, 前記位置データおよび前記サイズ選択データに基づい て第 1の記憶手段の読出ァドレスを作成して第 1の記憶手段に与え る読出ァドレス作成手段。
なお、 第 1の発明が外部メモリに適用される場合、 その外部メモ リには前述のオブジェク ト指定データ発生手段, 位置データ発生手 段およびサイズ選択データ発生手段が設けられる
1つのキャラクタは、 たとえば、 水平方向 8 ドッ ト (ビクセル) X垂直方向 8 ドッ ト (ビクセル) で形成される。 1つ以上のこのよ うなキャラクタの集合ないし組合わせによって、 1つのオブジェク トが搆成される。 たとえばビデオデータメモリのような第 1の記憶 手段には、 たとえば 1 2 8個のオブジェク 卜の各々を構成する 1つ 以上のキャラクタのグラフィ ックデータ (ドッ トデータ) 力く、 各ォ ブジヱク ト毎に、 予め記憶されている。 したがって、 この第 1の記 憶手段からのグラフィ ックデータを読み出すことによって、 ラスタ スキャンモニタ上にオブジェク トを表示する。
マイクロプロセサ (C P U ) は、 たとえば初期状態またはラスタ スキャンモニタの垂直ブランキング期間中に、 たとえば 0 A M (ォ ブジェク トァトリビュートメモリ) のような第 2の記憶手段にォブ ジヱク トデータをセッ トする。 オブジェク トデータは、 たとえば、 カラ—バレッ トデータ, 水平および垂直フリ ッブデ一タおよび優先 表示データ等の他、 ォブジヱク ト指定データ (ネームデータ) , 垂 直位置データ, 水平位置データおよびオブジェク トサイズ選択デ一 タを舍む。
オブジェク トサイズ決定データは、 たとえば、 オブジェク トサイ ズ指定データおよびサイズ選択データを舍み、 サイズ指定データは たとえば 「 8 X 8」 , 「 1 6 X 1 6」 , 「 3 2 X 3 2」 または 「 6 4 X 6 4」 のォブジェク トサイズのうち 2つを指定する。 また、 サ ィズ選択データは、 たとえば " 0 " または " 1 " であり、 このサイ ズ選択データとして " 0 " が設定されたとき、 上記選択された 2つ のサイズの一方が選択され、 " 1 " のとき上記 2つのされたの他方 が選択される。 このようにして、 サイズ決定データによってォブジ ェク トサイズが決定される。
ィンレンジ判定手段では、 たとえばラスタスキャンモニタの水平 ライン番号とォブジヱク トの垂直位置データとの差を求め、 その結 果と上述のオブジェク トサイズとに基づいて、 該当のオブジェク ト がィンレンジ状態にあるか否か、 すなわち、 次の水平ラインで表示 されるべきか否かを判定する。 同時に、 インレンジ判定手段では、 たとえばォブジヱク トの水平位置の絶対値の演算結果とォブジェク トサイズとに基づいて、 該当のォブジヱク トがインレンジ状態にあ るか否かを判定する。
ィンレンジ判定手段によって水平方向および垂直方ともにィ ンレ ンジ状態にあると判定されたォブジェク トのグラフィ ックデータが 第 1の記憶手段から読み出される。 すなわち、 読出ア ドレス作成手 段は、 オブジェク ト指定データ, 位置データおよびオブジェク トサ ィズに基づいて、 ィンレンジ検出されたォブジェク トのグラフィッ クデータを第 1の記憶手段から読み出すように、 読出ァドレスを作 成する。
この第 1の発明によれば、 ィンレンジ判定手段によって垂直およ び水平方向のィンレンジを判定するため、 先に引用した特開昭 5 9 - 1 1 8 1 8 4号や特開昭 6 2 - 2 4 2 9 6号のように垂直方向の ィンレンジのみを検出するものに比べて、 実際に表示すべきォブジ ヱク トだけがィンレンジ判定されるので、 1水平ラインで表示でき るオブジェク ト数の実質的な減少が防止され得る。 そして、 イ ンレ ンジ状態にあると判定されたォブジヱク トは必ず表示されるので、 C P Uないしマイクロプロセサの無駄な処理時間がなく、 マイクロ プロセサの効率を向上できる。
第 2の発明は、 各々が水平および垂直方向にそれぞれ複数ドッ ト からなる 1つ以上のキャラクタを組み合わせることによって大きな サイズのオブジェク トをラスタスキャンモニタで表示する動画表示 装置であって、 次のものを備える :ォブジェク トを構成するキャラ クタのグラフィックデータを各オブジェク ト毎に予めその関連する ァドレス領域に記憶する第 1の記憶手段; ラスタスキャンモニタの 次の垂直期間に表示されるべき 1以上のオブジェク トを指定するた めにオブジェク ト指定データを発生するォブジェク ト指定データ発 生手段;指定されたォブジヱク トが表示されるべきモニタ上の位置 を表す位置データを発生する位置データ発生手段;ォブジュク ト毎 にそのオブジェク トサイズを選択するサイズ選択データ発生手段; 画面毎にサイズ指定モードを決定する指定モードデータを発生する 指定モードデータ発生手段;ォブジヱク ト指定データおよび位置デ ータを一時的に記憶する第 2の記憶手段;第 2の記憶手段から読み 出した位置データとサイズ選択データ発生手段からのサイズ選択デ ータおよび指定モードデータ発生手段からの指定モードデータの組 合せとに基づいてそのォブジヱク トを次の水平走査期間に表示すベ きか否かを判定するィンレンジ判定手段;およびィンレンジ判定手 段においてィンレンジ状態にあると判定されたオブジェク トについ て第 1の記憶手段の読出ァドレスを作成して第 1の記憶手段に与え る読出ァドレス作成手段。 この第 2の発明が外部メモリに提要される場合、 その外部メモリ は前述のォブジュク ト指定データ発生手段, 位置データ発生手段, サイズ選択データ発生手段および指定モードデータ発生手段が設け られる。
第 2の発明では、 インレンジ判定手段は、 サイズ指定データとサ ィズ選択データとによって決まるオブジェク トサイズとオブジェク トのモニタ上の位置データとに基づいて、 該当のオブジェク トがィ ンレンジ状態にあるか否か、 すなわち、 次の水平ラインで表示され るべきか否かを判定する。 そして、 読出アドレス作成手段は、 たと えばオブジェク ト指定データ, 位置データ, サイズ指定データおよ びサイズ選択データに基づいて、 ィンレンジ判定されたォブジェク 卜のグラフィ ックデータを第 1の記憶手段から読み出すように、 読 出ァドレスを作成する。
第 2の発明によれば、 サイズ指定データでは複数種類のサイズを 指定し、 サイズ選択データによってサイズの大小を選択するように しているため、 オブジェク トサイズを決定するためのデータ量を従 来に比べて非常に少なくすることができる。 したがって、 O A Mの 記憶容量を大幅に低減できるばかりでなく、 プログラムメモリの記 憶容量も低減できる。 たとえば、 1画面に最大 1 2 8個のオブジェ ク トを表示できかつ表示可能なサィズの種類が 6種類である場合、 1画面について 3ビッ トのサイズ指定データと各ォブジェク トにつ いて 1ビッ トのサイズ選択データがあればよい。 したがって、 この 場合には、 サイズを可変的に決定するためには 1 3 1ビッ ト (= 1 2 8 X 1 + 3 ) のデータでよく、 先の特開昭 6 2— 2 4 2 9 6号開 示技術に比べてそのデータ量は 1 5程度 (= 1 3 1ノ 7 6 8 ) で よい。
第 3の発明は、 各々が水平および垂直方向にそれぞれ複数ド'ン ト からなる 1つ以上のキャラクタを組み合わせることによって大きな サイズのオブジェク トをラスタスキャンモニタで表示する動画表示 装置であって、 つぎのものを備える :ォブジヱク トを構成するキヤ ラクタのグラフィックデータを各ォブジェク ト毎に予めその関連す るァドレス領域に記憶する第 1の記憶手段; ラスタスキャンモニタ の次の垂直期間に表示されるべき 1以上のォブジュク トを指定する ためにオブジェク ト指定データを発生するォブジェク ト指定データ 発生手段;指定されたオブジェク トが表示されるべきモニタ上の位 置を表す位置データを発生する位置データ発生手段、 オブジェク ト サィズを決定するサイズ決定データを発生するサイズ決定データ発 生手段;ォブジヱク ト指定データおよび位置データを一時的に記憶 する第 2の記憶手段;第 2の記憶手段から読み出した位置データと サイズ決定データ発生手段からのサイズ決定データとに基づいてそ のオブジェク トを次の水平走査期間に表示すべきか否かを判定する ィンレンジ判定手段;ィンレンジ判定手段においてィンレンジ状態 にあると判定されたォブジェク トについて第 1の記憶手段からグラ フィ ックデータを読み出す読出手段;ィンレンジ判定手段によって ィンレンジ状態にあると判定されたォブジヱク トの一部が前記モニ タの画面からはみ出すか否かを判定するはみ出し判定手段;および はみ出し判定手段手段によつて画面からはみ出すと判定されたォブ ジヱク トの一部のグラフィックデータの第 1の記憶手段からの読出 を禁止する読出禁止手段。
第 3の発明では、 ィンレンジ判定手段によって水平方向および垂 直方ともにィンレンジ状態にあると判定されたォブジェク トのダラ フィックデータが第 1の記憶手段から読み出される。 一方、 水平方 向の位置データに基づいて、 オブジェク トサイズを考慮して、 たと えばサイズカウンタ制御回路のようなはみ出し判定手段が、 そのォ ブジェク トをォブジェク ト決定データで決定されたォブジェク トサ ィズで表示するとき、 ォブジヱク トの一部がモニタ画面の水平方向 左端およびノまたは右端からはみ出すかどうか判定する。 左端には み出すことを検出したとき、 禁止手段は、 ォブジェク トのグラフィ ックデータを読み出す開始ァドレスを、 実際に表示されるキャラク タのグラフィ ックデ一タァドレスにプリセッ トすることにより、 無 駄なグラフィ 'ンクデータの読出を禁止する。 また、 右端にはみ出す ことを検出したとき信号が出力され、 この信号に応答して、 禁止手 段が第 1の記憶手段からのグラフィックデータの読出を禁止する。 具体的には、 ォブジヱク ト指定データを保持するレジスタに次のォ ブジェク ト指定データを保持することによって、 次のオブジェク ト の処理に移る。
第 3の発明によれば、 ォブジヱク トの一部がモニタ画面からはみ 出すとき、 このはみ出す部分については第 1の記憶手段からのダラ フィックデータの読出を禁止するので、 はみ出すォブジュク 卜の部 分のための無駄なデータ処理が実行されない。 したがって、 実質的 なォブジュク ト数の減少を防ぐことができると同時に、 動画処理の プロセサの負担を可及的減じることができ、 全体として、 処理速度 を速くできる。
この発明の上述の目的およびその他の目的, 特徴, 局面および利 点は、 添付図面に関連して行われる以下の実施例の詳細な説明から 一層明らかとなろう。 図面の簡単な説明
第 1図はこの発明の一実施例を示す概酪ブ口ック図である。 第 2図は第 1図実施例のビデオプ口セサを示すブロック図である 第 3図はタイミング信号発生回路を示すブロック図である。 第 4 A図および第 4 B図は水平方向の各タイミング信号を示すタ ィ ミング図である。
第 5図は垂直方向の各タイミング信号を示すタイミング図である 第 6 A図, 第 6 B図および第 6 C図は第 2図に示す動画データ発 生回路を示すプロック図である。
第 7図はォブジヱク トデータの一例を示す図解図である。
第 8図は O A Mァドレス回路を詳細に示すプロック図である。 第 9図はァドレス選択回路, O AM制御回路および O A Mを詳細 に示すブロック図である。
第 1 0図はべク トル R AMアドレス回路およびべク トル R A Mを 詳細に示すプロック図である。
第 1 1図はレジスタ制御面路, H位置レジスタ, V位置レジスタ , ア トリビュートレジスタ, ネームレジスタ, H位置演算回路およ び V位置演算回路を詳細に示すプロック図である。
第 1 2図はモニタ画面に関連する水平 (H ) 位置および垂直 (V ) 位置を示す図解図である。
第 1 3図はサイズレジスタ, インタレースレジスタ, サイズデコ —ダおよびィンレンジ判定回路を詳細に示すプロック図である。 第 1 4図および第 1 5図はビデオデータメモリのメモリフォーマ ッ トの一例を示す図解図である。
第 1 6図はサイズカウンタ制御回路を詳細に示すプロック図であ る。
第 1 7図はァドレス加算器制御回路を詳細に示すプロック図であ る。
第 1 8 A図—第 1 8 D図は Hフリ ップおよび Vフリ ップの状態を 示す図解図である。
第 1 9図はァドレス加算器, ビデオデータメモリアドレス回路お よびビデオデータメモリを詳細に示すプロック図である。
第 20図は H反転回路およびカラーデータ抽出回路を詳細に示す プロック図である。
第 2 1図はバッファ RAMを詳細に示すプロック図である。
第 22図はバッファ RAMァドレス回路およびバッファ RAM制 御画路を詳細に示すプロツク図である。 発明を実施するための最良の形態
全体構成
第 1図を参照して、 マイクロプロセサ 1 0は、 たとえば着脱式の メモリカセッ トに舍まれるプログラムデータメモリ 1 4からのプロ グラムデータに従って、 ビデオプロセサ 1 2等の動面表示装置の全 体的な動作を制御する。 このマイクロプロセサ 1 0としては、 たと えば株式会社リコー製の集積回路 "R F 5A22" のような 1 6ビ ッ トのマイクロプロセサが利用される„ ビデオプロセサ 1 2は、 マ イク口プロセサ 1 0からの指示に従ってビデオデータメモリ 16か らのグラフィックデータを読み出して、 TVインタフェース 1 8に 与える。 ビデオデータメモリ 1 6はたとえば 6 Kバイ トの S RA M (Static Random Access Memory) からなり、 背景バターン記憶領 域 16 aおよびキャラクタデータ記憶領域 1 6 bを含む。 このよう に背景パターン記憶領域 1 6 aおよびキャラクタデータ記憶領域 1 6 bを 1つの SRAMで構成した理由は、 動作速度が速いこと、 お よび記憶領域の大きさをキャラクタ (オブジェク ト) と背景バタ一 ンとで任意に設定できることである。 また、 サウンド回路 20は、 マイクロプロセサ 1 0の指示に従って、 必要な音楽および効果音の データをディジタル的に発生して、 TVィンタフエース 1 8に与え る。 TVインタフェース 1 8は、 ビデオプロセサ 12からのグラフ ィックデータを RGB信号に変換して RGBモニタ 22のビデオ画 路に与えるとともに、 サゥンド西路 20からのサゥンドデータをサ ゥンド信号に変換して RGBモニタ 22のサゥンド回路に与える。 なお、 サウンド回路 20としては、 たとえばソニー株式会社製の集 積面路 "CXD 1 222 Q" が利用可能である。 このようにして、 RGBモニタ 22の画面上には、 プログラムデータメモリ 1 4に予 め設定されているプログラムの進行に従って変化するビデオゲーム などのォブジヱク トゃ背景パターンが表示される。
なお、 第 1図実施例では、 TVィンタフェース 18はグラフィッ クデータを RGB信号に変換するようにした。 しかしながら、 グラ フィックデータをテレビジョンビデオ信号に変換する TVィンタフ エースが利用されてもよい。 この場合、 モニタとしては、 一般の家 庭用 TV受像機が利用され得る。 第 2図には第 1図実施例のビデオプロセサ 1 2がより詳細に示さ れる。 ビデオプロセサ 1 2は、 マイクロプロセサ 1 0からのデータ をラツチするデータラツチゃァドレスデコーダなどを舍む C P Uィ ンタフェース 2 4を舍み、 この C P Uイ ンタフェース 2 4は背景画 用 C P Uイ ンタフェース 2 4 aおよび動画 (オブジェク ト) 用 C P Uイ ンタフェース 2 4 bを舍む。 背景画用 C P Uイ ンタフェース 2 4 aは背景(Background)画像に関してマイクロプロセサ 1 0とビデ ォプロセサ 1 2との間でデータの授受を行い、 動画用 C P Uィンタ フェース 2 4 bはオブジェク トに関してマイクロプロセサ 1 0とビ デォプロセサ 1 2との間でデータの授受を行なう。
背景画用 C Pリインタフェース 2 4 aを通してマイクロプロセサ 1 0から与えられたプログラムデータに従って、 背景画データ発生 回路 2 6は、 ビデオデータメモリ 1 6の背景パターン記憶領域 1 6 aから背景画像のパターンデータ (キャラクタコード) を読み出し 出し、 そのパターンデータに基づいてビデオデータメモリ 1 6のキ ャラクタデータ記憶領域 1 6 わから、 背景画像のグラフィ ックデ一 タを読み出して合成回路 2 8に与える。 一方、 この発明が向けられ る動画データ発生回路 3 0は、 後にさらに詳細に説明するが、 動画 用 C P Uインタフェース 2 4 bを通してマイクロプロセサ 1 0から 与えられたプログラムデータに従って、 ビデオデータメモリ 1 6の キャラクタデータ記憶領域 1 6 bからォブジェク トのグラフィック データを読み出して合成回路 2 8に与える。
合成回路 2 8では、 後述のように、 オブジェク トと背景パターン とが重なり合う場合、 オブジェク トおよび背景パターンのいずれを 優先的に表示するかを示す優先順位を決定する。 したがって、 ォブ ジェク トに優先権が与えられたとき、 ォブジヱク トが画面に表示さ れるが、 そのォブジェク トと重なっている背景バターンは表示され ない。 もし、 背景パターンに優先権が与えられたとき、 背景バタ一 ンが画面に表示され、 その背景パターンと重なっているオブジェク トは表示されない。 このようにして、 合成回路 2 8によって合成さ れたグラフィックデータが、 画像信号発生回路 3 2に与えられる。 画像信号発生回路 3 2は合成面路 2 8から出力される各ドッ ト (ビ クセル) ごとのカラーコードに従って R G B信号を作成するカラー エンコーダを舍む。 この R G B信号が上述のようにモニタ 2 2に与 えられるのである。
タイ ミング信号発生回路 3 4は、 第 4 A図および第 4 B図に示す 2 1 . 7 7 2 7 M H zの基本クロックを受け、 この基本クロック をたとえばカウンタ, デコーダ, 論理回路等で処理することによつ て、 第 3図ならびに第 4 A図および第 4 B図に示す多数のタイミン グ信号を作成し、 C P Uインタフヱ一ス 2 4 , 背景画データ発生回 路 2 6 , 合成回路 2 8 , 動画データ発生回路 3 0および画像信号発 生回路 3 2等に印加する。
より詳しく説明すると、 上述の基本クロックが 1ノ 2分周される と第 4 A図および第 4 B図に示すタイ ミング信号 10M または/ 10M ( ただし、 この明細書において記号 "/ " は反転を意味する) が得ら れ、 それをさらに 1 2分周するとタイ ミング信号 5Mまたは /5M が 得られる。
R G Bモニタ 2 2 (第 1図) の画面上では、 1 ドッ ト (ピクセル ) の表示期間が信号 5Mの 1サイクルに相当する。 したがって、 信号 5Mのカウント値が " 0— 3 4 1 " の時間が水平期間である。 水平期 間の内信号 5Mのカウント値 " 0— 2 6 8 " の時間が 1水平表示期間 に相当し、 カウント値 " 2 6 9— 3 4 1 " の時間は水平ブランキン グ期間に相当する。 1水平期間すなわち信号 5Mのカウント値が "0 - 3 4 1 " ごとに垂直信号 V (第 3図) が得られ、 この信号 V が力 ゥントされて走査中の垂直位置すなわちライン番号となる。 ィンタ —レーススキヤン時の 1フィールドが第 5図図示のように 2 6 2水 平ラインであるとすれば、 信号 V のカウント値 " 0— 2 6 2 " の間 にタイ ミング信号 FIELD が得られ、 この信号 FIELD がハイレベルの 期間が 1垂直期間に相当し、 カウント値 " 0— 2 3 9 " が垂直表示 期間に相当し、 カウント値 " 2 4 0— 2 6 2 " が垂直ブランキング 期間に相当する。
タイ ミング信号 VBH は、 第 5図に示すように垂直信号のカウント 値 " 2 4 0 " で出力され、 それが垂直ブランキング期間の開始を示 す。 また、 タイミング信号 VBは垂直ブランキング期間にハイレベル となり、 タイミング信号/ VB は垂直表示期間にハイレベルとなる。 第 4 A図および第 4 B図に示すタイミング信号 HC0 は上述の信号 5Mを 1/2分周して得られ、 タイミング信号/ HC0はその反転として 得られる。 タイ ミング信号/ HC1は、 信号/ HC0を 1Z2分周した信号 である。 タイミング信号 INは、 第 4 A図および第 4 B図に示すよう に、 水平表示期間すなわち信号 5Mのカウント値 " 0— 2 5 5 " の間 ハイレベルであるィンレンジ判定動作中を示す信号であり、 タイミ ング信号/ IN はその反転として得られる。 タイミング信号/ HI は 1 水平期間毎に 1つの信号 5Mのカウント値 "0 " で出力される。 タイ ミング信号 HBH は第 4 B図に示すように信号 5Mのカウント値 " 2 6 9 - 2 7 0 " で出力され、 それが水平ブランキング期間の開始を示 す。 タイミング信号/ HBHは信号 HBH の反転として得られ、 したがつ て信号/ HBHは信号 5Mのカウント値 " 2 7 1— 2 6 8 " の間でハイレ ベルとなる。 なお、 タイ ミング信号/ HB は水平ブランキング期間に ローレベルとなる。 タイミング信号/ LB は第 4 A図および第 4 B図 に示すように信号 5Mのカウント値 " 3 4 1— 2 6 8 " の間にハイレ ベルとして出力され、 タイミング信号 0AE は第 4 A図および第 4 B 図に示すように信号 5Mのカウント値 " 0— 2 7 1 " の間にハイレべ ルとして出力される。 タイミング信号 LBB は第 4 A図および第 4 B 図に示すように信号 5Mのカウント値 " 1 7— 2 7 2 " の間にハイレ ベルとして出力され、 タイミング信号 LBW は信号 5Mのカウント値 " 2 7 6 - 3 " の間にハイレベルとして出力される。 そして、 タイ'ミ ング信号/ CBES は第 4 A図および第 4 B図に示すように信号 5Mの力 ゥント値 '' 3— 1 7 " の間にローレベルとして出力される。
第 6 A図に示すように、 動画用 C P Uィンタフヱ一ス 2 4 bはマ イク口プロセサ 1 0のデータバスからのデータを受けるかつ 8ビッ トの O A Mァドレスレジスタ 3 6を含む。 この O A Mァドレスレジ スタ 3 6はマイクロプロセサ 1 0から動画データ発生回路 3 0に舍 まれる 0 A M (0bj ect Attribute Memory) 3 8にデータを書き込む 際にマイクロプロセサ 1 0からァドレスを受け、 0 A M 3 8の初期 ァドレスを設定する。 この 0 A M 3 8はたとえば 3 4ビッ ト X 1 2 8の記憶容量を有し、 1 2 8個のオブジェク トのそれぞれのォブジ ヱク トデータを記憶することができる。 各々のォブジヱク トデータ は、 第 7図に示すように合計 3 4ビッ トからなり、 3ビッ トのカラ ーパレツ トデータ, それぞれ 1ビッ トの水平および垂直フリ ッブデ ータおよび 2ビッ トの優先表示データ等の他、 9ビッ トのオブジェ ク ト指定データ (ネームデータ) > 8ビッ トの垂直位置データ, 9 ビッ トの水平位置データおよび 1ビッ トのォブジェク トサイズ選択 データを舍む。
なお、 この第 7図に示すォブジヱクトデータは、 よく知られてい るように、 前述のメモリカセッ トすなわち外部メモリに舍まれるプ ログラムデータメモリ 1 4に、 たとえばゲームの内容に応じて、 予 め設定されている。 このプログラムデ一タメモリ 1 4から読み出し たォブジヱク トデータがマイクロプロセサ 1 0によって 0 AM 3 8 に与えられるのである。
ァドレスデコーダ 4 0は、 マイクロプロセサ 1 0からの読出ノ書 込信号 β/W ならびにァドレスバスからのァドレスを受け、 信号 0AW , /ODW, PA .SZW および ITW を出力する。 信号 0AW は先の 0 AMァ ドレスレジスタ 3 6の書込信号として与えられ、 0 AMァ ドレスレ ジスタ 3 6にはこの信号 0AW に応答してマイク口プロセサ 1 0から の初期ァドレスがロードされる。
動画データ発生回路 3 0に含まれる OAMァドレス画路 4 2は、 主としてアドレスカウンタを含み、 信号 0AW によってィネーブルさ れる。 この 0 AMァドレス回路 4 2は 0 AMアドレスレジスタ 3 6 から初期ァドレスを受け、 信号/ 0DWのタイミ ングでイ ンク リメ ン ト し、 0 AM 3 8のァドレスを順次指定するァドレスデ一タをァドレ ス選択回路 4 4 (第 6 B図) に与える。 このア ドレス選択回路 4 4 にはべク トル RAM4 6からのァドレスデータも与えられる。 べク トル RAM 4 6は、 後述のィ ンレンジ判定回路 5 6によってィ ンレ ンジ状態にあると判定されたォブジヱク トのァドレスを記憶してい る。 そして、 ァドレス選択回路 4 は OAMァドレス回路 4 2から のァ ドレスデータまたはべク トル RAM4 6からのァ ドレスデータ を選択して OAM3 8に与える。
アドレスデコーダ 4 0からの信号/ 0DWは、 また、 OAM制御回路 4 8のィネーブル信号として与えられ、 0 AM制御回路 4 8はマイ クロプロセサ 1 0から受け取ったデータを 0 AM 3 8に書き込むと きに、 書込信号 WEおよびデータを出力し、 OAM3 8に与える。 サイズレジスタ 5 0は、 3ビッ トレジスタであり、 マイクロプロ セサ 1 0からのデータ D 5— D 7の 3ビッ 卜で表される次表 Iで示 されるサイズデータ " 0 0 0— 1 0 1 " の何れか 1つのデータを口 一ドする。 すなわち、 マイクロプロセサ 1 0力、らサイズレジスタ 5 0を指定するア ドレス, データおよび書込信号が与えられると、 ァ ドレスデコーダ 4 0から信号 SZW が出力される。 この信号 SZW に応 答して、 サイズデータがサイズレジスタ 5 0にロードされる。 この サイズレジスタ 5 0からのサイズデータが動画データ発生画路 3 0 に舍まれるサイズデコーダ 5 2に与えられる。 サイズデコーダ 5 2 はサイズデータをデコードして、 それぞれ異なるォブジュク トサイ ズを示す信号 S8,S16,S32または S64 を出力する。 表 I ザィズ '-タ サイズ選択データ
D7 D6 D5 0 1
0 0 0 8 X 8 16 X 16
0 0 1 8 X 8 32 X 32
0 1 0 8 X 8 64 X 64
0 1 1 16 X 16 32 X 32
1 0 0 16 X 16 64 X 64
1 0 1 32 X 32 64 X 64 また、 2ビッ トのィンタレースレジスタ 5 はマイク口プロセサ 1 0からィンタレースまたはノ ンィ ンタレースを示す 1ビッ トのィ ンタレースデータ、 およびィンタレース時に 1ラインで 1 ドッ トを 表示するかまたは 2ラインて ' 1 ドッ トを表示するかを示すデータ 0B J V SEL を受ける。 すなわち、 マイクロプロセサ 1 0からインタレ —スレジスタ 5 4を指定するァドレス, データおよび書込信号が与 えられると、 アドレスデコーダ 4 0から信号 ITW が出力される。 こ の信号 ITW に応答してィンタレースデータおよびデータ OBJ V SEL がィンタレースレジスタ 5 4に口一ドされる。
この実施例では 1ラインに最大 3 2個のォブジヱク トを表示でき るので、 1画面に表示可能な 1 2 8個のォブジヱク トのどれを次の ラインで表示すべきかを指定する必要がある。 その目的で第 6 B図 に示すィンレンジ判定回路 5 6や前述のべク トル R A M 4 6が利用 される。 したがって、 ベク トル R A M 4 6はオブジェク ト番号を示 す 7ビッ ト X 3 2の記憶容量を有する。
べク トル R A Mァドレス回路 5 8は、 主としてカウンタを舍み、 ィンレンジ判定回路 5 6からの信号/ INBANGE毎にべク トル R A M 4 6のァドレスをィンクリメントする。 なお、 べク トル R A Mァドレ ス回路 5 8からその水平ライン中にィンレンジ状態にあるオブジェ ク トが 1つもないとき、 そのことを示す信号/ N0N0BJ が後述のバッ ファ R A M制御回路 9 2 (第 6 C図) に与えられる。 上述のように 1ラインには最大 3 2個のオブジェク トしか表示できないので、 ベ ク トル R A Mァドレス回路 5 8からはィンレンジ状態にあるォブジ ェク ト数が " 3 2 " に達したとき、 信号 INRANGE FULLが出力され、 それがィンレンジ判定回路 5 6に与えられる。 応じて、 ィンレンジ 判定回路 5 6ではそれ以後のィンレンジ判定出力を止める。
第 6 B図に示すサイズカウンタ 6 0は、 ォブジェク トを表示する とき、 そのオブジェク トを構成する複数のキャラクタのうち左から 何番目のキャラクタを表示すればよいかを示すデータ S Cを出力す る。 このサイズカウンタ 6 0はサイズカウンタ制御回路 6 2から初 期値データを受け、 タイ ミング信号発生画路 3 4からの信号/ HC0に 応答してその初期値をィンクリメン卜する。 その結果が上述のデ一 タ S Cとして出力され、 このデータ S Cは後述の水平 (H ) 位置演 算回路 6 4におけるァドレスの計箕のために利用される。
サイズカウンタ制御回路 6 2からは H位置演算画路 6 4に新しい ォブジェク トの水平位置データをロードすべきタイミングを示す信 号し が出力される。 すなわち、 この信号 L は次のォブジュク トのた めの処理を実行するためのタイ ミング信号であり、 前述のべク トル R A Mァドレス回路 5 8に与えられる。 ベク トル R A Mアドレス回 路 5 8はこの信号 L に応答してべク トル R AMァドレスをデイクリ メントする。 したがって、 べク トル R A M 4 6のアドレスは信号 L 毎に変更され、 信号 が出力されない限り、 べク トル R AMァドレ ス回路 5 8におけるアドレスの更新が停止される。 すなわち、 大き ぃォブジェク トの場合、 そのオブジェク トを構成するキャラクタを 処理している間は 0 A M 3 8のァドレスは同じでなければならない ので、 信号し によって、 1つのオブジェク トを構成する全てのキヤ ラクタの処理が終了するまで 0 A M 3 8のァドレスを変更しないこ ととした。 なお、 この信号 L は信号 C を 1段の D— F Fで遅延させ ることによって得られる。
O A M 3 8には、 前述のように、 水平 (H ) 位置データ, 垂直 ( V ) 位置データ, 属性 (ァトリビュート) データおよびネームデ一 タが一時的に記憶されるが、 0 A M 3 8から読み出されたこれらの データは、 レジスタ制御回路 7 4の制御の下で、 それぞれ、 9ビッ トの H位置レジスタ 6 6 , 8ビッ トの V位置レジスタ 6 8 , 8ビッ トのァ トリビュートレジスタ 7 0および 9ビッ トのネームレジスタ 7 2にロードされる。 レジスタ制御回路 7 4は、 上述のサイズカウ ンタ制御回路 6 2からの信号 L および信号 C に応答して、 各レジス タ 6 6 > 6 8 , 7 0および 7 2のロードタイ ミングを制御する。
H位置レジスタ 6 6から H位置演算画路 6 4に H位置データ H P が与えられる、 このデータ H Pはまたサイズカウンタ制御回路 6 2 にも与えられる。 H位置演算回路 6 4では、 ォブジュク トの水平'( H ) 位置の絶対値データ H Aを演箕し、 イ ンレンジ判定回路 5 6に 与えるとともに、 後述のバッファ R A Mァドレス回路 9 0に与えら れてバッファ R A M 8 4のァドレスとして利用される。 H位置演算 回路 6 4は、 また、 H位置とサイズカウンタからのデータ S Cとを 加算し、 その結果データをサイズカウンタ制御回路 6 2に与える。
V位置演箕回路 7 6は V位置レジスタ 6 8からの垂直 (V ) 位置 データ V Pと垂直期間信号 V とを受け、 オブジェク トの V位置を現 在走査中の水平ライン位置から減算する。 この減算結果データはそ のォブジュク トが次の水平ラインで表示されるべきか否かを示すデ ータとなる。 減算結果データはィンレンジ判定回路 5 6とともにァ ドレス加算器制御回路 7 8に与えられる。
インレンジ判定回路 5 6は、 後に詳細に説明するが、 このように して与えられる H位置データおよび V位置データならびにサイズデ ータ S R , イ ンタレースデータ I Rおよびァトリビュートデータ A Rに基づいてそのオブジェク トが次の水平ラインで表示されるべき か否か、 すなわち、 イ ンレンジ状態にあるか否かを判定する。 イン レンジ判定回路 5 6は、 1水平走査期間に 1 2 8回のイ ンレンジ判 定を実行するが、 前述のように、 イ ンレンジ状態にあるォブジェク トが 3 2個に達したときには、 べク トル R AMァドレス回路 5 8か ら信号 INRANGE FULLが与えられる。 したがって、 イ ンレンジ判定回 路 5 6は、 信号 INRANGE FULLが与えられた後は、 信号/ INRANGEを出 力しない。
ァ ドレス加箕器制御画路 7 8はァドレス加算器 8 0における加算 の前にデータを処理する。 すなわち、 ア ドレス加算器制御回路 7 8 は、 サイズレジスタ 5 0からのデータ S R , インタレースレジスタ
5 4からのデータ I Rおよびァ トリビュートレジスタ 7 0からのデ ータ A Rとともに、 H位置演算回路 6 4および V位置演箕画路 7 6 からの H位置データおよび V位置データを受け、 Hフリ ップ (H反 転). または Vフリップ (反転) のとき、 被加算値を変更する。 そし て、 ァドレス加算器 8 0はァドレス加算器制御回路 7 8からの出力 データとネームレジスタ Ί 2からのォブジヱク トコ一ドデータ (第
1図に示すビデオデータメモリ 1 6のキャラクタデータ記憶領域 1
6 aの左上のキャラクタネーム、 すなわち、 基準ァドレスを示す) とを加算して、 キャラクタデータ記憶領域 1 6 aのァドレスを作成 する。 このァドレスがビデオデータメモリァドレス回路 8 2に出力 される。
第 6 C図に示すバッファ R A M 8 4は、 9ビッ ト X 2 5 6の記憶 容量を有し、 カラーバレツ トデータや優先順位データなどを一時的 に記憶する。 ビデオデータメモリ 1 6のデータバスに接続された H 反転回路 8 6は、 キャラクタデータ記憶領域 1 6 bから読み出した 各ドッ ト (ピクセル) のカラ一データを受け、 ア トリビュートレジ スタ 72からのデータ A Rによる反転指示に基づいて、 水平 (H) 方向をドッ ト単位で反転する。 そして、 この H反転回路 8 6からの カラーデータがカラーデータ抽出回路 88に与えられる。 カラーデ —タ抽出回路 88では、 4つのカラーセルごとに入力されるカラー データを集めて 1 ドッ ト当たり 4ビッ トのカラーデータを得て、 ノ - ッファ RAM 8 のデータ入力 D Iに与える。 一方、 ァトリビュー トレジスタ 72からのカラーパレツ トデータ ( 3ビッ ト) および優 先順位データ (2ビッ ト) もこのバッファ RAM 84に与えられる ため、 結局、 ノ ッファ RAM8 は上述のように 1 ド ッ ト当たり 9 ビッ トのデータを記憶する。
ノ ッファ RAMァドレス回路 90は H位置演算回路 64からの H ァドレスの絶対値データ H Aおよび H位置レジスタ 6 6からの H位 置データ HPを受ける。 そして、 表示期間中、 バッファ RAMアド レス回路 90はバッファ RAM 84のァドレスを " 0— 255 " ま でインクリメントして、 このァドレスをバッファ RAM 84に与え る。 したがって、 ノ ツファ RAM 84からは、 ドッ ト順次に、 カラ 一データ等が読み出される。 また、 バッファ RAM84へのデータ の書込を行うとき、 バッファ RAMアドレス回路 90は、 絶対値デ ータ H Aを基準にしてバッファ RAM 84の書込ァドレスを作成す る。 ただし、 バッファ RAM8 4の読出または書込はバッファ RA M制御回路 92によって制御される。 すなわち、 バッファ RAM制 御回路 92はべク トル RAMァドレス回路 58 (第 6 B図) からの 信号/ N0N0BJ を受け、 この信号/ N0N0BJ に応答してバッファ RAM 84へのデータの書込を禁止し、 またカラーデータが 「透明」 を示 すとき、 同様に、 バッファ RAM8 4へのデータの書込が禁止され る。
ここで、 上述の各画路について、 第 8図—第 2 1図を参照して、 さらに詳細に説明する。
詳細回路
OAMァ ドレス回路 42
第 8図に示す 0 AMァ ドレス回路 4 2は 8ビッ トのア ドレスカウ ンタ (H i ) 94および 2ビッ トのア ドレスカウンタ (L 0 ) 96 を舍む。 ァ ドレスカウンタ 94のァ ドレス入力 A 2— A 8および A 9が、 OAMァドレスレジスタ 36のアドレスラッチ (L 0 ) 36 aおよびァ ドレスラッチ (H i ) 36 bから与えられ、 ア ドレス力 ゥンタ 96のァドレス入力 A 1はァドレスラッチ 36 aから与えら れる。 ァドレス A 1はォブジェク トの 2ワードのどちかを指定する ァドレスであり、 ァドレス A2—A8は 1 28個のオブジェク トの 何れかを指定する。 ア ドレスラッチ 36 bからのデータ出力 D 7が タイ ミング信号発生面路 34からの信号/ HI および/ VB の反転とと もに N ANDゲート 98に与えられる。 したがって、 データ出力 D 7が NANDゲ一ト 98を介してァドレスカウンタ 94のリセッ ト 入力 Rに印加される。 したがって、 データ D 7が口一レベルのとき ア ドレスカウンタ 94にリセッ トがかかり、 ア ドレスカウンタ 94 は必ず " 0 " からカウントを開始してィンクリメントされる。 これ によって、 ィ ンレンジ判定する際に、 最初に読み込まれたィ ンレン ジ状態にあると判定されたオブジェク トが優先順位の最も高いォブ ジェク トとして処理されることになる。 また、 データ D 7が " 1 " であるとき、 ァドレスカウンタ 9 4はリセッ トされず、 マイクロプ ロセサ 1 0 (第 1図) から最後に入力されたデータがそのまま初期 値データとして設定され、 その初期値データで指定されるォブジヱ ク トが最優先で処理される。
タイ ミング信号発生回路 3 4からの信号/ HC0を受けるデータセレ クタ 1 0 0が、 垂直ブランキング期間とそれ以外の期間とで異なる 周波数のクロックをァドレスカウンタ 9 4に選択的に与える。 すな わち、 タイ ミング信号発生回路 3 4からの信号 INがデータ入力とし てまたタイ ミング信号発生回路 3 4からの信号 HC0 がクロックとし て入力される D— F F 1 0 2の出力が A N Dゲート 1 0 4の入力に 与えられ、 タイ ミング信号発生回路 3 4からの信号/ VB が A N Dゲ ート 1 0 4に入力されるので、 A N Dゲート 1 0 4からは垂直ブラ ンキング期間中ローレベルが出力される。 このローレベルの信号に よってデータセレクタ 1 0 0がアドレスカウンタ 9 4のクロックに タイ ミング信号発生回路 3 からの信号/ HC0に同期したクロックを 与える力、、 マイクロプロセサ 1 0からのアクセスタイ ミングすなわ ちア ドレスデコーダ 4 0 (第 6 A図) からの信号 0AW に同期したク ロックを与えるかを切り換える。 したがって、 ア ドレスカウンタ 9 4には垂直ブランキング期間ではマイクロプロセサ 1 0がアドレス カウンタ 9 4をアクセスするタイ ミングに同期するクロックが与え られ、 それ以外の期間では内部タイ ミングに同期するクロックが与 えられる。
上述の A N Dゲート 1 0 4の出力は、 ァドレスカウンタ 9 6から のキヤリ信号 Cとともに、 O Rゲート 1 0 8を通してア ドレスカウ ンタ 9 4のィネーブル入力 Tとして与えられる。 D-F F 1 1 0のデータ入力としてタイミング信号発生回路 34 らの信号 VBH が与えられ、 そのクロック入力としてタイミング信号 発生回路 34からの信号 HC0 が与えられる。 信号 VBH はまた D— F F 1 1 0の出力とともに ANDゲ一ト 1 1 2に与えられる。 したが つて、 ANDゲ一ト 1 1 2の出力は信号 HC0 のタイミングでハイレ ベルとなり、 ア ドレスデコーダ 40からの信号 0AW1および 0AW2とと もに、 NORゲ一ト 1 1 4を通して D— F F 1 16および 1 1 8の データ入力に印加される。 D— F F 1 1 6のクロックとしてはタイ ミング信号発生回路 34からの信号/ 10Mが与えられ、 D— F F 1 1 8のクロックとしてはタイ ミング信号発生回路 34からの信号 10M が与えられる。 これら D— F F 1 1 6および 1 1 8の出力が、 NO Rゲート 1 1 4の出力とともに、 NORゲート 1 20の入力に与え られる。 したがって、 NORゲート 1 20からは、 マイクロプロセ サ 1 0が 0 AM 38のァドレスを設定するときにデータバスにァド レスに相当する数値が出力される力 この数値データをァドレス力 ゥンタ 94にロードするタイ ミング信号/ LD がァドレスカウンタ 9 に与えられる。
アドレス選択回路 44, OAM制御回路 48および OAM38 第 9図に示すァ ドレス選択回路 4 は、 OAMァドレス回路 42 のアドレスカウンタ (H i ) 94からのアドレス A2— A8または べク トル RAM 46からのア ドレス A 2—A8を選択して OAM 3 8の主 OAM 1 24に与える。 すなわち、 タイミング信号発生回路 34からの信号/ VB および/ IN が NORゲート 1 26を介してデー タセレクタ 1 22に与えられ、 したがって、 データセレクタ 122 は垂直ブランキング期間中、 OAMァドレス面路 42からのァドレ ス A2— A8を主 OAM 1 24に与える。 同じようにして、 データ セレクタ 1 28は、 タイミング信号発生回路 34からの信号/ VB に 応答して 0 AMアドレス回路 42のアドレスカウンタ (H i ) 94 およびアドレスカウンタ (L o ) 96からのアドレス AO—A4ま たはべク トル RAM 46からのアドレス A 0— A 4を選択して OA M38の補助 0 AM 1 30に与える。 また、 データセレクタ 1 3 2 は 0 AMァドレス回路 42のアドレスカウンタ 96からのアドレス A 1または ANDゲート 1 34の出力をタイミング信号発生回路 3 4からの信号/ VB に応答して選択する。 ANDゲ一ト 1 34の 2入 力にはタイミング信号発生回路 34からの信号 HC0 および/ IN が与 えられる。 したがって、 垂直ブランキング期間中にはマイクロプロ セサ 1 0から出力されるデータを用いて 0 AM38に書き込むが、 それ以外の期間では内部ク口ックによって上位および下位ォブジヱ ク トデータ D 0 Ηおよび D 0 Lが主 0 AM 1 24すなわち 0 AM 3 8から読み出されて出力される。
OAM38において主 OAM 1 24と捕助 OAM 1 30とに分け たのは、 マイクロプロセサ 1 0のデータバスは 8ビッ トであり、 他 方 OAM38に記憶されるオブジェク トデータは前述のように 34 ビッ トであるからである。 すなわち、 第 7図に示すように、 8ビッ トのデータを 4回主 0 AM 1 24に記憶し、 残った 2ビッ ト (=3 4 -32 ) を 4つ纏めて 8ビッ トデータとして構成し、 それを補助 OAM 1 30に記憶する。 したがって、 補助 0 AM 1 30には 9ビ ッ 卜の H位置データの最上位ビッ トと 1ビッ トのサイズ選択データ とが記憶される。
0 AM制御回路 48はそれぞれ 8ビッ トのデータラッチ 1 36お よび 1 38を舍み、 このデ一タラツチ 136および 1 38がマイク ロブロセサ 1 0からのオブジェク トデータの 0 AM 38への書込に 利用される。 すなわち、 データラッチ 1 36の入力としてはデータ バスのデータ D 0— D 7が与えられ、 データラツチ 1 38の入力と してはデータラッチ 1 36の出力が与えられる。 データラッチ 1 3 6および 1 3 8のラッチ信号としては、 アドレスデコーダ 40 (第 6 A図) から出力される信号/ PAWおよび NANDゲート 1 40の出 力が与えられる。 NAN Dゲート 1 40は 0 AMァドレス回路 42 からのァドレス AOおよびァドレスデコーダ 40からの信号/ 0DWを 受ける。 ァドレス AOはィンバータ 1 44によって反転されて N A NDゲート 1 42の入力として与えられ、 この NANDゲート 1 4 2はさらに上述の信号/ 0DWを受ける。 したがって、 信号/ 0D に応答 して、 ァドレス A 0がローレベルのときデータラッチ 1 38にデー タがラッチされ、 ァドレス AOがハイレベルのとき NAN Dゲ一ト 1 42から主 OAM 1 24に書込信号が与えられ、 デ一タラツチ 1 36および 1 3 8にラッチされている上位および下位オブジェク ト データ D I Hおよび D I Lが主 OAM 124に書き込まれる。
また、 捕助 0 AM 1 30は 1 6ビッ トではないので、 1回の動作 でデータの書込が終了する。 したがって、 信号/ 0DWが補助 OAM1
30の書込信号として与えられ、 データラッチ 138にラッチされ ているオブジェク トデータが書き込まれる。
なお、 0 AM制御回路 48は 2つの NORゲート 1 46および 1
48を舍み、 N 0 Rゲート 1 46には 0 AMァドレス回路 42から のァドレス A 9がィンバータ 1 50によって反転されて与えられる とともに、 タイミング信号発生回路 34からの信号/ VB が与えられ る。 また、 NORゲート 14 8には上述のア ドレス A 9および信号 /VB がそのまま与えられる。 したがって、 垂直ブランキング期間中 において、 ァドレス A 9がハイレベルのときには NO Rゲート 1 4 8からィネーブル信号が補助 0 AM 1 30に与えられ、 ローレベル のときは NORゲート 1 4 6からイネ一ブル信号が主 0 AM 1 24 に与えられる。 そして、 主 OAM 1 2 4から読み出された上位のォ ブジェク トデータ D 0 Hは V位置レジスタ 68, アトリビュートレ ジスタ 7 0およびネームレジスタ 72にロードされ、 下位のォブジ ク トデータ D 0 Lは H位置レジスタ 6 6およびネームレジスタ 7 2に口一ドされる。
また、 前述のように補助 OAM 1 30にはォブジェク トデータの 特定のデータが 4つのォブジェク トをーまとめにして記憶されるの で、 データセレクタ 1 50および 1 52によって、 主 OAM 1 24 の 32ビッ トのォブジェク トデータに附属する 2ビッ トをそれと同 じタイ ミングで H位置レジスタ 66およびァトリビュートレジスタ 7 0にロードする。
べク トル RAMァドレス回路 58およびべク トル RAM 4 6 第 1 0図に示すべク トル RAMァドレス回路 58は 5ビッ トの可 逆カウンタないし Uノ Dカウンタ 1 5 4を含み、 この U/Dカウン タ 1 54のカウントデータがべク トル RAM4 6のアドレス AO— A 4に与えられる。 タイミング信号発生回路 34からの信号 INが D - F F 1 56のデータ入力に与えられ、 この D— F F 1 56の出力 が D— F F 1 58のデータ入力に与えられる。 D— F F 1 56およ び 1 5 8のクロック入力としてはタイ ミング信号発生回路 34から の信号 HC0 および 5Mが与えられる。 D— F F 1 58の出力は信号 HC 0 とともに NANDゲート 1 6 0の入力として与えられ、 この NA NDゲート 1 60の出力が NAN Dゲ一ト 1 62の出力とともに N ORゲート 164の 2入力として与えられる。 なお、 NANDゲ一 ト 1 62の 2入力にはタイミング信号発生回路 34からの信号/ LB および/ HC0が与えられる。 そして、 NORゲート 1 64の出力が上 述の UZDカウンタ 1 54のカウント入力すなわちクロックとして 与えられる。 したがって、 UZDカウンタ 154のクロックはタイ ミング信号発生回路 34からの信号 HC0 によって決まる。
また、 タイミング信号発生回路 34からの信号/ LB がィンバータ
1 66を通して UZDカウンタ 1 54のアップカウントまたはダウ ンカウントを切り換えるための入力 UZDとして与えられる。 した がって、 信号/ LB がハイレベルのとき U/Dカウンタ 1 54はァッ ブカウンタとして、 また信号/ LB がローレベルのとき U/Dカウン タ 1 5 4はダウンカウンタとしてそれぞれ構成される。
さらに、 タイミング信号発生回路 34からの信号 5Mおよび HC0 が NANDゲート 1 68の入力に与えられ、 この NANDゲート 1 6 8の出力が、 ィンレンジ判定面路 56からの信号/ INBANGEとともに NANDゲ一ト 1 70に与えられる。 この信号/ INBANGEが D— F F
1 7 2のデータ入力に与えられ、 上述の NANDゲート 1 68の出 力がこの D— F F 1 72のクロックとして与えられる。 D— F F 1 72の出力がデータセレクタ 1 74の 1入力として与えられ、 デ一 タセレクタ 1 74の切換入力としては、 前述の信号/ LB が与えられ る。 NANDゲート 1 70の出力が R S— F F 1 7 6のセッ ト入力 として与えられ、 リセッ ト入力 ZRとしてはタイミング信号発 生回路 34からの信号/ HI が印加される。 この RS— F F 1 76の 出力が ANDゲート 1 78の入力となる。 この ANDゲート 1 78 の他の入力としては ORゲート 1 80を経たタイミング信号発生回 路 34からの信号/ HBHまたは L および D— F F 1 82の出力が与え られる。
そのため、 インレンジ検出すべき期間において信号/ LB がハイレ ベルになると、 U/Dカウンタ 1 54がアップカウント動作に切り 換えられる。 そして、 インレンジ状態を示す信号/ INMNGEがローレ ベルになる都度、 D— F F 1 72からイネ一ブル信号が与えられる ので、 U/Dカウンタ 1 5 4は NO Rゲート 1 64からのクロック をァッブカウントする。 UZDカウンタ 1 5 4のカウント値が、 書 込アドレスとしてベク トル RAM46に与えられる。 また、 UZD カウンタ 1 54がァップカウント動作して、 そのカウント値すなわ ちィンレンジ検出されたォブジェク ト力、' 1ラインで表示可能な "3 2 " に達すると、 ANDゲート 1 86および D— F F 1 8 8によつ て信号 INBANGE FULLが発生される。 この信号 INRANGE FULLに応答し て、 ィンレンジ判定回路 56が不能動化される。 一方、 信号/ LB が ローレベルになると、 UZDカウンタ 1 5 がダウンカウント勳作 に切り換えられ、 UZDカウンタ 1 54はサイズカウンタ制御回路 62からの信号 L が与えられる都度ダウンカウント動作する。 UZ Dカウンタ 1 54のカウント値がィンレンジ検出されたォブジェク トを読み出し出すために、 読出ァドレスとしてベク トル RAM 46 に与えられる。 そして、 すべてのォブジヱク トが読み出されると、 UZDカウンタ 1 5 4のカウント値が "0" となり、 キヤリ信号が D-F F 1 82に与えられるので、 UZDカウンタ 1 54が不能動 化される。 ィンレンジ判定回路 56でィンレンジ判定動作を開始すると、 タ ィ ミング信号発生回路 34からの信号/ HI が U/Dカウンタ 1 54 のリセッ ト入力に与えられるとともに、 この信号/ HI は RS— F F 17 6のリセッ ト入力としても与えられる。 そして、 その後ィンレ ンジ状態にあるォブジヱク トが 1つも検出されなければ、 RS— F F 1 7 6の出力はローレベルのままであり、 この信号が D— F F 1 90オブジェク ト 1 92を経てタイミング信号発生回路 34からの 信号 HC0 に応答して、 前述の信号/ fiONOBJ として出力される。 この 信号/ N0N0BJ はバッファ RAM制御回路 92 (第 6 C図) に与えら れる。
レジスタ制御回路 7 4, H位置演算回路 64, H位置レジスタ 66 , V位置レジスタ 68, アトリビュートレジスタ 70 , ネームレジ スタ 72および H位置演箕画路 76
第 1 1図に示すレジスタ制御回路 74は NORゲート 194なら びに N A N Dゲ一ト 1 96および 1 9 8を舍む。 N 0 Rゲート 1 9 4の入力にはサイズカウンタ制御回路 62 (第 6 B図) からの信号 Cとタイミング信号発生回路 34からの信号 VBおよび INが与えられ る。 NANDゲ一ト 1 96の入力には NORゲート 1 94の出力と ともに、 タイミング信号発生回路 34からの信号 /5M および HC0 が 与えられ、 NAN Dゲート 198の入力にはサイズカウンタ制御画 路 62 (第 6 B図) からの信号 Lとタイ ミング信号発生回路 34か らの信号 5Mおよび HC0 が与えられる。
H位置演算面路 64は 8ビッ トのフルァダー 200を舍み、 その 一方入力 A 0 -A 7にはィクスクルーシブ 0 Rゲート 202の出力 が与えられ、 他方入力 B 3— B 5として ANDゲート 204の出力 が与えられる。 なお、 残余の他方入力としてはアース電位すなわち "0 " が与えられる。 H位置レジスタ 6 6の第 1 H位置レジスタ 6 6 aからの H位置データ D 0 -D 7が ANDゲ一ト 206からのキ ャリ信号入力 C I Nとともにイクスクルーシブ 0 Rゲート 202の 入力に与えられる。 したがって、 キヤリ信号入力 C I Nがハイレべ ルのとき、 データ D 0— D 7がィクスクルーシブ 0 Rゲ一ト 202 によって反転されて、 フルァダー 200の上述の一方入力 A 0— A 7として与えられる。
なお、 ANDゲ一ト 206には H位置レジスタ 6 6に含まれる第 2 H位置レジスタ 66 aからのデータ D 8および ORゲート 208 の出力が与えられる。 このデータ D 8が " 1 " のときォブジェク ト の水平 (H) 位置は第 1 2図に示すように負 (マイナス) 領域にあ り、 データ D 8が "0 " のときオブジェク トの H位置は第 1 2図に 示すように正 (プラス) 領域にある。 すなわち、 モニタ 2 2 (第 1 図) の実際の表示画面は、 第 1 2図に示す原点 ( 0, 0 ) から図面 上右半分の部分であり、 この表示画面内では、 水平位置は "0— 2 5 5 " すなわち "000 H— 0 F F H" である。 ところが、 この実 施例では、 ォブジヱク トの左端が表示画面から外れていてもォブジ ェク トの表示画面内の部分が画面の左端からスムースに画面上に現 れるようにするために、 表示画面の範囲外においても第 1 2図の左 半分に示すような仮想的な画面を想定し、 その範囲でも水平位置を 設定できるようにしている。 この表示範囲外においては、 水平位置 は " 2 56— 5 1 1 " すなわち " 1 00 H— 1 F F H" として表現 される。 そして、 イ ンレンジ判定期間中において、 H位置データ D 8力 " 0 " であれば、 データ D 0— D 7が直接フルァダ一 200の 入力 A O—A 7として与えられ、 そのとき入力 B 3—B 5はイ ンレ ンジ判定期間中であることを表すタイ ミング信号発生面路 3 4から の信号 INによってローレベルに固定される。 したがって、 フルァダ 一 2 0 0の出力は " D 0— D 7 + 0 " となり、 データ D 0— D 7が そのまま出力される。 また、 H位置データ D 8が " 1 " であれば、 データ D 0— D 7がィクスクルーシブ 0 Rゲート 2 0 2によって反 転されてフルァダー 2 0 0の入力 A O— A 7として与えられ、 その とき入力 B 3 - B 5は上述の信号 INによってローレベルに固定され る。 したがって、 フルァダー 2 0 0の出力は " 1 + / ( D 0 - D 7 ) " となる。
そして、 それ以外の場合、 O Rゲート 2 0 8を介して与えられる タイミング信号発生回路 3 4からの信号 HC0 がハイレベルのとき、 H位置データ D 8の " 0 " または " 1 " に依存してフルァダ一 2 0 0から " D 0— D 7 + 0 " または " D 0— D 7 + 1 " がサイズカウ ンタ 6 0 (第 6 B図) の初期値としてロードされる。 信号 HC0 が口 —レベルのとき、 H位置データ D 0— D 7がそのままフルァダ一 2 0 0の入力 A O— A 7に与えられ、 フルァダー 2 0 0の入力 B 3一 B 5としてはサイズカウンタ 6 0からのデータ S C 0— S C 2が与 えられるので、 その両者の加算結果がフルァダー 2 0 0から出力さ れる。
このようにして、 H位置演算回路 6 4において H位置データをそ の絶対値に変換する理由は、 第 1 2図に示されるォブジ ク トのよ うに、 モニタの表示画面からはみ出した部分を除いて、 ォブジヱク トがモニタ画面の左端から表示されるようにするためである。 なお、 V位置演箕回路 7 6は、 8ビッ トのフルァダー 2 1 0を舍 み、 その一方入力 A O— A 7には V位置レジスタ 6 8からの V位置 データ D 8— D 1 5がィンバータ 2 1 2によって反転されて与えら れ、 他方入力 B 0—B 7にはタイミング信号発生回路 3 4からの信 号 VD0-VD7 が印加される。 そして、 フルァダー 2 1 0の加算結果が オブジェク トの垂直 (V ) 位置データとして、 A N Dゲー.ト加算器 制御回路 7 8およびィンレンジ判定回路 5 6 (第 6 B図) に与えら れる。
サイズレジスタ 5 0 , イ ンタレースレジスタ 5 4 , サイズデコーダ 5 2およびィ ンレンジ判定画路 5 6
第 1 3図に示すサイズレジスタ 5 0はァドレスデコーダ 4 0 (第 6 A図) からの信号 SZW をロード信号として受ける第 1 , 第 2およ び第 3サイズレジスタ 5 0 a , 5 0 bおよび 5 0 cを含み、 これら 第 1 , 第 2および第 3サイズレジスタ 5 0 a , 5 0 bおよび 5 0 c にはデータバスを介してマイクロプロセサ 1 0 (第 1図) からのデ ータ D 0— D 7が与えられる。 ィンタレースレジスタ 5 はァドレ スデコーダ 4 0 (第 6 A図) からの信号 IZW をロード信号として受 ける第 1および第 1ィンタレースレジスタ 5 4 aおよび 5 4 bを舍 み、 これら第 1および第 2ィンタレースレジスタ 5 4 aおよび 5 4 bにはデータバスを介してマイクロプロセサ 1 0 (第 1図) からの データ D 0— D 7が与えられる。 第 1サイズレジスタ 5 0 aはォブ ジェク トメモリ領域のァドレスデータ BASEをロードし、 第 2サイズ レジスタ 5 0 bはデータ SEL をロードし、 そして第 3サイズレジス タ 5 0 cはサイズデータ SIZEをロードする。 第 1インタレースレジ スタ 5 4 aは奇数フィールドと偶数フィールドとで異なる表示を行 うかまたは同じ表示を行うかを設定するィンタレースデータをロー ドし、 第 2ィンタレースレジスタ 5 4 bはデータ OBJ V SEL をロー ドする。
第 1および第 2サイズレジスタ 5 0 aおよび 5 0 bにロードされ るデータ BASEおよび SEL は、 前述のように 1つの S R A Mからなる ビデオデータメモリ 1 6 (第 1図) の背景バタ一ン記憶領域 1 6 a およびキャラクタデータ記憶領域 1 6 bを任意に設定するためのビ デォデータメモリ 1 6のァドレスを指定する。 すなわち、 第 1 4図 および第 1 5図に示すようにビデオデータメモリ 1 6は 6 4 Kバイ ト (ワード) の記憶容量を有し、 そのうち特定の 4 Kバイ ト領域 1 6 Aがデータ D 0— D 2によって表されるデータ BASEによって指定 される。 また、 それぞれが 4 Kバイ トである別の領域 1 6 B 1 , 1 6 B 2 , 1 6 B 3または 1 6 B 4がデータ D 3および D 4によって 表されるデータ SEL で指定される。 このデータ BASEおよび SEL を適 宜組み合わせることによって、 データ SEL の 2ビッ トを変更するだ けで、 ォブジヱク トの種類を変更できる。 すなわち、 ゲームの或る 場面で必要なォブジヱク トのキャラクタデータを特定領域 1 6 Aお よび別の領域 1 6 B 1— 1 6 B 4の何れかに記憶していて、 他の場 面で必要なオブジェク 卜のキャラクタデータを領域 1 6 B 1 _ 1 6 B 4の他の 1つに記憶しておくようにすれば、 そのオブジェク トが 必要なときにはデータ SEL の 2ビッ トを変更して領域 1 6 B 1— 1 6 B の他の 1つを指定するだけで、 ゲームの各場面毎に簡単にォ ブジェク トの種類を変更することができる。
また、 第 3サイズレジスタ 5 0 cからの 3ビッ トのサイズデータ D 5— D 7は、 サイズデコーダ 5 2に入力される。 このサイズデコ ーダ 5 2は、 ア トリビュートレジスタ Ί 0に含まれる第 1アトリビ ユートレジスタ 7 0 a (第 1 1図) からの 1ビッ トのサイズ選択デ ータ SIZESEL とともにサイズデータ D 5 - D 7をデコーダして NO Rゲート 5 2 a, 5 2 b, 5 2 cまたは 5 2 dから、 サイズ指定信 号 S8,S16,S32または S64 を出力する。 すなわち、 サイズ指定信号 S8 が NORゲート 5 2 aから出力されたとき水平 X垂直 = 8 X 8 ドッ トの ( 1つの単位キャラクタからなる) オブジェク トが選択され、 サイズ指定信号 S16 が NORゲート 5 2 bから出力されたとき水平 X垂直 = 1 6 X 1 6 ドッ トの ( 4つの単位キャラクタからなる) ォ ブジヱク トが選択され、 サイズ指定信号 S32 が N 0 Rゲート 5 2 c から出力されたとき水平 X垂直 = 3 2 X 3 2 ドッ トの ( 1 6の単位 キャラクタからなる) オブジェク トが選択され、 サイズ指定信号 S6 4 が NO Rゲート 5 2 dから出力されたとき水平 X垂直- 6 4 X 6 4 ドッ トの ( 6 4の単位キャラクタからなる) ォブジヱク トが選択 される。
これらサイズ指定信号 S8,S16,S32または S64 はサイズカウンタ制 御回路 6 2およびァドレス加箕器制御回路 7 8に、 信号/ 0BJ8,/0BJ 16./0BJ32 または/ 0BJ64として与えられる。 また、 サイズ指定信号 S8および S16 は、 インレンジ判定画路 5 6に舍まれるデータセレク タ 2 1 4に与えられ、 サイズ指定信号 S32 および S64 はデータセレ クタ 2 1 6に与えられる。 また、 データセレクタ 2 1 8の一方入力 としては、 さらにサイズ指定信号 S64 が与えられ、 このデータセレ クタ 2 1 8の他方入力は " 1 " に固定される。 これらデータセレク タ 2 1 4 , 2 1 6および 2 1 8にはィ ンタレースレジスタ 5 に舍 まれる第 2ィンタレースレジスタ 5 4 bからのィンタレースデータ が選択信号として与えられる。 そして、 インタレース時とノ ンイン タレ一ス時では、 オブジェク トサイズが変化する。 たとえば、 イン タレース時にドッ ト密度を上げるとォブジェク トサイズは小さくな るので、 それに応じてサイズデコーダ 52からのサイズ指定信号に 基づくィンレンジ判定の基準となるサイズを変更する必要がある。 このようなサイズの違いに応じたィンレンジ判定動作を実行するた めに、 データセレクタ 2 1 4 -2 1 8が利用される。
データセレクタ 2 14の出力はィンバータ 220によって反転さ れ、 0 Rゲート 222を通して ANDゲ一ト 224の一方入力に与 えられる。 この ANDゲート 224の他の入力としては、 ANDゲ ート 22 6の出力が与えられる。 この ANDゲート 226の 2入力 として、 ィンタレースレジスタ 54からのィ ンタレース指定信号お よびィンバータ 228を経た NORゲート 52 aからのサイズ指定 信号 S8が与えられる。 そして、 ANDゲート 224の他方入力には V位置演算面路 76からの V位置データ D 3が与えられる。
データセレクタ 2 1 6および 2 1 8の出力は ANDゲート 230 の 2入力として与えられ、 ANDゲート 230の残余の入力には V 位置演箕回路 76からの V位置データ D 4が与えられる。 データセ レクタ 2 1 8の出力は、 V位置演箕面路 76からの V位置データ D 5とともに、 ANDゲート 232に与えられる。 また、 上述の AN Dゲート 226の出力が V位置演算回路 76からの V位置データ D 2とともに、 ANDゲート 234に与えられる。 これら ANDゲー ト 224, 230, 2 32および 234の出力が、 V位置演算回路 7 6からの V位置データ D 6および D 7とともに、 反転されて、 N ANDゲート 236の入力として与えられる。
NANDゲート 236の入力にはさらに N 0 Rゲート 238の出 力が与えられる。 この NORゲート 2 38の入力には、 H位置レジ スタ 6 6からの H位置データ D 8および NANDゲート 24 0の出 力が反転されて与えられる。 NANDゲ一ト 240は、 その入力と して、 NAN Dゲート 24 1 , 242および 244の出力とともに H位置レジスタ 6 6からの H位置データ D 6および D 7の反転を受 ける。 NAN Dゲート 24 1の 2入力はサイズ指定信号 S8を受ける ィンバータ 228の出力および H位置レジスタ 66からの H位置デ —タ D 3であり、 NAND 242の 3入力は H位置レジスタ 66か らの H位置データ D 4ならびにサイズ指定信号 S16 および S32 であ り、 そして NAND 2 44の 2入力は H位置レジスタ 66からの H 位置データ D 5およびサイズ指定信号 S64 である。
上述の NORゲート 238の出力が水平 (H) 方向にィンレンジ 状態にあるか否かを表す信号となる。 また、 ANDゲート 224, 230, 2 32および 234が V位置演箕回路 7 6からのデータ D 5および D 7垂直 (V) 方向にインレンジ状態にあるか否かを表す 信号となる。
そして、 前述の NANDゲ一ト 236の入力には、 上述の NO R ゲート 23 8ならびに ANDゲート 224, 230, 232および
234の出力の他に、 さらにタイミング信号発生回路 34からの信 号 INをそのデータ入力に受けかつ信号 HC0 をそのクロックとして受 ける D— F F 24 6の出力およびべク トル RAMァドレス回路 58 からの信号 INRANGE FULLが与えられる。 したがって、 NANDゲー ト 236からは、 信号 INはあるが信号 INRANGE FULLがないとき、 判 定対象となっているォブジェク トが水平および垂直方向ともにィン レンジ状態にあるとき、 そのことを表す信号/ INRANGEを出力する。 サイズカウンタ制御回路 62およびサイズカウンタ 60
第 1 6図に示すサイズカウンタ制御回路 62は、 ィンレンジ判定 回路 5 6すなわちサイズデコーダ 52の NORゲート 52 a, 52 b, 52 cまたは 52 dからのォブジヱク トサイズ信号/ 0BJ8, /0BJ 16./0BJ32 または/ 0BJ64を受けるデータラッチ 248を舍む。
また、 H位置レジスタ 66からの H位置データ D 8が ANDゲー ト 250, 25 2および 254の各一方入力に与えられ、 これら A NDゲート 250, 252および 254の他方入力としては、 H位 置演算回路 64からの絶対値データ HAの D 3, D 4および D 5が それぞれ与えられる。 ANDゲート 250, 252および 254の 出力がサイズカウンタ 60の初期値として与えられる。 H位置レジ スタ 66の H位置データが正 (プラス) のとき、 対象オブジェク ト のスタート位置はモニタ 22 (第 1図) の画面内のどこかであるか ら、 H位置データ D 8としては必ず "0" が入力される。 したがつ て、 ANDゲート 250— 254の出力は、 ともに、 口一レベルと なり、 サイズカウンタ 60に設定される初期値データは "0" とな る。 一方、 H位置レジスタ 66の H位置データが負 (マイナス) の とき、 H位置データ D 8としては必ず " 1 " が入力される。 たとえ ば、 H位置データが "一 8" であるとき、 その絶対値 H Aは "8" となり、 バイナリデータ " 1 000 " として表現される。 したがつ て、 絶対値 H Aの D 3がハイレベルとなり、 ANDゲート 250か らの出力もハイレベルとなり、 サイズカウンタ 60には " 1 " が初 期値として設定される。 そして、 負方向へのずれが大きい程その絶 対値 H Aすなわちサイズカウンタ 60に設定される初期値も大きく なる。 このサイズカウンタ 6 0のクロックとしてはタイ ミング信号発生 回路 3 4からの信号/ HC0が与えられ、 したがって、 サイズカウンタ 6 0は、 上述のようにして設定された初期値を信号/ HC0毎にィンク リメントする。 なお、 サイズカウンタ 6 0のリセッ ト入力としては タイ ミング信号発生回路 3 4からの信号/ IN が与えられるので、 サ ィズカウンタ 6 0はィ ンレンジ判定回路 5 6におけるィ ンレンジ判 定期間中にはカウント動作しない。
そして、 サイズカウンタ 6 0の出力データ S Cは前述のようにァ ドレス加算器制御回路 7 8に与えられるとともに、 ANDゲート 2
5 6, 2 5 8および 2 6 0の一方入力として与えられる。 ANDゲ ート 2 5 6, 2 5 8および 2 6 0の他方入力にはデータラツチ 2 4 8にラツチされている信号/ 0BJ16,/0BJ32 および/ 0BJ64が与えられ る。 そして、 ANDゲート 2 5 6, 2 5 8および 2 6 0の出力は、 データラッチ 2 4 8にラッチされている信号/ 0BJ8 とともに、 NO Rゲート 2 6 2に与えられる。 この NORゲート 2 6 2の入力には さらに D— F F 2 6 4および 2 6 6の出力が与えられ、 D_ F F 2
6 の入力には ANDゲート 2 6 8の出力がまた D— F F 2 6 6の 入力にはタイミング信号発生回路 3 4からの信号 HBH がそれぞれ与 えられる。 ANDゲート 2 6 8は、 H位置演箕回路 6 4からのデー タ D 3— D 7およびィンバータ 2 7 0によって反転された H位置レ ジスタ 6 6からの H位置データ D 8を受ける。 D— F F 2 6 4およ び 2 6 6のクロックとしては、 データセレクタ 2 4 8のラッチ信号 と同じように、 タイミング信号発生回路 3 4からの信号/ HC0が与え られる。 ORゲート 2 6 2の出力は D— F F 2 7 2のデータ入力と して与えられるとともに、 信号 Cとしてレジスタ制御回路 7 4に与 えられる。 D— F F 27 2のクロックにはタイミング信号発生回路 34からの信号 HC0 が与えられる。
ァ ドレス加箕器制御回路 78
第 17図に示すァドレス加算器制御回路 78は、 ィンレンジ判定 回路 56すなわちサイズデコーダ 52の NORゲート 52 a , 52 b, 52 cまたは 52 dからのォブジヱク トサイズ信号/ 0BJ8, /0BJ 16および/ 0BJ32を受ける D— F F s 274を舍む。 D— F F s 27 4のクロックにはタイ ミング信号発生回路 34からの信号 HC0 が与 えられる。 これら D— F F s 274からの信号/ 0BJ8 は ANDゲー ト 276, 278, 280, 282, 284および 286の各入力 に与えられる。 D— F F s 274からの信号/ 0BJ16は ANDゲ ト 278, 280, 284および 286の各入力に与えられる。 D— F F s 274からの信号/ 0BJ32は ANDゲ一ト 280および 286 の各入力に与えられる。 ANDゲート 276, 278および 280 の残余の入力としては、 ァトリビュートレジスタ 7 0からのデータ H-FLIPが与えられ、 ANDゲート 282, 284および 286の残 余の入力としては、 ァトリビュートレジスタ 10からのデータ V-FL IPが与えられる。 そして、 アトリビュートレジスタ 70からのデー タ V-FLIPはさらに、 イクスクルーシブ 0 Rゲート 288 , 290お よび 292の各一方入力として与えられる。 上述の ANDゲ一ト 2 76, 278および 280の出力は、 それぞれ、 サイズカウンタ 6 0からのデータ S C 0— S C 2のそれぞれとともに、 イクスクルー シブ ORゲート 294, 29 6および 298の入力に与えられる。 ANDゲート 282, 284および 286の出力はそれぞれィクス クルーシブ ORゲート 300, 302および 304の一方入力に与 えられる。 イクスクル一シブ ORゲート 2 8 8, 2 9 0, 2 9 2, 3 0 0 , 3 0 2および 3 0 4の各他方入力には 6ビッ 卜のデータセ レクタ 3 0 6の出力が与えられる。
このデータセレクタ 3 0 6にはタイ ミング信号発生回路 3 4から の信号 FIELD が与えられるとともに、 V位置演算回路 7 6からの V 位置と走査ライン番号との差を.示すデータ D 0— D 5を受ける D— F F 3 0 8の出力が与えられる。 D— F F 3 0 8のクロックとして タイ ミング信号発生回路 3 4からの信号/ HC0が与えられ、 この D— F F 3 0 8からのデータ D 0— D 4がデータセレクタ 3 0 6の一方 入力に与えられ、 D— F F 3 0 8からのデータ D 0 -D 5がデータ セレクタ 3 0 6の他方入力に与えられる。 データセレクタ 3 0 6は ィンタレースレジスタ 5 4からのデータ OBJ V SEL に応じて両入力 を選択的に出力し、 上述のようにイクスクルーシブ ORゲ一ト 2 8 8, 2 9 0, 2 9 2, 3 0 0, 3 0 2および 3 0 4に与える。
このァドレス加算器制御回路 7 8は主として、 第 1 8 A図—第 1 8 D図に示す H反転およびノまたは V反転を実行する際のァドレス を変更する。 第 1 8 A図図示の場合には、 データ H-FLIPおよび V-FL IPはともに "0 " であり、 H反転および V反転は行われない。 第 1 8 B図図示の場合には、 データ H-FLIPが " 1 " でありかつデータ V- FLIPが "0 " であり、 したがって、 垂直軸 3 1 0を中心に H反転が 実行されるが V反転は行われない。 第 1 8 C図図示の場合には、 デ —タ H-FLIPが "0 " でありかつデータ V-FLIPが " 1 " であり、 した がって、 H反転は行われないが、 水平軸 3 1 2を中心に V反転が実 行される。 第 1 8 D図図示の場合には、 データ H-FLIPおよび V- FLIP はともに " 1 " であり、 垂直軸 3 1 0および水平軸 3 1 2を中心と した H反転および V反転が実行される。
第 1 7図に戻って、 ォブジヱク トサイズによって反転する距離が 変化するので、 ANDゲート 27 6 - 286の入力としては、 上述 のように、 サイズデコーダ 52の出力信号/ 0BJ8,/0BJ16および/ 0BJ 32が与えられる。 ォブジヱク トサイズが 8 X 8の場合、 信号/ 0BJ8 がローレベルであるため、 ANDゲート 276— 286の出力はと もにローレベルとなる。 したがって、 この場合、 イクスクル一シブ 0 Rゲート 294— 298はサイズカウンタ 60からのサイズデ一 タ S C 0— S C 2をそのまま加算ァドレス AA4, AA5および A A 6として出力するので、 ア ドレスは反転されない。 オブジェク ト サイズが 1 6 X 1 6の場合、 信号/ 0BJ16がローレベルとなり、 AN Dゲート 276および 282のみが能動化され、 残余の ANDゲー ト 278, 280, 284および 286の出力は、 ローレベルとな る。 この場合、 データ H- FLIPが " 1 " であれば、 サイズカウンタ 6 0からのサイズデータ S C Oがィクスクル一シブ 0 Rゲ一ト 294 で反転されて加算ァドレス AA4として出力される。 ォブジヱク ト サィズが 32 X 32の場合、 信号/ 0BJ32がローレベルとなり、 AN Dゲート 276, 278, 282および 284が能動化されかつ残 余の ANDゲート 280および 286の出力はローレベルとなる。 この場合、 データ H-FLIPが " 1 " であれば、 サイズカウンタ 60か らのサイズデータ S C 0および S C 1がイクスクルーシブ 0 Rゲー ト 294および 296で反転されて加算ァドレス AA4および AA 5として出力される。 ォブジェク トサイズが 64 X 64の場合、 信 号/ 0BJ8,/0BJ16および/ 0BJ32がハイレベルとなり、 全ての ANDゲ ート 276— 286が能動化される。 この場合、 データ H-FLIPが " 4
1 " であれば、 サイズカウンタ 6 0からのサイズデータ S C 0— S C 2がイクスクルーシブ 0 Rゲート 2 9 4— 2 9 8で反転されて加 算アドレス AA4— AA6として出力される。
V反転の場合には、 ビデオデータメモリアドレス回路 8 2へのァ ドレス下位 3ビッ トの反転が水平ライン毎の反転を意味し、 上位 3 ビッ トの反転がキャラクタ毎の反転を意味する。 この下位 3ビッ ト はォブジェク トサイズに関係ないので、 データ V- FLIPの " 1 " また は " 0 " に依存してィクスクルーシブ 0 Rゲート 2 8 8 , 2 9 0お よび 2 9 2がデータセレクタ 3 0 6からのデータを反転しまたは反 転しないで、 ビデオデ一タメモリアドレス回路 8 2へのァドレスの 下位 3ビッ ト AO , A 1および A 2として出力する。 また、 上位 3 ビッ トについては、 先の H反転の場合と同様にして、 ANDゲート 2 8 2 - 2 8 6でサイズ毎の条件を設定し、 その条件に応じて、 デ ータ V-FLIPの " 1 " または "0 " に依存してイクスクルーシブ 0 R ゲート 3 0 0 , 3 2および 3 0 4でデータセレクタ 3 0 6の出力デ —タを反転しまたは反転しないで、 ァドレス加算器 8 0への上位 3 ビッ ト AA8, AA9および AA 1 0として出力する。
なお、 ァドレス加算器制御回路 7 8に舍まれる ANDゲ一ト 3 1 4および 3 1 6は加算ァドレス A A 1 2および AA 1 3を出力する が、 このァドレス A A 1 2および A A 1 3は第 1 4図および第 1 5 図で先に説明した領域 1 6 B 1— 1 6 B 4の何れかを指定するデー タとして利用される。
ァドレス加箕器 8 0, ビデオデータメモリアドレス回路 8 2および ビデオデータメモリ 1 6
第 1 9図に示すァドレス加算器 8 0はそれぞれ 4ビッ トの 3つの フルァダ一 8 0 a , 8 0 bおよび 8 0 cを含み、 これらフルァダ一 8 0 3— 8 0 cの出力がァドレス A 4— A 1 5としてビデオデータ メモリアドレス回路 8 2に与えられる。 ビデオデータメモリアドレ ス回路 8 2のアドレス A O— A 2としては先のァドレス加算器制御 HI路 7 8からのァドレス A O— A 2が、 またァドレス A 3としては タイミング信号発生面路 3 4からの信号 HC0 が与えられる。 なお、 フルァダ一 8 0 a - 8 0 cのそれぞれにおいてどの入力ビッ トをァ —ス電位に固定するかはサイズレジスタ 5 0の第 1サイズレジスタ 5 0 a (第 1 3図) のデータ BASEに依存する。 そして、 ビデオデ一 タメモリアドレス回路 8 2によってビデオデータメモリ 1 6のアド レス A 0—A 1 5が指定され、 このビデオデータメモリ 1 6からの 出力データ D O— D 1 5が H反転回路 8 6に与えられる。
H反転回路 8 6およびカラーデータ抽出回路 8 8
第 2 0図に示す H反転回路 8 6はビデオデ一タメモリ 1 6からの 出力データ D 0—D 1 5を受けるデータセレクタ 3 1 8を含む。 デ —タセレクタ 3 1 8は、 各々が 2ビッ トの入力の一方を選択して 1 ビッ トで出力する 1 6個のデータセレクタを有する。 そして、 この データセレクタ 3 1 8の選択信号としては D— F F 3 2 0の出力が 与えられる。 D - F F 3 2 0のデータ入力にはデータ H- FLIPが与え られ、 クロックとしてはタイミング信号発生回路 3 4からの信号/ H COが与えられる。 データセレクタ 3 1 8は、 選択信号に応じて、 次 表 Πに従って、 データを出力する。 表 U
D7 DO
このようにして、 H反転面路 8 6では、 水平 (H) 方向の反転指 令 H-FLIPの有無に応じて、 ビデオデータメモリ 1 6から出力された グラフィ ックデータを 8ビッ ト単位で反転する。 この H反転回路 8 6から出力されるグラフィックデータがカラーデータ抽出回路 8 8 に与えられる。
カラーデータ抽出回路 88は 4つの第 1データセレクタ 322, 第 2データセレクタ 324, 第 3データセレクタ 326および第 4 データセレクタ 3 2 8を舍み、 これらデータセレクタ 3 2 2— 3 2 8の各々は、 8ビッ トの入力の何れか 1ビッ トのみを選択して出力 する。 第 1データセレクタ 322, 第 2データセレクタ 324, 第 3データセレクタ 326および第 4データセレクタ 328には、 そ れぞれ、 選択信号としてタイミング信号発生回路 3 4からの信号 HP 0,5Mおよび HC0 が与えられる。 前述の H反転回路 8 6からのグラフ ィ ックデータは、 それぞれ 1 6ビッ トの D— F F s 3 3 0および 3 3 2に与えられ、 D— F F s 3 3 2の出力がさらに D— F F s 3 3 4に与えられる。 D— F F s 3 3 0および 3 3 4のクロックとして はタイミング信号発生面路 3 4からの信号/ HC0が印加され、 D_F F s 3 3 2のクロックにはタイミング信号発生回路 3 4力、らの信号 HCO が与えられる。 タイミング信号発生回路 3 4からの信号 LBR が さらに D— F F 3 3 6のデータ入力に与えられ、 この D— F F 3 3 6のクロックとしてはタイミング信号発生回路 3 4からの信号 5Mが 与えられる。 D— F F 3 3 6の出力は上述の D— F F s 3 3 0およ び 3 3 4のリセッ ト入力として与えられる。
H反転回路 8 6からのグラフィックデータの最初の 1 6ビッ トは 信号 HC0 に応答して D— F F s 3 3 2に保持され、 次の 1 6ビッ ト は信号/ HC0に応答して D— F F s 3 3 0に保持される。 このとき、 先の D— F F s 3 3 2に保持されていた最初の 1 6ビッ トが信号/ H COに応答して D— F F s 3 3 に移動される。 したがって、 合計 3 2ビッ トのグラフィックデータが 8ビッ トずつ、 第 1データセレク タ 3 2 2, 第 2データセレクタ 3 2 4, 第 3データセレクタ 3 2 6 および第 4データセレクタ 3 2 8の入力データとなる。 これらデー タセレクタ 3 2 2— 3 2 8の各々力、'、 次表 ΠΙに従って 1ビッ トを選 択して、 合計 4ビッ トのカラーセルデータを出力する。 このように して、 カラ一データ抽出回路 8 8によって 4つのカラーセルがそれ ぞれ指定される。 表 m
HP0 0 0 0 0 1 1 1 1
HCO 0 0 1 1 0 0 1 1
5M 0 1 0 1 0 1 0 1
QO 17 15 13 11 16 14 12 10
Q l 16 14 12 10 17 15 13 11 ノ ッファ R A M 84
第 6 C図に示すバッファ RAM 84は、 各々が 9ビッ ト X 1 28 の記憶容量を有する第 1バッファ RAM 84 aおよび第 2バッファ RAM 84 bを舍む。 バッファ RAM84としては本来的には 1の バッファ RAMでよいが、 この実施例では、 バッファ RAMを 2つ の VRAMで構成し、 奇数ドッ トを第 1バッファ RAM84 aに記 憶させ、 偶数ドッ トを第 2バッファ RAM 84 bに記憶させる。 す なわち、 先のカラーデータ抽出回路 88のデータセレクタ 3 22— 32 8から、 タイミング信号発生回路 34からの信号 HP0 に応答し て、 選択的に、 奇数ドッ トを示すデータ 0 D 0— 0 D 3および偶数 ドッ トを示すデータ 1 D 0— 1 D 3が出力され、 このデータ 0 D 0 一 0 D 3および 1 D 0— 1 D 3カ^ それぞれ、 第 1バッファ RAM 84 aおよび第 2バッファ RAM 84 bのデータ入力として与えら れる。
そして、 このバッファ RAM 8 4からデータを読み出すときは、 第 1出力ラッチ 338 aおよび第 2出力ラッチ 33 8 わから、 デ一 タを一度に読み出して、 合成回路 28 (第 2図) に与える。
バッファ RAMァドレス回路 90およびバッファ RAM制御回路 9 1_
第 22 図に示すバッファ RAMァドレス回路 90は 8ビッ トのカ ゥンタ 34 0を舍み、 このカウンタ 340の出力がバッファ RAM 84のァドレスデータとしてバッファ RAM制御回路 92に与えら れる。 カウンタ 340のリセッ ト入力としては、 タイ ミング信号発 生回路 34から表示期間の直前に出力される信号/ CRES が与えられ る。 カウンタ 340のクロックとしてはデータセレクタ 3 42の出 力が与えられる。 このデータセレクタの 2つの入力にはタイミング 信号発生回路 3 4からの信号/ 10Mおよび HC0 が与えられ、 選択信号 としては、 タイ ミング信号発生回路 3 4からの信号 LBR が与えられ る。 したがって、 カウンタ 3 4 0は、 ノ ツファ RAM 8 4へのデー タの書込の場合とデータの読出の場合とでク口ックが変更される。 すなわち、 書込時には、 信号/ 10Mに応答してカウンタ 3 4 0がイン クリメントされ、 読出時には、 信号 HC0 に応答してカウンタ 3 4 0 がイ ンクリメ ン トされる。 したがって、 読出時には、 2 ドッ ト毎に カウンタ 3 4 0が " 1 " インクリメントされることになる。
また、 サイズカウンタ 6 0からの信号 L が D— F F 3 4 6のデー タ入力に与えられ、 この D— F F 3 4 6のクロックとしてはタイミ ング信号発生回路 3 4からの信号 HC0 が与えられる。 D— F F 3 4 6の出力はクロックとして同じタイミング信号発生回路 3 4からの 信号 HC0 を受ける D— F F 3 4 8に与えられる。 また、 タイ ミング 信号発生回路 3 4からの信号 HC0 が D— F F 3 50の入力に与えら れ、 タイ ミング信号発生回路 3 4からの信号 5Mが D— F F 35 0の ク口ックに与えられるとともに、 D— F F 3 5 2の入力としても与 えられる。 D— F F 3 5 2のクロックとしてはタイ ミング信号発生 面路 3 4からの信号 1011 が与えられる。 D— FF 3 4 8, 3 5 0お よび 3 5 2のそれぞれの出力は、 ィンバータ 3 5 4によって反転さ れたタイミング信号発生回路 3 4からの信号 LBB とともに、 NAN Dゲート 3 4 4の入力に与えられ、 この NANDゲート 3 4 4の出 力がカウンタ 3 4 0のロード信号入力/ LD として与えられる。 した がって、 このカウンタ 3 40のロードタイミングは信号 L すなわち ォブジェク トサイズに依存する。 なお、 カウンタ 340の初期値としては、 H位置演算回路 64か らの絶対値データ D 0—D 7とイクスクルーシブ 0 Rゲート 3 60 の出力とを D 8として受ける 9ビッ トの D— F F s 356すなわち D-F F 3 58の出力が与えられる。 ィクスクルーシブ ORゲート 360の入力としては、 H位置レジスタ 66からの絶対値データ D 8と H位置演算回路 64からのキヤリ信号 H-CARRY が与えられる。 したがって、 D— F F s 356のデータ入力 D 8としては、 キヤリ 信号があるときには H位置レジスタ 6 6のデータ D 8の反転が与え られる。 この D— F F s 356および 358のクロックとしてはタ ィ ミング信号発生回路 34からの信号 /5M および HC0 を受ける N A NDゲート 362の出力が与えられる。
また、 D— F F s 358の出力 D 0および D 8は、 それぞれ、 D 一 F F 364および 366のデータ入力として与えられ、 これら D 一 F F 364および 366のクロックとしては、 タイミング信号発 生回路 34からの信号/ HC0,/10M および HC0 を受ける NAN Dゲー ト 368の出力が与えられる。 D— F F 364の出力は、 信号 HP0 として先に説明したカラーデータ抽出回路 88に与えられるととも に、 バッファ RAM制御回路 92に舍まれる ANDゲ一ト 37 0に 与えられる。 また、 D— F F 366の出力はバッファ RAM制御回 路 92に含まれるィンバータ 372を通して ANDゲート 37 2に 与えられる。
ノ ッファ R AM制御回路 92は、 Ίビッ トのフルァダ一 3 7 6を 含み、 このフルァダー 37 の入力 A 0— A 6として前述のバッフ ァ RAM ANDゲート画路 90に舍まれるカウンタ 340からのデ ータ D 1—D 7が与えられる。 フルァダー 376の他方入力 Bはァ —ス電位すなわち "0" が与えられ、 キヤリ入力としては上述の A NDゲート 370の出力が与えられる。 このフルァダ一 376はバ ッファ RAM84の第 1および第 2バッファ RAM 84 aおよび 8 4 bの各ァドレス OA0— OA6として出力する。 たとえば、 ォブ ジヱク トの初期 H第 1が偶数ドッ トの場合にはァドレス OA0— 0 A6としては、 カウンタ 340のデータをそのまま与え、 奇数ドッ トの場合にはフルァダ一 376によってカウンタ 340のデータに 「+ 1」 してデータをアドレス OA0— OA6として出力する。 ノ、'ッファ R AM 84の第 1ノ、、ッファ R AM 84 aオブジェク ト 8 4 b (第 20図) の書込信号/ WE0および/ WE1は NORゲート 378 および 380から得られる。
NORゲ一ト 378の入力には 2つの NAN Dゲ一ト 382およ び 384の出力が与えられ、 NAN Dゲート 382は ANDゲート 386 , ィンバータ 388および NAN Dゲート 390のそれぞれ の出力ならびにタイミング信号発生回路 3 4からの信号 10M を受け る。 NANDゲート 384の入力にはタイ ミング信号発生回路 34 からの信号 および ANDゲート 392の出力が与えられる。 AN Dゲート 386の入力としては、 タイミング信号発生回路 34から の信号 LBW , ベク トル RAMァドレス回路 58からの信号/ N0N0BJ および NO Rゲート 394の出力が与えられる。 NAN Dゲート 3 90はカラーデータ抽出回路 88からの出力 1 D 0— 1 D 3のそれ ぞれの反転を受ける。 NORゲ一ト 394は上述の ANDゲート 3 7 4の出力および ANDゲ一ト 396の出力を受け、 ANDゲート 39 6には上述ののィンバータ 388にも与えられたカウンタ 34 0からの出力 D 8と ORゲート 398の出力とが与えられる。 OR ゲート 3 9 8はカウンタ 3 4 0の出力 D 1および D 2の反転を受け る。
NO Rゲート 3 8 0の入力には 2つの NAN Dゲ一ト 4 0 0およ び 4 0 2の出力が与えられ、 NAN Dゲート 4 0 0は、 上述の AN Dゲート 3 8 6, ィクスクルーシブ NORゲート 4 0 4および NA NDゲ一ト 4 0 6のそれぞれの出力ならびにタイ ミング信号発生回 路 3 4からの信号 10M を受ける。 イクスクルーシブ NORゲート 4 0 4の 2入力には上述ののフルァダ一 3 7 6のキヤリ出力信号およ びカウンタ 3 4 0の出力 D 8が与えられる。 NAN Dゲート 4 0 6 の入力としては、 カラーデータ抽出回路 8 8からの出力 0 D 0— 0 D 3のそれぞれの反転が与えられる。 NANDゲ一ト 4 0 2の入力 にはタイ ミング信号発生回路 3 4からの信号 5Mおよび ANDゲート 3 9 2の出力が与えられる。 ANDゲート 3 9 2の入力としては、 タイミング信号発生回路 3 4からの信号/ HC0および D— F F 4 0 8 の出力が与えられる。 この D— F F 4 0 8のデータ入力およびク口 ックには、 それぞれ、 タイ ミング信号発生回路 3 4からの信号 LBR および 5Mが与えられる。
このようにして、 2つの NORゲート 3 7 8および 3 8 0からの 出力信号/ WE1および/ WE0に応答して、 第 1バッファ RAM 8 4 わお よび 8 4 aにそれぞれデータが書き込まれる。
全体動作
初期状態または垂直ブランキング期間
マイクロプロセサ 1 0から OAMアドレスレジスタ 3 6 (第 6 A 図) に 9ビッ トの 0 AMァドレスを設定する。 この場合、 マイクロ プロセサ 1 0力、ら、 OAMァドレスレジスタ 3 6を指定するァドレ スデータおよび書込信号が与えられ、 その結果ァドレスデコーダ 4 0から前述の信号 0AW が出力される。 同時にマイクロプロセサ 1 0 から初期ア ドレスを示すデータが出力されているため、 信号 0AW に 応答して、 OAMァドレスレジスタ 3 6に初期ァドレスが設定され る。 また、 この 0 AMアドレスレジスタ 36からの初期アドレス値 とァドレスデコーダ 4 0からの信号 0AW が OAMァドレス面路 4 2 に与えられる。 信号 0AW は OAMアドレス面路 42内部で遅延され た後内部カウンタ (後述) のロード信号として使用されるため、 マ ィク口プロセサ 1 0からの OAM3 8のための初期ァドレス値が、 OAMァドレスレジスタ 3 6よりも少し遅れて OAMァドレス面路 4 2にも設定される。
続いて、 マイクロプロセサ 1 0から 0 AM 3 8にオブジェク トデ ータを書き込む。 この場合、 マイクロプロセサ 1 0から、 まず、 ァ ドレス, データおよび書込信号が出力される。 ア ドレス選択面路 4 4 (第 6 B図) はタイミング信号発生回路 3 4からの前述の信号 VB を受けているため、 垂直ブランキング期間中、 OAMア ドレス画路 42のァ ドレス出力端子と OAM3 8のァドレス入力端子とを接続 している。 マイクロプロセサ 1 0からのァドレスおよび書込信号に 応答して、 アドレスデコーダ 4 0から信号/ 0DWが出力される。 この 信号/ 0DWに応答して 0 AM制御画路 4 8がマイクロプロセサ 1 0か らのデータをラッチし、 このラツチされたデータが 0 AM 3 8のデ ータ入力 D Iに与えられるとともに、 書込/ ^ィネーブル信号 WE/CE が OAM3 8によ与えられる。 したがって、 OAM3 8には、 OA Mァドレス面路 4 2によって指定されるァドレスに OAM制御回路 4 8を経たマイクロプロセサ 1 0からのオブジェク トデータが書き 込まれる。 その後、 O A Mア ドレス回路 4 2は上述のようにァドレ スを順次ィンクリメントするので、 したがって 0 A M 3 8の順次の アドレスにォブジヱク トデータが書き込まれる。
さらに、 マイクロプロセサ 1 0からサイズレジスタ 5 0 (第 6 A 図) にサイズデータをロードする。 この場合、 マイクロプロセサ 1 0から、 サイズレジスタ 5 0を指定するァドレスデータおよび書込 信号が与えられ、 その結果ア ドレスデコーダ 4 0から前述の信号 SZ が出力される。 同時にマイクロプロセサ 1 0から先に表 Iで示す ようなサイズデータが出力されているため、 信号 SZW に応答して、 サイズレジスタ 5 0にサイズデータが設定される。
そして、 マイクロプロセサ 1 0からインタレースレジスタ 5 4 ( 第 6 A図) に 2ビッ トのインタレースデータをロードする。 この場 合、 マイク口プロセサ 1 0から、 ィンタレースレジスタ 5 を指定 するァドレスデータおよび書込信号が与えられ、 その結果ァドレス デコーダ 4 0から前述の信号 IZW が出力される。 同時にマイクロプ ロセサ 1 0からインタレースデータおよび OBJ V SELECTが出力され ているため、 信号 IZW に応答して、 ィンタレースレジスタ 5 4にこ れらのデータが設定される。
水平走査期間 I
この水平走査期間 Iにおいて、 ィンレンジ判定回路 5 6によって ィンレンジ検出を行い、 ィンレンジ状態にあるオブジェク トの O A Mア ドレスをべク トル R A M 4 6に書き込む。
すなわち、 水平走査開始直前にタイミング信号発生回路 3 4から の信号 HIに応答してべク トル R A Mァ ドレス回路 5 8 (第 6 B図) がリセッ トされ、 べク トル R A Mァ ドレス力、' " 0 " に設定される。 また、 水平走査開始直前に、 0 A Mアドレスレジスタ 36にロード されているォブジェク ト順位データが 0 AMァドレス回路 42の力 ゥンタリセッ ト用 NANDゲ一ト 96 (第 7図) に与えられる。 ォ ブジェク ト順位データが "0" のとき、 OAMア ドレス面路 42の アドレスカウンタ 94 (第 8図) がリセッ トされ、 したがって、 0 AMア ドレスは "0" に設定される。 また、 オブジェク ト順位デ一 タが " 1 " のとき、 OAMァドレス回路 42のアドレスカウンタは リセッ トされず、 最後にロードされたデータがァドレスカウンタ 9 4の初期値として保持される。 イ ンレンジ判定を行う際、 先にイン レンジ状態であると判定されたォブジェク トが後にィンレンジ状態 であると判定されたォブジヱク トよりも優先的にモニタ 22 (第' 1 図) に表示されるため、 このような方法によって、 イ ンレンジ判定 動作時の OAMァドレスの初期値を変更し、 それによつてオブジェ ク トの優先順位を変更できるようにした。
より詳しく説明すると、 ア ドレス選択回路 44 (第 6 B図) は、 ィンレンジ判定回路 56におけるィンレンジ検出の期間、 タイミ ン グ信号発生回路 34からの信号 INによって、 OAMァドレス面路 4 2のァドレス出力端子と OAM38のァドレス入力端子とを接続し ている。 また、 OAM制御回路 48は垂直ブランキング期間以外で は常に 0 AM 38にィネーブル信号を与える。 そのため、 OAMァ ドレス回路 42からのァドレスデータと 0 AM制御回路 48からの イネ一ブル信号とに応じて、 OAM38から 0 AMデータが読み出 される。 この OAM38か の出力データの内、 H位置データは H 位置レジスタ 66に、 V位置データは V位置レジスタ 68に、 アト リビュートデータはァ トリビュートレジスタ Ί 0に、 ネームデータ (オブジェク ト指定コード) はネームレジスタ 7 2に、 それぞれ、 レジスタ制御回路 7 4からのロード信号によってロードされる。
H位置レジスタ 6 6からの H位置データは H位置演算回路 6 4に 出力され、 先に第 1 2図を参照して説明したように、 その H位置デ —タの最上位ビッ トが "0 " のときすなわち H位置が "0— 2 5 5 " のときはそのままのデータがィンレンジ判定回路 5 6に与えられ る。 逆に、 H位置データの最上位ビッ トが " 1 " のときすなわち H 位置が "一 2 5 6—— 1 " のときは、 H位置演算回路 6 4において H位置の "2の補数" (絶対値) を計算し、 その結果データ H Aを ィ ンレンジ判定回路 5 6に与える。
V位置演算回路 7 6は、 タイ ミング信号発生回路 3 4からの信号 V を受け、 その信号 V で示すライ ンの垂直位置データから V位置レ ジスタ 6 8かからの V位置データ V Pを減算し、 その結果データを ィンレンジ判定回路 5 6に与える。
ィンレンジ判定回路 5 6は、 H位置演算面路 6 4からの必要に応 じて補正された H位置データ, V位置演箕回路 7 6からの減算結果 データ, アトリビュートレジスタ 7 0からのサイズ選択データ, サ ィズレジスタ 5 0からのサイズデータおよびィンタレースレジスタ 54からのデータ OBJ V SEL に基づいて、 そのとき判定対象となつ ているオブジェク トがィンレンジ状態にあるかどうかを判断する。 そして、 オブジェク トがィンレンジ状態にある場合は、 信号/ INBAN GEをべク トル RAMアドレス回路 5 8に出力する。
べク トル RAMァドレス回路 5 8は、 ィンレンジ判定回路 5 6力、 らの信号/ INRANGEを受けて、 べク トル RAM 4 6に書込信号を与え る。 べク トル RAM 4 6は、 べク トル RAMァドレス回路 5 8から の書込信号およびァドレスデータならびにァドレス選択回路 44か らのデータ (OAMアドレス) を受けて、 そのデータ D Iを格納す る。 そして、 べク トル RAMァドレス] i路 58は、 ベク トル RAM 46に書込信号を出力した後、 べク トル RAM46のァ ドレスをィ ンクリメ ン トする。
タイミング信号発生回路 34からの信号 HC0 に応答して、 OAM ァ ドレス面路 42の 0 AMァ ドレス値が「+ l j イ ンクリメ ントさ れ、 以後同様にして、 イ ンレンジ判定回路 46において次のォブジ ェクトのイ ンレンジ判定を行い、 イ ンレンジ状態のォブジヱク トの オブジェク トデータの 0 AM 38のアドレスをべク トル RAM 46 に格納する。
先に説明したように 0 AMァドレスレジスタ 36のォブジェク ト 順位データによって 0 AMァドレス回路 42がリセッ トされる力 0 AMァ ドレス面路 42がリセッ トされると、 0 AMァ ドレスが " 0 " 力、ら " 1 27 " に変化し、 0 AMアドレス酉路 42がリセッ ト されなければ、 OAMア ドレスは "最後に設定されたア ドレス" か ら 「+ 1」 ずつィンクリメントされ、 " 1 27" の次は "0 " とな り、 "最後に設定されたアドレス一 1" まで変化することになる。 上述のイ ンレンジ判定動作は、 モニタ 22 (第 1図) における 1 ラインの走査中に 128回行われるが、 1ラインで表示可能なォブ ジェク ト数が "32" であるので、 ィンレンジ状態にあると判定さ れたォブジェク トの数が "32" に達したときは、 べク トル RAM ァ ドレス回路 58から信号 INBANGE FILLがィンレンジ判定回路 56 に出力され、 応じてィンレンジ判定回路 56からの信号/ INBANGEの 出力が禁止される。 水平ブランキング期間
水平ブランキング期間では、 インレンジ状態にあるオブジェク ト のグラフィ ックデータをバッファ RAM 8 4に格納する。
Hブランキング期間に入ると、 タイミング信号発生回路 34から べク トル RAMァドレス回路 5 8へ信号 HBが与えられ、 その信号 HB によってべク トル RAMァドレス回路 58内部の U/Dカウンタ 1 54 (第 1 0図) がァップカウントモ一ドからダウンカウントモ一 ドに切り換えられる。 さらに、 タイ ミ ング信号発生画路 34からの 信号 HBH に応答して、 べク トル RAMァ ドレス回路 58のァ ドレス がデイクリメントされ、 最後に設定されたォブジェク トデータの 0 AMァドレスを格納してあるべク トル RAMァドレスがべク トル R AM 46に与えられる。
べク トル RAMァドレス回路 58からのァドレスを受けて、 べク トル RAM 46から 0 AMァドレスが出力される。 ァドレス選択回 路 4 4は、 タイミング信号発生回路 34からの信号 INおよび VBに応 答して、 べク トル RAM46からのア ドレスを OAM38のァドレ ス入力端子に与える。
OAM38から出力されたォブジュク トデータのうち、 H位置デ ータは H位置レジスタ 66へ、 V位置データは V位置レジスタ 68 へ、 ァ トリビュートデータはァ トリビュー トレジスタ 70へ、 ネー ムデータはネームレジスタ 72へ、 それぞれ、 レジスタ制御回路 7 4からのロード信号に応答して、 ロードされる。
H位置レジスタ 66にラッチされた H位置データは H位置演算回 路 64に与えられる。 H位置演箕回路 6 4は、 H位置の最上位ビッ トが "0" ならばサイズカウンタ 60に "0 " を与え、 H位置の最 上位ビッ トが " 1 " ならば H位置の 「 2」 の捕数 (絶対値) データ のうちの D 3— D 5をサイズカウンタ 6 0に与える。 このようにし てサイズカウンタ 6 0に与えられたデータは、 オブジェク トの水平 方向の左から何番目のキャラクタ単位 ( 1キャラクタ単位は 8ビッ ト) からモニタ 2 2の画面上に表示するかを示す。 ォブジヱク トの H位置がたとえば "5 0 4 " ( 1 F 8 H-— 8 ) ならば、 「 2」 の 補数は " 8 " であり、 したがって、 2の補数データのうちの D 3— D 5はそれぞれ " 1 " である。 このことはモニタ 2 2の画面におい てそのォブジヱク トを構成する第 1キャラクタ単位から表示される ことを意味する。 ただし、 オブジェク トは第 0キャラクタから始ま るため、 第 1キャラクタは左から 2番目のキャラクタである。
また、 水平ブランキング期間の開始直後に、 サイズカウンタ制御 回路 6 2は、 タイミング信号発生回路 3 4からの信号 HBH を受け、 サイズカウンタ 6 0に口一ド信号/ LD を与える。
サイズカウンタ 6 0には、 サイズカウンタ制御回路 6 2からの口 一ド信号/ LD に応答して、 オブジェク 卜の H位置が " 0— 2 5 5 " の範囲内にあるときは " 0 " がプリセッ トされ、 H位置が "2 5 6 -5 1 1 " の範囲内にあるときは H位置演算回路 6 4からのデータ がプリセッ トされる。
このサイズカウンタ 6 0のデータは H位置演算回路 6 に出力さ れる。 H位置演算回路 6 4はタイ ミング信号発生回路 3 4からの信 号 HC0 および INに応答して、 「2」 の補数を演算するためのモード から加算器モードに変化される。 加算器モードでは、 H位置データ とサイズカウンタ 6 0からのデータとが加箕される。 加算結果デー タは、 水平方向のオブジェク トサイズを考慮した H位置データであ り、 8 ドッ トのキャラクタデータがバッファ R A M 8 4に水平方向 のキャラクタの個数に相当する回数書き込まれるときの補正された H位置データである。 この加算結果データはバッファ R A Mァドレ ス回路 9 0にアドレスデータとして与えられる。 同時に、 サイズ力 ゥンタ 6 0からのデータは、 ァドレス加算器制御回路 7 8に与えら れ、 表示すべきオブジェク 卜すなわちキャラクタのァドレスを箕出 するためにに使用される。
V位置演算回路 7 6は、 タイ ミング信号発生回路 3 4からの信号 V によって示されるライン番号のデータから V位置レジスタ 6 8に ラッチされたオブジェク トの V位置データを減算し、 その結果デー タをァドレス加算器制御回路 7 8に与える。
ァドレス加算器制御回路 7 8は、 ィンタレースレジスタ 5 4のデ ータ OBJ V SBL の " 1 " または " 0 " に従って、 V位置演算画路 7 6からの減算結果データ D 0— D 5または D O— D 4 +タイ ミング 信号発生回路 3 4からの信号 FIELD のどちらかを選択する。
ァドレス加算器制御回路 7 8において後者が選択された場合、 ィ ンタレース時のモニタ 2 2の表示において、 1ラインで垂直方向 1 ドッ トのグラフィックを表示し、 前者が選択されたときは、 2ライ ンで垂直方向 1 ドッ トのグラフィ ックを表示する。
サイズレジスタ 5 0にロードされたサイズデータは、 サイズデコ —ダ 5 2によりデコードされ、 その結果、 信号/ 0BJ8, /0BJ16, /0BJ3 2 または/ OB J64が得られる。
ァドレス加算器制御回路 7 8で先に述べたようにして選択された データは、 アドレス加算器制御回路 7 8の内部でァトリビュートレ ジスタ 7 0内のデータ V-FLIPおよびィンレンジ判定回路 5 6からの 信号/ 0BJ8,/0BJ16,/0BJ32 または/ 0BJ64によって、 ォブジヱク トサ ィズを考盧した場合の必要なビッ トだけが反転されまたは反転され ないで、 その結果 AO— A 2, AA4 -AA6, AA8— AA 1 0 および A A 1 2ならびに AA 1 3 (第 17 図) がァドレス加算器 8 0に出力される。 同時に、 ア ドレス加算器制御回路 7 8はサイズ力 ゥンタ 6 0からのデータを受け、 ァトリビュートレジスタ 7 0内の データ H-FLIPおよびィンレンジ判定回路 5 6からの信号/ 0BJ8,/0BJ 16./0BJ32 または/ 0BJ64によって、 オブジェク トサイズを考慮した 場合の必要なビッ トだけを反転しまたは反転しないで、 その結果を ア ドレス加算器 8 0に与える。 さらに、 ア ドレス加算器制御画路 7 8はネームレジスタ 7 2の最上位ビッ トとサイズレジスタ 5 0内の オブジェク トネームバンクデータを受けてア ドレス変換を行い、 そ の変換結果をァドレス加算器 8 0に与える。
ァドレス加算器 8 0は、 ァドレス加算器制御画路 7 8からの H反 転およびノまたは V反転後の H演算データおよび V演算データの下 位ビッ トとネームレジスタ 7 2からのネームデータとを加算すると 同時に、 H演算データおよび V演算データの上位ビッ トとサイズレ ジスタ 5 0からのォブジヱク トベースデータ BASEとを加算し、 それ ぞれの加算結果をァドレスとしてビデオデータメモリアドレス回路 8 2に与える。
ビデオデータメモリァドレス画路 80はビデオデータメモリ 1 6 へのァドレス出力を許可する信号 0AE をタイミング信号発生回路 3 4から受け、 ァドレス加算器 8 0からのァドレスをビデオデータメ モリ 1 6に出力する。
ビデオデータメモリ 1 6はビデオデータメモリアドレス 11路 8 2 からのァドレスを受けて、 H反転回路 8 6にグラフィックデータを 出力する。
H反転回路 8 6は、 アトリビュートレジスタ 7 0内のデータ H-FL IPの "0 " または " 1 " に従って、 8 ドッ トのグラフィ ックデータ を反転しまたは反転しないでカラーデータ抽出回路 8 8に与える。 一方、 バッファ RAMァドレス回路 9 0では H位置演算回路 6 4 からのァドレスが内部のカウンタ 3 4 0 (第 22 図) にプリセッ ト され、 そのカウンタ 3 4 0からのデータをバッファ RAM 8 4に与 える。 また、 H位置レジスタ 6 6内の H位置データの最上位ビッ ト と H位置演算回路 6 4からのキヤリ信号 (バッファ RAMのァ ドレ スを箕出した際の桁上げ) とがバッファ RAM制御回路 9 2内のィ クスクルーシブ ORゲート 4 0 4 (第 22 図) で処理され、 その結 果も同時にカウンタ 3 4 0ヘプリセッ トする。 キヤリ信号が "0 " でかつ H位置が " 0— 2 5 5 " の範囲内にあるとき、 およびキヤリ 信号が " 1 " でかつ H位置が " 2 5 6— 5 1 1 " の範囲内にあると きは、 ともに、 イクスクルーシブ 0 Rゲート 4 0 4の出力は " 0 " となる。 このデータはバッファ RAM制櫛回路 9 2におけるバッフ ァ RAM 8 4への書込信号を作成するために利用される。
バッファ RAM制御回路 9 2では上述のイクスクルーシブ ORゲ ート 4 0 4の出力を受け、 カラ一データ抽出回路 8 8の示すドッ ト の色が透明を表すコードでないときに、 書込信号/ WE0または/ WE1を バッファ RAM 8 に与える e
なお、 オブジェク トが奇数ドッ トから始まるときは、 ノ ッファ R AM制御回路 9 2内のフルァダー 3 9 6 (第 22 図) がバッファ R AMァドレスを 「+ 1」 し、 その結果をバッファ RAM 8 4に与え る。
ノ ツファ RAM 8 4は、 ノ ッファ RAMァドレス面路 90からの アドレス, カラーデータ抽出回路 88からのカラーデータ, ァトリ ビュートレジスタ 7 0からのカラ一データおよび優先データ, なら びにバッファ RAM制御回路 92からの書込信号およびァドレスを 受けて、 合計 9ビッ トからなるカラ一データおよび優先データを格 納する。
上述の実施例ではバッファ R AM 84として 1 28 X 9ビッ トの RAMを 2個使用している。 一方が奇数ドッ トのデータを記憶する ために使用され、 他方が偶数ドッ トのデータを記憶するために使用 される。 したがって、 この実施例では 2種類のアドレスが必要であ るが、 第 1および第 2バッファ RAM84 aおよび 84 b (第 2 1 図) の応答速度を上げれば、 1種類だけのアドレスが用いられても よい。 この場合、 バッファ RAM制御回路 92からのアドレスは不 要となる。
なお、 ォブジェク トサイズが 8 X 8以上のときすなわちオブジェ ク トが 2以上のキャラクタによって構成されているときは、 サイズ カウンタ 60がアップカウントされた後、 先に説明した動作をその キャラクタの偭数に相当する回数操り返すことになる。
そして、 サイズカウンタ制御回路 62はィンレンジ判定画路 56 からの信号/ 0BJ8,/0BJ16,/0BJ32 または/ 0BJ64とサイズカウンタ 6 0からのカウント値とを使用して、 各ォブジヱク トデータのバッフ ァ RAM 84への転送終了タイ ミングを判断する。 そして、 1ォブ ジェク トを構成する複数のキャラクタデータがすべてバッファ RA M84に書き込まれるまでは、 べク トル RAMァドレス回路 58に おけるァドレスのダウンカウント (デイクリメント) を禁止する。 そして、 全てのキャラクタデータが書き込まれたタイミングで、 ベ ク トル RAMァドレス回路 58のァドレスを 「一 1」 デイクリメン トする。 べク トル RAMァドレス回路 58は、 このようにして次の オブジェク トの 0 AMァドレスが格納されているべク トル RAMの アドレスをべク トル RAM46に与える。 べク トル RAM4 6から のデータは OAM38に与えられ、 OAM38からの H位置データ が H位置レジスタ 66を介して H位置演算回路 6 に与えられる。 次のォブジュク トの水平方向表示開始位置データが H位置演算回路 64から再度サイズカウンタ 6 0に与えられ、 サイズカウンタ制御 画路 6 2からサイズカウンタ 6 0にロード信号が与えられ、 サイズ カウンタ 60がプリセッ トされる。
以後、 同様にして、 順次後続のォブジヱク トのォブジェク トデ一 タがバッファ RAM 8 に格納される。
水平走査期間 Π
この期間には、 バッファ RAM 84のデータを画像信号に変換し て RGBモニタ 22 (第 1図) に出力する。
水平ブランキング期間の終了時に、 バッファ RAMァドレス回路 90はタイ ミング信号発生回路 34からの信号/ CRES を受けて、 内 部のカウンタ 340をリセッ トする。
水平走査期間に入ると、 バッファ R AM 84はバッファ R AMァ ドレス回路 90からのァドレスを受け、 グラフィ ックデータを合成 回路 28に出力する。 合成回路 28で背景パターンと合成されたォ ブジヱク トのグラフィックデータは画像信号発生回路 30によって 画像信号に変換される。 したがって、 モニタ 22上では、 オブジェ ク トと背景パターンとの合成画像が表示される。
そして、 ノ ッファ R A Mァドレス面路 9 0ではタイ ミング信号発 生回路 3 4からの信号 HC0 によってカウンタ 3 4 0がァッブカウン トされ、 順次ァドレスがィンクリメントされる。 また、 ノ ッファ R AM 8 4は、 ノ、'ッファ R A Mァドレス回路 9 0からのァドレスを受 け、 順次グラフィックデータを合成回路 2 8に出力する。
なお、 ノ ッファ R A M 8 4からの現在走查中のラインのデータが 出力されると同時に、 先に 〔水平走査期間 I〕 で説明した動作が次 のラインのデータを作成するために再度実行される。
この発明が詳細に説明され図示されたが、 それは単なる図解およ び一例として用いたものであり、 限定であると解されるべきではな いことは明らかであり、 この発明の精神および範囲は添付されたク レームの文言によってのみ限定される„

Claims

請求の範画
1 各々が水平および垂直方向にそれぞれ複数ドッ トからなる 1 つ以上のキャラクタを組み合わせることによって大きなサイズのォ ブジヱク トをラスタスキャンモニタで表示する動画表示装置であつ て、 つぎのものを備える :
オブジェク トを構成するキャラクタのグラフィックデータを各ォ ブジェク ト毎に予めその閬連するァドレス領域に記憶する第 1の記 憶手段;
前記ラスタスキャンモニタの次の垂直期間に表示されるべき 1以 上のォブジェク トを指定するためにォブジェク ト指定データを発生 するォブジヱク ト指定データ発生手段;
指定されたオブジェク トが表示されるべき前記モニタ上の水平お よび垂直位置を表す位置データを発生する位置データ発生手段、 ォブジュク トサイズを可変的に決定するサイズ決定データを発生 するサイズ決定データ発生手段;
前記ォブジュク ト指定データおよび前記位置データを一時的に記 憶する第 2の記憶手段;
前記第 2の記憶手段から読み出した垂直位置データと前記サイズ 決定データ発生手段からのサイズ决定データとに基づいてそのォブ ジュク トを次の水平走査期間に表示すべきか否かを判定し、 かつ前 記第 2の記憶手段から読み出した水平位置データと前記サイズ決定 データ発生手段からのサイズ決定データとに基づいてそのオブジェ ク トを次の水平走査期間に表示すべきか否かを判定するィンレンジ 判定手段;および
前記ィンレンジ判定手段においてィンレンジ状態にあると判定さ 0 れたォブジヱク トについて前記ォブジヱク ト指定データ, 前記位置 データおよび前記サイズ決定データに基づいて前記第 1の記憶手段 の読出ァドレスを作成して前記第 1の記憶手段に与える読出ァドレ ス作成手段。
2 クレーム 1に従属する動画表示装置であって、 wherein 前記 サイズ決定データ発生手段は、 ォブジヱク ト毎にサイズを選択する データを発生するサイズ選択データ発生手段、 および前記モニタの 1画面毎にサイズを指定するサイズ指定データを発生するサイズ指 定データ発生手段を舍み、
前記読出ァドレスデータ発生手段は前記ィンレンジ判定手段によ つてィンレンジ状態にあると判定されたオブジェクトについて前記 サイズ選択データと前記サイズ指定データとの組み合わせに従った データ, 前記ォブジェク ト指定コードおよび前記位置データに基づ いて前記読み出しァドレスを発生する。
3 クレーム 1または 2に従属する動画表示装置であって、 wher ein 前記サイズ指定データ発生手段は前記モニタの 1画面毎に発生 される前記サイズ指定データを一時的に記憶する手段を舍む。
クレーム 1に従属する動画表示装置であって、 wherein 前記 サイズ決定データ発生手段は、 オブジェク ト毎にサイズを選択する サィズ選択データおよび前記モユタの 1画面毎にサイズを指定する サイズ指定データを予め記憶する第 3の記憶手段、 前記第 3の記憶 手段に記憶されているサイズ指定データを 1画面毎に読み岀しかつ 前記サイズ選択データをォブジュク ト毎に読み出す読岀手段、 およ び前記読出手段によって読み出されたサイズ指定データを一時的に 記憶する手段を舍み、 前記ィンレンジ判定手段は前記サイズ選択データと前記サイズ指 定データとの組み合わせに基づいてそのォブジェク トがィンレンジ 状態にあるか否かを判定する。
5 各々が水平および垂直方向にそれぞれ複数ドッ トからなる 1 つ以上のキヤラクタを組み合わせることによって大きなサイズのォ ブジェク トをラスタスキャンモニタで表示する、 かつオブジェク ト を構成するキャラクタのグラフィ ックデータを各ォブジェク ト毎に 予めその関連するァドレス領域に記憶する第 1の記憶手段を含む動 画表示装置に着脱自在に装着される外部メモリであって、 つぎのも のを備える :
前記ラスタスキャンモニタの次の垂直期間に表示されるべき 1以 上のオブジェク トを指定するためにオブジェク ト指定データを発生 するオブジェク ト指定データ発生手段;および
指定されたォブジヱク トが表示されるべき前記モニタ上の水平お よび垂直位置を表す位置データを発生する位置データ発生手段、 ォブジヱク トサイズを可変的に決定するサイズ決定データを発生 するサイズ決定データ発生手段; wherein
前記動画表示装置はさらにつぎのものを備える :
前記ォブジュク ト指定データおよび前記位置データを一時的に記 憶する第 2の記憶手段;
前記第 2の記憶手段から読み出した垂直位置データと前記サィズ 決定データ発生手段からのサイズ決定データとに基づいてそのォブ ジュク トを次の水平走査期間に表示すべきか否かを判定し、 かつ前 記第 2の記憶手段から読み出した水平位置データと前記サイズ決定 データ発生手段からのサイズ决定データとに基づいてそのオブジェ ク トを次の水平走査期間に表示すべきか否かを判定するィンレンジ 判定手段;および
前記ィ ンレンジ判定手段においてィンレンジ状態にあると判定さ れたォブジェク トについて前記ォブジヱク ト指定データ, 前記位置 データおよび前記サイズ決定データに基づいて前記第 1の記憶手段 の読出ァドレスを作成して前記第 1の記憶手段に与える読出ァドレ ス作成手段。
6 各々が水平および垂直方向にそれぞれ複数ドッ トからなる 1 つ以上のキャラクタを組み合わせることによって大きなサイズのォ ブジ ク トをラスタスキャンモニタで表示する動画表示装置であつ て、 つぎのものを備える :
オブジェク トを構成するキャラクタのグラフィ ックデータを各ォ ブジュク ト毎に予めその関連するァドレス領域に記憶する第 1の記 憶手段,;
前記ラスタスキャンモニタの次の垂直期間に表示されるべき 1以 上のォブジヱク トを指定するためにォブジヱク ト指定データを発生 するォブジヱク ト指定データ発生手段;
指定されたォブジュク トが表示されるべき前記モニタ上の位置を 表す位置データを発生する位置データ発生手段;
オブジェク ト毎にそのオブジェク トサイズを選択するサイズ選択 データ発生手段;
画面毎にサイズ指定モードを決定する指定モードデータを発生す る指定モードデータ発生手段;
前記ォブジェク ト指定データおよび前記位置データを一時的に記 憶する第 2の記憶手段; 前記第 2の記憶手段から読み出した位置データと前記サイズ選択 データ発生手段からのサイズ選択データおよび前記指定モードデー タ発生手段からの指定モードデータの組合せとに基づいてそのォブ ジュク トを次の水平走査期間に表示すべきか否かを判定するィンレ ンジ判定手段;および
前記ィンレンジ判定手段においてィンレンジ状態にあると判定さ れたォブジェク トについて前記第 1の記憶手段の読出ァドレスを作 成して前記第 1の記憶手段に与える読出ァドレス作成手段。
7 クレーム 6に従属する動画表示装置であって、 further comp ris ing前記選択モードデータを一時的に記憶する手段。
8 各々が水平および垂直方向にそれぞれ複数ドッ 卜からなる 1 つ以上のキャラクタを組み合わせることによって大きなサイズのォ ブジェク トをラスタスキャンモニタで表示するかつォブジヱク トを 構成するキャラクタのグラフィックデータを各オブジェク ト毎に予 めその関連するアドレス領域に記憶する第 1の記憶手段を含む動画 表示装置に着脱自在に装着される外部メモリであって、 つぎのもの を備える :
前記ラスタスキャンモニタの次の垂直期間に表示されるべき 1以 上のォブジェク トを指定するためにオブジェク ト指定データを発生 するオブジェク ト指定データ発生手段;
指定されたォブジヱク トが表示されるべき前記モニタ上の位置を 表す位置データを発生する位置データ発生手段;
オブジェク ト毎にそのオブジェク トサイズを選択するサイズ選択 データ発生手段;および
画面毎にサイズ指定モードを決定する指定モードデータを発生す る指定モードデータ発生手段; wherein
前記動画表示装置はさらにつぎのものを備える :
前記ォブジュク ト指定データおよび前記位置データを一時的に記 憶する第 2の記憶手段;
前記第 2の記憶手段から読み出した位置データと前記サイズ選択 データ発生手段からのサイズ選択データおよび前記指定モ一.ドデ一 タ発生手段からの指定モードデータの組合せとに基づいてそのォブ ジェク トを次の水平走查期間に表示すべきか否かを判定するィンレ ンジ判定手段;および
前記ィンレンジ判定手段においてィンレンジ状態にあると判定さ れたォブジュク トについて前記第 1の記憶手段の読出ァドレスを作 成して前記第 1の記憶手段に与える読出ァドレス作成手段。
9 各々が水平および垂直方向にそれぞれ複数ドッ トからなる 1 つ以上のキャラクタを組み合わせることによって大きなサイズのォ ブジェク トをラスタスキャンモニタで表示する動画表示装置であつ て、 ぎのものを備える :
オブジェク トを構成するキャラクタのグラフィックデ一タを各ォ ブジェク ト毎に予めその関連するァドレス領域に記憶する第 1の記 憶手段;
前記ラスタスキャンモニタの次の垂直期間に表示されるべき 1以 上のオブジェク トを指定するためにォブジェク ト指定データを発生 するォブジェク ト指定データ発生手段;
指定されたォブジヱク トが表示されるべき前記モニタ上の位置を 表す位置データを発生する位置データ発生手段;
オブジェク トサイズを決定するサイズ決定データを発生するサイ ズ決定データ発生手段;
前記ォブジュク ト指定データおよび前記位置データを一時的に記 憶する第 2の記憶手段;
前記第 2の記憶手段から読み出した位置データと前記サイズ決定 データ発生手段からのサイズ決定データとに基づいてそのオブジェ ク トを次の水平走査期間に表示すべきか否かを判定するィンレンジ 判定手段;
前記ィンレンジ判定手段においてィンレンジ状態にあると判定さ れたォブジェク トについて前記第 1の記憶手段からグラフィ ックデ —タを読み出す読出手段;
前記ィンレンジ判定手段によってィンレンジ状態にあると判定さ れたオブジェク トの一部が前記モ二タの画面からはみ出すか否かを 判定するはみ出し判定手段;
前記はみ出し判定手段手段によつて前記画面からはみ出すと判定 されたォブジェク 卜の一部の前記グラフィ ックデータの前記第 1の 記憶手段からの読出を禁止する読出禁止手段。
10 クレーム 9に従属する動画表示装置であって、 wherein 前記 はみ出し判定手段は前記ォブジュク トが画面の水平方向左端からは み出すか否かを判定する左端判定手段を舍み、 前記禁止手段は前記 オブジェク トが左端にはみ出すことを検出したときオブジェク トの グラフィ ックデータを読み出す開始ァドレスを実際に表示されるキ ャラクタのグラフィ ックデータにプリセッ トすることによりはみ出 した部分のキヤラクタグラフィ ックデータの読み出しを禁止するプ リセッ ト手段を含む。
11 クレーム 9または 10に従属する動画表示装置であって、 wher ein前記はみ出し判定手段は前記ォブジュク トが画面の水平方向右 端からはみ出すか否かを判定する右端判定手段を舍む。
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