データ書き込み時には複数ビットのデ一タをデータ変換餘理回路によりその ビットの組合せに応じたデータ (多値データ) に変換して、 変換されたデータを メモリアレイのビット線に接続されたラッチ回路に順次転送し、 該ラツチ回路に 保持されたデータに応じて鲁き込みパルスを生成して選択状態の記憶素子に印加 することで、 多値データに対応したしきい値を有する状態にさせるとともに、 データ読み出し時に DDGGGGGKKKKEHKEFF JはIIII 読み出し毽圧をそれぞれのしきい値の中間に変化させて記
UKNG EEAEETBERLSZSPPI
憶素子の状態を読み出しデエイハガギギスフフグドて多値データを記憶するレジスタに転送させて保持させ,
べルイボギ-ンスランィリ
該レジスタに記憶された多マァイツガ値ンンンジシリト
ァニスンス 7ラデータに基づいて逆データ変換狳理回路により元の ァンク
ビットデータを復元させるようドにしたので、 メモリアレイの周辺回路の規模を比 較的小さく押さえることができるとともに、 短時間での害込み動作が実現できる < MMMM LLLLLLLL UKTVDGKCRCS I
ルセポポススシススチァスロタウゥゥヴトトトト
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情報としての用途のみ
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AL アルバニア リヒテンシユタイン P L
AM アルメニア セントルシア PT
AT オーストリア スリランカ RO
AU オーストラリア リベリア RU
AZ アゼルバイジャン レソト SD
B A ボスニア■ヘルツヱゴビナ リ トァニァ SE
BB バルバドス ルクセンブルグ SG
BE ベルギー ラトヴィァ S I
BF ブルギナ ·ファソ モナコ SK
B G ブルガリァ モルドヴァ共和国 SN
B J ベナン マダガスカル SZ
B ブラジル マケドニァ旧ュ一ゴスラ TD
BY ベラル一シ アイルランド ヴィァ共和国 TG
C A カナダ イスラエル ML マ!) T J
CF 中央アフリカ共和国 アイスランド MN モンゴル TM
CG コンゴ イタリア MR モーリタニア TR
CH スイス 日本 MW マラウイ TT 卜バゴ
C I コート 'ジボア一ル ケニア MX メキシコ UA
CM カメル—ン キルギスタン NE ニジエール UG
CN 中国 φ| 民主主義人民共和国 N L オランダ US
CU キュ一パ ¾*|民国 NO ノールゥ:!:
CZ チェッコ共和国 カザフスタン NZ ニュー ·ジ一 UZ
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明 細 睿 不揮発性記慷装置およびリフレッシュ方法 技術分野
本発明は、 半導体記憶装置さらには不揮発性半導体記憶装置における多値情報 の記憶方式に適用して特に有効な技術に関し、 例えば複数の記慷情報を電気的に 一括消去可能な不揮発性記憶装置 (以下、 単にフラッシュメモリという) に利用 して有効な技術に関するものである。 背景技術
フラッシュメモリは、 F AM O Sと同様にコントロールゲートおよびフロー ティングゲートを有する不揮発性記憶素子をメモリセルに使用しており、 1個の トランジスタでメモリセルを構成することができる。 かかるフラッシュメモリに おいては、 害き込み動作では、 第 1 2図に示すように不揮発性記憶素子のドレイ ン電圧を 5 V程度にし、 コントローゲ一トが接続されたヮード線を一 1 0 V程度 にすることにより、 トンネル電流によりフローティングゲートから電荷を引き抜 いて、 しきい値戴圧が低い状態 (驗理 " 0 " ) にする。
消去動作では、 第 1 3図に示すように、 P型半導体領域 pwellを一 5 V程度に し、 上記ワード線を 1 0 V程度にしてトンネル電流を発生させてフローティング ゲートに負電荷を注入して、 しきい値を高い状態 (餘理 " 1 " ) にする。 これに より 1つのメモリセルに 1ビットのデータを記億させるようにしている。
ところで、 記憶容量を増大させるために 1メモリセル中に 2ビット以上のデ一 タを記憶させる、 いわゆる 「多値」 メモリの概念が提案されている。 この多値メ モリに関する発明としては、 特開昭 5 9 - 1 2 1 6 9 6号などがある。
従来のフラッシュメモリでは、 隣接ビッ トへの書込み ·読み出し ·消去動作に 伴い生じる弱い書込み (ディスターブ) 及び自然リーク (リテンショ ン) により しきい値のばらつきが増大し、 論理 " 0 " 、 論理 " 1 " に対応するしきい値のば
らつき分布形状の半值幅 (第 3図に示されているような山型のばらつき分布の ビーク値の 1 Z 2の位置での幅) が時閲の経通とともに大きくなることが知られ ている。 今後の L S Iの電撅 «圧の低電圧化に伴い、 メモリセルのしきい値電圧 は、 ばらつき分布形状の経時的広がりにより読出し電圧に対する電圧余裕範囲を 越えてしまい、 誤動作が起こり得るという問題点があることを本発明者は発見し 特に、 しきい值の差異により複数ビットのデータを一つの K«素子に記憶させ る多値メモリにおいては、 各データに対応するしきい値電圧の差は小さいので、 上記問題点は頃著となる。 さらに、 フラッシュメモリにあっては、 不揮発性記 « 装匿固有の消去及び害込みべリ ファイ動作があるため、 多値メモリ固有の処理時 1¾及び回路規模は最小限に抑制すべきであるという技術的!!!題がある。
この発明の目的は、 回路の規模の増大を最少に抑え、 かつ短時間で高精度の書 込み、 読み出し、 消去動作を実現可能な多値記憶型不揮発性記 «装置を提供する ことにある。
この発明の他の目的は、 しきい値のばらつき分布形状を急峻化させる方法およ びこれによつて低 «圧での安定した動作が可能な不揮発性記憶装置を提供するこ とにある。
この発明の前記ならびにほかの目的と新規な特徴は、 本明細書の記述及び添付 図面から明らかになるであろう。 - 発明の開示
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、 下記のとおりである。 すなわち、
( 1 ) データ書き込み時には複数ビットのデータをデータ変換餘理回路によりそ のビッ トの組合せに応じたデータ (多値データ) に変換して、 変換されたデータ をメモリアレイのビッ ト線に接続されたラッチ回路に順次転送し、 該ラッチ回路 に保持されたデータに応じて害き込みパルスを生成して選択状態の記憶素子に印 加することで、 多値データに対応したしきい値を有する状態にさせるとともに、 データ読み出し時には読み出し電圧をそれぞれのしきい値の中間に変化させて記
2
«素子の状態を読み出して多値データを記憶するレジスタに転送させて保持させ 、 該レジスタに記慷された多値データに基づいて逆データ変换餘理回路により元 のデータを復元させるようにしたものである。
( 2 ) メモリアレイ内の記憶素子に対して弱い消去動作を実行した後、 ワード線 を餽み出しレベルよりも低く、 且つ、 ベリファイレベルよりも高いしきい値を有 する記憶素子を検出して核記憶素子のしきい値がベリブアイ戴圧よりも低い値に なるように書込みを実行することで、 各入力データに対応して書き込まれた記慷 素子のしきい値電圧のばらつき分布形状の広がりを狭くするようにしたものであ る。
上記した (1 ) の手段によれば、 メモリアレイの濁辺回路規模を比較的小さく 押さえることができるとともに、 害込み動作においては、 ワード線のベリファイ 電圧値を消去のためのヮード線電圧に近い側から逮ざかる方向に所定の值だけ顆 次変更する (第 3図の (1 ) 〜 (4 ) を参照) ことにより、 書込みパルスの総数 すなわち書込み時間は、 ベリファイ電圧をランダムに設定する多値フラッシュメ モリの方式に比べて小さくすることができ、 短時間での害込み動作が実現できる。 また、 上記 ( 2 ) の手段により、 ディスターブゃリテンション等により広がつ た記慷素子のしきい値電圧のばらつき分布形状を害込み完了直後とほぼ同等の急 峻な形状に戻すことができる。 図面の簡単な説明
第 1図は、 この発明に係る 1メモリセルに書き込まれる/読み出される 2ビッ トデータを各メモリセルに物理的に書込み Z読み出されるレベルである 4値デー タに変換する澳算の一実施例を示す説明図である。
第 2図は、 データ変換 ½理回路により変換された 4値データを元の 2ビッ ト データに逆変換する演算の一実施例を示す説明図である。
第 3図は、 上記 4値データとメモリセルのしきい値との関係を示す説明図であ る。
第 4図は、 本発明に係る多値フラッシュメモリの一実施例の概略を示すブロッ ク図である。
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第 5図は、 実施例の多値フラッシュメモリの害込み手順を示すフローチヤ一ト である。
第 6図は、 実施例の多値フラッシュメモリの書込み動作波形を示すタイミング チヤ一トである。
第 7図は、 実施例の多値フラッシュメモリの書込み方式と他の害込み方式との 違いを示す波形図である。
第 8図は、 実施例の多値フラッシュメモリの読出し手頃を示すフローチャート である。
第 9図は、 実施例の多値フラッシュメモリの読出し動作波形を示すタイミング チャートである。
第 1 0図は、 実施例の多値フラッシュメモリ全体の構成例を示すブロック図で あ 。
第 1 1図は、 多値メモリ固有の 2ビットデータと 4値データとの変換機能をコ ントローラに持たせた実施例におけるシステムの構成例を示すプロックである。 第 1 2図は、 実施例のフラッシュメモリに使用されるメモリセルの構造および 書き込み時の «圧状態を示す模式図である。
第 1 3図は、 実施例のフラッシュメモリに使用されるメモリセルの消去時の電 圧状態を示す模式図である。
第 1 4図は、 実施例のフラッシュメモリに使用されるメモリセルの読み出し時 の電圧状態を示す模式図である。
第 1 5図は、 内部電源発生回路と発生された電圧を選択してワードドライブ回 路等に供給するスィツチング回路を示した説明図である。
第 1 6図は、 ワードドライブ回路の構成例を示す回路図である。
第 1 7図は、 実施例の多値フラッシュメモリのリフレッシュ方法を示す説明図 である。
第 1 8図は、 実施例の多値フラッシュメモリのリフレッシュ手順を示すフロー チヤ一トである。
第 1 9図は、 リフレッシュ実行時の動作波形を示すタイミ ングチヤ一トである。 第 2 0図は、 実施例のセンスラッチ回路の構成例を示す回路図である。
4
第 21図は、 センスラッチ回路の作用を示すデータ反転開始時の回路状態図で ある。
第 22図は、 センスラッチ回路の作用を示すデータ反転終了時の回路状態図で める。
第 23図は、 センスラッチ回路の作用を示すベリファイ時の回路状態図である < 発明を実施するための最良の形態
以下、 本発明をフラッシュメモリに適用した場合についてその実施例を図面を 用いて説明する。
第 1図は、 外部から入力される E«すべきデータとメモリセルに記憶される多 値データとの変換方式を、 また第 2図は多値データから元のデータを復元する逆 変換方式を示すものである。
第 1図には、 特に限定されないが、 1メモリセルに 2ビットすなわち " 00" 、 "01" 、 "1 0" 、 "1 1 " の何れかを記憶させる場合の変換方式の例が示さ れている。 第 1図の (1) における第 1のバイナリデータである "a " と第 2の バイナリデータである "b" との組み合わせは 4種類有り、 各組合せは第 1図の (2) に示す 3種類の驗理演算 (a NAND b) , (NOT b) , (a NOR b) を実施することにより、 4つのビッ トのうち "1" の個数が 0個、 1個、 2 偏、 3傕という 4種類の 4値データ ίこ変換される。
ここで、 上記の演算結果による "1" の個数だけ記 «素子に対して書込み動作 すなわち害込みパルスの印加をすれば、 各記 «素子のしきい値が書込み回数に応 じて、 第 1図の (3) に示すように 4通りになり、 2ビッ トデータを 1メモリセ ルに睿き込むことができる。 メモリアレイ内の複数の記慷素子に対して、 "0 0" , "01 " , " 1 0" , "1 1" のデータをそれぞれ同数ずつ記憶させる場 合の各記 »素子のしきい値分布の変化の様子が第 3図に示されている。
第 2図は、 データ読み出し原理を示すものである。 ワード練の読み出し電圧を、
3段階 (第 3図の各しきい値分布の中間の値) に変化させることにより、 同一メ モリセルから 3種のデータ、 "c " , "d" , " ' を順次読み出すことができ る。 そこで、 読み出されたデータに対して論理演算(d* N AND f )NAND
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c* を実施することで害き込まれた 2ビッ トのデータのうち一方 (a) を復元す ることができる。 また、 読み出されたデータのうち dは、 そのままで書き込み データ bと一致する。 なお、 d*, c*は d, cの反転侰号を表わす。
第 4図には、 第 1図および第 2図に示した多値データへの変換および逆変換の 具体的回路構成の一例が示されている。
データ書込みに際して、 外部から多値フラッシュメモリへ供給された 2 nビッ ト長のデータは、 スィッチ SW1を介してデータ幅が nビットである 2つのバイ ナリデータレジスタ REG 1, REG 2にシリアルに格納される。 このとき、 特 に制限されないが、 外部から供給されるクロック CLK 1により動作されるフ リツブフロッブ F F 1の出力により上記スィツチ SW1が切り換えられるととも に、 分周回路 DVDでクロック CLK 1を分周して得られた CLK 1の 2倍の周 期のクロック CLK 1 ' が切換え回路 CHGを介して供給されこのクロック CL K 1 ' に同期してバイナリデータレジスタ REG 1 , REG 2がシフトされるこ とにより、 入力データは 1ビットずつ交互にバイナリデータレジスタ REG 1, REG 2に格納される。
第 1のバイナリデータレジスタ R EG 1に格納されたデータ "a" と第 2のバ イナリデータレジスタ REG 2に格納されたデータ "b" は、 内部のクロック生 成回路 30から切換え回路 CHGを介して供給されるクロック C LK 2に同期し てシフ トされ、 第 1図の (2) の演 Ϊ) [を行うデータ変換篛理回路 1 1に 1ビッ ト ずつ供給され、 所定の餘理演算後にスィッチ SW2を経てメモリアレイ 1 2の一 側に設けられている nビット長のセンスラッチ回路 1 3に頫次転送され、 メモリ アレイ 1 2内のメモリセルへの書き込みが実行される。 この害き込み動作につい ては後に詳しく説明する。
上記切換え回路 CHGは、 メモリ内部の制御を司るシーケンサ 1 8からの制御 信号によってデータ入力時にはクロック C L K 1 ' をバイナリデータレジスタ R EG 1 , REG 2に供給し、 センスラッチ 1 3との閉のデータ転送の際にはク ロック生成回路 30からのクロック C LK 2をバイナリデータレジスタ R E G 1, R E G 2に供給するように切り換え制御される。
上記データ変換論理回路 (データ書込み用演算回路) 1 1は、 上記バイナリ
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データレジスタ REG 1, REG2内のデータ a, bをそれぞれ入力端子に受け (a NAND b) の演算を行なうようにされた N A N Dゲート G 1および (a N OR b) の演算を行なう NORゲート G 2と、 上記バイナリデータレジスタ R E G 2のデータ bを入力端子に受け (NOT b) の演算を行なうインバータ G 3と から構成され、 スィッチ SW2はこれらの餘理ゲート G 1, G 2, G3のいずれ かの出力倌号を選択して上記センスラッチ回路 1 3へ供給するように構成されて いる。
—方、 データ読出しに際して、 メモリアレイ 1 2内の 1本のヮード線が読み出 し電圧レベルにされることに応じてビット線上に出現した読み出しデータ " c " は、 上記センスラッチ回路 1 3により墙幅されてラッチされ、 内部のクロック C
LK2に同期してスィツチ SW3を介して前記バイナリデータレジスタ REG 1 にシリアル転送される。
次に、 読み出し電圧レベルを変更してセンスラッチ回路 1 3に読み出された データ "d" はスィッチ SW3を介して前記バイナリデータレジスタ REG 2に シリアル転送される。 さらに、 読み出し電圧レベルを変更してセンスラッチ回路
1 3に読み出されたデータ " f " はスィッチ SW3を介して逆変換餘理回路 1 4 にシリアル転送される。 このとき、 バイナリデータレジスタ REG 1, R EG 2 は、 クロック C LK 2に同期してシフトされる。
ただし、 データ読出し時のクロック CLK2の周期はデータ書込み時のクロッ ク C LK 2の两期よりも短くて良い。 クロック C LK 2の周期は、 シーケンサ 1
8からの制御信号によってクロック生成回路 30が決定して生成することができ る。 ヮード線読み出しレベルの変更もシーケンサ 1 8からの制御信号に従って行 われる。
上記逆変換 ¾理回路 (データ読出し用演算回路) 14は、 上記バイナリデータ レジスタ REG 2から出力されるデータを入力とするィンバータ G 1 1と、 該ィ ンバータ G 1 1 との出力と上記センスラッチ回路 1 3からの転送データを直接入 力端子に受けるようにされた N ANDゲート G 1 2と、 上記バイナリデータレジ スタ REG 1から出力されたデータを遅延させて所定のタイミングで出力する遅 延回路 D L Yと、 該遅延回路 D LYの出力を反転するインバータ G 1 3と、 該ィ
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ンバータ G 1 3の出力と上記 NANDゲート G 1 2の出力とを入力とする N A N Dゲート G 14とにより構成され、 上記バイナリデータレジスタ REG 1 , RE G 2に保持された読み出しデータ c, dおよびセンスラッチ回路 1 3から直接転 送された読み出しデータ f に対して第 2図に示した »理演算(d* NAND f )N AND c*を実施する。 この演算結果は、 スィッチ SW1を介してデータ入出力 維子 I ZOへ出力される。
このようにして 1ビッ トのデータが出力されると同時に、 上記バイナリデータ レジスタ REG 2がシフトされて保持されていたデータ "d" (= b) の 1ビッ トが出力される。 このとき、 バイナリデータレジスタ REG 1, REG 2のシフ ト動作はクロック CLK 2に同期して行われる。 次に、 再び上記バイナリデータ レジスタ REG 1 , REG 2からデータ "c" , "d" の次のビットが読み出さ れ、 センスラッチ回路 1 3から直接転送された読み出しデータ " f " の次の 1 ビットに対して餘理演算(d* NAND f )NAND c*を実施する。 以下、 上 記 と同様の動作を練り返すことで、 逆変換されて元の 2ビットに復元された データ "a " , "b" がデータ入出力端子 I ZOより外部へ出力される。
なお、 上記のように、 逆変換 ¾理回路 1 4で逆変換されたデータ "a " を直ち に入出力端子 I ZOへ出力させる代わりに、 逆変換されたデータ "a " を一旦バ イナリデータレジスタ REG 1に格納し、 全てのビットについて逆変換が終了し た後にバイナリデータレジスタ REG 2内のデータと交互に入出力端子 I ZOへ 出力させるように構成しても良い。 その場合、 上記遅延回路 DLYの代わりに、 1ビットのラッチ回路を設けるようにするのが望ましい。
これによつて、 バイナリデータレジスタ R E G 1内のデータ " c " を 1 ビット 読み出してデータ "d" , " f " との餘理演算を行ない、 その結果をバイナリ データレジスタ REG 1内の元のビット位置に書き込むといった操作が簡単に行 なえるようになる。 逆変換後のデータをー且バイナリデータレジスタ R E G 1,
REG 2に格納してから外部へ出力する場合のバイナリデータレジスタ REG 1, R E G 2のシフ ト動作は、 外部からのクロック C L K 1に同期して行うように構 成することができる。
この実施例のフラッシュメモリは、 特に制限されないが、 外部の C PU等から
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与えられるコマンドを保持するコマンドレジスタ 1 6 と、 核コマンドレジスタ 1 6に格納されたコマンドをデコードするコマンドデコーダ 1 7と、 該コマンドデ コーダ 1 7のデコード結果に基づいて当核コマンドに対応した処理を実行すべく 上記スィツチ S W 2, S W 3等各回路に対する制御信号を噸次形成して出力する シーケンサ 1 8とを備えており、 コマンドが与えられるとそれを解読して自動的 に対応する処理を実行するように構成されている。 上記シーケンサ 1 8は、 例え ばマイクロブログラム方式の C P Uの制御部と同様に、 コマンド (命令) を実行 するのに必要な一速のマイクロ命令群が格納された R O M (リードオンリメモ リ) からなり、 コマンドデコーダ 1 7がコマンドに対応したマイクロ命令祥の先 頭ア ドレスを生成してシーケンサ 1 8に与えることにより、 マイクロプログラム が起動されるように構成されている。
詳細な書込み手 ϋは第 5図の害込みフローに従い、 次のように説明される。 先ず、 害込みに先立ち、 すべてのメモリセルに対して一括消去が行なわれる。 これによつて、 すべてのメモリセルは、 最も高いしきい値 (約 5 V ) 有するよ うにされ、 書き込みデータとして " 1 1 " を記慷した状憊となる (第 3図の
( 1 ) ) 。 一括消去は、 第 1 3図に示すように、 ワード線を立ち上げてメモリセ ルのコン トロールゲート C Gに 1 0 V、 ビッ ト線を介してドレインに O V、 基板
(半導体領域 pwell) に一 5 Vの電圧を印加して、 フローティングゲート F Gに 電子を注入することにより行なう。 i記一括消去は、 外部 C P Uから消去を指令 する消去コマンドがコマンドレジスタ 1 6に書き込まれることにより実行される。 なお、 第 1 3図 (第 1 2図, 第 1 4図) において、 psubは p型半導体基板、 pwellはメモリセルの基体となる p型半導体ゥエル領域、 nisoはデータ消去時
(負電圧印加時) に基板 psubとの絶緣をとるための n型半導体アイソレーショ ン 領域、 p型ゥエル頜城 pwel lの表面の n +はメモリセルのソース、 ドレイン領域、 p型ゥエル領域 pwellの表面の p +、 ァイソ V ^—シヨ ン領域 niso表面の n +およ び基板 psubの表面の p +は、 各半導体領域に電位を与える電極との接触抵抗を低 滅するためのコンタク ト領域である。 特に制限されないが、 1つの p型ゥエル領 域には、 1 2 8本のようなワード線に接続されたメモリセルが形成され、 このよ うな一つのゥエル上に形成された全てのメモリセルの一括消去が可能にされてい
9
る。 また、 1つの p型ゥエル領域上のメモリセルに対して、 ワード線電位を選択 (1 0 V) ノ非選択 (0V) とすることで、 ワード線単位の消去も可能である。 一括消去が終了すると、 外部の C PUから書込みコマンドが第 4図のコマンド レジスタ 1 6に害き込まれることによりフラッシュメモリは害き込みモードとな る。 この害き込みモードにおいて、 所定のタイミングで害き込みデータが入力さ れる。 すると、 フラッシュメモリは、 上記書き込みデータをバイナリデータレジ スタ REG l, REG 2に取り込んで、 2ビットずつ変換餘理回路 1 1に転送し て 4値のデータに変換する (ステップ S 1) 。 変換は、 a NANDb, NOT b (bの反転) , a NORbの順に行なわれる。 変換されたデータ (1回目は a N AND b) は、 センスラッチ回路 1 3に転送される (ステップ S 2) 。
次のステップ S 3でバイナリデータレジスタ REG l , REG 2内のすべての データが転送されたか否か判定し、 転送が終了したと判定すると、 外部の CPU から供給された X (ロウ) 系ア ドレスと第 1 0図に示す内蔵 Yア ドレスカウンタ 33から出力される Y (カラム) 系ア ドレスの " 1 " に対応したビットのメモリ セルに所定のパルス幅の書き込みパルスが印加され、 書き込みが実行される (ス テツブ S 4) 。 害き込みは、 第 1 2図に示すように、 ワード線を介してコント ロールゲート CGに一 1 0V、 ビット線を介してセンス回路からドレインに 5 V、 基板に 0Vの電圧を印加することで行なわれる。 なお、 このとき非選択のワード 線には V c c (例えば 3. 3 V) が印加される。 これによつて、 ディスターブに よるしきい値の変動が抑制される。
次に、 害込みレベルに応じたベリファイ電圧 (1回目は約 3. 5 V) が書き込 み時に選択状態にされたままのヮード線に供給され、 書き込みパルスが印加され たメモリセルの読み出しが行なわれる。 充分に鲁き込みがなされたメモリセルか らは読み出しデータとして "0" が読み出されるが、 害き込み不足のメモリセル からは読み出しデータとして "1 " が読み出される。 従って、 読み出されたデー タに応じて書き込み終了か害き込み不足かが判る。 ここで害き込みが終了した ビッ 卜のセンスラツチ回路 1 3のデータは "0" に反転される (ステップ S 6) そして、 すべてのセンスラッチ回路 1 3のラッチデータが "0" になったか否か 判定し、 オール "0" になればその回の書き込みは終了するが、 1つでもラッチ
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データが "1 " である害き込み不足のメモリセルがあれば、 ステップ S 7から S 4に戻って "1" に対応する書き込み不足のメモリセルに対して再び書き込みパ ルスが印加される。 上記ステップ S 4〜S 7を操り返すことで全てのメモリセル のしきい值が害込みべリファイ戴圧以下に下がるよう害込みパルスが緣り返し印 加される。 これによつて、 害き込みのなされたメモリセルは平均で 3. 2V程度 のしきぃ值を有するようにされる。
上記害込みべリファイ動作により全てのメモリセルへの所望のデータの害込み が完了すると、 センスラッチ回路 1 3のすベてのデータは "0" になるので、 ス テツブ S 8へ移行し、 すべての書き込みレベルによる害き込み、 すなわちデータ "1 0" , "01 " , "00" に対する書き込みが終了したか判定する。 そして、 終了していなければステップ S 1に戻り、 次の演算結果 (NOT b) に基づく 4 値データがメモリセルに書き込まれ、 ワード線のベリファイ電圧を変更 (2回目 は 2. 5 V) してべリファイが行なわれ、 害き込みのなされたメモリセルは平均 で 2. 2 V程度のしきい値を有するようにされる。 その後、 第 3の演算結果 (a NOR b) の害込みおよびべリ ファイ (ベリファイ電圧 1. 5V) が実行され、 書き込みのなされたメモリセルは平均で 1. 2 V程度のしきい値を有するように されて害込みが終了する。
第 6図は、 上記書込み及び害込みベリフアイ動作時の制御クロック C LK2と センスラッチ回路 1 3への書き込み ータおよび選択ヮード線電位の波形を示す。 一回目の書き込みでは、 第 1の澳算結果 (a NANDb) をセンスラッチ回路
1 3に転送後、 書込みパルスによりラツチの値が " 1 " である選択されたメモリ セルに書き込みがなされる。 次に、 書込みべリファイ電圧としてワード線に例え ば 3. 5V程度の電圧を供給し、 読み出されたデータが "0" になっているか否 かを判定する。 しきい値が 3. 5 Vより高い場合は、 読み出されたデータは
"1 " となり害込み不足であることが分かるので、 読み出しデータが "0" にな るまで害込み動作が繅り返される。 次に、 第 2の演算結果 (NOT b) がセンス ラッチ回路 1 3に転送され、 書込みパルスにより、 所望のメモリセルに害込み動 作が開始される。 書込みべリファイ電圧は、 2. 5 V程度に設定されており、 書 き込み不足になっていないか判定し、 不足のときには再書き込みがなされる。 最
11
後に、 第 3の演算結果 (a NOR b) 力 S、 センスラッチ回路 1 3に転送され、 上 記と同様の手頗が行われる。 この場合の書込みべリファイ «圧は 1. 5V程度で ある。
上述したように、 上記実施例においては、 3段階の書込みべリファイのワード 線戴圧の設定は、 消去レベル (約 5ボルト) に最も近く設定されたレベル (3.
5 V) を起点として、 以後消去レベルから遠ざかる方向に電圧值が顺次変わる (3. 5V—2. 5 V→l . 5V) ように制御される。 また、 上記実 ¾例では、 第 7図の (B) に示すように、 目標とするしきい値が中 もしくは最も低いもの (2. 2 V, 1. 2 V) に対しても、 最も高いしきい値 (3. 2 V) を目標とす るメモリセルへの香き込みを行なう際に同時に書き込みを行なうようにしている。 これは本発明の特徵の一つである。 これにより多値データの書込み処理時間の増 大を最少に抑えることができる。
すなわち、 上記した方法以外に書き込み及び害込みベリフアイのヮード線電圧 の設定方法としては、 一回目で 3種類のしきい値電圧のうち中間のもの (2. 2 V) を目標として書き込みを行ない、 次に一回目の電圧よりも高いレベル (3.
2 V) 、 または低いレベル (1. 2V) を目標とするように設定を変更する方法 が考えられる。 あるいは、 第 7図の (A) に示すように、 目標とするしきい値が 同一のメモリセルに対してそれぞれ一括して害き込みを行なう方法が考えられる。 しかし、 これらの方法は、 書込み処理が複雑で時間を要すること、 またワード線 電圧を変更するためのチャージノディチャージのための時問も增加するため、 害 込み Zベリフアイ時問が本実施例よりも大きくなつてしまう。
次に、 第 8図および第 9図を用いてメモリセルの読み出し動作について説明す る。 データの読み出しは、 第 1 4図に示すように、 ワード線を立ち上げてメモリ セルのコントロールゲート CGに 3. 7 V, 2. 7 または1. 7 Vのような選 択レベルの電圧を、 またビット線を介してドレインに 1. 5 Vの電圧を印加する ことにより行なう。 読み出し動作は、 読み出しを指令するコマン ドがコマン ドレ ジスタ 1 6に害き込まれることにより実行される。
読み出し動作が開始されると、 まず読み出しレベルを最も高い 3. 7 Vに設定 してワード線を立ち上げる (ステップ S 1 1 ) 。 すると、 選択されたメモリセル
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において、 ヮード線読み出し電圧レベルに応じてビット線上にデータが出現する ので、 ビット線レベルをセンスラッチ回路 1 3により増幅することでデータの読 み出しを行なう (ステップ S 1 2) 。 次に、 読み出し動作が一回目、 二回目かま たは三回目であるかによって以後の処理が分かれる (ステップ S 1 3) 。 すなわ ち、 読み出し動作が一回目のときは、 上 Eセンスラッチ回路 1 3内の読み出し データをバイナリデータレジスタ REG 1へ転送する (ステップ S 14) 。
そして、 センスラッチ回路 1 3内のすべての読み出しデータの転送が終了する とステップ S 1 5から SI 1へ戻って、 読み出しレベルを 2. 7 Vに設定して二 回目のデータ読出しを行ない、 それをバイナリデータレジスタ REG 2へ転送す る。 二回目のデータ読み出しおよび転送が終了すると、 読み出しレベルを 1. 7 Vに設定して三回目のデータ読み出しを行ない、 ステップ S 1 3から S 1 6へ移 行して読み出しデータを直接逆変換 »理回路 14に転送する。 また、 上記バイナ リデータレジスタ REG 1, REG 2に保持されているデータをそれぞれ 1ビッ トずつ逆変換餘理回路 1 4へ転送し、 ここで 4值データを 2ビットに変換する 8¾ 理演箅を行なう (ステップ S 1 7) 。 そして、 センスラッチ回路 1 3内のすべて のデータの転送、 変換が終了するまで、 上記手顧 (S 1 6〜S 1 8) を操り返し 、 読み出し動作が終了する。 上記データ変換は第 2図の演算を実行することによ り得られる。
第 9図には、 上記手順に従った読 出し動作中における制御クロック C L K 2 とセンスラッチ回路 1 3から転送されるデータおよびワード線の読み出しレベル のタイミングが示されている。 外部から読み出しコマンドおよびァドレスが与え られると、 読み出し動作が開始され、 まず第 1の読み出しレベル (3. 7 V) が 設定されてヮード線が立ち上げられることにより、 ビッ ト艨上にデータが出現す る。 第 1のワード線レベルである 3. 7 Vにより出現したデータ "c" はセンス ラツチ回路 1 3により読み出され、 センスラツチのデータ長である nビッ トと同 —のデータ幅を有する第 1のバイナリデータレジスタ REG 1にデータが転送さ れる。
次に、 ワード線電圧レベルを所定の値だけ下げて第 2の読み出しレベル 2. 7 Vに設定して得られたデータ "d" は、 第 2のバイナリデータレジスタ R EG 2
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に転送される。 ワード線を第 3の読み出しレベル 1. 7 Vに下げて得られたデー タ " f " は逆変換! ¾理回路 14に転送され、 上記 " c" 、 "d" 、 " f " の 4値 データが 2ビットデータに復元されて外部の例えば C PUに出力される。
第 1 0図には、 上記データ変換 ·逆変換機能回路を同一半導体チップ上に備え た多值フラッシュメモリ MDFMの全体の構成例と、 これに接統されるコント ローラ CONTとの関係が示されている。 コントローラ CONTは、 この実施例 の多值フラッシュメモリに対しては、 ア ドレス生成機能とコマンド生成機能を備 えるだけでよいので汎用マイクロコンビュータを用いることができる。
第 1 0図において、 第 4図と同一符号が付されている回路部分は同一の機能を 有する回路である。 すなわち、 REG l, REG 2はコントローラからの 2ビッ トの書き込みデータを取り込むバイナリデータレジスタ、 1 1は取り込まれた 2 ビットデータを 4值データに変換するデータ変换»理回路、 1 2は FAMOSの ようにフローティングゲートを有する不揮発性記 «素子がマトリックス状に配設 されたメモリアレイ、 1 3は読み出しデータおよび書き込みデータを保持するセ ンスラッチ回路、 14はメモリアレイから読み出された 4値データを元の 2ビッ トデータに変換する逆変換 ¾理回路、 1 6はコントローラ CONTから与えられ るコマンドを保持するコマンドレジスタ、 1 7はコマンドレジスタ 1 6に取り込 まれたコマンドコードをデコードするコマンドデコーダ、 1 8は当該コマン ドに 対応した処理を実行すべくメモリ内の各回路に対する制御信号を頤次形成して出 力するシーケンサである。
特に限定されないが、 この実施例の多値フラッシュメモリには 2つのメモリア レイが設けられ、 それぞれに対応してセンスラッチ回路 1 3が設けられている。 各センスラツチ回路 1 3はそれぞれのメモリアレイ內のヮ一ド線を共通にする 1 行分のメモリセルのデータを同時に増幅して保持するように構成されており、 2 つのセンスラッチ回路 1 3, 1 3に保持された読出しデータは共通の Yデコーダ 回路 1 5によって選択されて出力レジスタ 1 9へ 1 ビッ トずつあるいはバイ ト等 の単位で転送される。 出力レジスタ 1 9は保持された読出しデータは、 バッファ 回路 22を介して外部の C PU等へ出力される。 第 4図の実施例のセンスラツチ 回路 1 3はデータを転送する際にシフ ト動作を行なうので、 シフ ト レジスタと同
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様な機能が必要とされるが、 第 1 0図のように Yデコーダ回路 1 5でデータを選 択する方式としかつこの Yデコーダ回路 1 5がクロックにより選択ビットをシフ トして行くような構成とすることで、 センスラッチ回路 1 3にはシフト機能が不 要とすることができる。
この実施例の多値フラッシュメモリには、 上記各回路の他、 メモリアレイ 1 2 からセンスラッチ 1 3へ読み出されたデータがオール " 0 " またはオール " 1 " かを判定するオール判定回路 2 0、 コントローラ C O N Tから供給さ.れるリセッ ト信号 R E Sやチップ選択信号 C E、 書き込み制御倌号 W E、 出力制御倌号 O E、 システムクロック S C、 コマンド入力かァドレス入力かを示すためのコマンドィ ネーブル倌号 C D E等の外部制御倌号を取り込むバッファ回路 2 1と、 ア ドレス 倌号ゃコマンド信号、 データ倌号を取り込むバッファ回路 2 2や上記外部制御信 号に基づいて内部回路に対する制御信号を形成する内部信号発生回路 2 3、 バッ ファ回路 2 2に取り込まれたァドレスを保持するァドレスレジスタ 2 4、 入力 データを保持するデータレジスタ 2 5、 取り込まれたァドレスをデコードしてメ モリアレイ 1 2内のヮード線を選択する倌号を形成する Xァドレスデコーダ 2 6 a , 2 6 bおよびワードドライバ 2 7、 基板戴位や害き込み電圧、 読み出し電圧、 ベリファイ電圧等チップ内部で必要とされる電圧を発生する内部電源発生回路 2 8、 メモリの動作状態に応じてこれらの電圧の中から所望の電圧を選択してヮー ドドライバ 2 7等に供給するスイッチング回路 2 9、 内部のクロック (C L K 2 等) を発生するクロック生成回路 3 0、 クロックを計数して書き込みパルス幅等 の時間を与えるタイマ回路 3 1、 シーケンサ 1 6によるメモリの制御状態を示す ステータスレジスタ 3 2、 Yァドレスを自動的に更新する Yァドレスカウンタ 3 3、 不良ビッ トの位 g (ア ドレス) を保持する不良ア ドレスレジスタ 3 4、 Yァ ドレスと不良ァドレスとを比較する冗長比較回路 3 5、 ァドレスが一致したとき に選択メモリ列を切り換える救済先ァドレスを記憶する救済先ァドレスレジスタ 3 6等を備えている。 また、 この実施例の多値フラッシュメモリは、 外部からァ クセスが可能か否かメモリの状態を示すレディ Zビジィ信号 R Z B *を出力する ように構成されている。
さらに、 この実施例の多値フラッシュメモリはディスターブゃリテンションに
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よりしきい値のばらつき分布の山 (第 3図参照) が緩やかになったときにこれを 急峻にさせる機能 (以下、 リフレッシュ機能と称する) を備えている。 このリフ レッシュ機能は、 害き込みや消去と同様に外部からコマンドが与えられることに より働くようにされており、 リフレッシュコマンドがコマンドレジスタ 1 6に取 り込まれると、 マイクロプログラム制御方式のシーケンサ 1 8が起動され、 リフ レッシュを行なう構成にされている。 このリフレッシュ動作については後で詳細 に説明する。 上記オール判定回路 2 0の判定結果を示す信号は、 シーケンサ 1 8 へ供給されるように構成されており、 リフレッシュモード時にオール判定回路 2 0が読出しデータのオール " 0 " を判定し、 判定結果を示す信号がシーケンサ 1 8に供給されると、 シーケンサ 1 8はリフレッシュ動作を停止する。 また、 デー タ消去時に、 上記オール判定回路 2 0が読出しデータのオール " 1 " を判定する と、 シーケンサ 1 8は消去動作を停止するように構成されている。
また、 この実施例においては、 Xア ドレス系のデコーダがア ドレス信号をプリ デコーダ 2 6 aとメインデコーダ 2 6 bで 2段陏にデコードするプリデコード方 式を採用しており、 例えばブリデコーダ 2 6 aで Xァドレスの上位 3ビットを先 ずデコードして、 そのプリデコード信号でワードドライバ 2 7を制御して所望の ヮード線を選択するようにしている。 このようなプリデコード方式を採用するこ とにより、 メインデコーダ 2 6 bを構成する単位デコーダをメモリアレイのヮー ド線ピッチに合わせて配置して集穣 を高め、 チップサイズを低滅できるように なる。
なお、 上記実施例の多値フラッシュメモリは、 第 4図や第 1 0図に示されてい るように 2ビットデータから 4値データへの変換とその逆変換を実行する機能回 路 1 1 , 1 4を同一シリコン基板に備えているが、 これらの機能を有する専用の コントローラュニッ トとして構成する事も可能である。 このようにした場合には、 多値固有の機能をフラッシュメモリチップに搭載することがないので、 チップ面 積の増大はなく、 また第 1 1図に示すように、 複数のフラッシュメモリ M D F M を一つのコントローラュニッ ト C O N Tにバス B U Sで接続して制御するように 構成できるという利点も有している。 このコントローラユニッ トは、 上記データ 変換 ·逆変換機能の他にァ ドレス生成機能ゃコマン ド生成機能を備えるように構
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成される。
第 1 5図は、 ワード線電圧や基板電位 Vsubを発生する内部電源発生回路 28 と、 それらを環択してヮードドライブ回路 27等に供給するスィツチング回路 2 9を示したもの、 第 1 6図は、 ワードドライブ回路 27の構成例を示したもので ある。 内部電源発生回路 28はシーケンサ 1 8から発生された各種動作モードに 対応した内部制御倌号を受けて必要なヮード線電圧を発生する。 ヮード線戴圧を 含む内部電源発生回路 28の構成及び発生した電圧を受けるスィツチング回路
(ワード線電圧切替回路) 29の構成は従来のものと同様であり、 ワード線の鼋 圧値の種類が多値用に増加しただけである。
すなわち、 従来の 2値のフラッシュメモリで必要なワード線電圧は、 読み出し 電圧 (2. 7 V, 0 V) 、 害込み電圧 (一 1 0V, 0 V) 、 害込みべリファイ電 圧 (1. 5V) 、 消去電圧 (+ 1 0V, 0 V) 及び消去べリファイ電圧 (4. 3 V, 0 V) の 4種類であるのに対し、 本実旌例の多値フラッシュメモリで必要と されるワード線電圧は、 読み出し電圧 (3. 7 V, 2. 7 V, 1. 7 V, 0 V) 、 害込み電圧 (一 1 0V, 0 V) 、 害込みべリファイ電圧 (3. 5 V, 2. 5 V, 1. 5 V) 、 消去および消去べリファイ電圧 (1 0V, 4. 3 V, 0 V) 及びリ フレッシュ電圧 (一 1 0V, 1 0V, 3. 7 V, 3. 5 V, 2. 7 V, 2. 5 V, 1. 7 V, 1. 5 V, 0 V) となる。
上記スィツチング回路 29は、 シーケンサ 1 8から発生された各種動作モード に対応した内部制御信号を受けて、 上記内部電源発生回路 28で発生された鼋圧 を動作モードに応じて第 1 6図のように構成されたワードドライブ回路 2 7の鼋 源端子 P 1 , P 2に供給する。
第 1 6図のワードドライバ WDR Vは、 ヮード線プリデコード方式を採用した 場合のもので、 驗理選択回路 LOG S 1の出力ノード N 1に 8個の電圧選択回路 VOL S 1〜VOL S 8の入力を共通接続し、 また餘理選択回路 L O G S 2の出 力ノード N 2に 8個の電圧選択回路 VO L S 9〜VOL S 1 6の入力を共通接続 し、 ブリデコード信号 X p l, X p l *〜X p 8, X ρ 8 *によって個々の電圧 選択回路を選択するようになっている。 信号 ΧΜ, ΧΝおよびプリデコード信号 X ρ 1 , X p l *〜X p 8, X ρ 8 *はアドレスデコーダ X D C R (26 b) 力、
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ら供給される。 このとき電圧選択回路 VOL S l〜VOL S 1 6は、 それに対応 する餘理 S択回路 LOGS 1または 2が選択レベルの選択信号を出力しても、 ブ リデコード信号にて動作が選択されなければ、 その他の餘理選択回路にて非選択 とされるものと同一の電圧を選択してヮード線に供給しなければならない。 そのために、 分雌用 MO S F E TQ 56, Q 57をプリデコード信号にてス イッチ制御するようにする。 さらに、 当該分離用 MOS FETQ 56, Q 57が カツトオフ状態にされたとき、 ワード糠に対して非遷択状據の電圧を出力させる ために、 上記分離用 MOS FETQ56, Q 57と相補的にスィッチ制御されて 出力回路 I NV 2のそれぞれの入力に所定の電圧を供給可能にするブルアップ Μ OS FETQ 58とブルダウン MO S F E T Q 59とが Kけられている。
第 1 6図において、 上記倌号 XMは、 8本のワード線を一組とする 8個のヮー ド線祥の中からいずれの群のヮード線を選択するか指示する 3ビットの侰号とみ なされる。 ブリデコード侰号 X p l , Xp l *〜Xp 8, X p 8 *は各ワード線 群に含まれるいずれのヮード線を選択するか指示する相補信号とみなされる。 本 実施例に従えば、 ¾択倌号 S E Lはハイ レベルが選択レベルとされ、 プリデコー ド信号 X p i , Xp l *〜X p 8 , X p 8 *のそれぞれは、 ハイ レベル, 口ウレ ベルが選択レベルとされる。
上記ヮードドライバ WDRVの端子 P 1に供給される鼋圧は消去、 害き込み、 ベリファイ、 読み出しに使用される 5 V, 4. 3 V, 3. 7V, 3. 5 V, 2. 7 V, 2. 5 V, 1. 7 V, 1. 5 V, 0 Vのような電圧 V p pであり、 端子 P
2に供給される電圧は害き込み、 リフレッシュに使用される一 1 0Vのような電 圧 V e e、 回路の接地電位もしくは基準電位としての 0 Vのような電圧 V s sで ある。
上記各餘理選択回路 LOG S 1, LOGS 2は、 各々 Xデコーダ X D C Rの信 号を反転するィンバ一タ I NV 1とその出力を伝達もしくは遮断するトランス ファゲート TG 1 と、 Xデコーダ X DC Rの信号を伝達もしくは遮断するトラン スファゲ一ト TG 2とにより構成されている。
上記電圧選択回路 VOL S 1〜VOL S 1 6はそれぞれ同一構成にされ、 その 詳細が代表的に示された電圧選択回路 VO L S 1のように、 端子 P 3と MOS F
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ETQ 52のゲートとの IWに設けられたプリデコード信号 X p i *によりスイツ チ制御される Nチャンネル型プルアップ MO S F ETQ 58と、 端子 P 4と MO S FETQ53のゲートとの間に股けられたプリデコード信号 X p 1によりス ィツチ制御される Pチャンネル型ブルアップ MO S F ETQ 59とを備え、 さら に分離用 MOS FETQ 56をプリデコード倌号 X p 1によりスィツチ制御し、 他方の分離用 MO S FETQ57をプリデコード倌号 X p 1 *によりスィッチ制 御するように構成されている。 上記端子 P 3および P 4には、 電圧 V c cまたは V s sが供給される。
次に、 第 16図のヮードドライバ WDRVの作用を説明する。 表 1には各動作 モードにおける端子 P 1〜P 4の電圧とヮード線鼋圧が示されている。 書き込み モード、 消去モード、 読み出しモードの各々の股定の仕方については説明を省略 する。
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SELECTED UNSELECTED XM XP DE '
• @ O © LINE
〇 し H Vpp
ERASE O H H し Vcc Vpp Vcc Vss Vss
O L/H し Vss
O 〇 し H Vee
PROGRAM O H H H Vss Vcc Vss Vee Vcc
O し/ H し Vcc
O し H Vcc
READ O H H し Vcc Vcc Vcc Vss Vss
O L/H し Vss
コマンドにより消去モードが指示されると、 端子 P 1には電圧 Vp pが、 また 維子 P 2には V s s、 端子 P 3および P 4には電圧 V c cがそれぞれスィッチン グ回路 29から供給されるとともに、 制御信号 DEがロウレベルにされる。
また、 倌号 XMが全ビットロウレベルにされることにより、 ワード線 W1〜W 8のいずれかを選択することが可能となる。 これにより、 選択レベル (ハイレべ ル) の »択倌号 SE Lが供給されると、 インバータ I NV 1およびトランスファ ゲート TG 1を介してノード N 1がロウレベルになり、 これがそれぞれの電圧選 択回路 VOL S l〜VOL S 8の入力に与えられる。 消去がされるメモリセルが ヮ一ド線 W1に結合されているメモリセルである場合、 プリデコード信号 X p 1, X p 1 *〜X p 8, X p 8 *は、 そのうち X p 1 , X p 1 *だけがハイレベル, ロウレベルにされる。
従って、 分離用 MOS F ETQ 56, Q 57は電圧還択回路 VOL S 1だけが オン状態とされ、 ノード N 1の侰号は電圧選択回路 VOL S 1にだけ取り込まれ る。 このとき、 戴圧選択回路 VOL S 1のブルアッブ MOS FETQ 58および ブルダウン MOS FETQ 59は、 共にカットオフ状態にされる。
その結果、 当該電圧選択回路 VOL S 1の MOS FETQ 52, Q 53のゲー トには上記ノード N 1の信号が供給される。 これによつて、 出力回路 I NV2の MO S F E TQ 52がオン状態にされて、 ヮード線 W 1は端子 P 1の電圧 V p p によって充電され始める。 このとき、 他方の MOS FETQ53のゲートに供給 されるロウレベルは、 MOS FETQ 57の作用によって当初電圧 V s sよりも 高い口ゥレベルにされて、 MO S F E TQ 53は完全には力ットオフされないが 、 ヮード線 W1のレベルの上昇に従ってフィードバック MOS FETQ 55のコ ンダクタンスが大きくされることにより、 当核 MO S FETQ 53のゲートが電 圧 V s sに強制されて MO S F E TQ 53は完全に力ットオフの状態になる。 従って、 消去モードにおいて、 選択メモリセルが結合されているワード練 W1 は V p pまで充電される。
選択信号 S E Lが上記のようにハイレベルにされている場合に、 ヮ一ド線 W 1 のメモリセル Q 1が消去非選択のメモリセルであるときには、 プリデコ一ド信号 X p 1, X 1 *はそれぞれ口ゥレベル, ハイレベルにされる。 従って、 電圧選
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択回路 VOL S 1の分離用 MO S F E TQ 56, Q 57は共にオフ状態とされ、 ノード N 1の信号は電圧選択回路 VOLS 1に取り込まれない。 このとき、 電圧 選択回路 VOL S 1のブルアッブ MO S FETQ 58およびブルダウン MO S F ETQ 59は、 共にオン状態にされる。
その結果、 当咳電圧選択回路 VOL S 1の MOS FETQ 52, Q53のゲー トには端子 P 3, P 4から MOS FETQ 58, Q 59を介して V c c電圧が供 給され、 これによつて、 出力回路 I NV2の MOS FETQ 53がオン状態にさ れて、 ワード線 W1は端子 P 2を介して電圧 V s sに向かって放電され始める。 このとき、 他方の MOS FETQ 52のゲートに供給されるハイレベルは、 MO S FETQ 58のしきぃ靝電圧分だけ鼋圧 V c cよりも低いため、 MOS FET
Q 52は完全にはカツトオフされないが、 オン状據の MO S F ETQ 53によつ てヮード線 W 1のレベルが下がるに従ってフィ一ドバック MO S FETQ 54の コンダクタンスが大きくされ、 MOS FETQ 52のゲートが Vp pに強制され て MO S F E TQ 52は完全にカッ トオフの状態になる。 従って、 消去モードに おいて、 非選択のワード線 W1は V s sまで放電される。
害き込みモードが指示された場合や読み出しモードが指示された場合における ヮードドライバ回路 WDR Vの動作は、 上記書き込みモード時の動作に準じてい るので詳しい説明は省略するが、 スイッチング回路 29から端子 P 1, P 2に供 給される電圧によって、 選択メ ÷リセルにそれぞれ第 1 3図や第 1 4図に示すよ うな電圧が印加されるようにヮード線を駆動する。
次に、 本発明の多値フラッシュメモリの第 2の特徴であるリフレッシュ動作を 第 1 7図を用いて説明する。 一且データが書き込まれた多値フラッシュメモリは、 第 1 7図の (1 ) に示されているように、 それぞれしきい値のばらつき分布の山 がはっきり分かれているが、 その後の書込み、 読み出し、 スタンバイ状態等の動 作を繰返し実行していると、 第 1 7図の (2) のように各しきい値のばらつきが 増大する。
その原因としては、 たとえばあるメモリセルに隣接したメモリセルが書き込ま れると当該メモリセルも弱い書込みが生じるいわゆるディスターブゃ、 スタンバ ィ時における自然リークによるリテンションなどがある。 この現象は 1 ビッ トの
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みを記 «する通常のフラッシュメモリでも生じ得ることであるが、 前記実施例の ように、 各しきい値の間隔が狭い多値フラッシュメモリにおいては誤動作の原因 となるおそれがある。
そこで、 本実施例においては、 しきい値のばらつき分布の山 (第 3図参照) が 緩やかになったときに、 これを急峻にさせるリ フレッシュ動作を実行するように している。
以下、 リフレッシュ動作の手顺を説明する。
第 1 8図にリフレッシュ動作の手頃をフローチャートで示す。 外部の C PU等 からリフレッシュコマンドが入力されると、 シーケンサ 1 8が起動されて、 第 1 8図のフローチャー トに従ったリフレッシュ動作が開始される。 リフレッシュ動 作が開始されると、 先ず、 遷択されたワード線に接練されたすベてのメモリセル に対して、 ワード線より弱い消去パルスを印加する (ステップ S 21) 。 この弱 い消去パルスの印加により、 すべてのメモリセルのしきい値は、 第 1 7図の (3) に示すように、 高い側に少しシフトする。 特に限定されないが、 シフ ト量 は 0. 2V程度である。 ここで、 弱い消去パルスとは、 加えた結果、 例えば "1 0" にあるメモリセルのしきい值が、 すぐ上の読み出しレベル 3. 7Vを上回ら ないような充分に短いパルスを意味する。 パルス幅は、 シフ トさせたい量に応じ て実験的に決定する。
第 2段階では、 ワー ド線電圧 、 記憶データ "1 0" に対応した読み出しレべ ル (3. 7 V) に設定して読み出しを行なう (ステップ S 22) 。 これにより、 各メモリセルのしきい値に応じてデータが読み出され、 センスラッチ回路 1 3に より増幅、 保持される (ステップ S 23) 。 このときに、 ワード線電圧よりも高 いしきい値を有するメモリセルに対応するセンスラッチのデータは "1 " になり 、 ワード線電圧よりも低いしきい値を有するメモリセルに対応するセンスラッチ のデータは "0" になる。 次に、 センスラッチのデータを反転させる (ステップ S 24) 。 このデータ反転は、 第 20図に示すような構成のセンスラッチ回路に より容易に行なえる (後述) 。
次に、 上記読み出し (ステップ S 2 2) よりも低いベリ ファイ電圧 (最初は 3 . 5 V) がワード線に設定され、 しきい値の判定が実行される (ステップ S 2 5
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) 。 これにより、 ベリファイ電圧より低いしきい値を有するメモリセル (第 1 7 図の (4) 符号 A) に対応するセンスラッチのデータは、 "1" から "0" に変 わる。 これに対して、 ベリファイ電圧よりも高いしきい値を有するメモリセル (第 1 7図の (4) 符号 B) に対応したセンスラッチのデータは "1 " のままで ある。 本実施例ではこれを再書込み対象と判定する。 これにより、 ステップ S 2 1での弱い消去でしきい値が高い側にシフトされたときに読み出しレベル (3. 7 V) に近づき過ぎたメモリセルが特定されたことになる。 なお、 このとき最も 高いしきい値を有する記億データ "1 1 " に相当するメモリセル (第 1 7図の (4) 符号 C) に対応したセンスラッチのデータは、 上記反転動作により設定さ れた "0" のままにされる。 このような作用も第 20図に示すような構成のセン スラッチ回路により自動的に行なえる (後述) 。
そこで、 次に、 書き込み電圧を設定してセンスラッチのデータが " 1 " である メモリセル (第 1 7図の (4) 符号 B) に対して再書込みを行う (ステップ S 2 7) 。 その後、 害込みレベルに対応したベリファイ霞圧を設定してベリファイを 行なう (ステップ S 28, S 29) 。 しきい値がベリ ファイ電圧よりも低くなつ た時点でラッチデータは "1 " から "0" に変わる。 すべてのラッチデータが "0" に変わるまで、 害き込みとベリファイを操り返して "1 0" データのメモ リセルのリフレッシュ処理は完了する (ステップ S 30) 。 これによつて、 " 1 0" データのメモリセルのしき 値のばらつき分布 (半値幅) 力 s、 第 1 7図の (5) のように小さくなる。 以後、 "01" 、 "00" のデータを記億するメモ リセルに対しても同様のリフレッシュ処理が実行される (ステップ S 3 1 ) 。 さ らに、 しきい値の分布形状の幅をより狭くするために、 ステップ52 1〜53 1 を橾り返し、 所定回数終了した時点でリフレッシュが完了する (ステップ S 3 2) o
表 2には、 上記手頫に従ってリフレッシュを行なった場合に、 第 1 7図の
(4) の符号 A, B, Cで示されるようなしきい値を有するメモリセルの読み出 しを行なったときのセンスラツチ回路の保持データの変化が順に示されている。
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表 2
読出し 反転 ベリファイ 終了畤 セル A 0 1 0 0 セル B 0 1 1 0 セル C 1 0 0 0
第 19図は、 リフレッシュ動作を実行するタイミングを示す図である。 前述し たように、 メモリセルのしきい値のばらつきが拡大する原因としては、 陴接メモ リセルに書込み Z読み出し動作が実行されると睐のメモリセルに弱い書込み 消 去、 読み出し動作が実行されることによるディスターブと、 自然リークによるリ テンションとがある。
ディスターブによるしきい値の変動に対するリ フレッシュ動作の実行タイミン グとして、
(1)当該フラッシュメモリがスタンバイ状態 (ZRESがハイ レベル) にあり一 定回数の害込み Z消去、 読み出し動作が完了後にリフレッシュ動作を実行する。
(2)リセット時にリセッ ト信号 (ZRES) が活性化されると直後にリフレツ シュを実行する。 ―
(3)スタンバイ状態から RE Sをロウレベルにすることにより リセット状態に なった直後にリフレッシュを実行する。
(4)電源をオフする直前に予め ZRE Sをロウレベルにし、 それを感知してリフ レッシュを実行する。
(3)電源をオンし、 ZR E Sをハイ レベルにした後、 リフレッシュを実行する。 などが考えられる。
—方、 リテンショ ンによるしきい値の低下に対する対策としては、 亀源投入時 にダミーサイクルの途中、 またはスタンバイ状館で一定周期毎にリ フレッシュを 実行することが考えられる。 これらのリ フレッシュタイミングはすべて実行する ようにしても良いが、 いずれかひとつあるいは幾つかを実行するようにしても良
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い。
なお、 上記に説明したリフレッシュ動作は多値フラッシュメモリに限定される ものではなく、 フラッシュメモリの電源電圧が今後低電圧化に移行すると、 通常 のフラッシュメモリでも、 しきい値のばらつきの拡大は無視し得なくなるので あって、 フラッシュメモリの低電源電圧化対策に有効な機能である。
第 20図には、 上記メモリアレイ 1 2およびセンスラッチ回路 1 3の構成例が 示されている。 メモリアレイ 1 2は、 ワード線と直交する方向に配股され選択メ モリセルの読出し倌号が出力されるビッ ト線 B Lと平行に配股された共通ドレイ ン練 DLと、 共通ソース線 S Lとの間に、 複数 (例えば一括消去可能な 1 28本 のワード線に対応して 1 28個) のメモリセル MCが並列に接統された AND型 とされている。 共通ドレイン線 D Lはスィッチ MO S F E T Q 1を介して対応 するビット線 B Lに接統可能にされ、 また共通ソース線 S Lはスィツチ MOS F ET Q 2を介して接地点に接練可能にされている。 これらのスィッチ MOS F ET Q 1 , Q 2のゲート制御信号は、 Xアドレス侰号とリード Zライ ト制御信 号に基づいて形成され、 データ読出し時 (ベリファイ時を含む) に、 V c c (3. 3 V) のような電位にされることで、 スィッチ MOS FET Q 1 , Q 2はオン 状態とされ、 オン状態のメモリセルを通してビッ ト線を放 «する。 一方、 データ 害込み時には、 ビッ ト線の書き込み電圧 (5V) をメモリセルのドレインに伝え るため、 スィッチ MOS FET — Q 1のゲート制御信号は 7 Vのような電位にさ れ、 Q 1がオンされる。 このとき共通ソース線 S L側のスィッチ MO S F ET Q 2はオフ状態にされる。
センスラッチ回路 1 3は、 各メモリ列に対応して設けられ左右のメモリアレイ のビット線間の電位差を增幅する CMOS差動型センスアンプ S Aにより構成さ れている。 読み出しに先立って選択側のメモリアレイ (図では左側) のビッ ト線 はプリチャージ MOS (SW2 1 ) により 1 Vのような電位にプリチャージされ、 反対側のメモリアレイ内のビット線はプリチャージ MO S (SW22) によって 0. 5 Vのような電位にプリチャージされる。
かかるプリチャージ状態でヮード線 WLが読み出しレベルにされたとき、 選択 されたメモリセルが高いしきい値を有しているとビッ ト線は 1. 0 Vを維持する
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力 S、 選択メモリセルが低いしきい値を有していると電流が流れてビット線の電荷 が引き抜かれてビット線は 0. 2 Vのような電位になる。 この 1. 0Vまたは 0 . 2 Vと反対側のビット線の電位 0. 5 Vとの «位差をセンスアンプ S Aが検出 して増幅することで、 読み出しデータがセンスアンプ S Aに保持される。
上記実施例においては、 前述したように、 書き込みを行なうメモリセルが接続 されたビット線に対応したセンスラッチ (センスアンプ) に "1 " をセットして おいてワード線に害き込みパルス (一 1 0V) を印加し、 その後害き込みレベル に応じたベリファイ電圧 (1回目は約 3. 5 V) をワード線に設定して、 害き込 みパルスが印加されたメモリセルの読み出しを行なう。 そして、 害き込み不足の メモリセルからはビット線に読み出しデータとして " 1 " が読み出されるので、 読み出されたデータを見て書き込み終了か書き込み不足か判定し、 害き込みが終 了したビットのセンスラッチ (センスアンプ) のデータを "0" に反転させるよ うにしている。 つまり書き込み不足のメモリセルに対応したセンスラッチ (セン スアンプ) にはデータとして " 1 " を残しておき、 " 1 " の立っているビッ 卜に 対応する書き込み不足のメモリセルに対して再び害き込みパルスを印加するよう にしている。
また、 リフレッシュ動作においてもセンスラッチに読み出されたデータを反転 し、 ベリフアイを行なって、 " 1 " の立っているビッ卜に対応するメモリセルに 対して書き込みパルスを印加するようにしている。
第 20図のセンスラッチ回路においては、 上記のような害き込みの際における 害き込み終了のメモリセルに対応したセンスアンプのラッチデータの反転および 害き込みパルスを印加すべきメモリセルの絞り込みを容易に行なえるようにする ため、 センスアンプとメモリアレイとの間に 4個のスィッチ SW1 1, SW1 2, SW1 3, SW 1 4からなる反転制御回路 30が設ける等の工夫がなされている。 以下、 このセンスラッチ回路の作用について説明する。 なお、 各ビッ ト線 B L 上に設けられているスィツチ SW2 1, SW2 2はビット線プリチャージ用のス イッチであり、 これらは上記スィツチ SW1 1〜SW1 4と共に MOS F E丁に より構成される。
データ読み出しに際しては、 先ずスィツチ SW 1 3をオフさせて第 2 0図に示
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すように、 ビッ ト線 B Lとセンスアンプ SAとを切り離した状態で、 スィッチ S W2 1, SW22をオンさせて選択側のビッ ト線 B Lを 1. 0Vのようなプリ チャージレベルに充電する。
このとき非選択側のビッ ト線は 0. 5Vのようなレベルに充電する。 また、 セ ンスアンプ S Aはスィッチ SW14をオンさせてリセッ ト状態にすると共に、 0.
5 Vのような電位を与えておく。 さらに、 このときスィッチ MOS FET Q 1 , Q 2のゲートに V c cのような電圧を与えて、 Q l, Q 2をオン状態にさせる。 それから、 メモリアレイ 1 2内のいずれか一つのワード線 WLを 3. 7Vのよ うな選択レベルに設定する。 すると、 しきい値がワード線選択レベルより も低い メモリセル (例えば第 1 7図のセル A, B) はオン状態にされ、 当核セルが接続 されているビット糠 B Lは、 オン状態のメモリセルを通して共通ソース線 S Lに 向かって電流が流れることによって 0. 2 Vのようなレベルにデイスチャージさ れる。 一方、 しきい値がワード線選択レベルよりも高いメモリセル (例えば第 1 7図のセル C) はオフ状態にされ、 当該セルが接練されているビッ ト線 B Lは 1. 0 Vのブリチャージレベルを維持する。
次に、 スィッチ SW1 4をオフさせてセンスアンプ S Aのリセッ ト状態を解除 して活性化させると共に、 ビッ ト線 B L上のスィッチ SW1 3をオンさせてビッ ト線 B Lとセンスアンプ S Aとを接統する。 そして、 センスアンプ SAの P— M O S側に電源電圧 V c cを、 また N— MO S側に接地電位 (0V) を供給する。 それからセンスアンプ S Aがビッ ト線 B L, B L *の電位差を充分増幅した後、 ビッ ト線 B L上のスィツチ SW1 3をオフする。 これによつて、 センスアンプ S Aは選択側と非選択側のビッ ト線のレベル差を増幅してデータを保持した状態と なる。
センスアンプ S Aのラッチデータを反転させる場合には、 スィッチ SW1 3を オフさせて、 第 21図に示すように、 ビッ ト綠 B Lとセンスアンプ S Aとを切り 離した状態で、 スィ ッチ SW2 1, SW 22をオンさせて選択側および非選択側 のビッ ト線 B Lを V c c— V t n (例えば 3. 3 V- 0. 6 V= 2. 7 V) のよ うなレベルにプリチャージする。 それから、 上記スィ ッチ SW2 1 , SW22を オフしかつスィッチ SW1 1をオンさせる。 すると、 センスアンプ SAに保持さ
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れているデータに応じて、 データが "1 " ならスィッチ SW1 2がオンされて、 当該ビット線 B Lはビット線反転レベル (0V) にデイスチャージされる。 一方, センスアンプ S Aに保持されているデータが "0" ならスィッチ SW1 2がオフ 状艤されるため、 当核ビット線 B Lは V c cレベルを維持する。 つまり、 センス アンプ S Aの保持デ一タの反転レベルが対応するビット線 B Lにそれぞれ出現す る。
ここで、 スィッチ SW14をー且オンさせてセンスアンプ S Aをリセットさせ た後、 スィッチ SW14をオフさせビット線 B L上のスィツチ SW1 3をオンさ せてビット線 B Lとセンスアンプ S Aとを接統する。 この間、 センスアンプ SA の P— MOS側および N— MOS側の電源電圧は 0. 5Vに設定しておく。 それ から、 センスアンプ S Aの P— MOS側に電源電圧 V c cを、 また N— MOS側 に接地戴位 (0V) を供給するとともに、 ビット線 BL上のスィッチ SW1 3を オフする。 これによつて、 センスアンプ SAは、 第 22図に示すように、 前記反 転データ保持状態のビット線のレベルに応じたデータを保持した状態となる。 すなわち、 第 1 7図のセル Aおよび Bに対応したセンスアンプはハイ レベル
"1" を保持した状態に、 またセル Cに対応したセンスアンブはロウレベル "0" を保持した状餱となる。 いわゆる書き込みべリファイと同じ動作である。 従って、 ビット線ブリチャージは、 センスラッチが "H" の所のみ行なわなけれ ばならない。 そこで、 スィッチ SW1 1をオンし、 ビット線ブリチャージ電圧 (1) を I Vにすることで、 ビット線 B L 0, BL 1のみ I Vとなる (B L 2は 前もって 0 Vにリセッ トしておく) 。
次に、 ビット線 B L上のスィツチ SW1 3をオフしたままスィッチ SW2 1, SW22をオンさせて、 選択側のビット線 B Lを 1. 0Vのようなブリチャージ レベルに、 また非選択側のビット線は 0. 5 Vのようなレベルに充電する。 その 後、 選択ワード線に先の読み出しレベル (3. 7 V) よりも若干低い 3. 5Vの ようなベリ ファイ電圧を印加する。 すると、 しきい値がワー ド線選択レベルより も低いメモリセル (例えば第 1 7図のセル A) はオン状態にされ、 当該セルが接 続されているビッ ト線 B Lは 0. 2 Vのようなレベルにディスチャージされる。 一方、 しきい値がワード線選択レベルより も高いメモリセル (例えば第 1 7図
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のセル B) はオフ状態にされ、 当核セルが接統されているビット線 B Lはプリ チャージレベル 1 Vを維持する。 また、 このとき最も いしきい値を有するデー タ " 1 1" に相当するメモリセル (第 1 7図のセル C) が接統されたビット線は もともとロウレベルすなわち "0" を保持した状態にあるため、 ワード線が選択 レベルにされたときにオフ状態であってもロウレベルである (第 23図) 。
従って、 この状態でセンスラッチをリセットした後、 ビット線 B L上のスイツ チ SW1 3をオンさせると、 データ "1 1" に相当するメモリセル (第 1 7図の セル C) が接總されたビッ ト線に対応するセンスアンプおよびヮード線選択レべ ルよりも低いしきい値のメモリセル (第 1 7図のセル A) が接練されたビット線 に対応するセンスアンプはロウレベル " 0" を保持し、 ワード線選択レベルより も高いしきい値のメモリセル (第 1 7図のセル B) が接統されたビット線に対応 するセンスアンプはハイ レベル " 1" を保持することとなる。 本実施例ではこの センスアンプの保持データを使用して、 害き込み動作に移行して選択ヮード線に 書き込みパルス (一 1 0V) を印加することでセンスアンプの保持データが "1 " に対応するメモリセルのしきい值を下げるようにしている。
害き込みパルス印加後、 再びヮード線を選択レベルに設定して読み出しを行な う と、 しきい値がヮード線ベリ フアイ レベルよりも低くなったメモリセルのビッ ト線のレベルはロウレベルすなわち "0" に変わり、 書き込み不足のメモリセル が接続されたビット線はハイ レベル " 1 " を維持する。 従って、 これをセンスァ ンプでラッチして再び書き込みを行なうことでセンスラッチの保持データが "1 " に対応するメモリセルのみしきい値を下げ、 しきい値の分布形状を急峻にする ことができる。 センスアンプ S Aの保持データは、 Yデコーダ 1 5の出力信号に よってオン、 オフされるいわゆるカラムスィツチおよび共通 I ZO線を経て前述 のオール判定回路 20に供給され、 オール " 0" になった否か判定される。 そし て、 オール "0" になるとデータ "1 0" のメモリセルに対するリフレッシュ を" 終了し、 データ "01 " , " 00,, のメモリセルに対するリ フレツシュを行 ラ o
なお、 前述した書き込みモードにおける書き込み不足のメモリセルに対する再 書き込み動作は、 リフレッシュ動作の際のセンスラツチ回路 1 3による上記書き
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込み動作と同一である。
以上説明したように、 上記実施例においては、 データ害き込み時には複数ビッ トのデータをデータ変換 »理回路によりそのビットの組合せに応じたデータ (多 值データ) に変換して、 変換されたデータをメモリアレイのビット線に接練され たラッチ回路に顺次転送し、 該ラッチ回路に保持されたデータに応じて書き込み パルスを生成して選択状態の記憶素子に印加することで、 多値データに対応した しきい值を有する状態にさせるとともに、 データ読み出し時には読み出し電圧を それぞれのしきい値の中 raに変化させて記憶素子の状態を読み出して多值データ を記 «するレジスタに転送させて保持させ、 眩レジスタに κ慷された多値データ に基づいて逆データ変换»理回路により元のデータを復元させるようにしたので 、 メモリアレイの周辺回路の規模を比較的小さく押さえることができるとともに 、 害込み動作においては、 ワード線のベリファイ電圧値を消去のためのワード線 電圧に近い側から遠ざかる方向に所定の値だけ頫次変更することにより、 書込み パルス総数すなわち書込み時間を、 ベリファイ ¾圧をランダムに設定する多値フ ラッシュメモリの方式と比べて小さくすることができ、 短時間での害込み動作が 実現できるという効果がある。
また、 メモリアレイ内の記憶素子に対して弱い消去動作を実行した後、 ワード 線を読み出しレベルよりも低く、 且つ、 ベリファイレベルよりも高いしきい値を 有する記慷素子を検出して該記憶素子のしきい値がベリファイ電圧よりも低い値 になるように害込みを実行することで、 各入力データに対応して害き込まれた記 憶素子のしきい値電圧のばらつき分布形状の広がりを狭くするようにしたので、 ディスターブゃリテンション等により広がった記憶素子のしきい値電圧のばらつ き分布形状を書込み完了直後とほぼ同等の急峻な形状に戻すことができるという 効果がある。
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、 本 発明は上記実施例に限定されるものではなく、 その要旨を逸脱しない範囲で種々 変更可能であることはいうまでもない。 例えば、 上記実施例では、 一つのメモリ セルのしきい値を 4段階に設定して 4値のデータを記憶させるようにしているが 、 しきい値は 3段階あるいは 5段階以上に設定することも可能である。
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また、 実施例では、 リフレッシュ時の読み出しデータの反転、 番き込み対象の メモリセルの絞り込み等をセンスラッチ回路のみを用いて行なえるように構成し たが、 読み出しデータを保持するレジスタやその内容を反転する等の驗理演算を 行なって書き込み対象のメモリセルの絞り込みを行なう »理回路を設けるように しても良い。
さらに、 実施例では 2ビットデータを 4值データに変換する方式およびその逆 変換として第 1図の (2 ) に示すような 3種類の演算を行なっているが、 餘理演 算は第 1図に示すものに限定されず、 結果として " 1 " の立っているビットの倕 数の異なるデータが得られるものであればよい。 また、 データ逆変換のための演 算も第 2図のものに限定されず、 元の 2ビットデータを復元できるものであれば どのような演算であっても良いし演算の種頻も 1つでなく 2以上であっても良い。 各メモリセルに対する書き込み方式も実施例のように、 一旦消去を行なってし きい値を高く した後に書き込みパルスでしきい值を下げる方式に限定されず、 書 き込みパルスでしきい值を高くする方式等であっても良い。 また、 実施例では、 データ " 1 " を保持するセンスラッチに対応するメモリセルに害き込みを行なつ てしきい値を変化させているが、 データ " 0 " を保持するセンスラッチに対応す るメモリセルに害き込みを行なってしきい値を変化させるようにしても良い。 以上の説明では主として本発明者によってなされた発明をその背粲となった利 用分野である一括消去型フラッ ュメモリに適用した場合について説明したが、 この発明はそれに限定されるものでなく、 F AM O Sを記慷素子とする不揮発性 記慷装置一般さらには複数のしきい値を有するメモリセルを備えた半導体記憶装 置に広く利用することができる。 産業上の利用可能性
以上説明したように、 本発明によれば、 回路の規模の増大を最少に抑え、 かつ 短時間で高精度の害込み、 読み出し、 消去動作が可能な多値記憶型不揮発性記憶 装置を実現することができるとともに、 記憶素子のしきい値ばらつき分布形状を 急峻化させ低電圧での安定した動作が可能な不揮発性記憶装置を実現することが できる。
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