WO1996024138A1 - Dispositif de memoire remanente et procede de regeneration - Google Patents

Dispositif de memoire remanente et procede de regeneration Download PDF

Info

Publication number
WO1996024138A1
WO1996024138A1 PCT/JP1995/002260 JP9502260W WO9624138A1 WO 1996024138 A1 WO1996024138 A1 WO 1996024138A1 JP 9502260 W JP9502260 W JP 9502260W WO 9624138 A1 WO9624138 A1 WO 9624138A1
Authority
WO
WIPO (PCT)
Prior art keywords
data
read
memory cell
voltage
circuit
Prior art date
Application number
PCT/JP1995/002260
Other languages
English (en)
French (fr)
Inventor
Hitoshi Miwa
Hiroaki Kotani
Original Assignee
Hitachi, Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to KR10-2004-7009250A priority Critical patent/KR100473308B1/ko
Priority to KR1020047009216A priority patent/KR100566463B1/ko
Application filed by Hitachi, Ltd. filed Critical Hitachi, Ltd.
Priority to KR1020047009248A priority patent/KR100566465B1/ko
Priority to KR1020047009247A priority patent/KR100566466B1/ko
Priority to KR10-2004-7009249A priority patent/KR100478172B1/ko
Priority to US08/860,793 priority patent/US5889698A/en
Priority to KR10-2004-7009246A priority patent/KR100477494B1/ko
Priority to KR1020047009215A priority patent/KR100566464B1/ko
Priority to JP52340196A priority patent/JP2844393B2/ja
Priority to KR10-2004-7009213A priority patent/KR100482235B1/ko
Priority to KR10-2004-7009214A priority patent/KR100477034B1/ko
Publication of WO1996024138A1 publication Critical patent/WO1996024138A1/ja
Priority to US10/373,707 priority patent/US6898118B2/en
Priority to US10/797,012 priority patent/US6829163B2/en
Priority to US10/810,613 priority patent/US7193894B2/en
Priority to US10/810,624 priority patent/US6965525B2/en
Priority to US10/810,631 priority patent/US6912156B2/en
Priority to US11/024,643 priority patent/US7161830B2/en
Priority to US11/088,945 priority patent/US7286397B2/en
Priority to US11/429,318 priority patent/US7324375B2/en
Priority to US11/600,798 priority patent/US7327604B2/en
Priority to US14/305,270 priority patent/US20150155049A1/en

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3431—Circuits or methods to detect disturbed nonvolatile memory cells, e.g. which still read as programmed but with threshold less than the program verify threshold or read as erased but with threshold greater than the erase verify threshold, and to reverse the disturbance via a refreshing programming or erasing step
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/562—Multilevel memory programming aspects
    • G11C2211/5621—Multilevel programming verification
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5641—Multilevel memory having cells with different number of storage levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5642—Multilevel memory with buffers, latches, registers at input or output
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5643—Multilevel memory comprising cache storage devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5647—Multilevel memory with bit inversion arrangement
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/565—Multilevel memory comprising elements in triple well structure
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor

Definitions

  • data of a plurality of bits is converted into data (multi-valued data) according to the combination of the bits by a data conversion circuit, and the converted data is latched by a latch circuit connected to a bit line of a memory array.
  • a write pulse is generated in accordance with the data held in the latch circuit and applied to the storage element in the selected state, whereby a state having a threshold value corresponding to the multi-value data is obtained.
  • DDGGGGGKKKKEHKEFF J changes the IIII read voltage to the middle value of each threshold.
  • the state of the storage element is read out, transferred to a register for storing multi-valued data, and held there.
  • the present invention relates to a technique particularly effective when applied to a multivalued information storage method in a semiconductor memory device and a nonvolatile semiconductor memory device.
  • the present invention relates to a nonvolatile memory device capable of electrically erasing a plurality of pieces of useful information collectively.
  • it is a technology that is effective when used for flash memory. Background art
  • a flash memory uses a nonvolatile memory element having a control gate and a floating gate as a memory cell, as in the case of FAMOS, and the memory cell can be constituted by one transistor.
  • the drain voltage of the non-volatile storage element is set to about 5 V as shown in FIG. 12 and the lead line to which the control gate is connected is set to 110 V. By doing so, the charge is extracted from the floating gate by the tunnel current, so that the threshold pressure is low (experiment "0").
  • the P-type semiconductor region pwell is set to about 15 V
  • the word line is set to about 10 V
  • a tunnel current is generated, and negative charges are injected into the floating gate.
  • the threshold is set to a high state ("1"). This allows one memory cell to store one bit of data.
  • multi-valued memory in which two or more bits of data are stored in one memory cell in order to increase the storage capacity, has been proposed.
  • An invention relating to this multi-valued memory is disclosed, for example, in JP-A-59-121696.
  • the variation in threshold voltage increases due to weak writing (disturb) and natural leakage (retention) caused by writing, reading, and erasing operations on adjacent bits, and the logic “0” and logic “1” are increased.
  • Threshold value corresponding to " It is known that the half-width of the fluctuation distribution shape (the width at the 1 Z 2 position of the beak value of the mountain-shaped variation distribution as shown in Fig. 3) increases with the passage of time censorship. ing. As the voltage of LSIs becomes lower in the future, the threshold voltage of the memory cell will exceed the voltage margin for the read voltage due to the spread of the variation distribution over time, which may cause malfunction.
  • An object of the present invention is to provide a multi-value storage type nonvolatile memory device capable of minimizing an increase in circuit scale and realizing highly accurate writing, reading and erasing operations in a short time.
  • data of multiple bits is converted into data (multi-valued data) according to the combination of the bits by a data conversion circuit, and the converted data is connected to a bit line of a memory array.
  • a harmful pulse is generated according to the data held in the latch circuit and applied to the storage element in the selected state.
  • change the read voltage to a value between the thresholds.
  • the size of the memory array circuit of the memory array can be kept relatively small, and in the harm operation, the verify voltage value of the word line is close to the read line voltage for erasing.
  • the number of write pulses that is, the write time, is multi-valued by randomly setting the verify voltage by changing the condyles in the direction of arrest from the side by a predetermined amount (see (1) to (4) in FIG. 3).
  • the size can be reduced, and the harmful operation can be realized in a short time.
  • FIG. 1 shows an embodiment of the present invention in which 2-bit data written / read to / from one memory cell is converted into quaternary data which is a level which is physically written to / read from each memory cell.
  • FIG. 2 is an explanatory diagram showing an embodiment of an operation for inversely converting quaternary data converted by a data conversion processing circuit into original 2-bit data.
  • FIG. 3 is an explanatory diagram showing the relationship between the quaternary data and the threshold value of the memory cell.
  • FIG. 4 is a block diagram schematically showing an embodiment of the multilevel flash memory according to the present invention.
  • FIG. 5 is a flowchart showing a procedure for harming the multilevel flash memory of the embodiment.
  • FIG. 6 is a timing chart showing a write operation waveform of the multilevel flash memory of the embodiment.
  • FIG. 7 is a waveform diagram showing the difference between the writing method of the multi-level flash memory of the embodiment and other harmful methods.
  • FIG. 8 is a flowchart showing the readability of the multilevel flash memory of the embodiment.
  • FIG. 9 is a timing chart showing a read operation waveform of the multilevel flash memory of the embodiment.
  • FIG. 10 is a block diagram showing a configuration example of the whole multi-value flash memory of the embodiment.
  • FIG. 11 is a block diagram showing a configuration example of a system in an embodiment in which a controller has a conversion function between 2-bit data and quaternary data unique to a multi-valued memory.
  • FIG. 12 is a schematic diagram showing the structure of a memory cell used in the flash memory of the embodiment and the state of high voltage during writing.
  • FIG. 13 is a schematic diagram showing a voltage state at the time of erasing a memory cell used in the flash memory of the embodiment.
  • FIG. 14 is a schematic diagram showing a voltage state at the time of reading of a memory cell used in the flash memory of the embodiment.
  • FIG. 15 is an explanatory diagram showing an internal power supply generating circuit and a switching circuit for selecting a generated voltage and supplying the selected voltage to a word drive circuit or the like.
  • FIG. 16 is a circuit diagram showing a configuration example of a word drive circuit.
  • FIG. 17 is an explanatory diagram showing a method of refreshing the multilevel flash memory of the embodiment.
  • FIG. 18 is a flowchart showing a procedure for refreshing the multilevel flash memory according to the embodiment.
  • FIG. 19 is a timing chart showing operation waveforms at the time of refresh execution.
  • FIG. 20 is a circuit diagram showing a configuration example of the sense latch circuit of the embodiment.
  • FIG. 21 is a circuit state diagram at the start of data inversion showing the operation of the sense latch circuit.
  • FIG. 22 is a circuit state diagram at the end of data inversion showing the operation of the sense latch circuit.
  • FIG. 23 is a circuit state diagram at the time of verification showing the operation of the sense latch circuit.
  • Fig. 1 shows a conversion method between externally input data to be input and multi-value data stored in a memory cell
  • Fig. 2 shows an inverse conversion method for restoring original data from multi-value data. It is shown.
  • FIG. 1 shows an example of a conversion method in a case where two bits, that is, any of "00", “01", “10", and “11” are stored in one memory cell, although not particularly limited. ing.
  • the types of experimental operations a NAND b), (NOT b), and (a NOR b
  • the number of "1" in the four bits is 0, 1, 2, bias, 3 ⁇ Four types of four-valued data are converted.
  • the threshold value of each write element is changed according to the number of times of writing.
  • 2-bit data can be stored in one memory cell. Threshold value of each element when storing the same number of "0 0", “01”, “1 0", and "1 1" data for multiple useful elements in the memory array.
  • Figure 3 shows how the distribution changes.
  • FIG. 2 illustrates the principle of data reading.
  • FIG. 4 shows an example of a specific circuit configuration of the conversion to the multi-value data and the inverse conversion shown in FIGS. 1 and 2.
  • 2 n-bit data supplied externally to the multi-level flash memory is serially stored in two binary data registers REG 1 and REG 2 with a data width of n bits via switch SW1. Is done.
  • the switch SW1 is switched by the output of the flip-flop FF1 operated by the clock CLK1 supplied from the outside, and the clock CLK1 is divided by the divider circuit DVD.
  • a clock CLK 1 ′ having a period twice that of CLK 1 is supplied through the switching circuit CHG, and the binary data registers REG 1 and REG 2 are shifted in synchronization with the clock CLK 1 ′.
  • the input data is stored in the binary data registers REG 1 and REG 2 alternately bit by bit.
  • the data “a” stored in the first binary data register REG 1 and the data “b” stored in the second binary data register REG 2 are transmitted from the internal clock generation circuit 30 via the switching circuit CHG.
  • the clock is shifted in synchronization with the clock CLK2 supplied to the data conversion processing circuit 11 which performs the operation of (2) in FIG. 1).
  • the data is sequentially transferred to the n-bit length sense latch circuit 13 provided on one side of the memory array 12 via the switch SW2, and the writing to the memory cells in the memory array 12 is executed. This harming operation will be described later in detail.
  • the switching circuit CHG supplies a clock CLK 1 ′ to the binary data registers REG 1, REG 2 at the time of data input by a control signal from the sequencer 18 which controls the internal memory, and closes the data with the sense latch 13. At the time of transfer, switching is controlled so that the clock CLK2 from the clock generation circuit 30 is supplied to the binary data registers REG1 and REG2.
  • NAND gate G1 which receives data a and b in data registers REG1 and REG2 at input terminals and performs (a NAND b) operation and NOR gate G2 which performs (a NOR B) operation
  • NOR gate G2 which performs (a NOR B) operation
  • an inverter G3 which receives the data b of the binary data register REG2 at an input terminal and performs an operation of (NOT b)
  • the switch SW2 is connected to one of these gates G1, G2 and G3. And outputs the selected output signal to the sense latch circuit 13.
  • the data is serially transferred to the binary data register REG 1 via the switch SW3 in synchronization with LK2.
  • the data "d” read to the sense latch circuit 13 by changing the read voltage level is serially transferred to the binary data register REG2 via the switch SW3. Furthermore, by changing the read voltage level, the sense latch circuit
  • the data "f” read to 13 is serially transferred to the inverse conversion circuit 14 via the switch SW3. At this time, the binary data registers REG1 and REG2 are shifted in synchronization with the clock CLK2.
  • the period of clock CLK2 for data reading may be shorter than the period of clock CLK2 for data writing.
  • the period of clock CLK 2 is set to sequencer 1
  • the clock generation circuit 30 can determine and generate the control signal according to the control signal from 8.
  • the read line read level is also changed according to the control signal from the sequencer 18.
  • the inverse conversion processing circuit (arithmetic circuit for reading data) 14 includes an inverter G11 that receives data output from the binary data register REG2, an output of the inverter G11, and the sense latch.
  • a NAND gate G12 configured to receive the transfer data from the circuit 13 directly to the input terminal, and a delay that delays the data output from the binary data register REG1 and outputs the data at a predetermined timing.
  • the NAND gate G14 receives the output of the inverter G13 and the output of the NAND gate G12, and the read data c and d and the sense data held in the binary data registers REG1 and REG2.
  • the logical operation (d * NAND f) NAND c * shown in FIG. 2 is performed on the read data f directly transferred from the latch circuit 13. This calculation result is output to the data input / output element IZO via the switch SW1.
  • the inversely converted data "a” is temporarily converted to binary.
  • the data may be stored in the data register REG 1 and output to the input / output terminal I ZO alternately with the data in the binary data register REG 2 after the inverse conversion is completed for all bits. In that case, it is desirable to provide a 1-bit latch circuit instead of the delay circuit DLY.
  • the shift operation of the binary data registers REG1 and REG2 when stored in REG2 and then output to the outside can be configured to be performed in synchronization with the external clock CLK1.
  • flash memory of this embodiment is not particularly limited
  • the sequencer 18 is, for example, a ROM (read only memory) that stores a group of first-speed microinstructions necessary to execute a command (instruction), similar to the control unit of a microprogram-type CPU. That is, the command decoder 17 generates a microinstruction start address corresponding to the command and supplies the generated address to the sequencer 18 so that the microprogram is started.
  • psub is a p-type semiconductor substrate
  • pwell is a p-type semiconductor well region serving as a base of a memory cell
  • niso is a data erase time.
  • n + on the surface of p-type p-type pwell is the source / drain region of the memory cell
  • p-type p-type region pwell P + on the surface of the substrate is the source / drain region of the memory cell
  • p + on the surface of the substrate is the source / drain region of the memory cell
  • p + on the surface of the substrate n + on the niso surface
  • p + on the surface of the substrate psub are contact regions for reducing the contact resistance with the electrodes that apply potential to each semiconductor region. It is.
  • memory cells connected to word lines such as 128 are formed in one p-type well region, and all memory cells formed on such a single well are formed. Batch erase is enabled
  • the flash memory enters the damage mode because the write command from the external CPU is damaged by the command register 16 in Fig. 4.
  • harm data is input at a predetermined timing.
  • the flash memory fetches the write data into the binary data registers REGl and REG2, and transfers the data to the conversion circuit 11 two bits at a time to convert it into four-value data (step S1).
  • the conversion is performed in the order of a NANDb, NOT b (inversion of b), and a NORb.
  • the converted data (the first time is aNANDb) is transferred to the sense latch circuit 13 (step S2).
  • Step S3 it is determined whether or not all the data in the binary data registers REGl and REG2 have been transferred, and when it is determined that the transfer has been completed, the X (row) address supplied from an external CPU is determined. And a write pulse of a predetermined pulse width is applied to the memory cell of the bit corresponding to "1" of the Y (column) address output from the built-in Y address counter 33 shown in Fig. 10, and the write is executed. (Step S4). Damage is caused by applying a voltage of 10 V to the control gate CG via the word line, 5 V to the drain from the sense circuit via the bit line, and 0 V to the substrate as shown in Fig. 12. It is done in. At this time, V cc (for example, 3.3 V) is applied to the unselected word lines. As a result, the fluctuation of the threshold value due to the disturbance is suppressed.
  • V cc for example, 3.3 V
  • a verify voltage (approximately 3.5 V for the first time) corresponding to the damage level is supplied to the read line that is still selected at the time of writing, and reading of the memory cell to which the write pulse is applied is performed.
  • "0" is read as read data from a memory cell that has been sufficiently written, but "1” is read as read data from a memory cell with insufficient damage. Therefore, it can be determined whether the writing is completed or the damage is insufficient according to the read data.
  • the data of the sense latch circuit 13 of the bit that has been damaged is inverted to "0" (step S6), and whether or not the latch data of all the sense latch circuits 13 has become “0". Is determined, and if it becomes all "0", the current writing is completed, but even one is latched.
  • step S7 the process returns from step S7 to S4, and a write pulse is applied again to the memory cell with insufficient data corresponding to "1".
  • the harmful pulse is repeatedly applied so that the threshold of all the memory cells falls below the harmful verify pressure.
  • the damaged memory cell has a threshold of about 3.2 V on average.
  • step S8 It is determined whether the harm caused by all the write levels, that is, whether the writing to the data “10”, “01”, and “00” has been completed. If not completed, the process returns to step S1, where the quaternary data based on the next operation result (NOT b) is written to the memory cell, and the word line verify voltage is changed (the second time is 2.5 V). Verification is performed so that the damaged memory cell has a threshold of about 2.2 V on average. After that, the third operation result (a NOR b) is damaged and verified (verification voltage 1.5V), and the written memory cell has a threshold of about 1.2 V on average. The harm is ended.
  • FIG. 6 shows the waveforms of the control clock CLK2, the write data to the sense latch circuit 13 and the potential of the selected read line during the above-described write and damage verify operation.
  • the first latch result (a NANDb) is read by the sense latch circuit.
  • the write pulse writes data to the selected memory cell whose latch value is "1".
  • a voltage of, for example, about 3.5 V is supplied to the word line as a write verify voltage, and it is determined whether or not the read data is "0". If the threshold is higher than 3.5 V, the data read will be
  • the damage operation is repeated until the read data becomes "0".
  • the second operation result (NOTb) is transferred to the sense latch circuit 13, and a write pulse starts a damaging operation on a desired memory cell.
  • the write verify voltage is set to about 2.5 V, and it is determined whether or not writing is insufficient. If it is insufficient, rewriting is performed.
  • the third operation result (a NOR b) power S is transferred to the sense latch circuit 13, and the same processing as described above is performed.
  • the write verify pressure in this case is about 1.5V.
  • the setting of the word line pressure for the three-step write verification is the level set closest to the erase level (about 5 volts).
  • the voltage is controlled so as to gradually change in the direction away from the erase level (3.5 V-2.5 V ⁇ 1.5 V).
  • the target threshold is the highest or the lowest (2.2 V, 1.2 V). Writing is performed at the same time as scenting is performed on the memory cell whose threshold value (3.2 V) is targeted. This is one of the features of the present invention. As a result, it is possible to minimize an increase in the processing time for writing multi-value data.
  • the write is performed by targeting the intermediate voltage (2.2 V) of the three types of threshold voltages at the first time, Next, the level higher than the first voltage (3.
  • FIG. 7 (A) a method in which damage is simultaneously performed to memory cells having the same target threshold value can be considered.
  • the writing process is complicated and time-consuming, and the time for charge node-charging for changing the word line voltage is also added. Also gets bigger.
  • a word line is activated and a select level voltage such as 3.7 V, 2.7 or 1.7 V is applied to the control gate CG of the memory cell. It is performed by applying a voltage of 1.5 V to the drain via the bit line.
  • the read operation is performed when a command instructing a read is damaged by the command register 16.
  • the read level is set to the highest, 3.7 V, and the word line is started up (step S11). Then, the selected memory cell
  • step S12 since data appears on the bit line according to the read line voltage level, the data is read out by amplifying the bit line level by the sense latch circuit 13 (step S12).
  • step S13 the subsequent processing is divided depending on whether the read operation is the first, second or third read operation (step S13). That is, when the read operation is the first time, the read data in the upper E sense latch circuit 13 is transferred to the binary data register REG1 (step S14).
  • step S15 sets the read level to 2.7 V, and performs the second data read.
  • step S 13 sets the read level to 1.7 V and perform the third data read, then go from step S 13 to S 16 to directly reverse the read data » To the logic circuit 14.
  • the data held in the binary data registers REG 1 and REG 2 are transferred one bit at a time to the inverse conversion circuit 14, where the 4-bit data is converted into 2-bit data. (Step S17). Until the transfer and conversion of all the data in the sense latch circuit 13 are completed, the above-mentioned steps (S16 to S18) are repeated, and the read operation is completed.
  • the above data conversion is obtained by executing the operation shown in FIG.
  • FIG. 9 shows the timing of the control clock CLK 2 and the data transferred from the sense latch circuit 13 and the read level of the word line during the read operation according to the above procedure.
  • Fig. 10 shows an example of the overall configuration of a multi-flash memory MDFM equipped with the data conversion and inverse conversion function circuits on the same semiconductor chip, and the relationship between it and the controller CONT connected to it. ing.
  • the controller CONT only needs to have an address generation function and a command generation function for the multiple flash memory of this embodiment, so that a general-purpose microcomputer can be used.
  • circuit portions denoted by the same reference numerals as those in FIG. 4 are circuits having the same functions. That is, REG l and REG 2 are binary data registers that capture 2-bit write data from the controller, 11 is a data conversion circuit that converts the captured 2-bit data into 4-bit data, and 12 is FAMOS A memory array in which nonvolatile memory elements having floating gates are arranged in a matrix as shown in FIG.
  • 1, 13 is a sense latch circuit for holding read data and write data
  • 14 is quaternary data read from the memory array
  • 16 is a command register that holds the command given from the controller CONT
  • 17 is a command decoder that decodes the command code captured in the command register 16
  • control signals for each circuit in the memory in order to execute processing corresponding to the command. It is a sequencer to force out with.
  • the multilevel flash memory of this embodiment is provided with two memory arrays, and a sense latch circuit 13 is provided corresponding to each of the two memory arrays.
  • Each of the sense latch circuits 13 is configured to simultaneously amplify and hold data of one row of memory cells sharing a common memory cell line, and two sense latch circuits 13 and The read data held in 13 is selected by the common Y decoder circuit 15 and transferred to the output register 19 bit by bit or in units of bytes or the like.
  • the read data held in the output register 19 is output to an external CPU or the like via the buffer circuit 22. Since the sense latch circuit 13 of the embodiment shown in FIG. 4 performs a shift operation when transferring data, it is the same as the shift register.
  • the Y decoder circuit 15 selects the data and the Y decoder circuit 15 shifts the selected bit by the clock. With such a configuration, the sense latch circuit 13 does not require a shift function.
  • the multi-level flash memory of this embodiment includes, in addition to the above circuits, an all determination circuit 2 for determining whether data read from the memory array 12 to the sense latch 13 is all “0” or all “1”. 0, reset signal RES supplied from controller CONT, chip select signal CE, write control signal WE, output control signal OE, system clock SC, command enable signal CDE to indicate whether command input or address input CDE
  • Generating circuit 23 address register 24 that holds the address captured in buffer circuit 22, data register 2 5 that holds input data
  • An internal power supply generation circuit 28 that generates voltages required inside the chip such as a read voltage and a verify voltage, a desired driver is selected from among these voltages according to the operation state of the memory, and a driver 27 etc.
  • Control circuit 29 a clock generation circuit 30 that generates an internal clock (such as CLK2), a timer circuit 31 that counts clocks and gives time such as a write pulse width, and memory control by a sequencer 16 Status register 32 that indicates the status, Y address counter 33 that automatically updates the Y address, bad address register that holds the position g (address) of the bad bit 34, a redundancy comparison circuit 35 for comparing a Y address with a defective address, a relief destination address register 36 for storing a relief destination address for switching a selected memory column when the addresses match, and the like.
  • the multi-level flash memory of this embodiment is configured to output a ready Z busy signal R ZB * indicating the state of the memory whether or not external access is possible.
  • the multi-level flash memory of this embodiment is not suitable for disturbance retention.
  • a refresh function Fifteen It also has a function (hereinafter referred to as a refresh function) to sharpen the peak of the threshold distribution (see Fig. 3) when it becomes gentler.
  • This refresh function is designed to work by receiving an external command in the same way as harming or erasing.
  • the microprogram control type sequencer When a refresh command is input to the command register 16, the microprogram control type sequencer is used. 18 is activated and configured to refresh. This refresh operation will be described later in detail.
  • the signal indicating the determination result of the all determination circuit 20 is configured to be supplied to the sequencer 18. In the refresh mode, the all determination circuit 20 determines all “0” of the read data, and determines the determination result. Is supplied to the sequencer 18, the sequencer 18 stops the refresh operation. In addition, the sequencer 18 is configured to stop the erasing operation when the all judgment circuit 20 judges all "1" of the read data at the time of data erasing.
  • a pre-decoding method in which an X address decoder decodes an address signal in two stages by a pre-decoder 26a and a main decoder 26b is employed.
  • the upper 3 bits of the X address are decoded first, and the word driver 27 is controlled by the predecode signal to select a desired code line.
  • the unit decoders constituting the main decoder 26b can be arranged in accordance with the pitch of the memory array to increase the harvest and reduce the chip size. Become.
  • the multi-level flash memory of the above embodiment has a function circuit 11 for performing conversion from 2-bit data to 4-level data and vice versa, as shown in FIGS. 4 and 10.
  • 14 is provided on the same silicon substrate, it can be configured as a dedicated controller unit having these functions.
  • the multi-level functions are not mounted on the flash memory chip, so there is no increase in the chip area, and as shown in Fig. 11, multiple flash memories MDFM are integrated.
  • It also has the advantage that it can be configured to be connected to and controlled by one controller unit CONT via the bus BUS.
  • This controller unit is configured to have an address generation function and a command generation function in addition to the data conversion and inverse conversion functions.
  • FIG. 15 shows an internal power supply generating circuit 28 for generating a word line voltage and a substrate potential Vsub, and a switching circuit 29 for selecting them and supplying them to a card drive circuit 27 and the like. 2 shows a configuration example of the word drive circuit 27.
  • the internal power supply generation circuit 28 generates a necessary lead line voltage in response to an internal control signal corresponding to various operation modes generated from the sequencer 18. Configuration of internal power supply generation circuit 28 including lead wire compression and switching circuit for receiving generated voltage
  • the configuration of the word line 29 is the same as that of the conventional one, and the type of the voltage value of the word line is merely increased for multi-value.
  • the word line voltage required in the conventional binary flash memory is read voltage (2.7 V, 0 V), damage voltage (110 V, 0 V), damage verify voltage (1. 5V), erase voltage (+ 10V, 0V) and erase verify voltage (4.3V, 0V), which are required for the multi-level flash memory of this example
  • Word line voltage is read voltage (3.7 V, 2.7 V, 1.7 V, 0 V), harmful voltage (110 V, 0 V), harmful verify voltage (3.5 V, 2.5 V, 1.5 V), erase and erase verify voltage (10 V, 4.3 V, 0 V) and refresh voltage (110 V, 10 V, 3.7 V, 3.5 V , 2.7 V, 2.5 V, 1.7 V, 1.5 V, 0 V).
  • the switching circuit 29 receives internal control signals corresponding to various operation modes generated from the sequencer 18 and changes the voltage generated by the internal power supply generation circuit 28 according to the operation mode as shown in FIG. Are supplied to the power supply terminals P 1 and P 2 of the word drive circuit 27 configured as described above.
  • the word driver WDR V shown in FIG. 16 is for the case where the lead line predecoding method is adopted.
  • Eight voltage selection circuits VOL S1 to VOL S8 are connected to the output node N1 of the test selection circuit LOG S1.
  • Eight inputs of eight voltage selection circuits VO LS 9 to VOL S 16 are connected in common to the output node N 2 of the output selection circuit LOGS 2, and the blind decode signals X pl and X pl
  • Each of the voltage selection circuits is selected by * to Xp8, X ⁇ 8 *.
  • the signals ⁇ , ⁇ and the predecode signals X ⁇ 1, Xpl * to Xp8, X ⁇ 8 * are the powers of the address decoder XDCR (26 b),
  • the voltage selection circuits VOL S1 to VOL S16 output the selection signal of the selected level even if the corresponding S selection circuit LOGS 1 or 2 outputs the selection signal of the selection level, unless the operation is selected by the bride signal.
  • the same voltage as that which is not selected by the other selection circuit must be selected and supplied to the lead line.
  • switch control is performed on the split female MO SFE TQ 56 and Q 57 with a predecode signal.
  • a non-transitional voltage is output to the word bran in order to complementarily switch with the isolation MOS FETs Q56 and Q57.
  • a bull-up ⁇ OS FETQ 58 and a bull-down MO SFETQ 59 are controlled so that a predetermined voltage can be supplied to each input of the output circuit I NV2.
  • the symbol XM is a 3-bit symbol that indicates which group of code lines is to be selected from the eight word lines that make up a set of eight word lines. Done.
  • the blow decode signals Xpl, Xpl * to Xp8, Xp8 * are regarded as complementary signals indicating which of the word lines included in each word line group are to be selected.
  • the selection signal SEL has a high level as the selection level, and the predecode signals Xpi, Xp1 * to Xp8, Xp8 * have a high level and a mouth level, respectively. Selection level.
  • the voltage supplied to terminal P1 of the above-mentioned read driver WDRV is used for erasing, damaging, verifying, and reading 5 V, 4.3 V, 3.7 V, 3.5 V, 2.7 V, 2 Voltage V pp such as 5 V, 1.7 V, 1.5 V, 0 V, and terminal P
  • the voltage supplied to 2 is a voltage V ee such as 110 V used for refreshing and a voltage V s s such as 0 V as a ground potential or a reference potential of the circuit.
  • Each of the above selection circuits LOGS 1 and LOGS 2 is composed of an inverter INV 1 for inverting the signal of the X decoder XDCR, a transfer gate TG 1 for transmitting or blocking its output, and an X decoder XDCR. It is composed of a transfer gate TG2 that transmits or blocks a signal.
  • the voltage selection circuits VOL S1 to VOL S16 have the same configuration, and the terminals P 3 and MOS F are connected like the voltage selection circuit VOL S 1 whose details are typically shown.
  • An N-channel pull-up, MOSF ETQ58 which is switch-controlled by the predecode signal Xpi * provided at the IW to the gate of ETQ52, and between the terminal P4 and the gate of MOS FETQ53 And a P-channel type bull-up MOSFETQ59, which is switch-controlled by the predecode signal Xp1, and the MOSFETQ56 for separation is switch-controlled by the predecode signal Xp1, and the other is separated.
  • the MOS FETQ57 is configured to be switch-controlled by the predecode signal Xp1 *.
  • the terminals P3 and P4 are supplied with the voltage Vcc or Vss.
  • Table 1 shows the voltages of the terminals P1 to P4 and the lead wire pressure in each operation mode. A description of how to determine each of the write mode, the erase mode, and the read mode is omitted.
  • the voltage Vpp is supplied to the terminal P1
  • the voltage Vss is supplied to the pin P2
  • the voltage Vcc is supplied to the terminals P3 and P4 from the switching circuit 29.
  • the control signal DE is set to low level.
  • the signal of the node N1 is supplied to the gates of the MOS FETs Q52 and Q53 of the voltage selection circuit VOL S1.
  • the MOS FETQ 52 of the output circuit I NV2 is turned on, and the lead line W1 starts to be charged by the voltage Vpp of the terminal P1.
  • the low level supplied to the gate of the other MOS FET Q53 is set to a higher level than the initial voltage V ss by the operation of the MOS FET Q57, and the MOSFET Q53 is not completely turned off.
  • the gate of the MOS FET Q53 is forced to the voltage V ss, and the MOSFET TQ 53 is completely turned off. . Therefore, in the erase mode, the word line W1 to which the selected memory cell is connected is charged up to Vpp.
  • the selection signal SEL is set to the high level as described above, if the memory cell Q1 on the supply line W1 is a memory cell not selected for erasing, the predecode signal Xp1, X1 * Are set to mouth level and high level, respectively. Therefore, voltage selection
  • the isolation MO SFE TQ 56 and Q 57 of the selection circuit VOL S 1 are both turned off, and the signal of the node N 1 is not taken into the voltage selection circuit VOLS 1.
  • the bull-down MOS FETQ 58 and bull-down MOSFETQ 59 of the voltage selection circuit VOL S 1 are both turned on.
  • the Vcc voltage is supplied from the terminals P3 and P4 to the gates of the MOS FETs Q52 and Q53 of the cough voltage selection circuit VOL S1 via the MOS FETs Q58 and Q59. Then, the MOS FET Q53 of the output circuit I NV2 is turned on, and the word line W1 starts to be discharged toward the voltage V ss via the terminal P2. At this time, the high level supplied to the gate of the other MOS FET Q52 is lower than the voltage Vcc by the threshold voltage of the MOS FETQ58.
  • the operation of the read driver circuit WDR V is similar to the operation in the write mode described above, and therefore detailed description is omitted.
  • the lead wires are driven such that the voltages shown in FIGS. 13 and 14 are applied to the selected memory cells by the voltages supplied to P1 and P2, respectively.
  • the cause is, for example, a so-called disturb phenomenon in which when a memory cell adjacent to a certain memory cell is written, the corresponding memory cell is also weakly written, and retention due to natural leak at the time of standby.
  • This phenomenon is a 1-bit
  • FIG. 18 is a flowchart showing the convenience of the refresh operation.
  • the sequencer 18 is started, and the refresh operation according to the flowchart of FIG. 18 is started.
  • an erase pulse weaker than the word line is applied to all the memory cells kneaded on the selected word line (step S21).
  • the application of this weak erase pulse slightly shifts the threshold of all memory cells to the higher side as shown in (3) of Fig. 17.
  • the shift amount is about 0.2V.
  • a weak erase pulse means a pulse that is short enough that, for example, the threshold of the memory cell at "10" does not exceed the immediately preceding read level of 3.7V.
  • the pulse width is determined experimentally according to the amount to be shifted.
  • the read is performed by setting the word line voltage and the read level (3.7 V) corresponding to the stored data "10" (step S22).
  • data is read according to the threshold value of each memory cell, and is amplified and held by the sense latch circuit 13 (step S23).
  • the data of the sense latch corresponding to the memory cell having the threshold higher than the word line voltage becomes "1”
  • the data of the sense latch corresponding to the memory cell having the threshold lower than the word line voltage becomes "1”.
  • the data becomes "0”.
  • the data of the sense latch is inverted (step S24). This data inversion can be easily performed by a sense latch circuit having a configuration as shown in FIG. 20 (described later).
  • a verify voltage (at first, 3.5 V) lower than that of the above read (step S22) is set to the word line, and the threshold is determined (step S22).
  • the data in the sense latch corresponding to the memory cell having the threshold value lower than the verify voltage ((4) A in FIG. 17) changes from “1" to "0".
  • the data of the sense latch corresponding to the memory cell having the threshold value higher than the verify voltage ((4) B in FIG. 17) remains “1". In the present embodiment, this is determined as a rewriting target.
  • the memory cell that has approached the read level (3.7 V) too much when the threshold value has been shifted to the higher side by the weak erase in step S21 is specified.
  • the data of the sense latch corresponding to the memory cell ((4) C in FIG. 17) corresponding to the storage data “11” having the highest threshold value is set by the above inversion operation. Is left at "0". Such an operation can also be performed automatically by the sense latch circuit having the configuration shown in FIG. 20 (described later).
  • a write voltage is set, and rewrite is performed on the memory cell ((4) B in FIG. 17) whose data of the sense latch is "1" (step S27).
  • verification is performed by setting the verification haze pressure corresponding to the damage level (steps S28, S29).
  • the threshold value becomes lower than the verify voltage
  • the latch data changes from "1" to "0”.
  • the damage and the verification are repeated to complete the refresh processing of the memory cell of "10" data (step S30).
  • the variation distribution (half-width) of the threshold value of the memory cell of "10” data s becomes smaller as shown in (5) of FIG.
  • step S31 the same refresh processing is executed for the memory cells storing the data "01" and "00" (step S31). Further, in order to further narrow the width of the distribution shape of the threshold value, steps 521 to 531 are repeated, and the refresh is completed when the predetermined number of times is completed (step S32) o
  • Table 2 shows that when refreshing is performed according to the above procedure
  • FIG. 19 is a diagram showing timing for executing the refresh operation.
  • the cause of the widening of the variation in the threshold value of the memory cell is that when the write operation is performed on the adjacent memory cell and the Z read operation is performed, the weak write erase and read operation are performed on the memory cell of (1). Disturbances due to damage and retention due to natural leaks.
  • the execution timing of the refresh operation for the fluctuation of the threshold value due to the disturbance is as follows.
  • the flash memory is in the standby state (ZRES is at the high level) and the refresh operation is executed after a certain number of harmful Z erase and read operations are completed.
  • Reset is executed immediately after the reset state by bringing RES low from the standby state.
  • ZRES is set to low level in advance, and when this is detected, refresh is executed.
  • the refresh operation described above is not limited to multi-level flash memory, and if the power supply voltage of the flash memory shifts to a lower voltage in the future, even in a normal flash memory, the increase in the variation in the threshold value is ignored. This is an effective function for reducing the power supply voltage of flash memory.
  • FIG. 20 shows a configuration example of the memory array 12 and the sense latch circuit 13.
  • the memory array 12 is arranged between a common drain line DL and a common source line SL, which are arranged in a direction perpendicular to the word lines and arranged in parallel with the bit line BL from which the read signal of the selected memory cell is output.
  • an AND type in which a plurality of memory cells MC (for example, 128 corresponding to 128 word lines capable of being collectively erased) are connected in parallel is provided.
  • the common drain line D L can be connected to the corresponding bit line B L via a switch MOS FET Q 1
  • the common source line SL can be connected to a ground point via a switch MOS FET Q 2.
  • the gate control signals of these switch MOS FETs Q 1 and Q 2 are formed based on the X address signal and the read Z write control signal, and when data is read (including verify time), V cc (3 3 V), the switch MOS FETs Q 1 and Q 2 are turned on, and the bit lines are released through the memory cells in the on state.
  • the gate control signal of the switch MOS FET-Q1 is set to a potential of 7V to transmit the write voltage (5V) of the bit line to the drain of the memory cell, and Q1 is turned off. Turned on. At this time, the switch MOSFET Q2 on the common source line SL is turned off.
  • the sense latch circuit 13 is constituted by a CMOS differential sense amplifier SA provided corresponding to each memory column and widening the potential difference between the bit lines of the left and right memory arrays.
  • the bit line in the selected memory array Prior to reading, the bit line in the selected memory array (left side in the figure) is precharged to a potential such as 1 V by the precharge MOS (SW21), and the bit line in the opposite memory array is precharged. Precharged to a potential such as 0.5 V by MOS (SW22).
  • the bit line maintains 1.0 V if the selected memory cell has a high threshold value.
  • the sense amplifier SA detects and amplifies a potential difference between the 1.0 V or 0.2 V and the potential 0.5 V of the bit line on the opposite side, and the read data is held in the sense amplifier SA.
  • the data read into the sense latch is inverted, a verify operation is performed, and a write pulse is applied to the memory cell corresponding to the bit having "1".
  • the latch data of the sense amplifier corresponding to the memory cell in which the damage has been completed is inverted and the memory cells to which the damage pulse is to be applied are narrowed down.
  • an inversion control circuit 30 composed of four switches SW11, SW12, SW13, and SW14 is provided between the sense amplifier and the memory array. .
  • the switches SW21 and SW22 provided on each bit line B L are switches for precharging the bit lines, and are constituted by MOS FEs together with the switches SW11 to SW14.
  • the non-selected bit lines are charged to a level such as 0.5V.
  • the sense amplifier S A turns on switch SW14 to be in reset state, and
  • a voltage such as Vcc is applied to the gates of the switch MOS FETs Q 1 and Q 2 to turn on Q 1 and Q 2.
  • one of the word lines WL in the memory array 12 is set to a selected level such as 3.7V.
  • the memory cells whose thresholds are lower than the word line selection level (for example, cells A and B in FIG. 17) are turned on, and the bit bran BL to which the relevant cell is connected is turned on. Discharge to a level such as 0.2 V is caused by current flowing through the cell toward the common source line SL.
  • a memory cell whose threshold value is higher than the word line selection level for example, cell C in FIG. 17
  • the bit line BL to which the cell is kneaded is set to a 1.0 V bridge. Maintain the charge level.
  • the switch SW14 is turned off to release the reset state of the sense amplifier SA and activated, and the switch SW13 on the bit line BL is turned on to connect the bit line BL to the sense amplifier SA. Control. Then, the power supply voltage V cc is supplied to the P-MOS side of the sense amplifier SA, and the ground potential (0 V) is supplied to the N-MOS side. Then, after the sense amplifier SA sufficiently amplifies the potential difference between the bit lines BL and BL *, the switch SW13 on the bit line BL is turned off. As a result, the sense amplifier SA amplifies the level difference between the bit lines on the selected side and the non-selected side and holds the data.
  • the switch SW12 is turned on, and the corresponding bit line BL is discharged to the bit line inversion level (0V).
  • the switch SW12 is turned off, and the relevant bit line BL maintains the Vcc level. That is, the inverted level of the data held in the sense amplifier SA appears on the corresponding bit line BL.
  • the switch SW14 is turned on and the sense amplifier SA is reset, the switch SW14 is turned off and the switch SW13 on the bit line BL is turned on to connect the bit line BL and the sense amplifier SA. .
  • the power supply voltage on the P-MOS side and N-MOS side of the sense amplifier SA is set to 0.5V.
  • the power supply voltage Vcc is supplied to the P-MOS side of the sense amplifier S A, the ground potential (0 V) is supplied to the N-MOS side, and the switch SW13 on the bit line BL is turned off.
  • the sense amplifier SA is in a state of holding data according to the level of the bit line in the inverted data holding state. That is, the sense amplifiers corresponding to cells A and B in FIG.
  • bit line recharging must be performed only when the sense latch is "H”. Then, by turning on the switch SW11 and setting the bit line recharge voltage (1) to I V, only the bit lines B L0 and BL 1 are set to I V (B L 2 is reset to 0 V in advance).
  • the switches SW13 and SW22 on the bit line BL are turned off, the switches SW21 and SW22 are turned on to set the selected bit line BL to a precharge level such as 1.0 V, and to the non-selected bit line BL. Charges to a level like 0.5 V.
  • a verify voltage such as 3.5V, which is slightly lower than the previous read level (3.7V) is applied to the selected word line.
  • the memory cell whose threshold value is lower than the word line selection level (for example, cell A in FIG. 17) is turned on, and the bit line BL to which the cell is connected is set at 0.2 V. Is discharged to such a level.
  • memory cells whose threshold is higher than the word line selection level for example, Fig. 17
  • the memory cells (cell C in FIG. 17) corresponding to the data "11" are summed up.
  • the sense amplifier corresponding to the bit line and the sense amplifier corresponding to the bit line to which the memory cell (cell A in FIG. 17) having a threshold lower than the read line selection level is set to low level "0"
  • the sense amplifier corresponding to the bit line connected to the memory cell (cell B in Fig. 17) with a threshold higher than the word line selection level will maintain the high level "1" .
  • the data held by the sense amplifier is used to shift to the damage operation, and a write pulse (110 V) is applied to the selected read line, whereby the data held by the sense amplifier corresponds to "1".
  • the threshold of the memory cell to be used is lowered.
  • the bit line level of the memory cell whose threshold value is lower than the read line verify eye level is low level, that is, " It changes to "0" and the bit line connected to the under-written memory cell maintains the high level "1". Therefore, by latching this with a sense amplifier and writing again, the threshold value of only the memory cell corresponding to the data held in the sense latch of "1" can be lowered, and the distribution shape of the threshold value can be sharpened. .
  • the data held by the sense amplifier SA is supplied to the above-described all determination circuit 20 via a so-called column switch which is turned on and off by the output signal of the Y decoder 15 and a common IZO line, and is set to all "0". Is determined. When all bits become “0”, the refresh for the memory cell of data "1 0" is completed, and the refresh for the memory cell of data "01", "00,” is performed.
  • data conversion is performed by converting data of a plurality of bits into data (multiple data) according to the combination of the bits by a data conversion circuit.
  • the data is transferred to a latch circuit knitted on the bit line of the memory array, and a write pulse is generated in accordance with the data held in the latch circuit and applied to the selected storage element, thereby providing multi-valued data.
  • the read voltage is changed to the middle value of each threshold value, and the state of the storage element is read, and the data is transferred to the register where the small data is written.
  • the memory Since the original data is restored by the inverse data conversion circuit based on the multi-valued data used for the glare register, the memory The size of the peripheral circuit of the ray can be kept relatively small, and in the damage operation, the verify voltage value of the word line is gradually changed by a predetermined value in a direction away from the side closer to the word line voltage for erasing. By doing so, the total number of write pulses, that is, the write time, can be made smaller than that of the multi-valued flash memory system in which the verify voltage is set at random, and there is an effect that the harm operation can be realized in a short time. .
  • a useful element having a word line with a threshold lower than the read level and a threshold higher than the verify level is detected, and the storage element is detected. Is performed so that the threshold voltage of the storage element becomes lower than the verify voltage, the spread of the variation distribution shape of the threshold voltage of the damaged storage element corresponding to each input data is reduced. Since the width is made narrower, there is an effect that the variation distribution shape of the threshold voltage of the storage element, which has been widened due to disturbance retention or the like, can be returned to a steep shape almost equivalent to that immediately after the completion of writing.
  • the threshold value of one memory cell is set to four levels to store four-level data, but the threshold value may be set to three levels or five or more levels. It is possible.
  • the configuration is such that the inversion of the read data at the time of refreshing, the narrowing down of the memory cells to be programmed, etc. can be performed using only the sense latch circuit. Performing an arithmetic operation such as inverting the data to narrow down the memory cells to be written. »A logical circuit may be provided.
  • three types of operations as shown in (2) of FIG. 1 are performed as a method of converting 2-bit data to 4 ⁇ data and its inverse conversion.
  • the present invention is not limited to this example, and any type of data may be obtained as a result, as the number of bits with "1" is different.
  • the operation for the inverse data conversion is not limited to the one shown in FIG. 2, and any operation may be used as long as the original 2-bit data can be restored. However, it may be two or more.
  • the writing method for each memory cell is not limited to the method of once lowering the threshold value by erasing and then lowering the threshold value by a write pulse as in the embodiment, but increasing the threshold value by a write pulse. The method may be used.
  • the threshold value is changed by damaging the memory cell corresponding to the sense latch holding the data “1”, but the memory cell corresponding to the sense latch holding the data “0” is changed.
  • the threshold value may be changed by damaging the memory cell.
  • the present invention it is possible to realize a multi-value storage type nonvolatile storage device capable of minimizing an increase in circuit scale and performing high-precision harm, read, and erase operations in a short time.
  • a non-volatile memory device capable of stably operating at a low voltage by sharpening the threshold voltage distribution distribution shape of the memory element.

Description

データ書き込み時には複数ビットのデ一タをデータ変換餘理回路によりその ビットの組合せに応じたデータ （多値データ） に変換して、 変換されたデータを メモリアレイのビット線に接続されたラッチ回路に順次転送し、 該ラツチ回路に 保持されたデータに応じて鲁き込みパルスを生成して選択状態の記憶素子に印加 することで、 多値データに対応したしきい値を有する状態にさせるとともに、 データ読み出し時に DDGGGGGKKKKEHKEFF JはIIII 読み出し毽圧をそれぞれのしきい値の中間に変化させて記
UKNG EEAEETBERLSZSPPI
憶素子の状態を読み出しデエイハガギギスフフグドて多値データを記憶するレジスタに転送させて保持させ，
べルイボギ-ンスランィリ
該レジスタに記憶された多マァイツガ値ンンンジシリト
ァニスンス 7ラデータに基づいて逆データ変換狳理回路により元の ァンク
ビットデータを復元させるようドにしたので、 メモリアレイの周辺回路の規模を比 較的小さく押さえることができるとともに、 短時間での害込み動作が実現できる < MMMM LLLLLLLL UKTVDGKCRCS I
ルセポポススシススチァスロタウゥゥヴトトトト
ル一ネルルガシンャジゥロロヮメズクィリ
マァガガベダジキラゴニンヴヴクェコラリトド
速ールニボガンンライカキアスダメダト
ル邦デァニキニ一ナ合ナンタスド ルァァ衆ンンスムタドド 国タン■ ン
情報としての用途のみ
PCTに基づいて公 Mされる国際出顧をパンフレツト第一頁に PCT加 κ国を同定するために使用されるコ—ド
AL アルバニア リヒテンシユタイン P L
AM アルメニア セントルシア PT
AT オーストリア スリランカ RO
AU オーストラリア リベリア RU
AZ アゼルバイジャン レソト SD
B A ボスニア■ヘルツヱゴビナ リ トァニァ SE
BB バルバドス ルクセンブルグ SG
BE ベルギー ラトヴィァ S I
BF ブルギナ ·ファソ モナコ SK
B G ブルガリァ モルドヴァ共和国 SN
B J ベナン マダガスカル SZ
B ブラジル マケドニァ旧ュ一ゴスラ TD
BY ベラル一シ アイルランド ヴィァ共和国 TG
C A カナダ イスラエル ML マ!） T J
CF 中央アフリカ共和国 アイスランド MN モンゴル TM
CG コンゴ イタリア MR モーリタニア TR
CH スイス 日本 MW マラウイ TT 卜バゴ
C I コート 'ジボア一ル ケニア MX メキシコ UA
CM カメル—ン キルギスタン NE ニジエール UG
CN 中国 φ| 民主主義人民共和国 N L オランダ US
CU キュ一パ ¾*|民国 NO ノールゥ：!：
CZ チェッコ共和国 カザフスタン NZ ニュー ·ジ一 UZ
ーランド VN 明 細 睿 不揮発性記慷装置およびリフレッシュ方法 技術分野
本発明は、 半導体記憶装置さらには不揮発性半導体記憶装置における多値情報 の記憶方式に適用して特に有効な技術に関し、 例えば複数の記慷情報を電気的に 一括消去可能な不揮発性記憶装置 （以下、 単にフラッシュメモリという） に利用 して有効な技術に関するものである。 背景技術
フラッシュメモリは、 F AM O Sと同様にコントロールゲートおよびフロー ティングゲートを有する不揮発性記憶素子をメモリセルに使用しており、 1個の トランジスタでメモリセルを構成することができる。 かかるフラッシュメモリに おいては、 害き込み動作では、 第 1 2図に示すように不揮発性記憶素子のドレイ ン電圧を 5 V程度にし、 コントローゲ一トが接続されたヮード線を一 1 0 V程度 にすることにより、 トンネル電流によりフローティングゲートから電荷を引き抜 いて、 しきい値戴圧が低い状態 （驗理 " 0 " ) にする。
消去動作では、 第 1 3図に示すように、 P型半導体領域 pwellを一 5 V程度に し、 上記ワード線を 1 0 V程度にしてトンネル電流を発生させてフローティング ゲートに負電荷を注入して、 しきい値を高い状態 （餘理 " 1 " ) にする。 これに より 1つのメモリセルに 1ビットのデータを記億させるようにしている。
ところで、 記憶容量を増大させるために 1メモリセル中に 2ビット以上のデ一 タを記憶させる、 いわゆる 「多値」 メモリの概念が提案されている。 この多値メ モリに関する発明としては、 特開昭 5 9 - 1 2 1 6 9 6号などがある。
従来のフラッシュメモリでは、 隣接ビッ トへの書込み ·読み出し ·消去動作に 伴い生じる弱い書込み （ディスターブ） 及び自然リーク （リテンショ ン） により しきい値のばらつきが増大し、 論理 " 0 " 、 論理 " 1 " に対応するしきい値のば らつき分布形状の半值幅 （第 3図に示されているような山型のばらつき分布の ビーク値の 1 Z 2の位置での幅） が時閲の経通とともに大きくなることが知られ ている。 今後の L S Iの電撅 «圧の低電圧化に伴い、 メモリセルのしきい値電圧 は、 ばらつき分布形状の経時的広がりにより読出し電圧に対する電圧余裕範囲を 越えてしまい、 誤動作が起こり得るという問題点があることを本発明者は発見し 特に、 しきい值の差異により複数ビットのデータを一つの K«素子に記憶させ る多値メモリにおいては、 各データに対応するしきい値電圧の差は小さいので、 上記問題点は頃著となる。 さらに、 フラッシュメモリにあっては、 不揮発性記 « 装匿固有の消去及び害込みべリ ファイ動作があるため、 多値メモリ固有の処理時 1¾及び回路規模は最小限に抑制すべきであるという技術的!！!題がある。
この発明の目的は、 回路の規模の増大を最少に抑え、 かつ短時間で高精度の書 込み、 読み出し、 消去動作を実現可能な多値記憶型不揮発性記 «装置を提供する ことにある。
この発明の他の目的は、 しきい値のばらつき分布形状を急峻化させる方法およ びこれによつて低 «圧での安定した動作が可能な不揮発性記憶装置を提供するこ とにある。
この発明の前記ならびにほかの目的と新規な特徴は、 本明細書の記述及び添付 図面から明らかになるであろう。 - 発明の開示
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、 下記のとおりである。 すなわち、
( 1 ) データ書き込み時には複数ビットのデータをデータ変換餘理回路によりそ のビッ トの組合せに応じたデータ （多値データ） に変換して、 変換されたデータ をメモリアレイのビッ ト線に接続されたラッチ回路に順次転送し、 該ラッチ回路 に保持されたデータに応じて害き込みパルスを生成して選択状態の記憶素子に印 加することで、 多値データに対応したしきい値を有する状態にさせるとともに、 データ読み出し時には読み出し電圧をそれぞれのしきい値の中間に変化させて記
2 «素子の状態を読み出して多値データを記憶するレジスタに転送させて保持させ 、 該レジスタに記慷された多値データに基づいて逆データ変换餘理回路により元 のデータを復元させるようにしたものである。
( 2 ) メモリアレイ内の記憶素子に対して弱い消去動作を実行した後、 ワード線 を餽み出しレベルよりも低く、 且つ、 ベリファイレベルよりも高いしきい値を有 する記憶素子を検出して核記憶素子のしきい値がベリブアイ戴圧よりも低い値に なるように書込みを実行することで、 各入力データに対応して書き込まれた記慷 素子のしきい値電圧のばらつき分布形状の広がりを狭くするようにしたものであ る。
上記した （1 ) の手段によれば、 メモリアレイの濁辺回路規模を比較的小さく 押さえることができるとともに、 害込み動作においては、 ワード線のベリファイ 電圧値を消去のためのヮード線電圧に近い側から逮ざかる方向に所定の值だけ顆 次変更する （第 3図の （1 ) 〜 （4 ) を参照） ことにより、 書込みパルスの総数 すなわち書込み時間は、 ベリファイ電圧をランダムに設定する多値フラッシュメ モリの方式に比べて小さくすることができ、 短時間での害込み動作が実現できる。 また、 上記 ( 2 ) の手段により、 ディスターブゃリテンション等により広がつ た記慷素子のしきい値電圧のばらつき分布形状を害込み完了直後とほぼ同等の急 峻な形状に戻すことができる。 図面の簡単な説明
第 1図は、 この発明に係る 1メモリセルに書き込まれる/読み出される 2ビッ トデータを各メモリセルに物理的に書込み Z読み出されるレベルである 4値デー タに変換する澳算の一実施例を示す説明図である。
第 2図は、 データ変換 ½理回路により変換された 4値データを元の 2ビッ ト データに逆変換する演算の一実施例を示す説明図である。
第 3図は、 上記 4値データとメモリセルのしきい値との関係を示す説明図であ る。
第 4図は、 本発明に係る多値フラッシュメモリの一実施例の概略を示すブロッ ク図である。
3 第 5図は、 実施例の多値フラッシュメモリの害込み手順を示すフローチヤ一ト である。
第 6図は、 実施例の多値フラッシュメモリの書込み動作波形を示すタイミング チヤ一トである。
第 7図は、 実施例の多値フラッシュメモリの書込み方式と他の害込み方式との 違いを示す波形図である。
第 8図は、 実施例の多値フラッシュメモリの読出し手頃を示すフローチャート である。
第 9図は、 実施例の多値フラッシュメモリの読出し動作波形を示すタイミング チャートである。
第 1 0図は、 実施例の多値フラッシュメモリ全体の構成例を示すブロック図で あ 。
第 1 1図は、 多値メモリ固有の 2ビットデータと 4値データとの変換機能をコ ントローラに持たせた実施例におけるシステムの構成例を示すプロックである。 第 1 2図は、 実施例のフラッシュメモリに使用されるメモリセルの構造および 書き込み時の «圧状態を示す模式図である。
第 1 3図は、 実施例のフラッシュメモリに使用されるメモリセルの消去時の電 圧状態を示す模式図である。
第 1 4図は、 実施例のフラッシュメモリに使用されるメモリセルの読み出し時 の電圧状態を示す模式図である。
第 1 5図は、 内部電源発生回路と発生された電圧を選択してワードドライブ回 路等に供給するスィツチング回路を示した説明図である。
第 1 6図は、 ワードドライブ回路の構成例を示す回路図である。
第 1 7図は、 実施例の多値フラッシュメモリのリフレッシュ方法を示す説明図 である。
第 1 8図は、 実施例の多値フラッシュメモリのリフレッシュ手順を示すフロー チヤ一トである。
第 1 9図は、 リフレッシュ実行時の動作波形を示すタイミ ングチヤ一トである。 第 2 0図は、 実施例のセンスラッチ回路の構成例を示す回路図である。
4 第 21図は、 センスラッチ回路の作用を示すデータ反転開始時の回路状態図で ある。
第 22図は、 センスラッチ回路の作用を示すデータ反転終了時の回路状態図で める。
第 23図は、 センスラッチ回路の作用を示すベリファイ時の回路状態図である < 発明を実施するための最良の形態
以下、 本発明をフラッシュメモリに適用した場合についてその実施例を図面を 用いて説明する。
第 1図は、 外部から入力される E«すべきデータとメモリセルに記憶される多 値データとの変換方式を、 また第 2図は多値データから元のデータを復元する逆 変換方式を示すものである。
第 1図には、 特に限定されないが、 1メモリセルに 2ビットすなわち " 00" 、 "01" 、 "1 0" 、 "1 1 " の何れかを記憶させる場合の変換方式の例が示さ れている。 第 1図の （1) における第 1のバイナリデータである "a " と第 2の バイナリデータである "b" との組み合わせは 4種類有り、 各組合せは第 1図の (2) に示す 3種類の驗理演算 （a NAND b) ， (NOT b) ， (a NOR b) を実施することにより、 4つのビッ トのうち "1" の個数が 0個、 1個、 2 偏、 3傕という 4種類の 4値データ ίこ変換される。
ここで、 上記の演算結果による "1" の個数だけ記 «素子に対して書込み動作 すなわち害込みパルスの印加をすれば、 各記 «素子のしきい値が書込み回数に応 じて、 第 1図の （3) に示すように 4通りになり、 2ビッ トデータを 1メモリセ ルに睿き込むことができる。 メモリアレイ内の複数の記慷素子に対して、 "0 0" , "01 " ， " 1 0" , "1 1" のデータをそれぞれ同数ずつ記憶させる場 合の各記 »素子のしきい値分布の変化の様子が第 3図に示されている。
第 2図は、 データ読み出し原理を示すものである。 ワード練の読み出し電圧を、
3段階 （第 3図の各しきい値分布の中間の値） に変化させることにより、 同一メ モリセルから 3種のデータ、 "c " ， "d" ， " ' を順次読み出すことができ る。 そこで、 読み出されたデータに対して論理演算（d* N AND f )NAND
5 c* を実施することで害き込まれた 2ビッ トのデータのうち一方 （a) を復元す ることができる。 また、 読み出されたデータのうち dは、 そのままで書き込み データ bと一致する。 なお、 d*， c*は d, cの反転侰号を表わす。
第 4図には、 第 1図および第 2図に示した多値データへの変換および逆変換の 具体的回路構成の一例が示されている。
データ書込みに際して、 外部から多値フラッシュメモリへ供給された 2 nビッ ト長のデータは、 スィッチ SW1を介してデータ幅が nビットである 2つのバイ ナリデータレジスタ REG 1， REG 2にシリアルに格納される。 このとき、 特 に制限されないが、 外部から供給されるクロック CLK 1により動作されるフ リツブフロッブ F F 1の出力により上記スィツチ SW1が切り換えられるととも に、 分周回路 DVDでクロック CLK 1を分周して得られた CLK 1の 2倍の周 期のクロック CLK 1 ' が切換え回路 CHGを介して供給されこのクロック CL K 1 ' に同期してバイナリデータレジスタ REG 1 , REG 2がシフトされるこ とにより、 入力データは 1ビットずつ交互にバイナリデータレジスタ REG 1， REG 2に格納される。
第 1のバイナリデータレジスタ R EG 1に格納されたデータ "a" と第 2のバ イナリデータレジスタ REG 2に格納されたデータ "b" は、 内部のクロック生 成回路 30から切換え回路 CHGを介して供給されるクロック C LK 2に同期し てシフ トされ、 第 1図の （2) の演 Ϊ) [を行うデータ変換篛理回路 1 1に 1ビッ ト ずつ供給され、 所定の餘理演算後にスィッチ SW2を経てメモリアレイ 1 2の一 側に設けられている nビット長のセンスラッチ回路 1 3に頫次転送され、 メモリ アレイ 1 2内のメモリセルへの書き込みが実行される。 この害き込み動作につい ては後に詳しく説明する。
上記切換え回路 CHGは、 メモリ内部の制御を司るシーケンサ 1 8からの制御 信号によってデータ入力時にはクロック C L K 1 ' をバイナリデータレジスタ R EG 1 , REG 2に供給し、 センスラッチ 1 3との閉のデータ転送の際にはク ロック生成回路 30からのクロック C LK 2をバイナリデータレジスタ R E G 1， R E G 2に供給するように切り換え制御される。
上記データ変換論理回路 （データ書込み用演算回路） 1 1は、 上記バイナリ
6 データレジスタ REG 1， REG2内のデータ a, bをそれぞれ入力端子に受け (a NAND b) の演算を行なうようにされた N A N Dゲート G 1および （a N OR b) の演算を行なう NORゲート G 2と、 上記バイナリデータレジスタ R E G 2のデータ bを入力端子に受け （NOT b) の演算を行なうインバータ G 3と から構成され、 スィッチ SW2はこれらの餘理ゲート G 1， G 2, G3のいずれ かの出力倌号を選択して上記センスラッチ回路 1 3へ供給するように構成されて いる。
—方、 データ読出しに際して、 メモリアレイ 1 2内の 1本のヮード線が読み出 し電圧レベルにされることに応じてビット線上に出現した読み出しデータ " c " は、 上記センスラッチ回路 1 3により墙幅されてラッチされ、 内部のクロック C
LK2に同期してスィツチ SW3を介して前記バイナリデータレジスタ REG 1 にシリアル転送される。
次に、 読み出し電圧レベルを変更してセンスラッチ回路 1 3に読み出された データ "d" はスィッチ SW3を介して前記バイナリデータレジスタ REG 2に シリアル転送される。 さらに、 読み出し電圧レベルを変更してセンスラッチ回路
1 3に読み出されたデータ " f " はスィッチ SW3を介して逆変換餘理回路 1 4 にシリアル転送される。 このとき、 バイナリデータレジスタ REG 1， R EG 2 は、 クロック C LK 2に同期してシフトされる。
ただし、 データ読出し時のクロック CLK2の周期はデータ書込み時のクロッ ク C LK 2の两期よりも短くて良い。 クロック C LK 2の周期は、 シーケンサ 1
8からの制御信号によってクロック生成回路 30が決定して生成することができ る。 ヮード線読み出しレベルの変更もシーケンサ 1 8からの制御信号に従って行 われる。
上記逆変換 ¾理回路 （データ読出し用演算回路） 14は、 上記バイナリデータ レジスタ REG 2から出力されるデータを入力とするィンバータ G 1 1と、 該ィ ンバータ G 1 1 との出力と上記センスラッチ回路 1 3からの転送データを直接入 力端子に受けるようにされた N ANDゲート G 1 2と、 上記バイナリデータレジ スタ REG 1から出力されたデータを遅延させて所定のタイミングで出力する遅 延回路 D L Yと、 該遅延回路 D LYの出力を反転するインバータ G 1 3と、 該ィ
7 ンバータ G 1 3の出力と上記 NANDゲート G 1 2の出力とを入力とする N A N Dゲート G 14とにより構成され、 上記バイナリデータレジスタ REG 1 , RE G 2に保持された読み出しデータ c， dおよびセンスラッチ回路 1 3から直接転 送された読み出しデータ f に対して第 2図に示した »理演算（d* NAND f )N AND c*を実施する。 この演算結果は、 スィッチ SW1を介してデータ入出力 維子 I ZOへ出力される。
このようにして 1ビッ トのデータが出力されると同時に、 上記バイナリデータ レジスタ REG 2がシフトされて保持されていたデータ "d" (= b) の 1ビッ トが出力される。 このとき、 バイナリデータレジスタ REG 1， REG 2のシフ ト動作はクロック CLK 2に同期して行われる。 次に、 再び上記バイナリデータ レジスタ REG 1 , REG 2からデータ "c" ， "d" の次のビットが読み出さ れ、 センスラッチ回路 1 3から直接転送された読み出しデータ " f " の次の 1 ビットに対して餘理演算（d* NAND f )NAND c*を実施する。 以下、 上 記 と同様の動作を練り返すことで、 逆変換されて元の 2ビットに復元された データ "a " ， "b" がデータ入出力端子 I ZOより外部へ出力される。
なお、 上記のように、 逆変換 ¾理回路 1 4で逆変換されたデータ "a " を直ち に入出力端子 I ZOへ出力させる代わりに、 逆変換されたデータ "a " を一旦バ イナリデータレジスタ REG 1に格納し、 全てのビットについて逆変換が終了し た後にバイナリデータレジスタ REG 2内のデータと交互に入出力端子 I ZOへ 出力させるように構成しても良い。 その場合、 上記遅延回路 DLYの代わりに、 1ビットのラッチ回路を設けるようにするのが望ましい。
これによつて、 バイナリデータレジスタ R E G 1内のデータ " c " を 1 ビット 読み出してデータ "d" ， " f " との餘理演算を行ない、 その結果をバイナリ データレジスタ REG 1内の元のビット位置に書き込むといった操作が簡単に行 なえるようになる。 逆変換後のデータをー且バイナリデータレジスタ R E G 1，
REG 2に格納してから外部へ出力する場合のバイナリデータレジスタ REG 1， R E G 2のシフ ト動作は、 外部からのクロック C L K 1に同期して行うように構 成することができる。
この実施例のフラッシュメモリは、 特に制限されないが、 外部の C PU等から
8 与えられるコマンドを保持するコマンドレジスタ 1 6 と、 核コマンドレジスタ 1 6に格納されたコマンドをデコードするコマンドデコーダ 1 7と、 該コマンドデ コーダ 1 7のデコード結果に基づいて当核コマンドに対応した処理を実行すべく 上記スィツチ S W 2， S W 3等各回路に対する制御信号を噸次形成して出力する シーケンサ 1 8とを備えており、 コマンドが与えられるとそれを解読して自動的 に対応する処理を実行するように構成されている。 上記シーケンサ 1 8は、 例え ばマイクロブログラム方式の C P Uの制御部と同様に、 コマンド （命令） を実行 するのに必要な一速のマイクロ命令群が格納された R O M (リードオンリメモ リ） からなり、 コマンドデコーダ 1 7がコマンドに対応したマイクロ命令祥の先 頭ア ドレスを生成してシーケンサ 1 8に与えることにより、 マイクロプログラム が起動されるように構成されている。
詳細な書込み手 ϋは第 5図の害込みフローに従い、 次のように説明される。 先ず、 害込みに先立ち、 すべてのメモリセルに対して一括消去が行なわれる。 これによつて、 すべてのメモリセルは、 最も高いしきい値 （約 5 V ) 有するよ うにされ、 書き込みデータとして " 1 1 " を記慷した状憊となる （第 3図の
( 1 ) ) 。 一括消去は、 第 1 3図に示すように、 ワード線を立ち上げてメモリセ ルのコン トロールゲート C Gに 1 0 V、 ビッ ト線を介してドレインに O V、 基板
(半導体領域 pwell) に一 5 Vの電圧を印加して、 フローティングゲート F Gに 電子を注入することにより行なう。 i記一括消去は、 外部 C P Uから消去を指令 する消去コマンドがコマンドレジスタ 1 6に書き込まれることにより実行される。 なお、 第 1 3図 （第 1 2図， 第 1 4図） において、 psubは p型半導体基板、 pwellはメモリセルの基体となる p型半導体ゥエル領域、 nisoはデータ消去時
(負電圧印加時） に基板 psubとの絶緣をとるための n型半導体アイソレーショ ン 領域、 p型ゥエル頜城 pwel lの表面の n +はメモリセルのソース、 ドレイン領域、 p型ゥエル領域 pwellの表面の p +、 ァイソ V ^—シヨ ン領域 niso表面の n +およ び基板 psubの表面の p +は、 各半導体領域に電位を与える電極との接触抵抗を低 滅するためのコンタク ト領域である。 特に制限されないが、 1つの p型ゥエル領 域には、 1 2 8本のようなワード線に接続されたメモリセルが形成され、 このよ うな一つのゥエル上に形成された全てのメモリセルの一括消去が可能にされてい
9 る。 また、 1つの p型ゥエル領域上のメモリセルに対して、 ワード線電位を選択 (1 0 V) ノ非選択 （0V) とすることで、 ワード線単位の消去も可能である。 一括消去が終了すると、 外部の C PUから書込みコマンドが第 4図のコマンド レジスタ 1 6に害き込まれることによりフラッシュメモリは害き込みモードとな る。 この害き込みモードにおいて、 所定のタイミングで害き込みデータが入力さ れる。 すると、 フラッシュメモリは、 上記書き込みデータをバイナリデータレジ スタ REG l, REG 2に取り込んで、 2ビットずつ変換餘理回路 1 1に転送し て 4値のデータに変換する （ステップ S 1) 。 変換は、 a NANDb, NOT b (bの反転） ， a NORbの順に行なわれる。 変換されたデータ （1回目は a N AND b) は、 センスラッチ回路 1 3に転送される （ステップ S 2) 。
次のステップ S 3でバイナリデータレジスタ REG l , REG 2内のすべての データが転送されたか否か判定し、 転送が終了したと判定すると、 外部の CPU から供給された X (ロウ） 系ア ドレスと第 1 0図に示す内蔵 Yア ドレスカウンタ 33から出力される Y (カラム） 系ア ドレスの " 1 " に対応したビットのメモリ セルに所定のパルス幅の書き込みパルスが印加され、 書き込みが実行される （ス テツブ S 4) 。 害き込みは、 第 1 2図に示すように、 ワード線を介してコント ロールゲート CGに一 1 0V、 ビット線を介してセンス回路からドレインに 5 V、 基板に 0Vの電圧を印加することで行なわれる。 なお、 このとき非選択のワード 線には V c c (例えば 3. 3 V) が印加される。 これによつて、 ディスターブに よるしきい値の変動が抑制される。
次に、 害込みレベルに応じたベリファイ電圧 （1回目は約 3. 5 V) が書き込 み時に選択状態にされたままのヮード線に供給され、 書き込みパルスが印加され たメモリセルの読み出しが行なわれる。 充分に鲁き込みがなされたメモリセルか らは読み出しデータとして "0" が読み出されるが、 害き込み不足のメモリセル からは読み出しデータとして "1 " が読み出される。 従って、 読み出されたデー タに応じて書き込み終了か害き込み不足かが判る。 ここで害き込みが終了した ビッ 卜のセンスラツチ回路 1 3のデータは "0" に反転される （ステップ S 6) そして、 すべてのセンスラッチ回路 1 3のラッチデータが "0" になったか否か 判定し、 オール "0" になればその回の書き込みは終了するが、 1つでもラッチ
10 データが "1 " である害き込み不足のメモリセルがあれば、 ステップ S 7から S 4に戻って "1" に対応する書き込み不足のメモリセルに対して再び書き込みパ ルスが印加される。 上記ステップ S 4〜S 7を操り返すことで全てのメモリセル のしきい值が害込みべリファイ戴圧以下に下がるよう害込みパルスが緣り返し印 加される。 これによつて、 害き込みのなされたメモリセルは平均で 3. 2V程度 のしきぃ值を有するようにされる。
上記害込みべリファイ動作により全てのメモリセルへの所望のデータの害込み が完了すると、 センスラッチ回路 1 3のすベてのデータは "0" になるので、 ス テツブ S 8へ移行し、 すべての書き込みレベルによる害き込み、 すなわちデータ "1 0" ， "01 " ， "00" に対する書き込みが終了したか判定する。 そして、 終了していなければステップ S 1に戻り、 次の演算結果 （NOT b) に基づく 4 値データがメモリセルに書き込まれ、 ワード線のベリファイ電圧を変更 （2回目 は 2. 5 V) してべリファイが行なわれ、 害き込みのなされたメモリセルは平均 で 2. 2 V程度のしきい値を有するようにされる。 その後、 第 3の演算結果 （a NOR b) の害込みおよびべリ ファイ （ベリファイ電圧 1. 5V) が実行され、 書き込みのなされたメモリセルは平均で 1. 2 V程度のしきい値を有するように されて害込みが終了する。
第 6図は、 上記書込み及び害込みベリフアイ動作時の制御クロック C LK2と センスラッチ回路 1 3への書き込み ータおよび選択ヮード線電位の波形を示す。 一回目の書き込みでは、 第 1の澳算結果 （a NANDb) をセンスラッチ回路
1 3に転送後、 書込みパルスによりラツチの値が " 1 " である選択されたメモリ セルに書き込みがなされる。 次に、 書込みべリファイ電圧としてワード線に例え ば 3. 5V程度の電圧を供給し、 読み出されたデータが "0" になっているか否 かを判定する。 しきい値が 3. 5 Vより高い場合は、 読み出されたデータは
"1 " となり害込み不足であることが分かるので、 読み出しデータが "0" にな るまで害込み動作が繅り返される。 次に、 第 2の演算結果 （NOT b) がセンス ラッチ回路 1 3に転送され、 書込みパルスにより、 所望のメモリセルに害込み動 作が開始される。 書込みべリファイ電圧は、 2. 5 V程度に設定されており、 書 き込み不足になっていないか判定し、 不足のときには再書き込みがなされる。 最
11 後に、 第 3の演算結果 （a NOR b) 力 S、 センスラッチ回路 1 3に転送され、 上 記と同様の手頗が行われる。 この場合の書込みべリファイ «圧は 1. 5V程度で ある。
上述したように、 上記実施例においては、 3段階の書込みべリファイのワード 線戴圧の設定は、 消去レベル （約 5ボルト） に最も近く設定されたレベル （3.
5 V) を起点として、 以後消去レベルから遠ざかる方向に電圧值が顺次変わる (3. 5V—2. 5 V→l . 5V) ように制御される。 また、 上記実 ¾例では、 第 7図の （B) に示すように、 目標とするしきい値が中 もしくは最も低いもの (2. 2 V, 1. 2 V) に対しても、 最も高いしきい値 （3. 2 V) を目標とす るメモリセルへの香き込みを行なう際に同時に書き込みを行なうようにしている。 これは本発明の特徵の一つである。 これにより多値データの書込み処理時間の増 大を最少に抑えることができる。
すなわち、 上記した方法以外に書き込み及び害込みベリフアイのヮード線電圧 の設定方法としては、 一回目で 3種類のしきい値電圧のうち中間のもの （2. 2 V) を目標として書き込みを行ない、 次に一回目の電圧よりも高いレベル （3.
2 V) 、 または低いレベル （1. 2V) を目標とするように設定を変更する方法 が考えられる。 あるいは、 第 7図の （A) に示すように、 目標とするしきい値が 同一のメモリセルに対してそれぞれ一括して害き込みを行なう方法が考えられる。 しかし、 これらの方法は、 書込み処理が複雑で時間を要すること、 またワード線 電圧を変更するためのチャージノディチャージのための時問も增加するため、 害 込み Zベリフアイ時問が本実施例よりも大きくなつてしまう。
次に、 第 8図および第 9図を用いてメモリセルの読み出し動作について説明す る。 データの読み出しは、 第 1 4図に示すように、 ワード線を立ち上げてメモリ セルのコントロールゲート CGに 3. 7 V, 2. 7 または1. 7 Vのような選 択レベルの電圧を、 またビット線を介してドレインに 1. 5 Vの電圧を印加する ことにより行なう。 読み出し動作は、 読み出しを指令するコマン ドがコマン ドレ ジスタ 1 6に害き込まれることにより実行される。
読み出し動作が開始されると、 まず読み出しレベルを最も高い 3. 7 Vに設定 してワード線を立ち上げる （ステップ S 1 1 ) 。 すると、 選択されたメモリセル
12 において、 ヮード線読み出し電圧レベルに応じてビット線上にデータが出現する ので、 ビット線レベルをセンスラッチ回路 1 3により増幅することでデータの読 み出しを行なう （ステップ S 1 2) 。 次に、 読み出し動作が一回目、 二回目かま たは三回目であるかによって以後の処理が分かれる （ステップ S 1 3) 。 すなわ ち、 読み出し動作が一回目のときは、 上 Eセンスラッチ回路 1 3内の読み出し データをバイナリデータレジスタ REG 1へ転送する （ステップ S 14) 。
そして、 センスラッチ回路 1 3内のすべての読み出しデータの転送が終了する とステップ S 1 5から SI 1へ戻って、 読み出しレベルを 2. 7 Vに設定して二 回目のデータ読出しを行ない、 それをバイナリデータレジスタ REG 2へ転送す る。 二回目のデータ読み出しおよび転送が終了すると、 読み出しレベルを 1. 7 Vに設定して三回目のデータ読み出しを行ない、 ステップ S 1 3から S 1 6へ移 行して読み出しデータを直接逆変換 »理回路 14に転送する。 また、 上記バイナ リデータレジスタ REG 1， REG 2に保持されているデータをそれぞれ 1ビッ トずつ逆変換餘理回路 1 4へ転送し、 ここで 4值データを 2ビットに変換する 8¾ 理演箅を行なう （ステップ S 1 7) 。 そして、 センスラッチ回路 1 3内のすべて のデータの転送、 変換が終了するまで、 上記手顧 （S 1 6〜S 1 8) を操り返し 、 読み出し動作が終了する。 上記データ変換は第 2図の演算を実行することによ り得られる。
第 9図には、 上記手順に従った読 出し動作中における制御クロック C L K 2 とセンスラッチ回路 1 3から転送されるデータおよびワード線の読み出しレベル のタイミングが示されている。 外部から読み出しコマンドおよびァドレスが与え られると、 読み出し動作が開始され、 まず第 1の読み出しレベル （3. 7 V) が 設定されてヮード線が立ち上げられることにより、 ビッ ト艨上にデータが出現す る。 第 1のワード線レベルである 3. 7 Vにより出現したデータ "c" はセンス ラツチ回路 1 3により読み出され、 センスラツチのデータ長である nビッ トと同 —のデータ幅を有する第 1のバイナリデータレジスタ REG 1にデータが転送さ れる。
次に、 ワード線電圧レベルを所定の値だけ下げて第 2の読み出しレベル 2. 7 Vに設定して得られたデータ "d" は、 第 2のバイナリデータレジスタ R EG 2
13 に転送される。 ワード線を第 3の読み出しレベル 1. 7 Vに下げて得られたデー タ " f " は逆変換！ ¾理回路 14に転送され、 上記 " c" 、 "d" 、 " f " の 4値 データが 2ビットデータに復元されて外部の例えば C PUに出力される。
第 1 0図には、 上記データ変換 ·逆変換機能回路を同一半導体チップ上に備え た多值フラッシュメモリ MDFMの全体の構成例と、 これに接統されるコント ローラ CONTとの関係が示されている。 コントローラ CONTは、 この実施例 の多值フラッシュメモリに対しては、 ア ドレス生成機能とコマンド生成機能を備 えるだけでよいので汎用マイクロコンビュータを用いることができる。
第 1 0図において、 第 4図と同一符号が付されている回路部分は同一の機能を 有する回路である。 すなわち、 REG l, REG 2はコントローラからの 2ビッ トの書き込みデータを取り込むバイナリデータレジスタ、 1 1は取り込まれた 2 ビットデータを 4值データに変換するデータ変换»理回路、 1 2は FAMOSの ようにフローティングゲートを有する不揮発性記 «素子がマトリックス状に配設 されたメモリアレイ、 1 3は読み出しデータおよび書き込みデータを保持するセ ンスラッチ回路、 14はメモリアレイから読み出された 4値データを元の 2ビッ トデータに変換する逆変換 ¾理回路、 1 6はコントローラ CONTから与えられ るコマンドを保持するコマンドレジスタ、 1 7はコマンドレジスタ 1 6に取り込 まれたコマンドコードをデコードするコマンドデコーダ、 1 8は当該コマン ドに 対応した処理を実行すべくメモリ内の各回路に対する制御信号を頤次形成して出 力するシーケンサである。
特に限定されないが、 この実施例の多値フラッシュメモリには 2つのメモリア レイが設けられ、 それぞれに対応してセンスラッチ回路 1 3が設けられている。 各センスラツチ回路 1 3はそれぞれのメモリアレイ內のヮ一ド線を共通にする 1 行分のメモリセルのデータを同時に増幅して保持するように構成されており、 2 つのセンスラッチ回路 1 3, 1 3に保持された読出しデータは共通の Yデコーダ 回路 1 5によって選択されて出力レジスタ 1 9へ 1 ビッ トずつあるいはバイ ト等 の単位で転送される。 出力レジスタ 1 9は保持された読出しデータは、 バッファ 回路 22を介して外部の C PU等へ出力される。 第 4図の実施例のセンスラツチ 回路 1 3はデータを転送する際にシフ ト動作を行なうので、 シフ ト レジスタと同
14 様な機能が必要とされるが、 第 1 0図のように Yデコーダ回路 1 5でデータを選 択する方式としかつこの Yデコーダ回路 1 5がクロックにより選択ビットをシフ トして行くような構成とすることで、 センスラッチ回路 1 3にはシフト機能が不 要とすることができる。
この実施例の多値フラッシュメモリには、 上記各回路の他、 メモリアレイ 1 2 からセンスラッチ 1 3へ読み出されたデータがオール " 0 " またはオール " 1 " かを判定するオール判定回路 2 0、 コントローラ C O N Tから供給さ.れるリセッ ト信号 R E Sやチップ選択信号 C E、 書き込み制御倌号 W E、 出力制御倌号 O E、 システムクロック S C、 コマンド入力かァドレス入力かを示すためのコマンドィ ネーブル倌号 C D E等の外部制御倌号を取り込むバッファ回路 2 1と、 ア ドレス 倌号ゃコマンド信号、 データ倌号を取り込むバッファ回路 2 2や上記外部制御信 号に基づいて内部回路に対する制御信号を形成する内部信号発生回路 2 3、 バッ ファ回路 2 2に取り込まれたァドレスを保持するァドレスレジスタ 2 4、 入力 データを保持するデータレジスタ 2 5、 取り込まれたァドレスをデコードしてメ モリアレイ 1 2内のヮード線を選択する倌号を形成する Xァドレスデコーダ 2 6 a , 2 6 bおよびワードドライバ 2 7、 基板戴位や害き込み電圧、 読み出し電圧、 ベリファイ電圧等チップ内部で必要とされる電圧を発生する内部電源発生回路 2 8、 メモリの動作状態に応じてこれらの電圧の中から所望の電圧を選択してヮー ドドライバ 2 7等に供給するスイッチング回路 2 9、 内部のクロック （C L K 2 等） を発生するクロック生成回路 3 0、 クロックを計数して書き込みパルス幅等 の時間を与えるタイマ回路 3 1、 シーケンサ 1 6によるメモリの制御状態を示す ステータスレジスタ 3 2、 Yァドレスを自動的に更新する Yァドレスカウンタ 3 3、 不良ビッ トの位 g (ア ドレス） を保持する不良ア ドレスレジスタ 3 4、 Yァ ドレスと不良ァドレスとを比較する冗長比較回路 3 5、 ァドレスが一致したとき に選択メモリ列を切り換える救済先ァドレスを記憶する救済先ァドレスレジスタ 3 6等を備えている。 また、 この実施例の多値フラッシュメモリは、 外部からァ クセスが可能か否かメモリの状態を示すレディ Zビジィ信号 R Z B *を出力する ように構成されている。
さらに、 この実施例の多値フラッシュメモリはディスターブゃリテンションに
15 よりしきい値のばらつき分布の山 （第 3図参照） が緩やかになったときにこれを 急峻にさせる機能 （以下、 リフレッシュ機能と称する） を備えている。 このリフ レッシュ機能は、 害き込みや消去と同様に外部からコマンドが与えられることに より働くようにされており、 リフレッシュコマンドがコマンドレジスタ 1 6に取 り込まれると、 マイクロプログラム制御方式のシーケンサ 1 8が起動され、 リフ レッシュを行なう構成にされている。 このリフレッシュ動作については後で詳細 に説明する。 上記オール判定回路 2 0の判定結果を示す信号は、 シーケンサ 1 8 へ供給されるように構成されており、 リフレッシュモード時にオール判定回路 2 0が読出しデータのオール " 0 " を判定し、 判定結果を示す信号がシーケンサ 1 8に供給されると、 シーケンサ 1 8はリフレッシュ動作を停止する。 また、 デー タ消去時に、 上記オール判定回路 2 0が読出しデータのオール " 1 " を判定する と、 シーケンサ 1 8は消去動作を停止するように構成されている。
また、 この実施例においては、 Xア ドレス系のデコーダがア ドレス信号をプリ デコーダ 2 6 aとメインデコーダ 2 6 bで 2段陏にデコードするプリデコード方 式を採用しており、 例えばブリデコーダ 2 6 aで Xァドレスの上位 3ビットを先 ずデコードして、 そのプリデコード信号でワードドライバ 2 7を制御して所望の ヮード線を選択するようにしている。 このようなプリデコード方式を採用するこ とにより、 メインデコーダ 2 6 bを構成する単位デコーダをメモリアレイのヮー ド線ピッチに合わせて配置して集穣 を高め、 チップサイズを低滅できるように なる。
なお、 上記実施例の多値フラッシュメモリは、 第 4図や第 1 0図に示されてい るように 2ビットデータから 4値データへの変換とその逆変換を実行する機能回 路 1 1 , 1 4を同一シリコン基板に備えているが、 これらの機能を有する専用の コントローラュニッ トとして構成する事も可能である。 このようにした場合には、 多値固有の機能をフラッシュメモリチップに搭載することがないので、 チップ面 積の増大はなく、 また第 1 1図に示すように、 複数のフラッシュメモリ M D F M を一つのコントローラュニッ ト C O N Tにバス B U Sで接続して制御するように 構成できるという利点も有している。 このコントローラユニッ トは、 上記データ 変換 ·逆変換機能の他にァ ドレス生成機能ゃコマン ド生成機能を備えるように構
16 成される。
第 1 5図は、 ワード線電圧や基板電位 Vsubを発生する内部電源発生回路 28 と、 それらを環択してヮードドライブ回路 27等に供給するスィツチング回路 2 9を示したもの、 第 1 6図は、 ワードドライブ回路 27の構成例を示したもので ある。 内部電源発生回路 28はシーケンサ 1 8から発生された各種動作モードに 対応した内部制御倌号を受けて必要なヮード線電圧を発生する。 ヮード線戴圧を 含む内部電源発生回路 28の構成及び発生した電圧を受けるスィツチング回路
(ワード線電圧切替回路） 29の構成は従来のものと同様であり、 ワード線の鼋 圧値の種類が多値用に増加しただけである。
すなわち、 従来の 2値のフラッシュメモリで必要なワード線電圧は、 読み出し 電圧 （2. 7 V, 0 V) 、 害込み電圧 （一 1 0V， 0 V) 、 害込みべリファイ電 圧 （1. 5V) 、 消去電圧 （+ 1 0V, 0 V) 及び消去べリファイ電圧 （4. 3 V， 0 V) の 4種類であるのに対し、 本実旌例の多値フラッシュメモリで必要と されるワード線電圧は、 読み出し電圧 （3. 7 V, 2. 7 V, 1. 7 V, 0 V) 、 害込み電圧 （一 1 0V, 0 V) 、 害込みべリファイ電圧 （3. 5 V, 2. 5 V, 1. 5 V) 、 消去および消去べリファイ電圧 （1 0V, 4. 3 V, 0 V) 及びリ フレッシュ電圧 （一 1 0V， 1 0V, 3. 7 V, 3. 5 V, 2. 7 V, 2. 5 V, 1. 7 V， 1. 5 V， 0 V) となる。
上記スィツチング回路 29は、 シーケンサ 1 8から発生された各種動作モード に対応した内部制御信号を受けて、 上記内部電源発生回路 28で発生された鼋圧 を動作モードに応じて第 1 6図のように構成されたワードドライブ回路 2 7の鼋 源端子 P 1 , P 2に供給する。
第 1 6図のワードドライバ WDR Vは、 ヮード線プリデコード方式を採用した 場合のもので、 驗理選択回路 LOG S 1の出力ノード N 1に 8個の電圧選択回路 VOL S 1〜VOL S 8の入力を共通接続し、 また餘理選択回路 L O G S 2の出 力ノード N 2に 8個の電圧選択回路 VO L S 9〜VOL S 1 6の入力を共通接続 し、 ブリデコード信号 X p l， X p l *〜X p 8， X ρ 8 *によって個々の電圧 選択回路を選択するようになっている。 信号 ΧΜ， ΧΝおよびプリデコード信号 X ρ 1 , X p l *〜X p 8， X ρ 8 *はアドレスデコーダ X D C R (26 b) 力、
17 ら供給される。 このとき電圧選択回路 VOL S l〜VOL S 1 6は、 それに対応 する餘理 S択回路 LOGS 1または 2が選択レベルの選択信号を出力しても、 ブ リデコード信号にて動作が選択されなければ、 その他の餘理選択回路にて非選択 とされるものと同一の電圧を選択してヮード線に供給しなければならない。 そのために、 分雌用 MO S F E TQ 56， Q 57をプリデコード信号にてス イッチ制御するようにする。 さらに、 当該分離用 MOS FETQ 56， Q 57が カツトオフ状態にされたとき、 ワード糠に対して非遷択状據の電圧を出力させる ために、 上記分離用 MOS FETQ56, Q 57と相補的にスィッチ制御されて 出力回路 I NV 2のそれぞれの入力に所定の電圧を供給可能にするブルアップ Μ OS FETQ 58とブルダウン MO S F E T Q 59とが Kけられている。
第 1 6図において、 上記倌号 XMは、 8本のワード線を一組とする 8個のヮー ド線祥の中からいずれの群のヮード線を選択するか指示する 3ビットの侰号とみ なされる。 ブリデコード侰号 X p l , Xp l *〜Xp 8, X p 8 *は各ワード線 群に含まれるいずれのヮード線を選択するか指示する相補信号とみなされる。 本 実施例に従えば、 ¾択倌号 S E Lはハイ レベルが選択レベルとされ、 プリデコー ド信号 X p i , Xp l *〜X p 8 , X p 8 *のそれぞれは、 ハイ レベル， 口ウレ ベルが選択レベルとされる。
上記ヮードドライバ WDRVの端子 P 1に供給される鼋圧は消去、 害き込み、 ベリファイ、 読み出しに使用される 5 V, 4. 3 V, 3. 7V, 3. 5 V, 2. 7 V, 2. 5 V, 1. 7 V, 1. 5 V, 0 Vのような電圧 V p pであり、 端子 P
2に供給される電圧は害き込み、 リフレッシュに使用される一 1 0Vのような電 圧 V e e、 回路の接地電位もしくは基準電位としての 0 Vのような電圧 V s sで ある。
上記各餘理選択回路 LOG S 1， LOGS 2は、 各々 Xデコーダ X D C Rの信 号を反転するィンバ一タ I NV 1とその出力を伝達もしくは遮断するトランス ファゲート TG 1 と、 Xデコーダ X DC Rの信号を伝達もしくは遮断するトラン スファゲ一ト TG 2とにより構成されている。
上記電圧選択回路 VOL S 1〜VOL S 1 6はそれぞれ同一構成にされ、 その 詳細が代表的に示された電圧選択回路 VO L S 1のように、 端子 P 3と MOS F
18 ETQ 52のゲートとの IWに設けられたプリデコード信号 X p i *によりスイツ チ制御される Nチャンネル型プルアップ MO S F ETQ 58と、 端子 P 4と MO S FETQ53のゲートとの間に股けられたプリデコード信号 X p 1によりス ィツチ制御される Pチャンネル型ブルアップ MO S F ETQ 59とを備え、 さら に分離用 MOS FETQ 56をプリデコード倌号 X p 1によりスィツチ制御し、 他方の分離用 MO S FETQ57をプリデコード倌号 X p 1 *によりスィッチ制 御するように構成されている。 上記端子 P 3および P 4には、 電圧 V c cまたは V s sが供給される。
次に、 第 16図のヮードドライバ WDRVの作用を説明する。 表 1には各動作 モードにおける端子 P 1〜P 4の電圧とヮード線鼋圧が示されている。 書き込み モード、 消去モード、 読み出しモードの各々の股定の仕方については説明を省略 する。
19
SELECTED UNSELECTED XM XP DE '
• @ O © LINE
〇 し H Vpp
ERASE O H H し Vcc Vpp Vcc Vss Vss
O L/H し Vss
O 〇 し H Vee
PROGRAM O H H H Vss Vcc Vss Vee Vcc
O し/ H し Vcc
O し H Vcc
READ O H H し Vcc Vcc Vcc Vss Vss
O L/H し Vss
コマンドにより消去モードが指示されると、 端子 P 1には電圧 Vp pが、 また 維子 P 2には V s s、 端子 P 3および P 4には電圧 V c cがそれぞれスィッチン グ回路 29から供給されるとともに、 制御信号 DEがロウレベルにされる。
また、 倌号 XMが全ビットロウレベルにされることにより、 ワード線 W1〜W 8のいずれかを選択することが可能となる。 これにより、 選択レベル （ハイレべ ル） の »択倌号 SE Lが供給されると、 インバータ I NV 1およびトランスファ ゲート TG 1を介してノード N 1がロウレベルになり、 これがそれぞれの電圧選 択回路 VOL S l〜VOL S 8の入力に与えられる。 消去がされるメモリセルが ヮ一ド線 W1に結合されているメモリセルである場合、 プリデコード信号 X p 1, X p 1 *〜X p 8， X p 8 *は、 そのうち X p 1 , X p 1 *だけがハイレベル， ロウレベルにされる。
従って、 分離用 MOS F ETQ 56, Q 57は電圧還択回路 VOL S 1だけが オン状態とされ、 ノード N 1の侰号は電圧選択回路 VOL S 1にだけ取り込まれ る。 このとき、 戴圧選択回路 VOL S 1のブルアッブ MOS FETQ 58および ブルダウン MOS FETQ 59は、 共にカットオフ状態にされる。
その結果、 当該電圧選択回路 VOL S 1の MOS FETQ 52, Q 53のゲー トには上記ノード N 1の信号が供給される。 これによつて、 出力回路 I NV2の MO S F E TQ 52がオン状態にされて、 ヮード線 W 1は端子 P 1の電圧 V p p によって充電され始める。 このとき、 他方の MOS FETQ53のゲートに供給 されるロウレベルは、 MOS FETQ 57の作用によって当初電圧 V s sよりも 高い口ゥレベルにされて、 MO S F E TQ 53は完全には力ットオフされないが 、 ヮード線 W1のレベルの上昇に従ってフィードバック MOS FETQ 55のコ ンダクタンスが大きくされることにより、 当核 MO S FETQ 53のゲートが電 圧 V s sに強制されて MO S F E TQ 53は完全に力ットオフの状態になる。 従って、 消去モードにおいて、 選択メモリセルが結合されているワード練 W1 は V p pまで充電される。
選択信号 S E Lが上記のようにハイレベルにされている場合に、 ヮ一ド線 W 1 のメモリセル Q 1が消去非選択のメモリセルであるときには、 プリデコ一ド信号 X p 1， X 1 *はそれぞれ口ゥレベル， ハイレベルにされる。 従って、 電圧選
21 択回路 VOL S 1の分離用 MO S F E TQ 56, Q 57は共にオフ状態とされ、 ノード N 1の信号は電圧選択回路 VOLS 1に取り込まれない。 このとき、 電圧 選択回路 VOL S 1のブルアッブ MO S FETQ 58およびブルダウン MO S F ETQ 59は、 共にオン状態にされる。
その結果、 当咳電圧選択回路 VOL S 1の MOS FETQ 52, Q53のゲー トには端子 P 3， P 4から MOS FETQ 58， Q 59を介して V c c電圧が供 給され、 これによつて、 出力回路 I NV2の MOS FETQ 53がオン状態にさ れて、 ワード線 W1は端子 P 2を介して電圧 V s sに向かって放電され始める。 このとき、 他方の MOS FETQ 52のゲートに供給されるハイレベルは、 MO S FETQ 58のしきぃ靝電圧分だけ鼋圧 V c cよりも低いため、 MOS FET
Q 52は完全にはカツトオフされないが、 オン状據の MO S F ETQ 53によつ てヮード線 W 1のレベルが下がるに従ってフィ一ドバック MO S FETQ 54の コンダクタンスが大きくされ、 MOS FETQ 52のゲートが Vp pに強制され て MO S F E TQ 52は完全にカッ トオフの状態になる。 従って、 消去モードに おいて、 非選択のワード線 W1は V s sまで放電される。
害き込みモードが指示された場合や読み出しモードが指示された場合における ヮードドライバ回路 WDR Vの動作は、 上記書き込みモード時の動作に準じてい るので詳しい説明は省略するが、 スイッチング回路 29から端子 P 1， P 2に供 給される電圧によって、 選択メ ÷リセルにそれぞれ第 1 3図や第 1 4図に示すよ うな電圧が印加されるようにヮード線を駆動する。
次に、 本発明の多値フラッシュメモリの第 2の特徴であるリフレッシュ動作を 第 1 7図を用いて説明する。 一且データが書き込まれた多値フラッシュメモリは、 第 1 7図の （1 ) に示されているように、 それぞれしきい値のばらつき分布の山 がはっきり分かれているが、 その後の書込み、 読み出し、 スタンバイ状態等の動 作を繰返し実行していると、 第 1 7図の （2) のように各しきい値のばらつきが 増大する。
その原因としては、 たとえばあるメモリセルに隣接したメモリセルが書き込ま れると当該メモリセルも弱い書込みが生じるいわゆるディスターブゃ、 スタンバ ィ時における自然リークによるリテンションなどがある。 この現象は 1 ビッ トの
22 みを記 «する通常のフラッシュメモリでも生じ得ることであるが、 前記実施例の ように、 各しきい値の間隔が狭い多値フラッシュメモリにおいては誤動作の原因 となるおそれがある。
そこで、 本実施例においては、 しきい値のばらつき分布の山 （第 3図参照） が 緩やかになったときに、 これを急峻にさせるリ フレッシュ動作を実行するように している。
以下、 リフレッシュ動作の手顺を説明する。
第 1 8図にリフレッシュ動作の手頃をフローチャートで示す。 外部の C PU等 からリフレッシュコマンドが入力されると、 シーケンサ 1 8が起動されて、 第 1 8図のフローチャー トに従ったリフレッシュ動作が開始される。 リフレッシュ動 作が開始されると、 先ず、 遷択されたワード線に接練されたすベてのメモリセル に対して、 ワード線より弱い消去パルスを印加する （ステップ S 21) 。 この弱 い消去パルスの印加により、 すべてのメモリセルのしきい値は、 第 1 7図の (3) に示すように、 高い側に少しシフトする。 特に限定されないが、 シフ ト量 は 0. 2V程度である。 ここで、 弱い消去パルスとは、 加えた結果、 例えば "1 0" にあるメモリセルのしきい值が、 すぐ上の読み出しレベル 3. 7Vを上回ら ないような充分に短いパルスを意味する。 パルス幅は、 シフ トさせたい量に応じ て実験的に決定する。
第 2段階では、 ワー ド線電圧 、 記憶データ "1 0" に対応した読み出しレべ ル （3. 7 V) に設定して読み出しを行なう （ステップ S 22) 。 これにより、 各メモリセルのしきい値に応じてデータが読み出され、 センスラッチ回路 1 3に より増幅、 保持される （ステップ S 23) 。 このときに、 ワード線電圧よりも高 いしきい値を有するメモリセルに対応するセンスラッチのデータは "1 " になり 、 ワード線電圧よりも低いしきい値を有するメモリセルに対応するセンスラッチ のデータは "0" になる。 次に、 センスラッチのデータを反転させる （ステップ S 24) 。 このデータ反転は、 第 20図に示すような構成のセンスラッチ回路に より容易に行なえる （後述） 。
次に、 上記読み出し （ステップ S 2 2) よりも低いベリ ファイ電圧 （最初は 3 . 5 V) がワード線に設定され、 しきい値の判定が実行される （ステップ S 2 5
23 ) 。 これにより、 ベリファイ電圧より低いしきい値を有するメモリセル （第 1 7 図の （4) 符号 A) に対応するセンスラッチのデータは、 "1" から "0" に変 わる。 これに対して、 ベリファイ電圧よりも高いしきい値を有するメモリセル (第 1 7図の （4) 符号 B) に対応したセンスラッチのデータは "1 " のままで ある。 本実施例ではこれを再書込み対象と判定する。 これにより、 ステップ S 2 1での弱い消去でしきい値が高い側にシフトされたときに読み出しレベル （3. 7 V) に近づき過ぎたメモリセルが特定されたことになる。 なお、 このとき最も 高いしきい値を有する記億データ "1 1 " に相当するメモリセル （第 1 7図の (4) 符号 C) に対応したセンスラッチのデータは、 上記反転動作により設定さ れた "0" のままにされる。 このような作用も第 20図に示すような構成のセン スラッチ回路により自動的に行なえる （後述） 。
そこで、 次に、 書き込み電圧を設定してセンスラッチのデータが " 1 " である メモリセル （第 1 7図の （4) 符号 B) に対して再書込みを行う （ステップ S 2 7) 。 その後、 害込みレベルに対応したベリファイ霞圧を設定してベリファイを 行なう （ステップ S 28, S 29) 。 しきい値がベリ ファイ電圧よりも低くなつ た時点でラッチデータは "1 " から "0" に変わる。 すべてのラッチデータが "0" に変わるまで、 害き込みとベリファイを操り返して "1 0" データのメモ リセルのリフレッシュ処理は完了する （ステップ S 30) 。 これによつて、 " 1 0" データのメモリセルのしき 値のばらつき分布 （半値幅） 力 s、 第 1 7図の (5) のように小さくなる。 以後、 "01" 、 "00" のデータを記億するメモ リセルに対しても同様のリフレッシュ処理が実行される （ステップ S 3 1 ) 。 さ らに、 しきい値の分布形状の幅をより狭くするために、 ステップ52 1〜53 1 を橾り返し、 所定回数終了した時点でリフレッシュが完了する （ステップ S 3 2) o
表 2には、 上記手頫に従ってリフレッシュを行なった場合に、 第 1 7図の
(4) の符号 A， B, Cで示されるようなしきい値を有するメモリセルの読み出 しを行なったときのセンスラツチ回路の保持データの変化が順に示されている。
24 表 2
読出し 反転 ベリファイ 終了畤 セル A 0 1 0 0 セル B 0 1 1 0 セル C 1 0 0 0
第 19図は、 リフレッシュ動作を実行するタイミングを示す図である。 前述し たように、 メモリセルのしきい値のばらつきが拡大する原因としては、 陴接メモ リセルに書込み Z読み出し動作が実行されると睐のメモリセルに弱い書込み 消 去、 読み出し動作が実行されることによるディスターブと、 自然リークによるリ テンションとがある。
ディスターブによるしきい値の変動に対するリ フレッシュ動作の実行タイミン グとして、
(1)当該フラッシュメモリがスタンバイ状態 （ZRESがハイ レベル） にあり一 定回数の害込み Z消去、 読み出し動作が完了後にリフレッシュ動作を実行する。
(2)リセット時にリセッ ト信号 （ZRES) が活性化されると直後にリフレツ シュを実行する。 ―
(3)スタンバイ状態から RE Sをロウレベルにすることにより リセット状態に なった直後にリフレッシュを実行する。
(4)電源をオフする直前に予め ZRE Sをロウレベルにし、 それを感知してリフ レッシュを実行する。
(3)電源をオンし、 ZR E Sをハイ レベルにした後、 リフレッシュを実行する。 などが考えられる。
—方、 リテンショ ンによるしきい値の低下に対する対策としては、 亀源投入時 にダミーサイクルの途中、 またはスタンバイ状館で一定周期毎にリ フレッシュを 実行することが考えられる。 これらのリ フレッシュタイミングはすべて実行する ようにしても良いが、 いずれかひとつあるいは幾つかを実行するようにしても良
25 い。
なお、 上記に説明したリフレッシュ動作は多値フラッシュメモリに限定される ものではなく、 フラッシュメモリの電源電圧が今後低電圧化に移行すると、 通常 のフラッシュメモリでも、 しきい値のばらつきの拡大は無視し得なくなるので あって、 フラッシュメモリの低電源電圧化対策に有効な機能である。
第 20図には、 上記メモリアレイ 1 2およびセンスラッチ回路 1 3の構成例が 示されている。 メモリアレイ 1 2は、 ワード線と直交する方向に配股され選択メ モリセルの読出し倌号が出力されるビッ ト線 B Lと平行に配股された共通ドレイ ン練 DLと、 共通ソース線 S Lとの間に、 複数 （例えば一括消去可能な 1 28本 のワード線に対応して 1 28個） のメモリセル MCが並列に接統された AND型 とされている。 共通ドレイン線 D Lはスィッチ MO S F E T Q 1を介して対応 するビット線 B Lに接統可能にされ、 また共通ソース線 S Lはスィツチ MOS F ET Q 2を介して接地点に接練可能にされている。 これらのスィッチ MOS F ET Q 1 , Q 2のゲート制御信号は、 Xアドレス侰号とリード Zライ ト制御信 号に基づいて形成され、 データ読出し時 （ベリファイ時を含む） に、 V c c (3. 3 V) のような電位にされることで、 スィッチ MOS FET Q 1 , Q 2はオン 状態とされ、 オン状態のメモリセルを通してビッ ト線を放 «する。 一方、 データ 害込み時には、 ビッ ト線の書き込み電圧 （5V) をメモリセルのドレインに伝え るため、 スィッチ MOS FET — Q 1のゲート制御信号は 7 Vのような電位にさ れ、 Q 1がオンされる。 このとき共通ソース線 S L側のスィッチ MO S F ET Q 2はオフ状態にされる。
センスラッチ回路 1 3は、 各メモリ列に対応して設けられ左右のメモリアレイ のビット線間の電位差を增幅する CMOS差動型センスアンプ S Aにより構成さ れている。 読み出しに先立って選択側のメモリアレイ （図では左側） のビッ ト線 はプリチャージ MOS (SW2 1 ) により 1 Vのような電位にプリチャージされ、 反対側のメモリアレイ内のビット線はプリチャージ MO S (SW22) によって 0. 5 Vのような電位にプリチャージされる。
かかるプリチャージ状態でヮード線 WLが読み出しレベルにされたとき、 選択 されたメモリセルが高いしきい値を有しているとビッ ト線は 1. 0 Vを維持する
26 力 S、 選択メモリセルが低いしきい値を有していると電流が流れてビット線の電荷 が引き抜かれてビット線は 0. 2 Vのような電位になる。 この 1. 0Vまたは 0 . 2 Vと反対側のビット線の電位 0. 5 Vとの «位差をセンスアンプ S Aが検出 して増幅することで、 読み出しデータがセンスアンプ S Aに保持される。
上記実施例においては、 前述したように、 書き込みを行なうメモリセルが接続 されたビット線に対応したセンスラッチ （センスアンプ） に "1 " をセットして おいてワード線に害き込みパルス （一 1 0V) を印加し、 その後害き込みレベル に応じたベリファイ電圧 （1回目は約 3. 5 V) をワード線に設定して、 害き込 みパルスが印加されたメモリセルの読み出しを行なう。 そして、 害き込み不足の メモリセルからはビット線に読み出しデータとして " 1 " が読み出されるので、 読み出されたデータを見て書き込み終了か書き込み不足か判定し、 害き込みが終 了したビットのセンスラッチ （センスアンプ） のデータを "0" に反転させるよ うにしている。 つまり書き込み不足のメモリセルに対応したセンスラッチ （セン スアンプ） にはデータとして " 1 " を残しておき、 " 1 " の立っているビッ 卜に 対応する書き込み不足のメモリセルに対して再び害き込みパルスを印加するよう にしている。
また、 リフレッシュ動作においてもセンスラッチに読み出されたデータを反転 し、 ベリフアイを行なって、 " 1 " の立っているビッ卜に対応するメモリセルに 対して書き込みパルスを印加するようにしている。
第 20図のセンスラッチ回路においては、 上記のような害き込みの際における 害き込み終了のメモリセルに対応したセンスアンプのラッチデータの反転および 害き込みパルスを印加すべきメモリセルの絞り込みを容易に行なえるようにする ため、 センスアンプとメモリアレイとの間に 4個のスィッチ SW1 1， SW1 2， SW1 3, SW 1 4からなる反転制御回路 30が設ける等の工夫がなされている。 以下、 このセンスラッチ回路の作用について説明する。 なお、 各ビッ ト線 B L 上に設けられているスィツチ SW2 1， SW2 2はビット線プリチャージ用のス イッチであり、 これらは上記スィツチ SW1 1〜SW1 4と共に MOS F E丁に より構成される。
データ読み出しに際しては、 先ずスィツチ SW 1 3をオフさせて第 2 0図に示
27 すように、 ビッ ト線 B Lとセンスアンプ SAとを切り離した状態で、 スィッチ S W2 1， SW22をオンさせて選択側のビッ ト線 B Lを 1. 0Vのようなプリ チャージレベルに充電する。
このとき非選択側のビッ ト線は 0. 5Vのようなレベルに充電する。 また、 セ ンスアンプ S Aはスィッチ SW14をオンさせてリセッ ト状態にすると共に、 0.
5 Vのような電位を与えておく。 さらに、 このときスィッチ MOS FET Q 1 , Q 2のゲートに V c cのような電圧を与えて、 Q l， Q 2をオン状態にさせる。 それから、 メモリアレイ 1 2内のいずれか一つのワード線 WLを 3. 7Vのよ うな選択レベルに設定する。 すると、 しきい値がワード線選択レベルより も低い メモリセル （例えば第 1 7図のセル A, B) はオン状態にされ、 当核セルが接続 されているビット糠 B Lは、 オン状態のメモリセルを通して共通ソース線 S Lに 向かって電流が流れることによって 0. 2 Vのようなレベルにデイスチャージさ れる。 一方、 しきい値がワード線選択レベルよりも高いメモリセル （例えば第 1 7図のセル C) はオフ状態にされ、 当該セルが接練されているビッ ト線 B Lは 1. 0 Vのブリチャージレベルを維持する。
次に、 スィッチ SW1 4をオフさせてセンスアンプ S Aのリセッ ト状態を解除 して活性化させると共に、 ビッ ト線 B L上のスィッチ SW1 3をオンさせてビッ ト線 B Lとセンスアンプ S Aとを接統する。 そして、 センスアンプ SAの P— M O S側に電源電圧 V c cを、 また N— MO S側に接地電位 （0V) を供給する。 それからセンスアンプ S Aがビッ ト線 B L， B L *の電位差を充分増幅した後、 ビッ ト線 B L上のスィツチ SW1 3をオフする。 これによつて、 センスアンプ S Aは選択側と非選択側のビッ ト線のレベル差を増幅してデータを保持した状態と なる。
センスアンプ S Aのラッチデータを反転させる場合には、 スィッチ SW1 3を オフさせて、 第 21図に示すように、 ビッ ト綠 B Lとセンスアンプ S Aとを切り 離した状態で、 スィ ッチ SW2 1， SW 22をオンさせて選択側および非選択側 のビッ ト線 B Lを V c c— V t n (例えば 3. 3 V- 0. 6 V= 2. 7 V) のよ うなレベルにプリチャージする。 それから、 上記スィ ッチ SW2 1 , SW22を オフしかつスィッチ SW1 1をオンさせる。 すると、 センスアンプ SAに保持さ
28 れているデータに応じて、 データが "1 " ならスィッチ SW1 2がオンされて、 当該ビット線 B Lはビット線反転レベル （0V) にデイスチャージされる。 一方, センスアンプ S Aに保持されているデータが "0" ならスィッチ SW1 2がオフ 状艤されるため、 当核ビット線 B Lは V c cレベルを維持する。 つまり、 センス アンプ S Aの保持デ一タの反転レベルが対応するビット線 B Lにそれぞれ出現す る。
ここで、 スィッチ SW14をー且オンさせてセンスアンプ S Aをリセットさせ た後、 スィッチ SW14をオフさせビット線 B L上のスィツチ SW1 3をオンさ せてビット線 B Lとセンスアンプ S Aとを接統する。 この間、 センスアンプ SA の P— MOS側および N— MOS側の電源電圧は 0. 5Vに設定しておく。 それ から、 センスアンプ S Aの P— MOS側に電源電圧 V c cを、 また N— MOS側 に接地戴位 （0V) を供給するとともに、 ビット線 BL上のスィッチ SW1 3を オフする。 これによつて、 センスアンプ SAは、 第 22図に示すように、 前記反 転データ保持状態のビット線のレベルに応じたデータを保持した状態となる。 すなわち、 第 1 7図のセル Aおよび Bに対応したセンスアンプはハイ レベル
"1" を保持した状態に、 またセル Cに対応したセンスアンブはロウレベル "0" を保持した状餱となる。 いわゆる書き込みべリファイと同じ動作である。 従って、 ビット線ブリチャージは、 センスラッチが "H" の所のみ行なわなけれ ばならない。 そこで、 スィッチ SW1 1をオンし、 ビット線ブリチャージ電圧 (1) を I Vにすることで、 ビット線 B L 0， BL 1のみ I Vとなる （B L 2は 前もって 0 Vにリセッ トしておく） 。
次に、 ビット線 B L上のスィツチ SW1 3をオフしたままスィッチ SW2 1， SW22をオンさせて、 選択側のビット線 B Lを 1. 0Vのようなブリチャージ レベルに、 また非選択側のビット線は 0. 5 Vのようなレベルに充電する。 その 後、 選択ワード線に先の読み出しレベル （3. 7 V) よりも若干低い 3. 5Vの ようなベリ ファイ電圧を印加する。 すると、 しきい値がワー ド線選択レベルより も低いメモリセル （例えば第 1 7図のセル A) はオン状態にされ、 当該セルが接 続されているビッ ト線 B Lは 0. 2 Vのようなレベルにディスチャージされる。 一方、 しきい値がワード線選択レベルより も高いメモリセル （例えば第 1 7図
29 のセル B) はオフ状態にされ、 当核セルが接統されているビット線 B Lはプリ チャージレベル 1 Vを維持する。 また、 このとき最も いしきい値を有するデー タ " 1 1" に相当するメモリセル （第 1 7図のセル C) が接統されたビット線は もともとロウレベルすなわち "0" を保持した状態にあるため、 ワード線が選択 レベルにされたときにオフ状態であってもロウレベルである （第 23図） 。
従って、 この状態でセンスラッチをリセットした後、 ビット線 B L上のスイツ チ SW1 3をオンさせると、 データ "1 1" に相当するメモリセル （第 1 7図の セル C) が接總されたビッ ト線に対応するセンスアンプおよびヮード線選択レべ ルよりも低いしきい値のメモリセル （第 1 7図のセル A) が接練されたビット線 に対応するセンスアンプはロウレベル " 0" を保持し、 ワード線選択レベルより も高いしきい値のメモリセル （第 1 7図のセル B) が接統されたビット線に対応 するセンスアンプはハイ レベル " 1" を保持することとなる。 本実施例ではこの センスアンプの保持データを使用して、 害き込み動作に移行して選択ヮード線に 書き込みパルス （一 1 0V) を印加することでセンスアンプの保持データが "1 " に対応するメモリセルのしきい值を下げるようにしている。
害き込みパルス印加後、 再びヮード線を選択レベルに設定して読み出しを行な う と、 しきい値がヮード線ベリ フアイ レベルよりも低くなったメモリセルのビッ ト線のレベルはロウレベルすなわち "0" に変わり、 書き込み不足のメモリセル が接続されたビット線はハイ レベル " 1 " を維持する。 従って、 これをセンスァ ンプでラッチして再び書き込みを行なうことでセンスラッチの保持データが "1 " に対応するメモリセルのみしきい値を下げ、 しきい値の分布形状を急峻にする ことができる。 センスアンプ S Aの保持データは、 Yデコーダ 1 5の出力信号に よってオン、 オフされるいわゆるカラムスィツチおよび共通 I ZO線を経て前述 のオール判定回路 20に供給され、 オール " 0" になった否か判定される。 そし て、 オール "0" になるとデータ "1 0" のメモリセルに対するリフレッシュ を" 終了し、 データ "01 " ， " 00，， のメモリセルに対するリ フレツシュを行 ラ o
なお、 前述した書き込みモードにおける書き込み不足のメモリセルに対する再 書き込み動作は、 リフレッシュ動作の際のセンスラツチ回路 1 3による上記書き
30 込み動作と同一である。
以上説明したように、 上記実施例においては、 データ害き込み時には複数ビッ トのデータをデータ変換 »理回路によりそのビットの組合せに応じたデータ （多 值データ） に変換して、 変換されたデータをメモリアレイのビット線に接練され たラッチ回路に顺次転送し、 該ラッチ回路に保持されたデータに応じて書き込み パルスを生成して選択状態の記憶素子に印加することで、 多値データに対応した しきい值を有する状態にさせるとともに、 データ読み出し時には読み出し電圧を それぞれのしきい値の中 raに変化させて記憶素子の状態を読み出して多值データ を記 «するレジスタに転送させて保持させ、 眩レジスタに κ慷された多値データ に基づいて逆データ変换»理回路により元のデータを復元させるようにしたので 、 メモリアレイの周辺回路の規模を比較的小さく押さえることができるとともに 、 害込み動作においては、 ワード線のベリファイ電圧値を消去のためのワード線 電圧に近い側から遠ざかる方向に所定の値だけ頫次変更することにより、 書込み パルス総数すなわち書込み時間を、 ベリファイ ¾圧をランダムに設定する多値フ ラッシュメモリの方式と比べて小さくすることができ、 短時間での害込み動作が 実現できるという効果がある。
また、 メモリアレイ内の記憶素子に対して弱い消去動作を実行した後、 ワード 線を読み出しレベルよりも低く、 且つ、 ベリファイレベルよりも高いしきい値を 有する記慷素子を検出して該記憶素子のしきい値がベリファイ電圧よりも低い値 になるように害込みを実行することで、 各入力データに対応して害き込まれた記 憶素子のしきい値電圧のばらつき分布形状の広がりを狭くするようにしたので、 ディスターブゃリテンション等により広がった記憶素子のしきい値電圧のばらつ き分布形状を書込み完了直後とほぼ同等の急峻な形状に戻すことができるという 効果がある。
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、 本 発明は上記実施例に限定されるものではなく、 その要旨を逸脱しない範囲で種々 変更可能であることはいうまでもない。 例えば、 上記実施例では、 一つのメモリ セルのしきい値を 4段階に設定して 4値のデータを記憶させるようにしているが 、 しきい値は 3段階あるいは 5段階以上に設定することも可能である。
31 また、 実施例では、 リフレッシュ時の読み出しデータの反転、 番き込み対象の メモリセルの絞り込み等をセンスラッチ回路のみを用いて行なえるように構成し たが、 読み出しデータを保持するレジスタやその内容を反転する等の驗理演算を 行なって書き込み対象のメモリセルの絞り込みを行なう »理回路を設けるように しても良い。
さらに、 実施例では 2ビットデータを 4值データに変換する方式およびその逆 変換として第 1図の （2 ) に示すような 3種類の演算を行なっているが、 餘理演 算は第 1図に示すものに限定されず、 結果として " 1 " の立っているビットの倕 数の異なるデータが得られるものであればよい。 また、 データ逆変換のための演 算も第 2図のものに限定されず、 元の 2ビットデータを復元できるものであれば どのような演算であっても良いし演算の種頻も 1つでなく 2以上であっても良い。 各メモリセルに対する書き込み方式も実施例のように、 一旦消去を行なってし きい値を高く した後に書き込みパルスでしきい值を下げる方式に限定されず、 書 き込みパルスでしきい值を高くする方式等であっても良い。 また、 実施例では、 データ " 1 " を保持するセンスラッチに対応するメモリセルに害き込みを行なつ てしきい値を変化させているが、 データ " 0 " を保持するセンスラッチに対応す るメモリセルに害き込みを行なってしきい値を変化させるようにしても良い。 以上の説明では主として本発明者によってなされた発明をその背粲となった利 用分野である一括消去型フラッ ュメモリに適用した場合について説明したが、 この発明はそれに限定されるものでなく、 F AM O Sを記慷素子とする不揮発性 記慷装置一般さらには複数のしきい値を有するメモリセルを備えた半導体記憶装 置に広く利用することができる。 産業上の利用可能性
以上説明したように、 本発明によれば、 回路の規模の増大を最少に抑え、 かつ 短時間で高精度の害込み、 読み出し、 消去動作が可能な多値記憶型不揮発性記憶 装置を実現することができるとともに、 記憶素子のしきい値ばらつき分布形状を 急峻化させ低電圧での安定した動作が可能な不揮発性記憶装置を実現することが できる。
32

Claims

請 求 の 範 囲
1 . メモリセルのしきい値を 2段陴以上に設定するとともに、 ワード線のレベル を 2段陏以上に変化させてメモリセルの読み出しを行なうことで一つのメモリセ ルに 2ビット以上のデータを記憶させるように構成された不揮発性記憶装置で あって、 入力された害き込みデータを保持するバイナリデータレジスタと、 入力 されたデータの複数ビットに対して所定の演算を実行しそれらの組合わせに応じ た多値データに変換するデータ変換餘理回路と、 メモリセルより読み出された多 值データを元のバイナリデータに変換する逆変換餘理回路とを備えてなることを 特徴とする不揮発性記慷装匿。
2 . 上記多値データをメモリアレイ内の選択されたメモリセルに害き込み髦圧を 変更しつつ順次害き込ませる制御回路を備えてなることを特徴とする請求の範囲 第 1項記載の不揮発性記慷装匿。
3 . 書込みべリファイ及び読み出し動作のワード線電圧は、 消去のためのワード 線電圧に最も近い設定された電圧から逮ざかる方向に、 頭次変更することを特徴 とする請求の範囲第 1項または第 2項に記載の不揮発性記憶装置。
4 . メモリセルのしきい値を 2段階以上に設定するとともに、 ワード線のレベル を 2段階以上に変化させてメモリセルの読み出しを行なうことで一つのメモリセ ルに 2ビッ ト以上のデータを記憶させるようにされた不揮発性記憶装置に接続さ れるコントロール装置であって、 書き込みデータを保持するバイナリデータレジ スタと、 入力されたデータの複数ビットに対して所定の演算を実行しそれらの組 合わせに応じた多値データに変換するデータ変換論理回路と、 上記不揮発性記憶 装置より読み出された多値データを元のバイナリデータに変換する逆変換論理回 路とを備えてなることを特徴とする不揮発性記憶装置のコントロール装置。
33
5 . メモリセルのしきい值を 2段瞎以上に設定するとともに、 ワード線のレベル を 2段陪以上に変化させてメモリセルの読み出しを行なうことで一つのメモリセ ルに 2ビット以上のデータを記憶させるように構成された不揮発性記憶装置にお いて、 すべてのメモリセルに対して弱い消去パルスを印加してしきい値を高く し た後、 所定のヮード線戴圧により読み出されたデータに基づいてしきい値が髙く され過ぎたメモリセルに害き込みパルスを印加してしきい值のばらつきを小さく することを特徴とする不揮発性記憶装置のリフレツシュ方法。
6 . メモリセルのしきい值の中 IBJにヮード線の読み出し電圧を設定してメモリセ ルのデータをセンスラッチ回路に読み出して保持する第 1の動作と、 上記センス ラツチ回路の保持データをすベて反転する第 2の動作と、 ヮード線を上記読み出 し電圧よりも低い竃圧に設定してベリフアイを行ない該ベリフアイ電圧より高い しきい值を有するメモリセルに対応するセンスラッチ回路の保持データを " 1 " に設定する第 3の動作とにより書き込みパルスを印加するメモリセルを特定する ことを特徴とする請求項 5に記載の不揮発性記 »装匿のリフレッシュ方法。
7 . 上記しきい値のばらつきを小さくする処理は、 害き込み/消去の回数が所定 回数に達したとき、 リセット倌号が入力されたとき、 電源がオフされる直前、 鼋 源投入直後、 またはスタンバイ状態において一定闳期毎、 のいずれか一つもしく は二以上において実行することを特徼とする請求の範囲第 5項または第 6項に記 載の不揮発性記慷装置のリフレッシュ方法。
34
PCT/JP1995/002260 1995-01-31 1995-11-07 Dispositif de memoire remanente et procede de regeneration WO1996024138A1 (fr)

Priority Applications (21)

Application Number Priority Date Filing Date Title
KR10-2004-7009214A KR100477034B1 (ko) 1995-01-31 1995-11-07 반도체 메모리 장치
KR10-2004-7009213A KR100482235B1 (ko) 1995-01-31 1995-11-07 반도체 메모리 장치
KR1020047009248A KR100566465B1 (ko) 1995-01-31 1995-11-07 반도체 메모리 장치
KR1020047009247A KR100566466B1 (ko) 1995-01-31 1995-11-07 반도체 메모리 장치
KR10-2004-7009249A KR100478172B1 (ko) 1995-01-31 1995-11-07 반도체 메모리 장치
US08/860,793 US5889698A (en) 1995-01-31 1995-11-07 Nonvolatile memory device and refreshing method
KR10-2004-7009246A KR100477494B1 (ko) 1995-01-31 1995-11-07 반도체 메모리 장치
KR1020047009215A KR100566464B1 (ko) 1995-01-31 1995-11-07 반도체 메모리 장치
KR1020047009216A KR100566463B1 (ko) 1995-01-31 1995-11-07 반도체 메모리 장치
KR10-2004-7009250A KR100473308B1 (ko) 1995-01-31 1995-11-07 불휘발성 메모리 장치
JP52340196A JP2844393B2 (ja) 1995-01-31 1995-11-07 不揮発性記憶装置のリフレッシュ方法
US10/373,707 US6898118B2 (en) 1995-01-31 2003-02-27 Clock synchronized non-volatile memory device
US10/797,012 US6829163B2 (en) 1995-01-31 2004-03-11 Clock synchronized nonvolatile memory device
US10/810,613 US7193894B2 (en) 1995-01-31 2004-03-29 Clock synchronized nonvolatile memory device
US10/810,624 US6965525B2 (en) 1995-01-31 2004-03-29 Clock synchronized nonvolatile memory device
US10/810,631 US6912156B2 (en) 1995-01-31 2004-03-29 Clock synchronized nonvolatile memory device
US11/024,643 US7161830B2 (en) 1995-01-31 2004-12-30 Clock synchronized nonvolatile memory device
US11/088,945 US7286397B2 (en) 1995-01-31 2005-03-25 Clock synchronized nonvolatile memory device
US11/429,318 US7324375B2 (en) 1995-01-31 2006-05-08 Multi-bits storage memory
US11/600,798 US7327604B2 (en) 1995-01-31 2006-11-17 Clock synchronized non-volatile memory device
US14/305,270 US20150155049A1 (en) 1995-01-31 2014-06-16 Clock synchronized non-volatile memory device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP1403195 1995-01-31
JP7/14031 1995-01-31

Related Child Applications (4)

Application Number Title Priority Date Filing Date
US08/860,793 A-371-Of-International US5889698A (en) 1995-01-31 1995-11-07 Nonvolatile memory device and refreshing method
US08/860,793 Continuation US5889698A (en) 1995-01-31 1995-11-07 Nonvolatile memory device and refreshing method
US08860793 A-371-Of-International 1995-11-07
US09/053,494 Continuation US6038165A (en) 1995-01-31 1998-04-02 Nonvolatile memory device and refreshing method

Publications (1)

Publication Number Publication Date
WO1996024138A1 true WO1996024138A1 (fr) 1996-08-08

Family

ID=11849793

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP1995/002260 WO1996024138A1 (fr) 1995-01-31 1995-11-07 Dispositif de memoire remanente et procede de regeneration

Country Status (6)

Country Link
US (32) US5889698A (ja)
JP (2) JP4740283B2 (ja)
KR (10) KR100566466B1 (ja)
MY (1) MY122850A (ja)
TW (1) TW328598B (ja)
WO (1) WO1996024138A1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6300651B1 (en) 1998-05-20 2001-10-09 Nec Corporation Chip layout for symmetrical-critical elements
US7141475B2 (en) 1997-03-28 2006-11-28 Renesas Technology Corp. Non-volatile semiconductor memory and method of making same, and semiconductor device and method of making device
US7193894B2 (en) 1995-01-31 2007-03-20 Renesas Technology Corp. Clock synchronized nonvolatile memory device
JP2010224806A (ja) * 2009-03-23 2010-10-07 Toshiba Corp コントローラ及び半導体記憶装置

Families Citing this family (162)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5657332A (en) * 1992-05-20 1997-08-12 Sandisk Corporation Soft errors handling in EEPROM devices
JP3976839B2 (ja) * 1996-07-09 2007-09-19 株式会社ルネサステクノロジ 不揮発性メモリシステムおよび不揮発性半導体メモリ
US6320785B1 (en) * 1996-07-10 2001-11-20 Hitachi, Ltd. Nonvolatile semiconductor memory device and data writing method therefor
JP3062730B2 (ja) * 1996-07-10 2000-07-12 株式会社日立製作所 不揮発性半導体記憶装置および書込み方法
US6134148A (en) 1997-09-30 2000-10-17 Hitachi, Ltd. Semiconductor integrated circuit and data processing system
US5909449A (en) * 1997-09-08 1999-06-01 Invox Technology Multibit-per-cell non-volatile memory with error detection and correction
JP3165101B2 (ja) * 1998-03-05 2001-05-14 日本電気アイシーマイコンシステム株式会社 多値式半導体メモリ装置およびその不良救済方法
JPH11328981A (ja) * 1998-05-12 1999-11-30 Matsushita Electric Ind Co Ltd 半導体記憶装置，およびレギュレータ
EP0987715B1 (en) * 1998-09-15 2005-02-09 STMicroelectronics S.r.l. Method for maintaining the memory of non-volatile memory cells
JP2000123591A (ja) * 1998-10-16 2000-04-28 Fujitsu Ltd 不揮発性半導体記憶装置
US6260082B1 (en) * 1998-12-23 2001-07-10 Bops, Inc. Methods and apparatus for providing data transfer control
TW439293B (en) * 1999-03-18 2001-06-07 Toshiba Corp Nonvolatile semiconductor memory
US6262913B1 (en) * 1999-10-19 2001-07-17 Qualcomm Incorporated Method and apparatus for improving cell life of sequential counters stored in non-volatile memory
JP2001297583A (ja) * 2000-04-13 2001-10-26 Mitsubishi Electric Corp 半導体記憶装置
JP3922516B2 (ja) * 2000-09-28 2007-05-30 株式会社ルネサステクノロジ 不揮発性メモリと不揮発性メモリの書き込み方法
JP2002288988A (ja) * 2001-03-28 2002-10-04 Mitsubishi Electric Corp 不揮発性半導体記憶装置
JP4907011B2 (ja) * 2001-04-27 2012-03-28 株式会社半導体エネルギー研究所 不揮発性メモリとその駆動方法、及び半導体装置
TW559814B (en) * 2001-05-31 2003-11-01 Semiconductor Energy Lab Nonvolatile memory and method of driving the same
EP1271552A3 (en) * 2001-06-21 2005-08-17 STMicroelectronics S.r.l. A method of refreshing an electrically erasable and programmable non-volatile memory
US7170802B2 (en) * 2003-12-31 2007-01-30 Sandisk Corporation Flexible and area efficient column redundancy for non-volatile memories
US6985388B2 (en) * 2001-09-17 2006-01-10 Sandisk Corporation Dynamic column block selection
WO2003026135A1 (en) * 2001-09-20 2003-03-27 Higginson Timothy B Universal keyboard
AU2002342047A1 (en) * 2001-10-12 2003-04-22 Envirosense, Llc Cathodic protection remote monitoring method and apparatus
TWI292914B (ja) * 2002-01-17 2008-01-21 Macronix Int Co Ltd
US6621739B2 (en) * 2002-01-18 2003-09-16 Sandisk Corporation Reducing the effects of noise in non-volatile memories through multiple reads
JP4010400B2 (ja) * 2002-06-14 2007-11-21 シャープ株式会社 半導体記憶装置およびデータ書き込み制御方法
US6646924B1 (en) * 2002-08-02 2003-11-11 Macronix International Co, Ltd. Non-volatile memory and operating method thereof
US6711093B1 (en) * 2002-08-29 2004-03-23 Micron Technology, Inc. Reducing digit equilibrate current during self-refresh mode
KR100521364B1 (ko) * 2002-11-18 2005-10-12 삼성전자주식회사 플레쉬 메모리 셀들의 프로그램 오판을 방지하고 균일한문턱 전압 산포를 가질 수 있는 플레쉬 메모리 장치 및 그프로그램 검증 방법
EP1424700B1 (en) * 2002-11-28 2005-08-03 STMicroelectronics S.r.l. Single cell erasing method for recovering cells under programming disturbs in non volatile semiconductor memory devices
US7574585B1 (en) * 2003-01-31 2009-08-11 Zilog, Inc. Implementing software breakpoints and debugger therefor
JP4104151B2 (ja) * 2003-04-28 2008-06-18 スパンション エルエルシー 不揮発性半導体記憶装置及び不揮発性半導体記憶装置のプログラム方法
KR100546343B1 (ko) * 2003-07-18 2006-01-26 삼성전자주식회사 플래시 메모리 장치의 프로그램 방법
JP2005049970A (ja) * 2003-07-30 2005-02-24 Renesas Technology Corp 半導体集積回路
US7012835B2 (en) 2003-10-03 2006-03-14 Sandisk Corporation Flash memory data correction and scrub techniques
US7251166B2 (en) * 2004-01-06 2007-07-31 Macronix International Co., Ltd. Method for verifying a programmed flash memory
KR100966895B1 (ko) * 2004-01-06 2010-06-30 삼성전자주식회사 불휘발성 메모리의 테스트 장치 및 방법
US7816742B1 (en) * 2004-09-30 2010-10-19 Koniaris Kleanthes G Systems and methods for integrated circuits comprising multiple body biasing domains
US7859062B1 (en) 2004-02-02 2010-12-28 Koniaris Kleanthes G Systems and methods for integrated circuits comprising multiple body biasing domains
US7042044B2 (en) * 2004-02-18 2006-05-09 Koucheng Wu Nor-type channel-program channel-erase contactless flash memory on SOI
JP4223427B2 (ja) * 2004-03-30 2009-02-12 株式会社ルネサステクノロジ 不揮発性半導体記憶装置及びそのデータ書き換え方法
US7106636B2 (en) * 2004-06-22 2006-09-12 Intel Corporation Partitionable memory device, system, and method
US7274601B2 (en) * 2004-09-27 2007-09-25 Macronix International Co., Ltd. Programming and erasing method for charge-trapping memory devices
EP1684307A1 (en) * 2005-01-19 2006-07-26 Saifun Semiconductors Ltd. Method, circuit and systems for erasing one or more non-volatile memory cells
US8204052B2 (en) * 2005-05-02 2012-06-19 Tekelec, Inc. Methods, systems, and computer program products for dynamically coordinating collection and distribution of presence information
US7813170B2 (en) 2005-11-11 2010-10-12 Kabushiki Kaisha Toshiba Semiconductor memory device capable of memorizing multivalued data
JP4761959B2 (ja) * 2005-12-26 2011-08-31 株式会社東芝 半導体集積回路装置
US20070272090A1 (en) * 2006-02-01 2007-11-29 Bommaraju Tilak V Hydrogen mitigation and energy generation with water-activated chemical heaters
US7760552B2 (en) * 2006-03-31 2010-07-20 Semiconductor Energy Laboratory Co., Ltd. Verification method for nonvolatile semiconductor memory device
US7447096B2 (en) * 2006-05-05 2008-11-04 Honeywell International Inc. Method for refreshing a non-volatile memory
US7886204B2 (en) * 2006-09-27 2011-02-08 Sandisk Corporation Methods of cell population distribution assisted read margining
US7716538B2 (en) * 2006-09-27 2010-05-11 Sandisk Corporation Memory with cell population distribution assisted read margining
US7623367B2 (en) * 2006-10-13 2009-11-24 Agere Systems Inc. Read-only memory device and related method of design
US9601493B2 (en) 2006-11-29 2017-03-21 Zeno Semiconductor, Inc Compact semiconductor memory device having reduced number of contacts, methods of operating and methods of making
US8514622B2 (en) * 2007-11-29 2013-08-20 Zeno Semiconductor, Inc. Compact semiconductor memory device having reduced number of contacts, methods of operating and methods of making
US8077536B2 (en) 2008-08-05 2011-12-13 Zeno Semiconductor, Inc. Method of operating semiconductor memory device with floating body transistor using silicon controlled rectifier principle
US8159868B2 (en) 2008-08-22 2012-04-17 Zeno Semiconductor, Inc. Semiconductor memory having both volatile and non-volatile functionality including resistance change material and method of operating
US8547756B2 (en) 2010-10-04 2013-10-01 Zeno Semiconductor, Inc. Semiconductor memory device having an electrically floating body transistor
US8194451B2 (en) 2007-11-29 2012-06-05 Zeno Semiconductor, Inc. Memory cells, memory cell arrays, methods of using and methods of making
US9391079B2 (en) 2007-11-29 2016-07-12 Zeno Semiconductor, Inc. Compact semiconductor memory device having reduced number of contacts, methods of operating and methods of making
US7760548B2 (en) 2006-11-29 2010-07-20 Yuniarto Widjaja Semiconductor memory having both volatile and non-volatile functionality and method of operating
US7818464B2 (en) * 2006-12-06 2010-10-19 Mosaid Technologies Incorporated Apparatus and method for capturing serial input data
US7623373B2 (en) * 2006-12-14 2009-11-24 Intel Corporation Multi-level memory cell sensing
US7515485B2 (en) 2006-12-18 2009-04-07 Micron Technology, Inc. External clock tracking pipelined latch scheme
KR100874441B1 (ko) * 2007-01-09 2008-12-17 삼성전자주식회사 멀티-비트 데이터를 저장할 수 있는 플래시 메모리 장치,그것을 제어하는 메모리 제어기, 그리고 그것을 포함한메모리 시스템
US7460397B2 (en) * 2007-03-28 2008-12-02 Skymedi Corporation Method for reading multiple-value memory cells
US8734466B2 (en) * 2007-04-25 2014-05-27 Medtronic, Inc. Method and apparatus for controlled insertion and withdrawal of electrodes
JP4890369B2 (ja) * 2007-07-10 2012-03-07 エルピーダメモリ株式会社 デューティ検知回路及びこれを用いたｄｌｌ回路、半導体記憶装置、並びに、データ処理システム
US8059459B2 (en) 2007-10-24 2011-11-15 Zeno Semiconductor, Inc. Semiconductor memory having both volatile and non-volatile functionality and method of operating
US8264875B2 (en) 2010-10-04 2012-09-11 Zeno Semiconducor, Inc. Semiconductor memory device having an electrically floating body transistor
US8130548B2 (en) 2007-11-29 2012-03-06 Zeno Semiconductor, Inc. Semiconductor memory having electrically floating body transistor
US10403361B2 (en) 2007-11-29 2019-09-03 Zeno Semiconductor, Inc. Memory cells, memory cell arrays, methods of using and methods of making
US8174886B2 (en) 2007-11-29 2012-05-08 Zeno Semiconductor, Inc. Semiconductor memory having electrically floating body transistor
US8130547B2 (en) 2007-11-29 2012-03-06 Zeno Semiconductor, Inc. Method of maintaining the state of semiconductor memory having electrically floating body transistor
TWI349855B (en) * 2007-11-30 2011-10-01 Sunplus Technology Co Ltd Method for recording data using non-volatile memory and electronic apparatus thereof
US8938655B2 (en) * 2007-12-20 2015-01-20 Spansion Llc Extending flash memory data retension via rewrite refresh
US7916544B2 (en) 2008-01-25 2011-03-29 Micron Technology, Inc. Random telegraph signal noise reduction scheme for semiconductor memories
JP2009260928A (ja) * 2008-03-28 2009-11-05 Panasonic Corp センサデバイス及びその製造方法
US7817478B2 (en) * 2008-03-31 2010-10-19 Micron Technology, Inc. Erase degradation reduction in non-volatile memory
US8014200B2 (en) 2008-04-08 2011-09-06 Zeno Semiconductor, Inc. Semiconductor memory having volatile and multi-bit, non-volatile functionality and methods of operating
USRE47381E1 (en) 2008-09-03 2019-05-07 Zeno Semiconductor, Inc. Forming semiconductor cells with regions of varying conductivity
US8482976B2 (en) * 2008-12-09 2013-07-09 Kabushiki Kaisha Toshiba Semiconductor memory device and semiconductor memory system storing multilevel data
US8258729B1 (en) * 2008-12-22 2012-09-04 Marvell International Ltd. Down sampling method for hard disk speed control loop
KR100967026B1 (ko) 2009-01-21 2010-06-30 주식회사 하이닉스반도체 불휘발성 메모리 장치 및 그 캐쉬리드 방법
US11908899B2 (en) 2009-02-20 2024-02-20 Zeno Semiconductor, Inc. MOSFET and memory cell having improved drain current through back bias application
KR101528886B1 (ko) * 2009-04-09 2015-06-16 삼성전자주식회사 비휘발성 메모리 장치의 프로그램 방법
US8027195B2 (en) * 2009-06-05 2011-09-27 SanDisk Technologies, Inc. Folding data stored in binary format into multi-state format within non-volatile memory devices
US8102705B2 (en) * 2009-06-05 2012-01-24 Sandisk Technologies Inc. Structure and method for shuffling data within non-volatile memory devices
US7974124B2 (en) * 2009-06-24 2011-07-05 Sandisk Corporation Pointer based column selection techniques in non-volatile memories
US20110002169A1 (en) * 2009-07-06 2011-01-06 Yan Li Bad Column Management with Bit Information in Non-Volatile Memory Systems
US8468294B2 (en) * 2009-12-18 2013-06-18 Sandisk Technologies Inc. Non-volatile memory with multi-gear control using on-chip folding of data
US8144512B2 (en) * 2009-12-18 2012-03-27 Sandisk Technologies Inc. Data transfer flows for on-chip folding
US8725935B2 (en) 2009-12-18 2014-05-13 Sandisk Technologies Inc. Balanced performance for on-chip folding of non-volatile memories
CN107293322B (zh) 2010-02-07 2021-09-21 芝诺半导体有限公司 含导通浮体晶体管、并具有永久性和非永久性功能的半导体存储元件及操作方法
US9922981B2 (en) 2010-03-02 2018-03-20 Zeno Semiconductor, Inc. Compact semiconductor memory device having reduced number of contacts, methods of operating and methods of making
US10340276B2 (en) 2010-03-02 2019-07-02 Zeno Semiconductor, Inc. Method of maintaining the state of semiconductor memory having electrically floating body transistor
US10461084B2 (en) 2010-03-02 2019-10-29 Zeno Semiconductor, Inc. Compact semiconductor memory device having reduced number of contacts, methods of operating and methods of making
US8416624B2 (en) 2010-05-21 2013-04-09 SanDisk Technologies, Inc. Erase and programming techniques to reduce the widening of state distributions in non-volatile memories
US9129703B2 (en) 2010-08-16 2015-09-08 Semiconductor Energy Laboratory Co., Ltd. Method for driving semiconductor memory device
US8467237B2 (en) 2010-10-15 2013-06-18 Micron Technology, Inc. Read distribution management for phase change memory
US8582359B2 (en) 2010-11-16 2013-11-12 Zeno Semiconductor, Inc. Dual-port semiconductor memory and first-in first-out (FIFO) memory having electrically floating body transistor
KR101218896B1 (ko) * 2011-02-18 2013-01-08 에스케이하이닉스 주식회사 불휘발성 메모리 장치 및 이의 프로그램 검증 방법
US8957458B2 (en) 2011-03-24 2015-02-17 Zeno Semiconductor, Inc. Asymmetric semiconductor memory device having electrically floating body transistor
US9342446B2 (en) 2011-03-29 2016-05-17 SanDisk Technologies, Inc. Non-volatile memory system allowing reverse eviction of data updates to non-volatile binary cache
US8630132B2 (en) * 2011-05-31 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM read and write assist apparatus
JP5380510B2 (ja) * 2011-09-30 2014-01-08 株式会社東芝 不揮発性半導体記憶装置
US9025358B2 (en) 2011-10-13 2015-05-05 Zeno Semiconductor Inc Semiconductor memory having both volatile and non-volatile functionality comprising resistive change material and method of operating
US8687421B2 (en) 2011-11-21 2014-04-01 Sandisk Technologies Inc. Scrub techniques for use with dynamic read
KR101893145B1 (ko) 2011-12-06 2018-10-05 삼성전자주식회사 메모리 시스템들 및 그것들의 블록 복사 방법들
US9230651B2 (en) 2012-04-08 2016-01-05 Zeno Semiconductor, Inc. Memory device having electrically floating body transitor
US8842473B2 (en) 2012-03-15 2014-09-23 Sandisk Technologies Inc. Techniques for accessing column selecting shift register with skipped entries in non-volatile memories
KR20130110970A (ko) * 2012-03-30 2013-10-10 에스케이하이닉스 주식회사 리드 전압 생성회로, 이를 포함하는 메모리 및 메모리 시스템
US9001575B2 (en) * 2012-03-30 2015-04-07 Micron Technology, Inc. Encoding program bits to decouple adjacent wordlines in a memory device
US9105314B2 (en) 2012-04-27 2015-08-11 Micron Technology, Inc. Program-disturb decoupling for adjacent wordlines of a memory device
US8681548B2 (en) 2012-05-03 2014-03-25 Sandisk Technologies Inc. Column redundancy circuitry for non-volatile memory
US9257169B2 (en) * 2012-05-14 2016-02-09 Samsung Electronics Co., Ltd. Memory device, memory system, and operating methods thereof
US8910000B2 (en) 2012-05-17 2014-12-09 Micron Technology, Inc. Program-disturb management for phase change memory
KR20130134186A (ko) * 2012-05-30 2013-12-10 삼성전자주식회사 메모리 장치의 리라이트 방법
US9135978B2 (en) 2012-07-11 2015-09-15 Micron Technology, Inc. Memory programming methods and memory systems
US8897080B2 (en) 2012-09-28 2014-11-25 Sandisk Technologies Inc. Variable rate serial to parallel shift register
US9076506B2 (en) 2012-09-28 2015-07-07 Sandisk Technologies Inc. Variable rate parallel to serial shift register
US9490035B2 (en) 2012-09-28 2016-11-08 SanDisk Technologies, Inc. Centralized variable rate serializer and deserializer for bad column management
KR102025263B1 (ko) 2012-10-05 2019-09-25 삼성전자주식회사 메모리 시스템 및 그것의 읽기 교정 방법
KR20140076127A (ko) * 2012-12-12 2014-06-20 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 동작 방법과, 이를 포함하는 데이터 처리 시스템
US9208880B2 (en) 2013-01-14 2015-12-08 Zeno Semiconductor, Inc. Content addressable memory device having electrically floating body transistor
US9029922B2 (en) 2013-03-09 2015-05-12 Zeno Semiconductor, Inc. Memory device comprising electrically floating body transistor
US9293196B2 (en) 2013-03-15 2016-03-22 Micron Technology, Inc. Memory cells, memory systems, and memory programming methods
US9275723B2 (en) 2013-04-10 2016-03-01 Zeno Semiconductor, Inc. Scalable floating body memory cell for memory compilers and method of using floating body memories with memory compilers
US9368625B2 (en) 2013-05-01 2016-06-14 Zeno Semiconductor, Inc. NAND string utilizing floating body memory cell
US9646705B2 (en) 2013-06-12 2017-05-09 Samsung Electronics Co., Ltd. Memory systems including nonvolatile memory devices and dynamic access methods thereof
US9281022B2 (en) 2013-07-10 2016-03-08 Zeno Semiconductor, Inc. Systems and methods for reducing standby power in floating body memory devices
US9342401B2 (en) 2013-09-16 2016-05-17 Sandisk Technologies Inc. Selective in-situ retouching of data in nonvolatile memory
US9548119B2 (en) 2014-01-15 2017-01-17 Zeno Semiconductor, Inc Memory device comprising an electrically floating body transistor
US9230689B2 (en) 2014-03-17 2016-01-05 Sandisk Technologies Inc. Finding read disturbs on non-volatile memories
JP6286292B2 (ja) * 2014-06-20 2018-02-28 株式会社フローディア 不揮発性半導体記憶装置
US9496053B2 (en) 2014-08-15 2016-11-15 Zeno Semiconductor, Inc. Memory device comprising electrically floating body transistor
JP6199838B2 (ja) * 2014-09-12 2017-09-20 東芝メモリ株式会社 半導体記憶装置
KR20160044923A (ko) 2014-10-16 2016-04-26 에스케이하이닉스 주식회사 복수의 메모리 셀들을 포함하는 반도체 메모리 장치 및 그것의 동작 방법
US9552171B2 (en) 2014-10-29 2017-01-24 Sandisk Technologies Llc Read scrub with adaptive counter management
US9934872B2 (en) 2014-10-30 2018-04-03 Sandisk Technologies Llc Erase stress and delta erase loop count methods for various fail modes in non-volatile memory
US9978456B2 (en) 2014-11-17 2018-05-22 Sandisk Technologies Llc Techniques for reducing read disturb in partially written blocks of non-volatile memory
US9349479B1 (en) 2014-11-18 2016-05-24 Sandisk Technologies Inc. Boundary word line operation in nonvolatile memory
KR102248931B1 (ko) * 2014-12-23 2021-05-06 에스케이하이닉스 주식회사 반도체시스템
US9224502B1 (en) 2015-01-14 2015-12-29 Sandisk Technologies Inc. Techniques for detection and treating memory hole to local interconnect marginality defects
JP5931236B1 (ja) * 2015-02-05 2016-06-08 力晶科技股▲ふん▼有限公司 半導体装置の制御回路及び方法、並びに半導体装置
US10032524B2 (en) 2015-02-09 2018-07-24 Sandisk Technologies Llc Techniques for determining local interconnect defects
US9449700B2 (en) 2015-02-13 2016-09-20 Sandisk Technologies Llc Boundary word line search and open block read methods with reduced read disturb
US9564219B2 (en) 2015-04-08 2017-02-07 Sandisk Technologies Llc Current based detection and recording of memory hole-interconnect spacing defects
US9269446B1 (en) 2015-04-08 2016-02-23 Sandisk Technologies Inc. Methods to improve programming of slow cells
US10553683B2 (en) 2015-04-29 2020-02-04 Zeno Semiconductor, Inc. MOSFET and memory cell having improved drain current through back bias application
KR20230065374A (ko) 2015-04-29 2023-05-11 제노 세미컨덕터, 인크. 백바이어스를 이용한 드레인 전류가 향상된 트랜지스터 및 메모리 셀
US10114984B2 (en) * 2015-09-04 2018-10-30 Xerox Corporation Symmetric bit coding for printed memory devices
US9653154B2 (en) 2015-09-21 2017-05-16 Sandisk Technologies Llc Write abort detection for multi-state memories
KR102459077B1 (ko) * 2016-01-12 2022-10-27 삼성전자주식회사 비선형 필터링 방식을 사용하는 메모리 시스템 및 그것의 읽기 방법
WO2017152392A1 (zh) * 2016-03-09 2017-09-14 华为技术有限公司 一种闪存设备的刷新方法和装置
US9607707B1 (en) * 2016-06-30 2017-03-28 Sandisk Technologies Llc Weak erase prior to read
US10079301B2 (en) 2016-11-01 2018-09-18 Zeno Semiconductor, Inc. Memory device comprising an electrically floating body transistor and methods of using
JP2019050070A (ja) 2017-09-08 2019-03-28 東芝メモリ株式会社 半導体記憶装置
TWI821065B (zh) 2018-04-18 2023-11-01 美商季諾半導體股份有限公司 包括電性浮體電晶體的記憶裝置
US10388362B1 (en) * 2018-05-08 2019-08-20 Micron Technology, Inc. Half-width, double pumped data path
US11600663B2 (en) 2019-01-11 2023-03-07 Zeno Semiconductor, Inc. Memory cell and memory array select transistor
US11443814B1 (en) * 2021-05-27 2022-09-13 Winbond Electronics Corp. Memory structure with marker bit and operation method thereof

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01134793A (ja) * 1987-11-20 1989-05-26 Hitachi Ltd 不揮発性半導体記憶装置
JPH0457294A (ja) * 1990-06-22 1992-02-25 Ricoh Co Ltd プログラム可能な不揮発性半導体メモリ装置
JPH04238196A (ja) * 1991-01-22 1992-08-26 Nec Ic Microcomput Syst Ltd Ｅｐｒｏｍ回路

Family Cites Families (175)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3978457A (en) * 1974-12-23 1976-08-31 Pitney-Bowes, Inc. Microcomputerized electronic postage meter system
JPS54123842A (en) * 1978-03-17 1979-09-26 Nippon Telegr & Teleph Corp <Ntt> Memory unit
JPS626493Y2 (ja) 1978-04-28 1987-02-14
US4435786A (en) * 1981-11-23 1984-03-06 Fairchild Camera And Instrument Corporation Self-refreshing memory cell
JPS59121696A (ja) * 1982-12-28 1984-07-13 Toshiba Corp 不揮発性半導体メモリ
JPS60233741A (ja) * 1984-05-07 1985-11-20 Sony Tektronix Corp デジタル・パタ−ン発生器
US4791569A (en) * 1985-03-18 1988-12-13 Honda Giken Kogyo Kabushiki Kaisha Electronic control system for internal combustion engines
JPS626493A (ja) * 1985-06-29 1987-01-13 Ricoh Co Ltd 書込みと消去が可能な半導体メモリ装置
JPS6229899A (ja) 1985-07-30 1987-02-07 小林　正巳 防弾材
JPS6234398A (ja) * 1985-08-08 1987-02-14 Nec Corp 不揮発性メモリ−
JPS62257699A (ja) * 1986-05-01 1987-11-10 Nippon Denso Co Ltd 多値記憶半導体回路
JPH0782755B2 (ja) * 1986-06-18 1995-09-06 松下電器産業株式会社 半導体記憶装置
FR2605447B1 (fr) * 1986-10-20 1988-12-09 Eurotechnique Sa Memoire non volatile programmable electriquement
JPS63276791A (ja) * 1987-05-08 1988-11-15 Takahiro Haniyu 多値メモリの構成方法
JPS6478023A (en) * 1987-09-18 1989-03-23 Fujitsu Ltd Programmable logic device
JPH01108653A (ja) * 1987-10-20 1989-04-25 Nec Corp メモリ内容保護回路
JPH01214993A (ja) * 1988-02-23 1989-08-29 Nissan Motor Co Ltd データ記憶装置
JPH01273294A (ja) 1988-04-25 1989-11-01 Nec Ic Microcomput Syst Ltd 電気的書込み・消去可能型メモリ装置
FR2630573B1 (fr) * 1988-04-26 1990-07-13 Sgs Thomson Microelectronics Memoire programmable electriquement avec plusieurs bits d'information par cellule
US5445980A (en) * 1988-05-10 1995-08-29 Hitachi, Ltd. Method of making a semiconductor memory device
US5005151A (en) * 1988-05-13 1991-04-02 Dallas Semiconductor Corporation Interleaved arbitration scheme for interfacing parallel and serial ports to a parallel system port
US5198380A (en) * 1988-06-08 1993-03-30 Sundisk Corporation Method of highly compact EPROM and flash EEPROM devices
US5293560A (en) * 1988-06-08 1994-03-08 Eliyahou Harari Multi-state flash EEPROM system using incremental programing and erasing methods
JPH07105146B2 (ja) * 1988-07-29 1995-11-13 三菱電機株式会社 不揮発性記憶装置
JP3156966B2 (ja) 1988-09-30 2001-04-16 株式会社東芝 不揮発性半導体メモリ装置
FR2640798B1 (fr) * 1988-12-20 1993-01-08 Bull Cp8 Dispositif de traitement de donnees comportant une memoire non volatile electriquement effacable et reprogrammable
US5084417A (en) * 1989-01-06 1992-01-28 International Business Machines Corporation Method for selective deposition of refractory metals on silicon substrates and device formed thereby
JPH02260298A (ja) * 1989-03-31 1990-10-23 Oki Electric Ind Co Ltd 不揮発性多値メモリ装置
JPH02260296A (ja) 1989-03-31 1990-10-23 Toshiba Corp 磁気記録再生装置
US5172338B1 (en) 1989-04-13 1997-07-08 Sandisk Corp Multi-state eeprom read and write circuits and techniques
DE69034227T2 (de) * 1989-04-13 2007-05-03 Sandisk Corp., Sunnyvale EEprom-System mit Blocklöschung
US5163021A (en) * 1989-04-13 1992-11-10 Sundisk Corporation Multi-state EEprom read and write circuits and techniques
US4940909A (en) * 1989-05-12 1990-07-10 Plus Logic, Inc. Configuration control circuit for programmable logic devices
US5059554A (en) * 1989-06-23 1991-10-22 Sgs-Thomson Microelectronics, Inc. Method for forming polycrystalline silicon contacts
JPH0359886A (ja) * 1989-07-27 1991-03-14 Nec Corp 電気的に消去及び書込み可能な不揮発性メモリ
JPH0390952A (ja) 1989-09-01 1991-04-16 Asahi Optical Co Ltd 回路間のデータ通信方法および記憶装置
US5200920A (en) * 1990-02-08 1993-04-06 Altera Corporation Method for programming programmable elements in programmable devices
JPH03237692A (ja) * 1990-02-13 1991-10-23 Fujitsu Ltd 不揮発性多値記憶装置
IL96808A (en) 1990-04-18 1996-03-31 Rambus Inc Introductory / Origin Circuit Agreed Using High-Performance Brokerage
US5151387A (en) * 1990-04-30 1992-09-29 Sgs-Thomson Microelectronics, Inc. Polycrystalline silicon contact structure
JPH0426995A (ja) * 1990-05-18 1992-01-30 Mitsubishi Electric Corp 不揮発性半導体記憶装置
GB2246098B (en) * 1990-07-04 1994-05-25 Alcatel Business Systems Franking machine
KR100214435B1 (ko) * 1990-07-25 1999-08-02 사와무라 시코 동기식 버스트 엑세스 메모리
JP2586729B2 (ja) * 1990-11-19 1997-03-05 日本電気株式会社 半導体記憶装置
US5218569A (en) * 1991-02-08 1993-06-08 Banks Gerald J Electrically alterable non-volatile memory with n-bits per memory cell
JP3408552B2 (ja) 1991-02-11 2003-05-19 インテル・コーポレーション 不揮発性半導体メモリをプログラム及び消去する回路とその方法
US5602789A (en) * 1991-03-12 1997-02-11 Kabushiki Kaisha Toshiba Electrically erasable and programmable non-volatile and multi-level memory systemn with write-verify controller
US5504760A (en) * 1991-03-15 1996-04-02 Sandisk Corporation Mixed data encoding EEPROM system
US5396468A (en) * 1991-03-15 1995-03-07 Sundisk Corporation Streamlined write operation for EEPROM system
US5270979A (en) 1991-03-15 1993-12-14 Sundisk Corporation Method for optimum erasing of EEPROM
US5663901A (en) * 1991-04-11 1997-09-02 Sandisk Corporation Computer memory cards using flash EEPROM integrated circuit chips and memory-controller systems
US5287305A (en) 1991-06-28 1994-02-15 Sharp Kabushiki Kaisha Memory device including two-valued/n-valued conversion unit
US5430859A (en) * 1991-07-26 1995-07-04 Sundisk Corporation Solid state memory system including plural memory chips and a serialized bus
JPH0581145A (ja) * 1991-07-30 1993-04-02 Ishikawajima Harima Heavy Ind Co Ltd Ｅｅｐｒｏｍへのデータ書き込み回路
JPH05210991A (ja) * 1991-08-05 1993-08-20 Mitsubishi Electric Corp 不揮発性半導体記憶装置
US5438573A (en) * 1991-09-13 1995-08-01 Sundisk Corporation Flash EEPROM array data and header file structure
US6230233B1 (en) * 1991-09-13 2001-05-08 Sandisk Corporation Wear leveling techniques for flash EEPROM systems
US5778418A (en) * 1991-09-27 1998-07-07 Sandisk Corporation Mass computer storage system having both solid state and rotating disk types of memory
US5428568A (en) * 1991-10-30 1995-06-27 Mitsubishi Denki Kabushiki Kaisha Electrically erasable and programmable non-volatile memory device and a method of operating the same
US5138576A (en) * 1991-11-06 1992-08-11 Altera Corporation Method and apparatus for erasing an array of electrically erasable EPROM cells
JPH05166391A (ja) 1991-12-17 1993-07-02 Mitsubishi Electric Corp メモリ装置
JP2647321B2 (ja) * 1991-12-19 1997-08-27 株式会社東芝 不揮発性半導体記憶装置及びこれを用いた記憶システム
JPH05282882A (ja) * 1991-12-19 1993-10-29 Toshiba Corp 不揮発性半導体メモリ
US5297029A (en) * 1991-12-19 1994-03-22 Kabushiki Kaisha Toshiba Semiconductor memory device
KR960000619B1 (ko) * 1991-12-27 1996-01-10 후지쓰 가부시끼가이샤 일괄소거형의 불휘발성 반도체 기억장치 및 그의 구동제어회로
US5687345A (en) * 1992-03-17 1997-11-11 Hitachi, Ltd. Microcomputer having CPU and built-in flash memory that is rewritable under control of the CPU analyzing a command supplied from an external device
DE4311358C2 (de) * 1992-04-07 1999-07-22 Mitsubishi Electric Corp Nicht-flüchtige Halbleiterspeichereinrichtung und Betriebsverfahren für eine nicht-flüchtige Halbleiterspeichereinrichtung und Verfahren zum Programmieren von Information in eine nicht-flüchtige Halbleiterspeichereinrichtung
US5491656A (en) * 1992-04-24 1996-02-13 Nippon Steel Corporation Non-volatile semiconductor memory device and a method of using the same
US5384745A (en) * 1992-04-27 1995-01-24 Mitsubishi Denki Kabushiki Kaisha Synchronous semiconductor memory device
JPH07102594B2 (ja) * 1992-04-30 1995-11-08 株式会社新潟鉄工所 電動式射出成形機における射出工程制御装置
US5361228A (en) * 1992-04-30 1994-11-01 Fuji Photo Film Co., Ltd. IC memory card system having a common data and address bus
US5532962A (en) * 1992-05-20 1996-07-02 Sandisk Corporation Soft errors handling in EEPROM devices
US5315541A (en) * 1992-07-24 1994-05-24 Sundisk Corporation Segmented column memory array
JP3213434B2 (ja) * 1993-03-25 2001-10-02 新日本製鐵株式会社 不揮発性半導体記憶装置
US5490110A (en) * 1992-08-31 1996-02-06 Nippon Steel Corporation Non-volatile semiconductor memory device having disturb verify function
JPH06195987A (ja) * 1992-08-31 1994-07-15 Nippon Steel Corp 不揮発性半導体記憶装置
US5412601A (en) * 1992-08-31 1995-05-02 Nippon Steel Corporation Non-volatile semiconductor memory device capable of storing multi-value data in each memory cell
US5436766A (en) * 1992-09-04 1995-07-25 Lockheed Missiles & Space Company, Inc. Bond between a rigid refractive element and a surrounding housing structure in an optical system containing a liquid refractive element
US5428621A (en) * 1992-09-21 1995-06-27 Sundisk Corporation Latent defect handling in EEPROM devices
JPH06131881A (ja) * 1992-10-14 1994-05-13 Toshiba Corp 半導体メモリへの情報書き込み読み出し方法
US5418743A (en) 1992-12-07 1995-05-23 Nippon Steel Corporation Method of writing into non-volatile semiconductor memory
JPH06268181A (ja) * 1993-03-15 1994-09-22 Nippon Steel Corp 不揮発性半導体記憶装置の書き込み方法
US5365486A (en) * 1992-12-16 1994-11-15 Texas Instruments Incorporated Method and circuitry for refreshing a flash electrically erasable, programmable read only memory
KR960000616B1 (ko) * 1993-01-13 1996-01-10 삼성전자주식회사 불휘발성 반도체 메모리 장치
JP3594626B2 (ja) 1993-03-04 2004-12-02 株式会社ルネサステクノロジ 不揮発性メモリ装置
JP3103457B2 (ja) * 1993-03-15 2000-10-30 新日本製鐵株式会社 不揮発性半導体記憶装置及びその書き込み方法ならびに読み出し方法
US5606160A (en) * 1993-03-25 1997-02-25 Asahi Kogaku Kogyo Kabushiki Kaisha Symbol reading device
JP3315472B2 (ja) * 1993-04-26 2002-08-19 新日本製鐵株式会社 不揮発性半導体記憶装置
JP3244340B2 (ja) * 1993-05-24 2002-01-07 三菱電機株式会社 同期型半導体記憶装置
US6006304A (en) * 1993-06-25 1999-12-21 Hitachi, Ltd. Apparatus and method for calculating an erasure time for data stored in a flash memory
JP4018159B2 (ja) * 1993-06-28 2007-12-05 株式会社ルネサステクノロジ 半導体集積回路
US5555204A (en) * 1993-06-29 1996-09-10 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
US5509134A (en) 1993-06-30 1996-04-16 Intel Corporation Method and apparatus for execution of operations in a flash memory array
US5422842A (en) * 1993-07-08 1995-06-06 Sundisk Corporation Method and circuit for simultaneously programming and verifying the programming of selected EEPROM cells
JP3432548B2 (ja) * 1993-07-26 2003-08-04 株式会社日立製作所 半導体記憶装置
JPH0757484A (ja) * 1993-08-11 1995-03-03 Sony Corp Ｎｏｒ型不揮発性メモリ制御回路
US5563823A (en) * 1993-08-31 1996-10-08 Macronix International Co., Ltd. Fast FLASH EPROM programming and pre-programming circuit design
US5646948A (en) * 1993-09-03 1997-07-08 Advantest Corporation Apparatus for concurrently testing a plurality of semiconductor memories in parallel
US5724289A (en) * 1993-09-08 1998-03-03 Fujitsu Limited Nonvolatile semiconductor memory capable of selectively performing a pre-conditioning of threshold voltage before an erase self-test of memory cells and a method related therewith
JP3181454B2 (ja) * 1993-12-13 2001-07-03 株式会社東芝 不揮発性半導体記憶装置
KR0169267B1 (ko) * 1993-09-21 1999-02-01 사토 후미오 불휘발성 반도체 기억장치
JP3226677B2 (ja) * 1993-09-21 2001-11-05 株式会社東芝 不揮発性半導体記憶装置
JPH07161652A (ja) 1993-12-10 1995-06-23 Kosho Seisakusho:Kk 高温熱処理炉及び炉内搬送装置
JP3999822B2 (ja) * 1993-12-28 2007-10-31 株式会社東芝 記憶システム
JPH07201191A (ja) * 1993-12-28 1995-08-04 Toshiba Corp 不揮発性半導体メモリ装置
US5440505A (en) * 1994-01-21 1995-08-08 Intel Corporation Method and circuitry for storing discrete amounts of charge in a single memory element
JPH07320488A (ja) * 1994-05-19 1995-12-08 Hitachi Ltd 一括消去型不揮発性記憶装置とその消去方法
US5450363A (en) * 1994-06-02 1995-09-12 Intel Corporation Gray coding for a multilevel cell memory system
US5508971A (en) * 1994-10-17 1996-04-16 Sandisk Corporation Programmable power generation circuit for flash EEPROM memory systems
JP2701757B2 (ja) * 1994-10-20 1998-01-21 日本電気株式会社 半導体記憶装置の書き込み方法
US5746533A (en) 1994-10-24 1998-05-05 Schmidt; Todd W. Lockable hinge mechanism
KR0137588B1 (ko) * 1994-11-16 1998-06-15 양승택 자동 측정용 광대역 전자파 발생장치
KR0140179B1 (ko) * 1994-12-19 1998-07-15 김광호 불휘발성 반도체 메모리
US5954828A (en) * 1995-01-05 1999-09-21 Macronix International Co., Ltd. Non-volatile memory device for fault tolerant data
KR100566466B1 (ko) 1995-01-31 2006-03-31 가부시끼가이샤 히다치 세이사꾸쇼 반도체 메모리 장치
US5768488A (en) * 1995-02-24 1998-06-16 International Business Machines Corporation Enhanced page placement for multiple-up presentation
JPH08316343A (ja) * 1995-05-17 1996-11-29 Toshiba Corp 不揮発性半導体記憶装置
JP3980094B2 (ja) * 1995-09-13 2007-09-19 株式会社東芝 不揮発性半導体記憶装置
TW389909B (en) * 1995-09-13 2000-05-11 Toshiba Corp Nonvolatile semiconductor memory device and its usage
US5745409A (en) * 1995-09-28 1998-04-28 Invox Technology Non-volatile memory with analog and digital interface and storage
US5687114A (en) * 1995-10-06 1997-11-11 Agate Semiconductor, Inc. Integrated circuit for storage and retrieval of multiple digital bits per nonvolatile memory cell
EP0772282B1 (en) * 1995-10-31 2000-03-15 STMicroelectronics S.r.l. Negative charge pump circuit for electrically erasable semiconductor memory devices
JP3392604B2 (ja) * 1995-11-14 2003-03-31 株式会社東芝 不揮発性半導体記憶装置
US5745410A (en) * 1995-11-17 1998-04-28 Macronix International Co., Ltd. Method and system for soft programming algorithm
KR0172401B1 (ko) * 1995-12-07 1999-03-30 김광호 다수상태 불휘발성 반도체 메모리 장치
KR0172408B1 (ko) * 1995-12-11 1999-03-30 김광호 다수상태 불휘발성 반도체 메모리 및 그의 구동방법
US5677869A (en) * 1995-12-14 1997-10-14 Intel Corporation Programming flash memory using strict ordering of states
US5914906A (en) * 1995-12-20 1999-06-22 International Business Machines Corporation Field programmable memory array
JPH09180473A (ja) * 1995-12-27 1997-07-11 Nec Corp 不揮発性半導体メモリ装置
US5748533A (en) * 1996-03-26 1998-05-05 Invoice Technology, Inc. Read circuit which uses a coarse-to-fine search when reading the threshold voltage of a memory cell
US5777923A (en) * 1996-06-17 1998-07-07 Aplus Integrated Circuits, Inc. Flash memory read/write controller
JP3237692B2 (ja) 1996-04-24 2001-12-10 横河電機株式会社 近赤外分光分析計用変換器
JP3740212B2 (ja) * 1996-05-01 2006-02-01 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
US5805501A (en) * 1996-05-22 1998-09-08 Macronix International Co., Ltd. Flash memory device with multiple checkpoint erase suspend logic
JP3180669B2 (ja) * 1996-06-03 2001-06-25 日本電気株式会社 不揮発性半導体メモリおよびその書き込み方法
US5809177A (en) * 1996-06-06 1998-09-15 Xerox Corporation Hybrid error diffusion pattern shifting reduction using programmable threshold perturbation
US5754469A (en) * 1996-06-14 1998-05-19 Macronix International Co., Ltd. Page mode floating gate memory device storing multiple bits per cell
WO1997050089A1 (en) * 1996-06-24 1997-12-31 Advanced Micro Devices, Inc. A method for a multiple bits-per-cell flash eeprom with page mode program and read
JP3976839B2 (ja) * 1996-07-09 2007-09-19 株式会社ルネサステクノロジ 不揮発性メモリシステムおよび不揮発性半導体メモリ
US5675537A (en) * 1996-08-22 1997-10-07 Advanced Micro Devices, Inc. Erase method for page mode multiple bits-per-cell flash EEPROM
US5719880A (en) * 1996-09-20 1998-02-17 Texas Instruments Incorporated, A Delaware Corporation On-chip operation for memories
JP3797751B2 (ja) * 1996-11-27 2006-07-19 富士通株式会社 マイクロホンシステム
US5809217A (en) * 1997-01-10 1998-09-15 Hewlett-Packard Company Method and apparatus for deriving additional gray levels in a multi-gray level halftone image
US5777935A (en) * 1997-03-12 1998-07-07 Motorola, Inc. Memory device with fast write recovery and related write recovery method
JP3822707B2 (ja) * 1997-05-08 2006-09-20 株式会社ルネサステクノロジ Ｉｃカード
US5860258A (en) * 1997-06-09 1999-01-19 Faith; William C. Modular building
US6189070B1 (en) * 1997-08-28 2001-02-13 Intel Corporation Apparatus and method for suspending operation to read code in a nonvolatile writable semiconductor memory
JP3500944B2 (ja) 1997-11-19 2004-02-23 住友電装株式会社 配電箱
JP2923643B2 (ja) 1998-02-27 1999-07-26 株式会社日立製作所 多値メモリの記録方法および半導体記憶装置
JP4090570B2 (ja) * 1998-06-02 2008-05-28 株式会社ルネサステクノロジ 半導体装置、データ処理システム及び不揮発性メモリセルの閾値変更方法
JP4587500B2 (ja) * 1998-11-11 2010-11-24 ルネサスエレクトロニクス株式会社 半導体集積回路、メモリモジュール、記憶媒体、及び半導体集積回路の救済方法
US6324103B2 (en) * 1998-11-11 2001-11-27 Hitachi, Ltd. Semiconductor integrated circuit device, memory module, storage device and the method for repairing semiconductor integrated circuit device
JP3522562B2 (ja) 1999-01-21 2004-04-26 日本電信電話株式会社 光ヘッドおよび情報再生装置
JP2000251035A (ja) * 1999-02-26 2000-09-14 Hitachi Ltd メモリカード
JP3389186B2 (ja) * 1999-04-27 2003-03-24 松下電器産業株式会社 半導体メモリカード及び読み出し装置
US6570919B1 (en) * 1999-07-30 2003-05-27 Agere Systems Inc. Iterative decoding of data packets employing decision feedback equalization
JP3353751B2 (ja) * 1999-08-06 2002-12-03 松下電器産業株式会社 メモリカード
EP1411464B1 (en) * 1999-08-24 2007-05-02 Matsushita Electric Industrial Co., Ltd. Memory card
EP1498810B1 (en) * 1999-10-21 2018-12-26 Panasonic Corporation A semiconductor memory card access apparatus, a computer-readable recording medium, an initialization method, and a semiconductor memory card
JP4071910B2 (ja) * 1999-12-09 2008-04-02 富士通株式会社 半導体集積回路
JP4649009B2 (ja) * 2000-03-08 2011-03-09 株式会社東芝 カードインタフェースを備えた情報処理装置、同装置に装着可能なカード型電子機器、及び同装置におけ動作モード設定方法
US6820148B1 (en) * 2000-08-17 2004-11-16 Sandisk Corporation Multiple removable non-volatile memory cards serially communicating with a host
JP2002133876A (ja) * 2000-10-23 2002-05-10 Hitachi Ltd 半導体記憶装置
US6656221B2 (en) 2001-02-05 2003-12-02 Viacor, Inc. Method and apparatus for improving mitral valve function
JP4034949B2 (ja) * 2001-09-06 2008-01-16 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
US6870774B2 (en) * 2002-12-10 2005-03-22 Micron, Technology, Inc. Flash memory architecture for optimizing performance of memory having multi-level memory cells
JP4083064B2 (ja) * 2003-04-14 2008-04-30 シャープ株式会社 不揮発性メモリ装置の誤動作防止回路
JP4325275B2 (ja) * 2003-05-28 2009-09-02 株式会社日立製作所 半導体装置
US7209983B2 (en) * 2003-07-03 2007-04-24 Integrated Device Technology, Inc. Sequential flow-control and FIFO memory devices that are depth expandable in standard mode operation
JP4478974B2 (ja) * 2004-01-30 2010-06-09 エルピーダメモリ株式会社 半導体記憶装置及びそのリフレッシュ制御方法
US7374266B2 (en) * 2004-05-27 2008-05-20 Silverbrook Research Pty Ltd Method for at least partially compensating for errors in ink dot placement due to erroneous rotational displacement
JP4703148B2 (ja) * 2004-09-08 2011-06-15 株式会社東芝 不揮発性半導体記憶装置
JP4238196B2 (ja) 2004-11-05 2009-03-11 株式会社リコー シート処理装置及び画像形成装置
JP5182475B2 (ja) 2007-08-22 2013-04-17 ソニー株式会社 燃料電池および電子機器
JP5210991B2 (ja) 2009-07-22 2013-06-12 富士フイルム株式会社 校正方法および装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01134793A (ja) * 1987-11-20 1989-05-26 Hitachi Ltd 不揮発性半導体記憶装置
JPH0457294A (ja) * 1990-06-22 1992-02-25 Ricoh Co Ltd プログラム可能な不揮発性半導体メモリ装置
JPH04238196A (ja) * 1991-01-22 1992-08-26 Nec Ic Microcomput Syst Ltd Ｅｐｒｏｍ回路

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7193894B2 (en) 1995-01-31 2007-03-20 Renesas Technology Corp. Clock synchronized nonvolatile memory device
JP2008217988A (ja) * 1995-01-31 2008-09-18 Solid State Storage Solutions Llc 不揮発性メモリ装置
US7141475B2 (en) 1997-03-28 2006-11-28 Renesas Technology Corp. Non-volatile semiconductor memory and method of making same, and semiconductor device and method of making device
US7179711B2 (en) 1997-03-28 2007-02-20 Renesas Technology Corp. Non-volatile semiconductor memory and method of making same, and semiconductor device and method of making device
US7195976B2 (en) 1997-03-28 2007-03-27 Renesas Technology Corp. Non-volatile semiconductor memory and method of making same, and semiconductor device and method of making device
US7304345B2 (en) 1997-03-28 2007-12-04 Renesas Technology Corp. Non-volatile semiconductor memory and method of making same, and semiconductor device and method of making device
US7692234B2 (en) 1997-03-28 2010-04-06 Renesas Technology Corp. Non-volatile semiconductor memory and method of making same, and semiconductor device and method of making device
US6300651B1 (en) 1998-05-20 2001-10-09 Nec Corporation Chip layout for symmetrical-critical elements
JP2010224806A (ja) * 2009-03-23 2010-10-07 Toshiba Corp コントローラ及び半導体記憶装置
US8495278B2 (en) 2009-03-23 2013-07-23 Kabushiki Kaisha Toshiba Controller which controls operation of nonvolatile semiconductor memory and semiconductor memory device including nonvolatile semiconductor memory and controller therefore

Also Published As

Publication number Publication date
US20130077410A1 (en) 2013-03-28
KR100473308B1 (ko) 2005-03-14
US20030035317A1 (en) 2003-02-20
KR100566465B1 (ko) 2006-03-31
KR20040096503A (ko) 2004-11-16
KR100566466B1 (ko) 2006-03-31
KR100477494B1 (ko) 2005-03-23
TW328598B (en) 1998-03-21
US6226198B1 (en) 2001-05-01
US6747941B2 (en) 2004-06-08
US20040174743A1 (en) 2004-09-09
JP2009158093A (ja) 2009-07-16
US20030147281A1 (en) 2003-08-07
US6850434B2 (en) 2005-02-01
US20030147283A1 (en) 2003-08-07
US20010028576A1 (en) 2001-10-11
KR20040068587A (ko) 2004-07-31
US7161830B2 (en) 2007-01-09
US6757194B2 (en) 2004-06-29
KR100477034B1 (ko) 2005-03-21
US6829163B2 (en) 2004-12-07
US6459614B1 (en) 2002-10-01
US6038167A (en) 2000-03-14
US20040184317A1 (en) 2004-09-23
KR100478172B1 (ko) 2005-03-23
US6038165A (en) 2000-03-14
MY122850A (en) 2006-05-31
KR20040070226A (ko) 2004-08-06
US6965525B2 (en) 2005-11-15
US20020071309A1 (en) 2002-06-13
US7542339B2 (en) 2009-06-02
JP2008217988A (ja) 2008-09-18
US6801452B2 (en) 2004-10-05
KR20040068584A (ko) 2004-07-31
KR100482235B1 (ko) 2005-04-14
US7324375B2 (en) 2008-01-29
US6366495B2 (en) 2002-04-02
US7327604B2 (en) 2008-02-05
JP4740283B2 (ja) 2011-08-03
US20060198201A1 (en) 2006-09-07
US20030016576A1 (en) 2003-01-23
US6912156B2 (en) 2005-06-28
US6847549B2 (en) 2005-01-25
US20030016557A1 (en) 2003-01-23
US20050146941A1 (en) 2005-07-07
US20100020615A1 (en) 2010-01-28
US6868006B2 (en) 2005-03-15
KR19980701666A (ko) 1998-06-25
US7286397B2 (en) 2007-10-23
US20040179399A1 (en) 2004-09-16
US20150155049A1 (en) 2015-06-04
KR20040096505A (ko) 2004-11-16
KR20040070222A (ko) 2004-08-06
US20040179384A1 (en) 2004-09-16
US20070064483A1 (en) 2007-03-22
US20040179400A1 (en) 2004-09-16
US6166949A (en) 2000-12-26
US20070291538A1 (en) 2007-12-20
KR20040062993A (ko) 2004-07-09
KR100566463B1 (ko) 2006-03-31
US20030151947A1 (en) 2003-08-14
JP5179612B2 (ja) 2013-04-10
US6804147B2 (en) 2004-10-12
US6111790A (en) 2000-08-29
KR20040096504A (ko) 2004-11-16
US6256230B1 (en) 2001-07-03
JP4987904B2 (ja) 2012-08-01
US20030147282A1 (en) 2003-08-07
US6751119B2 (en) 2004-06-15
US20030147284A1 (en) 2003-08-07
US6898118B2 (en) 2005-05-24
US20030035318A1 (en) 2003-02-20
KR20040070223A (ko) 2004-08-06
US7193894B2 (en) 2007-03-20
JP2011138609A (ja) 2011-07-14
KR100566464B1 (ko) 2006-03-31
US20030016558A1 (en) 2003-01-23
US8804431B2 (en) 2014-08-12
KR100470575B1 (ko) 2005-06-27
US5889698A (en) 1999-03-30
US20050162940A1 (en) 2005-07-28
US6768672B2 (en) 2004-07-27
US6751120B2 (en) 2004-06-15

Similar Documents

Publication Publication Date Title
WO1996024138A1 (fr) Dispositif de memoire remanente et procede de regeneration
JP3993323B2 (ja) 不揮発性半導体記憶装置
TW201201213A (en) Non-volatile memory with fast binary programming and reduced power consumption
JP2923643B2 (ja) 多値メモリの記録方法および半導体記憶装置
JP3800466B2 (ja) 半導体記憶装置
JP4739940B2 (ja) 不揮発性メモリ
JP2844393B2 (ja) 不揮発性記憶装置のリフレッシュ方法
JP3916082B2 (ja) 不揮発性メモリ装置
JP5179612B6 (ja) 不揮発性メモリ装置
JP3916081B2 (ja) 不揮発性メモリ装置
JPH1173789A (ja) 半導体不揮発性メモリ
JP2003196990A (ja) 半導体不揮発性メモリ
JP2007188634A (ja) 不揮発性記憶装置

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): CN JP KR SG US

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): AT BE CH DE DK ES FR GB GR IE IT LU MC NL PT SE

DFPE Request for preliminary examination filed prior to expiration of 19th month from priority date (pct application filed before 20040101)
121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 08860793

Country of ref document: US

WWE Wipo information: entry into national phase

Ref document number: 1019970705062

Country of ref document: KR

122 Ep: pct application non-entry in european phase
WWP Wipo information: published in national office

Ref document number: 1019970705062

Country of ref document: KR

WWG Wipo information: grant in national office

Ref document number: 1019970705062

Country of ref document: KR