WO1997002574A1 - Procede de test de memoire a semi-conducteurs et appareil permettant l'application dudit procede - Google Patents

Procede de test de memoire a semi-conducteurs et appareil permettant l'application dudit procede Download PDF

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WO1997002574A1
WO1997002574A1 PCT/JP1996/001796 JP9601796W WO9702574A1 WO 1997002574 A1 WO1997002574 A1 WO 1997002574A1 JP 9601796 W JP9601796 W JP 9601796W WO 9702574 A1 WO9702574 A1 WO 9702574A1
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Shinichi Kobayashi
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Advantest Corporation
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Definitions

  • the present invention relates to a method for testing a semiconductor memory such as a RAM (random access memory), a ROM (read only memory), a charge transfer device (CCD) memory and the like, and an apparatus for implementing the method.
  • a memory test method (FAIL) that stores the test results (pass / fail judgment results) of a semiconductor memory (FAIL). The device to be implemented.
  • This semiconductor memory test apparatus includes a timing generator 1, a test pattern generator 2, a waveform shaper 3, a logical comparator 4, and a failure analysis memory 5, and performs a test of the memory under test 6.
  • the test pattern generator 2 responds to the reference clock CK supplied from the evening generator 1, and outputs the address signal ADS, the test data signal PD, and the control signal CS supplied to the memory under test 6, An expected value data signal ED supplied to the comparator 4 and the failure analysis memory 5 is generated.
  • These signals (data) are input to the waveform shaper 3 at a time, where they are shaped into a waveform required for the test of the memory under test 6 and then applied to the memory 6 under test.
  • the writing or reading of the test data signal in the memory under test 6 is controlled by applying the control signal CS. That is, when the control signal CS for writing is applied, the test data signal is sequentially written to the address of the memory under test 6 specified by the address signal ADS, and the control signal CS for reading is applied. As a result, the test data signals written from the address of the memory under test 6 designated by the address signal ADS are sequentially read.
  • the read data signal RD is supplied to the logical comparator 4 where it is compared with the expected value data signal ED output from the test pattern generator 2. Pass / fail judgment is made.
  • the failure analysis memory 5 used in this semiconductor memory test apparatus stores sequence data, that is, address data, which is the output of the test pattern generator 2 for the cycle in which the determination result of the memory under test 6 is a file. It stores the signal ADS, the test data signal PD, the expected value data signal ED, and fail information indicating the state of the data output pin of the memory under test 6 where the file has occurred. After the end of the test, the contents of the memory under test 6 are analyzed by reading out and examining the contents stored in the failure analysis memory 5.
  • the address signal ADS, the test data signal PD, and the control signal CS generated from one test pattern generator 2 are applied to the memory under test 6, and the memory 6 under test is applied.
  • the file data is stored in one failure analysis memory 5. Therefore, when the sequence data and the file information of the cycle in which the pass / fail judgment result of the memory under test 6 is a file are stored in the failure analysis memory 5, only the cycle in which the pass / fail judgment result is a fail is stored. Good.
  • the data can be read out in the order of occurrence of the file by reading out the stored contents from the initial address of the failure analysis memory 5 in order.
  • the total number of failures (output of the OR circuit) of each data output pin of the memory under test 6 is counted at the output side of the logical comparator 4.
  • a counter 7 that stores the specified number of files and a register 8 that stores the specified value of the number of files in advance, and compares the specified value of the number of files with the count value of the counter 7 It has a configuration in which a comparison circuit 9 and a memory control circuit 10 for controlling writing of file data to the failure analysis memory 5 are added. When the count value of the counter 7 becomes smaller than the prescribed number of files, the comparator 9 outputs a write inhibit signal to the memory control circuit 10 to inhibit the subsequent write of fail data to the failure analysis memory 5.
  • the test pattern generator 2 is operated at high speed to generate the address signal ADS, the test data overnight signal PD, and the control signal CS at high speed. Although it is necessary to increase the speed of the test pattern generator 2, there is naturally a limit. Therefore, in the above-described semiconductor memory test apparatus, the operation speed of the test pattern generator 2 limits the overall test speed, and a high-speed semiconductor memory exceeding the operation speed of the test pattern generator 2 cannot be tested. . For this reason, in testing high-speed semiconductor memories, a plurality of test pattern generators 2 are provided, and these test pattern generators are operated in an interleaving manner, resulting in a high-speed generation of test patterns. Is used.
  • the timing generator 1, test pattern generator 2, waveform shaper 3, logical comparator 4, and failure analysis memory 5 are each n units (1, 2, ⁇ ⁇ ⁇ n. integer) provided by further first inter one leave circuit 7! an input side of the memory under test 6, provided the second I interleave circuit 7 2 to the output side, n base of the waveform shaper 1, 2 ⁇ ⁇ Output of the model signal IN1, IN2, ⁇ INn the first interleave circuit 7! , And the read data signal read out from the memory under test 6 is distributed to the n logical comparators 1, 2,... N via the second interleave circuit 72 and output. It is configured so that
  • Sequence data (address signal ADS, test data overnight signal PD, and control signal CS) can be applied to the test memory 6 at the speed of the number of test pattern generators, that is, n times.
  • FIG. 15 shows an example of input data signals IN1, IN2, INn simultaneously generated by n test pattern generators 1, 2,... N to be applied to the memory under test 6. Show. These input data signals IN1, IN2, INn are connected to n series of n test pattern generators 1, 2,. The input data I ND 1, IND 2, ND 1, IND 2,... I NDn are input to the input data I ND 1, IND 2,...
  • the first n pieces of input data I ND1 to INDn supplied to the first input / output circuit are one test pattern in the same order as these input data I ND1, IND2, INDn.
  • the data is read out from the first interleaving circuit 7 at an operation rate n times the operation rate of the generator and applied to the memory under test 6.
  • the second n pieces of input data I ND (n + l) to I ND 2 n supplied to the first interleaving circuit 7 are n times the operation rate of one test pattern generator. At the operation rate, these input data are read out of the first interleave circuit 7 in the order of IND (n + l), IND (n + 2),. Applied.
  • the data is read from the first interleave circuit 7i and applied to the memory under test 6.
  • the input data signals IN 1, IN 2,... I Nn simultaneously generated from the n test pattern generators 1, 2,.
  • the n-way in-leave operation is applied to the memory under test 6 at an operation rate n times the operation rate of one test pattern generator. Will be.
  • test results for the input data signals IN 1, IN 2,... I Nn applied at high speed to the memory under test 6 through the first interleave circuit 7 i are obtained from the memory 6 under test by the second memory.
  • the interleaving circuit 7 2 the input data signal the same order as the order of application to the memory under test 6, and are read out n times of operation rate Bok operation les Ichiboku one test pattern generator.
  • Figure 16 shows an example of the output data signals OUT 1, OUT 2, ⁇ ⁇ ⁇ 0 ⁇ of test results read from the memory under test 6 to the second Inta one rib circuit 7 2.
  • These output data signals OUT1, OUT2, 0 ⁇ are tested in the first cycle of the interleave operation as ⁇ pieces of output data OUTD1, OUTD2, in operation rate of n times the operating rate of the pattern generator from the memory under test 6 to the second inter one leave circuit 7 2, the reading order ordinal same order, read, n stand logical comparator 1, 2, ⁇ n distributed.
  • the output data—the evening signal is n serial output data OUTDn + 1, OUTDn + 2,...
  • n test pattern generators 1, 2,... ⁇ and n failure analysis memories 1, 2, ⁇ ⁇ ⁇ using n At the time of the occurrence of an intermittence as shown in FIG. 15, the read output data signals OUT1, OUT2, which are the comparison test results of one memory under test 6, are output as shown in FIG. Are distributed and stored in ⁇ failure analysis memories 1, 2, ⁇ ⁇ .
  • data storage for ⁇ failure analysis memories 1, 2, ⁇ ⁇ is performed simultaneously for each failure analysis memory for ⁇ data signals in each interleave cycle. Therefore, as a result of the logical comparison in the logical comparators 1, 2,...
  • ⁇ if a file exists in at least one of the ⁇ data in each interleave cycle, this file is stored in the failure analysis memory.
  • the ⁇ data of each interleave cycle is sorted and stored in ⁇ defect analysis memories at a time, so other data in the same cycle where no files exist are also stored in the defect analysis memory.
  • the data is stored as data indicating that it is not failed.
  • Figure 17 shows that, as a result of detecting data in which a file has occurred, ⁇ data in each of the first to ninth interleaving cycles are stored in ⁇ failure analysis memories 1, 2, ⁇ ⁇ at a time.
  • the hatched blocks indicate data in which a failure is detected. Therefore
  • Fig. 17 shows that, in the first cycle of ⁇ data, 1, 1, 2-1, 3-1, ... ⁇ -1, there is a file in the ⁇ -th data ⁇ -1.
  • ⁇ data 1–2, 2–2, 3–2, ⁇ ⁇ -2 the first data 1-2
  • the third data 3-2 have a failure.
  • data 1-3, 2-3, 3-3 There is a failure at 3, and so on in the same way for the 9th cycle of n data 1-9, 2-9, 3-9,... N-9, the nth data n-9 has a failure It indicates that Since all n data of each interleave cycle are stored, it is not possible to specify which interleave cycle to which the failed data actually belongs in this state .
  • the failure analysis memory counts the number of files and stores the data until the count reaches a certain specified value.
  • n pieces of data are stored in n failure analysis memories 1 and 2 at a time.
  • the number of data stored in the failure analysis memory exceeds the specified value of the number of files by +1 data cycle to + (n-1) data cycles
  • the disadvantage of doing so is that.
  • Each cycle of the interleave operation is composed of n data.
  • each cycle of the interleave operation is expressed as an interleave cycle
  • n data Is expressed as a data cycle. Disclosure of the invention
  • An object of the present invention is to provide a semiconductor memory test method which solves the above-mentioned problems of the prior art and an apparatus for implementing the method.
  • a test data signal generated from a plurality of test pattern generators is transferred to a memory under test via a first input / output leave circuit.
  • the data of the test result is read out from the memory under test via the second interleaving circuit by the interleaving operation, and distributed to a plurality of logical comparators.
  • the logical comparator compares the test result data with the expected value data supplied from the test pattern generator. When the comparison result is a failure, the data of the interleave cycle including the file failure is compared.
  • the file data indicating the occurrence of a file together with the file data from the plurality of logical comparators is provided.
  • a memory mark signal is generated, the file mark signal is also stored in the plurality of failure analysis memories in association with the file data, and after the test of the memory under test is completed, the file mark signal is sequentially output from the failure analysis memory.
  • a semiconductor memory test method for reading and specifying a data cycle in which a file has occurred.
  • the interleaving operation is a 4-way, 8-way or 16-way interleaving operation.
  • a test data signal generated from a plurality of test pattern generators is written into a memory under test via a first interleave circuit by an interleaving operation, and The test result data is read out from the memory by the interleaving operation via the second interleaving circuit and distributed to and applied to a plurality of logical comparators.
  • the data of the interleave cycle including the file data was distributed and stored in multiple failure analysis memories.
  • a fail indicating that a file has occurred in the plurality of logical comparators based on the fail data is provided.
  • a semiconductor memory test apparatus provided with a circuit for generating a work signal, and a storage area for storing a file mark signal generated from a corresponding logical comparator in the plurality of defect analysis memories in correspondence with the field data.
  • the semiconductor memory test device further stores a file counter that counts the file mark signal and outputs the lower bit of the count value, and a prescribed value of the number of failures, and A specified value storage register for outputting the lower bits, an adder for adding the lower bit output of the file counter and the lower bit output of the specified value storage register, and a constant added to the addition result of the adder.
  • a constant addition circuit for adding and outputting a lower bit of the addition result; a lower bit output of the adder and a lower bit output of the constant addition circuit being applied; and a lower bit of the specified value storage register.
  • a semiconductor memory test apparatus provided with a multiplexer for switching and outputting the output of the adder or the output of the constant addition circuit according to bits.
  • the file computer counts the file mark signal and outputs the lower 2 bits of the counted value.
  • the adder outputs the least significant bit and the lower 2 bits of the specified fail count, and the adder adds the lower 2 bits output of the fail counter and the lower 2 bits output of the specified value storage register and adds the result.
  • the constant addition circuit adds 2 to the lower 2 bits output of the adder, and the multiplexer outputs the lower 2 bits output of the adder and the lower 2 bits of the constant addition circuit. A bit output is applied, and the addition result of the adder or the addition result of the constant addition circuit is switched and output according to the least significant bit output of the specified value storage register.
  • the file counter counts the file mark signal and outputs the lower 3 bits of the counted value
  • the specified value storage register stores the lower 2 bits and the lower bit of the failed number specified value.
  • the adder outputs the lower 3 bits of the fail counter and the lower 3 bits of the specified value storage register, and outputs the lower 3 bits of the addition result.
  • the constant addition circuit is composed of three circuits: a circuit for adding 2 to the lower 3 bits output of the adder, a circuit for adding 4, and a circuit for adding 6.
  • the multiplexer includes the adder The lower 3-bit output of the above-mentioned constant adder and the lower 3-bit output of each of the three circuits of the above-mentioned constant adder circuit are applied. Or switching and outputting the addition result of the constant addition circuit.
  • the file counter counts the file mark signal and outputs the lower 4 bits of the count value
  • the specified value storage register stores the lower 3 bits of the specified fail number value and The lower 4 bits are output
  • the adder adds the lower 4 bits output of the file counter and the lower 4 bits output of the specified value storage register and outputs the lower 4 bits of the addition result.
  • the constant addition circuit adds a 2 to the lower 4 bits output of the adder, a circuit that adds 4, a circuit that adds 6, a circuit that adds 8, and an addition of A , A circuit for adding C, and a circuit for adding E.
  • the multiplexer is composed of the lower 4 bits output of the adder and the seven circuits of the constant addition circuit. Each lower 4 videos The output of the adder or the result of addition of the constant adder circuit is switched and output by the lower 3 bits output of the specified value storage register.
  • FIG. 1 is a block diagram showing a logical comparator and a failure analysis memory part of a first embodiment of a semiconductor memory test apparatus according to the present invention.
  • FIG. 2 is a diagram conceptually showing an example of a data storage state of n failure analysis memories of a semiconductor memory test device to which the present invention is applied.
  • FIG. 3 is a block diagram showing an excess number operation circuit used in a four-way interleaving operation in the second embodiment of the semiconductor memory test apparatus according to the present invention.
  • FIG. 4 is a diagram showing input / output data in the excess number calculation circuit of FIG.
  • FIG. 5 is a block diagram showing an excess number operation circuit used at the time of an 8-way interleave operation in the second embodiment of the semiconductor memory test apparatus according to the present invention.
  • FIG. 6 is a diagram showing input / output data in the excess number calculation circuit of FIG.
  • FIG. 7 shows a semiconductor memory test apparatus according to a second embodiment of the present invention.
  • FIG. 10 is a block diagram showing an excess number calculation circuit used at the time of interleave operation of a way.
  • FIG. 8 is a diagram showing input / output data in the excess number calculation circuit of FIG.
  • FIG. 9 is a diagram showing input / output data in the excess number operation circuit of FIG.
  • FIG. 10 is a diagram showing input / output data in the excess number operation circuit of FIG.
  • FIG. 11 is a diagram showing input / output data in the excess number operation circuit of FIG.
  • FIG. 12 is a block diagram showing an example of a basic configuration of a conventional semiconductor memory test device.
  • FIG. 13 is a block diagram showing an example of a circuit for counting and comparing the number of failures in a conventional semiconductor memory test device.
  • FIG. 14 is a block diagram showing an example of a basic configuration of a conventional semiconductor memory test device that performs an interleaving operation.
  • FIG. 15 is a diagram for explaining test data write timing in the conventional semiconductor memory test device of FIG.
  • FIG. 16 is a diagram for explaining the reading of the test data in the conventional semiconductor memory test device of FIG.
  • FIG. 17 is a diagram conceptually showing an example of a data storage state of n failure analysis memories of a conventional semiconductor memory test device.
  • FIG. 14 Shows only the failure analysis memory and related circuits and devices.
  • the logical comparator typically represents one of the n logical comparators 4 in the semiconductor memory test apparatus shown in FIG. 14, and the failure analysis memory 5 similarly has n
  • One of the failure analysis memories 5 is shown as a representative.
  • the logical comparator is supplied with the output data signal from the memory under test 6 the second interleaving circuit 7 2 (Fig. 1 4 reference) Test was read via a result, also the corresponding test pattern generator 2 !
  • the expected value data signal (expected value data 1) is provided from. These signals are compared in the logical comparator 4. If the comparison result is a file, the fail data 1 is output from the logical comparator 4 i and stored in the corresponding failure analysis memory 5 ⁇ .
  • the logic comparator compares the output data signal of the test result read from the memory under test 6 and the expected value data signal from the test pattern generator 2 as usual.
  • a circuit is provided for outputting the file data for comparison, and for generating a fail mark signal indicating that a failure has occurred based on the file data. Is also configured to output.
  • Failure analysis memory 5! Are stored one had the Fuweirudeta to this failure analysis memory 5!
  • the memory area 5 is has a memory area for storing the fail data 1 and a memory area for storing the fail mark signal. Figure 2 shows these areas conceptually.
  • the memory area 5 shows a failure analysis memory 5!
  • Memory area shown in FIG. 1 the memory area 5 2 3 indicates the memory area of the failure analysis memory 5 2 (not shown), Similarly, the memory The area 5 indicates a memory area of the failure analysis memory 5n (not shown).
  • symbols 1-1 to n-9 described in the rectangular blocks of the memory areas 5 3 to 5 the symbol on the left side indicates a failure analysis memory, and the symbol on the right side indicates a data cycle.
  • the left side of the symbol “1” represents the failure analysis memory 5 !
  • left symbol “2” represents a failure analysis memory 5 2
  • the left symbol "n representss a failure analysis memory 5 n.
  • Fig. 2 shows the data distributed and stored in each failure analysis memory when data for n data cycles of each interleave cycle is stored in n failure analysis memories 5l to 5n at a time. An example is shown below.
  • These memory areas 5 13 to 5 include a memory area for storing file data of n data cycles of each of the inter-live cycles indicated by the above-mentioned symbols, and a memory area for storing a fail mark signal corresponding thereto.
  • the memory area for storing the file mark signal is collectively and separately shown on the left side of the figure for convenience of explanation.
  • the block (first file mark) in the first vertical column on the leftmost side of the fail mark signal memory area displayed collectively indicates the file mark signal memory area belonging to the memory area 5 13
  • the second left side a second vertical column block (second fail mark) indicates a failure mark signal memory areas belonging to the memory area 5 2 3, hereinafter in the same manner
  • the longitudinal rows of the n rightmost blocks indicates a film signal signal memory area belonging to the memory area 5.
  • the hatched blocks indicate the data cycle in which the file was detected. Therefore, FIG.
  • n data cycles 1—1, 2—1, 3—1,..., N—1 of the first interleave cycle a file exists in the nth data cycle n—1,
  • the n data cycles of the second interleave cycle 1-1, 2, 2-2, 3-2, ⁇ ⁇ ⁇ n-2 are divided into the first data cycle 1-2 and the third data cycle 3-2
  • a file exists, and a failure exists in the first data cycle 1-3 in n data cycles 1-3, 2-3, 3-3, ... n-3 in the third interleave cycle
  • a file is generated in the ⁇ th data cycle ⁇ -9.
  • the failure analysis of the memory under test 6 is performed by examining the storage contents of the ⁇ defect analysis memories 5 storing the file data.
  • this file analysis only the file mark signal memory areas in the respective memory areas 5 i 3 to 5 ⁇ 3 of the ⁇ defect analysis memories 5 are sequentially scanned, and are collectively shown on the left side of FIG.
  • the file mark signals are read from the ⁇ failure analysis memories 5, and these file mark signals are stored in the external memory.
  • a value "1" in the read file mark signal indicates that a file exists in the corresponding data cycle.
  • the data in which the file is generated can be selected from among the data of ⁇ data overnight cycles stored in the ⁇ failure analysis memories 5 at a time. Sort only the stored data of the cycle in the order of occurrence Can be read out.
  • the number of files in the memory under test is counted, fail data is stored in the failure analysis memory until the count reaches a certain specified value, and when the count reaches this specified value, the failure is stored.
  • the case where the present invention is applied to a semiconductor memory test method and apparatus in which the use of the failure analysis memory in which the storage of the above-mentioned file is stopped is described.
  • the present invention is premised on the conventional semiconductor memory test apparatus performing the interleaving operation as shown in FIG. 14, and the present invention is particularly related to the counting of the number of files in the memory 6 under test.
  • FIG. 3 shows only the basic configuration of a portion to which the present invention is applied, since the present invention is applied to the circuit or device portion.
  • Figure 3 shows the method used to calculate the number of data stored in the file analysis memory that exceeded the specified number of failures (overrun) when performing a 4-way (WAY) interleaving operation.
  • FIG. In a semiconductor memory test apparatus that executes a 4-way interleaving operation, the lower two bits of the specified value of the fail number and the count number of the file mark signal, respectively, and the least significant bit of the specified value of the file number. This excess number can be determined using
  • the illustrated excess number operation circuit includes a prescribed value storage register 20 for storing a prescribed value of the number of failures, a file counter 21 for counting the number of failures, the lower two bits of the prescribed number of failures, and a counted number.
  • Adder 2 2 that inputs the lower 2 bits of, and performs an addition operation, constant addition circuit 23 that adds 2 to the addition result of adder 2 2 and outputs the result, and addition result A of adder 22
  • the addition result B ( A + 2) of the constant addition circuit 23 obtained by adding 2 to the addition result A, and the least significant bit of the fail count specified value stored in the specified value storage register 20 Is input, and if the least significant bit of this specified value is ⁇ 0 '', the addition result A is output. If the least significant bit of this specified value is '' ⁇ , the addition result ⁇ is output.
  • a multiplexer 24 for outputting the same.
  • the specified value storage register 20 and the file counter 21 input the lower 2 bits of the specified number of files and the lower 2 bits of the count to the adder 22 and add them.
  • the lower two bits of the specified fail number are "00", “01”, “10", and “11”, and the lower two bits from the counter 21 are "'00 ⁇ ", " ⁇ ,” in each cycle. Since these are 10 "and" 1 ⁇ , the result ⁇ ⁇ of these additions is as shown in Fig. 4. Also, the result B obtained by adding 2 to the result A of this addition is as shown in Fig. 4.
  • the multiplexer 24 selects the addition result A when the least significant bit of the specified number of files is 0, and selects and outputs the addition result B when the least significant bit of the specified number of fails is 1. Therefore, as shown in the column of overruns in Fig. 4, the number of data stored in the fail analysis memory from the multiplexer 24 exceeding the specified number of files (overrun number) ) Is output.
  • the fail counter 21 counts a file mark signal indicating that a failure has occurred, and stops storing the file data in the failure analysis memory when the count exceeds a specified value.
  • the data in which the file is generated from the data of the first to fourth data cycles each stored in the four failure analysis memories using the fail mark signal.
  • Figure 5 shows the excess number calculation used to calculate the number of data stored in the file analysis memory that exceeded (overrun) the specified number of failures when performing an 8-way interleave operation.
  • 1 shows a circuit.
  • the lower 3 bits and lower 2 bits of the prescribed value of the number of failures and the lower 3 bits of the count number of the film mark signal are used. The excess number of leverage can be determined.
  • the excess number operation circuit in the example includes a specified value storage register 20 for storing a specified value of the number of failures, a file counter 21 for counting the number of failures, and a count of the lower 3 bits of the specified number of failures.
  • the lower 3 bits of the number are input, an addition operation is performed, and the lower 3 bits of the addition result are output, and the addition result of the adder 22 (lower 3 bits
  • three different constants, in this example, 2, 3 and 4 are added and output, respectively.
  • Three constant adders 2 3 i. 2 3 2 , 2 3 3 and the addition result A of the adder 22
  • the result D obtained by adding 2 to the addition result A, the result C obtained by adding 4 to the addition result A, and the result B obtained by adding 6 to the addition result A are as shown in FIG. 6, respectively.
  • the multiplexer 24 outputs the addition result A when the lower two bits of the specified file number are '00', and outputs the addition result A when the lower two bits are '0'.
  • the addition result B is output, and if the lower 2 bits are "10", the addition result C is output. If the lower 2 bits are "1", the addition result D is selectively output.
  • the number of overruns stored in the file analysis memory that exceeds the specified number of files from the multiplexer 24 is output from the multiplexer 24. Will be done.
  • Figure 7 shows how to calculate the number of data stored in the file analysis memory that exceeded the specified number of failures (overrun) when performing a 16-way interleave operation.
  • 3 shows an excess number calculation circuit.
  • the lower 4 bits and lower 3 bits of the specified number of failures and the lower 4 bits of the count number of the file mark signal are used.
  • the excess number can be determined using a table.
  • the illustrated excess number calculation circuit includes a specified value storage register 20 for storing a specified value of the number of failures, a file counter 21 for counting the number of files, the lower 4 bits of the specified number of files, and a count number.
  • the adder 22 receives the lower 4 bits of the input, performs an addition operation, and outputs the lower 4 bits of the addition result.
  • the addition result (lower 4 bits) of the adder 22 has seven different constants, In this example, seven constants are output by adding 2, 4, 6, 8, A (a hexadecimal digit), C (a hexadecimal digit), and E (a hexadecimal digit), respectively.
  • the lower 3 bits of the specified number of files stored in 0 are input, and if the lower 3 bits of this specified value are "000", the addition result A is used, and the lower 3 bits are "0"
  • the specified value storage register 20 and the file counter 21 input the lower 4 bits of the specified file number and the lower 4 bits of the count number to the adder 22 and add them.
  • the lower 4 bits of the specified file number are "0000", "0001”, “0010”, “0011”, “0100”, “0101”, “0110”, “0111”, “1000”, “1001”, “1010”, “1011”, “1100”, “1101”, “1110”, ' ⁇ , and the lower 4 bits from counter 21 are' ⁇ 000 ', "in each cycle.
  • the multiplexer 24 outputs the addition result A when the lower three bits of the fail count specified value are "0000", and when the lower three bits are "00", the multiplexer 24 outputs the addition result A.
  • B the addition result C when the lower 3 bits are ' ⁇ ⁇ 10'
  • the addition result D when the lower 3 bits are "0 11”
  • the lower 3 bits are "100”.
  • the addition result E if the lower 3 bits are "101”
  • the addition result F if the lower 3 bits are "1 10”
  • the addition result G if the lower 3 bits are “1 10”.
  • the addition result H is selected and output, so that the number of files is output from the multiplexer 24 as shown in the columns of “Over Run” in FIGS.
  • the number of data stored in the file analysis memory that exceeds the specified value (overrun number) is output.
  • the file indicated by the file mark signal is selected from the data of n data cycles stored in the n failure analysis memories 5 at one time. Only the data stored in the data cycle in which the error occurred can be read out in the order of occurrence. Therefore, only the data cycle in which the file data is stored can be read from the n failure analysis memories 5.
  • the excess number operation circuit having a simple circuit configuration since the excess number operation circuit having a simple circuit configuration is provided, the number of excess data cycles exceeding the specified number of files and stored in the failure analysis memory (the number of overruns) can be reduced.
  • the effective data can be read out by removing the obtained excess data cycle number from the stored file data that has been rearranged and read.

Description

明 細 書 半導体メモリ試験方法及びこの方法を実施する装置 技術分野
この発明は、 R A M (ランダムアクセスメモリ） 、 R O M (リードオンリーメ モリ） 、 電荷転送デバイス （C C D ) メモリなどのような半導体メモリを試験す る方法及びこの方法を実施する装置に関し、 特に、 半導体メモリの試験結果 （良 否判定結果） を記憶する不良 (FAIL )解析メモリの記憶内容である不良 （以下、 フ ユイルとも称す） の履歴を円滑に読み出すことができる半導体メモリ試験方法及 びこの方法を実施する装置に関する。 背景技術
まず、 従来のこの種の半導体メモリ試験装置の基本構成の一例について図 1 2 を参照して簡単に説明する。 この半導体メモリ試験装置はタイミング発生器 1、 試験パターン発生器 2、 波形整形器 3、 論理比較器 4、 及び不良解析メモリ 5に より構成され、 被試験メモリ 6の試験を実施する。 試験パターン発生器 2は、 夕 ィミング発生器 1から供給される基準クロック C Kに応答して、 被試験メモリ 6 に供給されるアドレス信号 A D S、 試験デ一夕信号 P D、 及び制御信号 C Sと、 論理比較器 4及び不良解析メモリ 5に供給される期待値データ信号 E Dとを発生 する。 これらの信号 （データ） はいつたん波形整形器 3に入力され、 ここで被試 験メモリ 6の試験に必要とされる波形に整形されてから被試験メモリ 6に印加さ れる。
被試験メモリ 6は、 制御信号 C Sの印加により試験データ信号の書き込み或い は読み出しが制御される。 即ち、 書き込み用の制御信号 C Sが印加されることに よりァドレス信号 A D Sにより指定された被試験メモリ 6のァドレスに試験デ一 タ信号が順次に書き込まれ、 また、 読み出し用の制御信号 C Sが印加されること によりァドレス信号 A D Sにより指定された被試験メモリ 6のァドレスから書き 込まれた試験データ信号が順次に読み出される。 被試験メモリ 6から読み出され た読み出しデータ信号 R Dは論理比較器 4に与えられ、 ここで試験パターン発生 器 2から出力される期待値データ信号 E Dと比較され、 比較結果である両者の一 致、 不一致により被試験メモリ 6の良否の判定を行う。
この半導体メモリ試験装置に使用されている不良解析メモリ 5は、 被試験メモ リ 6の判定結果がフヱイルであったサイクルについての試験パ夕一ン発生器 2の 出力であるシーケンスデータ、 即ち、 アドレス信号 A D S、 試験データ信号 P D 及び期待値データ信号 E Dと、 フヱイルの発生した被試験メモリ 6のデータ出力 ピンの状態を示すフェイル情報とを格納するものである。 試験終了後、 この不良 解析メモリ 5の記憶内容を読み出して調査することにより被試験メモリ 6のフエ ィル解析を行う。
上述した従来の半導体メモリ試験装置においては、 被試験メモリ 6に対して 1 台の試験パターン発生器 2から発生したァドレス信号 A D S、 試験データ信号 P D、 及び制御信号 C Sを印加し、 被試験メモリ 6のフヱイルデータは 1台の不良 解析メモリ 5に格納されている。 それ故、 被試験メモリ 6の良否判定結果がフエ ィルであつたサイクルのシーケンスデータ及びフヱイル情報を不良解析メモリ 5 に格納する場合、 良否判定結果がフエイルであつたサイクルのみを格納するだけ でよい。 一方、 不良解析の際の不良解析メモリ 5の記憶内容の読み出しは、 不良 解析メモリ 5の初期ァドレスから記憶内容を順に読み出すことによりフヱイルの 発生した順にデータを読み出すことができる。
ところで、 半導体メモリの試験においては、 被試験メモリ 6のフヱイル数を力 カントし、 カウント数がある規定値に到達するまで不良解析メモリ 5にフェイル データを格納し、 カウント数がこの規定値に到達するとそれ以上のフヱイルデー 夕の格納は停止するという不良解析メモリ 5の使用法が取られている場合がしば しばある。 この場合に使用される半導体メモリ試験装置の基本構成の一例を図 1 3を参照して簡単に説明する。
図示されるように、 図 1 2に示す構成の半導体メモリ試験装置において、 論理 比較器 4の出力側に、 被試験メモリ 6の各データ出力ピンのフェイルの合計数 （ O R回路の出力） をカウントするカウンタ 7と、 フヱイル数の規定値を予め格納 したレジスタ 8と、 このフヱイル数の規定値とカウンタ 7の計数値とを比較する 比較回路 9と、 不良解析メモリ 5へのフヱイルデータの書き込みを制御するメモ リ制御回路 1 0とを付加した構成を有している。 カウンタ 7の計数値がフヱイル 数規定値より犬になると、 比較回路 9はメモリ制御回路 1 0に書き込み禁止信号 を出力し、 不良解析メモリ 5に対するそれ以降のフェイルデータの書き込みを禁 止する。
上述した構成の半導体メモリ試験装置を使用して高速半導体メモリを試験する ためには、 試験パターン発生器 2を高速動作させてアドレス信号 A D S、 試験デ 一夕信号 P D、 制御信号 C Sを高速に発生させる必要があるが、 試験パターン発 生器 2の高速化には自ずと限度がある。 従って、 上述の半導体メモリ試験装置で は試験パターン発生器 2の動作速度が全体の試験速度を制限しており、 試験バタ ―ン発生器 2の動作速度を越える高速半導体メモリを試験することはできない。 このため、 高速半導体メモリの試験には、 試験パターン発生器 2を複数台設けて これら試験パ夕一ン発生器をィンタ一リーブ動作させ、 結果的に試験バターンを 高速に発生させる半導体メモリ試験装置が使用されている。
次に、 ィンタ一リーブ動作を行う半導体メモリ試験装置の基本構成の一例につ いて図 1 4を参照して簡単に説明する。 図示するように、 タイミング発生器 1、 試験パターン発生器 2、 波形整形器 3、 論理比較器 4、 及び不良解析メモリ 5を それぞれ n台 （1、 2、 · ♦ ♦ n . ただし nは 2以上の整数） ずつ設け、 さらに 被試験メモリ 6の入力側に第 1のインタ一リーブ回路 7 ! を、 出力側に第 2のィ ンターリーブ回路 7 2 をそれぞれ設け、 n台の波形整形器 1、 2、 · · · ηの出 カデ一夕信号 I N 1、 I N 2、 · · · I N nを第 1のインターリーブ回路 7！ を 介して被試験メモリ 6に印加し、 被試験メモリ 6から読み出した読み出しデータ 信号を第 2のインターリーブ回路 7 2 を介して n台の論理比較器 1、 2、 · · · nに振り分けて出力するように構成したものである。
このように n台の試験パターン発生器 1、 2、 · · · ηと n台の不良解析メモ リ 1、 2、 · · · nを設けて n—ウェイのインタ一リーブ動作を実行すると、 被 試験メモリ 6には試験パターン発生器の台数倍、 即ち n倍の速度でシーケンスデ —夕 （アドレス信号 A D S、 試験デ一夕信号 P D、 及び制御信号 C S ) を印加す ることができる。 図 15は、 被試験メモリ 6へ印加するための、 n台の試験パターン発生器 1、 2、 · · · nにおいて同時に発生される入力データ信号 I N 1、 I N 2、 · · · INnの一例を示す。 これら入力データ信号 I N 1、 IN 2、 · · · I N nは、 インターリーブ動作の第 1サイクルにおいて、 n台の試験パターン発生器 1、 2 、 · · · nからそれぞれ 1個ずつの n個の直列態様の入力デ一夕 I ND 1、 IN D2、 · · · I NDnにされ、 1台の試験パターン発生器の動作レートの n倍の 動作レートでこれら入力データ I ND 1、 IND2、 · · · INDnの順に第 1 のインタ—リーブ回路 7 l に供給される。 また、 インタ—リーブ動作の第 2サイ クルにおいては、 n台の試験パターン発生器 1、 2、 · · · ηから直列態様の n 個の入力デ一夕 IND (n+ l) 、 I ND (n+2) 、 · · · IND2nとして 、 1台の試験パターン発生器の動作レー卜の n倍の動作レ一卜でこれら入力デー タ IND (n+ l) 、 IND (n+2) 、 · · · I N D 2 nの順に第 1のインタ —リーブ回路 7 に供給される。 以下、 弓 Iき続くインターリーブ動作において、 n台の試験パターン発生器 1、 2、 · · · nから発生される入力データ I ND ( 2 n+ 1) 以降の直列態様の n個の入力データについても同様に、 1台の試験パ ターン発生器の動作レートの n倍の動作レー卜で第 1のインタ一リーブ回路 7! に供給される。
第 1のィン夕一リーブ回路 に供給された第 1の n個の入力データ I ND 1 乃至 INDnは、 同じくこれら入力データ I ND 1、 IND2、 · · · INDn の順に、 1台の試験パターン発生器の動作レー卜の n倍の動作レー卜で第 1のィ ンターリーブ回路 7 から読み出されて被試験メモリ 6に印加される。 第 1のィ ンターリーブ回路 7 に供給された第 2の n個の入力データ I ND (n+ l) 〜 I ND 2 nも同様に、 1台の試験パターン発生器の動作レ一卜の n倍の動作レー 卜で、 これら入力データ IND (n+ l) 、 IND (n + 2) 、 · · · I ND 2 nの順に、 第 1のインタ一リーブ回路 7 から読み出されて、 被試験メモリ 6に 印加される。
以下、 引き続く各サイクルにおいて、 n台の試験パターン発生器 1、 2、 · · • nから発生される入力データ I ND (2 n+ 1)以降の各 n個の入力データに ついても同様に、 1台の試験パターン発生器の動作レー卜の n倍の動作レ一卜で 第 1のィンターリーブ回路 7i から読み出されて被試験メモリ 6に印加される。 かくして、 n台の試験パターン発生器 1、 2、 · · · IIから同時に発生される入 力データ信号 IN 1、 I N 2、 · · · I Nnは、 図 15の最終行に記載された被 試験メモリ印加パターン I Nに示されるように、 n—ウェイのィン夕一リーブ動 作により 1台の試験パターン発生器の動作レ一卜の n倍の動作レートで被試験メ モリ 6に印加されることになる。
一方、 第 1のインターリーブ回路 7 i を介して被試験メモリ 6に高速で印加さ れた入力データ信号 I N 1、 I N 2、 · · · I Nnに対する試験結果は、 被試験 メモリ 6から第 2のインターリーブ回路 72 に、 入力データ信号の被試験メモリ 6に対する印加の順序と同一の順序で、 かつ 1台の試験パターン発生器の動作レ 一卜の n倍の動作レー卜で読み出される。
図 16は被試験メモリ 6から第 2のィンタ一リーブ回路 72 へ読み出される試 験結果の出力データ信号 OUT 1、 OUT 2、 · · · 0υΤηの一例を示す。 こ れら出力データ信号 OUT 1、 OUT2、 · · · 0υΤηは、 インターリーブ動 作の第 1サイクルにおいては、 η個の直列態様の出力データ OUTD 1、 OUT D2、 · · · OUTDnとして 1合の試験パターン発生器の動作レートの n倍の 動作レートで被試験メモリ 6から第 2のインタ一リーブ回路 72 へ、 読み出し順 序と同一の順序で、 読み出され、 n台の論理比較器 1、 2、 · · · nに振り分け られて供給される。 また、 インターリーブ動作の第 2サイクルにおいては出力デ —夕信号は n個の直列態様の出力データ OUTDn+ 1、 OUTDn + 2、 · · • OUTD2nとして 1台の試験バタ一ン発生器の動作レートの n倍の動作レー 卜で被試験メモリ 6から第 2のィン夕一リーブ回路 72 へ、 読み出し順序と同一 の順序で、 読み出され、 n台の論理比較器 1、 2、 · · · nに振り分けられて供 袷される。 以下、 同様にして、 インターリーブ動作の第 3サイクル以降において も、 各 n個の直列態様の出力データ OUTD 2 n+ 1、 · · 'が 1台の試験バタ ーン発生器の動作レー卜の n倍の動作レー卜で被試験メモリ 6力、ら第 2のインタ —リーブ回路 72 へ、 読み出し順序と同一の順序で、 読み出され、 n台の論理比 较器 1、 2、 · · · nに振り分けられて供給される。
これら論理比較器 1、 2、 · · · nでは、 第 2のインタ一リーブ回路 72 から 供給される試験結果の出力データ信号 OUT 1、 OUT2、 · · · 0υΤηと対 応する試験パターン発生器 1、 2、 · · · ηからそれぞれ供給される期待値デー 夕信号 ED 1、 ED 2、 · · · EDnとをそれぞれ比較し、 これら比較結果は対 応する n台の不良解析メモリ 1、 2、 · · · nに格納される。 これら不良解析メ モリ 1、 2、 · · · nへの比較結果の格納の順序は図 16の第 1行に記載された 被試験メモリ読み出しデータ 0 U Tに示された通りの順序であり、 この比較結果 の格納は n台の不良解析メモリ 1、 2、 · · · nに対して各サイクルごとに同時 に行われる。
上述のように構成された n—ウェイのインタ一リ一ブ動作を行う半導体メモリ 試験装置においては、 n台の試験パターン発生器 1、 2、 · · · ηと n台の不良 解析メモリ 1、 2、 · · · nを使用している。 図 15に示すようなイン夕一リー づ バタ一ン発生時には 1個の被試験メモリ 6の比較試験結果である読み出し出 力データ信号 OUTl、 OUT 2. · · · OUTnは、 図 16に示すように η台 の不良解析メモリ 1、 2、 · · · ηに分散されて格納される。 上述のように η台 の不良解析メモリ 1、 2、 · · · ηに対するデータの格納は、 各インターリーブ サイクルの η個のデータ信号について各不良解析メモリに対して同時に行われる 。 よって、 論理比較器 1、 2、 · · · ηにおける論理比較の結果、 各インターリ —ブサイクルの η個のデータの内の 1つのデータにでもフヱイルが存在すると、 このフヱイルデ一夕は不良解析メモリに格納する必要があるが、 上述したように 各インターリーブサイクルの η個のデータを一度に η台の不良解析メモリに振り 分け格納するから、 フヱイルが存在しない同一サイクルの他のデータも不良解析 メモリにフェイルではない旨のデータとして格納されてしまうことになる。 図 1 7は、 フヱイルの発生したデータが検出された結果、 第 1〜第 9の各イン ターリーブサイクルの η個のデータが一度に η台の不良解析メモリ 1、 2、 · · • ηに分散格納された場合の、 各不良解析メモリのデータ格納状態の一例を示す 図において斜線で示すブロックはフェイルが検出されたデータを示す。 従って
、 図 17は、 第 1サイクルの η個のデ一夕 1一 1、 2— 1、 3— 1、 · · · η— 1においては η番目のデ一夕 η— 1にフヱイルが存在し、 第 2サイクルの η個の データ 1— 2、 2— 2、 3— 2、 · · · η - 2においては 1番目のデ一夕 1― 2 と 3番目のデータ 3— 2にフェイルが存在し、 第 3サイクルの n個のデ一夕 1― 3、 2— 3、 3— 3、 · · · n - 3においては 1番目のデータ 1— 3にフェイル が存在し、 以下同様にして第 9サイクルの n個のデータ 1— 9、 2— 9、 3 - 9 、 · · · n— 9においては n番目のデータ n— 9にフェイルが存在することを示 している。 し力、し、 各インタ一リーブサイクルの n個のデータがすべて格納され ているために、 このままでは実際にフェイルの発生したデータが属するィンター リーブサイクルはどのサイクルであるのかを特定することができない。
さらに、 不良解析メモリは、 フヱイル数をカウントし、 カウント数がある規定 値に到達するまでデータを格納するという使用法があるが、 n個のデータを一度 に n台の不良解析メモリ 1、 2、 · · · nに分散して格納してしまうために、 不 良解析メモリに格納されるデータ数がフヱイル数の規定値よりも + 1データサイ クル乃至 + ( n— 1 ) データサイクル分超過してしまうという欠点が生じる。 なお、 インタ一リーブ動作の各サイクル （インタ一リーブサイクル） は n個の データより構成されているから、 以下の説明ではィンターリーブ動作の各サイク ルはィンターリーブサイクルと表現し、 n個のデータについてはデータサイクル と表現することにする。 発明の開示
この発明の目的は、 上述した従来技術の問題点を解消した半導体メモリ試験方 法及びこの方法を実施する装置を提供することである。
この発明の第 1.の面によれば、 複数台の試験パターン発生器から発生される試 験デ一夕信号を第 1のィン夕一リーブ回路を介して被試験メモリにィン夕一リー ブ動作により書き込み、 この被試験メモリから試験結果のデータを第 2のィンタ -リ一ブ回路を介してィン夕一リーブ動作により読み出して複数台の論理比較器 に振り分けて印加し、 これら論理比較器において試験結果のデータと上記試験パ 夕一ン発生器から供給される期待値デ一夕とを比較し、 比較結果がフエイルのと きにフヱイルデ一夕を含むインタ一リーブサイクルのデータを複数台の不良解析 メモリに振り分けて格納するようにした半導体メモリの試験方法において、 上記 複数台の論理比絞器からフヱイルデ一タと共にフヱイルの発生を示すフヱイルマ —ク信号を発生させ、 このフヱイルマーク信号をもフヱイルデータと対応させて 上記複数台の不良解析メ乇リに格納し、 被試験メモリの試験終了後に上記不良解 析メモリからフヱイルマ一ク信号を順次に読み出してフヱイルの発生したデ一夕 サイクルを特定するようにした半導体メモリ試験方法が提供される。
好ましい実施例においては、 上記インターリーブ動作は 4—ウェイ、 8—ゥェ ィ或いは 1 6—ウェイのインターリーブ動作である。
この発明の第 2の面によれば、 複数台の試験パターン発生器から発生される試 験データ信号を第 1のインターリーブ回路を介して被試験メモリにインタ一リー ブ動作により書き込み、 この被試験メモリから試験結果のデータを第 2のィンタ 一リーブ回路を介してィンタ一リーブ動作により読み出して複数台の論理比較器 に振り分けて印加し、 これら論理比較器において試験結果のデータと上記試験パ 夕―ン発生器から供給される期待値デ一夕とを比較し、 比較結果がフヱイルのと きにフヱイルデータを含むィンターリーブサイクルのデータを複数台の不良解析 メモリに振り分けて格納するようにした半導体メモリ試験装置において、 上記複 数台の論理比較器に、 上記フェイルデータに基づいてフヱィルが発生したことを 示すフェイルマーク信号を発生する回路を設け、 上記複数台の不良解析メモリに 、 対応する論理比較器から発生されるフヱイルマーク信号を上記フヱィルデー夕 と対応させて格納する格納領域を設けた半導体メモリ試験装置が提供される。 この発明の第 3の面によれば、 上記半導体メモリ試験装置にさらに、 上記フユ イルマ一ク信号を計数して計数値の下位ビットを出力するフヱイルカウンタと、 フェイル数の規定値が格納され、 かつその下位ビットを出力する規定値格納レジ ス夕と、 上記フヱイルカウンタの下位ビッ ト出力と上記規定値格納レジスタの下 位ビッ ト出力とを加算する加算器と、 上記加算器の加算結果に定数を加算してこ の加算結果の下位ビッ トを出力する定数加算回路と、 上記加算器の下位ビッ ト出 力及び上記定数加算回路の下位ビット出力が印加され、 かつ上記規定値格納レジ ス夕の下位ビッ トにより上記加算器の出力又は上記定数加算回路の出力を切り替 えて出力するマルチプレクサとを設けた半導体メモリ試験装置が提供される。 好ましい実施例においては、 上記フヱィルカゥン夕は上記フヱィルマーク信号 を計数してこの計数値の下位 2ビットを出力し、 上記規定値格納レジスタは上記 フェイル数規定値の最下位ビッ ト及び下位 2ビッ トを出力し、 上記加算器は上記 フェイルカウンタの下位 2ビッ ト出力と上記規定値格納レジスタの下位 2ビット 出力とを加算してこの加算結果の下位 2ビットを出力し、 上記定数加算回路は上 記加算器の下位 2ビッ ト出力に 2を加算し、 上記マルチプレクサは、 上記加算器 の下位 2ビッ ト出力及び上記定数加算回路の下位 2ビッ ト出力が印加され、 上記 規定値格納レジスタの最下位ビッ ト出力により上記加算器の加算結果又は上記定 数加算回路の加算結果を切り替えて出力する。
好ましい他の実施例においては、 上記フヱイルカウンタは上記フヱイルマ一ク 信号を計数してこの計数値の下位 3ビッ トを出力し、 上記規定値格納レジスタは 上記フェイル数規定値の下位 2ビッ ト及び下位 3ビッ トを出力し、 上記加算器は 上記フェイルカウンタの下位 3ビッ ト出力と上記規定値格納レジスタの下位 3ビ ッ ト出力とを加算してこの加算結果の下位 3ビットを出力し、 上記定数加算回路 は上記加算器の下位 3ビッ ト出力に 2を加算する回路と、 4を加算する回路と、 6を加算する回路との 3つの回路より構成され、 上記マルチプレクサは、 上記加 算器の下位 3ビッ ト出力及び上記定数加算回路の 3つの回路のそれぞれの下位 3 ビット出力が印加され、 上記規定値格納レジスタの下位 2ビッ ト出力により上記 加算器の加算結果又は上記定数加算回路の加算結果を切り替えて出力する。
好ましいさらに他の実施例においては、 上記フヱイルカウンタは上記フヱイル マーク信号を計数してこの計数値の下位 4ビッ トを出力し、 上記規定値格納レジ スタは上記フェイル数規定値の下位 3ビッ ト及び下位 4ビッ トを出力し、 上記加 算器は上記フユイルカウンタの下位 4ビッ ト出力と上記規定値格納レジスタの下 位 4ビッ ト出力とを加算してこの加算結果の下位 4ビットを出力し、 上記定数加 算回路は上記加算器の下位 4ビッ ト出力に 2を加算する回路と、 4を加算する回 路と、 6を加算する回路と、 8を加算する回路と、 Aを加算する回路と、 Cを加 算する回路と、 Eを加算する回路との 7つの回路より構成され、 上記マルチプレ クサは、 上記加算器の下位 4ビッ ト出力及び上記定数加算回路の 7つの回路のそ れぞれの各下位 4ビッ ト出力が印加され、 上記規定値格納レジス夕の下位 3ビッ ト出力により上記加算器の加算結果又は上記定数加算回路の加算結果を切り替え て出力する。 図面の簡単な説明
図 1は、 この発明による半導体メモリ試験装置の第 1の実施例の論理比較器及 び不良解析メモリ部分を示すプロック図である。
図 2は、 この発明を適用した半導体メモリ試験装置の n台の不良解析メモリの データ格納状態の一例を概念的に示す図である。
図 3は、 この発明による半導体メモリ試験装置の第 2の実施例において、 4— ウェイのインタ一リ一ブ動作時に使用される超過数演算回路を示すプロック図で める o
図 4は、 図 3の超過数演算回路における入出力データを示す図である。
図 5は、 この発明による半導体メモリ試験装置の第 2の実施例において、 8— ウェイのインターリーブ動作時に使用される超過数演算回路を示すブロック図で あ 。
図 6は、 図 5の超過数演算回路における入出力データを示す図である。
図 7は、 この発明による半導体メモリ試験装置の第 2の実施例において、 1 6
—ウェイのインタ一リーブ動作時に使用される超過数演算回路を示すブロック図 である。
図 8は、 図 7の超過数演算回路における入出力データを示す図である。
図 9は、 図 7の超過数演算回路における入出力データを示す図である。
図 1 0は、 図 7の超過数演算回路における入出力データを示す図である。 図 1 1は、 図 7の超過数演算回路における入出力データを示す図である。 図 1 2は、 従来の半導体メモリ試験装置の基本構成の一例を示すブロック図で ある。
図 1 3は、 従来の半導体メモリ試験装置におけるフェイル数の計数及び比較を 行う回路の一例を示すプロック図である。
図 1 4は、 インタ一リーブ動作を行う従来の半導体メモリ試験装置の基本構成 の一例を示すブロック図である。
図 1 5は、 図 1 4の従来の半導体メモリ試験装置における試験データの書き込 みタイミングを説明するための図である。 図 1 6は、 図 1 4の従来の半導体メモリ試験装置における試験データの読み出 し夕イミングを説明するための図である。
図 1 7は、 従来の半導体メモリ試験装置の n台の不良解析メモリのデータ格納 状態の一例を概念的に示す図である。 発明を実施するための最良の形態
以下、 この発明の実施例について添付図面を参照して詳細に説明する。
まず、 図 1を参照してこの発明による半導体メモリ試験方法及び装置の第 1の 実施例について説明する。 この発明は、 図 1 4に示されたような従来のインター リ一ブ動作を行う半導体メモリ試験装置をその前提条件としており、 この発明は 特にその不良解析メモリ 5に適用されるので、 図 1においては不良解析メモリ及 びこれに関連する回路、 デバイス等のみを示す。 また、 図 1において、 論理比較 器 は図 1 4に示された半導体メモリ試験装置における n台の論理比較器 4の 内の 1台を代表的に示し、 不良解析メモリ 5 も、 同様に、 n台の不良解析メモ リ 5の内の 1台を代表的に示す。
論理比較器 には、 被試験メモリ 6から第 2のインターリーブ回路 7 2 (図 1 4参照） を介して読み出された試験結果の出力データ信号が供給され、 また、 対応する試験パターン発生器 2！ から期待値データ信号 （期待値データ 1 ) が供 袷される。 これら信号は論理比較器 4〗 において比較され、 比較結果がフヱイル であると、 フェイルデータ 1が論理比絞器 4 i から出力されて対応する不良解析 メモリ 5 ι に格納される。
この発明においては、 論理比較器 は、 通常のように被試験メモリ 6から読 み出された試験結果の出力デ一タ信号と試験パタ一ン発生器 2 からの期待値デ 一夕信号とを比較してフヱイルデータを出力すると共に、 フヱイルデータに基づ いてフェイルが発生したことを示すフェイルマーク信号を発生する回路を具備し ており、 従って、 フェイルデ一夕を出力するだけでなく、 フヱイルマ一ク信号を も出力するように構成されている。
不良解析メモリ 5 ! は、 この不良解析メモリ 5 ! へのフヱイルデータの格納或 いは読み出しを制御するメモリ制御回路 5 i 2と、 メモリ領域 5！ 3とより構成され ており、 メモリ領域 5 i sはフェイルデータ 1を格納するメモリ領域と、 フェイル マーク信号を格納するメモリ領域とを有する。 これらの領域を概念的に示すと図 2のようになる。
図 2において、 メモリ領域 5 は図 1に示す不良解析メモリ 5 ! のメモリ領域 を示し、 メモリ領域 5 2 3は不良解析メモリ 5 2 (図示せず） のメモリ領域を示し 、 以下同様に、 メモリ領域 5 は不良解析メモリ 5 n (図示せず） のメモリ領域 を示す。 これらメモリ領域 5 ι 3〜 5 の 4角形のブロック内に記載された符号 1 — 1乃至 n— 9は、 左側の記号が不良解析メモリを表し、 右側の記号がデータサ イクルを示す。 図から容易に理解できるように、 左側の記号「1」 は不良解析メ モリ 5 ! を表し、 左側の記号「2」 は不良解析メモリ 5 2 を表し、 以下同様にし て、 左側の記号「n」 は不良解析メモリ 5 n を表す。 また、 右側の記号「1」 は 第 1インタ一リーブサイクルを表し、 右側の記号「2」 は第 2インタ一リーブサ イクルを表し、 以下同様にして、 右側の記号 「9」 は第 9インタ一リーブサイク ルを表す。 この例では各ィン夕一リーブサイクルは n個のデータサイクルよりな り、 第 1〜第 9のインターリーブサイクルにわたつてデ一夕信号が被試験メ乇リ に印加されるものとする。 従って、 図 2は、 各インタ一リーブサイクルの n個の データサイクル分のデータを一度に n台の不良解析メモリ 5 l 〜5 n に格納した 場合の、 各不良解析メモリに分散格納されたデータの一例を示す。
これらメモリ領域 5 1 3〜 5 には、 上記記号によって示される各ィンタ一リ一 ブサイクルの n個のデータサイクルのフヱイルデータを格納するメモリ領域と、 それに対応してフェイルマーク信号を格納するメモリ領域とがあるが、 図 2にお いては、 このフヱイルマ一ク信号を格納するメモリ領域は、 説明の都合上、 図の 左側に一括して別個に示す。 この一括表示したフェイルマーク信号メモリ領域の 一番左側の第 1の縦方向列のブロック （第 1フヱイルマ一ク） はメモリ領域 5 1 3 に属するフユイルマ一ク信号メモリ領域を示し、 2番目に左側の第 2の縦方向列 のブロック （第 2フェイルマーク） はメモリ領域 5 2 3に属するフェイルマーク信 号メモリ領域を示し、 以下同様にして、 一番右側の第 nの縦方向列のブロック （ 第 nフヱイルマ一ク） はメモリ領域 5 に属するフヱイルマ一ク信号メモリ領域 を示す。 図 2において、 斜線で示すブロックはフヱイルが検出されたデータサイクルを 示す。 従って、 図 2は、 第 1インターリーブサイクルの n個のデータサイクル 1 — 1、 2— 1、 3— 1、 · · · n - 1においては n番目のデータサイクル n— 1 にフヱイルが存在し、 第 2ィンタ一リーブサイクルの n個のデータサイクル 1一 2、 2— 2、 3— 2、 · · · n - 2においては 1番目のデータサイクル 1— 2と 3番目のデータサイクル 3— 2にフヱイルが存在し、 第 3ィンタ一リーブサイク ルの n個のデータサイクル 1— 3、 2— 3、 3— 3、 · · - n - 3においては 1 番目のデータサイクル 1— 3にフェイルが存在し、 以下同様にして、 第 9インタ —リーブサイクルの n個のデータサイクル 1— 9、 2— 9、 3— 9、 · · · η— 9においては η番目のデータサイクル η— 9にフヱイルが存在することを示して いる。 また、 左側のフェイルマーク信号メモリ領域において 「1」 と記載されて いるブロックはフヱイルが存在することを表しており、 従って、 フヱイルマーク 信号メモリ領域の 「1」 と、 各メモリ領域 〜 において斜線の施されてい るデータサイクルとは対応している。
被試験メモリ 6の試験終了後、 フヱイルデータが格納された η台の不良解析メ 乇リ 5の記憶内容を調査することにより被試験メモリ 6のフェイル解析を行う。 このフヱイル解析においては、 η台の不良解析メモリ 5のそれぞれのメモリ領域 5 i 3〜 5 π 3中のフヱイルマーク信号メモリ領域のみを順次に走査し、 図 2の左側 に一括して示したような態様で η台の不良解析メモリ 5からフヱイルマーク信号 を読み出し、 これらフヱイルマ一ク信号を外部メモリに記憶する。 読み出された フヱイルマ一ク信号中の値「1」 は対応するデータサイクルにフヱイルが存在す ることを示している。 従って、 フヱイルマ一ク信号の読み出しに際して、 値 1を 出力したデータサイクルのみを η台の不良解析メモリ 5から順次に読み出して外 部メモリに記憶すると、 図 2の右側に示される通りの読み出しデータが得られる 。 即ち、 η台の不良解析メモリ 5からフヱイルデ一夕が格納されたデータサイク ルだけを読み出すことができる。
このように、 この発明によれば、 フェイルマーク信号を使用することにより η 台の不良解析メモリ 5に一度に格納された η個のデ一夕サイクル分のデータの内 から、 フヱイルの発生したデータサイクルの格納データのみを発生順に並べ変え て読み出すことができる。
次に、 図 3を参照してこの発明による半導体メモリ試験方法及び装置の第 2の 実施例について説明する。 この第 2の実施例は、 被試験メモリのフヱイル数を力 ゥントし、 カウント数がある規定値に到達するまで不良解析メモリにフェイルデ 一夕を格納し、 カウント数がこの規定値に到達するとそれ以上のフヱイルデ一夕 の格納は停止するという不良解析メモリの使用法が取られている半導体メモリ試 験方法及び装置にこの発明を適用した場合を示す。
上述したように、 この発明は、 図 1 4に示されたような従来のインターリーブ 動作を行う半導体メモリ試験装置をその前提条件としており、 この発明は特に被 試験メモリ 6のフヱイル数のカウントに関連した回路又は装置部分に適用される ので、 図 3にはこの発明を適用した部分の基本構成のみを示す。
図 3は、 4—ウェイ（WAY ) のインタ一リーブ動作を実行する場合に、 フェイル 数の規定値よりも超過 （オーバ一ラン） したフヱイル解析メモリへの格納データ の数を算出するために使用される超過数演算回路を示す。 4—ウェイのィンター リ一ブ動作を実行する半導体メモリ試験装置においては、 フェイル数の規定値及 びフヱイルマ一ク信号のカウント数のそれぞれ下位 2ビッ卜と、 フヱイル数の規 定値の最下位ビッ トとを使用してこの超過数を求めることができる。
例示の超過数演算回路は、 フェイル数の規定値を格納しておく規定値格納レジ ス夕 2 0と、 フェイル数を計数するフヱイルカウンタ 2 1と、 フェイル数規定値 の下位 2ビッ卜とカウント数の下位 2ビッ 卜が入力され、 加算演算を行う加算器 2 2と、 加算器 2 2の加算結果に 2を加算して出力する定数加算回路 2 3と、 加 算器 2 2の加算結果 Aとこの加算結果 Aに 2を加算した定数加算回路 2 3の加算 結果 B ( = A + 2 ) が入力されると共に、 規定値格納レジスタ 2 0に格納された フェイル数規定値の最下位ビッ 卜が入力され、 この規定値の最下位ビッ 卜が'' 0" である場合には加算結果 Aを出力し、 この規定値の最下位ビッ トが' 'Γ である場 合には加算結果 Βを出力するマルチプレクサ 2 4とから構成されている。
次に、 上記構成の超過数演算回路の動作について説明する。 規定値格納レジス 夕 2 0及びフヱイルカウンタ 2 1からフヱイル数規定値の下位 2ビッ ト及びカウ ント数の下位 2ビッ 卜が加算器 2 2に入力され、 加算される。 図 4に示すように フェイル数規定値の下位 2ビッ トは" 00"，"01"，"10" , "11" となり、 カウンタ 2 1 からの下位 2ビッ トは各サイクルとも' '00·'，'ΌΓ，"10"，"1Γ となるから、 これら の加算結果 Αは図 4に示す通りとなる。 また、 この加算結果 Aに 2を加算した結 果 Bは図 4に示す通りとなる。 上述のように、 マルチプレクサ 2 4は、 フヱイル 数規定値の最下位ビッ 卜が 0である場合に加算結果 Aを選択し、 フェイル数規定 値の最下位ビットが 1である場合に加算結果 Bを選択出力するものであるから、 図 4のオーバーラン （Over Run) 数の欄に示すようにマルチプレクサ 2 4からフ エイル数の規定値よりも超過したフェイル解析メモ.リへの格納データの数 （ォ一 バーラン数） が出力されることになる。
フェイルカウンタ 2 1によりフェイルの発生したことを示すフヱイルマ一ク信 号をカウントし、 このカウント数が規定値以上になつたときに不良解析メモリへ のフヱイルデータの格納を停止するのであるから、 上記第 1の実施例において説 明したように、 フェイルマーク信号を使用して 4台の不良解析メモリに格納され た第 1〜第 4のそれぞれ 4データサイクル分のデータの内から、 フヱイルの発生 したデータサイクルの格納データのみを発生順に並べ変えて読み出し、 その後フ エイルマーク信号のカウント数と規定値とを演算処理することにより、 規定値を 超過したデータサイクルを求めることができる。 そして並べ変えられた格納デー 夕から規定値を超過したデータサイクルを除くことにより、 有効なデータを読み 出すことができる。
図 5は、 8—ウェイのインターリーブ動作を実行する場合に、 フェイル数の規 定値よりも超過 （オーバ一ラン） したフヱイル解析メモリへの格納データの数を 算出するために使用される超過数演算回路を示す。 8—ゥヱイのインタ一リーブ 動作を実行する半導体メモリ試験装置においては、 フェイル数の規定値の下位 3 ビッ ト及び下位 2ビッ 卜と、 フヱイルマ一ク信号のカウント数の下位 3ビッ トを 使用してこの超過数を求めることができる。
例示の超過数演算回路は、 フェイル数の規定値を格納しておく規定値格納レジ ス夕 2 0と、 フェイル数を計数するフヱイルカウン夕 2 1と、 フェイル数規定値 の下位 3ビッ 卜とカウント数の下位 3ビッ 卜が入力され、 加算演算を行って加算 結果の下位 3ビッ トを出力する加算器 2 2と、 加算器 2 2の加算結果 （下位 3ビ ッ ト） に 3つの異なる定数、 この例では 2、 4、 6をそれぞれ加算して出力する 3つの定数加算回路 2 3 i . 2 3 2 、 2 3 3 と、 加算器 2 2の加算結果 A及びこ の加算結果 Aに 2、 4、 6をそれぞれ加算した 3つの定数加算回路 2 3！ 、 2 3 2 . 2 3 3 の加算結果 D (= A + 2 ) 、 C (= A + 4 ) 、 B (= A + 6 ) が入力 されると共に、 規定値格納レジスタ 2 0に格納されたフヱイル数規定値の下位 2 ビッ 卜が入力され、 この規定値の下位 2ビッ 卜が' 0"である場合には加算結果 A を出力し、 下位 2ビッ卜が' 1"である場合には加算結果 Bを出力し、 下位 2ビッ 卜が'' 10"である場合には加算結果 Cを出力し、 下位 2ビッ 卜が'' 11"である場合に は加算結果 Dを出力するマルチプレクサ 2 とから構成されている。
次に、 上記構成の超過数演算回路の動作について説明する。 規定値格納レジス タ 2 0及びフヱイルカウンタ 2 1からフヱイル数規定値の下位 3ビッ ト及びカウ ント数の下位 3ビッ卜が加算器 2 2に入力され、 加算される。 図 4に示すように フヱイル数規定値の下位 3ビッ トは "000" , "001" , "010" , "011" , "100" , "101" , "11 0·'，"11Γとなり、 カウンタ 2 1からの下位 3ビットは各サイクルとも "000"， "00 1"， "010"， "011"， "100"， "101"， "110"， "111"となるから、 これらの加算結果 Αは図 6に示す通りとなる。 また、 この加算結果 Aに 2を加算した結果 D、 加算結果 A に 4を加算した結果 C、 及び加算結果 Aに 6を加算した結果 Bはそれぞれ図 6に 示す通りとなる。 上述のように、 マルチプレクサ 2 4は、 フヱイル数規定値の下 位 2ビッ卜が' '00"である場合には加算結果 Aを出力し、 下位 2ビッ 卜が" 0Γであ る場合には加算結果 Bを出力し、 下位 2ビッ 卜が" 10"である場合には加算結果 C を出力し、 下位 2ビッ 卜が" 1 である場合には加算結果 Dを選択出力するもので あるから、 図 6のオーバ一ラン （Over Run) 数の欄に示すようにマルチプレクサ 2 4からフヱイル数の規定値よりも超過したフヱイル解析メモリへの格納デ一夕 の数 （オーバ一ラン数） が出力されることになる。
図 7は、 1 6 —ウェイのインタ一リーブ動作を実行する場合に、 フェイル数の 規定値よりも超過 （オーバ一ラン） したフヱイル解析メモリへの格納データの数 を算出するために使用される超過数演算回路を示す。 1 6—ウェイのインターリ ーブ動作を実行する半導体メモリ試験装置においては、 フェイル数の規定値の下 位 4ビッ ト及び下位 3ビッ 卜と、 フヱイルマ一ク信号のカウント数の下位 4ビッ 卜を使用してこの超過数を求めることができる。
例示の超過数演算回路は、 フェイル数の規定値を格納しておく規定値格納レジ ズタ 2 0と、 フヱイル数を計数するフヱイルカウンタ 2 1と、 フヱイル数規定値 の下位 4ビッ 卜とカウント数の下位 4ビッ トが入力され、 加算演算を行って加算 結果の下位 4ビッ トを出力する加算器 2 2と、 加算器 2 2の加算結果 （下位 4ビ ッ ト） に 7つの異なる定数、 この例では 2、 4、 6、 8、 A (1 6進数のデイジ ット） 、 C ( 1 6進数のディジッ ト） 、 E (1 6進数のディジット） をそれぞれ 加算して出力する 7つの定数加算回路 2 3! 、 2 32 、 2 33 、 2 3* 、 2 3s 、 2 3s 、 2 37 と、 加算器 2 2の加算結果 A及びこの加算結果 Aに 2、 4、 6 、 8、 A、 C、 Eをそれぞれ加算した 7つの定数加算回路 2 3ι . 2 32 . 2 3 3 、 2 3* 、 2 35 、 2 36 、 2 37 の加算結果 H ( = A+ 2)、 G ( = A+ 4 )、 F (=A+ 6)、 E ( = A+ 8)、 D ( = A + A)、 C (=A + C)、 B ( = A + E) が入力されると共に、 規定値格納レジスタ 2 0に格納されたフヱイル 数規定値の下位 3ビッ トが入力され、 この規定値の下位 3ビッ トが'' 000" である 場合には加算結果 Aを、 下位 3ビッ トが' Ό0Γ である場合には加算結果 Bを、 下 位 3ビッ卜が'' 010" である場合には加算結果 Cを、 下位 3ビットカ "011" である 場合には加算結果 Dを、 下位 3ビットが' '100" である場合には加算結果 Eを、 下 位 3ビッ卜が'' 10Γ である場合には加算結果 Fを、 下位 3ビッ 卜が'' 110" である 場合には加算結果 Gを、 そして下位 3ビッ 卜が'' 111" である場合には加算結果 H をそれぞれ選択して出力するマルチプレクサ 2 4とから構成されている。
次に、 上記構成の超過数演算回路の動作について説明する。 規定値格納レジス 夕 2 0及びフヱイルカウンタ 2 1からフヱイル数規定値の下位 4ビット及びカウ ント数の下位 4ビッ 卜が加算器 2 2に入力され、 加算される。 図 8〜 1 1に示す ようにフヱイル数規定値の下位 4ビットは "0000"， "0001"， "0010"， "0011"， "0100" , "0101"， "0110"， "0111"， "1000" , "1001"， "1010" , "1011" , "1100" , "1101"， "1110" , 'ΊΙΙΓとなり、 カウンタ 2 1からの下位 4ビッ トは各サイクルとも' Ό000"，"0001 "， "0010"， "0011"， "0100"， "0101"， "0110"， "0111"， "1000"， "1001" , "1010"， "1011" ，"1100"，"110Γ，·Ί110"，"111Γとなるから、 これらの加算結果 Αは図 8〜 1 1に 示す通りとなる。 また、 この加算結果 Aに 2を加算した結果 H、 加算結果 Aに 4 を加算した結果 G、 加算結果 Aに 6を加算した結果 F、 加算結果 Aに 8を加算し た結果 E、 加算結果 Aに Aを加算した結果 D、 加算結果 Aに Cを加算した結果 C 、 及び加算結果 Aに Eを加算した結果 Bはそれぞれ図 8〜 1 1に示す通りとなる 。 上述のように、 マルチプレクサ 2 4は、 フェイル数規定値の下位 3ビッ ト力く "0 00" である場合には加算結果 Aを、 下位 3ビットが'' 00Γ である場合には加算結 果 Bを、 下位 3ビッ卜が' Ό10" である場合には加算結果 Cを、 下位 3ビッ ト力く "0 11" である場合には加算結果 Dを、 下位 3ビッ卜が'' 100" である場合には加算結 果 Eを、 下位 3ビッ卜が" 101" である場合には加算結果 Fを、 下位 3ビッ 卜が'' 1 10" である場合には加算結果 Gを、 下位 3ビットが' 'ΙΙΓ である場合には加算結 果 Hをそれぞれ選択出力するものであるから、 図 8〜 1 1のオーバーラン （Over Run) 数の欄に示すようにマルチプレクサ 2 4からフヱイル数の規定値よりも超 過したフヱイル解析メモリへの格納データの数 （オーバ一ラン数） が出力される ことになる。
以上の説明で明白なように、 この発明によれば、 n台の不良解析メモリ 5に一 度に格納された n個のデータサイクル分のデータの内から、 フヱイルマ一ク信号 によって指示されたフヱイルの発生したデータサイクルの格納データのみを発生 順に並べ変えて読み出すことができる。 従って、 n台の不良解析メモリ 5からフ エイルデータが格納されたデータサイクルだけを読み出すことができる。
また、 この発明によれば、 回路構成の簡単な超過数演算回路を設けたので、 フ エイル数の規定値を越えて不良解析メモリに格納された超過データサイクルの数 (オーバ一ラン数） を求めることができ、 並べ変えられて読み出されたフヱイル 格納デー夕からこの求めた超過デ一夕サイクル数を除くことにより、 有効なデー タを読み出すことができる。
かくして、 この発明を適用すれば、 半導体メモリの試験結果を記憶する不良解 析メモリの記憶内容であるフェイルの履歴を円滑に読み出すことができる。

Claims

請 求 の 範 囲
1 . 複数台の試験パターン発生器から発生される試験データ信号を第 1のィンタ 一リーブ回路を介して被試験メモリにィンターリーブ動作により書き込み、 この 被試験メモリから試験結果のデータを第 2のィンタ一リーブ回路を介してィン夕 一リーブ動作により読み出して複数台の論理比較器に振り分けて印加し、 これら 論理比較器において試験結果のデータと上記試験/、ターン発生器から供給される 期待値デ一夕とを比較し、 比較結果がフエイルのときにフェイルデータを含むィ ンターリーブサイクルのデータを複数台の不良解析メモリに振り分けて格納する ようにした半導体メモリの試験方法において、
上記複数台の論理比較器からフヱイルデ一夕と共にフヱイルの発生を示すフェ イルマーク信号を発生させ、 このフェイルマーク信号をもフヱイルデータと対応 させて上記複数台の不良解析メモリに格納し、 被試験メモリの試験終了後に上記 不良解析メモリからフヱイルマーク信号を順次に読み出してフヱイルの発生した データサイクルを特定するようにしたことを特徴とする半導体メモリ試験方法。
2 . 上記インタ一リーブ動作は 4一ウェイ、 8—ウェイ或いは 1 6—ウェイのィ ンターリーブ動作であることを特徴とする請求項 1に記載の半導体メモリ試験方 法。
3 . 複数台の試験パターン発生器から発生される試験データ信号を第 1のィン夕 一リーブ回路を介して被試験メモリにィン夕一リーブ動作により書き込み、 この 披試験メモリから試験結果のデータを第 2のインタ一リ一ブ回路を介してインタ 一リーブ動作により読み出して複数台の論理比較器に振り分けて印加し、 これら 論理比較器において試験結果のデータと上記試験パターン発生器から供給される 期待値デー夕とを比較し、 比較結果がフェイルのときにフェイルデ一タを含むィ ン夕一リーブサイクルのデ一夕を複数台の不良解析メモリに振り分けて格納する ようにした半導体メモリ試験装置において、
上記複数台の論理比較器は上記フヱィルデータに基づいてフヱィルが発生した ことを示すフユイルマ一ク信号を発生する回路を有し、
上記複数台の不良解析メモリは対応する論理比較器から発生されるフヱイルマ ーク信号を上記フェイルデータと対応させて格納する格納領域を有する、 ことを特徴とする半導体メモリ試験装置。
4 . 上記インタ一リーブ動作は 4—ウェイ、 8 —ウェイ或いは 1 6 —ウェイのィ ンターリーブ動作であることを特徴とする請求項 3に記載の半導体メモリ試験装
5 . 上記フヱイルマ一ク信号を計数して計数値の下位ビットを出力するフヱイル カウンタと、
フェイル数の規定値が格納され、 かつその下位ビッ トを出力する規定値格納レ ジス夕と、
上記フヱイルカウンタの下位ビット出力と上記規定値格納レジスタの下位ビッ ト出力とを加算する加算器と、
上記加算器の加算結果に定数を加算してこの加算結果の下位ビッ トを出力する 定数加算回路と、
上記加算器の下位ビッ ト出力及び上記定数加算回路の下位ビッ ト出力が印加さ れ、 かつ上記規定値格納レジスタの下位ビッ トにより上記加算器の出力又は上記 定数加算回路の出力を切り替えて出力するマルチプレクサと、
をさらに含むことを特徴とする請求項 3に記載の半導体メモリ試験装置。
6 . 上記フヱイルカウンタは上記フヱイルマ一ク信号を計数してこの計数値の下 位 2ビッ トを出力し、
上記規定値格納レジスタは上記フェィル数 定値の最下位ビッ 卜及び下位 2ビ ッ トを出力し、
上記加算器は上記フユィルカウンタの下位 2ビット出力と上記規定値格納レジ ス夕の下位 2ビッ ト出力とを加算してこの加算結果の下位 2ビッ トを出力し、 上記定数加算回路は上記加算器の下位 2ビッ ト出力に 2を加算し、 上記マルチプレクサは、 上記加算器の下位 2ビッ ト出力及び上記定数加算回路 の下位 2ビッ ト出力が印加され、 上記規定値格納レジスタの最下位ビッ ト出力に より上記加算器の加算結果又は上記定数加算回路の加算結果を切り替えて出力す る、
ことを特徴とする請求項 5に記載の半導体メモリ試験装置。
7 . 上記フェイルカウンタは上記フヱイルマ一ク信号を計数してこの計数値の下 位 3ビットを出力し、
上記規定値格納レジスタは上記フヱイル数規定値の下位 2ビッ ト及び下位 3ビ ットを出力し、
上記加算器は上記フエイルカウンタの下位 3ビット出力と上記規定値格納レジ ス夕の下位 3ビット出力とを加算してこの加算結果の下位 3ビッ トを出力し、 上記定数加算回路は上記加算器の下位 3ビッ ト出力に 2を加算する回路と、 4 を加算する回路と、 6を加算する回路との 3つの回路より構成され、
上記マルチプレクサは、 上記加算器の下位 3ビッ ト出力及び上記定数加算回路 の 3つの回路のそれぞれの下位 3ビット出力が印加され、 上記規定値格納レジス 夕の下位 2ビッ ト出力により上記加算器の加算結果又は上記定数加算回路の加算 結果を切り替えて出力する、
ことを特徴とする請求項 5に記載の半導体メモリ試験装置。
8 . 上記フヱイルカウンタは上記フヱイルマ一ク信号を計数してこの計数値の下 位 4ビットを出力し、
上記規定値格納レジスタは上記フュィル数規定値の下位 3ビッ ト及び下位 4ビ ットを出力し、
上記加算器は上記フエイルカウンタの下位 4ビッ ト出力と上記規定値格納レジ スタの下位 4ビッ ト出力とを加算してこの加算結果の下位 4ビッ トを出力し、 上記定数加算回路は上記加算器の下位 4ビッ ト出力に 2を加算する回路と、 4 を加算する回路と、 6を加算する回路と、 8を加算する回路と、 Aを加算する回 路と、 Cを加算する回路と、 Eを加算する回路との 7つの回路より構成され、 上記マルチプレクサは、 上記加算器の下位 4ビッ ト出力及び上記定数加算回路 の 7つの回路のそれぞれの各下位 4ビッ ト出力が印加され、 上記規定値格納レジ スタの下位 3ビット出力により上記加算器の加算結果又は上記定数加算回路の加 算結果を切り替えて出力する、
ことを特徴とする請求項 5に記載の半導体メモリ試験装置。
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