WO1997008707A1 - Dispositif de memoire non volatile a semi-conducteur et systeme informatique faisant appel a ce dispositif - Google Patents

Dispositif de memoire non volatile a semi-conducteur et systeme informatique faisant appel a ce dispositif Download PDF

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WO1997008707A1
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memory cell
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volatile storage
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Toshihiro Tanaka
Masataka Kato
Osamu Tsuchiya
Toshiaki Nishimoto
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Hitachi, Ltd.
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Definitions

  • the present invention relates to a semiconductor non-volatile storage device including a transistor capable of electrically rewriting the value voltage, and is suitable for a case where the threshold voltage is frequently electrically rewritten. And the computer system using it, especially in the technical field which enables the stable read operation of the semiconductor non-volatile storage device driven by a single power supply voltage and the miniaturization of the device.
  • Flash memory is a semiconductor non-volatile storage device with a 1-transistor Z-cell configuration that can electrically erase the stored contents all at once. Due to its configuration, flash memory occupies a small area per bit and can be highly integrated. Therefore, it has been attracting attention in recent years, and research and development on its structure and driving method are being actively carried out.
  • the DIN 0 R method described in Symposium on VL SI Circuits Digest of Technical Papers pp 97 --98 1 99 3 and secondly, N 0 R described in pp 99 --1 00 1 993.
  • the third method is the AND method described in pp6 1-62 1 9 94
  • the fourth method is the HICR method described in International Electron Devices meeting Tech. Dig. Pp 1 9-22.
  • the voltage line potential is set to the power supply voltage V cc at the time of reading, and a low voltage of about 1 V is applied to the bit line potential so that weak electrons are not extracted, and the memory cell is used in the sense amplifier circuit. Read the information of. If the state in which electrons are stored in the floating potential is defined as the erased state, the memory cell threshold voltage becomes high in the erased state, so even if the word line is selected at the time of reading, the drain current does not flow and the bit line does not flow. The potential holds a precharge potential of 1 V.
  • the memory cell threshold voltage will be low in the write state, so selecting the edge line will cause current to flow.
  • the bit line potential is lower than the precharge potential of 1 V.
  • the bit line potential is amplified by the sense amp, and the information "0" and "1" are judged.
  • the first is the AND method described in International Electron Devices meeting Tech. Dig. P 99 1 --993 1 992, and the second is the same.
  • the HI CR method described in ppl 9 _ 22 1 993 has been proposed.
  • the operation of raising the threshold voltage of the memory cell in the sector of each line is defined as the erasing operation.
  • the AND method elimination operating voltage described in 994 applies a positive high voltage of 16 V to the selected sector, that is, the selected word line.
  • the drain and source terminal voltage of the memory cell is set to 0 V of the ground voltage V ss.
  • C A voltage difference occurs between the floating gate and the channel of the memory cell of the selected sector, and the electrons in the channel flow into the floating gate. Injected by the Fowler-Nordheim tunnel phenomenon, it can be erased by raising the threshold voltage of the memory cell.
  • the write operation sequence shown in Fig. 29 is executed.
  • the AND method write operation which is the third conventional technique, a unit write time is set for a group of memory cells (sectors) connected to a predetermined line of a memory cell array, and data is written in a batch. After that, the memory cell data is read, and if there is an insufficiently written memory cell, rewriting is performed (verify operation).
  • the word line potential at the time of verification operation is the memory in the section in consideration of the spread of the write threshold voltage distribution.
  • the threshold of all memory cells in the cell group is set to a value such that the value voltage does not become a negative value, for example, 1.5 V.
  • Symposium on VLSI Technology Digest of Techni cal Papers pp 8 3— 8 4 1 9 9 3 is due to erratic defects, that is, the injection and emission of electrons in the floating gate through the tunnel membrane, which is an insulating membrane.
  • the write operation is an operation of lowering the threshold voltage of the selected memory cell.
  • the AND type is equipped with a sense latch circuit that performs rattling operation of write data for each bit line of the memory cell, and writes in sector units at once.
  • a negative voltage of 19 V is applied to the control gate of the memory cell, that is, the ed wire, and the drain terminal voltage of the memory cell is set to 4 V in the selected cell and 0 in the non-selected cell according to the data of the sense latch circuit.
  • V A voltage difference occurs between the floating game and the drain of the selected memory cell, and the electrons in the floating gate are drawn to the drain side by the Forler-Nordheim tunnel phenomenon. In non-selected memory cells, the voltage difference between the floating game and the drain is small, so it is possible to prevent the emission of electrons in the floating gate.
  • the memory cells in the non-selected sector are weakened by the selected drain terminal voltage, and the threshold voltage drops. To prevent this, a power supply voltage V c c is applied to the non-selected word line.
  • the withstand voltage of the M 0 S transistor constituting the device is the edge voltage of the erasing operation in which the potential difference is the largest among the writing and erasing operations 1 6 Must be V or higher.
  • the gate insulating film of the M ⁇ S transistor is thickened to, for example, 25 nm or more to reduce the electric field strength applied to the gate oxide film, and the diffusion layer has a high withstand voltage structure, 0.4 ⁇ m. Even if the minimum machining rule of was used, the transistor length had to be, for example, 1.5 HI or more. As a result, the layer area of the MOS transistor is large. There is a problem that the chip size of the semiconductor non-volatile storage device becomes large.
  • Fig. 19 shows the connection diagram of the memory cells
  • Fig. 20 shows the schematic layout diagram of Fig. 1 of Japanese Patent Application Laid-Open No. 7-1 7 6 7 0 5.
  • multiple unit probes are connected to the bit line. As shown in Fig.
  • the common source line is formed by a diffusion layer in the direction perpendicular to the bit lines, and is parallel to the bit lines for each sub-several bit lines. It is wired in the direction using the metal wiring M l (SL) of the same layer as the bit wire.
  • the read operation and the verification operation of the threshold voltage of the memory cell after rewriting are performed collectively for each sector of the memory cell group connected to the wire.
  • the common source line L (SL) is formed by the diffusion layer, the memory cell current flowing through the common source line L (SL) causes the common source line L (SL) as shown in the equivalent circuit of the memory cell array in Fig. 53. ), A voltage effect occurs.
  • the memory cell is effectively subjected to the substrate bias, and the threshold voltage is changed.
  • the amount of fluctuation of this threshold voltage differs depending on the information pattern stored in the memory cell and the position of the memory cell.
  • the Sub Source Line is also formed by a diffusion layer, but since only the current for one memory cell flows, it does not cause a memory cell gap with respect to the sector and cause voltage fluctuation.
  • Figure 56 shows the threshold voltage dependence of the memory cell bit line position: the board bias has the greatest effect on the memory cell far from the source line, and the memory cell threshold is due to the board bias effect.
  • the voltage goes up. It is maximized when all memory cell bits are written, that is, when the threshold voltage is low and cell current flows.
  • the threshold pressure is the lowest in the write cell where only one bit of the cell adjacent to the source line is written.
  • the above threshold voltage difference th is the memory cell in the sector It causes the threshold voltage variation.
  • the threshold voltage difference AV t h must be reduced to stabilize the read operation. For this reason, it is necessary to form the common source line M l (SL) in Fig. 20 for every 3 bit lines, but there is a problem that the area of the memory array part increases by 3% or more.
  • one object of the present invention is a semiconductor that can newly set an operation sequence in a semiconductor non-volatile storage device capable of being electrically rewritable, suppress the erratic phenomenon inside the device, and improve rewrite resistance. It is an object of the present invention to provide a non-volatile storage device and a computer system using the non-volatile storage device.
  • Another object of the present invention is to reduce the maximum voltage of the erasing operation of the electrically rewritable semiconductor non-volatile storage device to the same level as the maximum operating voltage of the writing operation to reduce the chip size of the semiconductor non-volatile memory. It is to provide a device and a computer system using the device.
  • Another object of the present invention is to stabilize the reading of information on a sector-by-sector basis in an electrically rewritable semiconductor non-volatile storage device, that is, to reduce threshold voltage variation, and further.
  • the purpose of the present invention is to provide a semiconductor non-volatile storage device in which the area of the device is reduced.
  • the semiconductor non-volatile storage device that solves the first problem of the present invention is a semiconductor non-volatile storage composed of transistors capable of electrically rewriting (erasing, writing) the threshold voltage represented by FIG. It is applied to the device, and the memory that is newly connected to the word line after the memory cells are collectively or selectively lowered the threshold voltage in the write operation (operation to lower the threshold voltage) sequence.
  • Transistor non-volatile with an operation sequence that collectively verifies (verifies) the threshold voltage for each cell group and then raises the threshold voltage in response to the threshold voltage for each memory cell. It is a storage device.
  • Memory cell as shown in the functional block diagram of the semiconductor non-volatile storage device in Fig. 12
  • a flip-flop that latches the sense operation and write data and data during the operation to raise the threshold voltage for each bit line, and a flip-flop opening for each bit according to the threshold value state of the memory cell after verification.
  • a circuit that automatically sets flip-flop data, a generic sense latch circuit, and a semiconductor non-volatile storage device that generates a voltage that returns the memory cell threshold voltage and a verified line voltage with the built-in power supply voltage circuit.
  • the computer system of the present invention has at least a central processing unit and its peripheral circuits in addition to the semiconductor non-volatile storage device.
  • a memory cell newly automatically connected to the word line inside the device is added to the write operation (operation of lowering the threshold voltage) sequence.
  • the memory cell threshold voltage that has dropped due to the erratic phenomenon can be restored, and the threshold voltage distribution can be reduced.
  • the verify word line voltage at the ground voltage (V s s) the bit debridement due to the errat ic phenomenon can be selectively selected, the value voltage is restored, and erroneous reading can be prevented.
  • the threshold voltage of the memory cell after writing is set to 1.5 V, the emission of electrons in the floating gate and the verification eye operation are repeated, and the threshold voltage of all the memory cells to be written is 1.5 V or less. After that, verify (read) the potential of the selected wire with the ground potential (V ss), and select the cell whose memory cell threshold voltage is 0 V or less (depression) due to the erratic phenomenon.
  • the read data is used as the data of the flip edge of the sense latch circuit, the bit line, that is, the drain voltage is selectively grounded potential (V ss), and the potential of the selected word line that has been written is 1
  • the memory cell threshold voltage is selectively returned by injecting electrons into the floating gate using the Fowler-Nordhe im tunnel phenomenon over the entire channel with a high voltage of about 6 V. Since the data of the flip-off opening of the sense latch circuit connected to the memory cell that is not debris is the power supply voltage, the channel potential (power supply voltage) is used during the operation to raise the value voltage. ) And the word line do not have a sufficient electric field difference, so write It can hold the later memory cell threshold voltage of 1.5 V.
  • the number of rewrites can be significantly improved by the present invention without determining the restriction on the number of rewrites in consideration of the errati c phenomenon.
  • a positive high voltage is conventionally applied only to the selected word line, whereas in the present invention, the edge line voltage is used.
  • a positive voltage is applied to the memory wells by distributing a negative voltage to supply the erasing operating voltage.
  • the absolute value of the memory well voltage shall be about the same as or less than the word line voltage at the time of reading.
  • Figure 33 shows a conceptual diagram of the memory pine of the present invention.
  • the erase operation is selected and the positive voltage is applied to the word line (selected sector), and the erase is not selected and the word line voltage and memory well voltage are selected. It has sectors with different sectors (non-selected sectors), and sectors with non-selected erase and equal word line voltage and memory cell source-drain voltage (channel voltage) (completely non-selected sectors).
  • a completely non-selected sector consists of a memory cell in which a negative voltage is applied to the memory wheel in the erase operation and the channel voltage and the ed wire voltage become the ground voltage, or a memory cell in which the memory voltage, the channel voltage, and the ed wire voltage are the ground voltage. ..
  • the memory cell is connected by connecting a unit block in which a plurality of memory cells are connected in parallel, and the drain of the memory cell is connected to a bit line via an M ⁇ S transistor, and the source of the memory cell is It is connected to the source line via an M ⁇ S transistor. Therefore, the selected sector and the non-selected sector are the same unit block, and the other sectors that make up the block are completely non-selected sectors.
  • 35 shows a schematic cross-sectional view of a memory cell of a semiconductor non-volatile storage device.
  • the memory cell's fuel DP well, the above MOS transistor evening wheel, and the MOS transistor wheel that transfers the potential of the memory cell's source line and bit line are stored in the storage device. It is formed in the blocking separation layer ni so region to separate it from the substrate p_sub.
  • the circuit MW that divides the memory mat without breaking the sector unit and switches the wall voltage of the memory mat. It is equipped with VC, a row decoder circuit XDCR that selects an edge line or sector, a sense latch circuit SL that performs sense operation and latch operation of write data, and also has a word line voltage Vh of the erase operation voltage, a memory voltage V mw, and a write operation voltage. It is equipped with a built-in power supply circuit VS that generates the field voltage VI, bit line voltage VI b, etc.
  • the rising waveform of the erasing voltage in the erasing operation is added with a load capacitance and started up in a few seconds to a few tens of seconds to prevent a sudden electric field from being applied to the memory cell.
  • the semiconductor non-volatile storage device is equipped with a mode control circuit MC in which the voltage arrival time at the rising edge of the memory voltage is equal to the voltage arrival time of the edge line voltage.
  • the computer system of the present invention includes at least a central processing unit and its peripheral circuits in addition to the semiconductor non-volatile storage device.
  • 12 V is applied to the selected word line via the row decoder circuit XDCR, and -4 V is applied to the memory wall via the memory circuit switching circuit MWVC to the memory cells required for the erase operation.
  • the applied voltage of 16 V has been achieved. Therefore, the maximum voltage applied to the M ⁇ S transistor of the row decoder circuit XDCR is 12 V, and the withstand voltage can be reduced from the conventional 16 V to 12 V.
  • the unselected word line voltage is applied to the selected memory cell by applying 9 V to the word line via the row decoder circuit XDCR and 4 V to the selected bit line according to the data of the sense latch circuit SL.
  • the power supply voltage is V c c. Therefore, select 19 V and power supply voltage V cc for the MOS transistor of the row decoder circuit XDCR.
  • V cc voltage of the MOS transistor of the row decoder circuit XDCR.
  • a withstand voltage of 1 2.3 V is required for the MO S transistor.
  • the MOS transistor constituting the apparatus of the present invention it is sufficient to secure a withstand voltage of up to 12.3 V by the above-mentioned erasing operation and writing operation, and a gate length of about 1 m can be used.
  • connection force of memory cells is a unit block in which multiple memory cells are connected in parallel, a common drain is connected to the bit line via a MOS transistor, and the source of that unit is connected to the source line via a MOS transistor.
  • Fig. 4 9 shows the layout of the metal wiring layer in which a plurality of unit blocks are arranged in the bit line direction to solve the third problem
  • Fig. 2 is a schematic diagram of the layout of the metal wiring layer of the memory mat. Is shown.
  • the common source line (Ml) in the memory mat of the memory cell array, is not arranged between the bit lines but is arranged in parallel with the word line.
  • the metal wiring layer of the common source wire (M l) is formed in the manufacturing process prior to the metal wiring layer used for the bit wire.
  • a common source line (M2 or higher) in the column direction (parallel to the bit line) is arranged in the same metal wiring layer as the bit line. ..
  • the width of the common source line should be about 100 times thicker than the width of the bit line.
  • the memory cell connection method of the present invention is at least a unit block configuration in which a plurality of memory cells are connected to a bit line via a MO S transistor, and the source for each unit block is a common source line (Ml). It is connected.
  • the semiconductor non-volatile storage device of the present invention is a row decoder circuit that divides the memory mat and selects a word line, that is, a sector, without breaking the sector unit, as shown in the functional block diagram of the semiconductor non-volatile storage device in FIG. XD CR, sense operation and write data — Equipped with a sense lattice circuit SNS that performs the evening rattling operation, and further rewriting operation power It has a built-in power supply circuit VS that generates pressure.
  • the size of the memory cell can be reduced by connecting the common memory cell rows of the memory cell array for each memory cell row of the unit block and not arranging the dummy memory cell row between the bit lines.
  • the wiring width of the common source line is made about 100 times thicker than the bit line width, the board bias added to the same ed line, that is, the memory cell connected to the sector, becomes constant, and the threshold value is set. Voltage variation is reduced. Therefore, the reading of information on a sector-by-sector basis is stable.
  • FIG. 1 is a flowchart of a write operation (an operation of lowering the memory cell threshold voltage), which is the first embodiment of the present invention.
  • FIG. 2 is a flow chart diagram of the writing operation according to the second embodiment of the present invention c .
  • FIG. 3 is a flow chart diagram of the writing operation according to the third embodiment of the present invention c
  • FIG. 4 Is a flow chart diagram of a writing operation according to a fourth embodiment of the present invention.
  • C FIG. 5 is a cross-sectional view showing a transistor of a semiconductor non-volatile memory cell.
  • FIGS. 6A and 6B are cross-sectional views showing an example of voltage application in an operation of selectively lowering the threshold voltage of the transistor of the semiconductor non-volatile memory cell.
  • Figures 7 A and 7 B are cross-sectional views showing an example of voltage application in the operation of selectively increasing the threshold voltage of the transistor of the semiconductor non-volatile memory cell.
  • FIG. 8 is a diagram showing the data of the flip flap in the sense ratchet circuit of the operation (writing operation) of selectively lowering the memory cell threshold voltage of the present invention.
  • FIG. 9 is a diagram showing flip-flop data in the sense ratchet circuit of the operation of selectively returning the value voltage to the memory cell in one operation of the present invention.
  • FIG. 10 is a diagram showing flip flip data when the operation of selectively returning the memory cell threshold voltage of the present invention is selectively returned based on the flip flip data in the sense latch circuit. ..
  • FIG. 11 is a diagram showing the data of the flip flap in the sense ratchet circuit of the operation of selectively lowering the memory cell threshold voltage of the present invention (writing operation).
  • FIG. 12 is a functional block diagram showing the semiconductor non-volatile storage device of the present invention.
  • Figure 1 3 shows the timing chart of the serial access method.
  • Figures 1 4 A and 1 4 B are the output state diagrams of memory cells.
  • Figure 15 is a random access timing chart.
  • Figure 16 is a memory cell output phase diagram.
  • Figure 17 is a circuit diagram showing a connection example (NO R) of the memory cells that make up the memory mat.
  • Figure 18 is a circuit diagram showing a connection example (DINOR) of the memory cells that make up the memory pine.
  • DINOR connection example
  • Figure 19 is a circuit diagram showing a connection example (AND) of the memory cells that make up the memory mat.
  • Figure 20 is a circuit diagram showing a connection example (HICR) of the memory cells that make up the memory cell.
  • HICR connection example
  • Fig. 21 is a block diagram in which the sense latch circuit of the present invention is an open bit line system for a memory pine.
  • Fig. 22 is a block diagram in which the sense latch circuit of the present invention is a folded bit line system with respect to the memory circuit.
  • FIG. 23 is a circuit diagram showing in detail the sense latch circuit of the present invention.
  • Figure 24 is a waveform diagram showing the operation timing during the conventional operation of selectively lowering the threshold voltage (writing operation).
  • FIG. 25 is a waveform diagram showing the operation timing during the operation of selectively returning the memory cell threshold voltage in one operation of the present invention.
  • FIG. 26 is a waveform diagram showing the operation timing of the operation of selectively returning the memory cell threshold voltage of the present invention at the time of the selective return operation based on the data of the flip flap in the sense latch circuit.
  • FIG. 27 is a waveform diagram showing the operation timing during the operation (writing operation) of selectively lowering the memory cell threshold voltage of the present invention.
  • FIG. 28 is a functional block diagram showing a computer system using the semiconductor non-volatile storage device of the present invention.
  • Figure 29 shows the conventional write operation (operation to lower the memory cell threshold voltage). It is a low chart diagram.
  • Figure 3 shows the write state when the conventional memory cell threshold voltage lowering operation (write operation) is performed.
  • Figures 3 1 A, 3 1 B, and 3 1 C are diagrams showing the writing state when the operation (writing operation) of lowering the threshold voltage of the memory cell of the present invention is performed.
  • FIG. 32 is a diagram showing a voltage applied to the terminals of the memory cell of the present invention.
  • FIG. 3 3 is a conceptual diagram of a memory pine of a semiconductor non-volatile storage device according to an embodiment of the present invention.
  • Figures 3 4 A and 3 4 B are cross-sectional views of a transistor showing an example of voltage application in the erasing operation of a conventional semiconductor non-volatile memory cell.
  • FIG. 35 is a cross-sectional view of a transistor showing a voltage application example of the selected memory cell in the erasing operation of one embodiment of the present invention.
  • FIG. 37 is a functional block diagram showing the semiconductor non-volatile storage device according to the embodiment of the present invention.
  • FIG. 38 is a circuit diagram showing in detail the sense latch circuit according to the embodiment of the present invention.
  • FIG. 39 is a circuit diagram showing in detail a memorandum composed of AND type memory cells in one embodiment of the present invention.
  • FIG. 40 is a functional block diagram for generating a voltage supplied to the memory pine by the erasing operation according to the embodiment of the present invention.
  • FIG. 41 is a circuit diagram of a memory well voltage switching circuit according to an embodiment of the present invention.
  • FIG. 4 2 is a circuit diagram of a row decoder circuit that selects a word line according to an embodiment of the present invention.
  • Figure 4 3 is a waveform diagram showing the timing of the erasing operation of the conventional example.
  • FIG. 44 is a waveform diagram showing the timing of the first erasing operation according to the embodiment of the present invention.
  • FIG. 45 is a waveform diagram showing the timing of the second erasing operation according to the embodiment of the present invention.
  • FIG. 46 is a waveform diagram showing the timing of the third erasing operation according to the embodiment of the present invention.
  • FIG. 47 is a waveform diagram showing the timing of the fourth erasing operation according to the embodiment of the present invention.
  • FIG. 48 is a diagram showing the layout of the metal wiring layer of the memory cell array mat portion of the present invention.
  • FIG. 49 is a diagram showing a layout of the metal wiring layer of the memory cell array mat portion of the present invention.
  • FIG. 50 is a diagram showing an outline of the layout of the conventional memory cell array section.
  • FIG. 51 is a diagram showing an outline of the layout of the memory cell array portion of the present invention.
  • Figure 52 is a circuit diagram showing a connection example of N AND type memory cells.
  • Figure 53 shows the equivalent circuit diagram of a conventional memory cell array.
  • FIG. 54 shows an equivalent circuit diagram of the memory cell array of the present invention.
  • Figure 55 shows the ratio of the area of the source line to the number of bit lines between the source lines.
  • Figure 56 shows the dependence of the threshold voltage on the bit line position of the memory cell.
  • FIG. 57 is a functional block diagram showing the semiconductor non-volatile storage device of this embodiment.
  • FIG. 58 is a circuit diagram showing in detail the sense latch circuit of this embodiment.
  • FIG. 59 is a waveform diagram showing the timing of the read operation of this embodiment.
  • Figure 60 is a block diagram showing an example of application to a PC card.
  • the semiconductor non-volatile storage device of this embodiment is, for example, an EE PR OM composed of a plurality of memory mats composed of transistors whose values and voltages can be electrically rewritten.
  • the control signal buffer circuit CSB is not particularly limited, but for example, chip enable signals and output rice supplied to external terminals ZCE, / OE, / WE, SC, etc. Bull signal, A write enable signal, serial clock signal, etc. are input, and a timing signal of an internal control signal is generated according to these signals.
  • the mode control circuit MC has a ready / busy signal force from the external terminal (/ B). Has been entered.
  • "/" such as CE, / OE, ZWE represents a complementary signal.
  • the power supply voltage Vc is not particularly limited.
  • read word line voltage V rw When c is input, read word line voltage V rw, write word line voltage Vww, write verify word line voltage Vwv, erase word line voltage V ew, erase verify line voltage V e V, read bit line Voltage V rb, Read reference bit line voltage Vr r, Write drain terminal voltage Vwd, Write transfer voltage Vw t, Low threshold verify word line voltage V lv, Select return word line voltage V pw, Select return non-selection channel ⁇ Drain voltage VP c, selective return transfer voltage Vpt, high threshold validated line voltage Vhv, reselective write word line voltage V sw, reselective write drain terminal voltage Vs d, reselective write transfer voltage V st etc. are being generated.
  • each of the above voltages may be supplied from the outside.
  • Each voltage generated here is read word line voltage V rw, write word line voltage Vww, write verify word line voltage Vwv, erase word line voltage Vew, erase verify line voltage V ev, write transfer.
  • Voltage Vw t Low threshold validated line voltage V 1 v, Selective return word line voltage Vpw, Selective return transfer voltage Vp t, High threshold verify voltage Vh v, Reselective write ⁇ Line voltage V sw, Reselective write transfer voltage V s 1 line address decoder XDCR, read bit line voltage Vrb, read reference bit line voltage Vr r, write drain terminal voltage Vwd, Selective return non-selective channel ⁇ Drain voltage Vp c, Reselective write drain terminal voltage V sd, Write transfer voltage Vwt, Selective return voltage target voltage Vp t, Reselective write transfer voltage Vs t are sense latch circuits SL Is entered in each.
  • the power supply voltage may be shared.
  • erase word line voltage V ew and select return word line voltage V p w write word line voltage V ww and reselect.
  • Selective write voltage V sw, write drain terminal voltage V wd and reselective write drain terminal voltage V s d, write transfer voltage V wt and reselective write transfer voltage V s t can be shared voltages.
  • the row supplied from the external terminal, the row receiving the column address signal AX and AY, the complementary address signal formed through the column address buffer XADB and YADB are the row, and the column address decoder XDCR. , Supplied to YDCR.
  • the above row and column address buffers XADB and YADB are activated by the chip enable selection signal ZCE inside the device and capture the address signals AX and AY from the external terminals. It forms a complementary adapter signal consisting of an internal adapter signal that is in phase with the adapter signal supplied from the outer endpoint and an adapter signal that is out of phase.
  • the row address decoder XDCR forms the selection signal of the edge line W of the memory cells according to the complementary address signal of the row address buffer XADB, and the column address recorder YDCR becomes the complementary address signal of the column address buffer YADB. Therefore, the selection signal of the bit line B of the memory cell group is formed. As a result, in the memory mat Memory Mat, arbitrary word line W and bit line B are specified and a desired memory cell is selected.
  • the memory cell selection is 8 bits or 16 bits, and the memory cell is 8 by the row address decoder XDCR and the column address decoder YDCR to write and read.
  • One or sixteen are selected. Assuming that there are m memory cells in the yard line direction (row direction) and n memory cells in the bit line direction (column direction), there are mx n memory cell group memory cells. It consists of 8 or 16 pieces.
  • the serial access method for the memory cell and the random access method are used.
  • the case of use will be described with reference to FIGS. 13 to 16.
  • a particularly large effect can be expected by providing a sense latch circuit that latches temporary data at the time of output and adopting a serial access method.
  • the timing chart is as shown in Fig. 13 and the data is output as shown in Fig. 14 A and 14 B, which outline a part of the memory matrix.
  • the chip enable signal ZCE, the output enable signal ZOE, and the light enable signal / WE are activated and the address signal Address is input after the data input command Din is input, it synchronizes with the serial clock signal SC. Then, the input signal is sequentially incremented or decremented, and for example, 5 1 2 bit data data from 0 bit to 5 1 1 bit is output sequentially.
  • one word line WL i is specified as shown in Fig. 14 A, and then the data line DL j is specified in order.
  • the memory cells connected to the line BL j are sequentially selected and data is taken into the sense latch circuit. Then, the data captured in this sense latch circuit is sequentially output through the main amplifier as shown in Fig. 14B.
  • the time twsc from the input of the address signal Address to the output of the first data can be 1 is, and the time tscc at which one data is output can be 5 Ons, which enables fast reading of data. It will be possible.
  • the timing chart is as shown in Fig. 15, and the data is output as shown in Fig. 16 which shows a partial outline of the memory matrix. That is, when the first address signal Address is input, one word line WL i and one bit line BL j are specified in the memory matrix Memory Matrix, and this one line WL i and one bit line BL j are specified. The memory cell connected to j is selected. Then, the data of the selected memory cell is output through the sense amplifier. Similarly, for the next address signal Address, the memory cell selected by the ed line WL i and the bit line BL j can be output after a time tacc from the input of this address signal Address. can.
  • the above memory cell is not particularly limited, but has a configuration similar to that of an EPROM memory cell, for example, a known memory cell having a control gate and a floating gate, or a control gate and a floating gate, and a selection gate. It is a known memory cell having.
  • the structure of a memory cell having a control gate and a floating gate Will be explained with reference to Fig. 5.
  • this non-volatile memory cell is, for example, a flash memory memory cell published in 1987 at the International Electron Devices Meeting Tech. Dig. Pp. 5 6 0 --56 3. It has the same structure as a transistor.
  • This memory cell is not particularly limited, but is formed on a semiconductor substrate made of, for example, single crystal P-type silicon.
  • this non-volatile memory cell has a control gate electrode 1, a drain electrode 2, a source electrode 3, a floating gate 4, an eyebrow insulation film 5, a tunnel insulation film 6, a P-type substrate 7, and a drain'source.
  • Two flash-erasable EE P ROM cells are configured.
  • connection examples have been proposed for a group of memory cells that connect multiple of these memory cells, and are not particularly limited.
  • NOR type and DI as shown in Fig. 17 to Fig. 20.
  • NOR type, AND type, HI CR type, etc. which will be explained in order below.
  • Figure 17 shows an example in which memory cells are connected by NOR type.
  • Word lines W 1,..., Wm and bit lines B 1,..., Bn, and Source Line are connected to the MO S transistor of the memory cell. Are connected, and rewriting (writing, erasing) operation or reading operation is performed through these. That is, the word lines W1 and Wm are connected to the gate of the MOS transistor, the bit lines B1,..., and Bn are connected to the drain of the MOS transistor, and the source line is connected to the source of the MOS transistor.
  • Figure 18 shows an example of connecting memory cells using the DI NOR type. Select Gate and Sub Bit Line are added, and the source of the MOS transistor of Select Gate is connected to bit lines B 1,..., Bn, and this MO The drain of the S transistor is connected to the drain of the MOS transistor of each memory cell through the Sub Bit Line.
  • Figure 19 shows an example of AND type connection, which has Select Gate 1 and Select Gate 2, and also Sub Source Line, and is a MOS transistor of Select Gate 1.
  • the bus is connected to the bit lines Bl,..., Bn, and the drain of this MOS transistor is connected to the drain of the MOS transistor of each memory cell through the Sub Bit Line.
  • the source of the MOS transistor of Select Gate 2 is connected to the Source Line, and the drain of this MOS transistor is connected to the source of the MO S transistor of each memory cell through the Sub Source Line.
  • Figure 20 shows an example of HI CR type memory cell connection.
  • the source of the MOS transistor of Select Gate 1 is connected to the bit lines B 1, ..., Bn, and the drain of this MOS transistor is connected through the Sub Bit Line. It is connected to the drain of the MOS transistor of the memory cell.
  • the source of the MOS transistor of Select Gate 2 is connected to the Source Line, and the drain of this MOS transistor is connected to the source of the MOS transistor of each memory cell through the Sub Source Line.
  • Figures 6A and 6B show the operation of selectively lowering the threshold voltage of the memory cell.
  • Fig. 6 A and Fig. 6 B are memory cells in which each control device is connected to a common ed wire, and the terminal applied voltage in Fig. 6 A is when the threshold voltage of the memory cell is lowered.
  • the terminal applied voltage in Fig. 6B is shown, and the terminal applied voltage in Fig. 6B shows the terminal applied voltage when holding the threshold voltage of the memory cell.
  • a negative voltage of, for example, about 10 V is applied to the word line to which the control game of Fig. 6 A and Fig. 6 B is connected in common, and for example, 5 is selectively applied to the drain terminal of the memory cell of Fig. 6 A.
  • the voltage of the non-selected word line is a positive voltage to prevent the discharge (electron discharge) due to the drain voltage. It has been applied. Therefore, in the rewriting operation, the source electrode is opened to prevent the constant current from flowing.
  • Figures 7 A and 7 B show the operation of selectively increasing the threshold voltage of the memory cell.
  • Fig. 7 A and Fig. 7 B are memory cells in which each control gate is connected to a common word line, and the terminal applied voltage in Fig. 7 A is the terminal for raising the threshold voltage of the memory cell. The applied voltage is shown, and the terminal applied voltage in Fig. 7B shows the terminal applied voltage when holding the threshold voltage of the memory cell.
  • a high voltage of, for example, about 16 V is applied to the word line to which the control devices of Fig. 7 A and Fig. 7 B are connected in common, and for example, 0 V is selectively applied to the drain terminal of the memory cell of Fig. 7 A.
  • control gate that is, the word line voltage
  • drain voltage that is, the channel voltage
  • the threshold voltage of the memory cell is selectively rewritten by selectively controlling the voltage value applied to the drain terminal of the memory cell. Be done.
  • To selectively control the voltage value applied to the drain terminal of the memory cell connect a sense latch circuit having a flip-edge opening for each bit wire to which the drain terminal of the memory cell is connected, as described later.
  • the sense latch circuit may have data related to the voltage information of the drain terminal.
  • FIGS. 21 and 22 The outline of the connection between the memory mat Memory Mat of this embodiment and the sense latch circuit SL will be described with reference to FIGS. 21 and 22.
  • one sense latch circuit SL is provided for each bit line B 1 to B n.
  • the sense latch circuits SL 1 to SL n are used as memory mats.
  • Memory Mat a, b bit lines B a 1 to B an, B b 1 to B b n are arranged by the open bit line method, and bit lines B 1 to B n as shown in Fig. 22 It is arranged by the folded bit wire method provided by the two sense latch circuits SL on the two lines.
  • Figure 2 3 shows the circuit diagram of the sense latch circuit SL when the connection between the memory mat Memory Mat and the sense latch circuit SL is arranged by the open bit wire method shown in Fig. 21.
  • the sense latch circuit SL including the flip-flop is connected to the bit lines Ban and Bbn, and the bit lines Ban and Ban, Bbn-1 are connected. It has the same (equivalent) connection configuration for Bbn. Furthermore, the sense latch circuit SL divides the control signal for the even Z odd number of the bit line, and has the same (equivalent) connection configuration for the bit line Ban-1 and B bn. .. This is to prevent the influence of the parasitic line capacitance of the bit line on the sense operation. For example, during the sense operation of the memory cell connected to the even bit line side (hereinafter referred to as the even side). Reads the memory cell on the even side with the potential on the odd bit line side (hereinafter referred to as the odd side) as V ss and the capacitance between parasitic lines at a constant value.
  • the bit line B a 1 of the memory transistor Memory Mat a is input to the gate signal BD eu that displays the potential of the bit line to the ground voltage V s s.
  • the MOS transistor M 2 that inputs the get signal RC eu that precharges the potential of the bit line, and the MOS transistor M 4 that uses the flip flop information as the gate input signal.
  • the MOS transistor M3 whose gate is the voltage signal PC eu is connected.
  • the connection between M 3 and M 4 is not limited, and the power supply voltage V cc side may be M 3 and the bit line side may be M 4.
  • a MOS transistor M5 that inputs the game signal TRe u is connected between the bit wire B a 1 and the flip-flip side wiring B a 1 f.
  • the flip-flop side wiring B a 1 f has a MOS transistor M 6 that inputs the gate signal RS L eu that displays the potential of the flip-flop to the ground voltage V ss, and a column gate according to the column address. It is connected to a MOS transistor M7 that receives a voltage signal Y add and outputs flip-flop information as data, and a MOS transistor M8 that uses a get input signal as flip-flop information.
  • the drain of the MOS transistor M 8 is a shared signal AL eu, the source is a ground voltage V ss, and a multi-stage input NOR circuit connection is established. That is, all connected flip flocs It is a MO S transistor that determines that the information of the device is the ground voltage V s s.
  • the basic configuration of the semiconductor non-volatile storage device of this embodiment has been described above.
  • the operation of lowering the threshold voltage (writing operation) which is a feature of this embodiment, is the operation of FIGS. 1 to 4. It will be described by a sequence.
  • Figure 1 shows the operation sequence of the first embodiment of this embodiment.
  • the B sequence that is, the memory cell data is read, and the memory cell is overwritten by a predetermined level or higher (hereinafter, low).
  • a low-threshold verification operation is performed to check if there is a memory cell with a threshold value, and an operation to selectively return the threshold voltage of a memory cell with a low threshold voltage (selective return operation) has been added.
  • FIG. 3 1 A details the B sequence.
  • the edge line potential during low threshold verification operation should be set to a voltage that does not cause the threshold voltage of the memory cell to become a negative value, for example, the ground voltage V s s. If you select an edge wire connected to a low-threshold memory cell whose threshold voltage is V s s or less, current will flow, so you can check the existence of the low-threshold memory cell. If a low-threshold memory cell exists, set the unit return time and the threshold voltage of the low-threshold memory cell due to the full-channel Fowler-Nordhe im tunnel phenomenon shown in Fig. 7. Is selectively returned to the threshold value of V ss or higher in one operation.
  • Figure 2 shows the operation sequence of the second embodiment of this embodiment.
  • the selection / return operation is performed by one operation
  • the low-threshold verification operation and the selection / return operation are performed in a plurality of times. Perform after the sequence.
  • a memory cell whose threshold voltage has returned while repeating the C sequence that is, a memory cell that is no longer at a low threshold, is excluded from the operation target of the C sequence, and an unnecessary reselection operation is performed. It is set so that it will not be damaged.
  • the edge line voltage at the time of low threshold verification performed first in the C sequence and the edge line voltage at the time of low threshold verification repeated after the second time do not have to match.
  • the word line voltage is set to the ground voltage VSS, the depressing memory cell is determined as in the B sequence described above, the unit return time is set, and the threshold voltage of the low threshold memory cell is set to once.
  • the threshold voltage of the memory cell may be returned to 0.5 V or higher.
  • Figure 3 shows the operation sequence of the third embodiment of this embodiment.
  • the third embodiment after performing the low-threshold verification operation and the reselection operation, it is confirmed whether or not there is a memory cell whose write has not reached a predetermined level (hereinafter referred to as a high-threshold memory cell).
  • Performs a high-threshold verification operation and if there is a high-threshold memory cell, performs a selective write operation of the threshold voltage (hereinafter referred to as reselective write) for that memory cell. Since the threshold voltage is lowered between the reselective write operation and the reselective write operation, the redata input verification operation is required. This is to distinguish between those that maintain the threshold voltage and those that have a slight fluctuation in the threshold voltage.
  • the read data is latched on the flip-flop by applying a voltage of about 2 V, for example, to the edge line voltage of the re-data input verification.
  • a voltage of about 2 V for example, to the edge line voltage of the re-data input verification.
  • the memory cell to be reselectively written is determined according to the written data and the result of the high threshold verification operation. For example, apply a voltage of about 1.5 V to the line voltage during high threshold verification operation to reduce the threshold voltage of the cell to be written to 1.5 V or less.
  • the reselective write operation can be realized by the same sequence as the write operation.
  • the threshold voltage level in the write state can be kept between the threshold voltage 0.5 V at the low threshold level and the threshold voltage 1.5 V at the high threshold level. can.
  • Figure 4 shows the operation sequence of the fourth embodiment of this embodiment.
  • the operation sequence of the fourth embodiment is a C sequence and a D sequence, that is, an operation sequence in which the selection return operation and the reselection writing operation are repeated a predetermined number of times.
  • FIG. 8 shows the data of the flip waveform in the sense ratchet circuit SL when performing the A, B, and CD sequences shown in FIGS. 1 to 4 of this embodiment, respectively.
  • the timing waveform diagram of the internal signal in the sense latch circuit SL of Fig. 2 3 when performing the A, B, C, D sequence is shown in Fig. 24, Fig. 25, Fig. 26, and Fig. 27. ..
  • the flip flop data "1" is defined as the state where the threshold voltage of the memory cell is low (write state), and the flip flop data is, for example, the external power supply voltage V cc, which is internal during rewriting operation.
  • the timing waveform diagrams in Figures 2 4 to 27 are waveform diagrams in which the memory cell group (sector) on the Memory Mat a side is selected (on the target Memory Mat Memory Mat side), and the solid line waveforms are shown in Figure 2 3
  • the waveform of the control signal with the subscript u in, and the waveform of the broken line is the waveform diagram of the control signal with the subscript d in Fig. 19
  • the writing operation sequence (A sequence) is shown in Fig. 8. explain.
  • a memory that sets the flip-flop in the sense latch circuit connected to the memory cell that holds the high threshold state (erased state) via a bit wire to "0" and rewrites it to the low threshold state (write).
  • Figure 24 shows the timing waveform diagram of the internal signal in the sense latch circuit SL during the write operation sequence (A sequence).
  • the write data input up to t 1 is the flip flop connected to the bit lines B 1,..., Bn corresponding to the memory cell for which the threshold voltage of the memory cell is to be selectively lowered. Let the data be at a high level and the data for which you do not want to lower the threshold voltage be the ground voltage V ss.
  • the flip flip data is selectively transmitted to the bit lines B 1,..., Bn.
  • TR eu and TRo u are selected between t 2 and t 4 to supply the write drain voltage.
  • the potentials of TRe u, TRo u and SG 1 aZb are set to 6 V in order to transfer the drain voltage of 5 V ( ⁇ 3?
  • TR eu, TRo u and SG 1 a Zb take into account the threshold voltage of M ⁇ S transit of Select Gate 1 on the drain side of the gate signal SG 1 a / b. Set the voltage level. Select SG 1 a Zb after lowering the potential of the selection edge voltage W a (t 2) (t 3) The delay time of the word line is larger than that of Select Gate 1 on the drain side. Because. The net write time is between t 3 and t 4, and by setting the word line to a negative voltage of 10 V and selectively setting the bit line voltage to 5 V, the desired memory cell floats.
  • the PC eu is used to selectively switch the bit line based on the flip-flop data and to supply the reference potential to the bit line of the non-selective memory mat.
  • RC ed are selected.
  • the precharge potential is 1.0V
  • the PC eu potential is 2.0V
  • R 6 The potential of 3 is 1.5 V.
  • the internal power supply voltages VS P e / o and VSN eZo are activated to retain the flip flip data. From t 5 to t 10 0, the selected volt potential is 1.5 V of the verify voltage.
  • the discharge time of the memory cell during even-side verification is from the selection of the gate signal SG 2 a of the source side Select Gate 2 of t 6 to the inactivity of the gate signal SG I a of the drain side Select Gate 1 of t 7.
  • the flip-flop on the even side is reset by the activity of the RS Leu / d signal.
  • the verify eye operation on the odd side is performed between t 9 and t 10 in the same manner as the verification on the even side.
  • the end of all bits of the memory cell threshold voltage is judged between T l 1 and t 1 3.
  • the data on the flop is the ground voltage V s s, and this V s s is determined.
  • After activating AL eu and AL ou (between t 1 1 and t 1 2), verify the potential, and if the ground voltage Vs s, repeat to t 1 to continue the writing operation. If ALe u and AL 0 u are at High level, the write operation is terminated.
  • Figure 9 shows the flip-flop data in the sense latch circuit during the B sequence.
  • Conventional write operation (A sequence) After completion, perform the above-mentioned low-threshold verification operation for all memory cells connected to the line to be written.
  • the word line voltage during low threshold verification operation is, for example, the contact voltage V s s, and pre-charging is performed for all bits.
  • bit (depression bit) where the threshold voltage is lower than the verify line voltage, the cell current flows and the flip-flop data becomes "0".
  • the precharge voltage is maintained and becomes "1".
  • the data of the flap flop is judged, and if all the data is "1", the operation is terminated, and even 1 bit is "0", that is, it is higher than the word line voltage at the time of low threshold verification. If the value voltage is low and a bit (depression bit) is present, the selection return operation is performed.
  • the potential of the word line to be written is set to a high voltage such as 16V
  • the channel of the memory cell selected by the flip-flop data is set to the ground voltage V ss
  • the channel of the non-selected memory cell is the drain voltage Vp.
  • c for example 8 V, performs the selection / return operation.
  • Figure 25 shows the timing waveform of the internal signal in the sense latch circuit SL during the B sequence. Whether or not to perform the low threshold value verification operation on the even side between t 1 force and t 3 and the odd side between t 3 and t 4 and the selection return operation between t 4 and t 5. Is judged, and the selection return operation is performed between t 6 and t 9.
  • RC eu has a potential of 2.0 ⁇ ⁇ ⁇ ⁇ ⁇ 601 and the potential of 601 is set to 1.5 V.
  • the selection return operation first, PC eu and PC ou are activated between t 5 and t 6 to transmit the flip flop data to the bit line. After that, the same as the write operation By activating the signal line in this way, the selection return operation can be executed.
  • the word line voltage Vpw during selective return operation applies a high voltage of, for example, 16 V
  • the flip-flop power supply voltage VSP e Z 0 is the non-selective channel / drain voltage V pc during selective return operation, for example.
  • the voltage is 8 V
  • the potentials of the MOS transition gate signals TR u / d, TRO uZd, and SG 1 uZ d that transfer the drain voltage are the transfer voltage Vpt at the time of selection return, for example, 9 V.
  • Figure 10 shows the data of the flip-flop in the sense latch circuit during the C sequence.
  • the low threshold voltage of the memory cell connected to the wire to be written is verified in the same manner as in Fig. 9, and the threshold voltage is low. If (depression bit) exists, the selection / reselection operation is performed. After that, the low threshold voltage verification operation is performed again at the voltage at which the threshold voltage is desired to be returned. For example, if the low threshold voltage line voltage is 0.5 V, the threshold voltage of the memory cell can be 0.5 V or higher. The case where the voltage of the selected word line is 0.5V is described in the low threshold verification performed again. First, precharge all selections on the bit line side.
  • the flip-flop data holds "0".
  • the cell current does not flow and becomes a Pass, and the potential of the bit line keeps the precharged voltage and is rewritten to "1" in the flip flop data.
  • the flip-flop data after verification is used as the data for reselection return, and the selection return and low threshold verification operation are repeated. The operation ends when all the days of the flip-off mouth-up become "1". This batch judgment is automatically performed in the chip.
  • Figure 26 shows the timing waveform of the internal signal in the sense latch circuit SL during the C sequence.
  • the voltage of RC eu is 2.0 V, RC to supply the precharge potential to all selected bit lines and the reference potential to the bit lines of the non-selected side memorial pine.
  • the voltage of ed is 1.5 V.
  • the discharge time of the memory cell at the time of verifying even side is from the selection of the gate signal SG 2 a of the source side Select Gate 2 of t 3 to the non-gate signal SG 1 a of the drain side Select Gate 1 of t 4. Up to activity.
  • the verification operation on the odd side is performed between t 8 and t 9 in the same manner as the verification on the even side. After that, it is judged whether or not the threshold voltage of the memory cell returns to the predetermined voltage or more during t 9 force and t 10 0. If the threshold and value voltage of all memory cells are returned, the flip-flop data will be the potential (High level) of the power supply voltage VS PeZo, so the memory cell threshold value will be based on the flip-flop data. The voltage can be judged. Verification of flip-flop data is performed by activating AL e d and AL o d on the non-selected side.
  • the selection return operation from t 10 is performed, and as a result, the operation ends when the flip flop data reaches the high level.
  • the selection return operation is performed in the same manner as in Fig. 21. After t 1 1 when the selection return operation is completed, the process returns to t 2 and the operation sequence is continued.
  • Figure 1 1 shows the flip-flop data in the D sequence. Apply a voltage of about 2 V to the edge wire voltage of the re-data input verifi, for example, to rattle the write data to the flip-flop, and set the edge line voltage at the time of high threshold verifi to about 1.5 V, for example. Apply voltage to the threshold of the memory cell to be written Set the voltage to 1.5 V or less.
  • the flip-flop data for the reselective write operation is similar to the flip-cap data for the write described in Figure 8.
  • Figure 2.7 shows the timing waveform of the internal signal in the sense ratchet circuit SL during the D sequence. The timing waveform diagram for operating the circuit SL is shown.
  • Figure 32 shows the voltage applied to the memory cell terminals during execution of the A, B, C, and D sequences, as well as during read, erase, and erase verification.
  • the semiconductor non-volatile storage device of this embodiment has been described when it is applied to a flash memory (EEPROM), but the present invention is not limited to the above embodiment, and electricity such as EEPROM and EPROM. It is also widely applicable to other non-volatile storage devices that can be rewritten.
  • EEPROM flash memory
  • the semiconductor non-volatile storage device of this embodiment not only when it is used as a flash memory in a storage device unit, but also for storage of various systems such as a computer system, a digital still camera system, and an automobile system. It is widely used as a device, and as an example, a computer system will be described with reference to Fig. 24.
  • this computer system is a memory control unit that accesses a central processing unit CPU as an information device, an IZO bus built in the information processing system, a Bus Unit, and high-speed memory such as main memory and extended memory.
  • Computer Control Unit DR AM as main memory, ROM containing basic control programs, keyboard controller KBDC with a keyboard connected to the tip, etc.
  • the Display Adapter as a display adapter is I-No 0. It is connected to the bus, and the display is strongly connected to the tip of the Display Adapter.
  • the above I / O bus has a parallel port Parallel Port IF, a serial port Serial Port I / F such as a mouse, a floppy disk drive FDD, and a buffer controller HDD Buffer that converts to an HDD I / F from the above I / O bus. Be connected. In addition, it is connected to the bus from the above-mentioned memory control unit Me operation control unit, and is connected to the extended RAM and the DRAM as the main storage memory.
  • the central processing unit C PU When the power is turned on and the operation is started, the central processing unit C PU first accesses the ROM through the IZO bus to perform initial diagnosis and initial setting. Then, the system program is loaded from the auxiliary storage device into the DRAM as the main storage memory. In addition, the CPU of the central processing unit described above operates as if accessing the HDD to the HDD controller through the above 1 bus.
  • the processing proceeds according to the processing request of the user.
  • the user proceeds with the work while inputting / outputting the processing by the keyboard controller KBDC on the above I-No. 0 bus and the display adapter Display Adapter. Then, if necessary, use the input / output device connected to the parallel port Parallel Port 1 F and the serial port Serial Port I ZF.
  • the extended RAM supplements the main memory.
  • the user wants to read / write a file, the user requests access to the auxiliary storage device assuming that the HDD is the auxiliary storage device. Then, the flash file system configured by the flash memory of the present invention receives the flash file system and accesses the file data.
  • the semiconductor non-volatile storage device such as the flash memory of the embodiment can be widely applied as a flash file system of a computer system or the like.
  • FIG. 33 is a schematic diagram of a memory pine showing the concept of an embodiment of the present invention
  • FIGS. 34 A, 3 4 B is a cross-sectional view showing a transistor of a semiconductor non-volatile memory cell, which is a conventional example, and a diagram showing a voltage application example in an erasing operation.
  • FIG. 37 is a functional block diagram which shows the semiconductor non-volatile storage device of this invention
  • FIG. 38 is a sense latch circuit of this invention.
  • the circuit diagram shown, Fig. 39 is a circuit diagram showing the memory mat of the present invention
  • FIG 40 is a functional block diagram for generating the voltage supplied to the memory mat
  • Fig. 4 1 and Fig. 42 are memory well voltage switching circuits.
  • FIGS. 4 3 to 4 7 are waveform diagrams showing the timing of the erasing operation
  • Fig. 48 is a functional block diagram showing the computer system using the semi-conductor non-volatile storage device of this embodiment. be.
  • the semiconductor non-volatile storage device of this embodiment is, for example, a flash memory composed of a plurality of memory mats composed of transistors capable of electrically rewriting the value voltage, and is used for switching between the memory mat and the memory mat well voltage.
  • Circuit MWV C row address buffer circuit XADB, row address decoder circuit XDCR, sense amplifier and data latch shared sense transistor circuit SL and column gateway circuit YG, column address buffer circuit YADB, column address data circuit YDCR, input It consists of a buffer circuit DIB, an output buffer circuit DOB, a multiplexer circuit MP, a mode control circuit MC, a control signal buffer circuit CSB, and a built-in power supply circuit VS.
  • one sense latch circuit SL is provided for each bit line B 1 force and B n.
  • Fig. 38 and Fig. 39 are shown.
  • the sense latch circuits SL 1 to SL n are arranged in the open bit line system with respect to the bit lines B u 1 to B un and B u 1 to B un of the memory mat u and d.
  • the control signal buffer circuit CSB is not particularly limited, but for example, chipnable signals supplied to external terminals / CE, ZOE, / WE, SC, etc. , Output enable signal, write enable signal, serial clock signal, etc. are input, and these The timing signal of the internal control signal is generated according to the signal, and the ready / busy signal is input from the external terminal RZ (/ B) to the mode control circuit MC.
  • "/" such as / CE, / OE, / WE represents a complementary signal.
  • the power supply voltage Vcc and the ground voltage Vs s are input from the outside, and the word line voltage during erasing (raising the threshold voltage) operation.
  • Vh its verification word line voltage Vhv
  • Vmw memory well voltage
  • the read bit line voltage Vrb, the read reference bit line voltage Vr r, the drain terminal voltage VI d during write operation, and its transfer gate voltage V 1 t are generated.
  • the voltage name subscript is the same as the supplied memory mat subscript uZd.
  • each of the above voltages may be supplied from the outside.
  • Each voltage generated here is the voltage Vh, Vh v, V VIV and the transfer voltage V 1 t to the row address decoder circuit XDCR, and the voltage V rb, V rr, VI d and
  • the transfer voltage V 1 t is input to the sense ratchet circuit S
  • the memory voltage Vmw is input to the memory circuit voltage switching circuit MWVC, the array decoder XDCR circuit, and the sense ratchet circuit SL, respectively.
  • the rows supplied from the external terminals, the rows receiving the column address signals AX and AY, and the complementary address signals formed through the column address buffer circuits XADB and YADB are the rows and columns.
  • the above row, column address buffer circuit XADB, YADB is activated by the chip enable selection signal / CE inside the device, and takes in the address signals AX and AY from the external terminal. Only, a complementary address signal consisting of an internal address signal having the same phase as the address signal supplied from the external terminal and an address signal having the opposite phase is formed.
  • the row address decoder circuit XDCR forms a selection signal of the edge line W of the memory cell group according to the competing address signal of the row address buffer XADB, and the column address device is used.
  • the coder circuit YDCR forms the selection signal of the bit line B of the memory cell group according to the complementary address signal of the column address buffer circuit YADB.
  • memory cell selection is performed by the row address decoder circuit XDCR and the column address decoder circuit YDCR to write and read in 8-bit or 16-bit units. Eight or sixteen memory cells are selected. Assuming that there are m memory cells in the word line direction (row direction) and n memory cells in the bit line direction (column direction) in one data block, there are 8 or 16 memory cells in the mxn memory cell group. It is composed of pieces and so on.
  • the above memory cell is not particularly limited, but has a configuration similar to that of the EPR OM memory cell, for example, a known memory cell having a control gate and a floating gate, or a control gate and a floating gate, and a selection gate. It is a known memory cell having and.
  • To i 1 2 8 memory cells are connected via a selective MOS transistor with the gate signal S i D as input.
  • the common source line is connected to the sub source line for each unit block via a selective MO S transistor that takes the game signal S i S as an input.
  • Figures 35 and 36 A, 36 B, and 36 C show cross-sectional views of memory cells showing an example of voltage application of selected and non-selected memory cells, which is the erasing operation of the present invention.
  • the memory cells in Figures 35 and 36 A, 36 B, and 36 C are formed in the wel DP wel l in the device separation layer ni so region to separate from the storage device substrate p—sub.
  • the voltage of the board p—sub is the same ground voltage V ss as before, and there is no particular limitation, but the voltage of the element separation layer ni so is higher than the source and drain terminal voltages, for example, the power supply voltage V cc and Supply the ground voltage V s s. The present invention Then, let the voltage of the element separation layer niso be the power supply voltage V c c.
  • the voltage of the erase operation of the selected memory cell in Fig. 35 is 12 V applied to the control gate, and a negative voltage ⁇ 4 V is applied to the wall D P well and the source terminal. A voltage difference occurs between the floating gate and the channel, and electrons in the channel are injected into the floating gate by the Fowler-Nordheim tunnel phenomenon.
  • the drain electrode of the memory cell is set to open to prevent steady current from flowing through the memory cell.
  • the erase operation can be performed in the same time (about lm seconds) as the conventional erase time.
  • the threshold voltage of the memory cell at the time of erasing can be set to be equal to or higher than the upper limit voltage Vc cma X of the power supply voltage Vcc, which is the selected word line voltage at the time of reading.
  • the erasing is performed by repeatedly applying the erasing pulse divided into several times, and the operation of verifying the threshold voltage of the memory cell is performed after each erasing (verification).
  • the erase verify wordline voltage is set to about 4.2 V.
  • Figures 36 A, 36 B, and 36 C show the voltage application method to non-selected memory cells.
  • 0V is used for the control gate
  • -4V is used for the fuel DP well and the source terminal
  • the drain terminal is open.
  • Non-selected memory cells are disturbed by a channel voltage of 14 V.
  • the applied voltage of this disturb is the same as the voltage applied by reversing the ⁇ -d line disturb at the time of reading.
  • the selected voltage at read time is V cc at the power supply voltage
  • its maximum voltage V c cma X is 3.6 V
  • the general guaranteed voltage is 3.9 V
  • the guaranteed time is 10 years (10 years). 3 X 1 0 8 seconds).
  • the memory mat configuration is an open bit line system for the sensor latch circuit SL as shown in Fig. 8, the memory mat is divided into two.
  • the number of parallel bits j which is a unit sector, is used.
  • the Riseru receives erase disturb of the word line voltage corresponding 4 V 8 X 1 0 7 seconds. Therefore, the voltage value of the erasure disturb life is about the same as the guaranteed voltage value of the power supply voltage V cc, and the maximum guaranteed time is within the read hold SE time.
  • the control gate is 0 V
  • the fuel DP wel l is -4 V
  • the source terminal is open
  • the drain terminal is 0 V
  • the control gate voltage and channel voltage are 0 V at the same potential.
  • the control gate and memory DP wel l are set to 0 V
  • the drain terminal and source terminal are set to 0 V or open
  • the control gate voltage and channel voltage are 0 V at the same potential as in Fig. 36 B. V, which completely prevents the injection of electrons into the floating gates of non-selected memory cells.
  • the maximum guaranteed erase time is 6.3 X 1 0. It can be reduced to s seconds.
  • Figure 33 shows a conceptual diagram of the memory mat of the present invention.
  • the sectors that make up the memory mat of the semiconductor non-volatile storage device are the sector in which the erase operation is selected and a positive voltage is applied to the word line (selected sector), and the sector in which the erase is not selected and the word line voltage and the memory well voltage are different. (Non-selected sector) In addition, it has a sector (completely non-selected sector) in which erasure is not selected and the word line voltage and the source-drain voltage (channel voltage) of the memory cell are equal.
  • Fig. 39 shows the circuit diagram of the memory pine with AND type connection of the memory cells
  • Fig. 40 shows the functional block diagram of the voltage generated to the memory mat.
  • the circuit diagram of the well power supply switching circuit MWV C is shown in Fig. 41
  • the voltage conversion circuit and driver circuit of the row recorder circuit XDCR etc. are shown in Fig. 42.
  • the built-in power supply circuit VS in Fig. 40 consists of a reference voltage generation circuit, a step-down circuit, a booster pump circuit, a limiter circuit, and a power supply switching circuit, and is controlled by the mode control circuit MC.
  • the write verification word line voltage V 1 V (1.5 V) can be generated by using the reference voltage of the step-down circuit composed of the current mirror circuit and the reference voltage generation circuit.
  • the word line voltage V h at the time of erasing is 1 2 V
  • the memorial voltage V mw is 14 V
  • the word line voltage V 1 at the time of writing is -9 V, after each voltage is generated by the boost pump circuit.
  • Limiter the reference voltage of the reference voltage generation circuit Used for circuits.
  • FIG. 4 Memory power supply switching circuit
  • the MWVC is a circuit that switches the memory voltage between the ground voltage V ss and the negative voltage 1 4 V, and is built-in during the erasing operation when the input signal MC 1 becomes low.
  • the power supply voltage of 14 V in the power supply circuit VS is also activated, and the rising waveform of the voltage of the memory wheel rises in several / sec to several tens of seconds depending on the junction capacitance between the memory DP well and the element separation layer ni so.
  • the voltage conversion circuit and driver circuit in Fig. 4 2 are the gate signals of the word line W, drain, source side selection MOS transformer, S i D, S i S, and the gate of the MOS transistor that distorts the potential of the bit line. It is connected to the MOS transistor that constitutes the sense latch circuit SL in the same wheel as the signal BDC and memory pine, for example, the gate signal TR.
  • This circuit has a voltage higher than the power supply voltage, an erased word line voltage Vh of 12 V, a write voltage transfer voltage of V 1 h of 5 V, and a negative voltage, an eraser voltage of Vmw of 1 4 V, and a write word line voltage. It is a circuit that switches between V 1 and 9 V.
  • the source voltage of the PMO S transistor of the voltage conversion circuit and the driver circuit is connected to the power supply voltage Vc during the write operation and to 1 2 V of the erase word line voltage Vh during the erase operation.
  • the source voltage of the NMOS transistor in the element separation layer niso region in the same circuit is connected to the erasing voltage V mw, which becomes -4 V only during the erasing operation.
  • the control signals MC 2 and NC are activated to a high level, and only the word line "W" for which the address signal is selected to be high becomes a voltage of 1 2 V, and the voltage of the non-selected ground line. Is the ground voltage V ss.
  • the control signals MC 2 and / NC are activated to high, and only the word "W" for which the address signal is selected becomes the voltage of 19 V and is not selected.
  • the voltage of the word line is the power supply voltage V cc.
  • the word line voltage Vh at the time of erasing is raised from the power supply voltage V cc to 12 V. Due to the word line load capacitance of several pF, the rising waveform rises in several / i seconds to several tens / z seconds. This is because when the built-in power supply voltage is turned on and then the sector address get signal is switched, the MOS transistor is destroyed by passing through the minimum drain-source withstand voltage BVd sm in of the M ⁇ S transistor. Prevent that It's stopped.
  • the threshold of the memory cell is set by setting the rising waveform of the voltage applied to the wire and the memory for the sector selected to be erased from a few ⁇ seconds to a few + seconds. It is possible to prevent a sudden application of an electric field that rewrites the value voltage, and it is possible to improve the number of rewrites.
  • FIGS. 43 to 47 show the timing waveform diagram for one erase pulse for which the ed line W1 1 was selected in the erase operation. This waveform diagram is based on the circuit diagram of the memory pine shown in Fig. 39.
  • FIG. 43 shows a conventional example
  • FIGS. 4 to 47 show the erasure timing waveform of the present invention.
  • the waveform of the selected word line Wl 1 is selected at the timing of t 1 and rises at the rising edge of the erased word line voltage Vh.
  • S 1 D, SI S and BDC u be the power supply voltage V c c so that the drain and source, which are the channel voltages, are the ground voltage V s s of V mwu.
  • FIG. 44 shows the first erasing operation timing waveform diagram of this embodiment.
  • the edge line is not selected, and the activation of the erase edge line voltage Vh is terminated.
  • the period between t 2 and t 3 is the erasure time for one pulse.
  • FIG. 44 shows the first erasing operation timing waveform diagram of this embodiment.
  • select the word line Wl 1 and memory wall of the selected sector and start the Vh and Vmwu voltages. Even if S 1 D, S 1 S, S i D, S i S, and BDC u are V ss, the MOS transistor is in the ON state, so the channel voltage of the memory cell on the selected sector side is V mwu — 4 V. It becomes.
  • Figure 45 shows the second erasing operation timing waveform diagram of this embodiment. Raise the V h and V m wu voltages as in Figure 44.
  • the channel voltage in the same block is set to 14 V, and the channel voltage of other blocks is set to V s s.
  • Set TRu to BDC u to 1 4 V connect V s s of B unf supplied from the sense latch side to the bit line Bn, set S 1 S to V s s, and set S 1 D to 1 4 V in the selection block.
  • Deselect the word line at the timing of t 4 erase the word line voltage Vh, and activate the memory voltage Vmwu. finish.
  • the period from t 3 to t 4 is the erasure time for one pulse.
  • Fig. 4 6 and Fig. 4 7 are waveforms with the rise of V h as t 2, and the other timings are the same as those in Fig. 15 and Fig. 16.
  • the time to reach the ultimate potential differs depending on the current supply capacity of the built-in power supply voltage and the load capacity. Therefore, the erasure start time is clarified by starting the voltage generation circuit at the timing when the voltage arrival time at the rise of the memory wall voltage is equal to the voltage arrival time of the edge line voltage.
  • the control gate during write operation that is, the wire is floated by applying a negative voltage of, for example, about 19 V, and selectively applying a voltage of, for example, about 4 V to the drain terminal of the write memory cell. A voltage difference occurs between the free gate and the drain, and the electrons in the floating gate move to the drain side.
  • Fowl er-Nordheim Pulled out by the tunnel phenomenon By applying 0 V to the drain terminal of the non-selected memory cell, the voltage difference between the floating gate and the drain is suppressed, and the emission of electrons in the floating gate is prevented.
  • the power supply voltage V c c is applied to prevent the discharge (electron discharge) due to the drain voltage. Therefore, the source electrode of the memory cell is opened to prevent steady current from flowing through the memory cell.
  • the threshold voltage of the memory cell at the time of writing is the lower limit voltage V cc min of the power supply voltage V cc, which is the selected ed line voltage at the time of reading, and 0 V of the ground voltage V ss, which is the unselected ed line voltage. Must be in between. If the threshold voltage of a non-selected memory cell drops to a negative voltage, current will flow through the non-selected memory cell, resulting in an erroneous read. Therefore, the write operation is performed by repeatedly applying the write pulse divided into several times, and the operation and verification of verifying the threshold voltage of the memory cell are performed after each write.
  • the write verification voltage is set to about 1.5 V so that the threshold voltage of all the memory cells to be written does not become 0 V.
  • FIG. 38 shows the circuit diagram of the sense latch circuit SL when the connection between the memory mat and the sense latch circuit SL is arranged by the open bit line method shown in Fig. 37.
  • the sense latch circuit SL including the flip-flop is connected to the bit wires Bun and Bdn. It has the same (equivalent) connection configuration for bit lines Bun and Bdn. Further, the sensor latch circuit S L may be connected to the even Z odd number of bit lines by dividing the control signal. This is to prevent the interparasitic capacitance of the bit line from affecting the sense operation. For example, during the sense operation of the memory cell connected to the even bit line side, the potential of the odd bit line Is V s s, and the memory cell on the even-numbered bit line side is read with a constant value between parasitic lines.
  • the bit line Bu 1 is a gate signal RCu that precharges the potential of the bit line.
  • the MOS transistor Ml used as the input and the MOS transistor M2 used as the gate of the pre-charge signal PC u are connected via the MOS transistor M 3 which uses the flip-flop information as the gate input signal.
  • the connection between M 2 and M 3 is not limited, and the power supply voltage V c c side may be M 2 and the bit line side may be M 3.
  • a MOS transistor M4 that inputs the gate signal TRu is connected between the bit line B u 1 and the flip-flop side wiring B u 1 f.
  • the flip-flip side wiring B u 1 f has a MOS transistor M5 that inputs RSLu, a gate signal that charges the flip-flip potential to the ground voltage V ss, and a column gate signal Y according to the column address.
  • a MOS transistor M6 that takes add as an input and outputs flip flop information overnight is connected to a MOS transistor M7 that uses a get input signal as flip flop information.
  • the drain of the MOS transistor! ⁇ 7 is the shared signal ALu, the source is the ground voltage V s s, and a multi-stage input NOR circuit connection is established. That is, it is determined that the information of all the connected flip flops becomes the contact voltage V s s.
  • bit line Bun is a gate signal that discharges the potential of the bit line Bun to the source line voltage. It is connected by MOS transistor power with BDu as input.
  • At least the fuel of the MOS transistor to which the negative voltage is supplied to the diffusion layer of the source and drain is formed in the same memory well as the memory cell.
  • the semiconductor non-volatile storage device of this embodiment not only when it is used as a flash memory in a storage device unit, but also for storage of various systems such as a computer system, a digital'still' camera system, and an automobile system. It is widely used as a device, and as an example, it is shown in Fig. 19 about a computer system.
  • the semiconductor non-volatile storage device such as the flash memory of this embodiment can be widely applied as a flash file system of a computer system.
  • the semiconductor non-volatile storage device of this embodiment is, for example, a flash memory composed of a plurality of memory mats composed of transistors whose value voltage can be electrically rewritten, and is a memory mat Memory Mat and a row address buffer circuit XADB.
  • Line memory decoder circuit X DC R Sensor circuit shared by sense amplifier and data latch SNS and column gate array circuit YG, Column address buffer circuit YAD B, Column address decoder circuit YD CR, Input buffer circuit DIB, Output buffer circuit DOB It consists of a multiplexer circuit MP, a mode control circuit MC, a control signal buffer circuit CSB, and a built-in power supply circuit VS.
  • the memory mat Memory Mat of this embodiment is connected to the sense latch circuit SNS by providing one sense latch circuit SNS for each of the bit lines B 1 to B n. For example, as shown in Fig. 58.
  • control signal buffer circuit CSB is not particularly limited, but for example, the chipnable signal supplied to the external terminals ZCE, ZOE, /WE.SC, etc. Outputtable signals, write enable signals, serial clock signals, etc. are input, and timing signals for internal control signals are generated in response to these signals.
  • the mode control circuit MC is connected to the external terminal RZ (/ B). A radioactivity signal is input.
  • "/" such as ZCE, ZOE, / WE represents a complementary signal.
  • the power supply voltage V c c and the ground voltage V s s are input from the outside, and the word line voltage during erasing (increasing the threshold voltage) operation.
  • Vh its verification word line voltage Vhv
  • write (lower the threshold voltage) word line voltage V 1 during operation its verify line voltage V 1 V
  • read bit line voltage V rb read The reference line voltage V rr, the drain terminal voltage V 1 d during write operation, its transfer voltage V 1 t, etc. are generated.
  • the voltage name subscript is the same as the supplied memory pine subscript uZd. Each of the above voltages may be supplied from the outside.
  • Each voltage generated here has a word line voltage Vh, Vh v, VI, V lv and a transfer voltage V 1 t to the row address decoder circuit XDCR, and a bit line voltage V rb, V rr, VI d and transfer.
  • the gate voltage V 1 t is input to the sense latch circuit SNS.
  • rows and columns supplied from external terminals, rows and columns that receive column address signals AX and AY, and complementary address signals formed through column address buffer circuits XADB and YADB are rows and columns.
  • column address buffer circuits XADB and YADB are activated by the chip enable selection signal / CE inside the device and take the address signals AX and AY from the external terminals.
  • the internal address signal is in phase with the internal address signal supplied from the external terminal. Form a competing dress signal consisting of a dress signal.
  • the rowless decoder circuit XDCR forms the selection signal of the edge line W of the memory cells according to the offset signal of the rowless buffer XADB, and the column adapter circuit YDCR is a complementary address of the column address buffer circuit YADB.
  • the selection signal of the bit line B of the memory cell group according to the signal is formed.
  • memory cell selection can be performed in 8-bit or 16-bit units.
  • Memory cells can be written and read by the row memory decoder circuit XDCR and the column memory decoder circuit YDCR. Is 8 or 1 6 and so on. Assuming that there are m memory cells in the ed line direction (row direction) and n memory cells in the bit line direction (column direction) in one data block, there are eight memory cell groups of mxn memory cells or eight memory cells. 1 Consists of 6 pieces.
  • the above memory cell is not particularly limited, but has a configuration similar to that of an EPROM memory cell, for example, a known memory cell having a control gate and a floating gate, or a control gate and a floating gate, and a selection gate. It is a known memory cell having and. For example, International Electron, published in 1987.
  • the NAND type shown in Fig. 52 is a unit block in which multiple memory cells are connected in series, and both the bit line side and the source line side are connected via MOS transistors.
  • FIG. 51 shows a schematic layout diagram of the present invention as opposed to the schematic layout diagram of FIG. 50 described in JP-A-7-17 6705.
  • the bit line Bn is the metal wiring layer M 2
  • the common source line SL is arranged by the wide metal wiring layer M 1 in the direction parallel to the ward line
  • the source of the unit block is the unit block. It is a layer configuration that is connected to the common source line SL for each.
  • the line width of the common source line uses a wide wiring that is about 100 times the line width of the bit line.
  • Fig. 48 shows the layout of the metal wiring layer in which multiple unit blocks are arranged in the bit line direction
  • Fig. 49 shows the schematic diagram of the layout of the metal wiring layer of the memory pine.
  • the common source line is not arranged between the bit lines, but is parallel to the word line.
  • the metal wiring layer of the common source wire is formed in the manufacturing process prior to the metal wiring layer used for the bit wire.
  • a common source line in the row direction is arranged in the same metal wiring layer as the bit line.
  • Figure 54 shows the equivalent circuit of the memory cell array when the common source line is wide enough and the resistance is small. Since the wiring of the common source line S L is wide enough and the resistance value is small, the value of the source resistance after the MOS transistor on the source side becomes a constant value. Therefore, the threshold voltage of the memory cell due to the substrate bias effect does not vary in word line units, that is, sector units. In addition, the size of the device can be reduced by eliminating the dummy memory cell sequence formed under the common source line in Fig. 50.
  • the manufacturing method of the semiconductor non-volatile storage device of this embodiment is a method of contacting a metal wiring layer and the metal wiring layer with the manufacturing method described in Japanese Patent Application Laid-Open No. 7-1 7 6 7 0 5 of the prior art. This is a new contact hole with a new process added.
  • a negative voltage of about 19 V is applied to the ed wire, and a voltage of about 4 V is selectively applied to the drain terminal of the write memory cell, so that the voltage between the floating gate and the drain is increased. A difference occurs, and the electrons in the floating gate are drawn to the drain side by the Fowler-Nordhe im tunnel phenomenon.
  • the voltage difference between the floating gate and the drain is suppressed and the floating is performed. Prevents the emission of electrons in the play gate.
  • the threshold voltage of the memory cell at the time of writing is the lower limit voltage V c cm in of the power supply voltage V cc, which is the selected voltage at the time of reading, and the ground voltage V ss, which is the unselected voltage. Must be between 0 V. If the threshold voltage of a non-selected memory cell drops to a negative voltage, current will flow through the non-selected memory cell, resulting in an erroneous read. Therefore, the write operation is performed by repeatedly applying the write pulse divided into several times, and the operation and verification of verifying the threshold voltage of the memory cell are performed after each write.
  • the write verification voltage is set to about 1.5 V so that the threshold voltage of all the memory cells to be written does not become 0 V.
  • the voltage information applied to the drain terminal of the memory cell shown above is stored in the flip flap FF in the sense latch circuit connected to the drain terminal via the bit wire.
  • the verify operation is a voltage value that verifies the word line voltage. For example, set it to 4.2 V for write verification and 1.5 V for erase verification, and perform the same operation as the read operation.
  • Fig. 58 shows the circuit diagram of the sense ratchet circuit SNS
  • Fig. 59 shows the timing waveform diagram of the read operation.
  • the connection between the memory mat Memory Mat u / d and the sense rattling circuit SNS is arranged by the open wire method.
  • a sense latch circuit SNS including a flip-flop FF is connected to the bits Bn u and Bnd. It has the same (equivalent) connection configuration for the bit lines Bnu and Bnd.
  • the sense latch circuit SNS is connected by dividing the control signal to the even Z odd number of the bit line. This is to prevent the influence of the parasitic line capacitance of the bit line on the sense operation.
  • the memory cell connected to the even bit line side As shown in the evening iming waveform diagram of Fig. 59, for example, in the memory cell connected to the even bit line side. During the sense operation, the memory cell on the even-numbered bit line side is read out with the potential of the odd-numbered bit line as V ss and the capacitance between the parasitic lines at a constant value.
  • the bit line B 1 u has the potential of the bit line pre.
  • the MOS transistor M l that inputs the gate signal RP eu for charging and the MOS transistor M 5 that inputs the gate signal BD e u that charges the potential of the bit line are connected.
  • the MOS transistor M2 that receives the gate signal TRe u is strongly connected between the bit line B 1 u and the flip-flop FF side distribution B 1 fu.
  • the wiring B 1 fu on the flip-flop side is a MOSFET transistor M 3 that inputs the gate signal RF eu that discharges the voltage of the flip-flop to the ground voltage V s s, and the column game according to the array address.
  • a MOS transistor M4 that takes the voltage signal Ya dd as an input and outputs the flip-flop FF information as data is connected.
  • the read operation will be described using the timing waveform diagram shown in Fig. 59.
  • the selected mat side is the Memory Mat u side
  • the threshold voltage of the memory cell connected to the even side of the bit line is the write memory cell
  • the memory cell on the odd side is the erase memory cell.
  • the word line with t 1 selects the word line with t 1, and apply the precharge voltage to the bit line and sub bit line with t 2 before t 3 when the word line potential rises. That is, at t 2, the bit line reset signal BD eu / d is inactive, the bit line side MOS transition evening gate signal S i D uZ d is activated, and the precharge signal RP is between t 2 and t 3. Activates eu / d. To set the drain voltage of the selected memory cell to 1 V, that is, the potential of the bit line B nu to 1 V and the potential of the non-selected side bit line to 0.5 V, set the threshold voltage of the transfer MOS transistor. Considering this, the potential of RP eu is 2.0 V and the potential of RP ed is 1.5 V.
  • t 3 activates the gate signal S i S u / d of the source line side MOS transistor, and t 4 deactivates the gate signal S i D u / d of the bit line side MOS transistor.
  • the reset signal RF e u / d of the flip-flop FF is activated between t 2 and t 4.
  • the threshold voltage information of the memory cell is taken into the flip-flop FF.
  • Data can be captured by selecting TRe u / d and activating the power supply voltages VEP e and V FN e of the flip flop FF on the even side. That is, When the threshold voltage, which is the information of Morisel, is low, the potential of the bit line is discharged, and when it is below the reference voltage, the data of the flip-flop FF becomes Vs s of the ground voltage. When the threshold voltage of the memory cell is high, the precharge voltage is maintained, so the data of the flip-flop FF is Vcc of the power supply voltage.
  • the even side bit line and sub bit line Sub Bit Line is discharged to the ground voltage V s s.
  • the read operation on the odd side is performed between t 6 and t 7 in the same manner as the read operation on the even side.
  • the threshold voltage difference V th shown in Fig. 56 can be reduced, and the reading of information on a sector-by-sector basis is stabilized, that is, the threshold voltage variation. Can be reduced, and the area of the device can be reduced.
  • a PC controller that is detachably provided in the system is used, and this PC card has ROM and RAM, for example, as shown in Fig. 60.
  • this PC card can send and receive data between the flash array FLASH—ARRAY, control logic circuit Control Logic, buffer circuit Buffer, and interface circuit Interface, and the PC card can be sent to the system itself. It is connected to the system bus SYSTEM—BUS via the interface circuit Interface.
  • the central processing unit CPU manages the entire data in an 8-bit data format. It controls interface control, rewriting and reading operation control, and arithmetic processing.
  • the flash array FLASH—ARRAY is formed by, for example, a 3 2 M bit flash device array, for example, 1 sector is 5 1 2 buys. It consists of a data area and a utility area of 16 bytes, and is a device with 8 1 9 2 sectors.
  • controller controller is formed from cell-based or discrete IC, and has a sector table such as DRAM or SRAM.
  • the control logic circuit Control Logi c generates timing signals and control signals, and the buffer circuit Buffer is used for temporary storage of data at the time of rewriting.
  • storage devices such as flash memory can also be used for PC power, and this non-volatile semiconductor storage device can be widely used in various systems that require electrical data rewriting. can.
  • the memory cell to be written By adding the operation sequence of low threshold level, select back, high threshold value verification, and reselective write to the sequence, the memory cell to be written. Since the threshold voltage of can be suppressed within the range from the low threshold verify line voltage to the high threshold verify line voltage, it is possible to improve the read operation monitor. It becomes.
  • the Fowler-Nordheim tunnel phenomenon is used for rewriting, reselection, and reselective writing operations to achieve a single low-voltage power supply, and errat ic. It is possible to suppress the phenomenon, and especially in computer systems using this, it is possible to reduce the power consumption of the system and improve the reliability by lowering the voltage.
  • the voltage applied to the memory cell 1 6 V required for the erase operation is 1 to the selected word line.
  • the maximum voltage of the erase operation is lowered to the same level as the maximum operating voltage of the write operation, the gate insulating film is 19 nm, and the gate length is 1 ⁇ m.
  • MOS transistors can be used, and the chip size of the semiconductor non-volatile storage device can be reduced.
  • the size of the memory cell can be reduced by 3% by connecting the common source line of the memory cell array pine for each memory cell row of the unit block and not arranging the dummy memory cell row between the bit lines, and the semiconductor non-volatile device. It is possible to reduce the chip size of.
  • the board bias applied to the memory cells connected to the same threshold line, that is, the sector becomes constant. It is possible to stabilize the reading of information on a sector-by-sector basis, that is, to reduce the variation in the threshold voltage.

Description

明 細 書 半導体不揮発性記憶装置及びそれを用いたコンピュータジステム 技術分野
本発明は、 しき 、値電圧を電気的に書き換えることが可能なトランジスタから なる半導体不揮発性記憶装置に関し、 時にしきい値電圧の電気的書き換えを頻発 的に行う場合に好適な半導体不揮発性記憶装置及びそれを用いたコンピュータシ ステムなどに関し、 特に単一電源電圧で駆動される半導体不揮発性記憶装置の安 定した読み出し動作とその装置の小型化を可能とする技術分野に関する。
背景技術
記憶内容を電気的に一括消去できる 1 トランジスタ Zセル構成の半導体不揮発 性記憶装置にフラッシュメモリがある。 フラッシュメモリはその構成上、 1 ビッ ト当たりの占有面積が少なく高集積化が可能であるため、 近年注目され、 その構 造や駆動方法などに関する研究開発が活発に行なわれている。
例えば、 第 1に Symposium on VL S I Circuits Digest of Technical Papers pp 97 - 98 1 99 3に記載されている D I N 0 R方式、 第 2に同 pp 99 - 1 00 1 993に記載されている N 0 R方式、 第 3に同 pp6 1— 62 1 9 94に記載されている AND方式、 第 4に International Electron Devices meeting Tech. Dig. pp 1 9— 22に記載されている H I C R方式が提案されて いる。
上記各方式とも、 読み出し時にはヮ一ド線電位を電源電圧 V c cとし、 ビッ ト 線電位には弱い電子の引き抜きが起こらないように 1 V程度の低電圧を印加し、 センスアンプ回路でメモリセルの情報の読み出しを行う。 浮遊ゲー卜に電子が蓄 積された状態を消去状態と定義すると、 消去状態では、 メモリセルしきい値電圧 は高くなるので読み出し時にワード線を選択してもドレイン電流は流れず、 ビッ ト線電位はプリチャージ電位 1 Vを保持している。 電子の注入が行なわれていな い （電子が放出されている） 状態を書き込み状態と定義すると、 書き込み状態で は、 メモリセルしきい値電圧は低くなるのでヮ一ド線を選択すると電流が流れ、 ビッ ト線電位はプリチャージ電位 1 Vより低くなる。 ビッ ト線電位をセンスアン プで増幅し、 情報の " 0" 、 "1 " を判定する。
たとえば、 第 1にインタナショナル エレク トロン デバイシズ ミーティン グ テク二力ノレ タイジエスッ (International Electron Devices meeting Tech. Dig.)p 99 1 - 993 1 992に記載されているアンド （AND) 方 式、 第 2に同 ppl 9 _ 22 1 993に記載されているェイチ アイ シ一 ァ ール （H I CR) 方式が提案されている。
上記各方式とも、 ヮ一ド線単位のセクタで、 メモリセルのしきい値電圧を上げ る動作を消去動作と定義している。
シンポジウム オン ブイエルエスアイ サーモキッッ ダイジヱスト ォブ ,テクニ力ノレ ぺ一ノ、。一ス (Symposium on V L S I Circuits Digest of Technical Papers) pp 6 1 - 62 1 994に記載されている AND方式の消 去動作電圧は、 選択セクタすなわち選択ワード線に 1 6 Vの正の高電圧を印加し、 メモリセルのドレインおよびソース端子電圧を接地電圧 V s sの 0 Vとしている c 選択セクタのメモリセルの浮遊ゲートとチャネル間に、 電圧差が生じ、 チャネル 内の電子が浮遊ゲート内にフアウラ · ノルドハイム （Fowler- Nordheim)トンネル 現象で注入され、 メモリセルのしきい値電圧を上げる消去動作ができる。
ところで、 上記方式のフラッシュメモリにおいては、 メモリセルのしきい値電 圧が負の電圧になると誤読み出しの原因となるので、 メモリセルのしき 、値電圧 が負の電圧にならないように制御する必要がある。 そのため、 従来は、 図 29に 示す書き込み動作シーケンスを実行している。 例えば、 第 3の従来の技術である AND方式の書き込み動作では、 メモリセルアレイの所定ヮ一ド線に接続されて いるメモリセル群 （セクタ） に単位書き込み時間を設定して一括してデータ書き 込みを行なつた後、 そのメモリセルデータを読み出して書き込み不十分のメモリ セルがある場合に再書き込みを行う動作 （ベリファイ動作） を行う。 メモリセル のしき 、値電圧が書き込みしき 、値電圧に達しているかを確認するべリファイ動 作時のワード線電位は、 書き込みしきい値電圧の分布の広がりを考慮して、 セク 夕内のメモリセル群の全てのメモリセルのしき 、値電圧が負の値とならないよう な値、 例えば 1. 5 Vに設定される。 Symposium on V L S I Technology Digest of Techni cal Papers pp 8 3— 8 4 1 9 9 3には、 erratic不良、 すなわち、 浮遊ゲート中の電子の注入およ び放出を絶縁膜であるトンネル膜を介して行うため、 トンネル膜中のトラップ準 位が正電圧に帯電している状態でトンネル膜中の内部電界が強まり、 局所的に電 子が浮遊ゲートから放出しやすくなる現象、 またはトラップ準位が書き換え回数 によって正電圧に帯電したり、 しなかったりする現象が報告されている。 上記従 来の技術では、 図 2 6に示すように書き込み動作を行う際に発生した errat i c 不 良を検出できず、 errat i c 不良が発生した場合、 正確な情報を半導体不揮発性記 憶装置から読み出すことができないという問題点があつた。
一方、 上記各方式とも書き込み動作は、 選択のメモリセルのしきい値電圧を下 げる動作である。 A N D型では、 同記載によればメモリセルのビッ ト線毎に書き 込みデータのラツチ動作を行うセンスラツチ回路を備え、 セクタ単位の書き込み を一括に行う。 メモリセルの制御ゲートすなわちヮード線に一 9 Vの負電圧を印 加し、 メモリセルのドレイン端子電圧は、 センスラッチ回路のデータにより、 選 択セルでは 4 Vの電圧とし、 非選択セルでは 0 Vとする。 選択メモリセルの浮遊 ゲー卜とドレイン間には、 電圧差が生じ、 浮遊ゲ一ト内の電子がドレイン側に Fo ler-Nordheim トンネル現象で引き抜かれる。 非選択のメモリセルでは、 浮遊 ゲー卜とドレイン間との電圧差が小さいため、 浮遊ゲート内の電子の放出を防ぐ ことができる。
また、 書き込み動作では、 非選択セクタのメモリセルは、 選択ドレイン端子電 圧によって、 弱ししきい値電圧の低下が生じる。 それを阻止するために、 非選択 ワード線には、 電源電圧 V c cを印加している。
上記従来技術の A N D型の半導体不揮発性記憶装置では、 装置を構成する M 0 S トランジスタの耐圧を、 書き込み、 消去動作のうち最も電位差が大きくなる消 去動作のヮ一ド線電圧である 1 6 V以上とする必要がある。 耐圧を確保するため に、 M〇S トランジスタのゲート絶縁膜をたとえば 2 5 nm以上に厚く してゲート 酸化膜に加わる電界強度を低減させるとともに、 拡散層を高耐圧構造とし、 0 . 4〃m の最小加工ルールを用いたとしても、 ゲ一ト長をたとえば、 1 . 5 HI以 上にする必要があった。 その結果、 M O S トランジスタのレイァゥ 卜面積は大き くなり、 半導体不揮発性記憶装置のチップサイズが大きくなるという問題点があ つた。
また、 このようなフラッシュメモリにおいては、 たとえば特開平 7— 1 7 6 7 0 5号公報に記載されている AND型が提案されている。 図 1 9にメモリセルの 接続図、 図 2 0に特開平 7— 1 7 6 7 0 5号の図 1の概略レイァゥト図を示す。 メモリセルを列方向に複数個接続した単位プロックとし、 メモリセルのドレイン が MOS トランジスタを介してビッ ト線に、 メモリセルのソースは、 MOS トラ ンジスタを介して共通ソース線に接続されている。 また、 ビッ 卜線には単位プロ ックが複数個接続されている。 図 2 0に示すように、 共通ソース線は、 ビッ ト線 間に垂直な方向に拡散層で形成され L (SL) 、 さらに、 副数本のビッ ト線毎に、 ビッ ト線と平行な方向にビッ ト線と同層の金属配線 M l (SL) を用いて、 配線 されている。
上記従来技術の AND型フラッシュメモリでは、 ヮ一ド線に接続されているメ モリセル群のセクタ単位で一括に読み出し動作および書き換え後のメモリセルの しきい値電圧のベリファイ動作を行っている。 共通ソース線 L (SL) が拡散層 で形成されているため、 図 5 3のメモリセルアレイの等価回路に示すように共通 ソース線 L (SL) に流れるメモリセル電流により、 共通ソース線 L (S L) に おいて電圧効果が生じる。 この結果、 メモリセルには実効的に基板バイアスがか 力、り、 しきい値電圧を変化させる。 このしきい値電圧の変動量は、 メモリセルに 記憶された情報パターンやメモリセルの位置により異なる。 一方、 サブソース線 Sub Source Line も拡散層により形成されているが、 メモリセル 1セル分の電流 しか流れないため、 セクタに対してメモリセルしき 、値電圧ばらつきの原因とな らない。
図 5 6にメモリセルのビッ ト線位置に対するしきい値電圧依存性を示す： 基板 バイアスはソース線から離れているメモリセルに対して最も影響し、 基板バイァ ス効果によりメモリセルのしきい値電圧は上がる。 メモリセル全ビッ 卜が書き込 みビッ ト、 すなわちしきい値電圧が低くセル電流が流れる場合で最大となる。 一 方、 ソース線に隣合うセルのみの 1 ビッ トが書き込みセルにおいて、 しきい値電 圧が最も低くなる。 上記のしきい値電圧差 t hがセクタ内でのメモリセルの しきい値電圧ばらつきをひきおこしている。
メモリ情報の読み出しには、 しきい値電圧差 A V t hを小さくし、 読み出し動 作の安定化を図らなければならない。 このために図 2 0中の共通ソース線 M l ( S L) をビット線 3 2本毎に形成する必要があるが、 メモリアレイ部の面積が 3 %以上増加するという問題があつた。
そこで、 本発明の 1つの目的は、 電気的書き換えが可能な半導体不揮発性記憶 装置において、 動作シーケンスを新たに設定し、 装置内部で errati c現象を抑制 し、 書き換え耐性を向上させることができる半導体不揮発性記憶装置およびそれ を用いたコンピュータシステムを提供することにある。
また、 本発明の別な目的は、 電気的書き換えが可能な半導体不揮発性記憶装置 の消去動作の最大電圧を、 書き込み動作の最大動作電圧と同程度に下げ、 チップ サイズを低減した半導体不揮発性記憶装置およびそれを用いたコンピュータシス テムを提供することである。
さらに、 本発明のもう一つ別の目的は、 電気的書き換えが可能な半導体不揮発 性記憶装置において、 セクタ単位での情報の読み出しを安定化、 すなわち、 しき い値電圧ばらつきを低減し、 さらに、 装置の面積を低減した半導体不揮発性記憶 装置を提供することである。
発明の開示
本願において開示される発明のうち、 代表的なものの概要を簡単に説明すれば、 以下のとおりである。
すなわち、 本発明の最初の問題点を解決する半導体不揮発性記憶装置は、 図 2 に代表されるしきい値電圧を電気的に書き換える （消去、 書き込み） ことが可能 なトランジスタからなる半導体不揮発性記憶装置に適用されるものであり、 書き 込み動作 （しきい値電圧を下げる動作） シーケンスに、 メモリセルを一括または 選択的にしきい値電圧を下げた後、 新たにワード線に接続されているメモリセル 群単位で、 一括してしきい値電圧を検証 （ベリファイ） し、 その後一括してメモ リセル毎のしきい値電圧に対応して、 しきい値電圧を上げる動作シーケンスを備 えた半導体不揮発性記憶装置である。
図 1 2の半導体不揮発性記憶装置の機能ブロック図に示すように、 メモリセル のビッ ト線毎に、 センス動作と書込みデータおよびしきい値電圧を上げる動作時 のデータのラッチ動作を行うフリップフロップと、 ベリファイ後メモリセルのし きい値状態に応じてビッ ト毎にフリップフ口ップの再データを自動設定を行う回 路、 総称センスラッチ回路を備え、 さらに内蔵電源電圧回路でメモリセルしきい 値電圧を戻す電圧やべリファイヮード線電圧等を発生する半導体不揮発性記憶装
¾. あ
また、 本発明のコンピュータシステムは、 前記半導体不揮発性記憶装置に加え て、 少なくとも中央処理装置およびその周辺回路などを有するものである。
前記した半導体不揮発性記憶装置およびそれを用いたコンピュータシステムに よれば、 書き込み動作 （しきい値電圧を下げる動作） シーケンスに、 新たに装置 内部で自動的に、 ワード線に接続されているメモリセル群単位で、 一括にしきい 値電圧を検証 （ベリファイ） し、 その後一括にメモリセル毎のしきい値電圧に対 応してしきい値電圧を上げる動作手段を備えた半導体不揮発性記憶装置とするこ とにより、 errat i c現象で下がったメモリセルしきい値電圧をもどし、 しきい値 電圧分布を少なくすることができる。 さらに、 ベリファイワード線電圧を接地電 位 （V s s ) で読み出すことにより、 errat i c現象でデブリートしたビッ トを選 択的にしき 、値電圧をもどし、 誤つた読み出しを防止できる。
例えば、 書き込み後のメモリセルしきい値電圧を 1 . 5 Vとし、 浮遊ゲート中 の電子の放出とベリフアイ動作とを繰り返し、 書き込み対象の全てのメモリセル しきい値電圧が 1 . 5 V以下とした後、 選択ヮ一ド線の電位を接地電位 （V s s ) でべリファイ （読み出し） し、 メモリセルしきい値電圧が 0 V以下 （デプレッシ ヨン） の errat i c現象で下がったセルを選定し、 その読み出しデータをセンスラ ッチ回路のフリップフ口ップのデ一タとし、 ビッ 卜線すなわちドレイン電圧を選 択的に接地電位 （V s s ) 、 書き込みを行った選択ワー ド線の電位を 1 6 V程度 の高電圧とし、 チャネル全面の Fowl er-Nordhe imトンネル現象を利用して、 電子 を浮遊ゲートに注入することで、 メモリセルしきい値電圧を選択的にもどす。 な お、 デブリ一トしていないメモリセルに接続されているセンスラツチ回路のフリ ップフ口ップのデ一タは電源電圧であるので、 しき 、値電圧を上げる動作中はチ ャネル電位 （電源電圧） とワード線間に十分な電界差が生じないため、 書き込み 後のメモリセルしきい値電圧 1 . 5 Vを保持できる。
また、 errati c現象を考慮して書き換え回数の制約を決めることなく、 本発明 により書き換え回数を大幅に向上させることができる。
さらに、 メモリセルしきい値電圧をもどす動作に Fowler- Nordheimトンネル現 象を利用することで、 低電圧の単一電源化が図れる。
これにより、 電気的書き換えが可能な半導体不揮発性記憶装置において、 ベリ フアイ動作としき 、値を戻す動作を追加した書き込み動作シーケンスにより、 errat i c現象を抑制し、 書き換え耐性を向上させることができる。 特に、 これを 用いたコンピュータシステム等において、 低電圧化による消費電力の低減、 信頼 性の向上が可能となる。
また第 2の問題点を解決する半導体不揮発性記憶装置の消去動作において、 従 来、 選択ワード線にのみ正の高電圧を印加していたことに対し、 本発明では、 ヮ ード線電圧に正電圧を、 メモリウエルに負の電圧を分配して印加し、 消去動作電 圧を供給する。 なお、 メモリウエル電圧の絶対値は、 読み出し時のワード線電圧 と同程度またはそれ以下とする。
図 3 3には本発明のメモリマツ 卜の概念図を示す。 半導体不揮発性記憶装置の メモリ々ッ トを構成するセクタは、 消去動作が選択され、 ワード線に正の電圧が 印加されたセクタ （選択セクタ） 、 消去が非選択でワード線電圧とメモリウエル 電圧が異なるセクタ （非選択セクタ） 、 さらに消去が非選択でワード線電圧とメ モリセルのソース · ドレィン間電圧 （チヤネル電圧） が等しいセクタ （完全非選 択セクタ） を備えている。
完全非選択セクタが、 消去動作においてメモリウヱルに負電圧を加え、 チヤネ ル電圧とヮード線電圧が接地電圧となるメモリセル、 またはメモリゥェル電圧と チヤネル電圧とヮード線電圧が接地電圧であるメモリセルからなる。 この場合の メモリセルの接続は、 複数のメモリセルが並列に接続された単位プロックと、 該 メモリセルのドレインが M〇S トランジスタを介してビッ ト線に接続され、 該メ モリセルのソースが、 M〇 S トランジスタを介してソース線に接続されている。 したがって、 選択セクタと非選択セクタが同一の単位ブロックであり、 それ以外 のプロックを構成するセクタは完全非選択セクタである。 図 35に半導体不揮発性記憶装置のメモリセルの断面模式図を示す。 メモリセ ルに負電圧を印加するために、 メモリセルのゥエル DP well と上記 MOSトラ ンジス夕のゥヱルおよびメモリセルのソ一ス線とビッ ト線の電位をトランスファ する MOSトランジスタのゥヱルを、 記憶装置の基板 p_subと分離するために阻 止分離層 ni so領域内に形成している。
本発明の半導体不揮発性記憶装置は、 図 37の半導体不揮発性記憶装置の機能 ブロック図に示すように、 セクタ単位を崩さずにメモリマッ トを分割し、 そのメ モリマッ トのゥヱル電圧を切り換える回路 MW V C、 ヮード線すなわちセクタを 選択する行デコーダ回路 XDCR、 センス動作と書き込みデータのラツチ動作を 行うセンスラッチ回路 SLを備え、 さらに消去動作電圧のワード線電圧 Vh、 メ モリゥヱル電圧 V m wおよび書き込み動作電圧のヮード線電圧 V I、 ビッ ト線電 圧 V I b等を発生する内蔵電源回路 VSを備えている。
また、 消去動作での消去電圧の立上り波形は、 負荷容量をつけ、 数 秒から数 十 秒で立ち上げることにより、 急激な電界をメモリセルに加えることを防止す る。 メモリゥエル電圧の立上り時の電圧到達時間がヮード線電圧の電圧到達時間 に等しいタイミングとするモードコントロール回路 MCを半導体不揮発性記憶装 置に備えている。
本発明のコンピュータシステムは、 前記半導体不揮発性記憶装置に加えて、 少 なくとも中央処理装置およびその周辺回路などを有するものである。
本発明では、 行デコーダ回路 XDCRを介して選択ワード線に 1 2Vを加え、 メモリマツ トウヱル切り換え回路 MWVCを介してメモリウヱルにー 4 Vを加え ることによって、 消去動作に必要とされるメモリセルへの印加電圧 1 6 Vを達成 している。 このため、 行デコーダ回路 XDCRの M〇S トランジスタに加わる最 大電圧が 1 2 Vとなり、 耐圧を従来の 1 6 Vから 1 2 Vに低減させることができ る。
一方、 書き込み動作では、 選択メモリセルに対し、 行デコーダ回路 XDCRを 介してワード線に一 9 V、 センスラッチ回路 S Lのデータに従って選択ビッ ト線 に 4 Vを加え、 非選択のワード線電圧を電源電圧 Vc cとしている。 このため、 行デコーダ回路 XDCRの MOSトランジスタは一 9 Vと電源電圧 V c cを選択 する必要があり、 3. 3 Vの電源電圧 V c cに対しては、 MO S トランジスタの 耐圧として 1 2. 3 Vが要求される。
したがって、 本発明の装置を構成する MOS トランジスタでは、 上記消去動作 および書き込み動作により、 最大 1 2. 3 Vの耐圧を確保すれば良く、 1 m程 度のゲート長を用いることができる。
また、 メモリセルの接続力 複数のメモリセルを並列に接続した単位ブロック とし、 共通のドレインが MOS トランジスタを介してビッ ト線に接続され、 その 単位のソースが、 MOS トランジスタを介してソース線に接続されている方式で は、 選択セクタと同一ブロックの非選択セクタのみが、 メモリゥヱル電圧のディ スターブを受ける。 そのため、 ディスターブ寿命時間は、 ビッ ト線と交差するセ クタ数 8 kビッ ト （ 1 k = 1 0 2 4ビッ ト） から単位ブロックを構成するセクタ 数たとえば 6 4ビッ トの 1/1 2 8に低減でき、 信頼性の向上が可能となる。 図 4 9は、 第 3の問題点を解決する為の単位ブロックをビッ ト線方向に複数個 配置した金属配線層のレイアウト、 図 2は、 メモリマッ トの金属配線層のレイァ ゥトの模式図を示す。
本発明の半導体不揮発性記憶装置では、 メモリセルアレイのメモリマッ トにお いて、 共通ソース線 （Ml ) は、 ビッ ト線間に配置せずに、 ワード線と平行に配 置するレイァゥト構成とする。 共通ソース線 （M l ) の金属配線層は、 ビッ 卜線 に使用する金属配線層より前の製造工程で形成される。 ダミーメモリセル列を含 むメモリマツ 卜の終端には、 ビッ 卜線と同じ層の金属配線層で列方向 （ビッ ト線 と平行） の共通ソース線 （M2以上） が配置されるレイァゥト構成とする。 また、 共通ソース線の幅は、 ビッ ト線の幅に対して 1 0 0倍程度太くする。
本発明のメモリセルの接続方法は、 少なくとも、 ビッ ト線に MO S トランジス タを介して複数のメモリセルが接続される単位プロック構成で、 該単位プロック 毎のソースが共通ソース線 （Ml ) に接続されている。
本発明の半導体不揮発性記憶装置は、 図 5 7の半導体不揮発性記憶装置の機能 ブロック図に示すように、 セクタ単位を崩さずにメモリマッ トを分割し、 ワード 線すなわちセクタを選択する行デコーダ回路 XD C R、 センス動作と書き込みデ —夕のラツチ動作を行うセンスラツチ回路 SNSを備え、 さらに書き換え動作電 圧を発生する内蔵電源回路 V Sを備えている。
メモリセルァレイマツ トの共通ソ一ス線を単位ブロックのメモリセル列ごとに 接続し、 ビッ ト線間にダミーメモリセル列を配置しないことにより、 メモリマツ トのサイズを低減できる。
また、 共通ソース線の配線幅をビッ ト線幅より 1 0 0倍程度太くするので、 同 一のヮード線、 すなわちセクタに接続されているメモリセルに加わる基板バイァ スは一定となり、 しきい値電圧のばらつきが低減する。 従って、 セクタ単位での 情報の読みだしが安定する。
図面の簡単な説明
図 1は、 本発明の第 1の実施例である書き込み動作 （メモリセルしきい値電圧 を下げる動作） のフローチャート図である。
図 2は、 本発明の第 2の実施例である書き込み動作のフローチヤ一ト図である c 図 3は、 本発明の第 3の実施例である書き込み動作のフローチヤ一卜図である c 図 4は、 本発明の第 4の実施例である書き込み動作のフローチヤ一ト図である c 図 5は、 半導体不揮発性メモリセルのトランジスタを示す断面図である。
図 6 A , 6 Bは、 半導体不揮発性メモリセルのトランジスタのしきい値電圧を 選択的に下げる動作での電圧印加例を示す断面図である。
図 7 A， 7 Bは、 半導体不揮発性メモリセルのトランジスタのしきい値電圧を 選択的に上げる動作での電圧印加例を示す断面図である。
図 8は、 本発明のメモリセルしきい値電圧を選択的に下げる動作 （書き込み動 作） のセンスラツチ回路内のフリップフ口ップのデータを示す図である。
図 9は、 本発明の 1回の動作でメモリセルしき 、値電圧を選択的に戻す動作の センスラツチ回路内のフリップフロップのデータを示す図である。
図 1 0は、 本発明のメモリセルしきい値電圧を選択的に戻す動作をセンスラッ チ回路内のフリップフ口ップのデータにより選択戻しを行う場合のフリップフ口 ップのデータを示す図である。
図 1 1は、 本発明のメモリセルしきい値電圧を再び選択的に下げる動作 （書き 込み動作） のセンスラツチ回路内のフリップフ口ップのデータを示す図である。 図 1 2は、 本発明の半導体不揮発性記憶装置を示す機能ブロック図である。 図 1 3はシリアルアクセス方式のタイミングチヤ一ト。
図 1 4 A， 1 4 Bは、 メモリセルの出力状態図。
図 1 5は、 ランダムアクセス方式のタイミングチャート。
図 1 6は、 メモリセルの出力状態図。
図 1 7は、 メモリマツトを構成するメモリセルの接続例 （N O R) を示す回路 図である。
図 1 8は、 メモリマツ 卜を構成するメモリセルの接続例 （D I N O R) を示す 回路図である。
図 1 9は、 メモリマツトを構成するメモリセルの接続例 （A N D) を示す回路 図である。
図 2 0は、 メモリマツ 卜を構成するメモリセルの接続例 （H I C R) を示す回 路図である。
図 2 1は、 本発明のセンスラッチ回路をメモリマツ卜に対してオープンビット 線方式としたプロック図である。
図 2 2は、 本発明のセンスラッチ回路をメモリマツ 卜に対して折り返しビット 線方式としたプロック図である。
図 2 3は、 本発明のセンスラッチ回路を詳細に示す回路図である。
図 2 4は、 従来のしきい値電圧を選択的に下げる動作 （書き込み動作） 時の動 作タイミングを示す波形図である。
図 2 5は、 本発明の 1回の動作でメモリセルしきい値電圧を選択的に戻す動作 時の動作タイミングを示す波形図である。
図 2 6は、 本発明のメモリセルしきい値電圧を選択的に戻す動作をセンスラッ チ回路内のフリップフ口ップのデータにより選択戻し動作時の動作タイミングを 示す波形図である。
図 2 7は、 本発明のメモリセルしきい値電圧を再び選択的に下げる動作 （書き 込み動作） 時の動作タイミングを示す波形図である。
図 2 8は、 本発明の半導体不揮発性記憶装置を用いたコンピュータシステムを 示す機能ブロック図である。
図 2 9は、 従来の書き込み動作 （メモリセルしきい値電圧を下げる動作） のフ ローチャート図である。
図 3ひは、 従来のメモリセルのしきい値電圧を下げる動作 （書き込み動作） を 行った際の書き込み状態を示す図である。
図 3 1 A, 3 1 B , 3 1 Cは、 本発明のメモリセルのしきい値電圧を下げる動 作 （書き込み動作） を行った際の書き込み状態を示す図である。
図 3 2は、 本発明のメモリセルの端子に印加する電圧を示す図である。
図 3 3は、 本発明の一実施例の半導体不揮発性記憶装置のメモリマツ卜の概念 図。
図 3 4 A， 3 4 Bは、 従来例の半導体不揮発性メモリセルの消去動作での電圧 印加例を示すトランジスタの断面図。
図 3 5は、 本発明の一実施例の消去動作での選択メモリセルの電圧印加例を示 すトランジスタの断面図。
図 3 6 A, 3 6 B , 3 6 Cは、 本発明の一実施例の半導体不揮発性メモリセル の消去動作での非選択メモリセルの電圧印加例を示すトランジス夕の断面図。 図 3 7は、 本発明の実施例の半導体不揮発性記憶装置を示す機能プロック図。 図 3 8は、 本発明の一実施例のセンスラッチ回路を詳細に示す回路図。
図 3 9は、 本発明の一実施例において、 A N D型メモリセルで構成されるメモ リマツトを詳細に示す回路図。
図 4 0は、 本発明の一実施例の消去動作でメモリマツ 卜へ供給される電圧を発 生するための機能ブロック図。
図 4 1は、 本発明の一実施例のメモリウエル電圧切り換え回路の回路図。 図 4 2は、 本発明の実施例のワード線を選択する行デコーダ回路の回路図。 図 4 3は、 従来例の消去動作のタイミングを示す波形図。
図 4 4は、 本発明の一実施例の第 1の消去動作のタイミングを示す波形図。 図 4 5は、 本発明の一実施例の第 2の消去動作のタイミングを示す波形図。 図 4 6は、 本発明の一実施例の第 3の消去動作のタイミングを示す波形図。 図 4 7は、 本発明の一実施例の第 4の消去動作のタイミングを示す波形図。 図 4 8は、 本発明のメモリセルアレイマツト部の金属配線層のレイァゥトを示 す図である。 図 4 9は、 本発明のメモリセルアレイマツト部の金属配線層のレイァゥトを示 す図である。
図 5 0は、 従来のメモリセルアレイ部のレイァゥ卜の概略を示す図である。 図 5 1は、 本発明のメモリセルアレイ部のレイアウトの概略を示す図である。 図 5 2は、 N AND型メモリセルの接続例を示す回路図である。
図 5 3は、 従来のメモリセルアレイの等価回路図を示す。
図 5 4は、 本発明のメモリセルアレイの等価回路図を示す。
図 5 5は、 ソース線間のビット線本数に対するソース線の面積割合を示す図で める。
図 5 6は、 メモリセルのビッ ト線位置に対するしきい値電圧の依存性を示す図 である。
図 5 7は、 本実施例の半導体不揮発性記憶装置を示す機能プロック図である。 図 5 8は、 本実施例のセンスラッチ回路を詳細に示す回路図である。
図 5 9は、 本実施例の読み出し動作のタイミングを示す波形図である。
図 6 0は、 P Cカードへの適用例を示すブロック図。
発明を実施する為の最良の形態
以下、 本発明の実施例を図面に基づいて詳細に説明する。
図 1 2により、 本実施例の半導体不揮発性記憶装置の基本構成を説明する。 本実施例の半導体不揮発性記憶装置は、 たとえばしきレ、値電圧を電気的に書き 換え可能なトランジスタからなる複数のメモリマツ トにより構成される EE PR OMとされ、 メモリマット Memory Mat. 行ア ドレスバッファ X A D B、 行ァドレ スデコーダ XDCR、 センスアンプおよびデータラッチ共用のセンスラツチ回路 S Lと列ゲートアレイ回路 YG、 列ア ドレスバッファ YADB、 列ア ドレスデコ ーダ YDCR、 人力バッファ回路 D I B、 出力バッファ回路 DOB、 マルチプレ クサ回路 MP、 モードコントロール回路 MC、 コントロール信号バッファ回路 C SB、 内蔵電源回路 VSなどから構成されている。
この半導体不揮発性記憶装置において、 コントロール信号バッファ回路 C S B には、 特に制限されるものではないが、 たとえば外部端子 ZCE、 /OE、 /W E、 S Cなどに供給されるチップイネ一ブル信号、 アウトプットイネ一ブル信号、 ライトイネ一ブル信号、 シリアルクロック信号などが入力され、 これらの信号に 応じて内部制御信号のタイミング信号を発生し、 またモ一ドコントロール回路 M Cには外部端子 (/B) からレディ/ビジィ信号力く入力されている。 なお、 本実施例における CE、 /OE、 ZWEなどの 「/」 は相補信号を表している c さらに、 内蔵電源回路 VSにおいては、 特に制限されるものではないが、 たと えば外部から電源電圧 Vc cが入力され、 読み出しワード線電圧 V rw、 書き込 みワード線電圧 Vww、 書き込みべリファイワード線電圧 Vwv、 消去ワード線 電圧 V e w、 消去べリファイヮ一ド線電圧 V e V、 読み出しビッ ト線電圧 V r b、 読み出しリファレンスビッ ト線電圧 Vr r、 書き込みドレイン端子電圧 Vwd、 書き込みトランスファゲート電圧 Vw t、 低しきい値べリファイワード線電圧 V l v、 選択戻しワード線電圧 Vpw、 選択戻し非選択チャネル · ドレイン電圧 V P c、 選択戻しトランスファゲ一ト電圧 Vp t、 高しきい値べリファイヮード線 電圧 Vhv、 再選択書き込みワード線電圧 V sw、 再選択書き込みドレイン端子 電圧 Vs d、 再選択書き込みトランスファゲート電圧 V s tなどが生成されるよ うになつている。 なお、 上記各電圧は外部から供給されるようにしてもよい。 ここで生成された各電圧は、 読み出しワード線電圧 V rw、 書き込みワード線 電圧 Vww、 書き込みべリファイワード線電圧 Vwv、 消去ワード線電圧 Vew、 消去ベリファイワ一ド線電圧 V e v、 書き込みトランスファゲ一ト電圧 Vw t、 低しきい値べリファイワード線電圧 V 1 v、 選択戻しワード線電圧 Vpw、 選択 戻しトランスファゲ一ト電圧 Vp t、 高しきい値べリファイヮード線電圧 Vh v、 再選択書き込みヮ一ド線電圧 V s w、 再選択書き込みトランスファゲ一ト電圧 V s 1カ\ 行アドレスデコーダ XDCRに、 読み出しビッ ト線電圧 Vrb、 読み出 しリファレンスビッ ト線電圧 Vr r、 書き込みドレイン端子電圧 Vwd、 選択戻 し非選択チャネル · ドレイン電圧 Vp c、 再選択書き込みドレイン端子電圧 V s d、 書き込みトランスファゲート電圧 Vwt、 選択戻し卜ランスファゲ一ト電圧 Vp t、 再選択書き込みトランスファゲート電圧 Vs tがセンスラッチ回路 SL にそれぞれ入力されている。
内蔵電源電圧は、 電源電圧の共用化を図ってもよい。 たとえば、 消去ワード線 電圧 V e wと選択戻しヮード線電圧 V p w、 書き込みワード線電圧 V w wと再選 択書き込みヮード線電圧 V s w、 書き込みドレイン端子電圧 Vwdと再選択書き 込みドレイン端子電圧 Vs d、 書き込みトランスファゲ一ト電圧 Vwtと再選択 書き込みトランスファゲ一ト電圧 Vs tなどが共用の電圧となりえる。
この半導体不揮発性記憶装置においては、 外部端子から供給される行、 列アド レス信号 AX、 AYを受ける行、 列アドレスバッファ XADB、 YADBを通し て形成された相補アドレス信号が行、 列アドレスデコーダ XDCR、 YDCRに 供給される。 また、 特に制限されるものではないが、 たとえば、 上記行、 列アド レスバッファ XADB、 YADBは装置内部のチップイネ一ブル選択信号 Z C E により活性化され、 外部端子からのアドレス信号 AX、 AYを取り込み、 外部端 子から供給されたァドレス信号と同相の内部ァドレス信号と逆相のァドレス信号 とからなる相補ァドレス信号を形成する。
行ァドレスデコーダ XDCRは、 行ァドレスバッファ XADBの相補ァ ドレス 信号に従ったメモリセル群のヮ一ド線 Wの選択信号を形成し、 列アドレスデコー ダ YDCRは、 列ァドレスバッファ YADBの相補ァドレス信号に従ったメモリ セル群のビッ ト線 Bの選択信号を形成する。 これにより、 メモリマッ ト Memory Mat 内において、 任意のワード線 Wおよびビッ ト線 Bが指定されて所望のメモリ セルが選択される。
特に制限されるものではないが、 たとえばメモリセルの選択は 8ビッ トあるい は 1 6ビッ ト単位などでの書き込み、 読み出しを行うために行ァドレスデコーダ XDCRと列アドレスデコーダ YDCRによりメモリセルは 8個あるいは 1 6個 などが選択される。 1つのデ一タブ口ックのメモリセルはヮード線方向 （行方向） に m個、 ビッ ト線方向 （列方向） に n個とすると、 mx n個のメモリセル群のデ 一夕ブロックが 8個あるいは 1 6個などから構成される。
ここで、 メモリマトリ ックス Memory Matrix の任意のメモリセルを選択し、 こ の選択されたメモリセルからのデータの読み出し動作について、 メモリセルに対 してシリアルアクセス方式を用いる場合と、 ランダムアクセス方式を用いる場合 について、 図 1 3〜図 1 6により説明する。 本実施の形態においては、 出力の際 に一時データをラツチするセンスラツチ回路を設けてシリアルアクセス方式を採 用することで、 特に大きな効果が期待できる。 たとえば、 シリアルアクセス方式においては、 図 1 3のようなタイミングチヤ —トとなり、 メモリマトリックス Memory Matrix の一部概略を示す図 1 4 A， 1 4 Bのようにしてデータが出力される。 すなわち、 チップイネ一ブル信号 ZC E、 ァゥトプッ トイネーブル信号 ZO E、 ライ トイネーブル信号/ WEが活性化され、 データ入力コマンド Din の入力後にァドレス信号 Address が入力されると、 シリ アルクロック信号 S Cに同期して、 ァドレス信号が順次インクリメントまたはデ クリメントされ、 たとえば 0ビッ 卜から 5 1 1 ビッ 卜までの 5 1 2ビッ 卜のデ一 タ Dataが順次出力される。
この場合に、 メモリマトリックス Memory Matri においては、 図 1 4 Aのよう に 1つのワード線 W L iが指定され、 さらにデータ線 D L jが順に指定されるこ とで、 ヮ一ド線 WL iとビッ ト線 B L jに接続されるメモリセルが順次選択され て、 センスラッチ回路にデータが取り込まれる。 そして、 このセンスラッチ回路 に取り込まれたデータは、 図 1 4 Bのようにメインアンプを通じて順次出力され る。 たとえば、 アドレス信号 Address が入力されてから最初のデータが出力され るまでの時間 twscは 1 i s、 1つのデータが出力される時間 tsccは 5 O nsとなる ことができ、 データの高速な読み出しが可能となる。
これに対して、 ランダムアクセス方式においては、 図 1 5のようなタイミング チャートとなり、 メモリマトリツクス Memory Matri の一部概略を示す図 1 6の ようにしてデータが出力される。 すなわち、 最初のアドレス信号 Address が入力 されると、 メモリマトリックス Memory Matrix においては、 1つのワード線 WL iと 1つのビッ ト線 B L jが指定され、 このヮ一ド線 WL iとビッ ト線 B L jに 接続されるメモリセルが選択される。 そして、 この選択されたメモリセルのデー 夕はセンスアンプを通じて出力される。 同様に、 次のアドレス信号 Address に対 しても、 このァドレス信号 Address の入力から時間 tacc後に、 ヮード線 WL i と ビッ ト線 B L jにより選択されたメモリセルのデ一夕を出力することができる。 上記メモリセルは、 特に制限されるものではないが、 たとえば E P R O Mのメ モリセルと類似の構成であり、 制御ゲートと浮遊ゲートとを有する公知のメモリ セル、 または制御ゲートと浮遊ゲート、 および選択ゲートとを有する公知のメモ リセルである。 ここでは、 制御ゲートと浮遊ゲートとを有するメモリセルの構造 を図 5により説明する。
図 5において、 この不揮発性メモリセルは、 たとえば 1 9 87年に発行された International Electron Devices Meeting Tech. Dig. pp. 5 6 0 - 5 6 3にお いて発表されたフェラッシュメモリのメモリセルのトランジスタと同一の構造で ある。 このメモリセルは、 特に制限されるものではないが、 たとえば単結晶 P型 シリコンからなる半導体基板上に形成される。
すなわち、 この不揮発性メモリセルは、 図 5に示すように制御ゲート電極 1、 ドレイン電極 2、 ソース電極 3、 浮遊ゲート 4、 眉間絶縁膜 5、 トンネル絶縁膜 6、 P型基板 7、 ドレイン ' ソース領域の高不純物濃度の N型拡散層 8， 9、 ド レイン側の低不純物濃度の N型拡散層 1 0、 ソース側の低不純物濃度の P型拡散 層 1 1からなるトランジスタ 1素子によって、 1つのフラッシュ消去型の EE P ROMセルが構成されている。
これらのメモリセルを複数接続するメモリセル群については、 種々の接続例が 提案されており、 特に制限されるものではないが、 たとえば、 図 1 7から図 2 0 に示すような NOR型、 D I NOR型、 AND型、 H I CR型などがあり、 以下 順に説明する。
図 1 7は、 メモリセルを NOR型により接続した例であり、 メモリセルの MO S トランジスタに対してワード線 W 1， …， Wmとビッ ト線 B 1, …， Bn、 さ らに Source Line が接続され、 これらを通して書き換え （書き込み、 消去） 動作 または読み出し動作が行われる。 すなわち、 ワード線 W1, Wmは MOS ト ランジス夕のゲート、 ビッ ト線 B 1, …， B nは MOS トランジスタのドレイン、 Source Line は MO S トランジスタのソースにそれぞれ接続されている。
図 1 8は、 D I NOR型によるメモリセルの接続例で、 Select Gate および Sub Bit Lineが追加され、 Select Gate の MOS トランジスタのソースはビッ ト 線 B 1 , …， Bnに接続され、 またこの MO S トランジスタのドレインは Sub Bit Lineを通してそれぞれのメモリセルの MOS トランジスタのドレインに接続 されている。
図 1 9は、 AND型による接続例を示し、 Select Gate 1および Select Gate 2、 さらに Sub Source Line を有し、 Select Gate 1の MOS トランジスタのソ —スは、 ビッ ト線 B l， …， Bnに接続され、 さらにこの MOSトランジスタの ドレインは Sub Bit Lineを通してそれぞれのメモリセルの MOSトランジスタの ドレインに接続されている。 また、 Select Gate 2の MOSトランジスタのソ一 スは Source Line に接続され、 さらにこの MOSトランジスタのドレインは Sub Source Line を通してそれぞれのメモリセルの MO Sトランジスタのソースに接 続されている。
図 20は、 H I CR型によるメモリセルの接続例で、 Select Gate 1の MOS トランジスタのソースはビッ ト線 B 1， …， Bnに接続され、 さらにこの MOS トランジスタのドレインは Sub Bit Lineを通してそれぞれのメモリセルの MOS トランジスタのドレインに接続されている。 また、 Select Gate 2の MOS トラ ンジス夕のソースは Source Line に接続され、 さらにこの MOSトランジスタの ドレインは Sub Source Line を通してそれぞれのメモリセルの MO S 卜ランジス 夕のソースに接続されている。
メモリセルのしきい値電圧を選択的に上げる若しくは下げる動作すなわち書換 え動作手法を図 6A, 6 B、 図 7 A, 7 Bのメモリセルの断面模式図と端子印加 電圧を用いて説明する。
図 6A, 6 Bは、 メモリセルのしきい値電圧を選択的に下げる動作を示したも のである。 図 6 A、 図 6 Bは、 それぞれの制御ゲ一卜が共通のヮード線に接続さ れたメモリセルであり、 図 6 Aの端子印加電圧はメモリセルのしきい値電圧を下 げる際の端子印加電圧を示してあり、 図 6 Bの端子印加電圧はメモリセルのしき い値電圧を保持する際の端子印加電圧を示している。 図 6 A、 図 6 Bの制御ゲー 卜が共通に接続されたワード線にたとえば一 1 0 V程度の負の電圧を印加し、 図 6 Aのメモリセルのドレイン端子には選択的にたとえば 5 V程度の電圧を印加す ることで、 浮遊ゲートとドレイン間に電圧差が生じ、 浮遊ゲート内の電子がドレ イン側に Fowler-Nordheimトンネル現象で引き抜かれる。 図 6 Bのメモリセルの ドレイン端子には 0 Vを印加することで、 浮遊ゲ一トとドレイン間との電圧差を 少なくさせ、 浮遊ゲート内の電子の放出を防ぐ。
尚、 メモリセルのしきい値電圧を下げる動作において、 非選択のワード線の電 圧は、 ドレイン電圧によるディスターブ （電子の放電） を防止するため正電圧が 印加されている。 そのため、 書換え動作ではソース電極を openとすることで、 定 常電流が流れることを防止する。
図 7 A， 7 Bは、 メモリセルのしきい値電圧を選択的に上げる動作を示したも のである。 図 7 A、 図 7 Bは、 それぞれの制御ゲートが共通のワード線に接続さ れたメモリセルであり、 図 7 Aの端子印加電圧はメモリセルのしきい値電圧を上 げる際の端子印加電圧を示してあり、 図 7 Bの端子印加電圧はメモリセルのしき い値電圧を保持する際の端子印加電圧を示している。 図 7 A、 図 7 Bの制御ゲ一 卜が共通に接続されたワード線にたとえば 1 6 V程度の高電圧を印加し、 図 7 A のメモリセルのドレイン端子には選択的にたとえば 0 Vの電圧を印加することで、 浮遊ゲートとチャネル間とに電圧差が生じ、 チャネル内の電子が浮遊ゲート内に Fowl er-Nordheimトンネル現象で注入される。 図 7 Bのメモリセルのドレイン端 子にはたとえば 8 V程度の電圧を印加することで、 浮遊ゲートとチヤネル間との 電圧差を少なくさせ、 浮遊ゲート内への電子の注入を防ぐ。
また、 メモリセルのしきい値電圧を上げる動作でのドレイン電圧すなわちチヤ ネル電圧を負の電圧として、 制御ゲートすなわちワード線電圧を下げることも可 能である。
図 6 A, 6 B、 図 7 A, 7 Bから明らかなように、 メモリセルのドレイン端子 に印加する電圧値を選択的に制御することにより、 選択的にメモリセルのしきい 値電圧を書き換えられる。 メモリセルのドレイン端子に印加する電圧値を選択的 に制御するには、 後述するように、 メモリセルのドレイン端子が接続されるビッ ト線ごとにフリップフ口ップを有するセンスラツチ回路を接続し、 センスラツチ 回路にドレイン端子の電圧情報に関するデータを持たせればよい。
本実施例のメモリマツ ト Memory Matとセンスラッチ回路 S Lとの接続について、 その概要を図 2 1と図 2 2により説明する。 本実施例においては、 ビッ ト線 B 1 から B nの 1本に 1つのセンスラツチ回路 S Lが設けられることが特徴であり、 たとえば図 2 1に示すようにセンスラッチ回路 S L 1から S L nをメモリマツ 卜 Memory Mat a、 bのビッ ト線 B a 1から B a n、 B b 1から B b nに対してォ —プンビッ ト線方式で配置して、 図 2 2のようにビット線 B 1から B nの 2本に 2つのセンスラツチ回路 S Lが設ける折り返しビッ ト線方式で配置する。 次に、 センスラッチ回路 S Lの詳細な回路図を説明する。 メモリマッ ト Memory Matとセンスラッチ回路 SLとの接続を図 2 1のオープンビッ ト線方式で配置し た場合のセンスラッチ回路 SLの回路図を図 2 3に示す。
この図 2 3に示すセンスラッチ回路 SLにおいては、 ビッ ト線 B anと Bbn に対してフリップフロップを含むセンスラッチ回路 SLが接続されており、 ビッ ト線 B a nと B a n、 Bbn— 1と Bbnに対して同一 （等価） の接続構成を有 している。 さらに、 センスラッチ回路 SLはビッ ト線の偶数 Z奇数に対してコン トロール信号を分けており、 ビッ ト線 B a n— 1と B b nに対して同一 （等価） の接続構成を有している。 これは、 ビッ ト線の寄生線間容量が、 センス動作にあ たえる影響を防止するためで、 たとえば偶数ビッ ト線側 （以下、 even側という） に接続されているメモリセルのセンス動作中は、 奇数ビッ ト線側 （以下、 odd 側 という） の電位を V s sとして寄生線間容量を一定の値で、 even側のメモリセル の読み出しを行う。
メモリマツ ト Memory Mat aのビッ ト線 B a 1を例に説明すると、 ビッ ト線 B a 1には、 ビッ ト線の電位を接地電圧 V s sにデイスチャージを行うゲート信号 BD e uを入力とする MOS トランジスタ!^ 1と、 ビッ ト線の電位のプリチヤ一 ジを行うゲ一ト信号 RC e uを入力とする MOS トランジスタ M 2と、 フリップ フロップの情報をゲート入力信号とする MOS トランジスタ M 4を介してプリチ ヤージ信号 PC e uをゲ一トとする MOS トランジスタ M3が接続されている。
M 3と M 4との接続は限定するものではなく、 電源電圧 V c c側が M 3、 ビッ ト 線側が M4でもよい。 ビッ ト線 B a 1とフリップフ口ップ側配線 B a 1 f 間には、 ゲー卜信号 TRe uを入力とする MOS トランジスタ M5が接続されている。 フ リップフロップ側配線 B a 1 f には、 フリップフロップの電位を接地電圧 V s s にデイスチャージを行うゲート信号 RS L e uを入力とする MOS トランジスタ M 6と、 列ア ドレスに応じて列ゲ一ト信号 Y a d dを入力としフリ ップフロップ の情報をデータ出力を行う MOS トランジスタ M7と、 ゲ一ト入力信号をフリッ プフロップの情報とする MOS トランジスタ M8に接続されている。 MOS トラ ンジスタ M 8のドレインは共用信号 A L e u、 ソースは接地電圧 V s sとし、 多 段入力 NOR回路接続を組む。 すなわち、 接続されている全てのフリップフロッ プの情報が接地電圧 V s sになることを判定する MO S トランジスタである。 以上、 本実施例の半導体不揮発性記憶装置の基本構成を述べてきたが、 次に、 本実施例の特徴であるしきい値電圧を下げる動作 （書き込み動作） シーケンスを 図 1から図 4の動作シーケンスにより説明する。
尚、 図 1から図 4の動作シーケンスをしきい値電圧を下げる動作を消去シ一ケ ンスに適用することも可能である。
本実施例の第 1の実施例の動作シーケンスを図 1に示す。 本実施例は、 Aシー ゲンス、 すなわち、 前述した図 2 9の動作シーケンスの後に、 Bシーケンス、 す なわち、 メモリセルのデータを読み出し、 所定のレベル以上書き込み過ぎたメモ リセル （以下、 低しきい値のメモリセルという） がないかを確認する低しきい値 ベリフアイ動作を行い、 低しきい値電圧のメモリセルのしきい値電圧を選択的に 戻す動作 （選択戻し動作） を追加した。
図 3 1 Aにより、 Bシーケンスを詳述する。 低しきい値べリファイ動作時のヮ ード線電位は、 メモリセルのしきい値電圧が負の値とならないような電圧、 たと えば接地電圧 V s sに設定する。 しきい値電圧が V s s以下である低しきい値の メモリセルに接続されたヮード線を選択すると電流が流れるので、 低しきい値の メモリセルの存否を確認できる。 低しきい値のメモリセルが存在すれば、 単位戻 し時間を設定して、 図 7に示すチャネル全面 Fowl er-Nordhe imトンネル現象によ り、 低しきい値のメモリセルのしきい値電圧を 1回の動作で選択的に V s s以上 のしきい値に戻す。
本実施例の第 2の実施例の動作シーケンスを図 2に示す。 第 1の実施例では 1 回の動作で選択戻し動作を行うのに対して、 第 2の実施例では、 低しきい値ベリ フアイ動作及び選択戻し動作を複数回に分けて行う Cシーケンスを Aシーケンス の後に行う。 Cシーケンスを繰り返す間に、 メモリセルのしきい値電圧が戻った メモリセル、 すなわち、 低しきい値ではなくなつたメモリセルは、 Cシーケンス の動作対象からはずれ、 不必要な選択戻し動作が行われないように設定される。 尚、 Cシーケンスにおいて最初に行われる低しきい値ベリフアイ時のヮード線 電圧と 2回目以降に繰り返し行われる低しきい値べリファイ時のヮード線電圧は 一致していなくてもよい。 たとえば、 最初に行われる低しきい値べリファイ時の ワード線電圧を接地電圧 V S Sとし、 上述した Bシーケンスの如くデプレッショ ンしているメモリセルを判定し、 単位戻し時間を設定して、 低しきい値のメモリ セルのしきい値電圧を 1回の動作で選択的に V s s以上のしきい値に戻し、 2回 目以降に繰り返し行われる低しきい値べリファイ時のワード線電圧を、 図 3 1 B のように、 たとえば 0 . 5 Vとし、 メモリセルのしきい値電圧が 0 . 5 V以上に 戻してもよい。
本実施例の第 3の実施例の動作シーケンスを図 3に示す。 第 3の実施例では、 低しきい値べリファイ動作、 選択戻し動作を行った後、 書き込みが所定のレベル まで達していないメモリセル （以下、 高しきい値のメモリセルという） の存否を 確認する高しきい値べリファイ動作を行い、 高しきい値のメモリセルがあればそ のメモリセルに対し、 しきい値電圧の選択書き込み動作 （以下、 再選択書き込み という） を行う。 選択戻し動作と再選択書き込み動作との間には、 しきい値電圧 を下げる動作をしているので、 再データ入力のベリファイ動作が必要である。 し きい値電圧を保っているものと、 少しだけしきい値電圧が変動したものとの区別 を ί亍ぅためである。
再データ入力べリファイのヮード線電圧をたとえば 2 V程度の電圧を印加して、 書き込みデータをフリップフロップにラッチさせる。 後述するように、 この書き 込みデータと、 高しきい値べリファイ動作の結果とに応じて、 再選択書き込みを 行うメモリセルを決定する。 高しきい値べリファイ動作時のヮ一ド線電圧には、 たとえば 1 . 5 V程度の電圧を印加して、 書き込み対象セルのしきい値電圧を、 1 . 5 V以下にする。 再選択書き込み動作は、 書き込み動作と同様なシーケンス により実現できる。
このシーケンスにより、 書き込み状態のしきい値電圧レベルを、 低しきい値べ リフアイ時のヮード線電圧 0 . 5 Vから高しきい値ベリフアイ時のヮード線電圧 1 . 5 Vの間に収めることができる。
本実施例の第 4の実施例の動作シーケンスを図 4に示す。 第 4の実施例の動作 シーケンスは Cシーケンスと Dシーケンス、 すなわち、 選択戻し動作と再選択書 き込み動作をあらかじめ規定した回数だけ繰り返す動作シーケンスである。
以下、 上述した A、 B、 C、 Dシーケンスをさらに詳述する。 本実施例の図 1から図 4に記載の A、 B、 C Dシーケンス行う際のセンスラ ツチ回路 S L内のフリップフ口ップのデータをそれぞれ図 8、 図 9、 図 1 0、 図 1 1に示し、 また、 A、 B、 C、 Dシーケンス行う際の図 2 3のセンスラッチ回 路 S L内の内部信号のタイミング波形図を図 2 4、 図 2 5、 図 2 6、 図 2 7に示 す。 図 8から図 1 1に記載のフリップフロップのデータ " 0 " は、 フリップフロ ップが接続されているメモリセルのしきい値電圧が高い状態 （消去状態） と定義 しており、 フリップフロップのデ一夕は接地電圧 V s sである。 また、 フリップ フロップのデータ " 1 " は、 メモリセルのしきい値電圧が低い状態 （書き込み状 態） と定義しており、 フリップフロップのデータはたとえば外部電源電圧 V c c であり、 書き換え動作時には内部昇圧電位の書き込みドレイン端子電圧 V w d、 選択戻し非選択チャネル · ドレイン電圧 V p c、 再選択書き込みドレイン端子電 圧 V s dとなる。
図 2 4から図 2 7のタイミング波形図は、 メモリマツト Memory Mat a側のメ モリセル群 （セクタ） を選択した （対象メモリマツ ト Memory Mat側の） 波形図で あり、 実線の波形は、 図 2 3において添字に uがついている制御信号の波形であ り、 破線の波形は、 図 1 9において添字に dがついている制御信号の波形図であ まず、 書き込み動作シーケンス （Aシーケンス） を図 8で説明する。 しきい値 が高い状態 （消去状態） を保持するメモリセルにビット線を介して接続されてい るセンスラッチ回路内のフリップフロップを " 0 " とし、 しきい値が低い状態 (書き込み） に書き換えるメモリセルにビッ ト線を介して接続されているフリツ プフロップを " 1 " とするデータを入力し、 その後図 6に示したドレインエツヂ Fowl er-Nordhe im トンネル現象で浮遊ゲート内の電子を引き抜く。 ベリファイで は、 選択ワー ド線の電圧を 1 . 5 Vとし、 フリ ップフロップのデータ " 1 " に対 応するビット線のみを選択的にプリチャージを行う。 書き込みしきい値電圧レべ ノレ、 すなわちべ'リファイ時のワード線電圧である 1 . 5 Vに到達したメモリセル ではセル電流が流れ Passとなり、 ビッ ト線の電位を放電する。 従って、 フリップ フロップのデータは " 0 " に書き換えられる。 1 . 5 Vに未達のメモリセルでは セル電流は流れず Fai 1となり、 ビッ ト線の電位はプリチャージした電圧を保ち、 フリップフロップのデータは "1" を保持している。 ベリファイ後のフリップフ 口ップのデータを再書き込みデータとし、 書き込みとベリフアイ動作を繰り返す フリップフロップの全てのデ一タカく "0" となることで書き込み動作を終了する c この一括判定は、 チップ内で自動的に行う。
図 24に書き込み動作シーケンス （Aシーケンス） 時のセンスラッチ回路 SL 内の内部信号のタイミング波形図を示す。
t 1までにセンスラツチ回路 S L内のフリップフ口ップに書き込みデータを入 力し、 t 1から t 5の間に書き込み、 t 5から t 9の間に even側のベリファイ、 t 9から t 1 1の間に odd側のベリファイ、 t 1 1から t 1 3の間にメモリセル しきい値電圧の全ビッ ト終了判定を行う。 t 1までの書き込みデータ入力は、 上 述したように、 メモリセルのしきい値電圧を選択的に下げたいメモリセルに対応 するビッ ト線 B 1, …， Bnに接続されているフリ ップフロップのデータを High レベル、 しきい値電圧を下げたくないデータを接地電圧 V s sとする。
t 1から t 2の間に PC e u、 P C o uを選択することにより、 フリップフ口 ップのデータを選択的にビッ ト線 B 1, …， Bnに伝達させる。 その後、 t 2か ら t 4の間に TR e u、 TRo uを選択して書き込みドレイン電圧を供給する。 TRe u、 TR 0 uの選択前に P C e u、 PC o uを選択するのは、 TRe u、 TRo uのみを選択した場合、 ビッ ト線 B 1， ···， B nの容量がフリップフ口ッ プ側 B 1 f , …， Bn f の容量より大きいので、 フリップフロップのデータを破 壊してしまうためである。 TRe u、 TRo uおよび SG 1 aZbの電位を 6 V とするのは、 書き込み時のドレイン電圧 5 V (¥3? 6ぉょび 8?0) をトラ ンスファするためであり、 ドレイン電圧を上げる場合には、 TRe u、 TRo u およびゲート信号 S G 1 a/bのドレイン側 Select Gate 1の M〇Sトランジス 夕のしきい値電圧を考慮して TR e u、 TRo uおよび SG 1 aZbのゲ一ト電 位を設定する。 選択ヮ一ド線電圧 W aの電位を立ち下げた （t 2) 後、 SG 1 a Zbを選択 （t 3) するのは、 ワード線の遅延時間がドレイン側 Select Gate 1 と比較して大きいからである。 正味の書き込み時間は t 3から t 4の間であり、 ワード線を負電圧一 1 0 Vとすることで、 選択的にビッ ト線電圧を 5 Vとするこ とで所望のメモリセルの浮遊ゲートに電界が生じ、 電子が放出される。 t 4から t 5の間は、 ビッ ト線 B 1， …， Bnの電位およびサブビッ トライン Sub Bit Line, サブソースライン Sub Source Line を接地電圧 V s sに放電する ために BDe u/d、 BDo u/dおよびドレイン側 Select Gate 1のゲート信 号 SG l aZb、 ソース側 Select Gate 2のゲート信号 S G 2 aZbが選択され る。
t 5から t 6の間は、 フリップフロップのデータにより選択的にビッ ト線にプ リチヤ一ジを行うためと、 リファレンス電位を非選択側メモリマッ トのビッ 卜線 に供給するために、 PC e uと RC e dが選択される。 ここで MOSトランジス 夕のしきい値電圧を考慮して、 プリチャージの電位を 1. 0Vとした場合には、 PC e uの電位を 2. 0Vとし、 リファレンス電位 0. 5Vとした場合には、 R じ 6 (3の電位は1. 5 Vとする。
t 6までは、 フリップフ口ップのデータを保持するために内部電源電圧 VS P e/o, VSN eZoは活性化されている。 t 5から t 1 0の間までは、 選択ヮ —ド線電位はべリファイ電圧の 1. 5 Vである。
even側べリファイ時のメモリセルの放電時間は、 t 6のソース側 Select Gate 2のゲート信号 SG 2 aの選択から、 t 7のドレイン側 Select Gate 1のゲート 信号 SG I aの非活性までであり、 この間 even側のフリップフロップは RS L e u/d信号の活性によりリセッ トされている。 その後、 1 7から 1 8の間に丁1¾ e u/dを選択し、 even側のフリップフ口ップの電源電圧 V SP e、 VSNeを 再び活性化することで、 ベリフアイ後のメモリセルの情報を even側のフリップフ 口ップに取り込むことができる。 すなわち、 メモリセルのしきい値電圧が低い状 態または高い状態により、 ビッ ト線の電位が放電状態またはプリチャージ電圧を 保っている。
t 8から t 9の間は、 even側べリファイ時のビッ ト線 B n— 1の電位およびサ ブビッ トライン Sub Bit Line、 サブソースライン Sub Source Line を接地電圧 V s sに放電する。
次に、 odd 側のベリフアイ動作を even側べリファイと同様に t 9から t 1 0の 間に行う。 その後、 T l 1から t 1 3の間にメモリセルしきい値電圧の全ビッ ト 終了判定を行う。 全てのメモリセルのしきい値電圧が下がっていれば、 フリップ フロップのデータは接地電圧 V s sであり、 この Vs sを判定する。 AL e uお よび ALouを活性ィ匕 （t 1 1から t 1 2間） した後、 その電位を検証し、 接地 電圧 Vs sの場合は t 1へ繰り返し、 書き込み動作を継続させる。 また、 ALe u、 AL 0 uが Highレベルの場合には書き込み動作を終了する。
図 9は、 Bシーケンス時のセンスラッチ回路内のフリップフロップのデータを あらわす。 従来の書き込み動作 （Aシーケンス） 終了後、 書き込みの対象となつ たヮ一ド線に接続されているすべてのメモリセルに対し、 上述した低しきい値べ リファイ動作を行う。 低しきい値べリファイ動作時のワード線電圧は、 例えば接 地電圧 V s sとし、 全ビッ トを対象としてプリチヤージを行う。 ベリファイヮ一 ド線電圧よりもしきい値電圧が低いビッ ト （デプレッションビッ ト） では、 セル 電流が流れ、 フリップフロップのデータは " 0 " となり、 また、 しき 、値電圧を 確保しているビッ トではプリチャージ電圧を維持して "1" となる。 その後、 フ リップフロップのデータ判定を行い、 全データが "1" なら動作を終了させ、 1 ビッ トでも "0" すなわち、 低しきい値べリファイ時のワード線電圧よりも、 し き L、値電圧が低 t、ビッ ト （デプレッションビッ ト） が存在すれば、 選択戻し動作 となる。 書き込みの対象となったワード線の電位を高電圧たとえば 1 6Vとし、 フリップフ口ップのデータで選択されたメモリセルのチャネルを接地電圧 V s s とし、 非選択のメモリセルのチャネル · ドレイン電圧 Vp c、 たとえば 8 Vで選 択戻し動作を行う。
図 25は、 Bシーケンス時のセンスラッチ回路 S L内の内部信号のタイミング 波形を示す。 t 1力、ら t 3の間では、 even側、 t 3から t 4の間に odd側の低し きい値べリファイ動作を行い、 t 4から t 5間ので選択戻し動作を行うか否かの 判定をし、 t 6から t 9間で選択戻し動作を行う。
図 24で説明した Aシーケンス内のベリファイ時との違いは、 全ビッ トを対象 とするベリファイ動作であるため、 t 1から t 2間のビッ ト線のプリチャージ電 圧及びリファレンス電圧の供給を、 RC e uの電位を 2. 0¥ぉょび1^じ 601の 電位を 1. 5 Vとすることで行う点にある。
選択戻し動作では、 まず t 5から t 6の間に PC e u、 PC o uを活性化させ フリ ップフロップのデータをビッ ト線に伝達させる。 その後、 書き込み動作と同 様に信号線を活性化することで選択戻し動作を実行できる。 ただし、 選択戻し動 作時のワード線電圧 Vpwは、 例えば 1 6 Vの高電圧を印加し、 フリップフロッ プの電源電圧 V S P e Z 0は、 選択戻し時の非選択チャネル · ドレイン電圧 V p c、 例えば 8 Vの電圧とし、 さらにドレイン電圧をトランスファする MOSトラ ンジス夕のゲート信号 TRe u/d、 TROuZdおよび SG 1 uZdの電位は、 選択戻し時のトランスファゲート電圧 Vp t、 例えば 9 Vとする。
図 1 0には、 Cシーケンス時のセンスラッチ回路内のフリップフロップのデー タをあらわす。 従来の書き込み動作 （Aシーケンス） 終了後、 書き込み対象とな つたヮ一ド線に接続されているメモリセルの低しきい値べリファイを図 9と同様 に行い、 しきい値電圧が低いビッ 卜 （デプレッションビッ ト） が存在されば、 選 択戻し動作を行う。 その後、 しきい値電圧を戻したい電圧で、 再度低しきい値べ リファイ動作が行われる。 たとえば、 低しきい値べリファイワード線電圧を 0. 5 Vとすると、 メモリセルのしきい値電圧を 0. 5 V以上にすることができる。 再度行う低しきい値べリファイにおいて、 選択ワード線の電圧を 0. 5Vとし た場合について述べる。 まず、 ビッ ト線側を全選択のプリチャージを行う。 選択 戻ししきい値電圧レベル、 すなわちべリファイワード線電圧である 0. 5 Vに未 達しているメモリセルではセル電流が流れ Failとなり、 ビッ ト線の電位を放電す る。 従って、 フリップフロップのデータは "0" を保持している。 また一方、 0. 5 Vに到達したメモリセルではセル電流は流れず Passとなり、 ビッ ト線の電位は プリチャージした電圧を保ち、 フリ ップフロップのデータの "1" に書き換えら れる。 ベリファイ後のフリップフロップのデ一夕を再選択戻しのデータとし、 選 択戻しと低しきい値ベリフアイ動作を繰り返す。 フリップフ口ップの全てのデー 夕が " 1" となることで動作は終了する。 この一括判定はチップ内で自動的に行 ラ。
図 2 6は、 Cシーケンス時のセンスラッチ回路 S L内の内部信号のタイミング 波形を示す。
t 1から t 2間にフリップフ口ップのデータをセッ 卜し、 t 2から t 8間に even側、 t 8から t 9間に odd 側の低しきい値べリファイ動作を行い、 t 9カヽら t 1 0間で選択戻し動作を行うか否かの判定をし、 t 1 0から t 1 1間で選択戻 し動作を ί亍ぅ。
t 1から t 2間、 非選択側の R SL e d、 RSLo dを選択し、 フリップフ口 ップの電源電圧 VSP e/o、 VSNe/oを活性化することにより、 フリップ フロップのデータを全ビッ ト選択にセッ トする。
t 2から t 3間は、 選択された全ビッ ト線にプリチャージ電位を、 非選択側メ モリマツ 卜のビッ小線にリファレンス電位を供給するために RC e uの電圧を 2. 0 V、 RC e dの電圧を 1. 5 Vにする。 even側べリファイ時のメモリセルの放 電時間は、 t 3のソース側 Select Gate 2のゲート信号 S G 2 aの選択から、 t 4のドレイン側 Select Gate 1のゲ一ト信号 SG 1 aの非活性までである。
t 4から t 5間に、 PC e uZdを選択し、 フリ ップフロップのデータをビッ ト線に伝達する。 その後、 t 5から t 6の間でフリップフ口ップのリセッ ト動作 を行い、 t 6から t 7間に TR e uZdを選択し、 even側のフリ ップフロップの 電源電圧 VSP e、 VSNeを再び活性化することで、 ベリファイ後のメモリセ ルの情報を even側のフリップフ口ップに取り込むことができる。
次に、 odd 側のベリファイ動作を even側べリファイと同様に t 8から t 9間に 行う。 その後、 t 9力、ら t 1 0間にメモリセルのしきい値電圧が所定の電圧以上 に戻ってし、るか否かの判定を行う。 全てのメモリセルのしきレ、値電圧が戻つてい れば、 フリップフロップのデータが電源電圧 VS P eZoの電位 （Highレベル） となるので、 フリップフ口ップのデータによりメモリセルのしきい値電圧の判定 を行うことができる。 フリップフロップのデータの検証は、 非選択側の AL e d および AL o dを活性化して行う。 フリ ップフロップのデータが接地電圧 V s s の場合は t 1 0からの選択戻し動作を行い、 その結果、 フリ ップフロップのデー 夕が Highレベルになれば動作を終了する。 選択戻し動作は図 2 1 と同様に行われ る。 選択戻し動作終了した t 1 1以降は、 t 2にもどり動作シーケンスを継続す る。
図 1 1は、 Dシーケンスでのフリップフロップのデータをあらわす。 再データ 入力ベリフアイのヮード線電圧をたとえば 2 V程度の電圧を印加して、 書き込み データをフリップフロップにラツチさせ、 高しきい値ベリフアイ時のヮ一ド線電 圧をたとえば 1. 5 V程度の電圧を印加して、 書き込み対象のメモリセルのしき い値電圧を 1. 5 V以下にする。
再選択書き込み動作のフリップフ口ップのデータは、 図 8で説明した書き込み のフリップフ口ップのデータと同様である。
図 2.7は、 Dシーケンス時のセンスラツチ回路 S L内の内部信号のタイミング 波形を示す。 回路 SLを動作させるタイミング波形図を示す。
t 1から t 3間にべリファイヮード線電圧 2 Vの再データ入力べリファイ動作 を行い、 t 3から t 4間にべリファイワード線電圧 1. 5 Vの高しきい値べリフ アイ動作を行い、 t 5から t 6間で再選択書き込み動作を行うか否かの判定をし、 t 6から t 7間で再選択書き込み動作を行う。 t 7終了後には、 t 2にもどり動 作シーケンスを継続する。
図 32は、 A、 B、 C及び Dシーケンス実行時並びに読み出し、 消去、 消去べ リファイ時にメモリセルの端子に印加する電圧を示す。
以上、 実施例に基づき具体的に説明したが、 前記実施例に限定されるものでは なく、 その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 たとえば、 本実施例の半導体不揮発性記憶装置については、 フラッシュメモリ (EEPROM) に適用した場合について説明したが、 本発明は前記実施例に限 定されるものではなく、 EEPROM、 E PROMなどの電気的に書き換え可能 な他の不揮発性記憶装置についても広く適用可能である。
また、 本実施例の半導体不揮発性記憶装置においては、 フラッシュメモリとし て記憶装置単位で使用される場合に限らず、 たとえばコンピュータシステム、 デ ジタル ' スチル . カメラシステム、 自動車システムなどの各種システムの記憶装 置として広く用いられ、 一例として図 24によりコンピュータシステムについて 説明する。
図 2 8において、 このコンピュータシステムは、 情報機器としての中央処理装 置 CPU、 情報処理システム内に構築した I ZOバス、 Bus Unit, 主記憶メモリ や拡張メモリなどの高速メモリをアクセスするメモリ制御ュニッ ト Memory Control Unit, 主記憶メモリとしての D R AM、 基本制御プログラムが格納され た ROM、 先端にキ一ボ一ドが接続されたキーボードコントロ一ラ KBDCなど によって構成される。 さらに、 表示アダプタとしての Display Adapterが Iノ0 バスに接続され、 上記 Display Adapterの先端にはディスプレイ Display力く接続 されている。
そして、 上記 I/Oバスにはパラレルポート Parallel Port I F, マウスな どのシリアルポート Serial Port I/F、 フロッピーディスク ドライブ FDD、 上記 I/Oバスよりの HDD I/Fに変換するバッファコントローラ HDD Bufferが接続される。 また、 上記メモリ制御ュニッ ト Me動 ry Control Unit から のバスと接続されて拡張 RAMおよび主記憶メモリとしての DRAMが接続され ている。
ここで、 このコンピュータシステムの動作について説明する。 電源が投入され て動作を開始すると、 まず上記中央処理装置 C PUは、 上記 ROMを上記 IZO バスを通してアクセスし、 初期診断、 初期設定を行う。 そして、 補助記憶装置か らシステムプログラムを主記憶メモリとしての DRAMにロードする。 また、 上 記中央処理装置 CPUは上記 1ノ0バスを通して HDDコントローラに HDDを アクセスするものとして動作する。
そして、 システムプログラムのロードが終了すると、 ユーザの処理要求に従い、 処理を進めていく。 なお、 ユーザは上記 Iノ0バス上のキーボードコントローラ KBDCや表示アダプタ Display Adapter により処理の入出力を行いながら作業 を進める。 そして、 必要に応じてパラレルポート Parallel Port 1 F, シリア ルポ一ト Serial Port I ZFに接続された入出力装置を活用する。
また、 本体上の主記憶メモリとしての DRAMでは主記憶容量が不足する場合 は、 拡張 RAMにより主記憶を補う。 ユーザがファイルを読み書きしたい場合に は、 ユーザは上記 HDDが補助記憶装置であるものとして補助記憶装置へのァク セスを要求する。 そして、 本発明のフラッシュメモリによって構成されたフラッ シュファイルシステムはそれを受けてフアイルデータのアクセスを行う。
以上のようにして、 実施例のフラッシュメモリなどの半導体不揮発性記憶装置 は、 コンピュータシステムのフラッシュファイルシステムなどとして広く適用可 能である。
さらに図 3 3から図 4 8に地の実施例を説明する。
図 33は本発明の実施例の概念を表わすメモリマツ 卜の概略図、 図 34 A、 3 4 Bは従来例である半導体不揮発性メモリセルのトランジスタを示す断面図およ び消去動作での電圧印加例を示す図、 図 3 5および図 3 6 A、 3 6 B、 3 6 Cは 本実施例の消去動作での選択および非選択メモリセルの電圧印加例を示す図、 図 3 7は本発明の半導体不揮発性記憶装置を示す機能ブロック図、 図 3 8は本発明 のセンスラッチ回路を示す回路図、 図 3 9は本発明のメモリマツトを示す回路図、 図 4 0はメモリマツ卜へ供給される電圧を発生するための機能ブロック図、 図 4 1および図 4 2はメモリウエル電圧切り換え回路および行デコーダ回路の回路図、 図 4 3から図 4 7は消去動作のタイミングを示す波形図、 図 4 8は本実施例の半 導体不揮発性記憶装置を用いたコンピュータシステムを示す機能プロック図であ る。
まず、 図 3 7により本実施例の半導体不揮発性記憶装置の構成を説明する。 本 実施例の半導体不揮発性記憶装置は、 たとえばしき 、値電圧を電気的に書き換え 可能なトランジスタからなる複数のメモリマツ トにより構成されるフラッシュメ モリであり、 メモリマッ ト （Memory Mat) 、 メモリマツ トウエル電圧切り換え回 路 MWV C、 行アドレスバッファ回路 X A D B、 行アドレスデコーダ回路 X D C R、 センスアンプおよびデータラッチ共用のセンスラツチ回路 S Lと列ゲ一トァ レイ回路 Y G、 列アドレスバッファ回路 Y A D B、 列ア ドレスデータ回路 Y D C R、 入力バッファ回路 D I B、 出力バッファ回路 D O B、 マルチプレクサ回路 M P、 モードコントロール回路 M C、 コントロール信号バッファ回路 C S B、 内蔵 電源回路 V Sなどから構成されている。
本実施例のメモリマツトとセンスラッチ回路 S Lとの接続は、 ビット線 B 1力、 ら B nの 1本に 1つのセンスラッチ回路 S Lが設けられており、 たとえば図 3 8、 図 3 9に示すようにセンスラッチ回路 S L 1から S L nをメモリマッ ト u、 dの ビッ ト線 B u 1から B u n、 B u 1から B u nに対してオープンビッ 卜線方式で 配置する。
図 3 7の半導体不揮発性記憶装置において、 コントロール信号バッファ回路 C S Bには、 特に制限されるものではないが、 たとえば外部端子/ C E、 ZO E、 /WE , S Cなどに供給されるチップィネーブル信号、 アウトプットィネーブル 信号、 ライトイネーブル信号、 シリアルクロック信号などが入力され、 これらの 信号に応じて内部制御信号のタイミング信号を発生し、 またモードコントロール 回路 MCには外部端子 RZ (/B) からレディ/ビジィ信号が入力されている。 なお、 本実施例における/ CE、 /OE、 /WEなどの 「/」 は相補信号を表し ている。
さらに、 内蔵電源回路 VSにおいては、 特に制限されるものではないが、 たと えば外部から電源電圧 Vc cと接地電圧 Vs sが入力され、 消去 （しきい値電圧 を上げる） 動作時のワード線電圧 Vh、 そのべリファイワード線電圧 Vhv、 書 き込み （しきい値電圧を下げる） 動作時のワード線電圧 V 1、 そのべリファイヮ 一ド線電圧 V 1 v、 消去動作時のメモリウエル電圧 Vmw、 読み出しビッ ト線電 圧 Vrb、 読み出しリファレンスビッ ト線電圧 Vr r、 書き込み動作時のドレイ ン端子電圧 V I d、 そのトランスファゲート電圧 V 1 tなどが生成されるように なっている。 電圧名の添字は、 供給されるメモリマッ トの添字 uZdと同じであ る。 なお、 上記各電圧は外部から供給されるようにしてもよい。
ここで生成された各電圧は、 ヮ一ド線電圧 Vh、 Vh v、 Vし V I Vおよび トランスファゲート電圧 V 1 tが行アドレスデコーダ回路 XDCRに、 ビッ ト線 電圧 V r b、 V r r、 V I dおよびトランスファゲ一ト電圧 V 1 tがセンスラッ チ回路 Sしに、 メモリゥヱル電圧 Vmwがメモリマツ トウヱル電圧切り換え回路 MWVCおよび行ァドレスデコーダ XDCR回路、 センスラツチ回路 S Lにそれ ぞれ入力されている。
この半導体不揮発性記憶装置においては、 外部端子から供給される行、 列ァド レス信号 AX、 AYを受ける行、 列アドレスバッファ回路 XADB、 YADBを 通して形成された相補ア ドレス信号が行、 列アドレスデコーダ回路 XDCR、 Y
DCRに供給される。 また、 特に制限されるものではないが、 たとえば上記行、 列ァドレスバッファ回路 XADB、 YADBは装置内部のチップィネーブル選択 信号/ CEにより活性化され、 外部端子からのアドレス信号 AX、 AYを取り込 み、 外部端子から供給されたァドレス信号と同相の内部ァドレス信号と逆相のァ ドレス信号とからなる相補ァドレス信号を形成する。
行アドレスデコーダ回路 XDCRは、 行アドレスバッファ XADBの相捕アド レス信号に従つたメモリセル群のヮ一ド線 Wの選択信号を形成し、 列ァドレスデ コーダ回路 Y D C Rは、 列ァドレスバッファ回路 Y A D Bの相補ァドレス信号に 従ったメモリセル群のビッ ト線 Bの選択信号を形成する。 これにより、 メモリマ ッ ト内において、 任意のワード線 Wおよびビッ ト線 Bが指定されて所望とするメ モリセルが選択される。
特に制限されるものではないが、 たとえばメモリセルの選択は 8ビッ トあるい は 1 6ビッ ト単位などでの書き込み、 読み出しを行うために行ァドレスデコーダ 回路 X D C Rと列アドレスデコ一ダ回路 Y D C Rによりメモリセルは 8個あるい は 1 6個などが選択される。 1つのデーダブロックのメモリセルはワード線方向 (行方向） に m個、 ビッ ト線方向 （列方向） に n個とすると、 m x n個のメモリ セル群のデ一ダブロックが 8個あるいは 1 6個などから構成される。
上記メモリセルは、 特に制限されるものではないが、 たとえば E P R OMのメ モリセルと類似の構成であり、 制御ゲートと浮遊ゲートとを有する公知のメモリ セル、 または制御ゲートと浮遊ゲート、 および選択ゲートとを有する公知のメモ リセルである。
5 1 2バイ ト （ 1バイ ト = 8ビッ ト） の 6 4 Mビッ トを例とし、 メモリマッ ト を図 3 7に示すように 2マツ ト構成とし、 単位プロック jを 6 4ビッ トとする。 図 1 9の A N D型メモリ接続では、 各々のビッ ト線 B n ( B 1から B 4 0 9 6 ) には、 j = 6 4個の複数のメモリセルを並列に接続した単位ブロックを片マツ ト i = 1 2 8個のメモリセルが、 ゲート信号 S i Dを入力とする選択 M O S トラン ジスタを介して接続されている。 共通のソースライン （Source Line)には、 ゲー 卜信号 S i Sを入力とする選択 MO S トランジスタを介して、 単位ブロック毎の サブソースライン （Sub Source Line)に接続されている。
以下、 本発明の消去動作について説明する。 図 3 5および図 3 6 A、 3 6 B、 3 6 Cに本発明の消去動作である選択、 非選択のメモリセルの電圧印加例を示す メモリセル断面図を示す。 図 3 5および図 3 6 A、 3 6 B、 3 6 Cのメモリセル は、 記憶装置の基板 p— sub と分離するために素子分離層 ni so領域内のゥエル D P wel l に形成される。 基板 p— sub の電圧は、 従来と同様な接地電圧 V s sで あり、 特に制限はないが、 素子分離層 ni soの電圧は、 ソース、 ドレイン端子電圧 より高い電圧値、 たとえば電源電圧 V c cや接地電圧 V s sを供給する。 本発明 では、 素子分離層 nisoの電圧を電源電圧 Vc cとする。
図 35の選択メモリセルの消去動作の電圧は、 制御ゲートに 1 2V、 ゥヱル D P well およびソース端子に負の電圧— 4 Vを印加する。 浮遊ゲートとチャネル 間とに電圧差が生じ、 チャネル内の電子が浮遊ゲート内に Fowler- Nordheim トン ネル現象で注入される。 なお、 メモリセルのドレイン電極は、 openとし、 メモリ セルを介した定常電流が流れることを防止する。
チャネル電圧を— 4 Vとすることにより、 ワード線電圧が 1 2Vでも、 従来の 消去時間と同じ時間 （約 lm秒） で消去動作ができる。
これにより、 消去時のメモリセルのしきい値電圧を、 読み出し時の選択ワード 線電圧である電源電圧 Vc cの上限電圧 Vc cma X以上とすることができる。 消去動作では、 消去を何回かに分けた消去パルスの繰り返し印加によって消去を 行うとともに、 消去後毎回、 メモリセルのしきい値電圧を検証する動作 （ベリフ アイ） が行われる。 消去べリファイのワード線電圧は、 4. 2 V程度に設定され る。
図 36 A、 36 B、 36 Cに非選択メモリセルへの電圧印加方式を示す。
図 36 Aの方式では、 制御ゲートに 0V、 ゥエル DP well およびソース端子 に—4 V、 ドレイン端子 openとする。 非選択メモリセルは一 4 Vのチャネル電圧 によるディスターブを受ける。 このディスターブの印加電圧は、 読み出し時のヮ ―ド線ディスターブを逆とした電圧印加と同様である。 読み出し時の選択ヮード 線電圧は電源電圧で V c cであり、 その最大電圧 V c cma Xは 3. 6V、 また、 一般的な保証電圧として 3. 9 Vであり、 保証時間は 1 0年間 （3 X 1 08 秒） である。
今、 5 1 2バイ ト （1バイ ト = 8ビッ ト） の 64Mビッ トを例とし、 消去ディ スターブを受ける時間を算出する。 メモリマッ ト構成を図 8等に示すような、 セ ンスラッチ回路 S Lに対してオープンビッ トライン方式とすると、 メモリマッ ト は 2分割される。 同一メモリマツ ト上の同一ビッ ト線に接続されているメモリセ ルのビッ ト数は、 8 kビッ ト （ 1 k== 1 024 ) であり、 たとえば、 単位プロッ クである並列ビッ ト数 jを 6 4ビッ ト、 最大消去時間 1 Oms、 書き換え回数を 1 06 回とすると、 選択セク夕のある同一のメモリマツ トの非選択セクタのメモ リセルには、 ワード線電圧相当 4 Vの消去ディスターブを 8 X 1 0 7 秒間受ける。 従って、 消去ディスターブ寿命の電圧値は、 電源電圧 V c cの保証電圧値と同 程度の値であり、 最大保証時間は、 読み出し保 SE時間内である。
図 3 6 Bの方式では、 制御ゲートに 0 V、 ゥエル D P wel l に— 4 V、 ソース 端子を open、 ドレイン端子に 0 Vとし、 制御ゲート電圧とチャネル電圧が同電位 の 0 Vであり、 非選択メモリセルの浮遊ゲ一ト内への電子の注入を完全に防ぐ。 図 3 6 Cの方式では、 制御ゲートおよびゥヱル D P wel l に 0 V、 ドレイン端 子およびソース端子を 0 Vまたは openとし、 図 3 6 Bと同様に制御ゲート電圧と チャネル電圧が同電位の 0 Vであり、 非選択メモリセルの浮遊ゲート内への電子 の注入を完全に防ぐ。 メモリセルの接続をたとえば図 1 9や図 2 0とし、 図 3 6 Bの方式を同一プロックの非選択セクタのメモリセルに用いた場合の消去ディス ターブ最大保証時間は、 6 . 3 X 1 0 s 秒に低減できる。
図 3 3には本発明のメモリマツトの概念図を示す。 半導体不揮発性記憶装置の メモリマツトを構成するセクタは、 消去動作が選択され、 ワード線に正の電圧が 印加されたセクタ （選択セクタ） 、 消去が非選択でワード線電圧とメモリウエル 電圧が異なるセクタ （非選択セクタ） 、 さらに消去が非選択でワード線電圧とメ モリセルのソース · ドレイン間電圧 （チャネル電圧） が等しいセクタ （完全非選 択セクタ） を備えている。
つぎに、 メモリセルの接続を図 1 9に示した A N D型接続としたメモリマツ 卜 の回路図を図 3 9に、 そのメモリマットへ供給される電圧発生の機能ブロック図 を図 4 0に、 メモリウエル電源切り換え回路 MWV Cの回路図を図 4 1に、 行デ コーダ回路 X D C R等の電圧変換回路およびドライバ回路を図 4 2に示す。
図 4 0の内蔵電源回路 V Sは、 基準電圧発生回路、 降圧回路、 昇圧ポンプ回路、 リ ミ ッタ回路、 電源切り換え回路から構成され、 モードコントロール回路 M Cに より制御されている。 書き込みべリファイワード線電圧 V 1 V ( 1 . 5 V ) は、 カレントミラー回路などで構成される降圧回路と基準電圧発生回路の基準電圧を 用いることにより発生できる。 また、 消去時のワード線電圧 V hの 1 2 V、 メモ リウヱル電圧 V mwの一 4 V、 書き込み時のワード線電圧 V 1の— 9 Vは、 昇圧 ポンプ回路で各々の電圧を発生した後、 基準電圧発生回路の基準電圧をリミッタ 回路に用いる。
図 4 1のメモリゥヱル電源切り換え回路 MWVCでは、 メモリウヱルの電圧を 接地電圧 V s sと負電圧一 4 Vとに切り換えを行なう回路であり、 入力信号 MC 1が低 （low)となる消去動作時に、 内蔵電源回路 VS内の一 4 Vの電源電圧も起 動がかかり、 メモリウヱルの電圧の立上がり波形は、 メモリゥヱル DP well と 素子分離層 n i soとの接合容量により、 数/秒から数十 秒で立ち上がる。
図 4 2の電圧変換回路およびドライバ回路は、 ワード線 W、 ドレイン、 ソース 側選択 MOSトランスのゲート信号 S i D、 S i S、 ビット線の電位をディスチ ャ一ジする MOS トランジスタのゲ一ト信号 BDC、 メモリマツ卜と同一のゥェ ル内のセンスラッチ回路 S Lを構成する MOS トランジスタ、 たとえばゲート信 号 TR等に接続されている。 この回路は、 電源電圧より高い電圧、 消去ワード線 電圧 Vhの 1 2 V、 書き込み電圧のトランスファゲート電圧 V 1 hの 5 V等と負 電圧、 消去ゥヱル電圧 Vmwの一 4 V、 書き込みワード線電圧 V 1の一 9 Vとの 切り換えを行なう回路である。
ワード線 Wを例として説明すると、 電圧変換回路およびドライバ回路の PMO S トランジスタのソース電圧は、 書き込み動作時には電源電圧 Vcじに、 消去動 作時には消去ワード線電圧 Vhの 1 2 Vに接続されている。 同回路内の素子分離 層 niso領域内の NMOS トランジスタのソース電圧は、 消去動作時のみに— 4 V となる消去ゥヱル電圧 V mwに接続されている。
消去動作時には、 制御信号 MC 2および NCを高 （high) に活性させ、 ァドレ ス信号が highに選択されているワード線 "Wのみが 1 2 Vの電圧となり、 非選択ヮ 一ド線の電圧は接地電圧 V s sとなる。 書き込み動作時には、 制御信号 MC 2お よび/ NCを highに活性させ、 ァドレス信号が選択されているヮ一ド線" Wのみが 一 9 Vの電圧となり、 非選択ワード線の電圧は電源電圧 V c cとなる。
消去時のワード線電圧 Vhはセクタを選択した後、 電源電圧 V c cから 1 2 V へ立ち上げる。 数 pFのワード線負荷容量により、 その立ち上り波形は数/ i秒か ら数十/ z秒で立ち上がる。 これは、 内蔵電源電圧を立ち上げてから、 セクタアド レスであるゲ一ト信号を切り換えると、 M〇S トランジスタの最小ドレイン · ソ —ス間耐圧 BVd sm i nを通過して、 MOS トランジスタを破壊することを防 止している。
また、 半導体不揮発性記憶装置において、 消去が選択されたセクタに対して、 ヮ一ド線およびメモリゥ ルに加える電圧の立上り波形を数 ^秒から数 + 秒と することによって、 メモリセルのしきい値電圧を書き換える電界が急激にかかる ことを防止でき、 書き換え回数の向上が図れる。
消去動作でヮード線 W1 1を選択した消去パルス 1回分のタイミング波形図を 図 43から図 47に示す。 この波形図は図 39に示すメモリマツ 卜の回路図によ る。 図 43は従来例、 図 4 4から図 47は本発明の消去タイミング波形を示す。 図 4 3に示すように、 選択ワード線 Wl 1の波形は t 1のタイミングで選択さ れ、 消去ワード線電圧 Vhの立上りで立上がる。 チャネル電圧であるドレイン、 ソースを Vmwuの接地電圧 V s sとするために、 S 1 D、 S I Sおよび BDC uを電源電圧 V c cとする。 t 3のタイミングでヮ一ド線を非選択、 消去ヮード 線電圧 Vhの活性を終了する。 t 2から t 3間がパルス 1回分の消去時間である。 図 44に本実施例の第 1の消去動作タイミング波形図を示す。 t 1のタイミン グで選択セクタのワード線 Wl 1とメモリウヱルを選択し、 Vhおよび Vmwu 電圧の起動をかける。 S 1 D、 S 1 S、 S i D、 S i S、 BDC uが V s sであ つても、 MOS トランジスタは ON状態となるため、 選択セクタ側のメモリセル のチャネル電圧は Vmwuの— 4 Vとなる。 また、 TRuの電圧を— 4 Vとする ことにより Bu n f との電圧ショートを防止する。 t 4のタイミングでヮ一ド線 を非選択、 消去ワード線電圧 Vh、 メモリゥヱル電圧 Vmwuの活性を終了する。 t 3から t 4間がパルス 1回分の消去時間である。
図 4 5に本実施例の第 2の消去動作タイミング波形図を示す。 図 44と同様に V hおよび Vmwu電圧を立ち上げる。 選択セクタの同一プロックのみをディス 夕ーブのセクタとするために、 同一ブロック内のチャネル電圧を一 4 V、 他のブ ロックのチャネル電圧を V s sとする。 TRuを BDC uを一 4 Vとし、 センス ラッチ側から供給される B u n f の V s sをビッ ト線 Bnに接続させ、 S 1 Sを V s s、 S 1 Dを一 4 Vとし選択ブロック内のチャネル電圧を— 4 V、 S i Dを V c c、 S i Sを一 4 Vとしチャネル電圧を V s sとする。 t 4のタイミングで ワード線を非選択、 消去ワード線電圧 Vh、 メモリゥヱル電圧 Vmwuの活性を 終了する。 t 3から t 4間がパルス 1回分の消去時間である。
図 4 6および図 4 7は、 V hの立ち上げを t 2とした波形であり、 その他のタ ィミングは図 1 5および図 1 6と同一である。 内蔵電源電圧の電流供給能力と負 荷容量によって到達電位に達する時間は違ってくる。 そのため、 メモリウヱル電 圧の立上り時の電圧到達時間がヮード線電圧の電圧到達時間に等しいタイミング で、 電圧発生回路の起動をかけることにより、 消去開始時間を明確にする。 つぎに、 メモリセルの書き込み動作を説明する。 書き込み動作時の制御ゲート すなわちヮ一ド線をたとえば一 9 V程度の負の電圧を印加し、 書き込みのメモリ セルのドレイン端子には選択的にたとえば 4 V程度の電圧を印加することで、 浮 遊ゲートとドレイン間に電圧差が生じ、 浮遊ゲート内の電子がドレイン側に
Fowl er-Nordheim トンネル現象で引き抜かれる。 非選択のメモリセルのドレイン 端子には 0 Vを印加することで、 浮遊ゲートとドレイン間との電圧差を抑え、 浮 遊ゲート内の電子の放出を防ぐ。
なお、 書き込み動作時の非選択のワード線の電圧は、 ドレイン電圧によるディ スターブ （電子の放電） を防止するため電源電圧 V c cを印加している。 そのた め、 メモリセルのソース電極を openとし、 メモリセルを介した定常電流が流れる ことを防止する。
書き込み時のメモリセルのしきい値電圧は、 読み出し時の選択ヮ一ド線電圧で ある電源電圧 V c cの下限電圧 V c c m i nと非選択ヮード線電圧である接地電 圧 V s sの 0 Vとの間でなくてはならない。 非選択のメモリセルのしきい値電圧 が負の値の電圧まで下がった場合には、 非選択メモリセルで電流が流れるため、 誤った読み出しが行われる。 そのため、 何回かに分けた書き込みパルスの繰返し 印加によって書き込み動作を行うとともに、 書き込み後に毎回、 メモリセルのし きい値電圧を検証する動作、 ベリファイが行われる。 書き込みべリファイのヮー ド線電圧は、 書き込み対象の全てのメモリセルのしきい値電圧が 0 Vにならない ような、 1 . 5 V程度に設定される。
なお、 上記に示したメモリセルのドレイン端子に印加される電圧情報は、 ビッ ト線を介してドレイン端子に接続されているセンスラツチ回路内のフリップフ口 ップにデータが蓄えられている。 センスラツチ回路 S Lの回路図を説明する。 メモリマツ卜とセンスラツチ回路 SLとの接続を図 37のオープンビット線方式で配置した場合のセンスラッチ回 路 SLの回路図を図 38示す。
この図 38に示すセンスラッチ回路 SLにおいては、 ビット線 Bunと Bdn に対してフリップフロップを含むセンスラッチ回路 S Lが接続されている。 ビッ ト線 Bunと Bdnに対して同一 （等価） の接続構成を有している。 さらに、 セ ンスラッチ回路 S Lはビット線の偶数 Z奇数に対してコント口一ル信号を分けて 接続しても良い。 これは、 ビット線の寄生線間容量が、 センス動作にあたえる影 響を防止するためで、 たとえば偶数ビッ ト線側に接続されているのメモリセルの センス動作中は、 奇数ビッ ト線の電位を V s sとして寄生線間容量を一定の値で、 偶数ビッ ト線側のメモリセルの読み出しを行う。
図 38に示すセンスラッチ回路 SLの構成をメモリマツ ト Memory Mat uのビッ ト線 Bu 1を例に説明すると、 ビット線 Bu 1には、 ビッ ト線の電位のプリチヤ ージを行うゲート信号 RCuを入力とする MOS トランジスタ Mlと、 フリップ フロップの情報をゲート入力信号とする MOS トランジスタ M 3を介してプリチ ヤージ信号 PC uをゲートとする MOSトランジスタ M2が接続されている。 M 2と M 3との接続は限定するものではなく、 電源電圧 V c c側が M 2、 ビット線 側が M 3でもよい。 ビッ ト線 B u 1とフリップフロップ側配線 B u 1 f 間には、 ゲート信号 TRuを入力とする MOSトランジスタ M4が接続されている。 フリ ップフ口ップ側配線 B u 1 f には、 フリップフ口ップの電位を接地電圧 V s sに デイスチャージするゲート信号 RSLuを入力とする MOSトランジスタ M5と、 列アドレスに応じて列ゲート信号 Y a d dを入力としフリ ップフロップの情報を デ一夕出力する MOS トランジスタ M6と、 ゲ一ト入力信号をフリ ップフロップ の情報とする MOS トランジスタ M7が接続されている。 MOS トランジスタ!^ 7のドレインは共用信号 ALu、 ソースは接地電圧 V s sとし、 多段入力 NOR 回路接続を組む。 すなわち、 接続されている全てのフリ ップフロップの情報が接 地電圧 V s sになることを判定する。
また、 ビッ ト線 Bu nには、 図 3 9のメモリマツ卜の構成回路図に示すように、 ビット線 Bunの電位を、 ソース線電圧にデイスチャージを行うゲート信号 BDuを入力とする MOS トランジスタ力接続されている。
図 3 8および図 3 9において、 少なくともソース、 ドレインの拡散層に負電圧 が供給される MOS トランジスタのゥエルは、 メモリセルと同一のメモリウエル 内に形成される。
以上、 実施例に基づき具体的に説明したが、 本発明は前記実施例に限定される ものではなく、 その要旨を逸脱しない範囲で種々変更可能であることはいうまで もない。
また、 本実施例の半導体不揮発性記憶装置においては、 フラッシュメモリとし て記憶装置単位で使用される場合に限らず、 たとえばコンピュータシステム、 デ ジタル ' スチル ' カメラシステム、 自動車システムなどの各種システムの記憶装 置として広く用いられ、 一例として図 1 9によりコンピュータシステムについて ^Ά ^る。
以上のようにして、 本実施例のフラッシュメモリなどの半導体不揮発性記憶装 置は、 コンピュータシステムのフラッシュファイルシステムなどとして広く適用 可能である。
以下、 本発明の更に別の実施例を図面 4 9一 6 0に基づいて詳細に説明する。 図 5 7により本実施例の半導体不揮発性記憶装置の構成を説明する。
本実施例の半導体不揮発性記憶装置は、 たとえばしき 、値電圧を電気的に書き 換え可能なトランジスタからなる複数のメモリマツ トにより構成されるフラッシ ュメモリであり、 メモリマッ ト Memory Mat、 行アドレスバッファ回路 XADB、 行ァドレスデコーダ回路 X DC R、 センスアンプおよびデータラッチ共用のセン スラツチ回路 SNSと列ゲートアレイ回路 YG、 列ァドレスバッファ回路 YAD B、 列アドレスデコーダ回路 YD CR、 入力バッファ回路 D I B、 出力バッファ 回路 DOB、 マルチプレクサ回路 MP、 モードコントロール回路 MC、 コン ト口 —ル信号バッファ回路 CSB、 内蔵電源回路 VSなどから構成されている。 本実施例のメモリマツ ト Memory Matとセンスラッチ回路 S N Sとの接続は、 ビ ッ ト線 B 1から B nの 1本に 1つのセンスラツチ回路 SNSが設けられており、 たとえば図 5 8に示すようにセンスラツチ回路 SNS 1から SNS nをメモリマ ッ ト Memory Mat u、 dのビッ ト線 B 1 uから B n u、 B 1 dから B n dに対し てオープンビッ ト線方式で配置する。
図 5 7の半導体不揮発性記憶装置において、 コントロール信号バッファ回路 C SBには、 特に制限されるものではないが、 たとえば外部端子 ZCE、 ZOE、 /WE. S Cなどに供給されるチップィネーブル信号、 アウトプッ トイネ一ブル 信号、 ライ トイネーブル信号、 シリアルクロック信号などが入力され、 これらの 信号に応じて内部制御信号のタイミング信号を発生し、 またモードコントロール 回路 MCには外部端子 RZ (/B) からレディノビジィ信号が入力されている。 なお、 本実施例における ZCE、 ZOE、 /WEなどの 「/」 は相補信号を表し ている。
さらに、 内蔵電源回路 VSにおいては、 特に制限されるものではないが、 たと えば外部から電源電圧 Vc cと接地電圧 V s sが入力され、 消去 （しきい値電圧 を上げる） 動作時のワード線電圧 Vh、 そのべリファイワード線電圧 Vhv、 書 き込み （しきい値電圧を下げる） 動作時のワード線電圧 V 1、 そのべリファイヮ -ド線電圧 V 1 V、 読み出しビッ ト線電圧 V r b、 読み出しリファレンスビッ 卜 線電圧 V r r、 書き込み動作時のドレイン端子電圧 V 1 d、 そのトランスファゲ —卜電圧 V 1 tなどが生成されるようになっている。 電圧名の添字は、 供給され るメモリマツ 卜の添字 uZdと同じである。 なお、 上記各電圧は外部から供給さ れるようにしてもよい。
ここで生成された各電圧は、 ワード線電圧 Vh、 Vh v、 V I、 V l vおよび トランスファゲート電圧 V 1 tが行アドレスデコーダ回路 XDCRに、 ビッ ト線 電圧 V r b、 V r r、 V I dおよびトランスファゲ一ト電圧 V 1 tがセンスラッ チ回路 S N Sにそれぞれ入力されている。
この半導体不揮発性記憶装置においては、 外部端子から供給される行、 列アド レス信号 AX、 AYを受ける行、 列ア ドレスバッファ回路 XADB、 YADBを 通して形成された相補ア ドレス信号が行、 列ア ドレスデコーダ回路 XDCR、 Y DCRに供給される。 また、 特に制限されるものではないが、 たとえば上記行、 列ァドレスバッファ回路 XADB、 YADBは装置内部のチップイネ一ブル選択 信号/ CEにより活性化され、 外部端子からのア ドレス信号 AX、 AYを取り込 み、 外部端子から供給されたァドレス信号と同相の内部ァドレス信号と逆相のァ ドレス信号とからなる相捕ァドレス信号を形成する。
行ァドレスデコーダ回路 XDCRは、 行ァドレスバッファ XADBの相捕ァド レス信号に従ったメモリセル群のヮード線 Wの選択信号を形 し、 列ァドレスデ コーダ回路 YDCRは、 列ァドレスバッファ回路 YADBの相補ァドレス信号に 従ったメモリセル群のビッ ト線 Bの選択信号を形成する。 これにより、 メモリマ ッ ト Memory Mat内において、 任意のヮード線 Wおよびビッ ト線 Bが指定されて所 望とするメモリセルが選択される。
特に制限されるものではないが、 たとえばメモリセルの選択は 8ビッ トあるい は 1 6ビッ ト単位などでの書き込み、 読み出しを行うために行ァドレスデコーダ 回路 X D C Rと列ァドレスデコーダ回路 Y D C Rによりメモリセルは 8個あるい は 1 6個など力《選択される。 1つのデータブロックのメモリセルはヮード線方向 (行方向） に m個、 ビッ ト線方向 （列方向） に n個とすると、 mxn個のメモリ セル群のデ一タブ口ックが 8個あるいは 1 6個などから構成される。
上記メモリセルは、 特に制限されるものではないが、 たとえば E PROMのメ モリセルと類似の構成であり、 制御ゲートと浮遊ゲートとを有する公知のメモリ セル、 または制御ゲートと浮遊ゲート、 および選択ゲートとを有する公知のメモ リセルである。 たとえば、 1 9 8 7年に発行された International Electron
Devices Meeting Tech. Dig. pp. 5 6 0 - 5 6 3において発表されたフラッシュ メモリのメモリセルのトランジスタと同一の構造である。
図 5 2に示す NAND型では、 複数のメモリセルを直列に接続した単位ブロッ クで、 ビッ ト線側およびソース線側とも MOS トランジスタを介して接続されて いる。
以下、 本実施例のメモリマツ 卜のレイァゥ 卜構成について説明する。 図 5 1は、 従来例の特開平 7— 1 7 6 7 0 5号公報に記載されている図 5 0の概略レイァゥ ト図に対して、 本発明の概略レイァゥ ト図を示す。 図 5 1に示すように、 ビッ ト 線 Bnは金属配線層 M 2とし、 共通ソース線 S Lは、 ワード線と平行方向に幅広 の金属配線層 M 1で配置され、 単位プロックのソースは単位プロック毎に共通ソ —ス線 S Lに接続されるレイァゥ卜構成である。
その共通ソース線の線幅は、 ビッ ト線の線幅の 1 0 0倍程度の幅広の配線を用 いる。 図 4 8に単位ブロックをビット線方向に複数個配置した金属配線層のレイ アウト、 図 4 9にメモリマツ卜の金属配線層のレイァゥトの模式図を示す。
半導体不揮発性記憶装置のメモリセルアレイのメモリマツ卜において、 共通ソ —ス線は、 ビッ ト線間に配置されずに、 ワード線と平行であるレイアウト構成と する。 共通ソース線の金属配線層は、 ビット線に使用する金属配線層より先の製 造工程で形成される。 ダミーメモリセル列を含むメモリマットの終端には、 ビッ ト線と同じ層の金属配線層で列方向 （ビッ卜線と平行） の共通ソース線が配置さ れるレイアウト構成である。
図 5 4に共通ソース線の幅が十分に幅広く抵抗が小さい場合のメモリセルァレ ィの等価回路を示す。 共通ソース線 S Lの配線が十分に幅広く抵抗値が小さいた め、 ソース側の M O S トランジスタ以降のソース抵抗の値は一定値となる。 従つ て、 基板バイアス効果によるメモリセルのしきい値電圧は、 ワード線単位すなわ ちセクタ単位でばらつきをもたない。 また、 図 5 0の共通ソース線の下に形成さ れていたダミーメモリセル列を廃止することにより、 装置のサイズの小型化を図 ることができる。
本実施例の半導体不揮発性記憶装置の製造方法は、 従来技術の特開平 7— 1 7 6 7 0 5号公報に記載されている製造方法に金属配線層と、 その金属配線層と接 铳するコンタク トホ一ルを新たに工程を追加したものである。
次に、 消去動作および書き込み動作について説明する。 消去動作後のメモリセ ルのしきい値電圧を、 読み出し時のワード線電圧である電源電圧 V c cの上限電 圧 V c c m a X以上とするには、 メモリセルの制御ゲートであるワード線に 1 6 V程度の高電圧を印加して、 チャネル内の電子が浮遊ゲー ト内に Fowl er- Nordheimトンネル現象で注入させる。 また、 メモリウヱルにー 4 V負の電圧を加 えることで、 ワード線電圧を 1 2 Vと下げることができる。
書き込み動作では、 ヮード線を一 9 V程度の負の電圧を印加し、 書き込みのメ モリセルのドレイン端子には選択的にたとえば 4 V程度の電圧を印加することで、 浮遊ゲートとドレイン間に電圧差が生じ、 浮遊ゲート内の電子がドレイン側に Fowl er- Nordhe im トンネル現象で引き抜かれる。 非選択のメモリセルのドレイン 端子には 0 Vを印加することで、 浮遊ゲートとドレイン間との電圧差を抑え、 浮 遊ゲート内の電子の放出を防ぐ。
書き込み時のメモリセルのしきい値電圧は、 読み出し時の選択ヮ一ド線電圧で ある電源電圧 V c cの下限電圧 V c cm i nと非選択ヮ一ド線電圧である接地電 圧 V s sの 0 Vとの間でなくてはならない。 非選択のメモリセルのしきい値電圧 が負の値の電圧まで下がった場合には、 非選択メモリセルで電流が流れるため、 誤った読み出しが行われる。 そのため、 何回かに分けた書き込みパルスの繰返し 印加によって書き込み動作を行うとともに、 書き込み後に毎回、 メモリセルのし きい値電圧を検証する動作、 ベリファイが行われる。 書き込みべリファイのヮー ド線電圧は、 書き込み対象の全てのメモリセルのしきい値電圧が 0 Vにならない ような、 1. 5 V程度に設定される。
なお、 上記に示したメモリセルのドレイン端子に印加される電圧情報は、 ビッ 卜線を介してドレイン端子に接続されているセンスラツチ回路内のフリップフ口 ップ FFにデータを蓄えられている。
次に、 読み出し動作およびべリファイ動作について説明する。 ベリファイ動作 は、 ワード線電圧を検証する電圧値例えば、 書き込みべリファイでは 4. 2Vに、 消去べリファイでは 1. 5 Vに設定し、 読み出し動作と同様の動作を行う。 図 5 8にセンスラツチ回路 SNSの回路図を、 図 59に読み出し動作のタイミング波 形図を示す。 図 58に示すように、 メモリマッ ト Memory Mat u/dとセンスラ ツチ回路 SNSとの接続をオープンビッ 卜線方式で配置している。 ビッ 卜線 Bn uと Bn dに対してフリップフロップ FFを含むセンスラッチ回路 SNSが接続 されている。 ビット線 Bnuと Bn dに対して同一 （等価） の接続構成を有して いる。 さらに、 センスラッチ回路 SNSはビッ ト線の偶数 Z奇数に対してコント ロール信号を分けて接続している。 これは、 ビッ ト線の寄生線間容量が、 センス 動作にあたえる影響を防止するためで、 図 59の夕イミング波形図に示すように、 たとえば偶数ビッ ト線側に接続されているメモリセルのセンス動作中は、 奇数ビ ット線の電位を V s sとして寄生線間容量を一定の値で、 偶数ビッ ト線側のメモ リセルの読み出しを行う。
図 58に示すセンスラッチ回路 SNSの構成をメモリマッ ト Memory Mat uの ビット線 B 1 Uを例に説明すると、 ビッ ト線 B 1 uには、 ビット線の電位のプリ チャージを行うゲート信号 RP e uを入力とする MOSトランジスタ Mlと、 ビ ッ ト線の電位をデイスチャージを行うゲート信号 BDe uを入力とする MOSト ランジス夕 M 5が接続されている。 ビッ ト線 B 1 uとフリップフロップ FF側配 線 B 1 f u間には、 ゲート信号 TRe uを入力とする MOSトランジスタ M2力く 接続されている。 フリップフ口ップ側配線 B 1 f uには、 フリップフ口ップの電 位を接地電圧 V s sにディスチャージを行うゲート信号 RF e uを入力とする M OSトランジスタ M 3と、 列ァドレスに応じて列ゲー卜信号 Ya d dを入力とし フリップフロップ FFの情報をデータ出力を行う MOSトランジスタ M4が接続 されている。
読み出し動作を図 5 9のタイミング波形図を用いて説明する。 選択マツ ト側を Memory Mat u側とし、 ビッ ト線の even側に接続されているメモリセルのしきい 値電圧が書き込みメモリセル、 odd側のメモリセルが消去のメモリセルとした。
t 1でワード線を選択し、 ワード線電位が上がりきる t 3前の t 2でビッ ト線 およびサブビッ ト線 Sub Bit Line にプリチャージ電圧を加える。 すなわち、 t 2で、 ビッ ト線のリセッ ト信号 BD e u/dを非活性、 ビッ ト線側 MOSトラ ンジス夕のゲート信号 S i D uZdを活性、 t 2か t 3間にプリチャージ信号 RP e u/dを活性する。 選択メモリセルのドレイン電圧を 1 Vすなわち、 ビ ッ ト線 B n uの電位を 1 V、 非選択側のビッ ト線電位を 0. 5 Vとするために、 トランスファ MOSトランジスタのしきい値電圧を考慮し、 RP e uの電位を 2. 0 V、 RP e dの電位を 1. 5 Vとする。
ワード線およびビッ ト線の電圧が到達電位に達した t 3から t 4間では、 メモ リセルのしきい値電圧によってビッ 卜線の電位が放電される。 そのため、 t 3で ソース線側 MOS トランジスタのゲート信号 S i S u/dを活性、 t 4でビッ ト線側 MOS トランジスタのゲート信号 S i D u/dを非活性する。 また、 t 2から t 4間にはフリップフロップ FFのリセッ ト信号 RF e u/dが活性す
-So
t 4から t 5間で、 フリップフロップ FFにメモリセルのしきい値電圧情報を 取り込む。 TRe u/dを選択し、 even側のフリ ップフロップ F Fの電源電圧 VEP e、 V FN eを活性することでデータの取り込みが行える。 すなわち、 メ モリセルの情報であるしきい値電圧が低い場合、 ビッ ト線の電位は放電されてお り、 リファレンス電圧以下の時に、 フリップフロップ FFのデータは接地電圧の Vs sとなる。 メモリセルのしきい値電圧が高い場合には、 プリチャージ電圧を 保っているため、 フリップフロップ FFのデータは電源電圧の Vc cとなる。
t 5から t 6間は、 even側のビッ ト線およびサブビッ ト線 Sub Bit Line. サブ ソース線 Sub Source Line を接地電圧 V s sに放電する。
次に、 odd側の読み出し動作を even側の読み出し動作と同様に t 6から t 7間 に行う。
even側および odd側のフリップフロップ F Fへのメモリセルのデータの取り込 みが終了した時点で、 列ゲートアレイ回路 YGのゲート信号の列ア ドレスを選択 して、 入出力端子 I /0にメモリセルの情報を読み出す。
本実施例により、 メモリセル情報の読み出しでは、 図 5 6に示すしきい値電圧 差厶 V t hを小さくすることができ、 セクタ単位での情報の読み出しを安定化、 すなわち、 しきい値電圧ばらつきを低減、 さらに、 装置の面積を低減できる。 以上、 実施例に基づき具体的に説明したが、 前記実施例に限定されるものでは なく、 その要旨を逸脱しな L、範囲で種々変更可能であることはいうまでもない。 さらに、 ノート型パーソナルコンピュータ、 携帯情報端末などのコンピュータ システムにおいては、 システムに揷脱可能に設けられる PC力一ドなどが用いら れ、 この PCカードはたとえば図 60に示すように、 ROMおよび RAMを有す る中央処理装置 CPUと、 この CPUとの間でデータの送受信が可能に接続され るフラッシュアレイ FLASH— ARRAY、 コントローラ Controller と、 デ 一夕の送信が可能に接続されるコントロールロジック回路 Control Logic. バッ ファ回路 Buffer、 インタフヱース回路 Interface などから構成されている。
また、 この P Cカードにおいては、 フラッシュアレイ FLASH— ARRAY, コントロールロジック回路 Control Logic, バッファ回路 Buff er、 インタフエ一 ス回路 Interface の間でデータの送受信が可能となっており、 PCカードはシス テム本体への揷入状態においてィンタフヱ一ス回路 Interface を介してシステム バス SYSTEM— BUSに接続されるようになっている。
たとえば、 中央処理装置 CPUは 8ビッ 卜のデータ形式により全体の管理を行 い、 インタフヱ一ス制御、 書き換えおよび読み出し動作制御、 さらに演算処理な どを司り、 またフラッシュアレイ F L A S H— A R R A Yはたとえば 3 2 Mビッ トのフラッシュデバイスアレイで形成され、 たとえば 1セクタは 5 1 2バイ トの データエリアと 1 6バイ トのュ一ティリテイエリアからなり、 8 1 9 2セクタ力く 1デバイスとなっている。
また、 コントローラ Control ler は、 セルベースまたはディスクリート I Cな どから形成され、 D R A Mまたは S R A Mなどによるセクタテーブルが設けられ ている。 コントロールロジック回路 Control Logi cからは、 タイミング信号、 コ ントロール信号が発生され、 またバッファ回路 Buffer は書き換え時のデータの 一時的な格納のために用いられる。
以上のように、 フラッシュメモリなどの記憶装置は P C力一ドにも用いること ができ、 さらにこの不揮発性の半導体記憶装置は電気的にデータの書き換えが要 求される各種システムに広く用いることができる。
産業上の利用可能性
書き込み動作 （しきい値電圧を下げる動作） シーケンスに、 低しきい値べリフ アイと選択戻し動作とを追加することにより、 errat i c 現象を抑制することがで きる。 従って、 errat i c現象を考慮して書き換え回数の制約を決めることなく、 書き換え回数を大幅に向上させることが可能となる。
書き込み動作 （しきい値電圧を下げる動作） シーケンスに、 低しきい値べリフ アイ、 選択戻し、 高しきい値べリファイ、 再選択書き込みの動作シーケンスとを 追加することにより、 書き込み対象のメモリセルのしきい値電圧を、 低しきい値 ベリファイヮ一ド線電圧から高しきい値べリファイヮ一ド線電圧の範囲内に押さ えることができるので、 読み出し動作マ一ジンの向上を図ることが可能となる。 特に電気的書き換え可能な半導体不揮発性記憶装置において、 書き換え動作、 選択戻し動作および再選択書き込み動作を Fowl er-Nordheimトンネル現象を利用 することで、 低電圧の単一電源化を図り、 さらに errat i c現象を抑制し、 特にこ れを用いたコンピュータシステムなどにおいて、 低電圧化によるシステムの消費 電力の低減、 信頼性の向上が可能となる。
消去動作に必要とされるメモリセルへの印加電圧 1 6 Vを、 選択ワード線に 1 2 Vを加え、 メモリゥヱルに— 4 Vを加えることによって、 消去動作の最大電圧 を、 書き込み動作の最大動作電圧と同程度に下げ、 ゲート絶縁膜を 1 9 nm、 ゲ一 ト長を 1〃m程度とする M O S トランジスタを使用することができ、 半導体不揮 発性記憶装置のチップサイズを低減させることが可能となる。
消去が選択されたセクタに対して、 ワード線およびメモリゥヱルに加える電圧 の立上り波形を数 //秒から数 + 秒とすることによって、 メモリセルのしきい値 電圧を書き換える電界力急激にかかることを防止でき、 書き換え回数を向上させ ることが可能となる。
特に電気的書き換え可能な半導体不揮発性記憶装置において、 書き換え動作を Fowl er-Nordhe im トンネル現象を利用することで、 低電圧の単一電源化を図り、 さらに書き換え回数の向上を図ることにより、 特にこれを用いたコンピュータシ ステムなどにおいて、 低電圧化によるシステムの消費電力の低減、 信頼性の向上 が可能となる。
メモリセルアレイマツ 卜の共通ソース線を単位ブロックのメモリセル列毎に接 続し、 ビッ ト線間にダミーメモリセル列を配置しないことによって、 メモリマツ 卜のサイズを 3 %低減でき、 半導体不揮発性装置のチップサイズを低減させるこ とが可能となる。
共通ソース線の配線幅をビッ ト線の配線幅に対して 1 0 0倍程度の太い配線と することで、 同一のヮード線すなわちセクタに接続されているメモリセルに加わ る基板バイアスは一定となり、 セクタ単位での情報の読み出し安定化、 すなわち、 しきい値電圧ばらつきを低減させることが可能となる。

Claims

補正書の請求の範囲 [ 1 9 9 7年 1月 2 7日 （2 7 . 0 1 . 9 7 ) 国際事務局受理：出願当初の請求の範囲 i及び 8は補 正された；他の請求の範囲は変更なし。 （6頁） ]
1. (補正後） それぞれが制御ゲート （1 ) 、 ドレイン （2 ) およびソース
( 3 ) を有する複数のメモリセルを一括または選択的にしきい値電圧を下げた後、 ワード線 （WL ) に接続されているメモリセル群単位で、 一括にしきい値電圧を 検証 （ベリファイ） し、 その後、 所定のしきい値電圧よりも低いメモリセルにつ 、て選択的にそのしき 、値電圧を一括して上げる動作手段を備えたことを特徴と する半導体不揮発性記憶装置。
2. 前記しき 、値電圧に対応してしき 、値電圧を上げる動作手段を複数回に分 け、 繰り返し行うベリフアイ後メモリセルのしきい値状態に応じてメモリセノレ毎 にしきい値電圧を上げる動作手段を備えたことを特徴とする請求項第 1項記載の 半導体不揮発性記憶装置。
3. 前記べリファイ時の選択ワード線電圧は、 1回目に行うベリファイ時のヮ 一ド線電圧と、 繰り返し行うベリファイ時のヮード線電圧とが必ずしも一致の電 圧でないことを特徴とする請求項第 2項記載の半導体不揮発性記憶装置。
4. 書き込みデータを書き込みべリファイ時のヮード線電圧より高い電圧で再 び読み出し、 書き込みべリファイ時のヮ一ド線電圧より高いメモリセルしきい値 電圧を再び下げる動作手段を備えたことを特徴とする請求項第 2項記載の半導体 不揮発性記憶装置。
5. 前記しきい値電圧を上げる動作と、 前記しきい値電圧を再び下げる動作と を装置内部であらかじめ規定する回数を繰り返すことを特徴とする請求項第 4項 記載の半導体不揮発性記憶装置。
6. 制御ゲー ト （ 1 ) 、 ドレイン （2 ) およびソース （3 ) を有する複数の不 揮発性半導体メモリセルをアレイ状に配置したメモリセルアレイと、 前記複数の メモリセル群 （セクタ） の制御ゲート （1 ) が共通に接続されたワード線 （W L ) と、 前記複数のメモリセルのドレイン （2 ) が共通に接続されたビット線 （B L ) とを有し、 ビット線 （B L ) 毎に、 センス動作と書込みデータおよびしきい値電 圧を上げる動作時のデータのラッチ動作を行うフリップフロップ （F F ) と、 ベ リファイ後のメモリセルのしきい値状態に応じてビッ 卜毎にフリップフロップ 補正された用紙 (条約第 19条） (FF) の再データを自動設定を行う回路、 総称センスラッチ回路 （SL) を備
補正された用紙 (条約第 19条) えたことを特徴とする半導体不揮発性記憶装置。
7. 請求の範囲第 1， 2 , 3 , 4， 5項記載の半導体不揮発性記憶装置を用い たコンピュータシステムであって、 前記半導体不揮発性記憶装置に加えて、 少な くとも中央処理装置およびその周辺回路などを有することを特徴とするコンビュ 一夕システム。
8. (捕正後） それぞれが制御ゲート （1 ) 、 ドレイン （2 ) およびソース
( 3 ) を有する複数の不揮発性半導体メモリセルをアレイ状に配置したメモリセ ルアレイのメモリマッ トと、 前記複数のメモリセル群 (セクタ） の制御ゲート
( 1 ) が共通に接続された、 ワード線 （W L ) 単位のセクタでメモリセルのしき い値電圧を上げる動作を一括に行う消去動作において、 ワード線 （W L ) に印加 する正の電圧とメモリゥヱル及び前記複数のメモリセル群のソースに印加する負 の電圧とに分配し、 前記複数のメモリセル群のドレインをオープンとしてメモリ セルの情報を書き換えることを特徵とする半導体不揮発性記憶装置。
9. 前記半導体不揮発性記憶装置のワード線 （WL ) に印加する正の電圧の絶 対値がメモリゥエルに印加する負の電圧の絶対値より大きいことを特徴とする請 求項第 8項記載の半導体不揮発性記憶装置。
10. 前記半導体不揮発性記憶装置の消去動作において、 メモリマッ トを構成す るセクタは、 消去動作が選択され、 ワード線 （WL ) に正の電圧が印加されたセ クタ （選択セクタ） 、 消去が非選択でワード線 （WL ) 電圧とメモリウエル電圧 が異なるセクタ （非選択セクタ） 、 さらに消去力く非選択でワード線 （WL ) 電圧 とメモリセルのソース （3 ) · ドレイン （2 ) 間電圧 （チャネル電圧） が等しい セクタ （完全非選択セクタ） を備えたことを特徴とする請求項第 8項記載の半導 体不揮発性記憶装置。
11. 前記半導体不揮発性記憶装置の消去動作におけるメモリゥ ル電圧の絶対 値は、 読み出し時のヮード線電圧以下であることを特徴とする請求項第 8項記載 の半導体不揮発性記憶装置。
12. 前記半導体不揮発性記憶装置が、 複数のメモリマツ 卜に分割され、 選択セ クタと非選択セクタが同一のメモリマツ トであり、 それ以外のメモリマツ トを構 成するセクタは完全非選択セクタであることを特徴とする請求項第 1 0項記載の 補正された用紙 (条約第 1 ) 半導体不揮発性記憶装置。
補正された用紙 (条約第 1條)
13. 前記半導体不揮発性記憶装置の完全非選択セクタが、 消去動作においてメ モリウエルに負電圧を加え、 チャネル電圧とワード線 （WL ) 電圧が接地電圧と なるメモリセル、 またはメモリウヱル電圧とチヤネル電圧とヮード線電圧が接地 電圧であるメモリセルからなることを特徵とする請求項第 1 0項記載の半導体不 揮発性記憶装置。
14. 前記複数のメモリセノレが並列に接続された単位プロックと、該メモリセル のドレイン （2 ) が MO S トランジスタを介してビッ ト線に接続され、 該メモリ セルのソース （3 ) 力 \ MO S トランジスタを介してソース線に接続され、 選択 セクタと非選択セクタを同一の単位プロックに含み、 それ以外のプロックを構成 するセクタは完全非選択セクタからなることを特徴とする請求項第 1 3項記載の 半導体不揮発性記憶装置。
15. 前記半導体不揮発性記憶装置が P型半導体基板上に形成され、 メモリウ二 ルと請求項 7記載の MO S トランジスタのゥヱルが、 該基板と電気的に分離され ていることを特徴とする請求項第 1 3項記載の半導体不揮発性記憶装置。
16. 前記半導体不揮発性記憶装置の消去が選択されたセクタに対して、 ワード 線 （WL ) およびメモリウエルに加える電圧の L り波形を数 秒から数 +〃秒 とすることを特徵とする請求項第 8， 1 1又は 1 3項記載の半導体不揮発性記憶
17. 前記半導体不揮発性記憶装置のメモリゥュル電圧の立上り時の電圧到達時 間がワード線 （WL ) 電圧の電圧到達時間に等しいことを特徴とする請求項第 1 6項記載の半導体不揮発性記憶装置。
18. 前記半導体不揮発性記憶装置を用いたコンピュータシステムであって、 前 記半導体不揮発性記憶装置に加えて、 少なくとも中央処理装置およびその周辺回 路などを有することを特徴とする請求項第 8， 1 1， 1 3， 1 6又は 1 7項に記 載のコンピュータシステム。
19. それぞれが制御ゲート （1 ) 、 ドレイン （2 ) およびソース （3 ) を有す る不揮発性半導体メモリセルを列方向に複数個接続した単位プロックを該メモリ セルのドレインが M O S トランジスタを介してビッ ト線 （B L ) に複数個配置し たメモリセルアレイにおいて、 ビッ ト線 （B L ) に使用する金属配線層は、 行方 補正された 1¾ ^条約第19条) 向 （ワード線 （WL) と平行） に配置した共通ソース線 （S L) の金属配線層よ り後の製造工程で形成され、 列方向 （ビッ卜線と平行） の共通ソース線 （S L) は、 ダミーメモリセル列を含むメモリアレイの終端に配置し、 該行方向に配置し た共通ソース線 （S L) と電気的に接続されていることを特徴とする半導体不揮 発性記憶装置。
20. 請求項第 1 9項記載の半導体不揮発性記憶装置において、 メモリセルの読 み出し動作および書き換え後のメモリセルのしきい値電圧の検証読み出し （ベリ フアイ） 動作を、 メモリセルの制御ゲート （1 ) が共通に接続されたワード線 (WL) 単位で一括に行ない、 ビット線 （B L) 毎にセンス動作と書き換えデー 夕のラッチ動作を行うセンスラッチ回路を備えていることを特徴とする半導体不
21. 請求項第 1 9項記載の半導体不揮発性記憶装置の行方向に配置した該共通 ソース線 （S L) の金属配線の幅は、 該ビット線の金属配線幅の 1 0 0倍以上の 配線幅で配置することを特徴とする半導体不揮発性記憶装置。
22. 請求項第 1 9項記載の半導体不揮発性記憶装置において、 該単位ブロック のメモリセルのソースは、 MO S トランジスタを介して共通ソース線 （S L ) に 接続されることを特徵とする半導体不揮発性記憶装置。
補正された闲紙 (条約第 19条) 条約 1 9条に基づく説明書 (1) 半導体不揮発性記憶装置に関する請求の範囲第 1項において、 「動作手段 力 所定のしきい値電圧よりも低いメモリセルについて選択的にそのしきい値 電圧を一括して上げる」 ことを明確にした。 補正の根拠は、 本願明細書第 6頁 第 18行から第 26行の記載にある。
(2) 引用例の特開平 4- 153999では、 第 5頁左上欄第 4行から第 6行に 「すべて のメモリ トランジスタのフローティングゲートに電子が注入されて、 しきい値 は高くなる。 」 と記載されており、 「選択的にそのしきい値電圧を上げる」 も のではない。
また、 別の引用例の特開平 6- 28875では、 図 2(B)から明らかな通り、 ビット 線 (BL)を一本ずつ選択してメモリセルを一つずつ書き込みを行っています（第 5カラム第 20行—第 34行参照） 。 したがって、 「しきい値電圧を一括して上げ る」 ものではない。
(1) 半導体不揮発性記憶装置に関する請求の範囲第 8項において、 「メモリウ エル及び前記複数のメモリセル群のソースに印加する負の電圧とに分配し、 前 記複数のメモリセル群のドレインをオープンとしてメモリセルの情報を書き換 える」 ことを明確にした。 補正の根拠は、 本願明細書第 34頁第 2行から第 6行 の記載にある。
(2) 引用例の特開平 6-176587では、 表 1に書き込み時にビット線に 5V、 ソース に 0V、 ゥヱルに- 2Vが記載されており、 請求項 8の 「ドレインがオープン、 ソ ース及びゥ ルが負電圧」 とは異なり、 本願明細書第 34頁第 5行から第 6行に 記載の 「定常電流防止」 の効果を得るものではない。
(1) 半導体不揮発性記憶装置に関する請求の範囲第 6項において、 補正は行つ ていないが、 引用例の特開平 2- 40199 ではべリファイを行う記載がないので、 「ベリファイ後のメモリセルのしきい値状態に応じてビッ 卜毎にフリップフ口 ップの再データを自動設定する回路」 を示してはいない。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013042665A1 (ja) * 2011-09-21 2013-03-28 株式会社フローディア 不揮発性半導体記憶装置

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000200842A (ja) * 1998-11-04 2000-07-18 Sony Corp 不揮発性半導体記憶装置、製造方法および書き込み方法
US6278633B1 (en) * 1999-11-05 2001-08-21 Multi Level Memory Technology High bandwidth flash memory that selects programming parameters according to measurements of previous programming operations
US6662263B1 (en) 2000-03-03 2003-12-09 Multi Level Memory Technology Sectorless flash memory architecture
JP3754600B2 (ja) 2000-06-13 2006-03-15 シャープ株式会社 不揮発性半導体記憶装置およびそのテスト方法
US6501681B1 (en) * 2000-08-15 2002-12-31 Advanced Micro Devices, Inc. Using a low drain bias during erase verify to ensure complete removal of residual charge in the nitride in sonos non-volatile memories
JP2002299473A (ja) * 2001-03-29 2002-10-11 Fujitsu Ltd 半導体記憶装置及びその駆動方法
US6809965B2 (en) * 2001-09-19 2004-10-26 Virtual Silicon Technology, Inc. Control circuitry for a non-volatile memory
US6795357B1 (en) * 2002-10-30 2004-09-21 Advance Micro Devices, Inc. Method for reading a non-volatile memory cell
JP2004310904A (ja) * 2003-04-07 2004-11-04 Renesas Technology Corp 不揮発性半導体記憶装置
JP4315767B2 (ja) * 2003-09-04 2009-08-19 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
US7652321B2 (en) * 2004-03-08 2010-01-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
US7450433B2 (en) * 2004-12-29 2008-11-11 Sandisk Corporation Word line compensation in non-volatile memory erase operations
US7522457B2 (en) * 2005-03-31 2009-04-21 Sandisk Corporation Systems for erase voltage manipulation in non-volatile memory for controlled shifts in threshold voltage
US7457166B2 (en) * 2005-03-31 2008-11-25 Sandisk Corporation Erase voltage manipulation in non-volatile memory for controlled shifts in threshold voltage
US7403424B2 (en) * 2005-03-31 2008-07-22 Sandisk Corporation Erasing non-volatile memory using individual verification and additional erasing of subsets of memory cells
US7499338B2 (en) * 2006-10-13 2009-03-03 Sandisk Corporation Partitioned soft programming in non-volatile memory
US7499317B2 (en) * 2006-10-13 2009-03-03 Sandisk Corporation System for partitioned erase and erase verification in a non-volatile memory to compensate for capacitive coupling
US7495954B2 (en) * 2006-10-13 2009-02-24 Sandisk Corporation Method for partitioned erase and erase verification to compensate for capacitive coupling effects in non-volatile memory
US7535766B2 (en) * 2006-10-13 2009-05-19 Sandisk Corporation Systems for partitioned soft programming in non-volatile memory
US7414891B2 (en) 2007-01-04 2008-08-19 Atmel Corporation Erase verify method for NAND-type flash memories
US7778086B2 (en) * 2007-01-25 2010-08-17 Micron Technology, Inc. Erase operation control sequencing apparatus, systems, and methods
KR100824203B1 (ko) * 2007-04-03 2008-04-21 주식회사 하이닉스반도체 플래시 메모리 소자의 프로그램 방법
KR101404439B1 (ko) 2007-06-29 2014-06-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 메모리 장치 및 전자 기기
US8094495B2 (en) * 2008-11-25 2012-01-10 Samsung Electronics Co., Ltd. Nonvolatile memory device
US7974114B2 (en) * 2009-04-28 2011-07-05 Infineon Technologies Ag Memory cell arrangements
KR101736457B1 (ko) * 2011-07-12 2017-05-17 삼성전자주식회사 불휘발성 메모리 장치, 불휘발성 메모리 장치의 소거 방법, 불휘발성 메모리 장치의 동작 방법, 불휘발성 메모리 장치를 포함하는 메모리 시스템, 메모리 시스템의 동작 방법, 불휘발성 메모리 장치를 포함하는 메모리 카드 및 솔리드 스테이트 드라이브
KR102087444B1 (ko) * 2013-11-13 2020-03-11 매그나칩 반도체 유한회사 반도체 소자 및 그 제조방법
US9318208B1 (en) * 2014-12-17 2016-04-19 Yield Microelectronics Corp. Method for operating small-area EEPROM array
US10467432B2 (en) 2016-06-10 2019-11-05 OneTrust, LLC Data processing systems for use in automatically generating, populating, and submitting data subject access requests
CN114138170B (zh) * 2020-09-04 2024-02-27 兆易创新科技集团股份有限公司 非易失性存储器及其操作方法以及电子装置

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0240199A (ja) * 1988-07-29 1990-02-08 Mitsubishi Electric Corp 不揮発性半導体記憶装置
JPH04153999A (ja) * 1990-10-15 1992-05-27 Mitsubishi Electric Corp 不揮発性半導体記憶装置
JPH0528783A (ja) * 1991-07-24 1993-02-05 Mitsubishi Electric Corp 不揮発性半導体メモリ
JPH05326891A (ja) * 1991-07-02 1993-12-10 Nec Corp 不揮発性半導体記憶装置
JPH0628875A (ja) * 1992-07-10 1994-02-04 Sony Corp フラッシュ型ｅ２ ｐｒｏｍの消去方法
JPH06176587A (ja) * 1992-12-01 1994-06-24 Sharp Corp Ｅｅｐｒｏｍの消去書き込み方法
JPH07130888A (ja) * 1993-06-30 1995-05-19 Toshiba Corp 不揮発性半導体記憶装置
JPH08102198A (ja) * 1994-09-30 1996-04-16 Nec Corp 電気的書換え可能な不揮発性半導体記憶装置の初期化方 法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2809802B2 (ja) * 1990-03-30 1998-10-15 株式会社東芝 不揮発性半導体記憶装置
JP3348466B2 (ja) * 1992-06-09 2002-11-20 セイコーエプソン株式会社 不揮発性半導体装置
JPH07161194A (ja) * 1993-12-02 1995-06-23 Sony Corp 半導体不揮発性記憶装置
JPH07176196A (ja) * 1993-12-17 1995-07-14 Hitachi Ltd 一括消去型不揮発性記憶装置
JP3402715B2 (ja) * 1993-12-17 2003-05-06 株式会社日立製作所 半導体集積回路装置
JP3441140B2 (ja) * 1993-12-28 2003-08-25 株式会社東芝 半導体記憶装置
WO2004090908A1 (ja) * 1996-06-11 2004-10-21 Nobuyoshi Takeuchi ベリファイ機能を有する不揮発性記憶装置
JP3062730B2 (ja) * 1996-07-10 2000-07-12 株式会社日立製作所 不揮発性半導体記憶装置および書込み方法
JP4090570B2 (ja) * 1998-06-02 2008-05-28 株式会社ルネサステクノロジ 半導体装置、データ処理システム及び不揮発性メモリセルの閾値変更方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0240199A (ja) * 1988-07-29 1990-02-08 Mitsubishi Electric Corp 不揮発性半導体記憶装置
JPH04153999A (ja) * 1990-10-15 1992-05-27 Mitsubishi Electric Corp 不揮発性半導体記憶装置
JPH05326891A (ja) * 1991-07-02 1993-12-10 Nec Corp 不揮発性半導体記憶装置
JPH0528783A (ja) * 1991-07-24 1993-02-05 Mitsubishi Electric Corp 不揮発性半導体メモリ
JPH0628875A (ja) * 1992-07-10 1994-02-04 Sony Corp フラッシュ型ｅ２ ｐｒｏｍの消去方法
JPH06176587A (ja) * 1992-12-01 1994-06-24 Sharp Corp Ｅｅｐｒｏｍの消去書き込み方法
JPH07130888A (ja) * 1993-06-30 1995-05-19 Toshiba Corp 不揮発性半導体記憶装置
JPH08102198A (ja) * 1994-09-30 1996-04-16 Nec Corp 電気的書換え可能な不揮発性半導体記憶装置の初期化方 法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013042665A1 (ja) * 2011-09-21 2013-03-28 株式会社フローディア 不揮発性半導体記憶装置
JP2013069364A (ja) * 2011-09-21 2013-04-18 Floadia Co Ltd 不揮発性半導体記憶装置
US8963229B2 (en) 2011-09-21 2015-02-24 Floadia Corporation Non-volatile semiconductor memory device
USRE46203E1 (en) 2011-09-21 2016-11-15 Floadia Corporation Non-volatile semiconductor memory device

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